JP2014225557A - 炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール - Google Patents

炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュール Download PDF

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光彦 酒井
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Abstract

【課題】半導体モジュールの製造歩留まりを向上させることが可能な炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置の製造方法は、炭化珪素基板２０を準備する工程と、炭化珪素基板２０上に複数の素子部８０を形成する工程と、複数の素子部８０の間に第１溝部９０を形成する工程と、素子部８０の耐圧を測定する工程と、素子部８０の耐圧を測定する工程の後、第１溝部９０の内部において複数の素子部８０を分離する工程とを備えている。【選択図】図１２

Description

本発明は、炭化珪素半導体装置および半導体モジュールの製造方法、ならびに炭化珪素半導体装置および半導体モジュールに関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの炭化珪素半導体装置においては、耐圧は重要な特性のひとつである。そのため、炭化珪素半導体装置の製造方法では、炭化珪素からなる基板上に複数の素子を形成した後、当該素子に対して耐圧測定が実施される場合がある。たとえば特開平５−３２２９６１号公報（以下、特許文献１という）では、プローブが配置される側に開口した試験槽に、不活性液体を入れて耐圧を測定する方法が開示されている。
特開平５−３２２９６１号公報
従来の炭化珪素半導体装置の製造方法では、炭化珪素基板上に複数の素子が形成された後に当該素子の耐圧が測定され、その後ダイシング加工により個々のチップに分離される。そして、分離された個々のチップをモジュール基板上に実装することにより半導体モジュールが製造される。このように、従来では分離された個々のチップに対して耐圧測定を実施することは困難であるため、分離前のウェハ状態において耐圧測定が実施されていた。
この場合、ウェハ状態での耐圧測定では不良が確認されなくても個々のチップが実装された半導体モジュールの検査において不良が発見されることがあり、これにより半導体モジュールの製造歩留まりが低下するという問題がある。また、従来の半導体モジュールでは動作時に個々のチップ間に沿面放電が発生する場合があり、これによりモジュールが破損するという問題もある。
本発明は、上記課題に鑑みてなされたものであり、その一の目的は、半導体モジュールの製造歩留まりを向上させることが可能な炭化珪素半導体装置の製造方法および当該炭化珪素半導体装置の製造方法が実施される半導体モジュールの製造方法を提供することである。また、本発明の他の目的は、半導体モジュールの破損を抑制することが可能な炭化珪素半導体装置および当該炭化珪素半導体装置を備える半導体モジュールを提供することである。
本発明に従った炭化珪素半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に複数の素子部を形成する工程と、複数の素子部の間に第１溝部を形成する工程と、素子部の耐圧を測定する工程と、素子部の耐圧を測定する工程の後、第１溝部の内部において複数の素子部を分離する工程とを備えている。
本発明に従った半導体モジュールの製造方法は、上記本発明に従った炭化珪素半導体装置の製造方法により炭化珪素半導体装置を製造する工程と、モジュール基板を準備する工程と、モジュール基板上に炭化珪素半導体装置を実装する工程とを備えている。
本発明に従った炭化珪素半導体装置は、炭化珪素からなる基板と、基板上に形成された素子部とを備えている。基板および素子部の少なくとも一方の端面には、段差部が形成されている。本発明に従った半導体モジュールは、上記本発明に従った炭化珪素半導体装置を備えている。
本発明に従った炭化珪素半導体装置および半導体モジュールの製造方法によれば、半導体モジュールの製造歩留まりを向上させることができる。また、本発明に従った炭化珪素半導体装置および半導体モジュールによれば、半導体モジュールの破損を抑制することができる。
実施の形態１に係る半導体モジュールの構造を示す概略断面図である。 実施の形態１に係る炭化珪素半導体装置の構造を示す概略断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 実施の形態１に係る半導体モジュールの製造方法を概略的に示すフローチャートである。 実施の形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１０）および工程（Ｓ２０）を説明するための概略図である。 実施の形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ３０）および工程（Ｓ４０）を説明するための概略図である。 実施の形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ５０）を説明するための概略図である。 実施の形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ６０）および工程（Ｓ７０）を説明するための概略図である。 実施の形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ８０）を説明するための概略図である。 耐圧測定装置の構成を示す概略断面図である。 耐圧測定方法を説明するための概略断面図である。 実施の形態１に係る炭化珪素半導体装置の製造方法における工程（Ｓ１００）を説明するための概略図である。 実施の形態２に係る炭化珪素半導体装置の構成を示す概略断面図である。 実施の形態３に係る炭化珪素半導体装置の構成を示す概略断面図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を概略的に示すフローチャートである。 実施の形態３に係る炭化珪素半導体装置の製造方法における工程（Ｓ２４０）を説明するための概略図である。
（本発明の実施の形態の説明）
まず、本発明の実施の形態の内容を列記して説明する。本発明の実施の形態に係る炭化珪素半導体装置の製造方法は、炭化珪素からなる基板を準備する工程と、基板上に複数の素子部を形成する工程と、複数の素子部の間に第１溝部を形成する工程と、素子部の耐圧を測定する工程と、素子部の耐圧を測定する工程の後、第１溝部の内部において複数の素子部を分離する工程とを備えている。
本発明者は、従来の炭化珪素半導体装置の製造方法において、ウェハ状態での耐圧測定では不良が確認されなかった場合でも半導体モジュールの検査において不良が発見され、その結果半導体モジュールの製造歩留まりが低下する原因について鋭意検討を行った。その結果、ウェハ状態での耐圧測定後個々のチップに分離する際にダイシング加工の不具合などに起因して不良チップが発生し、当該不良チップをモジュール基板上に実装することで半導体モジュールの製造歩留まりが低下することを見出し、本発明に想到した。
本発明の実施の形態に係る炭化珪素半導体装置の製造方法では、基板上に複数の素子部が形成され、当該複数の素子部の間に第１溝部が形成され、当該第１溝部の内部において素子部が分離される。また、第１溝部の形成後であって素子部を分離する前に当該素子部の耐圧が測定される。これにより、第１溝部の形成に起因した素子部の不良発生の有無を確認した上で個々の素子部に分離することができる。そして、良品であることが確認された素子部を含む炭化珪素半導体装置のみを実装することにより、半導体モジュールの製造歩留まりを向上させることができる。このように、本発明の実施の形態に係る炭化珪素半導体装置の製造方法によれば、半導体モジュールの製造歩留まりを向上させることができる。
上記実施の形態に係る炭化珪素半導体装置の製造方法において、素子部を形成する工程では、基板上にエピタキシャル成長層が形成されてもよい。また、第１溝部を形成する工程では、エピタキシャル成長層から基板にまで到達する第１溝部が形成されてもよい。
エピタキシャル成長層から基板にまで到達するように第１溝部を形成した場合には、素子部を分離する工程では第１溝部内の基板のみが切断加工などを受けるため、素子部が損傷を受ける可能性を低くすることができる。その結果、半導体モジュールの検査において不良が発見され、製造歩留まりが低下する可能性を低減することができる。
上記実施の形態に係る炭化珪素半導体装置の製造方法において、素子部を形成する工程では、基板上に導電型が第１導電型であるエピタキシャル成長層が形成され、かつ、エピタキシャル成長層内に第１導電型と異なる導電型である第２導電型の不純物領域が形成されてもよい。また、第１溝部を形成する工程では、不純物領域の底部よりも深い位置にまで到達する第１溝部が形成されてもよい。
不純物領域の底部よりも深い位置にまで到達するように第１溝部を形成した場合には、実質的に素子として動作する部分の殆どを分離した状態にすることができる。そのため、素子部を分離する工程では素子の動作に直接的な関連性の低い部分のみを加工することになり、素子部が損傷を受ける可能性を低減することができる。その結果、半導体モジュールの検査において不良が発見され、製造歩留まりが低下する可能性をより低減することができる。
上記実施の形態に係る炭化珪素半導体装置の製造方法において、素子部を分離する工程では、第１溝部の内部において第１溝部よりも幅が小さい第２溝部が形成されてもよい。これにより、第１溝部により分離された素子部が、素子部を分離する工程において損傷を受ける可能性をより確実に低減することができる。
上記実施の形態に係る炭化珪素半導体装置の製造方法は、素子部の耐圧を測定する工程の後、素子部を分離する工程の前に、第１溝部の壁面上に保護膜を形成する工程をさらに備えていてもよい。これにより、素子部を分離する工程において炭化珪素半導体装置が受ける損傷を抑制することができる。
上記実施の形態に係る炭化珪素半導体装置の製造方法は、素子部を分離する工程の後、複数の素子部のうち良品と不良品とを選別する工程をさらに備えていてもよい。これにより、不良品の素子部を含む炭化珪素半導体装置がモジュール基板上に実装されることをより確実に防止することができる。
本発明の実施の形態に係る半導体モジュールの製造方法は、上記実施の形態に係る炭化珪素半導体装置の製造方法により炭化珪素半導体装置を製造する工程と、モジュール基板を準備する工程と、モジュール基板上に炭化珪素半導体装置を実装する工程とを備えている。
本発明の実施の形態に係る半導体モジュールの製造方法では、上記実施の形態に係る炭化珪素半導体装置の製造方法により炭化珪素半導体装置が製造されるため、不良品の素子部を含む炭化珪素半導体装置がモジュール基板上に実装されることを防止することができる。したがって、本発明の実施の形態に係る半導体モジュールの製造方法によれば、半導体モジュールの製造歩留まりを向上させることができる。
本発明の実施の形態に係る炭化珪素半導体装置は、炭化珪素からなる基板と、基板上に形成された素子部とを備えている。基板および素子部の少なくとも一方の端面には、段差部が形成されている。
本発明の実施の形態に係る炭化珪素半導体装置では、端面に段差部が形成されている。そのため、当該段差部が形成されていない炭化珪素半導体装置に比べて、モジュール基板上に実装した場合の炭化珪素半導体装置（チップ）の素子部間の距離をより大きくすることができる。これにより、実装された個々のチップ間における放電の発生を抑制することができる。したがって、本発明の実施の形態に係る炭化珪素半導体装置によれば、半導体モジュールの破損を抑制することができる。
上記実施の形態に係る炭化珪素半導体装置において、段差部から見て素子部側の領域である第１領域は、段差部から見て基板側の領域である第２領域よりも幅が小さくなっていてもよい。これにより、実装時のチップ間の距離を、素子部側の領域である第１領域において特に大きくすることができる。その結果、半導体モジュールの破損をより効果的に抑制することができる。
上記実施の形態に係る炭化珪素半導体装置において、第１領域における上記端面は、第１領域が第２領域側に向かって広がるように傾斜していてもよい。これにより、電界集中をより緩和することが可能な構造にすることができる。
上記実施の形態に係る炭化珪素半導体装置は、上記端面上に形成された保護膜をさらに備えていてもよい。これにより、損傷が抑制された炭化珪素半導体装置を得ることができる。
本発明の実施の形態に係る半導体モジュールは、上記本実施の形態に係る炭化珪素半導体装置を備えている。したがって、本発明の実施の形態に係る半導体モジュールによれば、実装された個々の炭化珪素半導体装置（チップ）間の放電によるモジュールの破損を抑制することができる。
（本発明の実施の形態の詳細）
次に、本発明の実施の形態の具体例を図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１に係る半導体モジュールおよび炭化珪素半導体装置について説明する。図１を参照して、本実施の形態に係る半導体モジュール１は、モジュール基板２と、端子３と、複数のＭＯＳＦＥＴ１０Ａとを主に備えている。モジュール基板２は、絶縁基板（図示しない）や金属からなるヒートシンクとしての放熱板（図示しない）などを含んでいる。複数のＭＯＳＦＥＴ１０Ａは、モジュール基板２の表面２Ａ上に配置されており、配線４により互いに接続されている。端子３は、配線４によりＭＯＳＦＥＴ１０Ａと接続されている。ＭＯＳＦＥＴ１０Ａは、本実施の形態に係る炭化珪素半導体装置である。なお、半導体モジュール１は、図示しない樹脂により封止されていてもよい。
図２を参照して、ＭＯＳＦＥＴ１０Ａは、炭化珪素基板２０と、当該炭化珪素基板２０の一方の主面２０Ａ上に形成されたエピタキシャル成長層３０、酸化膜４０、ソース電極５０およびゲート電極６０（素子部）と、ドレイン電極７０とを主に備えている。エピタキシャル成長層３０には、ドリフト領域３１と、ボディ領域３２と、ソース領域３３と、コンタクト領域３４とが形成されている。
ＭＯＳＦＥＴ１０Ａの厚みは、５０μｍ以上６００μｍ以下であり、好ましくは１００μｍ以上２００μｍ以下である。エピタキシャル成長層３０の厚みは、２μｍ以上５０μｍ以下であり、好ましくは５μｍ以上３５μｍ以下である。
ドリフト領域３１は、炭化珪素基板２０の一方の主面２０Ａ上に形成されている。ドリフト領域３１は、たとえばＮ（窒素）などのｎ型不純物を含むことにより、導電型がｎ型となっている。
ボディ領域３２は、主面３０Ａを含むようにエピタキシャル成長層３０内に形成されている。ボディ領域３２は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより導電型がｐ型となっている。ボディ領域３２の厚みは０．１μｍ以上５０μｍ以下であり、好ましくは１μｍ以上３μｍ以下である。
ソース領域３３は、主面３０Ａを含むようにボディ領域３２内に形成されている。ソース領域３３は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ドリフト領域３１と同様に導電型がｎ型となっている。ソース領域３３は、ドリフト領域３１よりもｎ型不純物の濃度が高くなっている。
コンタクト領域３４は、主面３０Ａを含み、ソース領域３３と隣接するようにボディ領域３２内に形成されている。コンタクト領域３４は、ボディ領域３２と同様にｐ型不純物を含むことにより導電型がｐ型となっている。コンタクト領域３４は、ボディ領域３２よりもｐ型不純物の濃度が高くなっている。
酸化膜４０は、主面３０Ａの一部を覆うように形成されている。酸化膜４０は、たとえばＳｉＯ２（二酸化珪素）からなっている。
ゲート電極６０は、たとえば不純物が添加されたポリシリコンや、アルミニウムなどの導電体からなっており、酸化膜４０上に接触して形成されている。ゲート電極６０は、当該ゲート電極６０下において一方のソース領域３３から他方のソース領域３３にまで延在するように形成されている。
ソース電極５０は、主面３０Ａ上においてソース領域３３およびコンタクト領域３４に接触するように形成されている。ソース電極５０は、ソース領域３３に対してオーミック接触することができる材料、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）およびＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）などからなっており、ソース領域３３に対して電気的に接続されている。
ドレイン電極７０は、炭化珪素基板２０の他方の主面２０Ｂ上に形成されている。ドレイン電極７０は、たとえばソース電極５０と同様の材料からなっており、炭化珪素基板２０に対して電気的に接続されている。
ＭＯＳＦＥＴ１０Ａの端面１１（炭化珪素基板２０の端面１１）には段差部１３が形成されている。端面１１は、ＭＯＳＦＥＴ１０Ａの側端部における面であり、図２に示すように主面２０Ａ，３０Ａに対して交差（直交）する面である。ＭＯＳＦＥＴ１０Ａでは、段差部１３から見て素子部（エピタキシャル成長層３０、酸化膜４０、ソース電極５０およびゲート電極６０）側の領域が第１領域Ａ１となっており、また段差部１３から見て炭化珪素基板２０側の領域が第２領域Ａ２となっている。図２に示すように、第１領域Ａ１の幅（炭化珪素基板２０の表面２０Ｂに沿った方向における幅）は第２領域Ａ２の幅よりも小さくなっており、一方の端面１１側における幅差Ｗ１は１μｍ以上１００μｍ以下であり、好ましくは５μｍ以上５０μｍ以下であり、たとえば７０μｍである。
段差部１３は、図２に示すように、ボディ領域３２の底面３２Ａから見て炭化珪素基板２０側に位置するように形成されており、また炭化珪素基板２０とエピタキシャル成長層３０との接触面２０Ａから見て炭化珪素基板２０側に位置するように形成されている。また、段差部１３の形成位置はこれに限定されず、たとえば底面３２Ａから見て炭化珪素基板２０側に位置し、かつ接触面２０Ａから見てエピタキシャル成長層３０側に位置するように形成されていてもよい。この場合、段差部１３はエピタキシャル成長層３０の端面１１に形成される。
次に、本実施の形態に係るＭＯＳＦＥＴ１０Ａの動作について説明する。図２を参照して、ゲート電極６０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極５０とドレイン電極７０との間に電圧が印加されても、ボディ領域３２とドリフト領域３１との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極６０に閾値電圧以上の電圧が印加されると、ボディ領域３２のチャネル領域（ゲート電極６０下のボディ領域３２）に反転層が形成される。その結果、ソース領域３３とドリフト領域３１とが電気的に接続され、ソース電極５０とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１０Ａは動作する。
次に、本実施の形態に係る半導体モジュールおよび炭化珪素半導体装置の製造方法について説明する。本実施の形態に係る炭化珪素半導体装置の製造方法では、図３を参照して、工程（Ｓ１０）〜（Ｓ１１０）が実施されることにより上記本実施の形態に係るＭＯＳＦＥＴ１０Ａが製造される。また、本実施の形態に係る半導体モジュールの製造方法では、図４を参照して、工程（Ｓ１２０）〜（Ｓ１４０）が実施されることにより上記本実施の形態に係る半導体モジュール１が製造される。
図３を参照して、本実施の形態に係る炭化珪素半導体装置の製造方法では、まず、工程（Ｓ１０）として、炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図５を参照して、たとえば４Ｈ−ＳｉＣからなるインゴット（図示しない）をスライスすることにより、導電型がｎ型（第１導電型）である炭化珪素基板２０が準備される。
次に、工程（Ｓ２０）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ２０）では、図５を参照して、炭化珪素基板２０の主面２０Ａ上において導電型がｎ型であるエピタキシャル成長層３０が形成される。
次に、工程（Ｓ３０）として、イオン注入工程が実施される。この工程（Ｓ３０）では、図６を参照して、まず、たとえばアルミニウム（Ａｌ）イオンがエピタキシャル成長層３０の主面３０Ａを含む領域に注入されることにより、エピタキシャル成長層３０内にボディ領域３２（不純物領域）が形成される。ボディ領域３２の導電型はｐ型（第２導電型）である。次に、たとえばリン（Ｐ）イオンが主面３０Ａを含む領域において、上記Ａｌイオンの注入深さよりも浅い深さで注入されることにより、ソース領域３３が形成される。次に、たとえばＡｌイオンが、ソース領域３３に隣接し主面３０Ａを含む領域に注入されることにより、ソース領域３３と同等の深さを有するコンタクト領域３４が形成される。また、エピタキシャル成長層３０において、ボディ領域３２、ソース領域３３およびコンタクト領域３４がいずれも形成されない領域はドリフト領域３１となる。
次に、工程（Ｓ４０）として、活性化アニール工程が実施される。この工程（Ｓ４０）では、図６を参照して、ドリフト領域３１、ボディ領域３２、ソース領域３３およびコンタクト領域３４を含むエピタキシャル成長層３０が形成された炭化珪素基板２０を加熱することにより、上記工程（Ｓ３０）において導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
次に、工程（Ｓ５０）として、酸化膜形成工程が実施される。この工程（Ｓ５０）では、図７を参照して、たとえば酸素を含む雰囲気中においてエピタキシャル成長層３０が形成された炭化珪素基板２０を加熱することにより、エピタキシャル成長層３０の主面３０Ａを覆うようにＳｉＯ２（二酸化珪素）からなる酸化膜４０が形成される。
次に、工程（Ｓ６０）として、ゲート電極形成工程が実施される。この工程（Ｓ６０）では、図８を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化膜４０上に接触するようにポリシリコンからなるゲート電極６０が形成される。
次に、工程（Ｓ７０）として、オーミック電極形成工程が実施される。この工程（Ｓ７０）では、図８を参照して、まず、ソース電極５０を形成すべき領域において酸化膜４０が除去され、ソース領域３３およびコンタクト領域３４が露出した領域が形成される。そして、当該領域において、たとえばＮｉからなる膜が形成される。一方、炭化珪素基板２０の主面２０Ｂ上に、たとえばＮｉからなる膜が形成される。その後、合金化熱処理が施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化されることにより、ソース電極５０およびドレイン電極７０が形成される。このように上記工程（Ｓ２０）〜（Ｓ７０）が実施されることにより、炭化珪素基板２０の主面２０Ａ上において、エピタキシャル成長層３０、酸化膜４０、ソース電極５０およびゲート電極６０を含む素子部８０が複数形成される。
次に、工程（Ｓ８０）として、第１ダイシング工程が実施される。この工程（Ｓ８０）では、図９を参照して、主面３０Ａ側からエピタキシャル成長層３０および炭化珪素基板２０に対してダイシング加工を施すことにより、複数の素子部８０同士の間に第１溝部９０が形成される。第１溝部９０の幅Ｗ２は、たとえば３００μｍ以下である。
この工程（Ｓ８０）では、図９に示すようにエピタキシャル成長層３０から炭化珪素基板２０にまで到達するように第１溝部９０が形成されてもよい。より具体的には、底壁面９０Ａが、ボディ領域３２の底面３２Ａ（底部）よりも深い位置にまで到達し、かつ炭化珪素基板２０とエピタキシャル成長層３０との接触面２０Ａから見て炭化珪素基板２０側に位置するように第１溝部９０が形成されてもよい。
次に、工程（Ｓ９０）として、耐圧測定工程が実施される。この工程（Ｓ９０）では、上記工程（Ｓ２０）〜（Ｓ７０）において形成された複数の素子部８０の耐圧が測定される。まず、この工程（Ｓ９０）において用いられる耐圧測定装置の構造について説明する。
図１０を参照して、耐圧測定装置１００は、気密容器１１０と、カメラ１１２と、ステージ１２０と、プローブ１３０と、電圧源１３４と、ゲート制御部１３５と、導入口１４０と、排出口１５０と、ヒータ１６０と、センサ１７０とを備えている。
ステージ１２０は、気密容器１１０内に設けられており、炭化珪素基板２０を支持するためのものである。ステージ１２０は、炭化珪素基板２０を固定するための真空チャック１２１を有していてもよい。
プローブ１３０は気密容器１１０内に設けられている。プローブ１３０の機能の一つは、ソース電極５０（図９参照）に接触することによってソース電極５０との電気的接続を得ることである。プローブ１３０は、たとえば、基部１３１と針１３２および１３３とを有してもよい。針１３２および１３３のそれぞれはソース電極５０およびゲート電極６０（図９参照）との電気的接続を得るためのものであり、基部１３１に取り付けられている。
ステージ１２０は移動機構１２２上に設けられることで、気密容器１１０内において移動可能に構成されている。これによりステージ１２０とプローブ１３０とが相対的に変位可能に構成されている。言い換えれば、プローブ１３０はステージ１２０に対して相対的に移動可能に構成されている。移動機構１２２は、好ましくは、３次元的な変位を可能とする、いわゆるＸＹＺステージである。
導入口１４０は、気密容器１１０に設けられており、気密容器１１０内にガスを導入するためのものである。排出口１５０は、気密容器１１０に設けられており、気密容器１１０からガスを排出するためのものである。導入口１４０および排出口１５０のそれぞれはゲート弁１４１および１５１を有する。
ヒータ１６０は炭化珪素基板２０を加熱するためのものである。ヒータ１６０は気密容器１１０内に配置されており、ステージ１２０内に配置されていてもよい。ヒータ１６０には、気密容器１１０の外部に配置されたヒータ電源１６１が接続されていてもよい。
センサ１７０は、気密容器１１０内の露点温度を検出するために、気密容器１１０内に設けられている。センサ１７０は、露点温度を直接測定可能なように専用に設計された露点温度計であってもよく、あるいは、温度および湿度から露点温度を算出するために温度計および湿度計を有するものであってもよい。センサ１７０は、気密容器１１０の外部に設けられた読取部１７１と接続されていてもよい。
電圧源１３４はプローブ１３０に接続されている。具体的には電圧源１３４は、プローブ１３０の針１３２と、ステージ１２０との間に電圧を加えるように接続されている。電圧源１３４が発生可能な電圧は、好ましくは６００Ｖ程度以上であり、より好ましくは１ｋＶ程度以上であり、さらに好ましくは３ｋＶ程度以上である。
ゲート制御部１３５は、プローブ１３０の針１３２および１３３の間に電圧を加えるように接続されている。ゲート制御部１３５は、素子部８０（図９参照）のゲート電圧を制御できる程度の電圧を発生可能なものであればよい。
気密容器１１０は、気密容器１１０の外部から素子部８０（図９参照）の位置が観測可能となるように、光を透過する窓１１１を有する。窓１１１は、この目的に十分な程度に光を透過する材料から作られており、たとえばガラスまたは透明樹脂から作られている。窓１１１には、耐圧測定時に窓１１１を介して光が入射しないように遮光を行なうための遮光部（図示せず）が設けられることが好ましい。この遮光部は、たとえば、窓１１１の外側において着脱され得るカバー、または、窓１１１の外側または内側に設けられたシャッターである。カメラ１１２は、図１０中の破線で示すように、窓１１１を介して炭化珪素基板２０を観察し得るように配置されている。
次に、耐圧測定装置１００を用いた耐圧測定方法について、図１０および図１１を参照して説明する。まず、気密容器１１０内に炭化珪素基板２０が支持される。具体的には、炭化珪素基板２０が気密容器１１０内に搬入され、さらにステージ１２０上に載置される。これにより炭化珪素基板２０の裏面に位置するドレイン電極７０の電位がステージ１２０の電位とされる（図１１参照）。また炭化珪素基板２０がステージ１２０に固定される。この固定は、真空チャック１２１によって行われ得る。
次に、移動機構１２２の駆動によってステージ１２０とプローブ１３０との間の相対変位が生じることにより、図１１に示すように、針１３２および１３３のそれぞれがソース電極５０およびゲート電極６０に接触させられる。このようにしてソース電極５０にプローブ１３０が接触させられつつ、プローブ１３０に電圧が供給される。具体的には、プローブ１３０の針１３２とステージ１２０との間に電圧が供給される。これによりドレイン電極７０およびソース電極５０の間に、耐圧測定のための電圧が印加される。この電圧は、たとえば６００Ｖ程度以上である。また必要に応じてゲート制御部１３５によってゲート電圧が調整される。これにより素子部８０（図９参照）の耐圧が測定される。
次に、工程（Ｓ１００）として、第２ダイシング工程が実施される。この工程（Ｓ１００）では、図１２を参照して、炭化珪素基板２０に対してさらにダイシング加工を施すことにより、第１溝部９０において素子部８０同士が分離される。より具体的には、第１溝部９０の内部において第２溝部９１が形成されることにより、素子部８０同士が分離される。図１２に示すように、第２溝部９１の幅Ｗ３は第１溝部９０の幅Ｗ２よりも小さく、１００μｍ以下であってもよく、たとえば７０μｍである。また、「第２溝部９１」は、図１２に示すように炭化珪素基板２０を厚み方向に貫通するように形成されたものでもよく、炭化珪素基板２０の一部（主面２０Ｂを含む部分）を残存させるように形成されたものでもよい。なお、第２溝部９１が炭化珪素基板２０の一部を残存させるように形成された場合には、その後炭化珪素基板２０に対して所定の応力を加えることにより素子部８０同士を完全に分離することができる。
次に、工程（Ｓ１１０）として、選別工程が実施される。この工程（Ｓ１１０）では、上記工程（Ｓ１００）において個々の素子部８０に分離された後、上記工程（Ｓ９０）の耐圧測定において良品と判断されたものと不良品と判断されたものとが選別される。この工程（Ｓ１１０）は、本発明の炭化珪素半導体装置の製造方法において必須の工程ではないが、これを実施することにより良品と判断された素子部８０を含むＭＯＳＦＥＴのみを確実に実装することができる。その結果、モジュール製造の歩留まりを向上させることができる。以上のようにして工程（Ｓ１０）〜（Ｓ１１０）が実施されることにより上記ＭＯＳＦＥＴ１０Ａが製造され、本実施の形態に係る炭化珪素半導体装置の製造方法が完了する。
次に、本実施の形態に係る半導体モジュールの製造方法について説明する。図
４を参照して、本実施の形態に係る半導体モジュールの製造方法では、まず、工程（Ｓ１２０）として、デバイス準備工程が実施される。この工程（Ｓ１２０）では、上記本実施の形態に係る炭化珪素半導体装置の製造方法によりＭＯＳＦＥＴ１０Ａが製造される。また、工程（Ｓ１２０）と並んで工程（Ｓ１３０）が実施されることにより、モジュール基板２が準備される（図１参照）。
工程（Ｓ１２０）および（Ｓ１３０）が完了した後、工程（Ｓ１４０）としてデバイス実装工程が実施される。この工程（Ｓ１４０）では、図１を参照して、モジュール基板２の表面２Ａ上において複数のＭＯＳＦＥＴ１０Ａが配置される。そして、ＭＯＳＦＥＴ１０Ａ同士、またはＭＯＳＦＥＴ１０Ａと端子３とが配線４により電気的に接続される。このようにしてモジュール基板２上にＭＯＳＦＥＴ１０Ａが実装される。以上のようにして工程（Ｓ１２０）〜（Ｓ１４０）が実施されることにより上記半導体モジュール１が製造され、本実施の形態に係る半導体モジュールの製造方法が完了する。
以上のように、本実施の形態に係る炭化珪素半導体装置の製造方法では、炭化珪素基板２０上に複数の素子部８０が形成され、複数の素子部８０の間に第１溝部９０が形成され、第１溝部９０の内部において複数の素子部８０が分離される。また、第１溝部９０の形成後であって素子部８０を分離する前に素子部８０の耐圧が測定される。これにより、第１溝部９０の形成に起因した素子部８０の不良発生の有無を確認した上で個々の素子部８０に分離することができる。そして、良品であることが確認された素子部８０を含むＭＯＳＦＥＴ１０Ａのみを実装することで、半導体モジュールの製造歩留まりを向上させることができる。このように、本実施の形態に係る炭化珪素半導体装置および半導体モジュールの製造方法によれば、半導体モジュールの製造歩留まりを向上させることができる。
また、本実施の形態に係るＭＯＳＦＥＴ１０Ａでは、端面１１において段差部１３が形成されている。そのため、当該段差部１３が形成されていないＭＯＳＦＥＴに比べて、図１に示すようにモジュール基板２上に実装した場合のチップ間の距離をより大きくすることができる。これにより、実装された個々のチップ間における放電の発生を抑制することができる。したがって、本実施の形態に係るＭＯＳＦＥＴ１０および半導体モジュール１によれば、チップ間の放電によるモジュールの破損を抑制することができる。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。本実施の形態に係る炭化珪素半導体装置は、基本的には上記実施の形態１に係るＭＯＳＦＥＴ１０Ａと同様の構成を備え、同様に動作し、同様の効果を奏する。しかし、本実施の形態に係る炭化珪素半導体装置は、第１領域Ａ１の構成において上記ＭＯＳＦＥＴ１０Ａとは異なっている。
図１３を参照して、本実施の形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１０Ｂでは、第１領域Ａ１における端面１１Ａは、第１領域Ａ１が第２領域Ａ２に向かって広がるように傾斜している。これにより、エピタキシャル成長層３０の主面３０Ａおよび端面１１Ａにより、９０°を超える角θが形成されている。これにより、当該角θが９０°である上記実施の形態１の場合に比べて電界集中をより緩和し易い構造にすることができる。
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３について説明する。本実施の形態に係る炭化珪素半導体装置は、基本的には上記実施の形態１に係るＭＯＳＦＥＴ１０Ａと同様の構成を備え、同様に動作し、同様の効果を奏する。しかし、本実施の形態に係る炭化珪素半導体装置は、端面上に保護膜が形成されている点において上記ＭＯＳＦＥＴ１０Ａとは異なっている。
図１４を参照して、本実施の形態に係る炭化珪素半導体装置であるＭＯＳＦＥＴ１０Ｃは、第１領域Ａ１の端面１１Ａおよび段差部１３上に形成されたパッシベーション膜９２（保護膜）をさらに備えている。パッシベーション膜９２は、たとえば二酸化珪素（ＳｉＯ２）などからなり、酸化膜４０と繋がるように形成されている。これにより、当該パッシベーション膜９２が形成されない場合に比べて、ＭＯＳＦＥＴ１０Ｃが受ける損傷を抑制することができる。
次に、本実施の形態に係る炭化珪素半導体装置の製造方法について説明する。図１５を参照して、まず、上記実施の形態１の工程（Ｓ１０）〜（Ｓ９０）と同様に工程（Ｓ１５０）〜（Ｓ２３０）が実施される。これにより、図９に示すように炭化珪素基板２０上に素子部８０が形成され、当該素子部８０の耐圧測定が完了した状態となる。
次に、工程（Ｓ２４０）として、パッシベーション膜形成工程が実施される。この工程（Ｓ２４０）では、図１６を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法などにより、二酸化珪素（ＳｉＯ２）からなるパッシベーション膜９２が第１溝部９０の底壁面９０Ａおよび側壁面９０Ｂ上を覆うように形成される。そして、工程（Ｓ２４０）が完了した後に上記実施の形態１の工程（Ｓ１００）および（Ｓ１１０）と同様に工程（Ｓ２５０）および（Ｓ２６０）が実施され、上記本実施の形態に係るＭＯＳＦＥＴ１０Ｃが製造される。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の炭化珪素半導体装置および半導体モジュールの製造方法は、半導体モジュールの製造歩留まりを向上させることが要求される炭化珪素半導体装置および半導体モジュールの製造方法において、特に有利に適用され得る。また、本発明の炭化珪素半導体装置および半導体モジュールは、半導体モジュールの破損を抑制することが要求される炭化珪素半導体装置および半導体モジュールにおいて、特に有利に適用され得る。
１ 半導体モジュール、２ モジュール基板、２Ａ 表面、３ 端子、４ 配線、１０ ＭＯＳＦＥＴ、１１，１１Ａ，１１Ｂ 端面、１３ 段差部、２０ 炭化珪素基板、２０Ａ 主面，接触面、３０ エピタキシャル成長層、３１ ドリフト領域、３２ ボディ領域、３２Ａ 底面、３３ ソース領域、３４ コンタクト領域、４０ 酸化膜、５０ ソース電極、６０ ゲート電極、７０ ドレイン電極、８０ 素子部、９０ 第１溝部、９０Ａ 底壁面、９０Ｂ 側壁面、９１ 第２溝部、９２ パッシベーション膜、１００ 耐圧測定装置、１１０ 気密容器、１１１ 窓、１１２ カメラ、１２０ ステージ、１２１ 真空チャック、１２２ 移動機構、１３０ プローブ、１３１ 基部、１３２ 針、１３４ 電圧源、１３５ ゲート制御部、１４０ 導入口、１４１ ゲート弁、１５０ 排出口、１６０ ヒータ、１６１ ヒータ電源、１７０ センサ、１７１ 読取部、Ａ１ 第１領域、Ａ２ 第２領域、Ｗ１ 幅差、Ｗ２，Ｗ３ 幅。

Claims (12)

  1. 炭化珪素からなる基板を準備する工程と、
    前記基板上に複数の素子部を形成する工程と、
    前記複数の素子部の間に第１溝部を形成する工程と、
    前記素子部の耐圧を測定する工程と、
    前記素子部の耐圧を測定する工程の後、前記第１溝部の内部において前記複数の素子部を分離する工程とを備える、炭化珪素半導体装置の製造方法。
  2. 前記素子部を形成する工程では、前記基板上にエピタキシャル成長層が形成され、
    前記第１溝部を形成する工程では、前記エピタキシャル成長層から前記基板にまで到達する前記第１溝部が形成される、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記素子部を形成する工程では、前記基板上に導電型が第１導電型であるエピタキシャル成長層が形成され、かつ、前記エピタキシャル成長層内に前記第１導電型と異なる導電型である第２導電型の不純物領域が形成され、
    前記第１溝部を形成する工程では、前記不純物領域の底部よりも深い位置にまで到達する前記第１溝部が形成される、請求項１に記載の炭化珪素半導体装置の製造方法。
  4. 前記素子部を分離する工程では、前記第１溝部の内部において前記第１溝部よりも幅が小さい第２溝部が形成される、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 前記素子部の耐圧を測定する工程の後、前記素子部を分離する工程の前に、前記第１溝部の壁面上に保護膜を形成する工程をさらに備える、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 前記素子部を分離する工程の後、前記複数の素子部のうち良品と不良品とを選別する工程をさらに備える、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 請求項１〜６のいずれか１項に記載の炭化珪素半導体装置の製造方法により炭化珪素半導体装置を製造する工程と、
    モジュール基板を準備する工程と、
    前記モジュール基板上に前記炭化珪素半導体装置を実装する工程とを備える、半導体モジュールの製造方法。
  8. 炭化珪素からなる基板と、
    前記基板上に形成された素子部とを備え、
    前記基板および前記素子部の少なくとも一方の端面には、段差部が形成されている、炭化珪素半導体装置。
  9. 前記段差部から見て前記素子部側の領域である第１領域は、前記段差部から見て前記基板側の領域である第２領域よりも幅が小さい、請求項８に記載の炭化珪素半導体装置。
  10. 前記第１領域における前記端面は、前記第１領域が前記第２領域側に向かって広がるように傾斜している、請求項９に記載の炭化珪素半導体装置。
  11. 前記端面上に形成された保護膜をさらに備える、請求項８〜１０のいずれか１項に記載の炭化珪素半導体装置。
  12. 請求項８〜１１のいずれか１項に記載の炭化珪素半導体装置を備える、半導体モジュール。
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