JP5526291B1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

半導体基板１０１の主面上には、ドリフト領域１３２、ボディ領域１０３、それと隣り合う位置に配置されたソース領域１０４を有する半導体層１０２と、ボディ領域と接して配置されたエピタキシャル層１０６と、エピタキシャル層の上に配置されたゲート絶縁膜１０７とが配置されている。エピタキシャル層は、ボディ領域と接して配置された界面エピタキシャル層１０６ｉと、その上の第１エピタキシャル層１０６ａと、その上の第２エピタキシャル層１０６ｂとを含む。界面エピタキシャル層の不純物濃度は、第１エピタキシャル層の不純物濃度よりも高く且つ第２エピタキシャル層における不純物濃度よりも低い。

Description

本開示は、半導体装置及びその製造方法に関し、特に、高耐圧用又は大電流用に用いられる半導体装置及びその製造方法に関する。
縦型構造のトランジスタは、横型構造のトランジスタと比べて高耐圧化に適していることから、例えば、パワーエレクトロニクス分野で用いられるパワー素子に応用されている。
縦型構造のトランジスタとしては、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ-Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）、又は絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が挙げられる。
特許文献１には、チャネル移動度を向上させるために、ベース領域の表面部においてソース領域と炭化珪素エピタキシャル層とを繋ぐように配置された表面チャネル層を有する炭化珪素半導体装置が開示されている。
特開平１０−３０８５１０号公報
しかしながら、本発明者らが検討した結果、前記検討例に係る半導体装置では、ウエハ面内においてゲート閾値電圧がばらつくという問題があることが分かった。
そこで、本明細書において開示される半導体装置及びその製造方法は、耐圧の低下を抑制すると共に、ウエハ面内でのゲート閾値電圧のばらつきを抑制することを目的とする。
前記従来の課題を解決するために、本明細書において開示される半導体装置は、半導体基板と、半導体基板の主面上に配置され、第１導電型のドリフト領域と、ドリフト領域と隣り合う位置に配置された第２導電型のボディ領域と、ボディ領域と隣り合う位置に配置された第１導電型の不純物領域とを有する半導体層と、ボディ領域と接して配置されたエピタキシャル層と、エピタキシャル層を介してボディ領域と対向する位置に配置されたゲート絶縁膜と、ゲート絶縁膜を介してエピタキシャル層と対向する位置に配置されたゲート電極とを備え、エピタキシャル層は、ボディ領域と接して配置された界面エピタキシャル層と、界面エピタキシャル層と接して配置された第１エピタキシャル層と、第１エピタキシャル層と接して配置された第２エピタキシャル層とを含み、界面エピタキシャル層における第１導電型の不純物濃度は、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低い。
また、本明細書において開示される半導体装置の製造方法は、半導体基板の主面上に、第１導電型のドリフト領域と、ドリフト領域と隣り合う位置に配置された第２導電型のボディ領域と、ボディ領域と隣り合う位置に配置された第１導電型の不純物領域とを有する半導体層を形成する工程と、ボディ領域と接するエピタキシャル層を形成する工程と、エピタキシャル層を介してボディ領域と対向する位置にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してエピタキシャル層と対向する位置にゲート電極を形成する工程とを備え、エピタキシャル層を形成する工程は、ボディ領域と接する界面エピタキシャル層を形成する工程と、界面エピタキシャル層と接する第１エピタキシャル層を形成する工程と、第１エピタキシャル層と接する第２エピタキシャル層を形成する工程とを含み、界面エピタキシャル層における第１導電型の不純物濃度は、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低い。
本明細書において開示される半導体装置及びその製造方法によれば、ウエハ面内でのゲート閾値電圧のばらつきを抑制することができる。
図１は第１の実施形態に係る半導体装置の要部を示す概略的な断面図である。 図２（ａ）〜図２（ｆ）は第１の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図３（ａ）〜図３（ｆ）は第１の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図４（ａ）は第１の実施形態の一実施例であって、ＳＩＭＳ分析に用いたエピタキシャル層を示す断面図である。図４（ｂ）は第１の実施形態の一実施例に係るエピタキシャル層の不純物プロファイルを示すグラフである。 図５（ａ）は第１の実施形態の一実施例であって、ＳＩＭＳ分析に用いた他のエピタキシャル層を示す断面図である。図５（ｂ）は第１の実施形態の一実施例に係る他のエピタキシャル層の不純物プロファイルを示すグラフである。 図６（ａ）は第２の実施形態に係る半導体装置を示す概略的な平面図である。図６（ｂ）は第２の実施形態に係る半導体装置を構成するユニットセルを示す概略的な断面図である。図６（ｃ）は図６（ａ）のVIｃ−VIｃ線における断面図であって、半導体装置の終端部の近傍を示す概略的な断面図である。 図７（ａ１）及び図７（ａ２）〜図７（ｃ１）及び図７（ｃ２）は第２の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図８（ａ１）及び図８（ａ２）〜図８（ｃ１）及び図８（ｃ２）は第２の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図９（ａ１）及び図９（ａ２）〜図９（ｃ１）及び図９（ｃ２）は第２の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図１０（ａ１）及び図１０（ａ２）〜図１０（ｃ１）及び図１０（ｃ２）は第２の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図１１（ａ１）及び図１１（ａ２）〜図１１（ｃ１）及び図１１（ｃ２）は第２の実施形態に係る半導体装置の製造方法を示す工程順の概略的な断面図である。 図１２は第２の実施形態の一実施例に係る半導体装置及び比較例に係る半導体装置におけるゲート閾値電圧の累積度数分布を示すグラフである。 図１３（ａ）は第３の実施形態に係る半導体装置を示す概略的な平面図である。図１３（ｂ）は第３の実施形態に係る半導体装置を構成するユニットセルを示す概略的な断面図である。図１３（ｃ）は図１３（ａ）のXIIIｃ−XIIIｃ線における断面図であって、半導体装置の終端部の近傍を示す概略的な断面図である。 図１４（ａ）は本開示の第１変形例に係る半導体装置を示す概略的な平面図である。図１４（ｂ）は本開示の第１変形例に係る半導体装置を構成するユニットセルを示す概略的な断面図である。図１４（ｃ）は図１４（ａ）のXIVｃ−XIVｃ線における断面図であって、半導体装置の終端部の近傍を示す概略的な断面図である。 図１５（ａ）は本開示の第２変形例に係る半導体装置を示す概略的な平面図である。図１５（ｂ）は本開示の第２変形例に係る半導体装置を構成するユニットセルを示す概略的な断面図である。図１５（ｃ）は図１５（ａ）のXVｃ−XVｃ線における断面図であって、半導体装置の終端部の近傍を示す概略的な断面図である。 図１６（ａ）は検討例であって、ＳＩＭＳ分析に用いたエピタキシャル層を示す断面図である。図１６（ｂ）は検討例に係るエピタキシャル層の不純物プロファイルを示すグラフである。 図１７（ａ）は検討例であって、ＳＩＭＳ分析に用いた他のエピタキシャル層を示す断面図である。図１７（ｂ）は検討例に係る他のエピタキシャル層の不純物プロファイルを示すグラフである。
（本発明に至った経緯）
本発明者らは、半導体層の上にさらにチャネル層としてエピタキシャル層を備える半導体装置の閾値電圧のばらつきを低減すべく検討を行なった。実験によると、ｎ型不純物層の上に、エピタキシャル成長法によりｎ型エピタキシャル層を形成する工程において、ｎ型不純物層とｎ型エピタキシャル層との界面にｎ型の不純物濃度が高い層（以下、界面エピタキシャル層又はパイルアップ層と呼ぶ。）が意図せずに導入されてしまうことを見いだした。なお、ｐ型不純物層の上にエピタキシャル層を形成する場合であっても、パイルアップ層が発生する。
図１６及び図１７は、二次イオン質量分析（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）法により測定した、検討例に係るエピタキシャル層の不純物プロファイルを表している。図１６（ａ）及び図１７（ａ）は、ＳＩＭＳ分析に用いたサンプルの断面構成を表しており、図１６（ｂ）及び図１７（ｂ）は、各サンプルをＳＩＭＳ分析によって窒素濃度プロファイルを測定した結果を表している。
図１６（ａ）に示すサンプルは、低濃度のｎ型不純物がドープされた半導体層１０２の上に、例えば化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、エピタキシャル層として高濃度層５０６ｂ及び低濃度層５０６ｃを順次且つ連続して成膜することにより作製した。半導体層１０２としては、径が約７．６ｃｍ（＝３インチ）の４Ｈ−ＳｉＣ基板の上にエピタキシャル成長させた、窒素濃度が１×１０１７ｃｍ−３未満のＳｉＣ層を用いた。高濃度層５０６ｂ及び低濃度層５０６ｃの成膜時の温度は１５５０℃とし、圧力は２００ｈＰａとした。高濃度層５０６ｂの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、シラン（ＳｉＨ４）を２０ｍｌ／ｍｉｎ、プロパン（Ｃ３Ｈ８）を８ｍｌ／ｍｉｎ、窒素（Ｎ２）を５０ｍｌ／ｍｉｎとした。低濃度層５０６ｃの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、高濃度層５０６ｂ及び低濃度層５０６ｃの膜厚は、それぞれ約２０ｎｍ、６０ｎｍとした。なお、図中の矢印は、ＳＩＭＳ分析の方向を示す。
図１６（ｂ）は、図１６（ａ）のサンプルをＳＩＭＳ分析により測定した結果を示している。測定した不純物は、エピタキシャル層中にドープした窒素である。図１６（ｂ）の横軸はサンプルの表面からの深さを示す。
図１６（ｂ）に示すように、深さが６８ｎｍ〜８５ｎｍ付近に高濃度の窒素をほぼ一定の濃度で含む高濃度層５０６ｂが確認できる。さらに、深さが９０ｎｍ付近に高濃度層５０６ｂよりも高い窒素濃度を有するピークがみられる。このことから、半導体基板１０１とエピタキシャル層の高濃度層５０６ｂとの界面の近傍、すなわちエピタキシャル層の成長初期に、不純物濃度が異常に高いパイルアップ層（界面エピタキシャル層）が存在していることが分かる。
図１７（ａ）に示すサンプルは、高濃度に不純物がドープされた半導体基板１０１の上に、エピタキシャル層として、高濃度層５０６ｂ及び低濃度層５０６ｃを順次且つ連続して化学気相成長法により成膜することにより作製した。半導体基板１０１には、窒素を８×１０１７ｃｍ−３程度含み、径が約７．６ｃｍの４Ｈ−ＳｉＣ基板を用いた。成膜時の温度は１５５０℃とし、圧力は２００ｈＰａとした。高濃度層５０６ｂの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を５０ｍｌ／ｍｉｎとした。低濃度層５０６ｃの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。高濃度層５０６ｂ及び低濃度層５０６ｃの膜厚は、それぞれ約２０ｎｍ、６０ｎｍとした。なお、図中の矢印は、ＳＩＭＳ分析の方向を示す。
図１７（ｂ）は、図１７（ａ）のサンプルをＳＩＭＳ分析により測定した結果を表している。測定した不純物は、エピタキシャル層中にドープした窒素である。図１７（ｂ）の横軸はサンプルの表面からの深さを示す。図１７（ｂ）において、黒丸（●）がウエハの中心部での測定結果を示し、白三角（△）がウエハのエッジ部での測定結果を示す。ウエハのエッジ部での測定は、具体的にはウエハの中心位置から３０ｍｍだけ離れた領域で行った。図１７（ｂ）に示すように、図１６（ｂ）と同様に、高濃度の窒素をほぼ一定の濃度で含む高濃度層５０６ｂが確認できるが、高濃度層５０６ｂと半導体基板１０１との界面の近傍に、高濃度層５０６ｂよりも高い窒素濃度を有するピークがみられる。このことから、図１６（ｂ）と同様に、半導体基板１０１とエピタキシャル層の高濃度層５０６ｂとの界面の近傍、すなわちエピタキシャル層の成長初期に、不純物濃度が異常に高いパイルアップ層（界面エピタキシャル層）が存在していることが分かる。
また、図１７（ｂ）に示すように、窒素濃度のピークの高さは、ウエハの中心部よりもウエハのエッジ部の方が高くなっている。このことから、ウエハの中心部からウエハのエッジ部へ向かって、パイルアップ層の窒素濃度が高くなっていることが分かる。
検討例に係る半導体装置においては、このパイルアップ層の影響により、エピタキシャル層のシートドーズ量、すなわちエピタキシャル層における不純物濃度の積分値の値が所望の値から大きくずれてしまう。従って、このエピタキシャル層をチャネル層としてＭＩＳＦＥＴを製造した場合は、所望のゲート閾値電圧を得られず、且つウエハ面内でゲート閾値電圧がばらついてしまうという問題があった。特に、エピタキシャル層が、不純物をドープした高濃度層、例えば、１×１０１７ｃｍ−３以上の不純物を含む層を有する場合に、パイルアップ層の不純物濃度が顕著に高くなる。
なお、図１６（ｂ）及び図１７（ｂ）において、半導体層１０２及び低濃度層５０６ｃにおける不純物濃度は１×１０１７ｃｍ−３から２×１０１７ｃｍ−３程度の値を示しているが、これはＳＩＭＳ分析におけるバックグラウンドの不純物濃度である。容量−電圧（Ｃａｐａｃｉｔａｎｃｅ-Ｖｏｌｔａｇｅ：ＣＶ）法によるキャリア濃度測定により、低濃度層５０６ｃのキャリア濃度は１×１０１７ｃｍ−３未満であることを確認している。また、図１６（ｂ）及び図１７（ｂ）の表面の近傍（深さが０ｎｍから１０ｎｍ程度）において不純物濃度が高くなっているのは、サンプルの表面に吸着した汚染物等の影響による。
本発明者らは、このパイルアップ層の発生原因が、エピタキシャル成長が安定していない成長初期は成長速度が遅いことから、成長初期から不純物（例えば、窒素ガス）を多く供給した場合に、エピタキシャル層に想定よりも多くの不純物（例えば、窒素ガス）が取り込まれてしまうことが原因であることを突き止めた。また、ウエハ面内でパイルアップ層の不純物濃度が大きく異なるのは、ウエハの結晶品質、イオン注入等によるダメージの量の分布、及びエピタキシャル成長時の温度分布等が影響していると考えられる。
これに対して、例えば、パイルアップ層が形成されないように、初期の成長速度が速くなる条件でエピタキシャル層を形成するという対策が考えられる。しかし、この場合には、パイルアップ層の形成は防止できるものの、安定した成長モードを得ることができず、エピタキシャル層中に欠陥等が発生しやすくなる等の他の問題が生じる。具体的には、例えば、原料ガスが過剰な場合、又は成長温度、成長圧力及び原料比率（炭素（Ｃ）／珪素（Ｓｉ）比）等のエピタキシャル成長の条件を調整して、付着成長又は２次元核成長の成長モードによって成長させた場合には、成長初期の成長速度が遅くならないため、界面付近のパイルアップ層は形成されにくくなる。しかしながら、他方で、そのような成長モードで形成されたエピタキシャル層は、層中に積層欠陥及び転位を多く含むため、半導体装置の歩留まりの低下を招いてしまう。
そこで、本発明者らは、これらの問題について鋭意検討を行なった結果、エピタキシャル層を積層構造とすることによって、パイルアップ層の不純物濃度が抑制された良質なエピタキシャル層を形成し得る方法として、以下に説明する半導体装置及びその製造方法を見いだした。
なお、以上の説明は、本発明の実施形態を理解するための一助に過ぎず、本発明を限定するものではない。
（実施形態の概要）
本明細書において開示される半導体装置は、ボディ領域と接して配置されたエピタキシャル層を備え、エピタキシャル層は、ボディ領域と接して配置された界面エピタキシャル層と、界面エピタキシャル層と接して配置された第１エピタキシャル層と、第１エピタキシャル層と接して配置された第２エピタキシャル層とを備え、界面エピタキシャル層における第１導電型の不純物濃度は、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低く設定されている。
本開示の半導体装置によると、界面エピタキシャル層における第１導電型の不純物濃度は、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低く設定されている。すなわち、第１エピタキシャル層における第１導電型の不純物濃度は、第２エピタキシャル層における第１導電型の不純物濃度よりも低く設定されている。このため、エピタキシャル層をエピタキシャル成長する際に、成長初期における不純物ガスの供給量を少なくすることができ、エピタキシャル層のうちボディ領域との界面近傍の界面エピタキシャル層（パイルアップ層）の不純物濃度を低減することができる。他方、界面エピタキシャル層及び第１エピタキシャル層よりも不純物濃度が高い第２エピタキシャル層を設けることにより、該第２のエピタキシャル層によってゲート閾値電圧を制御することができる。その結果、所望のシートドーズ量を有するエピタキシャル層を面内で均一性良く形成することができる。その結果、半導体装置のゲート閾値電圧のずれが抑制されると共に、ウエハ面内でのゲート閾値電圧のばらつきを抑制することができる。
また、ボディ層とエピタキシャル層との界面付近に界面エピタキシャル層を有し、当該界面エピタキシャル層の第１導電型の不純物濃度が、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低いことにより、エピタキシャル層中に積層欠陥が導入されるのを抑制することができる。このような界面エピタキシャル層は、例えば、エピタキシャル層の成長初期において成長速度の遅いステップフロー成長モードで成長させることにより形成できる。
本明細書において開示される半導体装置において、第１エピタキシャル層における第１導電型の不純物濃度は、１×１０１７ｃｍ−３未満であってもよい。このようにすると、第１エピタキシャル層における不純物濃度のずれが半導体装置のゲート閾値電圧に与える影響がほとんどなくなるため、ウエハ面内でのゲート閾値電圧のばらつき抑制の効果をより確実に得ることができる。
本明細書において開示される半導体装置において、第１エピタキシャル層における第１導電型の不純物濃度は、ドリフト領域における第１導電型の不純物濃度よりも低くてもよい。このようにすると、終端部の空乏層の伸びが制限されないため、終端部での電界強度をより低く抑えることができる。従って、半導体装置における耐圧の低下をより確実に抑制することができる。
本明細書において開示される半導体装置は、半導体層に配置されたトレンチをさらに備え、エピタキシャル層は、トレンチの側面の少なくとも一部を覆う位置に配置されていてもよい。
本明細書において開示される半導体装置において、半導体層及びエピタキシャル層は、炭化珪素により構成されていてもよい。
本明細書において開示される半導体装置は、半導体基板に配置されたセル部と、半導体基板上であって、セル部を囲む位置に配置された終端部とをさらに備え、セル部は、半導体層、エピタキシャル層、ゲート絶縁膜、ゲート電極、第１オーミック電極及び第２オーミック電極とを含み、第１オーミック電極は、不純物領域と電気的に接続され、第２オーミック電極は、半導体基板の裏面に配置されており、終端部において、半導体層と接する界面エピタキシャル層と、界面エピタキシャル層と接する第１エピタキシャル層とが配置され、第２エピタキシャル層は配置されていなくてもよい。このように、終端部における半導体層の上には、第１エピタキシャル層よりも高い不純物濃度を有する第２エピタキシャル層が配置されていないので、半導体装置の耐圧の低下を抑制することができる。
本明細書において開示される半導体装置において、終端部は、半導体層内に配置された第２導電型のリング領域を有し、第１エピタキシャル層は、リング領域と接して配置されていてもよい。このようにすることにより、電界緩和リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ：ＦＬＲ）構造を有する終端部を備える半導体装置を実現することができる。
本明細書において開示される終端部としては、ＦＬＲ構造の他に、接合終端（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｄｇｅ、Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）構造、又はガードリング支援表面電界緩和（Ｇｕａｒｄ Ｒｉｎｇ Ａｓｓｉｓｔｅｄ-Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃｅ Ｆｉｅｌｄ：ＧＲＡ-ＲＥＳＵＲＦ）構造（以下、ＧＲＡリサーフ構造と略称する。）等が挙げられる。
本明細書において開示される半導体装置は、プレーナゲート構造であってもよく、また、トレンチゲート構造であってもよい。
本明細書において開示される半導体装置において、半導体層及びエピタキシャル層を構成する材料は特に限定されず、炭化珪素（シリコンカーバイド：ＳｉＣ）、窒化ガリウム（ＧａＮ）、及びダイヤモンド（Ｃ）等のワイドバンドギャップ半導体、並びにシリコン等の中から選択される材料を用いることができる。
本明細書において開示される半導体装置の製造方法は、半導体基板の主面上に、第１導電型のドリフト領域と、ドリフト領域と隣り合う位置に配置された第２導電型のボディ領域と、ボディ領域と隣り合う位置に配置された第１導電型の不純物領域とを有する半導体層を形成する工程と、ボディ領域と接するエピタキシャル層を形成する工程と、エピタキシャル層を介してボディ領域と対向する位置にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してエピタキシャル層と対向する位置にゲート電極を形成する工程とを備え、エピタキシャル層を形成する工程は、ボディ領域と接する界面エピタキシャル層を形成する工程と、界面エピタキシャル層と接する第１エピタキシャル層を形成する工程と、第１エピタキシャル層と接する第２エピタキシャル層を形成する工程とを含み、界面エピタキシャル層における第１導電型の不純物濃度は、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低い。
本開示の半導体装置の製造方法によると、界面エピタキシャル層における第１導電型の不純物濃度は、第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層における第１導電型の不純物濃度よりも低い。すなわち、第１エピタキシャル層における第１導電型の不純物濃度は、第２エピタキシャル層における第１導電型の不純物濃度よりも低い。このため、エピタキシャル層をエピタキシャル成長する際に、成長初期における不純物ガスの供給量を少なくすることができ、エピタキシャル層のうちボディ領域との界面近傍の界面エピタキシャル層（パイルアップ層）の不純物濃度を低減することができる。他方、界面エピタキシャル層及び第１エピタキシャル層よりも不純物濃度が高い第２エピタキシャル層を設けることにより、該第２のエピタキシャル層によってゲート閾値電圧を制御することができる。その結果、所望のシートドーズ量を有するエピタキシャル層を面内で均一性良く形成することができる。その結果、半導体装置のゲート閾値電圧のずれが抑制されると共に、ウエハ面内でのゲート閾値電圧のばらつきを抑制することができる。
本明細書において開示される半導体装置の製造方法において、エピタキシャル層は、化学気相成長法を用いて形成されてもよい。
本明細書において開示される半導体装置の製造方法において、界面エピタキシャル層を形成する工程と第１エピタキシャル層を形成する工程とは、供給されるドーパンドガスの量を変更することなく連続して行なわれてもよい。
本明細書において開示される半導体装置の製造方法は、エピタキシャル層を形成する工程において、第１エピタキシャル層の成長時に供給されるドーパンドガスの量を、第２エピタキシャル層の成長時に供給されるドーパントガスの量の１０分の１以下とするか、又は第１エピタキシャル層の成長時にドーパンドガスを供給しなくてもよい。
本開示の製造方法によると、エピタキシャル層におけるエピタキシャル成長初期に不純物が供給されないか、又は供給量が制限される。これにより、エピタキシャル成長初期におけるエピタキシャル層への不純物の取り込みが抑制されるので、エピタキシャル層とボディ領域との界面にパイルアップ層が導入されにくくなる。
また、本開示の製造方法によると、エピタキシャル成長初期におけるエピタキシャル層への不純物の取り込みが抑制されるので、エピタキシャル層とボディ領域との界面近傍における界面エピタキシャル層（パイルアップ層）の不純物濃度を低減することができる。
本明細書において開示される半導体装置の製造方法は、半導体基板と、半導体基板上に配置されたセル部と、半導体基板上であって、セル部を囲む位置に配置された終端部とをさらに備え、エピタキシャル層を形成する工程よりも後に、終端部において第１エピタキシャル層が露出するようにエピタキシャル層の一部をエッチングする工程をさらに備えていてもよい。
本開示の製造方法によると、終端部において、半導体基板の主面上に配置された半導体層と接して第１エピタキシャル層が配置され、第２エピタキシャル層が配置されていない構造を有する半導体装置を作製することができる。得られた半導体装置では、終端部における半導体層の上に、第１エピタキシャル層よりも高い不純物濃度を有する第２エピタキシャル層が配置されていないので、半導体装置の耐圧の低下を抑制することができる。
以下、本発明の実施形態について図面を用いて詳細に説明する。
（第１の実施形態）
［半導体装置の構造］
図１は、本実施形態に係る半導体装置におけるユニットセル１５２の概略的な断面構成を表している。
図１に示すように、本実施形態においては、ユニットセル１５２が縦型構造を採るＭＩＳＦＥＴ（以下、縦型ＭＩＳＦＥＴと呼ぶ。）である例について説明する。
まず、図１を参照しながら、半導体装置の構成を説明する。
半導体基板１０１の主面上に、半導体層１０２が配置されている。半導体層１０２は、第１導電型（例えばｎ型）のドリフト領域１３２を含み、ドリフト領域１３２の上部には、該ドリフト領域１３２と接するように第２導電型（例えばｐ型）のボディ領域１０３が配置されている。ボディ領域１０３は、半導体層１０２の表面に接するように設けられている。
ボディ領域１０３の上部には、第１導電型のソース領域１０４が配置されている。ソース領域１０４は、半導体層１０２の表面と接するように設けられている。ソース領域１０４は、本明細書における不純物領域に相当する。ソース領域１０４と電気的に接続されるようにソース電極１０９が配置されている。ソース電極１０９は、本明細書における第１オーミック電極に相当する。
ボディ領域１０３の内部には、第２導電型のボディコンタクト領域１０５がさらに配置されていてもよい。ボディコンタクト領域１０５は、ソース電極１０９と電気的に接続されるように配置されていてもよい。
半導体層１０２の上には、ボディ領域１０３の少なくとも一部及びソース領域１０４の少なくとも一部と接するように、エピタキシャル層１０６が配置されている。エピタキシャル層１０６のうち、ボディ領域１０３とゲート電極１０８との間に介在する部分には、チャネル領域が形成される。エピタキシャル層１０６は、ボディ領域１０３と接して配置された界面エピタキシャル層（パイルアップ層）１０６ｉと、該界面エピタキシャル層１０６ｉと接して配置された第１エピタキシャル層１０６ａと、該第１エピタキシャル層１０６ａと接して配置された第２エピタキシャル層１０６ｂとを含む。
界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。界面エピタキシャル層１０６ｉは、例えば、厚さが５ｎｍで、その不純物濃度が４×１０１７ｃｍ−３である。
なお、界面エピタキシャル層１０６ｉに含まれる第１導電型の不純物濃度は、ボディ領域１０３に含まれる第１導電型の不純物濃度よりも高くてもよい。また、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度は、ドリフト領域１３２に含まれる第１導電型の不純物濃度よりも低くてもよい。
第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度は、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂは、例えば、厚さがいずれも２０ｎｍであり、不純物濃度がそれぞれ１×１０１６ｃｍ−３及び１×１０１８ｃｍ−３である。第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度を、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定することにより、エピタキシャル層１０６をエピタキシャル成長する際に、界面エピタキシャル層１０６ｉにおけるボディ領域１０３との界面近傍の不純物濃度の増大を抑制することができる。
本実施形態において、エピタキシャル層１０６は、界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂの３層構造としたが、これに限定されない。エピタキシャル層１０６は、第２エピタキシャル層１０６ｂの上に他のエピタキシャル層を有していてもよい。
エピタキシャル層１０６の上には、ゲート絶縁膜１０７が配置されている。ゲート絶縁膜１０７の上には、ゲート電極１０８が配置されている。ゲート電極１０８は、少なくとも、ボディ領域１０３とエピタキシャル層１０６とが接している部分の上方に配置されている。
ゲート電極１０８を覆うように層間絶縁膜１１１が配置され、層間絶縁膜１１１の上に上部配線１１２が設けられている。上部配線１１２は、層間絶縁膜１１１に設けられたコンタクトホール１２２を介して、ソース電極１０９と接続されている。半導体基板１０１の裏面には、ドレイン電極１１５が形成されている。ドレイン電極１１５は、本明細書における第２オーミック電極に相当する。ドレイン電極１１５の裏面には、さらに裏面配線１１６が配置されていてもよい。
［半導体装置の製造方法］
以下、図２（ａ）〜図２（ｆ）及び図３（ａ）〜図３（ｆ）を参照しながら、本実施形態に係る半導体装置の製造方法について説明する。
まず、第１導電型（例えばｎ型）の半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０１Ωｃｍから０．０３Ωｃｍ程度の、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板を用いることができる。半導体基板１０１の主面は、（０００１）Ｓｉ面から４°又は８°だけ傾斜した面であってもよい。
図２（ａ）に示すように、半導体基板１０１の主面上に、第１導電型の高抵抗の半導体層１０２をエピタキシャル成長する。半導体層１０２を形成する前に、半導体基板１０１の上に、第１導電型の不純物を高濃度に含むＳｉＣからなるバッファ層を堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０１８ｃｍ−３であり、その厚さは０．５μｍである。半導体層１０２は、例えばｎ型４Ｈ−ＳｉＣによって構成され、その不純物濃度及び厚さは、例えばそれぞれ１×１０１６ｃｍ−３及び１０μｍである。
次に、図２（ｂ）に示すように、半導体層１０２の上に、例えば酸化シリコン（ＳｉＯ２）からなるマスク膜２０１を選択的に形成する。
次に、図２（ｃ）に示すように、例えばアルミニウム（Ａｌ）イオンを半導体層１０２にイオン注入して、第２導電型（例えばｐ型）のボディ領域１０３を形成する。
次に、図２（ｄ）に示すように、マスク膜２０１の上の全面に他のマスク膜２０２を堆積する。その後、ボディ領域１０３の上で、且つコンタクト領域を形成する領域を覆うようにレジストをパターニングして、レジストマスク２０３を形成する。マスク膜２０１とマスク膜２０２とは、マスク膜２０１に対してマスク膜２０２を選択的にドライエッチングすることができる材料であることが好ましい。例えば、マスク膜２０１の材料をＳｉＯ２とし、マスク膜２０２の材料をポリシリコンとしてもよい。
次に、図２（ｅ）に示すように、レジストマスク２０３を用いて、マスク膜２０２に対してドライエッチングを行う。これにより、いわゆるセルフアラインプロセスにより、マスク膜２０１の側面にマスク膜２０２の一部が残ることにより、マスク膜２０２からサイドウォール２０２ａが形成される。
次に、図２（ｆ）に示すように、レジストマスク２０３を除去した後に、ボディ領域１０３に、例えば不純物として窒素（Ｎ）イオンをイオン注入してドーピングすることにより、第１導電型のソース領域１０４を形成する。ソース領域１０４をイオン注入により形成する場合には、不純物濃度が５×１０１９ｃｍ−３程度となる領域が２００ｎｍから３００ｎｍ程度の厚さで形成されるように、Ｎイオンにおける注入エネルギー及びドーズ量等のイオン注入条件を選択する。このようにすれば、ＭＩＳＦＥＴのチャネルに相当する部分の長さ、すなわち図２（ｆ）における、ゲート長を規定する距離Ｌが精度良く制御される。距離Ｌは、サイドウォール２０２ａの幅によって規制され、例えば０．５μｍ程度である。
次に、図３（ａ）に示すように、マスク膜２０１、２０２及びサイドウォール２０２ａを除去する。続いて、半導体層１０２の上に、他のマスク膜２０５を形成する。マスク膜２０５は、例えばＳｉＯ２からなり、ボディコンタクト領域を形成する領域に開口部を有する。マスク膜２０５を用いて、半導体層１０２に、例えばＡｌイオンをイオン注入することにより、ボディコンタクト領域１０５を形成する。注入条件は、例えばドーパント濃度が約１×１０２０ｃｍ−３で、深さが約４００ｎｍ程度となるように選択してもよい。ボディコンタクト領域１０５は、ボディ領域１０３の内部に形成されてもよい。イオン注入を行った後に、マスク膜２０５を除去する。
この後、必要に応じて、互いに隣接するボディ領域１０３同士の間に開口部を有するマスクを形成し、半導体層１０２に、例えばＮイオンをイオン注入することにより、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域を形成してもよい。ＪＦＥＴ領域を形成する際のイオンの注入条件は、例えばドーパント濃度が１×１０１７ｃｍ−３程度で、注入深さが、例えば０．６μｍから１μｍ程度となるように選択してもよい。
なお、以上のイオン注入工程は、半導体基板１０１を、例えば２００℃以上に加熱して行ってもよい。
続いて、注入した不純物イオンを活性化するために、約１６００℃から１９００℃程度の高温下で活性化アニールを行う。なお、活性化アニールの前に、半導体基板１０１の注入領域を有する面にカーボン膜（図示せず）を堆積しておくことにより、活性化アニールに起因する半導体基板１０１の表面荒れを抑えることができる。表面にカーボン膜を堆積した場合は、活性化アニールの後に、カーボン膜を除去する。カーボン膜は、例えば酸素プラズマにさらして除去することができる。続いて、必要に応じて、半導体基板１０１の表面をわずかに酸化し、その後、例えば１５ｎｍ程度の厚さで得られた熱酸化膜を除去することによって表面を清浄化してもよい。
次に、図３（ｂ）に示すように、ボディ領域１０３、ソース領域１０４及びボディコンタクト領域１０５を含む半導体層１０２の表面の全体に、エピタキシャル層１０６をエピタキシャル成長する。本実施形態においては、エピタキシャル層１０６は、上述したように、ボディ領域１０３の上に、界面エピタキシャル層１０６ｉと第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとが順次積層された構造を有する。界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。界面エピタキシャル層１０６ｉは、例えば、厚さが５ｎｍで不純物濃度が４×１０１７ｃｍ−３である。第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度は、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂは、例えば、厚さがいずれも２０ｎｍであり、不純物濃度がそれぞれ１×１０１６ｃｍ−３及び１×１０１８ｃｍ−３である。
第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度を、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定することにより、エピタキシャル層１０６をエピタキシャル成長する際に、エピタキシャル層１０６のうちのボディ領域１０３との界面の近傍に、第２エピタキシャル層１０６ｂよりも不純物濃度が低い界面エピタキシャル層１０６ｉを形成することができる。
エピタキシャル層１０６を形成するエピタキシャル成長法について、具体的に説明する。エピタキシャル層１０６を形成するには、例えば、化学気相成長（ＣＶＤ）装置を用いて、半導体基板１０１を加熱しながら、シリコン系ガス（例えばシランガス）、カーボン系ガス（例えばプロパンガス）及びドーパントガス（例えば、ｎ型であれば窒素ガス）を供給する。成長条件として、例えば、成長温度は１４５０℃〜１６５０℃程度であり、成長圧力は５０ｈＰａ〜３００ｈＰａである。各原料ガス等の流量は、標準状態（０℃、１ａｔｍ）で、ＳｉＨ４が１０ｍｌ／ｍｉｎ〜３０ｍｌ／ｍｉｎ、Ｃ３Ｈ８が３ｍｌ／ｍｉｎ〜１５ｍｌ／ｍｉｎ、Ｈ２が５０ｌ／ｍｉｎ〜２００ｌ／ｍｉｎである。エピタキシャル成長モードとしては、ステップフロー成長とする。本実施形態においては、エピタキシャル成長の初期に、界面エピタキシャル層１０６ｉに不純物が過剰に導入されることを抑制するため、例えば、第１エピタキシャル層１０６ａの成長時にはドーパントガスは供給せずに、第２エピタキシャル層１０６ｂの成長時にのみドーパントガスを供給する。又は第１エピタキシャル層１０６ａの成長時に供給するドーパントガスの量を、例えば第２エピタキシャル層１０６ｂの成長時に供給するドーパントガスの量の１０分の１以下とする。
ドーパントガスを供給しない時間又はドーパントガスの供給量を制限する時間は、エピタキシャル層１０６の成長初期における成長遅延時間に相当する時間としてもよい。ここで、成長遅延時間とは、エピタキシャル成長の開始からエピタキシャル層の成長速度が安定するまでの時間である。成長遅延時間には、数分子層程度が成膜される。
また、第１エピタキシャル層１０６ａ成長時には、ドーパントガスの供給量を０から徐々に増大させてもよい。
以上のようなエピタキシャル成長により、界面エピタキシャル層１０６ｉと第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとが順次積層された構造を有し、界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されたエピタキシャル層１０６を得ることができる。
本明細書において、界面エピタキシャル層１０６ｉは、ボディ領域１０３とエピタキシャル層１０６との界面から２０ｎｍ以下の範囲に存在し得る、第１エピタキシャル層１０６ａよりも第１導電型の不純物濃度が高く、且つ第２エピタキシャル層１０６ｂよりも第１導電型の不純物濃度が低い層とする。
なお、第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂのそれぞれの厚さ及び不純物濃度は、ＭＩＳＦＥＴにおけるゲート閾値電圧の目標値等に合わせて適宜調整される。エピタキシャル層１０６は、第２エピタキシャル層１０６ｂの上に他のエピタキシャル層を有していてもよい。また、第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとの界面において、不純物濃度が急峻に変化していなくてもよい。このように、不純物濃度が急峻に変化していない場合には、例えば、不純物濃度が１×１０１７ｃｍ−３未満の部分を第１エピタキシャル層１０６ａとし、不純物濃度が１×１０１７ｃｍ−３以上の部分を第２エピタキシャル層１０６ｂとみなしてもよい。
次に、図３（ｃ）に示すように、例えば熱酸化によって、エピタキシャル層１０６の上にゲート絶縁膜１０７を形成する。続いて、ゲート絶縁膜１０７の所望の領域の上に、ゲート電極１０８を選択的に形成する。ゲート電極１０８は、例えば、リン（Ｐ）を７×１０２０ｃｍ−３程度の濃度にドープした多結晶シリコン膜をゲート絶縁膜１０７の上に堆積し、その後、マスク（図示せず）を用いて、多結晶シリコン膜をドライエッチングすることにより形成する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。ゲート電極１０８は、エピタキシャル層１０６のうちチャネルとして機能する部分を少なくとも覆うように配置される。
次に、図３（ｄ）に示すように、例えばＣＶＤ法により、ゲート電極１０８を含め半導体層１０２を覆うように、層間絶縁膜１１１を堆積する。層間絶縁膜１１１には、例えばＳｉＯ２を用いることができる。層間絶縁膜１１１の厚さは、例えば、１．５μｍである。続いて、マスク（図示せず）を用いて、層間絶縁膜１１１、ゲート絶縁膜１０７及びエピタキシャル層１０６に対して順次ドライエッチングを行うことにより、ボディコンタクト領域１０５と、ソース領域１０４の一部とが露出するコンタクトホール１２２を形成する。
次に、例えば厚さが１００ｎｍ程度のニッケル（Ｎｉ）膜を、層間絶縁膜１１１の上の全面に堆積することにより、コンタクトホール１２２の底面上にＮｉ膜を形成する。続いて、Ｎｉ膜に対して、不活性雰囲気で、例えば温度が９５０℃及び５分間の熱処理を行うことにより、ニッケル膜を炭化珪素の表面と反応させる。その後、層間絶縁膜１１１上のニッケル膜を除去することにより、図３（ｅ）に示すように、コンタクトホール１２２の底部に、ニッケルシリサイドからなるソース電極１０９が形成される。半導体基板１０１の裏面にも、例えばニッケル膜を全面に堆積し、同様の熱処理によって炭化珪素と反応させることにより、ドレイン電極１１５を形成する。
次に、図３（ｆ）に示すように、層間絶縁膜１１１の上に、例えば厚さが４μｍ程度のアルミニウム（Ａｌ）膜を、コンタクトホール１２２から露出するソース電極１０９と接続するように堆積する。続いて、堆積したアルミニウム膜を所望のパターンにエッチングすることにより、アルミニウムからなる上部配線１１２を形成する。また、ドレイン電極１１５の裏面に、ダイボンド用の裏面配線１１６を形成してもよい。裏面配線１１６は、例えばドレイン電極１１５側から、チタン（Ｔｉ）／ニッケル（Ｎｉ）／銀（Ａｇ）が順次堆積された積層膜であってもよい。このようにして、図１に示した半導体装置を得ることができる。
本実施形態に係る半導体装置によると、エピタキシャル層１０６は、界面エピタキシャル層１０６ｉと第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとが順次積層された構造を有し、界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。これにより、エピタキシャル層１０６の結晶品質を良好に保ちながら、所望のシートドーズ量を有するエピタキシャル層１０６を面内で均一性良く形成することができる。その結果、半導体装置におけるリーク電流の抑制と該半導体装置の信頼性とを確保しながら、ゲート閾値電圧のずれを抑制すると共に、ウエハ面内でのゲート閾値電圧のばらつきを抑制することができる。
（第１の実施形態の一実施例）
以下、第１の実施形態の一実施例について図面を参照しながら説明する。
本実施例においては、第１エピタキシャル層１０６ａによるパイルアップ層の導入を抑制する効果を、ＳＩＭＳ分析により調べた。
図４は、ｎ型不純物が低濃度にドープされた半導体層の上にエピタキシャル成長させた、本実施例に係るエピタキシャル層の不純物プロファイルをＳＩＭＳ分析により測定した結果を表している。図４（ａ）は、ＳＩＭＳ分析に用いたサンプルの断面構造を表している。図４（ａ）に示すサンプルは、低濃度のｎ型不純物濃度を有する半導体層１０２の上に、エピタキシャル層１０６として、例えばＣＶＤ法により、界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃを順次且つ連続して成膜することにより作製した。半導体層１０２は、径が約７．６ｃｍの４Ｈ−ＳｉＣ基板上にエピタキシャル成長させた、窒素濃度が１×１０１７ｃｍ−３未満である半導体層である。該半導体層の上に、ステップフロー成長モードによってエピタキシャル成長を開始することにより、成長初期に界面エピタキシャル層１０６ｉが形成され、その後、第１エピタキシャル層１０６ａが形成される。このとき、界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く形成される。また、第１エピタキシャル層１０６ａの不純物濃度を低く設計することにより、界面エピタキシャル層１０６ｉの不純物濃度を抑制することができる。このため、界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度を、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低くすることができる。エピタキシャル層の成膜時の温度は１５５０℃、圧力は２００ｈＰａとした。界面エピタキシャル層１０６ｉの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、界面エピタキシャル層１０６ｉの成長時間は１０ｓとした。第１エピタキシャル層１０６ａの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、第１エピタキシャル層１０６ａの成長時間は２０ｓとした。つまり、界面エピタキシャル層１０６ｉと第１エピタキシャル層１０６ａとは、成長時間は異なるが、成長レシピ上のエピタキシャル成長条件は同一とした。第２エピタキシャル層１０６ｂの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を８０ｍｌ／ｍｉｎとした。また、第２エピタキシャル層１０６ｂの成長時間は２０ｓとした。第３エピタキシャル層１０６ｃの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、第３エピタキシャル層１０６ｃの成長時間は７０ｓとした。これにより、界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃの膜厚は、それぞれ約１０ｎｍ、約２０ｎｍ、約２０ｎｍ及び約７０ｎｍとなる設計である。なお、図中の矢印は、ＳＩＭＳ分析の方向を示す。
図４（ｂ）は、図４（ａ）のサンプルをＳＩＭＳ分析により測定した結果を表している。測定した不純物は、エピタキシャル層中にドープした窒素である。図４（ｂ）の横軸はサンプルの表面からの深さを示し、縦軸は窒素の不純物濃度を示す。図４（ｂ）に示すように、深さが約１２０ｎｍ〜１３０ｎｍまでは、小さい不純物ピークを持つエピタキシャル層として界面エピタキシャル層１０６ｉが確認され、さらに深さが約９５ｎｍ〜１２０ｎｍまでは、低不純物濃度の第１エピタキシャル層１０６ａが確認され、さらに深さが約７０ｎｍ〜９５ｎｍまでは、高不純物濃度の第２エピタキシャル層１０６ｂが確認され、さらに深さが約０ｎｍ〜７０ｎｍまで低不純物濃度の第３エピタキシャル層１０６ｃが確認される。このように、エピタキシャル層１０６がほぼ設計通りに形成されていることが分かる。また、界面エピタキシャル層１０６ｉは、該界面エピタキシャル層１０６ｉの不純物濃度が第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低くなっていることが確認できる。また、深さが約１３０ｎｍよりも深い層は、半導体層１０２である。
図５は、ｎ型不純物が高濃度にドープされた半導体基板の上にエピタキシャル成長させたエピタキシャル層の不純物プロファイルをＳＩＭＳ分析により測定した結果を表している。図５（ａ）は、ＳＩＭＳ分析に用いたサンプルの断面構造を表している。図５（ａ）に示すサンプルは、半導体基板１０１の上に、エピタキシャル層１０６として、例えばＣＶＤ法により、界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃを順次且つ連続して成膜することにより作製した。半導体基板１０１としては、窒素を１×１０１８ｃｍ−３程度含み、径が約７．６ｃｍの４Ｈ−ＳｉＣ基板を用いた。図４と異なる点は、エピタキシャル成長させる下地層を半導体層１０２から半導体基板１０１に換えた点である。
エピタキシャル層１０６の成膜時の温度は１５５０℃で、圧力は２００ｈＰａとした。界面エピタキシャル層１０６ｉの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、界面エピタキシャル層１０６ｉの成長時間は１０ｓとした。第１エピタキシャル層１０６ａの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、第１エピタキシャル層１０６ａの成長時間は１０ｓとした。第２エピタキシャル層１０６ｂの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を８０ｍｌ／ｍｉｎとした。また、第２エピタキシャル層１０６ｂの成長時間は２０ｓとした。第３エピタキシャル層１０６ｃの成膜時のガス流量は、いずれも標準状態（０℃、１ａｔｍ）で、ＳｉＨ４を２０ｍｌ／ｍｉｎ、Ｃ３Ｈ８を８ｍｌ／ｍｉｎ、Ｎ２を０ｍｌ／ｍｉｎとした。また、第３エピタキシャル層１０６ｃの成長時間は６０ｓとした。これにより、界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃの膜厚はそれぞれ約５ｎｍ、約２０ｎｍ、約２０ｎｍ及び約６０ｎｍとした。なお、図中の矢印は、ＳＩＭＳ分析の方向を示す。
図５（ｂ）は、図５（ａ）のサンプルをＳＩＭＳ分析により測定した結果を表している。測定した不純物は、エピタキシャル層中にドープした窒素である。図５（ｂ）の横軸はサンプルの表面からの深さを示す。図５（ｂ）において、黒丸（●）がウエハの中心部での測定結果を示し、白三角（△）がウエハのエッジ部での測定結果を示す。図５（ｂ）に示すように、ウエハの中心部における曲線を見ると、深さが約７５ｎｍ〜８５ｎｍまでは、低不純物濃度の第１エピタキシャル層１０６ａが確認され、さらに深さが約５５ｎｍ〜７５ｎｍまでは、高不純物濃度の第２エピタキシャル層１０６ｂが確認され、さらに深さが約０ｎｍ〜５５ｎｍまでは、低不純物の第３エピタキシャル層１０６ｃが確認できる。なお、図５（ａ）の例では、窒素の不純物濃度が比較的に高い半導体基板１０１の上に界面エピタキシャル層１０６ｉを形成しているため、図５（ｂ）のグラフから界面エピタキシャル層１０６ｉと半導体基板１０１との界面を確認することは困難である。すなわち、界面エピタキシャル層１０６ｉにおける窒素の不純物濃度は１０１７ｃｍ−３台であり、半導体基板１０１の窒素の不純物濃度は１０１８ｃｍ−３程度であったため、界面エピタキシャル層１０６ｉと半導体基板１０１との界面が判別できない。但し、当該界面は、例えば窒素以外の不純物、例えば製造装置内に含まれるタンタル（Ｔａ）又は鉄（Ｆｅ）等の不純物の濃度に着目することにより確認することができる。具体的には、界面エピタキシャル層１０６ｉには、半導体基板１０１と比べてそれらの不純物が多く含まれる。従って、少なくともエピタキシャル層１０６の成長初期には、低濃度層である第１エピタキシャル層１０６ａよりも第１導電型の不純物濃度が高い界面エピタキシャル層が存在していることを推察できる。
ウエハのエッジ部での測定は、具体的にはウエハの中心位置から３０ｍｍだけ離れた領域で行った。図５（ｂ）に示すように、ウエハの中心部とほぼ同様の不純物プロファイルが得られていることが分かる。
ウエハの中心部での測定結果とウエハのエッジ部での測定結果とを比較すると、各エピタキシャル層での窒素濃度の値はほぼ等しい。このことから、窒素濃度のウエハ面内でのばらつきは少ないことが分かる。
なお、高濃度の半導体基板１０１ではなく、径が約７．６ｃｍの４Ｈ−ＳｉＣ基板の上にエピタキシャル成長させた、窒素濃度が１×１０１７ｃｍ−３未満である半導体層を用いて、該半導体層の上にエピタキシャル層１０６を形成した場合も、この場合と同様に、窒素濃度のウエハ面内でのばらつきは少なくなることが推察される。
また、図４（ｂ）及び図５（ｂ）において、第１エピタキシャル層１０６ａ及び第３エピタキシャル層１０６ｃの不純物濃度は、１×１０１７ｃｍ−３から２×１０１７ｃｍ−３程度の値を示しているが、これはＳＩＭＳ分析におけるバックグラウンドの不純物濃度である。ＣＶ法によるキャリア濃度測定により、第１エピタキシャル層１０６ａ及び第３エピタキシャル層１０６ｃのキャリア濃度は１×１０１７ｃｍ−３未満、具体的には１×１０１６ｃｍ−３程度であることを確認している。また、図４（ｂ）及び図５（ｂ）の表面の近傍（深さ０ｎｍから１０ｎｍ程度）において不純物濃度が高くなっているのは、サンプルの表面に吸着した汚染物等の影響による。
（第２の実施形態）
［半導体装置の構造］
以下、第２の実施形態に係る半導体装置について図面を参照しながら説明する。
図６（ａ）は本実施形態に係る半導体装置１００の概略的な平面構成を表している。図６（ｂ）は半導体装置１００におけるセル部１５０を構成するユニットセル１５２の概略的な断面構成を表している。図６（ｃ）は半導体装置１００における終端部１６０の近傍の領域の概略的な断面構成を表している。
本実施形態に係る半導体装置１００は、主に炭化珪素（ＳｉＣ）半導体から構成されている。半導体装置１００は、素子機能を有するセル部１５０と、該セル部１５０の耐圧を補完する終端部１６０とを備えている。セル部１５０は、複数のユニットセル１５２を含んでいる。図６（ａ）に示すように、終端部１６０は、半導体基板１０１の主面の法線方向から見て、セル部１５０を囲む位置に配置されている。図６（ｂ）に示されるユニットセル１５２は、第１の実施形態で説明した図１に示される縦型ＭＩＳＦＥＴと同等の構成を持つ。
本実施形態に係る半導体装置１００は、終端部１６０として、例えばＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造を採用している。図６（ｃ）は、図６（ａ）のVIｃ−VIｃ線における断面構成である。図６（ｃ）に示すように、終端部１６０において、半導体層１０２の上部には、第２導電型の２本のリング領域１２０が互いに間隔をおいて設けられている。ここで、リング領域１２０は２本で構成されているが、該リング領域１２０の本数は特に限定されない。リング領域１２０は、セル部１５０における電界集中を緩和し、耐圧の低下を抑制する機能を有している。図６（ａ）においては、各リング領域１２０は、リング状に連続した１つの領域であるが、これに限定されない。各リング領域１２０は、例えば、複数の離間した領域（複数の島状の領域）がリング状に配置された構造を有していてもよい。この場合、複数の離間した領域同士の間隔が、各領域から延びる空乏層が互いにつながるように設定されていると、所望の耐圧をより確実に確保することができる。
リング領域１２０の上には、エピタキシャル層１０６のうち、界面エピタキシャル層１０６ｉ及び第１エピタキシャル層１０６ａが配置されている。このように、リング領域１２０の上には、第１エピタキシャル層１０６ａよりも高い不純物濃度を有する第２エピタキシャル層１０６ｂが配置されていないため、半導体装置１００の耐圧の低下を抑制することができる。
半導体装置１００は、セル部１５０と終端部１６０との間に、ダイオード部１３０を備えていてもよい。ダイオード部１３０において、第２導電型不純物領域１３４及び第１導電型の半導体層１０２により、ｐｎ接合ダイオードが構成される。
リング領域１２０は層間絶縁膜１１１によって覆われている。半導体装置１００におけるチップ端には、該チップ端にｐｎ接合による空乏層が到達するのを抑制する第１導電型のストッパ領域１１８、上部配線１２６、及びこれらストッパ領域１１８と上部配線１２６とを電気的に接続するコンタクト電極１２４が配置されていてもよい。上部配線１２６及びコンタクト電極１２４は、層間絶縁膜１１１の開口部に設けられている。上部配線１１２と上部配線１２６とは直接に接していない。
上部配線１２６と、上部配線１１２の一部とを覆うように、パッシベーション膜１１４が設けられている。パッシベーション膜１１４は、ユニットセル１５２の少なくとも一部を覆っていてもよい。また、ユニットセル１５２と同様に、ドレイン電極１１５の上に裏面配線１１６が配置されていてもよい。
［半導体装置の製造方法］
次に、図７〜図１１を参照しながら、本実施形態に係る半導体装置の製造方法について説明する。各図の（ａ１）、（ｂ１）及び（ｃ１）は、ぞれぞれ、セル部の工程断面図であり、（ａ２）、（ｂ２）及び（ｃ２）は、ぞれぞれ、終端部の工程断面図である。（ａ２）、（ｂ２）及び（ｃ２）に示す工程は、ぞれぞれ（ａ１）、（ｂ１）及び（ｃ１）に示す工程と対応している。
まず、第１導電型（例えばｎ型）の半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０１Ωｃｍから０．０３Ωｃｍ程度の、低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板を用いることができる。半導体基板１０１の主面は、（０００１）Ｓｉ面から４°又は８°だけ傾斜した面であってもよい。
図７（ａ１）及び図７（ａ２）に示すように、半導体基板１０１の主面上に、第１導電型の高抵抗の半導体層１０２をエピタキシャル成長する。半導体層１０２を形成する前に、半導体基板１０１の上に、第１導電型の不純物を高濃度に含むＳｉＣからなるバッファ層を堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０１８ｃｍ−３であり、その厚さは０．５μｍである。半導体層１０２は、例えばｎ型４Ｈ−ＳｉＣによって構成され、その不純物濃度及び厚さは、例えばそれぞれ１×１０１６ｃｍ−３及び１０μｍである。
次に、図７（ｂ１）及び図７（ｂ２）に示すように、半導体層１０２の上に、例えばＳｉＯ２からなるマスク膜２０１を選択的に形成する。
次に、図７（ｃ１）に示すように、例えばＡｌイオンを半導体層１０２にイオン注入して、第２導電型（例えばｐ型）のボディ領域１０３を形成する。このとき、図７（ｃ２）に示すように、複数のリング領域１２０、及び第２導電型不純物領域１３４が同時に形成される。このように、リング領域１２０を形成するためのイオン注入を、ボディ領域１０３を形成するためのイオン注入と同時に行うことにより、プロセスの簡略化が可能となる。
次に、図８（ａ１）及び図８（ａ２）に示すように、マスク膜２０１の上の全面に他のマスク膜２０２を堆積する。その後、リング領域１２０、第２導電型不純物領域１３４及びコンタクト領域を形成する領域を覆うようにレジストをパターニングして、レジストマスク２０３を形成する。マスク膜２０１とマスク膜２０２とは、マスク膜２０１に対してマスク２０２を選択的にドライエッチングすることができる材料であることが好ましい。例えば、マスク膜２０１の材料をＳｉＯ２とし、マスク膜２０２の材料をポリシリコンとしてもよい。
次に、図８（ｂ１）及び図８（ｂ２）に示すように、レジストマスク２０３を用いて、マスク膜２０２のドライエッチングを行う。これにより、図８（ｂ１）に示すセル部では、いわゆるセルフアラインプロセスにより、マスク膜２０１の側面にマスク膜２０２の一部が残ることにより、マスク膜２０１からサイドウォール２０２ａが形成される。一方、図８（ｂ２）に示す終端部では、マスク膜２０２はレジストマスク２０３によって覆われているため、エッチングされることがない。
次に、図８（ｃ１）及び図８（ｃ２）に示すように、レジストマスク２０３を除去した後に、ボディ領域１０３に、例えば窒素（Ｎ）イオンをイオン注入してドーピングすることにより、第１導電型のソース領域１０４を形成する。ソース領域１０４をイオン注入により形成する場合には、不純物濃度が５×１０１９ｃｍ−３程度となる領域が２００ｎｍから３００ｎｍ程度の厚さで形成されるように、Ｎイオンにおける注入エネルギー及びドーズ量等のイオン注入条件を選択する。このようにすれば、ＭＩＳＦＥＴのチャネルに相当する部分の長さ、すなわち図８（ｃ１）における、後にゲート長を規定する距離Ｌが精度良く制御される。距離Ｌは、サイドウォール２０２ａの幅によって規制され、例えば０．５μｍ程度である。
次に、図９（ａ１）及び図９（ａ２）に示すように、マスク膜２０１、２０２及びサイドウォール２０２ａを除去した後、半導体層１０２の上に他のマスク膜２０４を形成する。マスク膜２０４は、終端部の一部に開口部を有する。続いて、マスク膜２０４を用いて、半導体層１０２に、例えばＮイオンをイオン注入することにより、ストッパ領域１１８を形成する。このときの注入条件は、例えばソース領域１０４を形成する際の条件と同等であってもよい。
次に、図９（ｂ１）及び図９（ｂ２）に示すように、マスク膜２０４を除去し、半導体層１０２の上に、他のマスク膜２０５を形成する。マスク膜２０５は、ボディコンタクト領域を形成する領域に開口部を有する。マスク膜２０５を用いて、半導体層１０２に、例えばＡｌイオンをイオン注入することにより、ボディコンタクト領域１０５を形成する。注入条件は、例えばドーパント濃度が約１×１０２０ｃｍ−３で、深さが約４００ｎｍ程度となるように選択してもよい。ボディコンタクト領域１０５は、ボディ領域１０３内に形成されてもよい。イオン注入を行った後に、マスク膜２０５を除去する。
この後、必要に応じて、互いに隣接するボディ領域１０３の間に開口部を有するマスクを形成し、半導体層１０２に、例えばＮイオンをイオン注入することにより、ＪＦＥＴ領域を形成してもよい。ＪＦＥＴ領域を形成する際のイオンの注入条件は、例えばドーパント濃度が１×１０１７ｃｍ−３程度で、注入深さが例えば０．６μｍから１μｍ程度となるように選択してもよい。
なお、以上のイオン注入工程は、半導体基板１０１を２００℃以上に加熱して行ってもよい。
次に、図９（ｃ１）及び図９（ｃ２）に示すように、注入した不純物イオンを活性化するために、約１６００℃から１９００℃程度の高温下で活性化アニールを行う。なお、活性化アニールの前に、半導体基板１０１の注入領域を有する面にカーボン膜（図示せず）を堆積しておくことにより、活性化アニールに起因する半導体基板１０１の表面荒れを抑制することができる。表面にカーボン膜を堆積した場合は、活性化アニールの後に、カーボン膜を除去する。カーボン膜は、例えば酸素プラズマにさらして除去することができる。その後、必要に応じて、半導体基板１０１の表面をわずかに酸化し、その後、例えば１５ｎｍ程度の厚さで得られた熱酸化膜を除去することによって表面を清浄化してもよい。
次に、図１０（ａ１）及び図１０（ａ２）に示すように、ボディ領域１０３、ソース領域１０４及びボディコンタクト領域１０５を含む半導体層１０２の表面の全体に、エピタキシャル層１０６をエピタキシャル成長する。本実施形態においては、エピタキシャル層１０６は、上述したように、ボディ領域１０３の上に、界面エピタキシャル層１０６ｉと第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとが順次積層された構造を有する。界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。界面エピタキシャル層１０６ｉは、例えば、厚さが５ｎｍで不純物濃度が４×１０１７ｃｍ−３である。第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度は、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂは、例えば、厚さがいずれも２０ｎｍであり、不純物濃度がそれぞれ１×１０１６ｃｍ−３及び１×１０１８ｃｍ−３である。
第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度を、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定することにより、エピタキシャル層１０６をエピタキシャル成長する際に、エピタキシャル層１０６のうちのボディ領域１０３との界面の近傍に、第２エピタキシャル層１０６ｂよりも不純物濃度が低い界面エピタキシャル層１０６ｉを形成することができる。
エピタキシャル層１０６を形成するためのエピタキシャル成長法について、具体的に説明する。エピタキシャル層１０６を形成するには、例えば、ＣＶＤ装置を用いて、基板を加熱しながら、シリコン系ガス（例えばシランガス）、カーボン系ガス（例えばプロパンガス）及びドーパントガス（例えば、ｎ型であれば窒素ガス）を供給する。成長条件として、例えば、成長温度は１４５０℃〜１６５０℃程度であり、成長圧力は５０ｈＰａ〜３００ｈＰａである。各原料ガス等の流量は、標準状態（０℃、１ａｔｍ）で、ＳｉＨ４が１０ｍｌ／ｍｉｎ〜３０ｍｌ／ｍｉｎ、Ｃ３Ｈ８が３ｍｌ／ｍｉｎ〜１５ｍｌ／ｍｉｎ、Ｈ２が５０ｌ／ｍｉｎ〜２００ｌ／ｍｉｎである。エピタキシャル成長モードとしては、ステップフロー成長とする。本実施形態においては、エピタキシャル成長の初期に、界面エピタキシャル層１０６ｉに不純物が過剰に導入されることを抑制するため、例えば、第１エピタキシャル層１０６ａの成長時にはドーパントガスは供給せずに、第２エピタキシャル層１０６ｂの成長時にのみドーパントガスを供給する。又は第１エピタキシャル層１０６ａの成長時に供給するドーパントガスの量を、例えば第２エピタキシャル層１０６ｂの成長時に供給するドーパントガスの量の１０分の１以下とする。
ドーパントガスを供給しない時間又はドーパントガスの供給量を制限する時間は、エピタキシャル層１０６の成長初期における成長遅延時間に相当する時間としてもよい。ここで、成長遅延時間とは、エピタキシャル成長の開始からエピタキシャル層の成長速度が安定するまでの時間である。成長遅延時間には、数分子層程度が成膜される。
また、第１エピタキシャル層１０６ａ成長時には、ドーパントガスの供給量を０から徐々に増大させてもよい。
以上のようなエピタキシャル成長により、界面エピタキシャル層１０６ｉと第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとが積層された構造を有し、界面エピタキシャル層１０６ｉにおける第１導電型の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されたエピタキシャル層１０６を得ることができる。
本明細書において、界面エピタキシャル層１０６ｉは、ボディ領域１０３とエピタキシャル層１０６との界面から２０ｎｍ以下の範囲内に存在し得る、第１エピタキシャル層１０６ａよりも不純物濃度が高い層とする。
なお、第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂのそれぞれの厚さ及び不純物濃度は、ＭＩＳＦＥＴにおけるゲート閾値電圧の目標値等に合わせて適宜調整される。エピタキシャル層１０６は、第２エピタキシャル層１０６ｂの上に他のエピタキシャル層を有していてもよい。また、第１エピタキシャル層１０６ａと第２エピタキシャル層１０６ｂとの界面において、不純物濃度が急峻に変化していなくてもよい。このように、不純物濃度が急峻に変化していない場合には、例えば、不純物濃度が１×１０１７ｃｍ−３未満の部分を第１エピタキシャル層１０６ａとし、不純物濃度が１×１０１７ｃｍ−３以上の部分を第２エピタキシャル層１０６ｂとみなしてもよい。
次に、図１０（ｂ１）及び図１０（ｂ２）に示すように、エピタキシャル層１０６のうち、第２エピタキシャル層１０６ｂにおけるリング領域１２０の上側部分及び第２導電型不純物領域１３４の上側部分の一部を、例えばドライエッチングにより選択的に除去することにより、第２エピタキシャル層１０６ｂの下の第１エピタキシャル層１０６ａを露出する。このように、終端部において、高い不純物濃度を有する第２エピタキシャル層１０６ｂを選択的に除去するため、半導体装置における耐圧の低下を抑制することができる。また、リング領域１２０の上に、低不純物濃度の第１エピタキシャル層１０６ａが配置されることから、リング領域１２０のオーバエッチングによる厚さの減少が防止されるので、半導体装置における耐圧の低下が抑制される。
次に、図１０（ｃ１）及び図１０（ｃ２）に示すように、例えば熱酸化によって、エピタキシャル層１０６の上にゲート絶縁膜１０７を形成する。続いて、ゲート絶縁膜１０７の所望の領域の上に、ゲート電極１０８を選択的に形成する。ゲート電極１０８は、例えば、リン（Ｐ）を７×１０２０ｃｍ−３程度の濃度にドープした多結晶シリコン膜をゲート絶縁膜１０７の上に堆積し、マスク（図示せず）を用いて、多結晶シリコン膜をドライエッチングすることにより形成する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。ゲート電極１０８は、エピタキシャル層１０６のうちチャネルとして機能する部分を少なくとも覆うように配置される。
次に、図１１（ａ１）及び図１１（ａ２）に示すように、例えばＣＶＤ法により、ゲート電極１０８を含め半導体層１０２を覆うように、層間絶縁膜１１１を堆積する。層間絶縁膜１１１には、例えばＳｉＯ２を用いることができる。層間絶縁膜１１１の厚さは、例えば、１．５μｍである。続いて、マスク（図示せず）を用いて、層間絶縁膜１１１、ゲート絶縁膜１０７及びエピタキシャル層１０６に対して順次ドライエッチングを行うことにより、セル部においては、ボディコンタクト領域１０５と、ソース領域１０４の一部とが露出するコンタクトホール１２２を形成し、終端部においては、第２導電型不純物領域１３４の一部と、ストッパ領域１１８の一部とが露出するコンタクトホール１２２を形成する。
次に、例えば厚さが１００ｎｍ程度のニッケル膜を、コンタクトホール１２２の底面上に堆積されるように層間絶縁膜１１１の上の全面に形成する。続いて、例えば、不活性雰囲気で、例えば温度が９５０℃及び５分間の熱処理を行うことにより、ニッケル膜を炭化珪素の表面と反応させる。その後、層間絶縁膜１１１上のニッケル膜を除去することにより、図１１（ｂ１）及び図１１（ｂ２）に示すように、各コンタクトホール１２２の底部に、ニッケルシリサイドからなるソース電極１０９及びコンタクト電極１２４がそれぞれ形成される。半導体基板１０１の裏面にも、例えばニッケル膜を全面に堆積し、同様の熱処理によって炭化珪素と反応させることにより、ドレイン電極１１５を形成する。
次に、図１１（ｃ１）及び図１１（ｃ２）に示すように、層間絶縁膜１１１の上に、例えば厚さ４μｍ程度のアルミニウム膜を、コンタクトホール１２２からそれぞれ露出するソース電極１０５及びコンタクト電極１２４と接続するように堆積する。続いて、堆積したアルミニウム膜を所望のパターンにエッチングすることにより、それぞれアルミニウムからなる上部配線１１２、１２６を形成する。さらに、層間絶縁膜１１１の露出部分、及び上部配線１１２、１２６の一部を覆うように、パッシベーション膜１１４を形成する。パッシベーション膜１１４は、例えば窒化シリコン（ＳｉＮ）からなり、その厚さは例えば約１．５μｍである。図示しないが、チップ端の他の領域に、ゲート電極８と接触するゲート配線を形成してもよい。さらに、ドレイン電極１１５の裏面に、ダイボンド用の裏面配線１１６を形成してもよい。裏面配線１１６は、例えばドレイン電極１１５側からＴｉ／Ｎｉ／Ａｇが順次堆積された積層膜であってもよい。このようにして、図６に示した半導体装置１００を得ることができる。
本実施形態に係る半導体装置１００によると、第１の実施形態により得られる効果に加え、以下の効果を有する。すなわち、終端部１６０における半導体層１０２の上には、高い不純物濃度を有する第２エピタキシャル層１０６ｂが配置されていない。このため、終端部１６０の空乏層の伸びが制限されないので、終端部１６０における電界強度をより低く抑えることができる。これにより、半導体装置１００における耐圧の低下を抑制することができる。
また、本実施形態に係る半導体装置１００の製造方法によると、終端部において、高い不純物濃度を有する第２エピタキシャル層１０６ｂが除去されるため、半導体装置１００における耐圧の低下を抑制することができる。また、リング領域１２０の上に、第１エピタキシャル層１０６ａが配置されているため、オーバエッチングによりリング領域１２０の厚さの減少が防止されるので、半導体装置１００における耐圧の低下を抑制することができる。
（第２の実施形態の一実施例）
以下、第２の実施形態の一実施例について図面を参照しながら説明する。
第２の実施形態に係る半導体装置を作製し、ゲート閾値電圧のウエハ面内のばらつき及び耐圧を評価した。
一実施例として、径が約７．６ｃｍのｎ型４Ｈ−ＳｉＣオフカット基板の上に、それぞれ５ｍｍ角の複数の半導体装置１００をウエハの主面の全面に作製した。エピタキシャル層１０６は、第１の実施形態の一実施例と同様に、界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃを含む。第３エピタキシャル層１０６ｃの上にゲート絶縁膜を熱酸化によって形成する場合は、第３エピタキシャル層１０６ｃの一部が熱酸化によりゲート絶縁膜に変換されるため、あらかじめ所定の厚さ分（例えば５０ｎｍ程度）だけ余分に堆積する。例えば半導体装置１００に要求される第３エピタキシャル層１０６ｃの厚さが１０ｎｍの場合は、５０ｎｍ程余分に堆積し、第３エピタキシャル層１０６ｃは、エピタキシャル成長の直後では６０ｎｍ程度の厚さが必要となる。その後、酸化工程を経て半導体装置１００が形成される。エピタキシャル層１０６における界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃの各膜厚は、それぞれ、５ｎｍ、２０ｎｍ、２０ｎｍ及び１０ｎｍとなる。界面エピタキシャル層１０６ｉ、第１エピタキシャル層１０６ａ、第２エピタキシャル層１０６ｂ及び第３エピタキシャル層１０６ｃの各不純物濃度は、それぞれ、４×１０１７ｃｍ−３、１×１０１６ｃｍ−３、１×１０１８ｃｍ−３及び１×１０１６ｃｍ−３である。
終端部には、互いの間隔が１μｍから４μｍ程度に設定された２０本のリング領域１２０を配置した。各リング領域の幅は約１μｍであり、その深さは例えばボディ領域１０３と同一である。また、第２エピタキシャル層１０６ｂは、リング領域１２０の上に形成された部分が、例えばドライエッチングにより除去されて、第１エピタキシャル層１０６ａが露出するように形成されている。
比較例として、第１エピタキシャル層１０６ａは設けず、終端部１６０におけるエピタキシャル層１０６をエッチングせずに残す以外は、本実施例と同様の構造を有する半導体装置を作製した。
比較例に係る半導体装置においては、ゲート閾値電圧（Ｖｔｈ）におけるウエハ面内のばらつきσは、１．０Ｖから１．３Ｖであった。一方、本実施例に係る半導体装置においては、ゲート閾値電圧におけるウエハ面内のばらつきσは、０．３Ｖから０．４Ｖであった。なお、ゲート閾値電圧におけるウエハ面内のばらつきσは、ウエハ面内でのゲート閾値電圧の標準偏差である。
図１２は、本実施例に係る半導体装置及び比較例に係る半導体装置における、それぞれのゲート閾値電圧の累積度数分布を表している。横軸は、各半導体装置におけるゲート閾値電圧（Ｖｔｈ）とウエハ面内でのゲート閾値電圧の中央値（ｍｅｄｉａｎ）との差分であり、縦軸は累積度数である。図１２において、黒丸（●）は比較例に係る測定結果を示し、白三角（△）は本実施例に係る測定結果を示している。図１２から、本実施例に係る半導体装置は、比較例に係る半導体装置と比べて、ゲート閾値電圧におけるウエハ面内のばらつきが低減されていることが分かる。
以上のように、本開示に係る半導体装置は、リーク電流の抑制及び信頼性を確保しながら、半導体装置におけるゲート閾値電圧のずれが抑制されると共に、ウエハ面内でのゲート閾値電圧のばらつきを抑制することができる。
次に、本実施例に係る半導体装置及び比較例に係る各半導体装置について、ソース・ドレイン間の耐圧を測定した。比較例に係る半導体装置におけるソース・ドレイン間耐圧は５１１Ｖであり、本実施例に係る半導体装置におけるソース・ドレイン間耐圧は９３１Ｖであった。この結果から、本実施例に係る半導体装置は、比較例に係る半導体装置と比べて、耐圧が向上していることが分かる。
（第３の実施形態）
以下、第３の実施形態に係る半導体装置について図面を参照しながら説明する。
図１３（ａ）は本実施形態に係る半導体装置２００の概略的な平面構成を表している。図１３（ｂ）は、半導体装置２００におけるセル部２５０を構成するユニットセル２５２の概略的な断面構成を表し、図１３（ｃ）は半導体装置２００における終端部２６０の近傍の概略的な断面構成を表している。
前述した第１の実施形態に係る半導体装置１００は、ユニットセル１５２がプレーナゲート型のＭＩＳＦＥＴであるのに対して、本実施形態に係る半導体装置２００は、ユニットセル２５２がトレンチゲート型のＭＩＳＦＥＴである点が異なる。半導体装置１００と同一の構成要素については、同一符号を用いている。
半導体装置２００は、主に炭化珪素（ＳｉＣ）半導体から構成されている。半導体装置２００は、素子機能を有するセル部２５０と、該セル部２５０の耐圧を補完する終端部２６０とを備えている。セル部２５０は、複数のユニットセル２５２を含む。図１３（ａ）に示すように、終端部２６０は、半導体基板１０１の主面の法線方向から見て、セル部２５０を囲む位置に配置されている。
本実施形態に係る半導体装置２００は、セル部２５０と終端部２６０との間に、ダイオード部２３０を備えていてもよい。ダイオード部２３０において、第２導電型不純物領域２３４及び半導体層１０２によりｐｎ接合ダイオードが構成される。
図１３（ｂ）に示すように、半導体装置２００を構成する半導体層１０２には、ソース領域１０４及びボディ領域１０３を貫通し、ドリフト領域１３２に達するトレンチ２７０が設けられている。エピタキシャル層１０６は、トレンチ２７０の側壁部、底部及び上面を覆うように配置されている。エピタキシャル層１０６のうち、トレンチ２７０の側壁部においてボディ領域１０３と接する部分にチャネル領域が形成される。ゲート長Ｌはボディ領域１０３の底面とソース領域１０４の底面との距離で定義され、例えば０．５μｍ程度である。エピタキシャル層１０６は、ボディ領域１０３と接して配置された界面エピタキシャル層（パイルアップ層）１０６ｉと、該界面エピタキシャル層１０６ｉと接して配置された第１エピタキシャル層１０６ａと、第１エピタキシャル層１０６ａと接して配置された第２エピタキシャル層１０６ｂとを含む。
界面エピタキシャル層１０６ｉにおける第１導電型（例えばｎ型）の不純物濃度は、第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度よりも高く、且つ第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。界面エピタキシャル層１０６ｉは、例えば、厚さが５ｎｍで不純物濃度が４×１０１７ｃｍ−３である。また、第１エピタキシャル層１０６ａ及び第２エピタキシャル層１０６ｂは、例えば、厚さがいずれも２０ｎｍであり、不純物濃度がそれぞれ１×１０１６ｃｍ−３及び１×１０１８ｃｍ−３である。
第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度は、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定されている。第１エピタキシャル層１０６ａにおける第１導電型の不純物濃度を、第２エピタキシャル層１０６ｂにおける第１導電型の不純物濃度よりも低く設定することにより、エピタキシャル層１０６をエピタキシャル成長する際に、界面エピタキシャル層１０６ｉにおけるボディ領域１０３との界面近傍の不純物濃度の増大を抑制することができる。エピタキシャル層１０６は、界面ピーク層１０６ｉと、第１エピタキシャル層１０６ａと、第２エピタキシャル層１０６ｂとの３層構造としたが、これに限定されない。エピタキシャル層１０６は、第２エピタキシャル層１０６ｂの上に他のエピタキシャル層を有していてもよい。
また、半導体層１０２における終端部２６０の上側部分には、第１エピタキシャル層１０６ａよりも高い不純物濃度を有する第２エピタキシャル層１０６ｂが配置されていないので、本実施形態に係る半導体装置２００における耐圧の低下を抑制することができる。
なお、上述した各実施形態において、終端部の構造がＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造である例について説明したが、これに限定されない。例えば、終端部の構造をＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｄｇｅ）構造としてもよい。
（本開示の第１変形例）
以下、本開示の第１変形例に係る半導体装置について図面を参照しながら説明する。
図１４（ａ）は本開示の第１変形例に係る半導体装置３００の概略的な平面構成を表している。図１４（ｂ）は半導体装置３００におけるセル部１５０を構成するユニットセル１５２の概略的な断面構成を表し、図１４（ｃ）は半導体装置３００における終端部３６０の近傍の概略的な断面構成を表している。
図１４（ｂ）に示す、本変形例に係る半導体装置３００のユニットセル１５２は、第１の実施形態に係る半導体装置１００のユニットセル１５２と同一の構造を有している。
本変形例に係る半導体装置３００が図６に示した第２の実施形態に係る半導体装置１００と異なるのは、終端部３６０の構造として、ＦＬＲ構造に代えて、ＪＴＥ構造が適用されている点である。
図１４（ｃ）に示すように、半導体装置３００を構成する終端部３６０は、ドリフト領域１３２における第２導電型不純物領域１３４の周囲に、ＪＴＥ領域３２１が設けられている。ＪＴＥ領域３２１は、第２導電型（例えばｐ型）であり、且つ第２導電型不純物領域１３４よりも不純物濃度が低い領域である。本変形例では、ＪＴＥ領域３２１が１つである例について示したが、これに限定されない。例えば、終端部３６０に複数のＪＴＥ領域が設けられ、各ＪＴＥ領域の不純物濃度がセル部１５０から外側に向かうにつれて段階的に低くなるように配置されていてもよい。
なお、終端部３６０の構造は、例えば、ＧＲＡリサーフ構造であってもよい。ＧＲＡリサーフ構造は、ＪＴＥ構造とＦＬＲ構造とを組み合わせた構造に相当する。
また、該終端部３６０の構造は、図１３（ｂ）に示した第３の実施形態に係るユニットセル２５２と組み合わせてもよい。
（本開示の第２変形例）
以下、本開示の第２変形例に係る半導体装置について図面を参照しながら説明する。
図１５（ａ）は本開示の第２変形例に係る半導体装置４００の概略的な平面構成を表している。図１５（ｂ）は半導体装置４００におけるセル部１５０を構成するユニットセル１５２の概略的な断面構成を表し、図１５（ｃ）は半導体装置４００における終端部４６０の近傍の概略的な断面構成を表している。
図１５（ｂ）に示す、本変形例に係る半導体装置４００のユニットセル１５２は、第１の実施形態に係る半導体装置１００のユニットセル１５２と同一の構造を有している。
本変形例に係る半導体装置４００が図６に示した第２の実施形態に係る半導体装置１００と異なるのは、終端部４６０の構造として、ＦＬＲ構造に代えて、ＧＲＡリサーフ構造が適用されている点である。
図１５（ｃ）に示すように、半導体装置４００を構成する終端部４６０は、ドリフト領域１３２における第２導電型不純物領域１３４の周囲に、ＪＴＥ領域４２１が設けられている。ＪＴＥ領域４２１は、第２導電型（例えばｐ型）であり、且つ第２導電型不純物領域１３４よりも不純物濃度が低い領域である。本変形例では、ＪＴＥ領域４２１が１つである例について示したが、これに限定されない。例えば、終端部４６０に複数のＪＴＥ領域が設けられ、各ＪＴＥ領域の不純物濃度がセル部１５０から外側に向かうにつれて段階的に低くなるように配置されていてもよい。
さらに、本変形例においては、図１５（ｃ）に示すように、半導体装置４００の終端部４６０は、ドリフト領域１３２におけるＪＴＥ領域４２１の外側の周囲に、互いに間隔をおいた２本の低濃度リング領域４２２が設けられている。低濃度リング領域４２２は、第２導電型（例えばｐ型）であり、且つ第２導電型不純物領域１３４よりも不純物濃度が低い領域である。本変形例では、低濃度リング領域４２２を２本で構成する例について示したが、これに限定されない。例えば、終端部４６０には、３本以上の低濃度リング領域４２２が設けられていてもよい。
なお、該終端部４６０の構造は、図１３（ｂ）に示した第３の実施形態に係るユニットセル２５２と組み合わせてもよい。
また、上述した各実施形態及びその変形例においては、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、これとは逆に、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
また、上述の各実施形態及びその変形例においては、半導体装置としてＭＩＳＦＥＴを例にして説明したが、これに限定されない。すなわち、半導体基板の主面上にゲート電極及び第１オーミック電極を備え、半導体基板の裏面上に第２オーミック電極を備える構造を持つ他の半導体装置であってもよい。例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。ＩＧＢＴは、各実施形態に係る半導体装置について、半導体基板と該半導体基板の上に形成する半導体層とを互いに異なる導電型とすることにより形成することができる。
なお、ＩＧＢＴにおいては、各実施形態におけるソース電極、ドレイン電極及びソース領域はそれぞれ、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。また、各実施形態において、ドリフト領域及びエミッタ領域の導電型をｎ型とし、半導体基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型の半導体基板とｎ型のドリフト領域との間にｎ型のバッファ層を配置してもよい。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、半導体基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型の半導体基板とｐ型のドリフト層との間にｐ型のバッファ層を配置してもよい。
以上の各実施形態においては、半導体基板が４Ｈ−ＳｉＣからなり、その主面が（０００１）Ｓｉ面から８°だけ傾斜した面である例について説明したが、これに限定されない。例えば、半導体基板は、４Ｈ−ＳｉＣ以外のポリタイプのＳｉＣ基板であってもよい。また、半導体基板の主面は、（０００１）Ｓｉ面以外の面及びこれらのオフカット面でもよい。また、オフカットの角度は、８°以外であってもよい。
さらに、ＳｉＣ基板の他に、窒化ガリウム（ＧａＮ）又はダイヤモンド（Ｃ）等の他のワイドバンドギャップ半導体を用いた半導体装置に適用することも可能である。また、シリコンを用いた半導体装置に適用することも可能である。
この他にも、以上の各実施形態及びその変形例に係る半導体装置における部材の形状及びその大きさ、不純物濃度、並びに構成材料等の種々の構成要素は、本開示の趣旨を逸脱しない範囲において適宜変更可能である。
本開示は、ＭＩＳＦＥＴ等の半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１００，２００，３００，４００ 半導体装置
１０１ 半導体基板
１０２ 半導体層
１０３ ボディ領域
１０４ ソース領域
１０５ ボディコンタクト領域
１０６ エピタキシャル層
１０６ｉ 界面エピタキシャル層
１０６ａ 第１エピタキシャル層
１０６ｂ 第２エピタキシャル層
１０６ｃ 第３エピタキシャル層
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ ソース電極
１１１ 層間絶縁膜
１１２，１２６ 上部配線
１１４ パッシベーション膜
１１５ ドレイン電極
１１６ 裏面配線
１１８ ストッパ領域
１２０ リング領域
１２２ コンタクトホール
１２４ コンタクト電極
１３０，２３０ ダイオード部
１３２ ドリフト領域
１３４，２３４ 第２導電型不純物領域
１５０，２５０ セル部
１５２，２５２ ユニットセル
１６０，２６０，３６０，４６０ 終端部
２０１，２０２，２０４，２０５ マスク膜
２０２ａ サイドウォール
２０３ レジストマスク
２７０ トレンチ
３２１，４２１ ＪＴＥ領域
４２２ 低濃度リング領域
５０６ｂ 高濃度層
５０６ｃ 低濃度層

Claims (12)

  1. 半導体基板と、
    前記半導体基板の主面上に配置され、第１導電型のドリフト領域と、前記ドリフト領域と隣り合う位置に配置された第２導電型のボディ領域と、前記ボディ領域と隣り合う位置に配置された第１導電型の不純物領域とを有する半導体層と、
    前記ボディ領域の少なくとも一部及び前記不純物領域の少なくとも一部と接して配置されたエピタキシャル層と、
    前記エピタキシャル層を介して前記ボディ領域と対向する位置に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記エピタキシャル層と対向する位置に配置されたゲート電極とを備え、
    前記第１導電型の不純物領域は、ソース領域又はエミッタ領域として機能する領域であり、
    前記エピタキシャル層は、
    前記ボディ領域と接して配置された界面エピタキシャル層と、
    前記界面エピタキシャル層と接して配置された第１エピタキシャル層と、
    前記第１エピタキシャル層と接して配置された第２エピタキシャル層とを含み、
    前記界面エピタキシャル層における第１導電型の不純物濃度は、前記第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ前記第２エピタキシャル層における第１導電型の不純物濃度よりも低い、半導体装置。
  2. 前記第１エピタキシャル層における第１導電型の不純物濃度は、１×１０１７ｃｍ−３未満である、請求項１に記載の半導体装置。
  3. 前記第１エピタキシャル層における第１導電型の不純物濃度は、前記ドリフト領域における第１導電型の不純物濃度よりも低い、請求項１に記載の半導体装置。
  4. 前記半導体層に配置されたトレンチをさらに備え、
    前記エピタキシャル層は、
    前記トレンチの側面の少なくとも一部を覆う位置に配置されている、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記半導体層及び前記エピタキシャル層は、炭化珪素により構成される、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記半導体基板に配置されたセル部と、
    前記半導体基板上であって、前記セル部を囲む位置に配置された終端部とをさらに備え、
    前記セル部は、前記半導体層、前記エピタキシャル層、前記ゲート絶縁膜、前記ゲート電極、第１オーミック電極及び第２オーミック電極とを含み、
    前記第１オーミック電極は、前記不純物領域と電気的に接続され、前記第２オーミック電極は、前記半導体基板の裏面に配置されており、
    前記終端部において、
    前記半導体層と接する前記界面エピタキシャル層と、前記界面エピタキシャル層と接する前記第１エピタキシャル層とが配置され、前記第２エピタキシャル層は配置されていない、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記終端部は、
    前記半導体層内に配置された第２導電型のリング領域を有し、
    前記第１エピタキシャル層は、前記リング領域と接して配置されている、請求項６に記載の半導体装置。
  8. 半導体基板の主面上に、第１導電型のドリフト領域と、前記ドリフト領域と隣り合う位置に配置された第２導電型のボディ領域と、前記ボディ領域と隣り合う位置に配置された第１導電型の不純物領域とを有する半導体層を形成する工程と、
    前記ボディ領域の少なくとも一部及び前記不純物領域の少なくとも一部と接するエピタキシャル層を形成する工程と、
    前記エピタキシャル層を介して前記ボディ領域と対向する位置にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記エピタキシャル層と対向する位置にゲート電極を形成する工程とを備え、
    前記第１導電型の不純物領域は、ソース領域又はエミッタ領域として機能する領域であり、
    前記エピタキシャル層を形成する工程は、
    前記ボディ領域と接する界面エピタキシャル層を形成する工程と、
    前記界面エピタキシャル層と接する第１エピタキシャル層を形成する工程と、
    前記第１エピタキシャル層と接する第２エピタキシャル層を形成する工程とを含み、
    前記界面エピタキシャル層における第１導電型の不純物濃度は、前記第１エピタキシャル層における第１導電型の不純物濃度よりも高く、且つ前記第２エピタキシャル層における第１導電型の不純物濃度よりも低い、半導体装置の製造方法。
  9. 前記エピタキシャル層は、化学気相成長法を用いて形成される、請求項８に記載の半導体装置の製造方法。
  10. 前記界面エピタキシャル層を形成する工程と前記第１エピタキシャル層を形成する工程とは、供給されるドーパンドガスの量を変更することなく連続して行なわれる、請求項９に記載の半導体装置の製造方法。
  11. 前記エピタキシャル層を形成する工程において、
    前記第１エピタキシャル層の成長時に供給されるドーパンドガスの量を、前記第２エピタキシャル層の成長時に供給されるドーパントガスの量の１０分の１以下とするか、
    又は前記第１エピタキシャル層の成長時にドーパンドガスを供給しない、請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記半導体基板は、該半導体基板上に配置されたセル部と、前記半導体基板上であって、前記セル部を囲む位置に配置された終端部とをさらに備え、
    前記エピタキシャル層を形成する工程よりも後に、前記終端部において前記第１エピタキシャル層が露出するように前記エピタキシャル層の一部をエッチングする工程をさらに備えている、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
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