JP7113220B2 - 半導体素子およびその製造方法 - Google Patents

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Description

本開示は、半導体素子およびその製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子および整流素子などの半導体素子に応用されている。ＳｉＣを用いた半導体素子は、Ｓｉを用いた半導体素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属－絶縁体－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）およびショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ－Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ－Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＳｉＣを用いた半導体素子（以下、「ＳｉＣ半導体素子」）は、半導体基板と、半導体基板の主面上に配置されたＳｉＣから形成された半導体層とを有している。半導体層の上方には、表面電極として、素子外部と電気的に接続される電極が配置されている。ＳｉＣ半導体素子の終端または周辺において、半導体層には電界を緩和するための終端構造が設けられている。また、耐湿性を高めるために、半導体層の端部の主面上に、環状の層を形成することがある（特許文献１参照）。
特許第６０３０８０６号公報
本開示の一態様は、高耐圧かつ耐湿性能が高い半導体素子を提供する。
上記課題を解決するために、本開示の一態様に係る半導体素子は、主面および裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記終端領域の少なくとも一部を覆う絶縁膜と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、前記炭化珪素半導体層上に配置され、前記第１電極を囲むシールリングと、を備え、前記終端領域は、前記半導体基板の前記主面の法線方向から見て、前記炭化珪素半導体層の表面の一部を囲むように配置されており、前記終端領域は、前記炭化珪素半導体層の前記表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の終端注入領域とを含み、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記シールリングは、前記絶縁膜に配置された開口を介して前記終端注入領域の上に形成されている。
本開示の一態様によると、高耐圧かつ耐湿性能が高い半導体素子が提供される。
本開示の実施形態の半導体素子１０００の断面を示す図である。 本開示の実施形態の半導体素子１０００における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。 本開示の実施形態の半導体素子１０００における、高加速ストレス試験の結果を示す例である。 従来の半導体素子９０００における、高加速ストレス試験の結果を示す比較例である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の半導体素子１０００の製造方法を示す断面模式図である。 本開示の実施形態の変形例である半導体素子１０１０の断面を示す図である。 本開示の実施形態の変形例である半導体素子１０１０における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。 本開示の実施形態の変形例である半導体素子１００５の断面を示す図である。 本開示の実施形態の変形例である半導体素子１００５における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。 本開示の実施形態の変形例である半導体素子１０３０の断面を示す図である。 本開示の実施形態の変形例である半導体素子１０３０における、ドリフト層１０２上に形成された終端領域１５０の平面図である。 本開示の実施形態の変形例である半導体素子１０４０の断面を示す図である。 本開示の実施形態の変形例である半導体素子１０５０の断面を示す図である。 本開示の実施形態の変形例である半導体素子１０６０の断面を示す図である。 従来の半導体素子９０００の断面を示す図である。 従来の半導体素子９０００における、ドリフト層１０２上に形成された終端領域１５０およびバリア領域１５３の平面図である。
高耐圧かつ大電流の使用に耐え得る、信頼性の高い半導体素子が求められている。しかしながら、特許文献１に開示された従来のＳｉＣ半導体素子では、耐湿性能が不十分な場合があった。
本発明者は、以上の検討に基づき、以下の態様に係る半導体素子およびその製造方法に想到した。
本開示の一態様に係る半導体素子は、主面および裏面を有する第１導電型の半導体基板と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記終端領域の少なくとも一部を覆う絶縁膜と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、前記炭化珪素半導体層上に配置され、前記第１電極を囲むシールリングと、を備え、前記終端領域は、前記半導体基板の前記主面の法線方向から見て、前記炭化珪素半導体層の表面の一部を囲むように配置されており、前記終端領域は、前記炭化珪素半導体層の前記表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の終端注入領域とを含み、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記シールリングは、前記絶縁膜に配置された開口を介して前記終端注入領域の上に形成されている。
なお、前記半導体基板の面内の中央から端に向かう方向において、前記開口における前記シールリングの幅は、前記終端注入領域の幅より狭くてもよい。
また、前記シールリングは、導電膜を備え、前記シールリングは、前記導電膜を介して前記終端注入領域に間接的に接続されていてもよい。
また、前記導電膜が前記炭化珪素半導体層の表面において接している領域全体には、前記終端注入領域が配置されていてもよい。
また、前記シールリングは、前記終端注入領域に接していてもよい。
また、前記シールリングが前記炭化珪素半導体層の表面において接している領域全体には、前記終端注入領域が配置されていてもよい。
また、前記導電膜は、前記第１電極と同じ構成を有していてもよい。
また、前記第１電極上に配置された表面電極をさらに備えていてもよい。
また、前記表面電極は、前記ガードリングと同じ構成を有していてもよい。
また、前記終端領域は、前記ガードリング領域と前記終端注入領域との間にＦＬＲ領域をさらに含み、前記ＦＬＲ領域は、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された複数の第２導電型のリングを含んでいてもよい。
また、前記ＦＬＲ領域は前記終端注入領域と離間して配置されていてもよい。
また、前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域が、前記半導体基板に対して垂直な方向に同一の濃度プロファイルを有していてもよい。
また、前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域の、前記炭化珪素半導体層における第２導電型の不純物濃度が１×１０２０ｃｍ－３以上であってもよい。
また、前記ガードリング領域の内側であって、前記炭化珪素半導体層の前記表面に配置された第２導電型のバリア領域をさらに備えていてもよい。
また、前記ガードリング領域の内側であって、前記炭化珪素半導体層の前記表面に配置された第２導電型のバリア領域をさらに備え、前記バリア領域、前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域が、前記半導体基板に対して垂直な方向に同一の濃度プロファイルを有していてもよい。
また、前記バリア領域、前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域の、前記炭化珪素半導体層における第２導電型の不純物濃度が１×１０２０ｃｍ－３以上であってもよい。
また、本開示の一態様に係る半導体素子の製造方法は、主面および裏面を有する第１導電型の半導体基板を準備する工程と、前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層を形成する工程と、前記炭化珪素半導体層内に配置された第２導電型の終端領域を形成する工程と、前記終端領域の少なくとも一部を覆う絶縁膜を形成する工程と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程と、前記半導体基板の前記裏面上に配置され、前記半導体基板に対してオーミック接合となる第２電極を形成する工程と、前記炭化珪素半導体層上に配置され、前記第１電極を囲むシールリングを形成する工程と、を含み、前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層表面の一部を囲むように配置されており、前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の終端注入領域を含み、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、前記シールリングは、前記絶縁膜に形成された開口を介して前記終端注入領域の上に形成されており、前記ガードリング領域と前記終端注入領域とが、同一工程において形成される。
なお、前記ガードリング領域と前記終端注入領域との間にあって、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の複数のリングを含むＦＬＲ領域を形成する工程をさらに含み、前記ガードリング領域と、前記ＦＬＲ領域と、前記終端注入領域とが、同一工程において形成されてもよい。
また、前記ガードリング領域の内側であって、前記炭化珪素半導体層の表面に配置された第２導電型のバリア領域を形成する工程をさらに含み、前記バリア領域と、前記ガードリング領域と、前記ＦＬＲ領域と、前記終端注入領域とが、同一工程において形成されてもよい。
また、前記シールリングは、導電膜を介して前記終端注入領域に間接的に接続されており、前記導電膜が、前記第１電極と同一工程において形成されてもよい。
また、前記第１電極上に配置した表面電極を形成する工程をさらに含み、前記表面電極が、前記シールリングと同一工程において形成されてもよい。
以下、本開示のより具体的な実施形態を説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明および実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になることを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。以下の説明において、同一または類似する機能を有する構成要素については、同じ参照符号を付している。
（実施形態）
以下、図面を参照しながら、本開示の半導体素子の実施形態について説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（半導体素子の構造）
図１から図１３を参照して、本実施形態に係る半導体素子１０００を説明する。
図１および図２は、それぞれ、本実施形態に係る半導体素子１０００の概略を説明するための断面図および平面図である。半導体素子１０００は、第１導電型の半導体基板１０１と、半導体基板１０１の主面上に配置された第１導電型の炭化珪素半導体層であるドリフト層１０２とを備えている。図１に示す例では、半導体素子１０００は、ドリフト層１０２と半導体基板１０１との間にバッファ層１０２Ｂを備えている。バッファ層１０２Ｂは省略されてもかまわない。ドリフト層１０２内には、第２導電型の終端領域１５０が配置されている。第２導電型の終端領域１５０は、ガードリング領域１５１、その周辺を取り囲む複数のリングを含むＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域１５２、および、終端注入領域１５４を含む。
ドリフト層１０２上には、第１電極１５９が配置されている。第１電極１５９は、ドリフト層１０２とショットキー接合を形成している。第１電極１５９は、炭化珪素半導体層であるドリフト層１０２と接する面の縁部において、ガードリング領域１５１と接している。ガードリング領域１５１と接する金属材料は、第１電極１５９のみであってもよい。ガードリング領域１５１は、第１電極１５９とは非オーミック接合を形成していてもよい。第１電極１５９の表面には、表面電極１１２が配置されている。
ドリフト層１０２の表面１０２Ｓ上の一部には、絶縁膜１１１が配置されている。絶縁膜１１１は、終端領域１５０の一部を覆っている。第１電極１５９の一部は、絶縁膜１１１上を覆っていてもよい。絶縁膜１１１上の一部を覆うように、パッシベーション膜１１４が配置されている。パッシベーション膜１１４は表面電極１１２の一部を覆っていてもよい。
半導体基板１０１の法線方向から見て、ドリフト層１０２における終端領域１５０の内側に位置する領域には、複数の第２導電型のバリア領域１５３が配置されていてもよい。バリア領域１５３を形成することにより、第１電極１５９およびドリフト層１０２において形成されるショットキー接合に対して逆バイアスが印加された場合におけるショットキー漏れ電流を低減することができる。バリア領域１５３は、ドリフト層１０２の表面１０２Ｓ側に形成される。バリア領域１５３は、ドリフト層１０２の表面１０２Ｓにおいて、第１電極１５９と接していてもよい。
また、ドリフト層１０２の表面１０２Ｓ上の端部には、シールリング１１２０が配置されている。シールリング１１２０の下には、バリア金属１５９０が配置されていてもよい。シールリング１１２０またはバリア金属１５９０は、ドリフト層１０２の表面１０２Ｓにおいて、絶縁膜１１１の開口を介して第２導電型の終端注入領域１５４と接している。半導体基板１０１の基板中央から端部に向かう方向において、シールリング１１２０またはバリア金属１５９０のドリフト層１０２の表面１０２Ｓへの接触幅は、終端注入領域１５４の幅よりも狭く設計される。すなわち、シールリング１１２０またはバリア金属１５９０がドリフト層１０２の表面１０２Ｓと接する面全体は、終端注入領域１５４上にある。
半導体基板１０１の主面と対向する面である裏面上には、第２電極１１０が配置されている。第２電極１１０は、半導体基板１０１とオーミック接合を形成している。第２電極１１０の下面、すなわち半導体基板１０１と反対側の面には、裏面電極１１３が配置されている。なお、図示していないが、半導体基板１０１の裏面と第２電極１１０とのオーミック接合の接触抵抗を低減するために、半導体基板１０１の裏面に対して第１導電型の注入領域を形成してもよい。
図１に示すように、終端領域１５０は、第１電極１５９の一部と接する第２導電型のガードリング領域１５１と、ガードリング領域１５１を囲むように配置された、複数の第２導電型のリングを含むフローティング領域であるＦＬＲ領域１５２と、終端注入領域１５４とを備えていてもよい。ＦＬＲ領域１５２は、ガードリング領域１５１と接触しないように配置されている。なお、終端領域１５０は、ドリフト層１０２の表面の一部を囲むように配置された少なくとも１つの領域を備えていればよく、例示する構成に限定されない。例えば、終端領域１５０として、第２導電型の不純物濃度を半導体基板１０１の面内方向において変化させたＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）領域を形成してもよい。
次に、半導体素子１０００のドリフト層１０２の表面１０２Ｓを平面視した構成を図２に示す。説明を簡単にするため、ここではドリフト層１０２の表面１０２Ｓ上の構造物は図示しない。終端領域１５０の内側が有効領域１０２Ａである。電流は、ドリフト層１０２の表面１０２Ｓにおいて、有効領域１０２Ａを流れる。図２に示したようにバリア領域１５３を有する構成の場合、半導体素子１０００の順方向電流は、有効領域１０２Ａのうち、バリア領域１５３が配置された領域以外を選択的に流れる。ただし、第２電極に対して第１電極に比較的大きな順方向電圧を印加した場合には、バリア領域１５３にも順方向電流が流れてもよい。
半導体素子１０００の第２電極１１０に対して第１電極１５９に負の電圧が印加される際に、半導体素子１０００内に高電界が集中することによって耐圧が低下する場合がある。その耐圧低下を抑制するため、終端領域１５０が設けられる。終端領域１５０は、半導体素子１０００の角部においては、図２に示したように曲率を持たせて配置される。終端領域１５０は、例えば、その内周および外周が直線で構成される少なくとも２つの直線領域と、曲線を含む扇形領域とによって表現することができる。扇形領域は、少なくとも２つの直線領域の端部を繋ぐように配置されている。この例では、直線領域の内周および外周が直線のみから構成されているが、内周および外周の一部が直線状でなくてもよい。また、扇形領域に繋がる２つ領域は直線領域でなくてもよい。例えば、その内周および外周が、扇形領域よりも曲率の大きい曲線で構成されていてもよい。
図２に示す例では、半導体素子１０００の角部に配置された終端領域１５０において、終端注入領域１５４の内周および外周、ＦＬＲ領域１５２におけるリングの内周および外周、並びに、ガードリング領域１５１の外周は、同じ曲率中心Ｐを有している。
本発明者は、本開示の半導体素子１０００、および、比較例として作成した従来の半導体素子９０００を、一般的なパッケージ（ＴＯ－２４７）に組み立て、ストレス試験を実施した。従来の半導体素子９０００の断面および平面の構成は、それぞれ図２３および図２４に示した。図１および図２に示す例と比較して、終端注入領域１５４の有無が異なる。
図３および図４は、高加速ストレス試験（Ｈｉｇｈｌｙ－Ａｃｃｅｌｅｒａｔｅｄ Ｔｅｍｐｅｒａｔｕｒｅ ａｎｄ Ｈｕｍｉｄｉｔｙ Ｓｔｒｅｓｓ Ｔｅｓｔ：ＨＡＳＴ）の結果を示している。本発明者は、温度１３０℃および相対湿度８５％とし、裏面電極１１３に対して表面電極１１２に１０００Ｖの負電圧を印加することにより、ストレス試験を実施した。本発明者は、本開示の半導体素子１０００、および、従来の半導体素子９０００をそれぞれ３素子ずつ準備し、表面電極１１２および裏面電極１１３の間に流れる逆方向漏れ電流を常時モニタリングして、図３および図４に示す結果を得た。
図３に示す例において、本開示の半導体素子１０００におけるストレス試験開始初期のリーク電流は、いずれの素子においても１０μＡ以下であった。その後、１８０時間経過した後においても初期のリーク電流からほとんど変化しなかった。
図４に示す例において、比較例の従来の半導体素子９０００におけるストレス試験開始初期のリーク電流は、１つの素子において１０μＡ以上であり、２つの素子において１０μＡ以下であった。上記１つの素子では、１８０時間経過した後においても、リーク電流は、初期の値からほとんど変化しなかった。一方、上記２つの素子では、１４０時間を経過したあたりからリーク電流に変化が見られた。また、上記２つの素子のうちの１つの素子では、１６０時間超においてリーク電流が極端に増えて、素子が破壊に至った。もう一方の素子でも、１８０時間を迎える直前において、リーク電流が極大化し、素子が破壊に至った。
１８０時間のストレス試験において、本開示の半導体素子１０００では３素子のすべてが破壊に至らず、従来の半導体素子９０００では３素子のうち２つが破壊に至った。これにより、本開示の半導体素子１０００の耐湿性能が、従来の半導体素子９０００よりも優れていることが明らかとなった。
半導体素子の耐湿性能を向上させるためには、終端領域１５０をいかに外乱から保護するかが重要である。そのために、終端領域１５０を覆う絶縁膜１１１、パッシベーション膜１１４、およびシールリング１１２０などが配置される。
シールリングが耐湿性能を向上させる要因は、種々考えられる。例えば、半導体素子１０００、９０００は、半導体ウェハからダイシングによって四角形状に切り出されることによって作製される。ダイシング時には、半導体素子端部にかなりの負荷がかかる。その結果、絶縁膜１１１の端部にクラックが発生する。このようなクラックが存在すると、半導体素子端部のクラックから、水分または不純物などが侵入する。水分または不純物などの侵入は、半導体素子の耐圧を劣化させたり、リーク電流を増大させたりすることがある。しかしながら、半導体素子１０００では、絶縁膜１１１のうち、内側１１１Ａと外側１１１Ｂとが、シールリング１１２０によって分断されている。そのため、仮にダイシング時に絶縁膜１１１にクラックが発生した場合であっても、シールリング１１２０より絶縁膜１１１の内側１１１Ａにまでクラックが進行することがない。したがって、シールリング１１２０により、絶縁膜１１１のクラックへの水分または不純物の侵入による耐圧劣化とリーク電流の増大とを抑制することができる。
一方で、水分または不純物は、半導体素子の端部のみならず、半導体素子の表面からも侵入する可能性がある。これらの侵入を抑制するために、パッシベーション膜１１４および絶縁膜１１１が配置されてはいる。そうであっても、長期的な視点で見ると、やはり水分または不純物が終端領域１５０付近にまで到達し、耐湿性能を劣化させることがある。また、外部から侵入する水分または不純物ではなく、パッシベーション膜１１４および絶縁膜１１１中に含まれる不純物またはイオンなど、さらにはパッシベーション膜１１４と絶縁膜１１１との界面、および絶縁膜１１１とドリフト層１０２との界面にトラップされた不純物、イオン、または荷電粒子などが、半導体素子の動作中の電界によって移動し得る。そのため、半導体素子の耐湿性能が劣化することがある。
そこで、本発明者は、ドリフト層１０２と異なる電位をシールリング１１２０に与えることにより、終端領域１５０付近に影響を与える水分または不純物の挙動を変化させ、耐湿性能を向上させることを見出した。具体的には、本開示の半導体素子１０００の構成に示したように、第１導電型のドリフト層１０２の表面１０２Ｓにおいて第２導電型の終端注入領域１５４を形成し、その終端注入領域１５４からはみ出すことのないように、導電性のシールリング１１２０が配置される。これにより、第１導電型のドリフト層１０２とシールリング１１２０とは、第２導電型の終端注入領域１５４によって分離される。言い換えれば、第１導電型のドリフト層１０２のうち、第２導電型の終端注入領域１５４が形成されていない領域と、シールリング１１２０とは、接しない。
第１導電型のドリフト層１０２と第２導電型の終端注入領域１５４との間のｐｎ接合により、第２導電型の終端注入領域１５４の電位が上昇する。第２導電型の終端注入領域１５４に直接的または間接的に接するシールリング１１２０の電位も上昇する。これにより、シールリング１１２０が直接ドリフト層１０２と接する構成と比較して、シールリング１１２０とドリフト層１０２との間の電位差が拡大する。したがって、第１電極１５９とシールリング１１２０との間の電位差が縮小する。言い換えれば、第１電極１５９とシールリング１１２０との間の生じる電界の強度が減少する。その結果、パッシベーション膜１１４および絶縁膜１１１中に含まれる水分、不純物またはイオンなど、さらにはパッシベーション膜１１４と絶縁膜１１１との界面、および絶縁膜１１１とドリフト層１０２との界面にトラップされた水分、不純物、イオン、または荷電粒子などの移動が緩和される。その結果、耐湿性能の劣化をさらに抑制することができる。すなわち、第２導電型の終端注入領域１５４による第１導電型のドリフト層１０２とシールリング１１２０との分離は、半導体素子１０００の耐湿性能を向上させる。
なお、上記の説明においてはバリア金属１５９０の説明を省略している。導電性を有するバリア金属１５９０は、上述の電位差の拡大を抑制しない。したがって、バリア金属１５９０は、製造上の都合により配置してもよいし、配置しなくてもよい。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子１０００の製造方法について図５から図１３を用いて説明する。図５から図１３は、本実施形態に係る半導体素子１０００の製造方法の一部を示す断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗の第１導電型（ｎ型）４Ｈ－ＳｉＣ（０００１）であり、＜１１－２０＞方向に例えば４度オフカットした基板である。
図５に示すように、半導体基板１０１上に、高抵抗であり、ｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型であり、高不純物濃度のＳｉＣによって構成されるバッファ層１０２Ｂを堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０１８ｃｍ－３であり、バッファ層の厚さは、例えば、１μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ－ＳｉＣによって構成され、不純物濃度および厚さは、例えばそれぞれ６×１０１５ｃｍ－３および１１μｍである。不純物濃度および厚さは、必要な耐圧を得るために適宜選択される。そのため、この数値に限定されない。
次に、図６に示すように、ドリフト層１０２の上に、例えばＳｉＯ２からなるマスク１６００を形成した後、例えばＡｌイオンをドリフト層１０２に注入する。これにより、ドリフト層１０２に、イオン注入領域１５１０、１５２０を形成する。イオン注入領域１５１０、１５２０は、それぞれ、後に、ガードリング領域１５１、およびＦＬＲ領域１５２になる。また、このとき、後に終端注入領域１５４になるイオン注入領域１５４０、および、後にバリア領域１５３になるイオン注入領域１５３０を同時に形成してもよい。イオン注入領域１５３０、１５４０を形成したい該当部に、マスク１６００の開口を形成するだけでよい。これにより、イオン注入領域１５３０、１５４０を、イオン注入領域１５１０、１５２０と同時に形成することができる。すなわち、終端注入領域１５４を形成するために別途工程を増やす必要がない。その結果、製造工程を簡便化することできる。
また、この場合、イオン注入領域１５１０、１５２０、１５３０、１５４０は、ドリフト層１０２の表面１０２Ｓに垂直な方向に対して同じ濃度プロファイルを有する。なお、バリア領域１５３は、必ずしも配置する必要はない。バリア領域１５３は、半導体素子１０００におけるリーク電流の低減の必要性に応じて適宜配置してもよい。
なお、図示していないが、必要に応じて半導体基板１０１の裏面側に対して、例えばリンまたは窒素などの第１導電型の不純物を注入することにより、裏面側の第１導電型の濃度をさらに高めてもよい。
次に、図７に示すように、マスク１６００を除去後、１５００℃から１９００℃程度の温度において熱処理することにより、イオン注入領域１５１０、１５２０、１５３０、１５４０から、それぞれ、第２導電型、すなわちｐ型のガードリング領域１５１、ＦＬＲ領域１５２、バリア領域１５３、および終端注入領域１５４が形成される。このとき、第２導電型の不純物濃度は、１×１０２０ｃｍ－３以上としてもよい。このように、第２導電型の不純物濃度を高くすることにより、バリア領域１５３と、その表面上に形成される第１電極との間、および、終端注入領域１５４と、その表面上に形成されるシールリングまたはバリア金属との間に生じる空乏層の幅が狭くなる。その結果、接触抵抗を低くすることができる。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２表面に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２表面を清浄化してもよい。
図１に示す例において、ドリフト層１０２の表面１０２Ｓの面内方向におけるガードリング領域１５１の幅は、例えば１５μｍである。ＦＬＲ領域１５２は、ガードリング領域１５１を取り囲むように複数のリング、すなわちＦＬＲを含む。複数のＦＬＲの各々を形成する際における注入領域の幅は、例えば１μｍから２μｍであり、間隔は０．７μｍから５μｍ程度である。ＦＬＲの幅、および各ＦＬＲ間の間隔は固定値でもよいし、半導体素子１０００の所望耐圧を実現するために変化させてもよい。ＦＬＲ領域１５２におけるＦＬＲの本数は、本実施形態では１０本ほどである。この本数も所望耐圧を実現するために変更してもよく、例えば２５本程度であってもよい。ガードリング領域１５１およびＦＬＲ領域１５２を含む終端領域１５０において、第２導電型の不純物の最大濃度は、例えば２×１０２０ｃｍ－３程度であり、深さは例えば１μｍである。
第２導電型の不純物の深さは、以下のようにして定義される。終端領域１５０は、例えばイオン注入によって形成される。このとき、第２導電型の不純物濃度を表面から深さ方向に沿ってプロットすると、その濃度は、ある深さまではイオン注入条件によって規定された値を有する。規定された値は、ドリフト層１０２の第１導電型の不純物濃度よりも高い。一方、深い領域では注入イオンが届かない。したがって、その濃度は、深い領域では減少する。ここで、ドリフト層１０２の第１導電型の濃度が深さ方向において一定であり、例えば１×１０１６ｃｍ－３とする。第２導電型の不純物濃度がある深さにおいて第１導電型の不純物濃度と同じ（１×１０１６ｃｍ－３）になり、かつそれより深い領域において第１導電型の不純物濃度（１×１０１６ｃｍ－３）を超えない場合、その深さを第２導電型の不純物の深さとして定義する。
また、図１に示す例において、ドリフト層１０２の表面１０２Ｓの面内方向におけるバリア領域１５３の幅は、例えば３μｍであり、３μｍから６μｍ程度の間隔で配置してもよい。バリア領域の形状および配置間隔は、半導体素子の所望の特性を実現するために適宜選択される。さらに、図１に示す例において、ドリフト層１０２の表面１０２Ｓの面内方向における終端注入領域１５４の幅は、例えば１５μｍであり、ＦＬＲ領域１５２とは離間して配置される。
次に、図８に示すように、ドリフト層１０２の表面１０２Ｓに例えばＳｉＯ２からなる絶縁膜１１１を例えば５００ｎｍだけ形成して表面を保護した後に、半導体基板１０１の裏面に例えばＮｉを２００ｎｍ程度堆積した後、約１０００℃で熱処理することによって第２電極１１０を形成する。第２電極１１０は、半導体基板１０１の裏面とオーミック接合を形成する。電極種はＮｉに限定されず、例えばＴｉまたはＭｏなどが選択されてもよい。
次に、フォトレジストによるマスクを形成して、例えばウェットエッチングにより、ガードリング領域１５１の一部、ガードリング領域１５１の内側のドリフト層１０２、および、終端注入領域１５４の一部を露出させる。その後マスクを除去する。このようにして、図９に示すように、開口を有する絶縁膜１１１が得られる。
次に、図１０に示すように、開口を有する絶縁膜１１１および開口に露出したドリフト層１０２の全面を覆うように、第１電極用導電膜１５９Ｆが堆積される。第１電極用導電膜１５９Ｆは、ドリフト層１０２に対してショットキー障壁を形成できる金属であればよい。第１電極用導電膜１５９Ｆは、例えばＴｉ、ＮｉまたはＭｏであり、その厚さは、例えば２００ｎｍである。第１電極用導電膜１５９Ｆの堆積後、第１電極用導電膜１５９Ｆを有する半導体基板１０１を１００℃以上７００℃以下の温度において熱処理する。これにより、第１電極用導電膜１５９Ｆは、バリア領域１５３および終端注入領域１５４が形成されていないドリフト層１０２に対してショットキー接合を形成する。
次に、第１電極用導電膜１５９Ｆの上方に表面電極用導電膜を堆積する。表面電極用導電膜は、例えばＡｌを含む４μｍ程度の金属膜である。表面電極用導電膜上にマスクを形成して不要な部分をエッチングすることにより、第１電極用導電膜１５９Ｆの一部も除去し、絶縁膜１１１の一部を露出させる。表面電極用導電膜と第１電極用導電膜１５９Ｆとの一部をエッチングした後にマスクを除去することにより、図１１に示すような表面電極１１２およびパターニングされた第１電極１５９が形成される。さらに、シールリング１１２０およびバリア金属１５９０が形成される。この際のエッチングは、ウェットエッチングまたはドライエッチングでもよい。このように形成することにより、第１電極１５９とバリア金属１５９０とは、同じ構成、すなわち同じ材料を有する。例えば、第１電極１５９がＴｉを主とする金属薄膜であれば、バリア金属１５９０もＴｉを主とする金属薄膜になる。
次に、必要に応じて図１２に示したパッシベーション膜１１４を形成する。まず、露出した絶縁膜１１１および表面電極１１２を形成し、さらにシールリング１１２０の上方に、ＳｉＮまたはポリイミドなどの有機膜からなるパッシベーション膜用絶縁膜を形成する。その後、パッシベーション膜用絶縁膜のうち、表面電極１１２の一部の上に形成された部分と、絶縁膜１１１の外側１１１Ｂの端部の上に形成された部分とが暴露するような開口を有するマスクを準備する。このマスクに用いたドライエッチング、ウェットエッチング、または現像などにより、パッシベーション膜用絶縁膜の一部をエッチングして、表面電極１１２の一部と、絶縁膜１１１の外側１１１Ｂの端部とを露出させる。その後、マスクを除去する。これにより、図１２に示すように、表面電極１１２の一部と、絶縁膜１１１の外側１１１Ｂの端部とが開口されたパッシベーション膜１１４が得られる。パッシベーション膜１１４は絶縁体であればよく、例えばＳｉＯ２膜でもよいし、ポリベンゾオキサゾールなどの有機膜であってもよい。さらに、パッシベーション膜１１４は、様々な絶縁膜の組み合わせから形成されていてもよい。
次に、図１３に示すように、必要に応じて裏面電極１１３が形成される。裏面電極１１３の形成プロセスは、上記のパッシベーション膜１１４の形成工程の前であってもよいし、表面電極１１２の形成工程の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、ＮｉおよびＡｇの順に堆積する。Ｔｉ、ＮｉおよびＡｇの厚さは、例えば、それぞれ０．１μｍ、０．３μｍおよび０．７μｍである。以上の工程を経て、半導体素子１０００が形成される。
（変形例）
以下、本実施形態の半導体素子の変形例を説明する。
図１４および図１５は、それぞれ、本開示の半導体素子１０００に対し、終端注入領域１５４を素子端部付近まで拡張した半導体素子１０１０の断面図および平面図を示している。図１４および図１５に示す例において、１５４１の符号によって表される領域は、終端注入領域である。この例においては、終端注入領域１５４１は、半導体素子１０１０の素子端部付近まで拡張されているが、素子端部には到達していない。また、第１導電型のドリフト層１０２とシールリング１１２０とは、第２導電型の終端注入領域１５４１によって分離される。言い換えれば、第１導電型のドリフト層１０２のうち、第２導電型の終端注入領域１５４が形成されていない領域と、シールリング１１２０とは、接していない。
第１導電型のドリフト層１０２と第２導電型の終端注入領域１５４との間のｐｎ接合により、第２導電型の終端注入領域１５４の電位が上昇する。第２導電型の終端注入領域１５４に直接的または間接的に接するシールリング１１２０の電位も上昇する。これにより、シールリング１１２０が直接ドリフト層１０２と接する場合と比較して、シールリング１１２０とドリフト層１０２との間の電位差が拡大する。したがって、第１電極１５９とシールリング１１２０との間の電位差が縮小する。言い換えれば、第１電極１５９とシールリング１１２０との間の生じる電界の強度が減少する。その結果、パッシベーション膜１１４および絶縁膜１１１中に含まれる水分、不純物またはイオンなど、さらにはパッシベーション膜１１４と絶縁膜１１１との界面、および絶縁膜１１１とドリフト層１０２との界面にトラップされた水分、不純物、イオン、または荷電粒子などによる耐湿性能の劣化をさらに抑制することができる。すなわち、第２導電型の終端注入領域１５４による第１導電型のドリフト層１０２とシールリング１１２０との分離は、半導体素子１０００の耐湿性能を向上させる。
本開示の半導体素子１０００はバリア領域１５３を有するＪＢＳ構造であったが、図１６および図１７に示すように、バリア領域１５３の形状を変更してもよい。例えば、半導体素子１００５では、バリア領域１５３が、四角形状ではなく、一方向に伸びたストライプ状の形状を有している。この場合においても、耐湿性能を向上させることができる。
また、図１８および図１９に示すように、バリア領域１５３を配置しない半導体素子１０３０であってもよい。この場合においても、耐湿性能を向上させることができる。
また、図２０に示すように、シールリング１１２０の下にバリア金属１５９０を配置せず、シールリング１１２０が直接終端注入領域１５４と接した半導体素子１０４０であってもよい。
また、図２１に示すように、パッシベーション膜１１４が多層構造であってもよい。図２１に示した半導体素子１０５０においては、パッシベーション膜１１４は、第１パッシベーション膜１１４ａおよび第２パッシベーション膜１１４ｂを含む。第１パッシベーション膜１１４ａは例えば有機保護膜でポリイミドから形成され、第２パッシベーション膜１１４ｂは例えばＳｉＮから形成される。
さらには、図２２に示すように、第２パッシベーション膜１１４ｂが第１パッシベーション膜１１４ａよりも小さく配置されていてもよい。この構成では、第２パッシベーション膜１１４ｂは、絶縁膜１１１を介して終端領域１５０の少なくとも一部を覆っていてもよい。また、第２パッシベーション膜１１４ｂは、表面電極１１２の上面の一部、または、端面を覆っていてもよい。
また、本開示の半導体素子では、終端構造の一部としてＦＬＲ領域を形成したが、これに限定されない。例えば、ＦＬＲ領域を配置する代わりに、半導体基板の面内の中心から端に向かって第２導電型の濃度が低くなるＪＴＥ領域と置き換えてもよい。この場合、ＪＴＥ領域は、内側のガードリング領域と接していてもよいし、外側の終端注入領域と接していてもよい。
本開示の半導体素子の構成および各構成要素の材料は、上記に例示した構成および材料に限定されない。例えば、第１電極１５９の材料は、上記に例示したＴｉ、ＮｉおよびＭｏに限定されない。第１電極１５９は、ドリフト層１０２とショットキー接合するその他の金属、並びにそれらの合金および化合物からなる群から選択した材料を使用してもよい。
また、第１電極１５９と表面電極１１２との間に、例えばＴｉＮを含むバリア膜を形成してもよい。バリア膜の厚さは、例えば５０ｎｍである。
また、本開示の実施形態では、炭化珪素が４Ｈ－ＳｉＣである例について説明したが、炭化珪素は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣまたは１５Ｒ－ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の主面が（０００１）面からオフカットした面である例について説明したが、ＳｉＣ基板の主面は、（１１－２０）面、（１－１００）面、（０００－１）面、またはこれらのオフカット面であってもよい。また、半導体基板１０１としてＳｉ基板を用いてもよい。Ｓｉ基板上に、３Ｃ－ＳｉＣドリフト層を形成してもよい。この場合、３Ｃ－ＳｉＣに注入された不純物イオンを活性化するためのアニールを、Ｓｉ基板の融点以下の温度において実施してもよい。
本開示は、例えば、民生用、車載用または産業機器用の電力変換器に搭載するためのパワー半導体デバイスに用いられ得る。
１０００、１００５、１０１０、１０２０、１０３０、１０４０、１０５０、１０６０ 半導体素子
１０１ 半導体基板
１０２ ドリフト層
１０２Ｂ バッファ層
１１０ 第２電極
１１１ 絶縁膜
１１１Ａ 絶縁膜の内側
１１１Ｂ 絶縁膜の外側
１１２ 表面電極
１１３ 裏面電極
１１４ パッシベーション膜
１５０ 終端領域
１５１ ガードリング領域
１５２ ＦＬＲ領域
１５３ バリア領域
１５４ 終端注入領域
１５９ 第１電極
１１２０ シールリング

Claims (19)

  1. 主面および裏面を有する第１導電型の半導体基板と、
    前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置された第２導電型の終端領域と、
    前記終端領域の少なくとも一部を覆う絶縁膜と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、
    前記半導体基板の前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、
    前記炭化珪素半導体層上に配置され、前記第１電極を囲むシールリングと、
    を備え、
    前記終端領域は、前記半導体基板の前記主面の法線方向から見て、前記炭化珪素半導体層の表面の一部を囲むように配置されており、
    前記終端領域は、前記炭化珪素半導体層の前記表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の終端注入領域とを含み、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、
    前記シールリングは、前記絶縁膜に配置された開口を介して前記終端注入領域の上に形成されており、かつ前記終端注入領域に接しており、
    前記シールリングが前記炭化珪素半導体層の前記表面において接している領域全体には、前記終端注入領域が配置されている、
    半導体素子。
  2. 前記半導体基板の面内の中央から端に向かう方向において、前記開口における前記シールリングの幅は、前記終端注入領域の幅より狭い、
    請求項１に記載の半導体素子。
  3. 前記シールリングは、導電膜を備え、
    前記シールリングは、前記導電膜を介して前記終端注入領域に間接的に接続されている、
    請求項１または２に記載の半導体素子。
  4. 前記導電膜が前記炭化珪素半導体層の前記表面において接している領域全体には、前記終端注入領域が配置されている、
    請求項３に記載の半導体素子。
  5. 前記導電膜は、前記第１電極と同じ構成を有する、
    請求項３または４に記載の半導体素子。
  6. 前記第１電極上に配置された表面電極をさらに備える、
    請求項１から５のいずれかに記載の半導体素子。
  7. 前記表面電極は、前記シールリングと同じ構成を有する、
    請求項６に記載の半導体素子。
  8. 前記終端領域は、前記ガードリング領域と前記終端注入領域との間にＦＬＲ領域をさらに含み、
    前記ＦＬＲ領域は、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された複数の第２導電型のリングを含む、
    請求項１から７のいずれかに記載の半導体素子。
  9. 前記ＦＬＲ領域は、前記終端注入領域と離間して配置されている、
    請求項８に記載の半導体素子。
  10. 前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域が、前記半導体基板に対して垂直な方向に同一の濃度プロファイルを有する、
    請求項９に記載の半導体素子。
  11. 前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域の、前記炭化珪素半導体層における第２導電型の不純物濃度が１×１０２０ｃｍ－３以上である、
    請求項１０に記載の半導体素子。
  12. 前記ガードリング領域の内側であって、前記炭化珪素半導体層の前記表面に配置された第２導電型のバリア領域をさらに備える、
    請求項１から１０のいずれかに記載の半導体素子。
  13. 前記ガードリング領域の内側であって、前記炭化珪素半導体層の前記表面に配置された第２導電型のバリア領域をさらに備え、
    前記バリア領域、前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域が、前記半導体基板に対して垂直な方向に同一の濃度プロファイルを有する、
    請求項８から１１のいずれかに記載の半導体素子。
  14. 前記バリア領域、前記ガードリング領域、前記ＦＬＲ領域、および前記終端注入領域の、前記炭化珪素半導体層における第２導電型の不純物濃度が１×１０２０ｃｍ－３以上である、
    請求項１３に記載の半導体素子。
  15. 主面および裏面を有する第１導電型の半導体基板を準備する工程と、
    前記半導体基板の前記主面上に配置された第１導電型の炭化珪素半導体層を形成する工程と、
    前記炭化珪素半導体層内に配置された第２導電型の終端領域を形成する工程と、
    前記終端領域の少なくとも一部を覆う絶縁膜を形成する工程と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程と、
    前記半導体基板の前記裏面上に配置され、前記半導体基板に対してオーミック接合となる第２電極を形成する工程と、
    前記炭化珪素半導体層上に配置され、前記第１電極を囲むシールリングを形成する工程と、
    を含み、
    前記終端領域は、前記半導体基板の前記主面の法線方向から見て前記炭化珪素半導体層の表面の一部を囲むように配置されており、
    前記終端領域は、前記炭化珪素半導体層の表面に接する第２導電型のガードリング領域と、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置
    された第２導電型の終端注入領域を含み、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記ガードリング領域と接し、
    前記シールリングは、前記絶縁膜に形成された開口を介して前記終端注入領域の上に形成されており、
    前記ガードリング領域と前記終端注入領域とが、同一工程において形成される、
    半導体素子の製造方法。
  16. 前記ガードリング領域と前記終端注入領域との間にあって、前記ガードリング領域とは離間して、前記ガードリング領域の周囲を囲むように配置された第２導電型の複数のリングを含むＦＬＲ領域を形成する工程をさらに含み、
    前記ガードリング領域と、前記ＦＬＲ領域と、前記終端注入領域とが、同一工程において形成される、
    請求項１５に記載の半導体素子の製造方法。
  17. 前記ガードリング領域の内側であって、前記炭化珪素半導体層の表面に配置された第２導電型のバリア領域を形成する工程をさらに含み、
    前記バリア領域と、前記ガードリング領域と、前記ＦＬＲ領域と、前記終端注入領域とが、同一工程において形成される、
    請求項１６に記載の半導体素子の製造方法。
  18. 前記シールリングは、導電膜を介して前記終端注入領域に間接的に接続されており、
    前記導電膜が、前記第１電極と同一工程において形成される、
    請求項１５から１７のいずれかに記載の半導体素子の製造方法。
  19. 前記第１電極上に配置した表面電極を形成する工程をさらに含み、
    前記表面電極が、前記シールリングと同一工程において形成される、
    請求項１５から１８のいずれかに記載の半導体素子の製造方法。
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