JP2017201683A - 半導体素子 - Google Patents

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Abstract

【課題】オン状態における抵抗の温度変化を抑制できる半導体素子を提供する。【解決手段】本開示の一態様に係る半導体素子は、第１主面及び第２主面を有する第１導電型の半導体基板と、第１主面上に配置された第１導電型の炭化珪素半導体層と、炭化珪素半導体層上に配置された第１電極と、第２主面上に配置され、半導体基板とオーミック接合を形成する第２電極とを備え、第２主面と第２電極との間の室温における接触抵抗をＲｃ、炭化珪素半導体層の第１主面の法線方向の室温における抵抗をＲｄとしたとき、０．１３≦Ｒｃ／Ｒｄを満たす。【選択図】図１

Description

本開示は、炭化珪素を含む半導体素子に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）及びショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＪＢＳは、第１主面および第１主面と反対側の第２主面を有する第１導電型の半導体層と、第１導電型の半導体層内に第１主面と接して配置された複数の第２導電型領域と、第１主面に接しかつ第１導電型の半導体層とショットキー接合を構成するショットキー電極と、第２主面と接しかつ第１導電型の半導体層とオーミック接合を構成するオーミック電極とを備えている。ＪＢＳは、複数の第２導電型領域を有するので、ショットキー電極がオーミック電極よりも負になるようにショットキー電極とオーミック電極との間に電圧が印加されたときのリーク電流をＳＢＤよりも低減できる（例えば、特許文献１参照）。
特表２００４−５２８７２８号公報
ＳｉＣを含む半導体素子（以下、ＳｉＣ半導体素子と略称する）は、Ｓｉを含む半導体素子に比べてより高温の環境での使用が期待されている。このため、ＳｉＣ半導体素子の特性の温度変化を抑えることが求められている。特に、オン状態における抵抗の温度変化の小さいＳｉＣ半導体素子が求められている。
本開示の一態様は、オン状態における抵抗の温度変化が小さい半導体素子を提供する。
本開示の一態様に係る半導体素子は、第１主面及び前記第１主面と反対側の第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層上に配置された第１電極と、前記半導体基板の前記第２主面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記半導体基板の前記第２主面と前記第２電極との間の室温における接触抵抗をＲｃ、前記炭化珪素半導体層の前記第１主面の法線方向の室温における抵抗をＲｄとしたとき、
０．１３≦Ｒｃ／Ｒｄ
を満たす。
本開示の一態様によると、半導体素子のオン状態における抵抗の温度変化を抑制できる。
第１の実施形態に係る半導体素子の一例を模式的に示す断面図である。 従来の半導体素子の順方向の電流−電圧特性の一例を模式的に示す図である。 第１の実施形態に係る半導体素子の順方向の電流−電圧特性の一例を模式的に示す図である。 第１の実施形態に係る半導体素子における接触抵抗Ｒｃと、接触抵抗のドリフト抵抗に対する比Ｒｃ／Ｒｄとの関係を示す図である。 第１の実施形態に係る半導体素子における接触抵抗Ｒｃとアバランシェ耐圧ＢＶｄとの関係を示す図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 第１の実施形態に係る半導体素子の製造方法の一例を説明するための模式的な工程断面図である。 実施例の半導体素子の電流−電圧特性を例示する図である。 実施例の半導体素子の微分抵抗の温度依存性を例示する図である。 実施例の半導体素子の、順方向電流が１０Ａのときの順方向電圧Ｖｆの温度依存性を例示する図である。 第１の実施形態の変形例に係る半導体素子を例示する模式的な断面図である。
本開示の基礎となった知見は以下のとおりである。
ＪＢＳ及びＳＢＤなどのＳｉＣ半導体素子を高温環境下で使用すると、次のような問題が生じ得る。ＪＢＳ及びＳＢＤでは、温度が高くなると、順方向の立ち上がり電圧が小さくなる一方で、オン状態における抵抗が高くなる。オン状態における抵抗が高くなるのは、主に、ＪＢＳ及びＳＢＤにおける炭化珪素半導体層の抵抗が温度とともに高くなるからである。このため、ＪＢＳ及びＳＢＤの電流―電圧特性が温度によって大きく変化するおそれがあり、ＪＢＳまたはＳＢＤを含むパワー回路のシステム設計が困難になる場合があった。
上記問題に対し、本発明者は、ＳｉＣ半導体素子に、温度上昇とともに抵抗値が低減する抵抗成分を直列に挿入することで、オン状態における抵抗の温度変化を抑制できることを見出した。具体的には、炭化珪素半導体とオーミック接合を形成する電極と、炭化珪素半導体との室温における接触抵抗を従来よりも高く設定することにより、素子構成を大きく変化させることなく、オン状態におけるＳｉＣ半導体素子の抵抗の温度変化を小さくできることを見出した。以上の知見に基づき、本開示の半導体素子に想到した。
なお、本明細書では、半導体素子の「オン状態における抵抗」は、半導体素子の電流−電圧特性のオン状態の領域における電流に対する電圧の増加量を指し、「微分抵抗」とも呼ばれる。
本開示の一態様の概要は以下のとおりである。
本開示の一態様である半導体素子は、第１主面及び前記第１主面と反対側の第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層上に配置された第１電極と、前記半導体基板の前記第２主面上に配置され、前記半導体基板とオーミック接合を形成する第２電極とを備え、前記半導体基板の前記第２主面と前記第２電極との間の室温における接触抵抗をＲｃ、前記炭化珪素半導体層の前記第１主面の法線方向の室温における抵抗をＲｄとしたとき、
０．１３≦Ｒｃ／Ｒｄ
を満たす。
これにより、室温における炭化珪素半導体層の抵抗Ｒｄに対する接触抵抗Ｒｃの割合が従来よりも大きくなる。接触抵抗Ｒｃは温度とともに低減するので、炭化珪素半導体層の抵抗Ｒｄの温度による増加分の一部を相殺することが可能となり、半導体素子のオン状態における抵抗の温度変化を抑制できる。
本開示の一態様である半導体素子は、前記炭化珪素半導体層内に配置された第２導電型の終端領域をさらに備え、前記終端領域は、前記第１主面の法線方向から見て前記炭化珪素半導体層の表面の一部を囲んでおり、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接していてもよい。
本開示の一態様である半導体素子において、前記接触抵抗は、例えば１×１０-4Ωｃｍ2以上であってもよい。これにより、半導体素子のオン状態における抵抗の温度変化をより効果的に抑制できる。
本開示の一態様である半導体素子において、前記接触抵抗は、例えば３×１０-4Ωｃｍ2以下であって、かつ
０．１５≦Ｒｃ／Ｒｄ
を満たしてもよい。
本開示の一態様である半導体素子において、
Ｒｃ／Ｒｄ≦０．６５
を満たしてもよい。
本開示の一態様である半導体素子において、前記接触抵抗は５．５×１０-4Ωｃｍ2以下であってもよい。
本開示の一態様である半導体素子において、上記半導体素子の室温におけるアバランシェ耐圧は、例えば６００Ｖ以上３０００Ｖ以下であってもよい。これにより、既存のシリコンからなる半導体素子に比べて損失を小さくできる。上記半導体素子はユニポーラデバイスなので、より高耐圧な素子を実現するためには炭化珪素半導体層の不純物濃度を低く、膜厚を大きくする。このとき炭化珪素半導体層の抵抗が大きくなるために、半導体素子のオン抵抗が大きくなり、損失が大きくなる。しかし、上記半導体素子のアバランシェ耐圧が３０００Ｖ以下であれば、上記半導体素子の損失を小さくすることができる。
本開示の一態様である半導体素子において、前記終端領域は、前記第１電極と接する第２導電型のガードリング領域と、前記第１主面の法線方向から見て前記ガードリング領域を囲み、かつ、前記ガードリング領域と接触していない、第２導電型のフローティング領域とを含んでもよい。これにより、半導体素子の耐圧をより高めることが可能になる。
本開示の一態様である半導体素子は、前記半導体基板内の前記第２主面と接する位置に配置された接触抵抗調整領域をさらに備えていてもよい。これにより、例えば不純物注入による、半導体基板と第２電極との間の接触抵抗調整が可能となる。
本開示の一態様である半導体素子において、前記接触抵抗調整領域は第１導電型を有していてもよい。これにより、半導体素子における半導体基板と第２電極の間のオーミック接触が確保される。
本開示の一態様である半導体素子において、前記第２電極はチタン（Ｔｉ）を含んでいてもよい。これにより、前記半導体基板の前記第２主面と前記第２電極との間の接触抵抗の調整が容易となる。
本開示の一態様である半導体素子において、前記第２電極の膜厚が１００ｎｍ以上２００ｎｍ以下であってもよい。
本開示の一態様である半導体素子において、前記第１電極は、前記炭化珪素半導体層とショットキー接合を形成してもよい。
本開示の他の一態様の半導体素子は、第１主面及び前記第１主面と反対側の第２主面を有する第１導電型の半導体基板と、前記半導体基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層上に配置された第１電極と、前記半導体基板の前記第２主面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、を備える半導体素子であって、前記半導体素子は、前記第２電極よりも前記第１電極が正となる電圧を前記第１電極と前記第２電極との間に印加した際に非線形な電流−電圧特性を有し、前記電流−電圧特性のオン状態の領域において、２５℃における電流に対する電圧の増加量をｄＲｆ25、１５０℃における電流に対する電圧の増加量をｄＲｆ150としたとき、
１＜ｄＲｆ150／ｄＲｆ25＜１．５
を満たす。これにより、半導体素子のオン状態における抵抗の温度変化を抑制できる。
本開示の他の一態様である半導体素子において、
１＜ｄＲｆ150／ｄＲｆ25≦１．３５
を満たしてもよい。
本開示の他の一態様である半導体素子において、上記半導体素子の室温におけるアバランシェ耐圧は、６００Ｖ以上３０００Ｖ以下であってもよい。これにより、既存のシリコンからなる半導体素子に比べて損失を小さくできる。
本開示の他の一態様である半導体素子において、前記第１電極は、前記炭化珪素半導体層とショットキー接合を形成してもよい。
（第１の実施形態）
以下、図面を参照しながら、本開示の第１の実施形態について説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（半導体素子の構造）
図１から図１２を参照して、第１の実施形態に係る半導体素子１０００を説明する。
図１は、本実施形態に係る半導体素子１０００の概略を示す断面図である。
半導体素子１０００は、第１導電型の半導体基板１０１と、半導体基板１０１の第１主面上に配置された第１導電型のドリフト層１０２とを備える。ドリフト層１０２内には、第２導電型の終端領域１５０が配置されていてもよい。ドリフト層１０２と半導体基板１０１との間に、第１導電型のバッファ層１９１をさらに備えていてもよい。ドリフト層１０２およびバッファ層１９１は、第１導電型の炭化珪素半導体層に相当する。
ドリフト層１０２の表面２０１上には、第１電極１５９が配置されている。第１電極１５９は、ドリフト層１０２とショットキー接合を形成している。第１電極１５９は、ドリフト層１０２と接する面の縁部において、終端領域１５０と接していてもよい。
半導体基板１０１の第２主面２０２上には、第２電極１１０が配置されている。第２電極１１０は、半導体基板１０１とオーミック接合を形成している。なお、半導体基板１０１内の第２主面２０２と接する位置に接触抵抗調整領域１９２が設けられていてもよい。
終端領域１５０は、第１電極１５９の一部と接する第２導電型のガードリング領域１５１、および、第２導電型のフローティング領域であるＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域１５２とを含んでいてもよい。ＦＬＲ領域１５２は、半導体基板１０１の第１主面の法線方向から見て、ガードリング領域１５１を囲み、かつ、ガードリング領域１５１と接触しないように配置されている。なお、終端領域１５０は、半導体基板１０１の第１主面の法線方向から見て、ドリフト層１０２の表面の一部を囲む領域を有していればよく、例示する構成に限定されない。例えば、終端領域１５０は、半導体素子１０００の中心から外縁に向かって第２導電型の不純物濃度が変化するＪＴＥ（Ｊｕｎｃｔｉｏｎ−Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を有していてもよい。
図示するように、ドリフト層１０２上には絶縁膜１１１が配置されていてもよい。絶縁膜１１１は、ＦＬＲ領域１５２を覆い、かつ、ガードリング領域１５１の一部を覆っていてもよい。また、第１電極１５９の上には、表面電極１１２が配置されていてもよい。表面電極１１２の端面は絶縁膜１１１上に位置していてもよい。絶縁膜１１１の一部の上、および、表面電極１１２の一部の上には、パッシベーション膜１１４が配置されていてもよい。パッシベーション膜１１４は、表面電極１１２の上面の一部および端面を覆っていてもよい。また、第２電極１１０の下面、すなわち半導体基板１０１と反対側の面には裏面電極１１３が配置されていてもよい。
本実施形態の半導体素子１０００では、例えば、半導体基板１０１と第２電極１１０との接触抵抗Ｒｃが従来よりも高くなるように設定されている。このため、半導体素子１０００のオン状態の抵抗に対して接触抵抗Ｒｃの占める割合が大きい。接触抵抗Ｒｃは、温度の上昇に従って低くなるので、温度の上昇によるドリフト層１０２の抵抗Ｒｄの増加分を相殺することが可能になる。この結果、オン状態の抵抗の温度変化を従来よりも抑制できる。
（半導体素子１０００の動作）
金属と半導体からなるショットキー接合に対して、金属が半導体よりも負となる電圧を印加すると、接合界面において空乏層が延びる。同様に、ｐ型領域およびｎ型領域を含む半導体のｐｎ接合に対して、ｐ型領域がｎ型領域よりも負となる電圧を印加すると、接合界面において空乏層が延びる。接合界面での電界強度がある値に到達すると、空乏層にアバランシェ電流が流れ、それより高い電圧を印加できなくなる。本明細書ではこのアバランシェ電流が流れるときの電圧を「アバランシェ耐圧」と表記する。
以下、第１導電型をｎ型、第２導電型をｐ型として、半導体素子１０００の動作を説明する。半導体素子１０００では、第２電極１１０に対して第１電極１５９に正の電圧を印加することによって、第１電極１５９側から第２電極１１０側に電流が流れる。この方向を図１に矢印２０４で示し、この方向を順方向と定義する。順方向電圧とは、第２電極１１０よりも第１電極１５９が正となるように第１電極１５９と第２電極１１０との間に電圧を印加することをいう。
まず、炭化珪素を含み、ショットキー接合を有する従来の半導体素子の動作を説明する。ここで、従来の半導体素子とは、基本的には図１に示した半導体素子１０００と同様の形状を有しているが、半導体基板１０１と第２電極１１０の間の接触抵抗Ｒｃが低い点で半導体素子１０００と異なる。従来の半導体素子の接触抵抗Ｒｃは、室温において、１×１０-4Ωｃｍ2より小さく、例えば５×１０-5Ωｃｍ2以下である。
図２は、従来の半導体素子に対して順方向電圧を印加した際の順方向電流を示す電流−電圧特性の模式図である。図２において、温度Ｔ1のときの電流−電圧特性を特性線Ｌ10
、温度Ｔ1よりも高い温度Ｔ2のときの電流−電圧特性を特性線Ｌ20で示している。温度Ｔ1は例えば室温（ここでは２５℃）、温度Ｔ2は例えば１５０℃である。なお、これらの温度は、半導体内部の接合温度である。
温度Ｔ1において、従来の半導体素子に順方向電圧を印加すると、特性線Ｌ10で示すよ
うに、ある閾値電圧Ｖｔｈ1までは電流がほとんど流れないが、それ以上の順方向電圧を
印加することにより電流が流れる。この閾値電圧Ｖｔｈ1は第１電極１５９とドリフト層
１０２との間に形成されるショットキー障壁の大きさに依存する。ただし、閾値電圧Ｖｔｈ1は、ショットキー接合により決定されるショットキー障壁電位φｂの大きさとは異な
る。閾値電圧Ｖｔｈ1以上の電圧が印加され、順方向電流が流れると、順方向電圧の増分
ｄＶｆに対して順方向電流はほぼ線形に増加する。電流が流れる電圧領域では、特性線Ｌ10はほぼ直線で表される。この直線を延長して順方向電流がゼロとなるときの順方向電圧が閾値電圧Ｖｔｈ1に相当する。閾値電圧Ｖｔｈ1以上の電圧で従来の半導体素子はオン状態となる。
温度Ｔ2においても、同様に、電流が流れる電圧領域では、特性線Ｌ20はほぼ直線で表
される。この直線を延長して順方向電流がゼロとなるときの順方向電圧が閾値電圧Ｖｔｈ2に相当する。
順方向電流が流れる電圧領域において、順方向電流の増分をｄＩｆ、順方向電圧の増分をｄＶｆとすると、電流に対する電圧の増加量ｄＲｆは、下記式（１）で表すことができる。このｄＲｆが、上述したオン状態の抵抗、すなわち微分抵抗である。
ｄＶｆ／ｄＩｆ＝ｄＲｆ （１）
微分抵抗の起源は半導体素子の抵抗成分である。炭化珪素を含むパワー半導体素子の場合、６００Ｖ以上のアバランシェ耐圧を保証するように設定されることが多い。電極材料は主に金属から構成されており、半導体に比べて金属の抵抗は極めて小さい。このため、次式で示すように、微分抵抗ｄＲｆの主成分は、ドリフト層１０２の抵抗Ｒｄ、バッファ層１９１の抵抗Ｒｂ、半導体基板１０１の抵抗Ｒｓｕｂ、および、半導体基板１０１と第２電極１１０との接触抵抗Ｒｃである。
ｄＲｆ≒Ｒｄ＋Ｒｂ＋Ｒｓｕｂ＋Ｒｃ
なお、従来の半導体素子では、前述のように接触抵抗Ｒｃは１×１０-4Ωｃｍ2より小さ
いため、ここではゼロとして扱う（Ｒｃ＝０）。従って、後述する計算において、従来の半導体素子における微分抵抗ｄＲｆを、Ｒｄ＋Ｒｂ＋Ｒｓｕｂとみなすことがある。
温度Ｔ1およびＴ2のときの特性線Ｌ10、Ｌ20を比べると、次のことが分かる。
第１に、温度Ｔ2における閾値電圧Ｖｔｈ2は、温度Ｔ1における閾値電圧Ｖｔｈ1よりも小さい。これは、ショットキー障壁は温度が高くなると小さくなる傾向があるからである。
第２に、温度Ｔ1およびＴ2における微分抵抗をそれぞれｄＲｆ10、ｄＲｆ20とすると、ｄＲｆ20はｄＲｆ10よりも大きい。炭化珪素を含む半導体素子が使用される温度範囲（例えば−５０℃以上２００℃以下）においては、ドリフト層１０２の抵抗Ｒｄは温度上昇に伴い増加する。この影響を大きく受けて、従来の半導体素子においては、温度Ｔ2におけ
る微分抵抗ｄＲｆ20は、温度Ｔ1における微分抵抗ｄＲｆ10よりも大きくなる。
このように、温度によって閾値電圧Ｖｔｈおよび微分抵抗ｄＲｆが変化することにより、図２に示すように、温度の異なる２つの特性線が交差する点が出現する。本明細書では、温度Ｔ1が２５℃のときの特性線Ｌ10と、温度Ｔ2が１５０℃のときの特性線Ｌ20とが交差する点をクロスポイントＣＰ0と定義する。例えば、室温におけるアバランシェ耐圧が６００Ｖ以上となることを保証する従来の半導体素子では、クロスポイントＣＰ0における順方向電圧は１．１Ｖ以上１．２Ｖ以下、順方向電流は３Ａ以上４Ａ以下である。
Ｔ1、Ｔ2の温度がそれぞれ２５℃、１５０℃と異なっても同様の傾向が見られる。すなわち、ショットキー接合を有する従来の半導体素子において、半導体素子が使用されうる温度範囲内の異なる２つの温度における電流−電圧特性を示す特性線は１点で交差する。交差する点は、上記クロスポイントＣＰ0付近に位置することが多い。
従来の半導体素子では、温度Ｔ1においてオン状態の順方向電流がある順方向電流Ｉと
なるときの順方向電圧をＶ10、温度Ｔ2においてオン状態の順方向電流がある順方向電流
Ｉとなるときの順方向電圧をＶ20とすると、温度Ｔ1および温度Ｔ2における微分抵抗ｄＲｆ10およびｄＲｆ20は、下記式（２）および（３）で表される。
ｄＲｆ10＝ｄＶｆ／ｄＩｆ
＝（Ｖ10−Ｖｔｈ1）／Ｉ （２）
ｄＲｆ20＝ｄＶｆ／ｄＩｆ
＝（Ｖ20−Ｖｔｈ2）／Ｉ （３）
次に、本実施形態の半導体素子１０００の動作を説明する。
図３は、半導体素子１０００に対して順方向電圧を印加した際の順方向電流を示す電流−電圧特性の模式図である。図３において、温度Ｔ1のときの電流−電圧特性を特性線Ｌ1、温度Ｔ1よりも高い温度Ｔ2のときの電流−電圧特性を特性線Ｌ2で示している。温度Ｔ1は例えば室温（ここでは２５℃）、温度Ｔ2は例えば１５０℃である。また、比較のため
、図２を参照しながら前述した、従来の半導体素子における特性線Ｌ10、Ｌ20も破線で示している。
半導体素子１０００では、従来の半導体素子よりも、半導体基板１０１と第２電極１１０の間の接触抵抗Ｒｃが高い。半導体素子１０００における接触抵抗Ｒｃは、例えば、室温において１×１０-4Ωｃｍ2以上である。
図３では、半導体素子１０００において、温度Ｔ1においてオン状態の順方向電流があ
る順方向電流Ｉとなるときの順方向電圧をＶ1、温度Ｔ2においてオン状態の順方向電流がある順方向電流Ｉとなるときの順方向電圧をＶ2とする。同様に、従来の半導体素子にお
いて、温度Ｔ1においてオン状態の順方向電流がある順方向電流Ｉとなるときの順方向電
圧をＶ10、温度Ｔ2においてオン状態の順方向電流がある順方向電流Ｉとなるときの順方
向電圧をＶ20とする。
温度Ｔ1において、半導体素子１０００の特性線Ｌ1は、従来の半導体素子の特性線Ｌ10と比べると、同じ閾値電圧Ｖｔｈ1を示すが、電流が流れる電圧領域における傾きが異な
っている。半導体素子１０００の特性線Ｌ1は、従来の半導体素子の特性線Ｌ10に対して
、下式（４）に示すように、順方向電流がＩとなるときにΔＶT1、すなわちＩ×Ｒｃ（Ｖ）だけ電圧降下する。すなわち、半導体素子１０００の微分抵抗ｄＲｆは、Ｒｃの分だけ従来よりも増加する。
ΔＶT1＝Ｖ1−Ｖ10＝Ｉ×Ｒｃ（Ｖ） （４）
一方、温度Ｔ2（例えば１５０℃）において、半導体素子１０００の特性線Ｌ2は、従来の半導体素子の特性線Ｌ20に対してあまり変化していない。これらの特性線Ｌ2、Ｌ20に
おける閾値電圧および電流が流れる電圧領域における傾きは略等しい。温度Ｔ2における
半導体素子１０００の特性線Ｌ2は、従来の半導体素子の特性線Ｌ20に対して、順方向電
流がＩとなるときにΔＶT2だけ電圧降下する。すなわち、半導体素子１０００の温度Ｔ2
における微分抵抗ｄＲｆは、温度Ｔ1のときと同様に、従来の半導体素子の微分抵抗に対
して接触抵抗Ｒｃの分だけ増加する。しかし、温度Ｔ2における接触抵抗Ｒｃは温度Ｔ1のときの接触抵抗Ｒｃよりも小さいため、温度Ｔ2における、半導体素子１０００の微分抵
抗ｄＲｆと従来の半導体素子の微分抵抗との差は小さくなる。この結果、半導体素子１０００における、特性線Ｌ1およびＬ2が交差するクロスポイントＣＰは、図３に示すように、従来の半導体素子のクロスポイントＣＰ0に対して高電圧側および高電流側にシフトする。
温度Ｔ1およびＴ2における半導体素子１０００の微分抵抗をそれぞれｄＲｆ1、ｄＲｆ2とすると、微分抵抗ｄＲｆ1、ｄＲｆ2は、下記式（５）、（６）で表すことができる。式（６）において、高温では接触抵抗Ｒｃが小さくなることから、温度Ｔ2における電圧降
下をゼロ、すなわち、Ｖ20≒Ｖ2と仮定している。
ｄＲｆ1＝ｄＶｆ／ｄＩｆ
＝（Ｖ1−Ｖｔｈ1）／Ｉ （５）
ｄＲｆ2＝ｄＶｆ／ｄＩｆ
＝（Ｖ2−Ｖｔｈ2）／Ｉ
≒（Ｖ20−Ｖｔｈ2）／Ｉ
＝ｄＲｆ20 （６）
ここで、従来の半導体素子、および、半導体素子１０００において、温度Ｔ2の微分抵
抗を、温度Ｔ1（室温）の微分抵抗で規格化した値をそれぞれＤ0、Ｄとする。本明細書では、これらの値Ｄ0、Ｄを「微分抵抗比」と呼ぶ。微分抵抗比Ｄ0、Ｄは、下記式（７）、（８）のように表される。
Ｄ0＝ｄＲｆ20／ｄＲｆ10 （７）
Ｄ＝ｄＲｆ2／ｄＲｆ1 （８）
半導体素子１０００の微分抵抗比Ｄは、式（８）、（５）、（６）、（４）、（２）および（７）を用いると、従来の半導体素子における微分抵抗比Ｄ0を用いた式（９）で表す
ことができる。
Ｄ＝ｄＲｆ2／ｄＲｆ1
≒ｄＲｆ20／｛（Ｖ1−Ｖｔｈ1）／Ｉ｝
＝ｄＲｆ20／｛（Ｖ10＋ＩＲｃ−Ｖｔｈ1）／Ｉ｝
＝ｄＲｆ20／｛（Ｖ10−Ｖｔｈ1）／Ｉ＋Ｒｃ｝
＝ｄＲｆ20／（ｄＲｆ10＋Ｒｃ）
＝Ｄ0・ｄＲｆ10／（ｄＲｆ10＋Ｒｃ） （９）
式（９）から、Ｄ／Ｄ0を求めると、式（１０）が得られる。
Ｄ／Ｄ0≒１／（１＋Ｒｃ／ｄＲｆ10） （１０）
半導体素子１０００において、温度Ｔ1および温度Ｔ2との微分抵抗の変化量を、従来の半導体素子よりも小さくするためには、式（１０）のＤ／Ｄ0が１未満であればよい（た
だし、Ｄ≧１、Ｄ0＞１）。
すなわち、
１／（１＋Ｒｃ／ｄＲｆ10）＜１ （１１）
であればよい。式（１２）に示すように、半導体素子１０００の微分抵抗比Ｄは、従来の半導体素子の微分抵抗比Ｄ0と比べて１０％以上小さくなってもよい。
１／（１＋Ｒｃ／ｄＲｆ10）≦０．９ （１２）
式（１２）から、接触抵抗Ｒｃの範囲は、例えば式（１３）で表される。
Ｒｃ≧（ｄＲｆ10）／９ （１３）
前述したように、従来の半導体素子の微分抵抗ｄＲｆ10は、次式（１４）で表わされる。ｄＲｆ10＝Ｒｄ＋Ｒｂ＋Ｒｓｕｂ＋Ｒｃ
≒Ｒｄ＋Ｒｂ＋Ｒｓｕｂ （１４）
式（１３）、（１４）から、次式（１５）が得られる。
Ｒｃ／（Ｒｄ＋Ｒｓｕｂ＋Ｒｂ）≧０．１１ （１５）
式（１５）から、接触抵抗Ｒｃと、ドリフト抵抗に対する接触抵抗の割合Ｒｃ／Ｒｄとの関係を算出できる。
ここでは、半導体素子１０００が６００Ｖ以上３０００Ｖ以下のアバランシェ耐圧（ＢＶｄ）を有するときのドリフト抵抗をＲｄとして、接触抵抗Ｒｃとドリフト抵抗Ｒｄの関係を計算した。
計算では、ドリフト層１０２を炭化珪素４Ｈ−ＳｉＣのエピタキシャル層とした。ドリフト層１０２の濃度および厚さを変えて、６００Ｖ以上３０００Ｖ以下の所定の耐圧が得られるときのドリフト抵抗Ｒｄを求めた。バッファ層１９１および半導体基板１０１の抵抗Ｒｂ、Ｒｓｕｂは一定とした。ここでは、バッファ層１９１は、４Ｈ−ＳｉＣのエピタキシャル層であり、その濃度を１×１０18ｃｍ-3、厚さを０．５μｍとした。半導体基板１０１は４Ｈ−ＳｉＣ（０００１）基板であり、その抵抗率を０．０２Ωｃｍ、厚さを３５０μｍとした。なお、アバランシェ耐圧は、半導体素子１０００に設けられた終端領域１５０の半導体基板側のｐｎ接合端で決定されるものとし、ｐｎ接合の深さはドリフト層１０２の表面２０１から１μｍとした。
計算結果を図４に示す。図４の横軸はドリフト抵抗に対する接触抵抗の割合Ｒｃ／Ｒｄ、縦軸は接触抵抗Ｒｃである。図４に示す線３０１は、式（１５）に対応するグラフであり、線３０１上およびその右上の領域Ａが式（１５）に相当する領域である。この結果からわかるように、接触抵抗Ｒｃとドリフト抵抗Ｒｄの比Ｒｃ／Ｒｄは、例えば０．１３以上であってもよい。また、接触抵抗Ｒｃは、例えば１×１０-4Ωｃｍ2以上であってもよい。なお、半導体素子１０００のアバランシェ耐圧を６００Ｖ以上３０００Ｖ以下に設定する観点から、Ｒｃ／Ｒｄは０．６５以下であってもよい。また、接触抵抗Ｒｃは５．５×１０-4Ωｃｍ2以下であってもよい。従って、接触抵抗Ｒｃおよびドリフト抵抗Ｒｄは、例えば、線３０１、線３０２および線３０３で囲まれた領域Ａ内で設定されてもよい。
また、接触抵抗Ｒｃは３×１０-4Ωｃｍ2以下であってもよい。図４に示すグラフにおいて、接触抵抗Ｒｃが３×１０-4Ωｃｍ2であるときの接触抵抗Ｒｃとドリフト抵抗Ｒｄの比Ｒｃ／Ｒｄは０．１５である。したがって、接触抵抗Ｒｃとドリフト抵抗Ｒｄの比Ｒｃ／Ｒｄは、０．１５以上であってもよい。
図５は、アバランシェ耐圧ＢＶｄと接触抵抗Ｒｃとの関係を示す図である。図５のグラ
フは、図４と同じ計算結果に基づいている。
図５に示す線３０５上およびその左上の領域Ｂが式（１５）に相当する領域である。先に述べたように、炭化珪素を含むユニポーラデバイスは主に６００Ｖ以上の耐圧領域での使用が望まれている。これを鑑みると、接触抵抗Ｒｃは１×１０-4Ωｃｍ2以上であってもよい。また、３０００Ｖ程度の耐圧で使用するためには、接触抵抗Ｒｃは５．５×１０-4Ωｃｍ2以下であってもよい。従って、接触抵抗Ｒｃおよびアバランシェ耐圧は、図５に示す線３０５、線３０６および線３０７で囲まれた領域Ｂ内に設定されてもよい。
（半導体素子１０００の製造方法）
図６Ａから図９Ｂを参照しながら、本実施形態に係る半導体素子１０００の製造方法を説明する。図６Ａから図９Ｂは、それぞれ、半導体素子１０００の製造方法を説明するための工程断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
図６Ａに示すように、半導体基板１０１の上に高抵抗でｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファ層１９１を堆積してもよい。バッファ層１９１の不純物濃度は、例えば、１×１０18ｃｍ-3であり、バッファ層１９１の厚さは例えば０．５μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成される。ドリフト層１０２の不純物濃度及び厚さは、例えば、それぞれ、１．６×１０16ｃｍ-3及び５μｍである。
次に、図６Ｂに示すように、ドリフト層１０２の上に、例えばＳｉＯ2からなるマスク
５０１を形成した後、Ａｌイオンなどのｐ型の不純物イオンをドリフト層１０２に注入する。これにより、ドリフト層１０２に、ガードリング注入領域１５１０およびＦＬＲ注入領域１５２０を含む終端注入領域１５００が形成される。終端注入領域１５００、ガードリング注入領域１５１０およびＦＬＲ注入領域１５２０は、それぞれ、後に、終端領域１５０、ガードリング領域１５１およびＦＬＲ領域１５２となる。終端注入領域１５００、ガードリング注入領域１５１０およびＦＬＲ注入領域１５２０の注入ドーズ量はいずれも４．６×１０15ｃｍ-2であり、不純物注入時には半導体基板１０１は例えば３００℃以上５００℃以下に加熱されていてもよい。このとき、終端領域１５０とドリフト層１０２の間に形成されるｐｎ接合までの接合深さが、ドリフト層１０２の表面２０１から例えば１μｍ程度になるように不純物注入エネルギーが調整される。不純物注入後、マスク５０１は除去される。
次に、図７Ａに示すように、半導体基板１０１の第２主面２０２に対し、例えばＮイオンを注入し、後に接触抵抗調整領域１９２となる裏面注入領域１９２０を形成する。ここでは、裏面注入領域１９２０の注入ドーズ量は１×１０15ｃｍ-2であり、不純物注入時には半導体基板１０１は例えば室温以上５００℃以下に加熱されていてもよい。この不純物注入は、後に示す半導体基板１０１と第２電極１１０との間の接触抵抗を調整するために用いられる。したがって、この不純物注入工程は実施しなくてもよいし、Ｎに限らず第１導電型（ここではｎ型）を示す他の不純物を注入してもよい。さらには第２導電型（ここではｐ型）を示す不純物を注入してもよいし、不活性ガスまたは金属などのイオンを注入してもよい。ただし、接触抵抗調整領域１９２は最終的に第１導電型となってもよい。また、不純物注入時には半導体基板１０１を加熱しなくてもよい。または、不純物注入工程に変わり、半導体基板１０１の第２主面２０２に凹凸を設けるなどの表面改質を行ってもよい。但し、裏面注入領域１９２０の形成および半導体基板１０１の第２主面２０２の表面改質は、半導体基板１０１と第２電極１１０との間でオーミック接合が形成されるような条件で行われる。
次に、１５００℃以上１９００℃以下の温度で熱処理することにより、終端注入領域１５００、ガードリング注入領域１５１０、ＦＬＲ注入領域１５２０、裏面注入領域１９２０から、それぞれ、終端領域１５０、ガードリング領域１５１、ＦＬＲ領域１５２、接触抵抗調整領域１９２が形成される。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。もちろん、半導体基板１０１の第２主面２０２に対しても同様に、カーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２の表面２０１および、半導体基板１０１の第２主面２０２に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２の表面２０１および半導体基板１０１の第２主面２０２を清浄化してもよい。
次に、図７Ｂに示すように、半導体基板１０１の第２主面２０２側に、例えばチタン（Ｔｉ）を１００ｎｍ以上２００ｎｍ以下程度堆積した後、８００℃以上１０５０℃以下で熱処理することにより第２電極１１０を形成する。第２電極１１０は半導体基板１０１の第２主面２０２とオーミック接合を形成するが、接触抵抗調整領域１９２によりその接触抵抗は室温で１×１０-4Ωｃｍ2以上に調整される。ここでは電極材料としてＴｉを選択したが、半導体基板１０１と反応することによりシリサイドまたはカーバイドを形成できる金属を含んでいれば他の金属であってもよい。選択した金属材料により個別に熱処理温度を選択してもよい。また、接触抵抗が所望の値になるのであれば、熱処理温度は、例えば室温以上８００℃以下であってもよい。
次に、ドリフト層１０２表面に例えばＳｉＯ2からなる絶縁膜を形成する。絶縁膜の厚
さは例えば３００ｎｍである。次にフォトレジストによるマスクを形成して例えばウェットエッチングによりガードリング領域１５１の一部、および、ガードリング領域１５１の内側のドリフト層１０２を露出させる。その後マスクを除去する。このようにして、図８Ａに示すように、開口を有する絶縁膜１１１が得られる。
次に、開口を有する絶縁膜１１１および開口に露出したドリフト層１０２の全面を覆うように、第１電極用導電膜が堆積される。第１電極用導電膜は例えば、Ｔｉ、Ｎｉ、Ｍｏ等である。第１電極用導電膜の厚さは例えば２００ｎｍである。この後フォトレジストによるマスクを形成して、少なくとも絶縁膜１１１から露出したドリフト層１０２を覆う部分が残るように第１電極用導電膜をパターニングする。これにより、図８Ｂに示すように、第１電極１５９が得られる。図８Ｂの例では、第１電極１５９の端部は絶縁膜１１１上にある。第１電極１５９は、暴露されたドリフト層１０２、およびガードリング領域１５１の一部と接している。その後、第１電極１５９を有する半導体基板１０１を１００℃以上７００℃以下の温度で熱処理する。これにより、第１電極１５９は、ドリフト層１０２とショットキー接合を形成する。
次に、第１電極１５９および絶縁膜１１１の上方に表面電極用導電膜を堆積する。表面電極用導電膜は、例えばＡｌを含む４μｍ程度の金属膜である。表面電極用導電膜上にマスクを形成して不要な部分をエッチングすることで絶縁膜１１１の一部を露出させる。表面電極用導電膜をウェットエッチングする際には、第１電極１５９が露出しないように表面電極用導電膜のエッチング条件を調整してもよい。表面電極用導電膜の一部をエッチングした後にマスクを除去することで、図９Ａに示すような表面電極１１２が形成される。
次に、必要に応じて図９Ａに示したパッシベーション膜１１４を形成する。まず、露出した絶縁膜１１１および表面電極１１２の上方に、例えばＳｉＮからなるパッシベーション膜１１４を形成する。その後、表面電極１１２の上部に形成されたパッシベーション膜１１４が暴露するような開口を有するマスクを準備し、例えばドライエッチングによりパッシベーション膜の一部をエッチングして表面電極１１２の一部を露出させる。その後、マスクを除去する。これにより、図９Ａに示すように、表面電極１１２上の一部が開口されたパッシベーション膜１１４が得られる。パッシベーション膜１１４は絶縁体であればよく、例えばＳｉＯ2膜でもよいし、ポリイミドなどの有機膜であってもよい。
次に、図９Ｂに示すように、必要に応じて裏面電極１１３が形成される。裏面電極１１３の形成プロセスは、上記のパッシベーション膜１１４の形成工程の前であってもよいし、表面電極１１２の形成工程の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、Ｎｉ、Ａｇの順に堆積する。Ｔｉ、Ｎｉ、Ａｇの厚さはそれぞれ、例えば０．１μｍ、０．３μｍ、０．７μｍである。以上の工程を経て、半導体素子１０００が形成される。
（実施例）
図１０は、実施例の半導体素子の順方向の電流−電圧特性の一例を示す図である。室温（２５℃）および１５０℃における特性を、それぞれ、実線および破線で示している。
実施例の半導体素子は約２ｍｍ×２ｍｍの正方形状のチップ形状を有し、室温において８００Ｖ以上のアバランシェ耐圧を有する。図１０に示すように、実施例の半導体素子では、室温における順方向電流は、電圧１．３５Ｖで１０Ａ程度、電圧１．５Ｖで１４Ａ程度である。
比較のため、炭化珪素製のショットキーバリアダイオードで同様の仕様を満たす比較例の半導体素子を複数準備した。比較例の半導体素子の定格電圧は６００Ｖまたは６５０Ｖ程度、定格電流は１０Ａ程度である。
実施例および比較例の半導体素子の特性を比較したところ、以下のことが分かった。
比較例の半導体素子では、クロスポイントにおける電流値は概ね３Ａ以上４Ａ以下であったが、実施例の半導体素子では、クロスポイントにおける電流値は概ね１０Ａ程度であった。従って、図３を参照しながら説明したように、実施例の半導体素子のクロスポイントは、比較例の半導体素子のクロスポイントに対して、順方向電圧が大きい側、かつ、順方向電流が大きい側にシフトしていることが確認された。
次に、実施例の半導体素子における微分抵抗ｄＲｆの温度依存性を調べた。
まず、図１０に示す特性から、実施例の半導体素子における２５℃および１５０℃のときの微分抵抗を算出した。実施例の半導体素子では、図２及び図３に示したような折線で表される電流−電圧特性ではなく、図１０に示したように順方向電圧が大きくなるにつれて、順方向電流は緩やかなカーブを描きながら上昇し、その後ほぼ線形となる。ここでは、電流が５Ａ以上１５Ａ以下の領域を直線近似し、２５℃および１５０℃のときの微分抵抗ｄＲｆ25、ｄＲｆ150を求めた。同様にして、７５℃、１２５℃、１７５℃のときの微
分抵抗ｄＲｆを電流−電圧特性から求めた。結果を図１１に示す。
図１１は、実施例の半導体素子における微分抵抗ｄＲｆの温度依存性を示す図である。横軸は温度、縦軸は微分抵抗比Ｄである。微分抵抗比Ｄは、式（８）に示したように、各温度の微分抵抗を２５℃における微分抵抗ｄＲｆ25で規格化した値である。この例では、１５０℃における微分抵抗比Ｄ150は、
Ｄ150＝ｄＲｆ150／ｄＲｆ25＝１．３５
であった。
一方、比較例の半導体素子において、電流−電圧特性のうち定格電流の０．５倍から１．５倍の電流領域を直線近似し、１５０℃のときの微分抵抗比Ｄ150を算出したところ、Ｄ150は１．５より大きいことが確認できた。この結果から、実施例の半導体素子が、市販品である比較例の半導体素子よりも微分抵抗の温度変化を小さくできることが分かった。これは、実施例の半導体素子が比較例の半導体素子よりも高い接触抵抗Ｒｃを有しており、高温になると接触抵抗Ｒｃが低くなることで、温度上昇によるオン状態の半導体素子の抵抗の増加を抑えることができるからと考えられる。
実施例の半導体素子の室温における接触抵抗Ｒｃは、ドリフト層の濃度および半導体素子において電流が流れる部分の面積が異なる複数の半導体素子を比較することで、３×１０-4Ωｃｍ2と見積もられた。また、本発明者による実験結果から、１５０℃では、接触抵抗Ｒｃは、室温時の接触抵抗Ｒｃに対して少なくとも５０％以上９０％以下低減していると見積もられた。接触抵抗Ｒｃをさらに調整することにより、微分抵抗の温度変化をさらに小さくすることも可能である。
例えば、接触抵抗Ｒｃを調整することにより、１５０℃のときの微分抵抗比Ｄ150を１
．５未満に抑えることが可能である。接触抵抗Ｒｃを調整することにより、１５０℃のときの微分抵抗比Ｄ150を１．３５以下に抑えることも可能である。なお、本実施例ではｄ
Ｒｆ150＞ｄＲｆ25であることから、微分抵抗比Ｄ150は１よりも大きい。従って、Ｄ150
は、１＜Ｄ150＜１．５を満たしてもよい。また、Ｄ150は、１＜Ｄ150≦１．３５を満た
してもよい。これにより、微分抵抗の温度変化を従来よりも低減できる。
なお、半導体素子の室温における接触抵抗Ｒｃは、半導体素子のオン状態の抵抗から、基板抵抗Ｒｓｕｂ、ドリフト抵抗Ｒｄおよびバッファ層の抵抗Ｒｂを差し引くことによって算出することも可能である。オン状態の抵抗（微分抵抗ｄＲｆ）は電流−電圧特性から求められる。基板抵抗Ｒｓｕｂ、ドリフト抵抗Ｒｄおよびバッファ層の抵抗Ｒｂは、半導体基板、ドリフト層およびバッファ層の不純物濃度、厚さなどから算出してもよい。
図１２は、実施例の半導体素子の、順方向電流が１０Ａのときの順方向電圧Ｖｆの温度依存性を示す図である。
一般的にＳＢＤの順方向電圧Ｖｆは温度上昇とともに高くなる。これに対し、実施例の半導体素子の順方向電圧Ｖｆは、室温から１５０℃までの温度領域ではほぼ同じであり、１５０℃を超えると温度とともに上昇する。この結果から、接触抵抗Ｒｃを制御することにより、室温と１５０℃とで順方向電圧Ｖｆがほとんど変化しない特性を実現できることが確認された。言い換えると、半導体素子のオン状態における抵抗の温度変化を抑制できることが確認された。
なお、上記実施例の半導体素子は、室温において８００Ｖ以上のアバランシェ耐圧を有しているが、本実施形態の半導体素子のアバランシェ耐圧は上記に限定されない。本実施形態の半導体素子は、例えば、ユニポーラデバイスが活用されうる６００Ｖ以上３０００Ｖ以下のアバランシェ耐圧を有していてもよい。また、室温においてドリフト抵抗に対する接触抵抗の割合が大きいほど、より効果的に微分抵抗の変化を抑制できることから、ドリフト抵抗が比較的小さい１２００Ｖ以下のアバランシェ耐圧を有する半導体素子に本実施形態を適用してもよい。
（変形例）
以下、本実施形態の半導体素子の変形例を説明する。
図１３は、本実施形態の変形例に係る半導体素子２０００を示す断面図である。
半導体素子２０００は、第２導電型のバリア領域１５３が設けられている、いわゆるＪＢＳ構造を有する。バリア領域１５３は、終端領域１５０、ガードリング領域１５１およびＦＬＲ領域１５２と同一のプロセスで形成されてもよい。なお、隣接するバリア領域１５３間で順方向電流が阻害されないように、隣接するバリア領域１５３間のドリフト層１０２の濃度は、その下方のドリフト層１０２の濃度と同等またはそれ以上でもよい。
半導体素子２０００では、バリア領域１５３がドリフト層１０２に形成されているので、図１に示す半導体素子１０００よりも高い微分抵抗ｄＲｆを有する。しかしながら、微分抵抗ｄＲｆの温度依存性は、半導体素子１０００と同様の傾向を示し、接触抵抗Ｒｃを調整することによって微分抵抗ｄＲｆの温度変化を抑制できる。例えば、接触抵抗Ｒｃを調整することにより、ｄＲｆ150／ｄＲｆ25を１．５未満にすることができる。また、接触抵抗Ｒｃを調整することにより、ｄＲｆ150／ｄＲｆ25を１．３５以下にしてもよい。
本開示の半導体素子の構成および各構成要素の材料は、上記に例示した構成および材料に限定されない。例えば、第１電極１５９の材料は、上記に例示したＴｉ、ＮｉおよびＭｏに限定されない。第１電極１５９は、ドリフト層１０２とショットキー接合するその他の金属、並びにそれらの合金及び化合物からなる群から選択したものを使用してもよい。
また、第１電極１５９の上部であって、表面電極１１２の下部に、例えばＴｉＮを含むバリア膜を形成してもよい。バリア膜の厚さは、例えば５０ｎｍである。
また、本開示の実施形態では、半導体基板の厚さが３５０μｍの場合について説明したが、これに限定されない。半導体素子の特性の温度依存性は主にドリフト抵抗が支配的であり、ドリフト抵抗に対して半導体基板の抵抗の温度変化は小さいため、半導体基板の厚さを低減してもよい。
また、本開示の実施形態では、炭化珪素が４Ｈ−ＳｉＣである例について説明したが、炭化珪素は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の第１主面が（０００１）面からオフカットした面である例について説明したが、ＳｉＣ基板の第１主面は、（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であってもよい。また、半導体基板１０１としてＳｉ基板を用いてもよい。Ｓｉ基板上に、３Ｃ−ＳｉＣのドリフト層を形成してもよい。この場合、３Ｃ−ＳｉＣのドリフト層に注入された不純物イオンを活性化するためのアニールを、Ｓｉ基板の融点以下の温度で実施してもよい。
なお、上記の実施形態においては、半導体素子がＳＢＤである例について説明したがこれに限定されない。本開示における半導体素子は、例えば、ＭＩＳＦＥＴであってもよい。
本開示は、例えば、民生用、車載用、産業機器用等の電力変換器に搭載されるパワー半導体デバイスに用いられ得る。
１０００、２０００ 半導体素子
１０１ 半導体基板
１０２ ドリフト層
１１０ 第２電極
１１１ 絶縁膜
１１２ 表面電極
１１３ 裏面電極
１１４ パッシベーション膜
１５０ 終端領域
１５１ ガードリング領域
１５２ ＦＬＲ領域
１５３ バリア領域
１５９ 第１電極
１９１ バッファ層
１９２ 接触抵抗調整領域
２０１ 表面
２０２ 第２主面

Claims (17)

  1. 第１主面及び前記第１主面と反対側の第２主面を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層上に配置された第１電極と、
    前記半導体基板の前記第２主面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と
    を備え、
    前記半導体基板の前記第２主面と前記第２電極との間の室温における接触抵抗をＲｃ、前記炭化珪素半導体層の前記第１主面の法線方向の室温における抵抗をＲｄとしたとき、０．１３≦Ｒｃ／Ｒｄ
    を満たす、半導体素子。
  2. 前記炭化珪素半導体層内に配置された第２導電型の終端領域をさらに備え、
    前記終端領域は、前記第１主面の法線方向から見て前記炭化珪素半導体層の表面の一部を囲んでおり、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接している、請求項１に記載の半導体素子。
  3. 前記接触抵抗は１×１０-4Ωｃｍ2以上である、請求項１または２に記載の半導体素子。
  4. 前記接触抵抗は３×１０-4Ωｃｍ2以下であり、かつ
    ０．１５≦Ｒｃ／Ｒｄ
    を満たす、請求項１から３のいずれかに記載の半導体素子。
  5. Ｒｃ／Ｒｄ≦０．６５
    を満たす、請求項１から４のいずれかに記載の半導体素子。
  6. 前記接触抵抗は５．５×１０-4Ωｃｍ2以下である、請求項１に記載の半導体素子。
  7. 前記半導体素子の室温におけるアバランシェ耐圧は６００Ｖ以上３０００Ｖ以下である、請求項１から６のいずれかに記載の半導体素子。
  8. 前記終端領域は、
    前記第１電極と接する第２導電型のガードリング領域と、
    前記第１主面の法線方向から見て前記ガードリング領域を囲み、かつ、前記ガードリング領域と接触していない、第２導電型のフローティング領域と、
    を含む、請求項２に記載の半導体素子。
  9. 前記半導体基板内の前記第２主面と接する位置に配置された接触抵抗調整領域をさらに備える、請求項１から８のいずれかに記載の半導体素子。
  10. 前記接触抵抗調整領域は第１導電型を有する、請求項９に記載の半導体素子。
  11. 前記第２電極はチタンを含む、請求項１から１０のいずれかに記載の半導体素子。
  12. 前記第２電極の膜厚が１００ｎｍ以上２００ｎｍ以下である、請求項１１に記載の半導体素子。
  13. 前記第１電極は、前記炭化珪素半導体層とショットキー接合を形成する、請求項１から１２のいずれかに記載の半導体素子。
  14. 第１主面及び前記第１主面と反対側の第２主面を有する第１導電型の半導体基板と、
    前記半導体基板の前記第１主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層上に配置された第１電極と、
    前記半導体基板の前記第２主面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、を備える半導体素子であって、
    前記半導体素子は、前記第２電極よりも前記第１電極が正となる電圧を前記第１電極と前記第２電極との間に印加した際に非線形な電流−電圧特性を有し、
    前記電流−電圧特性のオン状態の領域において、
    ２５℃における電流に対する電圧の増加量をｄＲｆ25、１５０℃における電流に対する電圧の増加量をｄＲｆ150としたとき、
    １＜ｄＲｆ150／ｄＲｆ25＜１．５
    を満たす、半導体素子。
  15. １＜ｄＲｆ150／ｄＲｆ25≦１．３５
    を満たす、請求項１４に記載の半導体素子。
  16. 室温におけるアバランシェ耐圧が６００Ｖ以上３０００Ｖ以下である、請求項１４または１５に記載の半導体素子。
  17. 前記第１電極は、前記炭化珪素半導体層とショットキー接合を形成する、請求項１４から１６のいずれかに記載の半導体素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019140138A (ja) * 2018-02-06 2019-08-22 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094815B2 (en) * 2017-05-12 2021-08-17 Mitsubishi Electric Corporation Semiconductor device and power conversion apparatus
CN110870079B (zh) * 2017-07-08 2024-01-09 株式会社Flosfia 半导体装置
JP7259829B2 (ja) * 2020-11-12 2023-04-18 株式会社レゾナック ＳｉＣエピタキシャルウェハ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03228365A (ja) 1990-02-02 1991-10-09 Sumitomo Electric Ind Ltd 半導体抵抗回路
JP4100652B2 (ja) 1999-08-10 2008-06-11 富士電機デバイステクノロジー株式会社 ＳｉＣショットキーダイオード
SE0101848D0 (sv) 2001-05-25 2001-05-25 Abb Research Ltd A method concerning a junction barrier Schottky diode, such a diode and use thereof
JP4463448B2 (ja) 2001-09-07 2010-05-19 パナソニック株式会社 ＳｉＣ基板及びＳｉＣ半導体素子の製造方法
JP4189415B2 (ja) * 2006-06-30 2008-12-03 株式会社東芝 半導体装置
US8106487B2 (en) * 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
JP5598015B2 (ja) * 2010-02-23 2014-10-01 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
JP2014011285A (ja) 2012-06-29 2014-01-20 Mitsubishi Electric Corp 半導体装置
JP5811977B2 (ja) * 2012-09-18 2015-11-11 株式会社デンソー 炭化珪素半導体装置
JP6222771B2 (ja) * 2013-11-22 2017-11-01 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019140138A (ja) * 2018-02-06 2019-08-22 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
JP7113220B2 (ja) 2018-02-06 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法

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