KR20140001947A - 반도체 장치 - Google Patents
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Abstract
MOSFET(1)은, 탄화규소 기판(10)과, 활성층(20)과, 게이트 산화막(30)과, 게이트 전극(40)을 구비하고 있다. 활성층(20)은, 게이트 전극(40)에 전압이 인가되는 것에 의해 반전층이 형성되는 p형 보디 영역(22)을 포함한다. 반전층에서의 전자의 이동도(μ)는, p형 보디 영역(22)의 채널 영역(29)에서의 억셉터 농도(Na)의 역수에 비례하는 상태보다 강하게 억셉터 농도(Na)에 의존한다. p형 보디 영역(22)의 채널 영역(29)에서의 억셉터 농도(Na)는 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이다. 채널 길이(L)는 0.43 ㎛ 이하이다. 채널 길이(L)는, d=D·Na -C로 나타내는 채널 영역(29)에서의 공핍층의 퍼짐 폭(d) 이상으로 되어 있다.
Description
본 발명은 반도체 장치에 관한 것이며, 보다 특정적으로는, 채널 저항을 저감할 수 있는 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고내압화, 저손실화, 고온 환경하에서의 사용 등을 가능하게 하기 위해, 반도체 장치를 구성하는 재료로서 탄화규소의 채용이 진행되고 있다. 탄화규소는, 종래부터 반도체 장치를 구성하는 재료로서 널리 사용되고 있는 규소에 비해 밴드갭이 큰 와이드 밴드갭 반도체이다. 이 때문에 반도체 장치를 구성하는 재료로서 탄화규소를 채용하는 것에 의해, 반도체 장치의 고내압화, 온 저항의 저감 등을 달성할 수 있다. 또한, 탄화규소를 재료로서 채용한 반도체 장치는, 규소를 재료로서 채용한 반도체 장치에 비해, 고온 환경하에서 사용된 경우의 특성의 저하가 작다고 하는 이점도 갖고 있다.
이러한 탄화규소를 재료로서 이용한 반도체 장치 중, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor) 등, 정해진 임계값 전압을 경계로 채널 영역에서의 반전층의 형성의 유무를 컨트롤하여, 전류를 도통 및 차단하는 반도체 장치에서는, 채널 이동도의 향상이나 온 저항의 저감에 대해서 여러 가지의 검토가 이루어지고 있다[예컨대 일본 특허 공개 제2000-150866호 공보(특허문헌 1), Fujihira et al., "Realization of Low On-Resistance 4H-SiC power MOSFETs by Using Retrograde Profile in P-Body", Materials Science Forum, Vols. 556-557, Silicon Carbide and Related Materials 2006, 2006년, p.827-830(비특허문헌 1) 및 Sei-Hyung Ryu et al., "Critical Issues for MOS Based Power Devices in 4H-SiC", Materials Science Forum, Vols. 615-617, 2009년, p.743-748(비특허문헌 2) 참조].
비특허문헌 1: Fujihira et al., "Realization of Low On-Resistance 4H-SiC power MOSFETs by Using Retrograde Profile in P-Body", Materials Science Forum, Vols. 556-557, Silicon Carbide and Related Materials 2006, 2006년, p.827-830
비특허문헌 2: Sei-Hyung Ryu et al., "Critical Issues for MOS Based Power Devices in 4H-SiC", Materials Science Forum, Vols.615-617, 2009년, p.743-748
그러나, 상기 탄화규소를 소재로서 채용한 MOSFET나 IGBT 등의 반도체 장치에서는, 채널 저항의 저감에 의한 온 저항의 억제가 한층 더 요구되고 있다.
그래서, 본 발명의 목적은 채널 저항을 저감할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 제1 국면에서의 반도체 장치는, 탄화규소로 이루어지는 기판과, 탄화규소로 이루어지고, 기판 위에 형성된 에피택셜 성장층과, 절연체로 이루어지고, 에피택셜 성장층에 접촉하여 배치된 게이트 절연막과, 게이트 절연막에 접촉하여 배치된 게이트 전극을 구비하고 있다. 에피택셜 성장층은, 도전형이 p형이고, 게이트 전극에 전압이 인가되는 것에 의해 게이트 절연막에 접촉하는 영역에 반전층이 형성되는 p형 보디 영역을 포함한다. 또한, 반전층에서의 전자의 이동도(μ)는, p형 보디 영역의 반전층이 형성되어야 하는 영역에서의 억셉터 농도(Na)의 역수에 비례하는 상태보다 강하게 억셉터 농도에 의존한다. p형 보디 영역의 반전층이 형성되어야 하는 영역에서의 억셉터 농도(Na)는 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이다. 반전층에서의 전자의 이동 방향을 따른 반전층의 길이인 채널 길이는 0.43 ㎛ 이하이고, 이 채널 길이는, C 및 D를 상수로 하여 d=D·Na -C로 나타내는, 반전층이 형성되어야 하는 p형 보디 영역의 영역에서의 공핍층의 퍼짐 폭(d) 이상으로 되어 있다.
또한, 본 발명의 제2 국면에서의 반도체 장치는, 탄화규소로 이루어지는 기판과, 탄화규소로 이루어지고, 기판 위에 형성된 에피택셜 성장층과, 절연체로 이루어지고, 에피택셜 성장층에 접촉하여 배치된 게이트 절연막과, 게이트 절연막에 접촉하여 배치된 게이트 전극을 구비하고 있다. 에피택셜 성장층은, 도전형이 p형이고, 게이트 전극에 전압이 인가되는 것에 의해 게이트 절연막에 접촉하는 영역에 반전층이 형성되는 p형 보디 영역을 포함한다. 또한, 게이트 절연막을 사이에 두고 게이트 전극에 대향하는 에피택셜 성장층의 표면과, 에피택셜 성장층을 구성하는 탄화규소의 (0001)면이 이루는 각은 8˚ 이하이다. p형 보디 영역의 반전층이 형성되어야 하는 영역에서의 억셉터 농도(Na)는, 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이다. 반전층에서의 전자의 이동 방향을 따른 반전층의 길이인 채널 길이는 0.43 ㎛ 이하이고, 이 채널 길이는, C 및 D를 상수로 하여 d=D·Na -C로 나타내는, 반전층이 형성되어야 하는 p형 보디 영역의 영역에서의 공핍층의 퍼짐 폭(d) 이상으로 되어 있다. 여기서, C 및 D는 반도체 장치의 구조에 의해 결정되는 상수이다. C는 양의 실수로서 0<C<1.0을 만족시킨다. 또한 D는 실수의 계수이다.
본 발명자는 반도체 장치의 채널 저항의 저감에 대해서 이하와 같이 상세한 검토를 행하고, 얻어진 지견에 기초하여 본 발명에 상도하였다.
즉, 탄화규소를 재료로서 이용한 반도체 장치에서는, 온 저항에 차지하는 채널 저항의 비율이 크다. 또한, 채널 저항은 채널 이동도의 역수와 채널 길이의 곱에 비례한다. 이 때문에 채널 이동도를 향상시키는 것, 및 채널 길이를 짧게 하는 것이, 채널 저항의 저감에 중요해진다.
일반적으로, 이동도(μ)는, 이온 산란에 의해 지배적인 영향을 받고, 억셉터 농도(이온 농도)(Na)의 역수에 비례한다[식 (1) 참조].
[수학식 1]
그러나, 게이트 절연막을 사이에 두고 게이트 전극에 대향하는 에피택셜 성장층의 표면이 이 에피택셜 성장층을 구성하는 탄화규소의 (0001)면에 가까운 면인 경우, 보다 구체적으로는, 게이트 절연막을 사이에 두고 게이트 전극에 대향하는 에피택셜 성장층의 표면과 이 에피택셜 성장층을 구성하는 탄화규소의 (0001)면이 이루는 각이 8˚ 이하인 경우, 이동도(μ)는 이온 산란에 더하여, p형 보디 영역 등을 형성하기 위한 이온 주입 및 그 후처리에서 발생한 결함이나 트랩의 영향을 받는다. 이 때문에, 이러한 경우, 이동도(μ)는 억셉터 농도의 영향을 보다 강하게 받는다. 이온 주입 및 그 후처리에서 발생한 결함이나 트랩의 밀도는, 주입 이온량에 의존하고, 억셉터 농도(Na)의 함수로 나타낼 수 있는 것으로 생각된다. 그리고, 본 발명자의 검토에 의하면, 이온 산란뿐만 아니라, 상기 결함이나 트랩의 영향도 받는 경우의 이동도(μ)는, 이하의 식 (2)로 표시된다.
[수학식 2]
또한, 식 (2)에서 A 및 B는 실수의 계수이다.
한편, 채널 저항은 채널 길이에 비례하기 때문에, 채널 길이를 짧게 하는 것에 의해 채널 저항을 저감할 수 있다. 그러나, 채널 길이를 짧게 하면, 단채널 효과(펀치 스루)가 발생하여, 내압의 저하나 오프 특성의 악화 등의 문제가 생긴다. 단채널 효과는, 채널 영역 단부에 형성되는 pn 접합 영역으로부터 채널 영역내에 공핍층이 퍼져, 채널 영역 전체가 공핍층이 되는 것에 의해 생긴다. 이 때문에, 단채널 효과의 발생을 억제하기 위해서는, 상기 pn 접합 영역으로부터 퍼지는 공핍층의 폭보다 큰 채널 길이를 확보해야 한다. 채널 영역 단부의 pn 접합 영역의 외측에서의 불순물 농도가 일정한 경우, 채널 영역에의 공핍층의 퍼짐 폭(d)은, 이하의 식 (3)'을 만족시킨다.
[수학식 3]
여기서, εSiC는 SiC(탄화규소)의 유전율, ε0은 진공의 유전율, Vd는 확산 전위, Vmax는 오프 상태에서 pn 접합에 인가되는 최대 전압(pn 접합의 순방향으로 전압이 인가되는 경우를 정, 역방향으로 전압이 인가되는 경우를 부로 한다), Nd는 도너 농도, e는 전하 소량(素量)이다.
그리고, 상기 식 (3)'은 실용적인 범위에서 근사적으로 이하의 식 (3)과 같이 나타낼 수 있다.
[수학식 4]
여기서, C 및 D는, 반도체 장치의 구조에 의해 결정되는 상수이다. C는 양의 실수로서 0<C<1.0을 만족시킨다. 또한 D는 실수의 계수이다.
그리고, 채널 저항(RON)은, 이동도의 역수와 채널 길이에 비례하기 때문에, 이하의 식 (4)로 나타낼 수 있다.
[수학식 5]
이 함수는 극소값을 취하고, Na=C/B에서, RON은 극소가 된다. 그리고, 반도체 장치에서의 일반적인 A 내지 D의 값을 고려하면, 억셉터 밀도(Na)는, 1×1016 ㎝-3 초과 2×1018 ㎝-3 미만인 것에 의해, RON을 충분히 저감할 수 있다. 또한, 억셉터 밀도(Na)가 이 범위에 있는 경우에서, 억셉터 밀도(Na)가 가장 낮고, 가장 공핍층의 퍼짐 폭(d)이 커지는 억셉터 밀도(Na)가 1×1016 ㎝-3인 경우의 공핍층의 퍼짐 폭(d)은, 식 (3)으로부터 0.43 ㎛가 된다. 즉, 상기 억셉터 밀도(Na)의 범위에서는, 채널 길이는 0.43 ㎛를 초과하는 범위가 될 필요는 없다. 그리고, 채널 길이가 0.43 ㎛를 초과하는 범위가 되는 것은, 불필요하게 채널 길이를 증대시켜, 채널 저항을 증대시킨다. 이 때문에 채널 길이는 0.43 ㎛ 이하로 하는 것이 바람직하다. 한편, 채널 길이의 하한값은 단채널 효과를 억제할 수 있는 채널 길이의 하한값에 의해 규정할 수 있다. 즉, 채널 길이를, d=D·Na -C로 나타내는, 반전층이 형성되어야 하는 p형 보디 영역의 영역[채널 영역(29)]에서의 공핍층의 퍼짐 폭(d) 이상으로 하는 것에 의해, 단채널 효과를 억제할 수 있다.
본 발명의 반도체 장치는, 반전층에서의 이동도(μ)가 억셉터 농도(Na)의 역수에 비례하는 상태보다 강하게 억셉터 농도(Na)에 의존하는 것으로서, 또는 게이트 절연막을 사이에 두고 게이트 전극에 대향하는 에피택셜 성장층의 표면과 에피택셜 성장층을 구성하는 탄화규소의 (0001)면이 이루는 각이 8˚ 이하로서, 반전층이 형성되어야 하는 영역에서의 억셉터 농도(Na)가 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이며, 채널 길이가 식 (3)으로 규정되는 d 이상 0.43 ㎛ 이하인 것에 의해, 단채널 효과의 발생을 억제하면서 채널 저항을 유효하게 저감하는 것이 가능하게 되어 있다.
이와 같이, 본 발명의 반도체 장치에 의하면, 채널 저항을 저감할 수 있는 반도체 장치를 제공할 수 있다.
상기 제1 국면에서의 반도체 장치에서는, 반전층에서의 전자의 이동도(μ)와, p형 보디 영역의 반전층이 형성되어야 하는 영역에서의 억셉터 농도(Na)와의 관계가, A 및 B를 양의 실수의 상수로 하여 1/μ=Aexp(B·Na)로 근사 가능하여도 좋다.
이러한 조건을 만족시키는 반도체 장치는, 억셉터 농도(Na) 및 채널 길이를 상기 범위로 하는 본 발명의 반도체 장치에, 특히 적합하다. 여기서, 「1/μ=Aexp(B·Na)로 근사 가능」인 상태란, 억셉터 농도(Na)만을 변수로 한 경우에, 적어도 4개의 억셉터 농도(Na)의 값에 대해서 1/μ과의 관계를 상기 지수 함수로 피팅한 경우에, 최소 제곱법에서 상관 계수가 0.99 이상이 되는 상태를 말한다.
상기 반도체 장치에서는, 상기 B의 값이 1×10-19 초과 1×10-16 미만이어도 좋다. 또한, 상기 반도체 장치에서는, A의 값이 0 초과 2 미만이어도 좋다. 이러한 조건을 만족시키는 반도체 장치는, 억셉터 농도(Na) 및 채널 길이를 상기 범위로 하는 본 발명의 반도체 장치에, 특히 적합하다.
상기 반도체 장치에서는, C 및 D의 값은, 각각 0.5<C<1.0 및 1×1014<D<1×1016을 만족시키고 있어도 좋다. 이러한 조건을 만족시키는 반도체 장치는, 억셉터 농도(Na) 및 채널 길이를 상기 범위로 하는 본 발명의 반도체 장치에, 특히 적합하다.
상기 반도체 장치에서는, p형 보디 영역은, 반전층이 형성되어야 하는 영역을 포함하도록 배치되고 억셉터 농도가 높은 고농도 영역과, 반전층에서의 전자의 이동 방향에서 고농도 영역에 인접하여, 반전층이 형성되어야 하는 영역을 포함하도록 배치되고 고농도 영역보다 억셉터 농도가 낮은 저농도 영역을 갖고 있어도 좋다.
이와 같이 하는 것에 의해, 고농도 영역에 의해 반전층이 형성되어야 하는 영역에서의 공핍층의 퍼짐 폭을 억제하여, 단채널 효과의 발생을 보다 확실하게 억제할 수 있다.
상기 반도체 장치에서는, 저농도 영역에서의 억셉터 농도는, 고농도 영역에서의 억셉터 농도의 1/2 이하로 되어 있어도 좋다.
이와 같이 농도차가 큰 고농도 영역을 배치하는 것에 의해, 단채널 효과의 발생을 한층 더 확실하게 억제할 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명의 반도체 장치에 의하면, 채널 저항을 저감할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 실시형태 1에서의 MOSFET의 구조를 도시하는 개략 단면도이다.
도 2는 실시형태 1에서의 MOSFET의 제조 수순의 개략을 도시하는 흐름도이다.
도 3은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 실시형태 2에서의 MOSFET의 구조를 도시하는 개략 단면도이다.
도 11은 실시형태 2에서의 MOSFET의 제조 수순의 개략을 도시하는 흐름도이다.
도 12는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 13은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 2는 실시형태 1에서의 MOSFET의 제조 수순의 개략을 도시하는 흐름도이다.
도 3은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 4는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 7은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 8은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 9는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10은 실시형태 2에서의 MOSFET의 구조를 도시하는 개략 단면도이다.
도 11은 실시형태 2에서의 MOSFET의 제조 수순의 개략을 도시하는 흐름도이다.
도 12는 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
도 13은 MOSFET의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에서 동일 또는 상당하는 부분에는 동일한 참조 번호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
우선, 본 발명의 일 실시형태인 실시형태 1에 대해서, 도 1에 기초하여 설명한다. 실시형태 1에서의 반도체 장치인 MOSFET(1)은, 탄화규소 기판(10)과, 탄화규소 기판(10)의 한쪽의 주면(主面)(10A) 위에 배치되고, 탄화규소로 이루어지는 에피택셜 성장층인 활성층(20)을 구비하고 있다.
탄화규소 기판(10)은, 단결정 탄화규소로 이루어지고, 질소, 인 등의 불순물(n형 불순물)을 포함하는 것에 의해 도전형이 n형(제1 도전형)으로 되어 있다. 활성층(20)은, 드리프트층(21)과, p형 보디 영역(22)과, n+ 소스 영역(24)과, p+ 콘택트 영역(25)을 포함하고 있다.
드리프트층(21)은, 탄화규소 기판(10) 위에 배치되고, 탄화규소 기판(10)보다 저농도의 n형 불순물을 포함하는 것에 의해 도전형이 n형으로 되어 있다. p형 보디 영역(22)은, 활성층(20)의 탄화규소 기판(10)과는 반대측의 주면을 포함하도록 배치되어 있다. p형 보디 영역(22)은, 알루미늄, 붕소 등의 불순물(p형 불순물)을 포함하는 것에 의해 도전형이 p형(제2 도전형)으로 되어 있다. n+ 소스 영역(24)은, 활성층(20)의 탄화규소 기판(10)과는 반대측의 주면을 포함하도록 p형 보디 영역(22) 내에 형성되어 있다. n+ 소스 영역(24)은, 드리프트층(21)보다 고농도의 n형 불순물을 포함하는 것에 의해, 도전형이 n형으로 되어 있다.
p+ 콘택트 영역(25)은, 활성층(20)의 탄화규소 기판(10)과는 반대측의 주면을 포함하도록 p형 보디 영역(22) 내에 형성되고, n+ 소스 영역(24)에서 봤을 때 p형 보디 영역(22)의 중앙측에 배치되어 있다. p+ 콘택트 영역(25)은, p형 불순물을 포함하는 것에 의해 도전형이 p형으로 되어 있다.
MOSFET(1)은, 또한 게이트 절연막으로서의 게이트 산화막(30)과, 게이트 전극(40)과, 소스 콘택트 전극(60)과, 층간 절연막(50)과, 소스 배선(70)과, 드레인 콘택트 전극(80)과, 이면 보호 전극(90)을 구비하고 있다.
게이트 산화막(30)은, 예컨대 이산화규소 등의 절연체로 이루어지고, 활성층(20)의 탄화규소 기판(10)과는 반대측의 주면 위에서 n+ 소스 영역(24) 및 p형 보디 영역(22)에 접촉하도록 연장되어 있다. 게이트 전극(40)은, 게이트 산화막(30) 위에 접촉하여 배치되고, p형 보디 영역(22) 위에서 연장되어 있다. 게이트 전극(40)은, 폴리실리콘, 알루미늄 등의 도전체로 이루어져 있다.
소스 콘택트 전극(60)은, 활성층(20) 위에서 n+ 소스 영역(24) 및 p+ 콘택트 영역(25)에 접하도록 배치되어 있다. 소스 콘택트 전극(60)은, 활성층(20) 위의 게이트 산화막(30)에 덮여 있지 않은 영역에 접하도록 배치되어 있다. 소스 콘택트 전극(60)은, 니켈 등의 도전체로 이루어져 있고, 적어도 활성층(20)에 접하는 영역이 실리사이드화하는 것에 의해 n+ 소스 영역(24)과 오믹 콘택트를 형성하고 있다.
층간 절연막(50)은, 게이트 전극(40) 위를 덮고, 게이트 산화막(30) 위에까지 연장되도록 배치되어 있다. 층간 절연막(50)은, 이산화규소 등의 절연체로 이루어져 있다. 소스 배선(70)은, 소스 콘택트 전극(60)에 접촉하여, 소스 콘택트 전극(60) 및 층간 절연막(50) 위를 덮도록 배치되어 있다. 소스 배선(70)은, 알루미늄 등의 도전체로 이루어져 있다.
드레인 콘택트 전극(80)은, 탄화규소 기판(10)의 활성층(20)과는 반대측의 주면 위에 접촉하여 배치되어 있다. 드레인 콘택트 전극(80)은, 니켈 등의 도전체로 이루어져 있고, 적어도 탄화규소 기판(10)에 접하는 영역이 실리사이드화하는 것에 의해 탄화규소 기판(10)과 오믹 콘택트를 형성하고 있다. 이면 보호 전극(90)은, 드레인 콘택트 전극(80) 위에 접촉하여, 드레인 콘택트 전극(80) 위를 덮도록 배치되어 있다. 이면 보호 전극(90)은 알루미늄 등의 도전체로 이루어져 있다.
다음에, MOSFET(1)의 동작에 대해서 설명한다. 도 1을 참조하면, 게이트 전극(40)의 전압이 임계값 전압 미만인 상태, 즉 오프 상태에서는, 드레인 콘택트 전극(80) 및 이면 보호 전극(90)에 전압이 인가되어도, p형 보디 영역(22)과 드리프트층(21) 사이의 pn 접합이 역바이어스가 되어, 비도통 상태가 된다. 한편, 게이트 전극(40)에 임계값 전압 이상의 전압을 인가하면, p형 보디 영역(22)의 게이트 산화막(30)과 접촉하는 부근의 영역인 채널 영역(29)에 반전층이 형성된다. 그 결과, n+ 소스 영역(24)과 드리프트층(21)이 전기적으로 접속되어, 화살표(α)를 따라 캐리어인 전자가 이동하여, 전류가 흐른다.
즉, 본 실시형태에서의 반도체 장치인 MOSFET(1)은 탄화규소 기판(10)과, 탄화규소로 이루어지고, 탄화규소 기판(10) 위에 형성된 에피택셜 성장층인 활성층(20)과, 활성층(20)에 접촉하여 배치된 게이트 산화막(30)과, 게이트 산화막(30)에 접촉하여 배치된 게이트 전극(40)을 구비하고 있다. 활성층(20)은, 도전형이 p형이고, 게이트 전극(40)에 전압이 인가되는 것에 의해 게이트 산화막(30)에 접촉하는 영역인 채널 영역(29)에 반전층이 형성되는 p형 보디 영역(22)을 포함한다. 그리고, MOSFET(1)에서는, 반전층에서의 전자의 이동도(μ)가, p형 보디 영역(22)의 반전층이 형성되어야 하는 영역인 채널 영역(29)에서의 억셉터 농도(Na)의 역수에 비례하는 상태보다 강하게 억셉터 농도(Na)에 의존한다. p형 보디 영역(22)의 채널 영역(29)에서의 억셉터 농도(Na)는 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이다. 또한, 반전층에서의 전자의 이동 방향(α)을 따른 반전층의 길이인 채널 길이(L)는 0.43 ㎛ 이하이고, 이 채널 길이(L)는 d=D·Na -C로 나타내는 채널 영역(29)에서의 공핍층의 퍼짐 폭(d) 이상으로 되어 있다.
또한, 본 실시형태에서의 MOSFET(1)에서는, 탄화규소 기판(10)에서 에피택셜 성장층인 활성층(20)이 형성되는 측의 주면(10A)과, 탄화규소 기판(10)을 구성하는 탄화규소의 (0001)면이 이루는 각이 8˚ 이하로 되어 있다. 이 때문에 게이트 산화막(30)을 사이에 두고 게이트 전극(40)에 대향하는 활성층(20)의 표면(22S)과, 활성층(20)을 구성하는 탄화규소의 (0001)면이 이루는 각은 8˚ 이하로 되어 있다. 그 결과, 전술한 바와 같이 반전층에서의 전자의 이동도(μ)는, p형 보디 영역(22)의 반전층이 형성되어야 하는 영역인 채널 영역(29)에서의 억셉터 농도(Na)의 역수에 비례하는 상태보다 강하게 억셉터 농도(Na)에 의존하고 있다.
그리고, 본 실시형태에서의 MOSFET(1)에서는, 반전층이 형성되어야 하는 채널 영역(29)에서의 억셉터 농도(Na)가 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이고, 채널 길이(L)가 식 (3)으로 규정되는 d 이상 0.43 ㎛ 이하인 것에 의해, 단채널 효과의 발생이 억제되면서 채널 저항이 저감되어 있다. 이와 같이, MOSFET(1)은 채널 저항이 저감된 반도체 장치로 되어 있다.
또한, MOSFET(1)에서는, 반전층에서의 전자의 이동도(μ)와, p형 보디 영역(22)의 반전층이 형성되어야 하는 채널 영역(29)에서의 억셉터 농도(Na)와의 관계가, A 및 B를 양의 실수의 상수로 하여 1/μ=Aexp(B·Na)로 근사 가능한 것이 바람직하다. 또한 상기 B의 값은 1×10-19 초과 1×10-16 미만인 것이 바람직하다. 또한, 상기 A의 값은 0 초과 2 미만인 것이 바람직하다. 또한 상기 C 및 D의 값은, 각각 0.5<C<1.0 및 1×1014<D<1×1016을 만족시키는 것이 바람직하다. 이러한 조건을 만족시키는 것에 의해, 보다 확실하게 MOSFET(1)의 단채널 효과를 억제하고, 채널 저항을 저감할 수 있다.
보다 구체적으로는, MOSFET(1)에서는, 예컨대 B의 값으로서 1.7×10-18, C의 값으로서 0.98을 채용할 수 있다. 이 경우의 최적의 억셉터 밀도(Na)는, 식 (4)에 기초하여 5.8×1017 ㎝-3이면 산출할 수 있다. 이 때, 식 (3)에 기초하여, 단채널 효과를 억제할 수 있는 최소의 채널 길이(L)는 0.01 ㎛이면 산출할 수 있다. 이러한 억셉터 밀도(Na) 및 채널 길이(L)를 채용하는 것에 의해, 예컨대 억셉터 밀도(Na)를 1×1016 ㎝-3, 채널 길이(L)를 0.5 ㎛로 한 경우에 비해, 30분의 1까지 채널 저항을 저감할 수 있다.
다음에, 본 실시형태에서의 MOSFET(1)의 제조 방법의 일례에 대해서, 도 2 내지 도 9를 참조하여 설명한다. 도 2를 참조하면, 본 실시형태에서의 MOSFET(1)의 제조 방법에서는, 우선 공정(S10)으로서 기판 준비 공정이 실시된다. 이 공정(S10)에서는, 도 3을 참조하면, 예컨대 승화법에 의해 제작된 단결정 탄화규소의 잉곳으로부터 채취되어, (0001)면이 이루는 각이 8˚ 이하인 주면(10A)을 갖는 탄화규소 기판(10)이 준비된다.
다음에, 공정(S20)으로서 에피택셜 성장 공정이 실시된다. 이 공정(S20)에서는, 도 3을 참조하면, 에피택셜 성장에 의해 탄화규소 기판(10)의 한쪽의 주면(10A) 위에, 도전형이 n형인 드리프트층(21)이 형성된다. 여기서, 도전형을 n형으로 하기 위한 n형 불순물로서는 질소, 인 등을 채용할 수 있다.
다음에, 공정(S30)으로서 제1 이온 주입 공정이 실시된다. 이 공정(S30)에서는, 도 4를 참조하면, 우선 드리프트층(21) 위에 개구(99A)를 갖는 마스크층(99)이 형성된다. 마스크층(99)은, 예컨대 이산화규소로 이루어지는 것을 채용할 수 있다. 그 후, 마스크층(99)을 마스크로 하여 이온 주입을 실시하는 것에 의해, 드리프트층(21)보다 고농도의 n형 불순물을 포함하는 n+ 영역(24A)이 형성된다.
다음에, 공정(S40)으로서 제1 등방성 에칭 공정이 실시된다. 이 공정(S40)에서는, 도 5를 참조하면, 공정(S30)에서 사용된 마스크층(99)에 대하여 등방성 에칭을 실시하는 것에 의해, 화살표로 나타내는 바와 같이 개구(99A)가 확대된다.
다음에, 공정(S50)으로서, 제2 이온 주입 공정이 실시된다. 이 공정(S50)에서는, 공정(S40)에서 개구(99A)가 확대된 마스크층(99)을 마스크로 하여 이온 주입을 실시하는 것에 의해, p형 불순물을 포함하는 p형 보디 영역(22)이 형성된다.
다음에, 공정(S60)으로서, 제3 이온 주입 공정이 실시된다. 이 공정(S60)에서는, 도 6을 참조하면, 공정(S50)에서 사용된 마스크층(99)이 일단 제거된 후, 적절한 위치에 개구(99A)를 갖는 마스크층(99)이 새로 형성된다. 그 후, 이 마스크층(99)을 마스크로 하여 이온 주입을 실시하는 것에 의해, 고농도의 p형 불순물을 포함하는 p+ 콘택트 영역(25)이 형성된다. 이 때, n+ 영역(24A) 중 p+ 콘택트 영역(25)이 형성되지 않은 영역이 n+ 소스 영역(24)이 된다.
다음에, 공정(S70)으로서 게이트 산화막 형성 공정이 실시된다. 이 공정(S70)에서는, 도 6 및 도 7을 참조하면, 공정(S60)에서 사용된 마스크층(99)이 제거된 후에, 열산화 처리가 실시되는 것에 의해, 게이트 산화막(30)이 되어야 하는 열산화막(30)이 형성된다. 이 열산화막(30)은, 드리프트층(21)의 탄화규소 기판(10)과는 반대측의 주면 전체를 덮도록 형성된다.
다음에, 공정(S80)으로서 게이트 전극 형성 공정이 실시된다. 이 공정(S80)에서는, 도 7 및 도 8을 참조하면, 열산화막(30) 위에 접촉하도록, 예컨대 폴리실리콘으로 이루어지는 게이트 전극(40)이 형성된다. 게이트 전극(40)의 형성은, 예컨대 스퍼터링에 의해 실시할 수 있다.
다음에, 공정(S90)으로서 콘택트 전극 형성 공정이 실시된다. 이 공정(S90)에서는, 도 8 및 도 9를 참조하면, 소스 콘택트 전극(60) 및 드레인 콘택트 전극(80)이 형성된다. 구체적으로는, 우선 n+ 소스 영역(24) 및 p+ 콘택트 영역(25)에서 소스 콘택트 전극(60)과 접촉해야 하는 영역 위의 열산화막(30)이, 에칭에 의해 제거된다. 다음에, 예컨대 소스 콘택트 전극(60) 및 드레인 콘택트 전극(80)을 형성해야 하는 원하는 영역에 니켈막이 증착법에 의해 형성된다. 또한, 이산화규소로 이루어지는 층간 절연막(50)이 게이트 전극(40), 소스 콘택트 전극(60)이 되어야 하는 니켈막 및 열산화막(30)의 상부 표면을 덮도록 형성된다. 다음에, 합금화 어닐링이 실시되는 것에 의해, 니켈막의 적어도 일부가 실리사이드화한다. 그 결과, n+ 소스 영역(24)과 오믹 콘택트를 형성하는 소스 콘택트 전극(60), 탄화규소 기판(10)과 오믹 콘택트를 형성하는 드레인 콘택트 전극(80), 및 층간 절연막(50)이 형성된다.
다음에, 공정(S100)으로서 배선 형성 공정이 실시된다. 이 공정(S100)에서는, 도 9 및 도 1을 참조하면, 소스 배선(70)과, 이면 보호 전극(90)이 형성된다. 구체적으로는, 예컨대 소스 콘택트 전극(60) 위의 층간 절연막(50)이 제거된 후에, 소스 콘택트 전극(60) 및 층간 절연막(50)을 덮고, 드레인 콘택트 전극(80)을 덮도록, 알루미늄을 증착한다. 이상의 프로세스에 의해, 본 실시형태에서의 MOSFET(1)의 제조 프로세스는 완료한다. 또한 상기 제조 프로세스에서는, 공정(S40)에서의 등방성 에칭에 의해 채널 길이(L)가 결정된다. 그리고, 채널 길이(L)를 0.1 ㎛ 이상으로 설정하는 것에 의해, 비교적 용이하게 채널 길이(L)의 값을 컨트롤하는 것이 가능해진다.
(실시형태 2)
다음에, 본 발명의 다른 실시형태인 실시형태 2에 대해서 설명한다. 도 10을 참조하면, 실시형태 2에서의 반도체 장치인 MOSFET(1)은, 기본적으로는 실시형태 1에서의 MOSFET(1)와 같은 구조를 가지며, 같은 효과를 발휘한다. 그러나, 실시형태 2에서의 MOSFET(1)은, p형 보디 영역(22)의 구성, 특히 채널 영역(29)의 구성에서 실시형태 1의 경우와는 상이하다.
도 10을 참조하면, 실시형태 2에서의 MOSFET(1)에서는, p형 보디 영역(22)은, 고농도의 억셉터를 포함하는 고농도 영역(22A)과, 고농도 영역(22A)을 둘러싸도록 배치되고, 고농도 영역(22A)보다 저농도의 억셉터를 포함하는 저농도 영역(22B)을 포함하고 있다. 또한, 게이트 산화막(30)은, n+ 소스 영역(24), 고농도 영역(22A) 및 저농도 영역(22B)에 접촉하도록 연장되어 있다. 게이트 전극(40)은, 고농도 영역(22A) 위부터 저농도 영역(22B) 위까지 연장되어 있다.
즉, 실시형태 2에서의 MOSFET(1)에서는, p형 보디 영역(22)은, 반전층이 형성되어야 하는 채널 영역(29)을 포함하도록 배치되고, 억셉터 농도가 높은 고농도 영역(22A)과, 반전층에서의 전자의 이동 방향(α)에서 고농도 영역(22A)에 인접하여, 채널 영역(29)을 포함하도록 배치되고, 고농도 영역(22A)보다 억셉터 농도가 낮은 저농도 영역(22B)을 갖고 있다. 이것에 의해, 실시형태 2에서의 MOSFET(1)에서는, 고농도 영역(22A)에 의해, 반전층이 형성되어야 하는 채널 영역(29)에서의 공핍층의 퍼짐 폭을 억제하여, 단채널 효과의 발생을 보다 확실하게 억제할 수 있다.
또한 본 실시형태에서의 MOSFET(1)에서는, 저농도 영역(22B)에서의 억셉터 농도는, 고농도 영역(22A)에서의 억셉터 농도의 1/2 이하로 되어 있는 것이 바람직하다. 이와 같이 농도차가 큰 고농도 영역(22A)을 배치하는 것에 의해, 단채널 효과의 발생을 한층 더 확실하게 억제할 수 있다.
다음에, 실시형태 2에서의 MOSFET(1)의 제조 방법의 일례에 대해서, 도 11 내지 도 13에 기초하여 설명한다. 도 11을 참조하면, 실시형태 2에서의 MOSFET(1)의 제조 방법에서는, 공정(S110)으로서의 기판 준비 공정, 공정(S120)으로서의 에피택셜 성장 공정 및 공정(S130)으로서의 제1 이온 주입 공정이, 각각 실시형태 1에서의 공정(S10), (S20) 및 (S30)과 마찬가지로 실시된다.
다음에, 공정(S140)으로서 제1 등방성 에칭 공정이 실시된다. 이 공정(S140)에서는, 도 12를 참조하면, 공정(S130)에서 사용된 마스크층(99)에 대하여 등방성 에칭을 실시하는 것에 의해, 원하는 고농도 영역(22A)의 형상에 대응한 개구(99A)가 형성되도록, 화살표로 나타내는 바와 같이 개구(99A)가 확대된다.
다음에, 공정(S150)으로서 제2 이온 주입 공정이 실시된다. 이 공정(S150)에서는, 공정(S140)에서 개구(99A)가 확대된 마스크층(99)을 마스크로 하여 이온 주입을 실시하는 것에 의해, 고농도의 억셉터를 포함하는 고농도 영역(22A)이 형성된다. 보다 구체적으로는, 공정(S150)에서 고농도의 p형 불순물이 이온 주입에 의해 도입되고, 후속의 활성화 어닐링에 의해 도입된 불순물중 정해진 비율의 불순물이 억셉터로서 기능하는 것에 의해, 고농도 영역(22A)이 형성된다.
다음에, 공정(S151)으로서 제2 등방성 에칭 공정이 실시된다. 이 공정(S151)에서는, 도 13을 참조하면, 공정(S150)에서 사용된 마스크층(99)에 대하여 등방성 에칭을 실시하는 것에 의해, 원하는 저농도 영역(22B)의 형상에 대응한 개구(99A)가 형성되도록, 화살표로 나타내는 바와 같이 개구(99A)가 확대된다.
다음에, 공정(S152)으로서 제4 이온 주입 공정이 실시된다. 이 공정(S152)에서는, 공정(S151)에서 개구(99A)가 확대된 마스크층(99)을 마스크로 하여 이온 주입을 실시하는 것에 의해, 고농도 영역(22A)보다 낮은 억셉터 농도를 갖는 저농도 영역(22B)이 형성된다. 보다 구체적으로는, 공정(S152)에서 고농도 영역(22A)보다 저농도의 p형 불순물이 이온 주입에 의해 도입되고, 후속의 활성화 어닐링에 의해 도입된 불순물중 정해진 비율의 불순물이 억셉터로서 기능하는 것에 의해, 저농도 영역(22B)이 형성된다.
그 후, 공정(S160)으로서의 제3 이온 주입 공정, 공정(S170)으로서의 게이트 산화막 형성 공정, 공정(S180)으로서의 게이트 전극 형성 공정, 공정(S190)으로서의 콘택트 전극 형성 공정 및 (S200)으로서의 배선 형성 공정이, 각각 실시형태 1의 공정(S60), (S70), (S80), (S90) 및 (S100)과 마찬가지로 실시된다. 이상의 프로세스에 의해, 본 실시형태에서의 반도체 장치의 제조 프로세스는 완료하여, 도 10에 도시하는 실시형태 2에서의 MOSFET(1)을 얻을 수 있다.
또한, 상기 실시형태에서는, 본 발명의 반도체 장치가 DMOSFET(플래너형 MOSFET)에 적용되는 경우에 대해서 설명했지만, 본 발명의 반도체 장치는 이것에 한정되지 않고, 정해진 임계값 전압을 경계로 채널 영역에서의 반전층 형성의 유무를 컨트롤하여, 전류를 도통 및 차단하는 여러 가지의 반도체 장치에 적용할 수 있다. 구체적으로는, 본 발명의 반도체 장치는, 예컨대 트렌치형 MOSFET(UMOSFET), VMOSFET, IGBT 등의 반도체 장치에 널리 적용할 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타나고, 청구범위와 균등한 의미, 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치는, 온 저항을 저감하는 것이 요구되는 반도체 장치에, 특히 유리하게 적용될 수 있다.
1: MOSFET, 10: 탄화규소 기판, 10A: 주면, 20: 활성층, 21: 드리프트층, 22: p형 보디 영역, 22A: 고농도 영역, 22B: 저농도 영역, 22S: 표면, 24: n+ 소스 영역, 24A: n+ 영역, 25: p+ 콘택트 영역, 29: 채널 영역, 30: 게이트 산화막(열산화막), 40: 게이트 전극, 50: 층간 절연막, 60: 소스 콘택트 전극, 70: 소스 배선, 80: 드레인 콘택트 전극, 90: 이면 보호 전극, 99: 마스크층, 99A: 개구.
Claims (11)
- 탄화규소로 이루어지는 기판(10)과,
탄화규소로 이루어지고, 상기 기판(10) 위에 형성된 에피택셜 성장층(20)과,
절연체로 이루어지고, 상기 에피택셜 성장층(20)에 접촉하여 배치된 게이트 절연막(30)과,
상기 게이트 절연막(30)에 접촉하여 배치된 게이트 전극(40)
을 구비하고,
상기 에피택셜 성장층(20)은, 도전형이 p형이며, 상기 게이트 전극(40)에 전압이 인가되는 것에 의해 상기 게이트 절연막(30)에 접촉하는 영역에 반전층이 형성되는 p형 보디 영역(22)을 포함하고,
상기 반전층에서의 전자의 이동도(μ)는, 상기 p형 보디 영역(22)의 상기 반전층이 형성되어야 하는 영역(29)에서의 억셉터 농도(Na)의 역수에 비례하는 상태보다 강하게 상기 억셉터 농도(Na)에 의존하고,
상기 p형 보디 영역(22)의 상기 반전층이 형성되어야 하는 영역(29)에서의 억셉터 농도(Na)는 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이고,
상기 반전층에서의 전자의 이동 방향을 따른 상기 반전층의 길이인 채널 길이(L)는 0.43 ㎛ 이하이고,
상기 채널 길이(L)는, C 및 D를 상수로 하여,
d=D·Na -C
로 나타내는, 상기 반전층이 형성되어야 하는 상기 p형 보디 영역(22)의 영역(29)에서의 공핍층의 퍼짐 폭(d) 이상으로 되어 있는 것인 반도체 장치(1). - 제1항에 있어서, 상기 반전층에서의 전자의 이동도(μ)와, 상기 p형 보디 영역(22)의 상기 반전층이 형성되어야 하는 영역(29)에서의 억셉터 농도(Na)의 관계는, A 및 B를 실수의 상수로 하여 이하의 식
1/μ=Aexp(B·Na)
로 근사 가능한 것인 반도체 장치(1). - 제2항에 있어서, 상기 B의 값은 1×10-19 초과 1×10-16 미만인 것인 반도체 장치(1).
- 제2항에 있어서, 상기 A의 값은 0 초과 2 미만인 것인 반도체 장치(1).
- 제1항에 있어서, 상기 C 및 상기 D의 값은, 각각 0.5<C<1.0 및 1×1014<D<1×1016을 만족하는 것인 반도체 장치(1).
- 제1항에 있어서, 상기 p형 보디 영역(22)은,
상기 반전층이 형성되어야 하는 영역(29)을 포함하도록 배치되고, 억셉터 농도(Na)가 높은 고농도 영역(22A)과,
상기 반전층에서의 전자의 이동 방향에서 상기 고농도 영역(22A)에 인접하고, 상기 반전층이 형성되어야 하는 영역(29)을 포함하도록 배치되고, 상기 고농도 영역(22A)보다 억셉터 농도(Na)가 낮은 저농도 영역(22B)을 갖는 것인 반도체 장치(1). - 제6항에 있어서, 상기 저농도 영역(22B)에서의 억셉터 농도(Na)는, 상기 고농도 영역(22A)에서의 억셉터 농도(Na)의 1/2 이하로 되어 있는 것인 반도체 장치(1).
- 탄화규소로 이루어지는 기판(10)과,
탄화규소로 이루어지고, 상기 기판(10) 위에 형성된 에피택셜 성장층(20)과,
절연체로 이루어지고, 상기 에피택셜 성장층(20)에 접촉하여 배치된 게이트 절연막(30)과,
상기 게이트 절연막(30)에 접촉하여 배치된 게이트 전극(40)
을 구비하고,
상기 에피택셜 성장층(20)은, 도전형이 p형이고, 상기 게이트 전극(40)에 전압이 인가되는 것에 의해 상기 게이트 절연막(30)에 접촉하는 영역에 반전층이 형성되는 p형 보디 영역(22)
을 포함하며,
상기 게이트 절연막(30)을 사이에 두고 상기 게이트 전극(40)에 대향하는 상기 에피택셜 성장층(20)의 표면(22S)과, 상기 에피택셜 성장층(20)을 구성하는 탄화규소의 (0001)면이 이루는 각이 8˚ 이하이고,
상기 p형 보디 영역(22)의 상기 반전층이 형성되어야 하는 영역(29)에서의 억셉터 농도(Na)는 1×1016 ㎝-3 이상 2×1018 ㎝-3 이하이고,
상기 반전층에서의 전자의 이동 방향을 따른 상기 반전층의 길이인 채널 길이(L)는 0.43 ㎛ 이하이고,
상기 채널 길이(L)는, C 및 D를 상수로 하여,
d=D·Na -C
로 나타내는, 상기 반전층이 형성되어야 하는 상기 p형 보디 영역(22)의 영역에서의 공핍층의 퍼짐 폭(d) 이상으로 되어 있는 것인 반도체 장치(1). - 제8항에 있어서, 상기 C 및 상기 D의 값은, 각각 0.5<C<1.0 및 1×1014<D<1×1016을 만족하는 것인 반도체 장치(1).
- 제8항에 있어서, 상기 p형 보디 영역(22)은,
상기 반전층이 형성되어야 하는 영역(29)을 포함하도록 배치되고, 억셉터 농도(Na)가 높은 고농도 영역(22A)과,
상기 반전층에서의 전자의 이동 방향에서 상기 고농도 영역(22A)에 인접하고, 상기 반전층이 형성되어야 하는 영역(29)을 포함하도록 배치되고, 상기 고농도 영역(22A)보다 억셉터 농도(Na)가 낮은 저농도 영역(22B)을 갖는 것인 반도체 장치(1). - 제10항에 있어서, 상기 저농도 영역(22B)에서의 억셉터 농도(Na)는, 상기 고농도 영역(22A)에서의 억셉터 농도(Na)의 1/2 이하로 되어 있는 것인 반도체 장치(1).
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