CN103843141A - 半导体器件 - Google Patents

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CN103843141A CN201180063838.XA CN201180063838A CN103843141A CN 103843141 A CN103843141 A CN 103843141A CN 201180063838 A CN201180063838 A CN 201180063838A CN 103843141 A CN103843141 A CN 103843141A
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增田健良
日吉透
和田圭司
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Abstract

MOSFET（1）包括碳化硅衬底（10）、有源层（20）、栅氧化物膜（30）和栅电极（40）。有源层（20）包括当向栅电极（40）供给电压时在其中形成反型层的p型体区（22）。反型层的电子迁移率μ，与和受主浓度Na的倒数成比例的电子迁移率μ的依赖关系相比，更强地依赖于p型体区（22）的沟道区（29）中的受主浓度Na。p型体区（22）的沟道区（29）中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3。沟道长度（L）等于或小于0.43μm。沟道长度（L）等于或长于沟道区（29）中的耗尽层的扩展宽度d。用d=D·Na -C表示扩展宽度d。

Description

半导体器件
技术领域
本发明涉及半导体器件，更具体地，涉及允许沟道电阻减小的半导体器件。
背景技术
近年来，为了实现高击穿电压、低损耗以及在高温环境下的半导体器件的使用，已经开始采用碳化硅作为半导体器件的材料。碳化硅是具有比硅的带隙大的带隙的宽带隙半导体，传统上是将硅广泛用作半导体器件的材料。因此，通过此碳化硅作为半导体器件的材料，半导体器件可以具有高击穿电压、减小的导通电阻等。另外，与采用硅作为其材料的半导体器件的特性相比，采用碳化硅作为其材料的半导体器件的优势在于即使在高温环境下特性也不太会降低。
已经进行各种研究以在半导体器件中实现提高的沟道迁移率和减小的导通电阻，这些半导体器件中的每个如上所述采用碳化硅作为其材料并且根据预定的阈值电压控制沟道区中是否存在反型层，以便传导和中断电流。这类半导体器件的示例包括MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极晶体管）（参见例如日本专利特许公开No.2000-150866（专利文献1）；Fujihira等人的“Realizationof Low On-Resistance4H-SiC power MOSFETs by Using RetrogradeProfile in P-Body（通过使用p本体中的逆转轮廓来实现低导通电阻4H-SiC功率MOSFET）”，材料科学论坛，第556-557卷，碳化硅和相关材料2006，2006，第827-830页（非专利文献1）；和Sei-HyungRyu等人的“Critical Issues for MOS Based Power Device in4H-SiC（采用4H-SiC的基于MOS的功率器件的关键问题）”，材料科学论坛，第615-617卷，2009，第743-748页（非专利文献2））。
引用列表
专利文献
PTL1：日本专利特许公开No.2000-150866
非专利文献
NPL1：Fujihira等人的“Realization of Low On-Resistance4H-SiCpower MOSFETs by Using Retrograde Profile in P-Body（通过使用p本体中的逆转轮廓来实现低导通电阻4H-SiC功率MOSFET）”，材料科学论坛，第556-557卷，碳化硅和相关材料2006，2006，第827-830页
NPL2：Sei-Hyung Ryu等人的“Critical Issues for MOS Based PowerDevice in4H-SiC（采用4H-SiC的基于MOS的功率器件的关键问题）”，材料科学论坛，第615-617卷，2009，第743-748页
发明内容
技术问题
然而，采用碳化硅作为其材料的上述半导体器件如MOSFET和IGBT需要具有进一步减小的沟道电阻和进一步抑制的导通电阻。
据此，本发明的目的在于提供一种允许沟道电阻减小的半导体器件。
问题的解决方法
本发明的第一方面中的一种半导体器件包括：衬底，其由碳化硅制成；外延生长层，其由碳化硅制成并且形成在所述衬底上；栅绝缘膜，其由绝缘体制成并且被设置成接触所述外延生长层；以及栅电极，其被设置成接触所述栅绝缘膜。所述外延生长层包括p型体区，所述p型体区具有p型导电性并且具有接触所述栅绝缘膜且当向所述栅电极供给电压时在其中形成反型层的区域。所述反型层的电子迁移率μ，与和受主浓度Na的倒数成比例的电子迁移率μ的依赖关系相比，更强地依赖于其中将形成所述反型层的所述p型体区的区域中的受主浓度Na。其中将形成所述反型层的所述p型体区的区域中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3。所述反型层的沟道长度为0.43μm或更小，所述沟道长度是电子在所述反型层中移动的方向上的长度。所述沟道长度等于或长于其中将形成所述反型层的所述p型体区的区域中的耗尽层的扩展宽度d，用d=D·Na -C表示所述扩展宽度d，其中，C和D代表常数。
本发明的第二方面中的一种半导体器件包括：衬底，其由碳化硅制成；外延生长层，其由碳化硅制成并且形成在所述衬底上；栅绝缘膜，其由绝缘体制成并且被设置成接触所述外延生长层；以及栅电极，其被设置成接触所述栅绝缘膜。所述外延生长层包括具有p型导电性的p型体区并且具有接触所述栅绝缘膜并且当向所述栅电极供给电压时在其中形成反型层的区域。所述外延生长层具有表面，所述表面面对所述栅电极使所述栅绝缘膜置于其间并且相对于构成所述外延生长层的碳化硅的（0001）面形成8°或更小的角度。其中将形成所述反型层的所述p型体区的区域中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3。所述反型层的沟道长度为0.43μm或更小，所述沟道长度是电子在所述反型层中移动的方向上的长度。所述沟道长度等于或长于其中将形成所述反型层的所述p型体区的区域中的耗尽层的扩展宽度d，用d=D·Na -C表示所述扩展宽度d，其中，C和D代表常数。
本发明的发明人已经进行下述详细研究来实现半导体器件中的沟道电阻减小，并且基于由此得到的发现实现本发明。
具体地讲，在采用碳化硅作为其材料的半导体器件中，沟道电阻在导通电阻中所占的比率大。另外，沟道电阻与沟道迁移率的倒数和沟道长度的乘积成比例。因此，为了实现减小的沟道电阻，重要的是提高沟道迁移率并且缩短沟道长度。
通常，迁移率μ主要受离子散射影响，并且与受主浓度（离子浓度）Na的倒数成比例（参见公式（1））。
μ∝Na -1      …（1）
然而，在外延生长层的面对栅电极的使栅绝缘膜置于其间的表面对应于与构成外延生长层的碳化硅的（0001）面接近的面的情况下，更具体地讲，在外延生长层的面对栅电极的使栅绝缘膜置于其间的表面相对于构成外延生长层的碳化硅的（0001）面形成8°或更小角度的情况下，除了离子散射之外，迁移率μ还受用于形成p型体区等的离子注入和离子注入的后续处理中产生的缺陷和陷阱影响。在这种情况下，迁移率μ因此更强地受受主浓度影响。在离子注入及其后续过程期间产生的缺陷和陷阱的密度取决于所注入的离子量，并且可以用受主浓度Na的函数表示。根据本发明的发明人的研究，不仅受离子散射影响而且受缺陷和陷阱影响的迁移率μ可以用以下的公式（2）表示：
1/μ=Aexp(B·Na)      …（2）
在公式（2）中，A和B代表实数的系数。
同时，沟道电阻与沟道长度成比例。因此，通过缩短沟道长度，可以减小沟道电阻。然而，当沟道长度缩短时，将产生短沟道效应（穿通），从而导致诸如击穿电压降低并且截止特性劣化的问题。短沟道效应是因耗尽层从形成在沟道区端部的pn结区扩展到沟道区中以使整个沟道区形成在耗尽层中造成的。然而，为了抑制出现短沟道效应，必须确保沟道长度大于从pn结区域扩展的耗尽层的宽度。当沟道区端部的pn结区外部的杂质浓度恒定时，耗尽层以扩展宽度d扩展到沟道区中，扩展宽度d满足以下的公式(3)'：
d = 2 ϵ sic ϵ 0 ( V d - V max ) N d e N a ( N a + N d ) · · · ( 3 ) ′
这里，εSiC代表SiC（碳化硅）的电介质常数，ε0代表真空的电介质常数，Vd代表扩散电势，Vmax代表在截止状态下向pn结施加的最大电压（其正值对应于在pn结的正向方向上施加电压的情况，并且其负值对应于在反向方向上施加电压的情况），Nd代表施主浓度，并且e代表元电荷。
上述公式(3)'可以在实际范围内近似地用如下公式（3）表示：
d=D·Na -C    …(3)
这里，C和D代表由半导体器件结构确定的常数。C是正实数并且满足0<C<1.0。D是实数的系数。
另外，沟道电阻RON与迁移率的倒数和沟道长度成比例，并且因此可以用以下的公式（4）表示：
RON∝d/μ=D·Na -C·A·exp（B·Na）    …(4)
这个函数取最小值，并且在Na=C/B时，RON最小。依据半导体器件中的A-D的一般值，当受主密度Na大于1×1016cm-3且小于2×1018cm-3时，RON可以足够地减小。另外，当允许耗尽层的最大扩展宽度d的最小受主密度Na是受主密度Na的上述范围内的1×1016cm-3时，根据公式（3），发现耗尽层的扩展宽度d是0.43μm。即，采用受主密度Na的上述范围时，沟道长度不需要在超过0.43μm的范围内。在超过0.43μm的范围内的沟道长度不必要地长得导致沟道电阻增加。因此，沟道长度优选地等于或小于0.43μm。另一方面，沟道长度的下限值可以由沟道长度的下限值限定，从而允许抑制短沟道效应。具体地讲，可以通过将沟道长度设置成等于或大于其中将形成反型层的p型体区的区域（沟道区29）中的耗尽层的扩展宽度d来抑制短沟道效应。扩展宽度用d=D·Na -C表示。
在本发明的半导体器件中，由于以下原因，导致有效减小沟道电阻同时抑制出现短沟道效应：反型层中的迁移率μ，与和受主浓度Na的倒数成比例的迁移率μ的依赖关系相比，更强地依赖于受主浓度Na；或者外延生长层的面对栅电极的使栅绝缘膜置于其间的表面相对于构成外延生长层的碳化硅的（0001）面形成8°或更小角度；其中将形成反型层的区域中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3；以及沟道长度不小于由公式（3）定义的d并且不大于0.43μm。
因此，根据本发明的半导体器件，可以提供允许沟道电阻减小的半导体器件。
在上述第一方面的半导体器件中，反型层中的电子迁移率μ和其中将形成反型层的p型体区的区域中的受主浓度Na之间的关系能够近似用1/μ=Aexp(B·Na)表示，其中，A和B代表实数常数。
满足这种条件的半导体器件尤其适于其中受主浓度Na和沟道长度落入上述各个范围内的本发明的半导体器件。这里，措辞“能够近似用1/μ=Aexp(B·Na)表示”是指下述状态：当在只有受主浓度Na可变的情况下用上述指数函数拟合受主浓度Na的至少四个值相对于1/μ的关系时，在最小二乘法中，相关系数是0.99或更大。
在上述半导体器件中，B的值可以大于1×10-19且小于1×10-16。另外，在上述半导体器件中，A的值可以大于0且小于2。满足这种条件的半导体器件尤其适于其中受主浓度Na和沟道长度落入上述各个范围内的本发明的半导体器件。
在上述半导体器件中，C和D的值可以分别满足0.5<C<1.0和1×1014<D<1×1016。满足这种条件的半导体器件尤其适于其中受主浓度Na和沟道长度落入上述各个范围内的本发明的半导体器件。
在上述半导体器件中，所述p型体区可以包括：高浓度区，其被设置成包括其中将形成所述反型层的区域并且具有高受主浓度；以及低浓度区，其被设置成在电子在所述反型层中移动的方向上与所述高浓度区相邻，以包括其中将形成所述反型层的区域，所述低浓度区的受主浓度低于所述高浓度区的受主浓度。
以此方式，高浓度区限制其中将形成反型层的区域中的耗尽层的扩展宽度，从而更可靠地抑制出现短沟道效应。
在上述半导体器件中，所述低浓度区中的受主浓度是所述高浓度区中的受主浓度的1/2或更少。
通过设置高浓度区从而提供大密度差，可以更可靠地抑制出现短沟道效应。
本发明的有益效果
根据以上描述清楚的是，根据本发明的半导体器件可以提供允许沟道电阻减小的半导体器件。
附图说明
图1是示出第一实施例的MOSFET的结构的示意性剖视图。
图2是示意性示出制造第一实施例的制造MOSFET的过程的流程图。
图3是用于示出制造MOSFET的方法的示意性剖视图。
图4是用于示出制造MOSFET的方法的示意性剖视图。
图5是用于示出制造MOSFET的方法的示意性剖视图。
图6是用于示出制造MOSFET的方法的示意性剖视图。
图7是用于示出制造MOSFET的方法的示意性剖视图。
图8是用于示出制造MOSFET的方法的示意性剖视图。
图9是用于示出制造MOSFET的方法的示意性剖视图。
图10是示出第二实施例的MOSFET的结构的示意性剖视图。
图11是示意性示出制造第二实施例的制造MOSFET的过程的流程图。
图12是用于示出制造MOSFET的方法的示意性剖视图。
图13是用于示出制造MOSFET的方法的示意性剖视图。
具体实施方式
下面参照附图描述本发明的实施例。应该注意，在下面提到的附图中，相同或对应的部分被赋予相同的附图标记并且不再重复进行描述。
（第一实施例）
首先，下面将参照图1描述第一实施例，即本发明的一个实施例。MOSFET1即第一实施例的半导体器件包括碳化硅衬底10和设置在碳化硅衬底10的一个主表面10A上的有源层20。有源层20是由碳化硅制成的外延生长层。
碳化硅衬底10由单晶碳化硅制成，包含诸如氮或磷的杂质（n型杂质），因此具有n型导电性（第一导电类型）。有源层20包括漂移层21、p型体区22、n+源区24和p+接触区25。
漂移层21设置在碳化硅衬底10上，包含浓度比碳化硅衬底10中的杂质浓度低的n型杂质，因此具有n型导电性。p型体区22中的每个被设置成包括与碳化硅衬底10相反的有源层20的主表面。p型体区22包含诸如铝或硼的杂质（p型杂质）并因此具有p型导电性（第二导电类型）。n+源区24形成在p型体区22中，包括与碳化硅衬底10相反的有源层20的主表面。n+源区24中的每个包含浓度比漂移层21的杂质浓度低的n型杂质，因此具有n型导电性。
p+接触区25形成在p型体区22中，包括与碳化硅衬底10相反的有源层20的主表面。p+接触区25中的每个被设置成当从n+源区24观察时较靠近每个p+型体区22的中心。p+接触区25包含p型杂质并因此具有p型导电性。
MOSFET1还包括用作栅绝缘膜的栅氧化物膜30；栅电极40；源接触电极60；层间绝缘膜50；源布线70；漏接触电极80；和背面表面保护电极90。
栅氧化物膜30由（例如）诸如二氧化硅的绝缘体制成并且在与碳化硅衬底10相反的有源层20的主表面上延伸，接触n+源区24和p型体区22。栅电极40设置在栅氧化物膜30上并与之接触，并且在p型体区22上延伸。栅电极40由诸如多晶硅或铝的导体制成。
源接触电极60设置在有源层20上，接触n+源区24和p+接触区25。源接触电极60设置在有源层20上，接触没有被栅氧化物膜30覆盖的区域。源接触电极60中的每个由诸如镍的导体制成，并且具有接触有源层20的至少一个硅化物区，从而形成与n+源区24的每一个的欧姆接触。
层间绝缘膜50被设置成覆盖栅电极40并且延伸以另外覆盖栅氧化物膜30。层间绝缘膜50由诸如二氧化硅的绝缘体制成。源布线70被设置成接触源接触电极60，以便覆盖源接触电极60和层间绝缘膜50。源布线70由诸如铝的导体制成。
漏接触电极80设置在碳化硅衬底10的、与有源层20相反的主表面上并且与之接触。漏接触电极80由诸如镍的导体制成，并且具有接触碳化硅衬底10的至少硅化物区，从而形成与碳化硅衬底10的欧姆接触。背面表面保护电极90设置在漏接触电极80上并与之接触，以便覆盖漏接触电极80。背面表面保护电极90由诸如铝的导体制成。
下面描述MOSFET1的操作。参照图1，当向漏接触电极80和背面表面保护电极90中的每个供给电压而栅电极40的电压小于阈值电压，同时其处于截止状态时，漂移层21和p型体区22的每一个之间的pn结被反向偏置。因此，MOSFET1是处于非导通状态。另一方面，当向栅电极40供给等于或大于阈值电压的电压时，在沟道区29中形成反型层，沟道区是靠近p型体区22接触栅氧化物膜30所处位置的区域。结果，n+源区24和漂移层21彼此电连接，由此用作载体的电子沿着箭头α移动。因此，电流在其内流动。
因此，MOSFET1即本实施例的半导体器件包括：碳化硅衬底10；有源层20，其由碳化硅制成并且是形成在碳化硅衬底10上的外延生长层；栅氧化物膜30，其被设置成接触有源层20；以及栅电极40，其被设置成接触栅氧化物膜30。有源层20包括p型体区22，p型体区22具有p型导电性并且具有沟道区29，沟道区29接触栅氧化物膜30并且当向栅电极40供给电压时在沟道区29中形成反型层。在MOSFET1中，反型层的电子迁移率μ，与和受主浓度Na的倒数成比例的电子迁移率μ的依赖关系相比，更强地依赖于其中将形成反型层的p型体区22的沟道区29中的受主浓度Na。p型体区22的沟道区29中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3。反型层的沟道长度L为0.43μm或更小。沟道长度L是在反型层中电子沿其移动的方向α上的长度。沟道长度L等于或长于沟道区29中的耗尽层的扩展宽度d。用d=D·Na -C表示扩展宽度d。
另外，在本实施例的MOSFET1中，上面形成有源层20即外延生长层的碳化硅衬底10的主表面10A相对于构成碳化硅衬底10的碳化硅的（0001）面形成8°或更小的角度。因此，有源层20具有表面22S，表面22S面对栅电极40使栅氧化物膜30置于其间并且相对于构成有源层20的碳化硅的（0001）面形成8°或更小的角度。结果，如上所述，反型层的电子迁移率μ，与其中其与受主浓度Na的倒数成比例的状态相比，更强地依赖于其中将形成反型层的p型体区22的沟道区29中的受主浓度Na。
在本实施例的MOSFET1中，其中将形成反型层的沟道区29中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3，并且沟道长度L不小于公式（3）定义的d且不大于0.43μm，从而抑制出现短沟道效应并减小沟道电阻。以此方式，MOSFET1是具有减小的沟道电阻的半导体器件。
另外，在MOSFET1中，反型层中的电子迁移率μ和其中将形成反型层的p型体区22的沟道区29中的受主浓度Na之间的关系优选地可以是大致1/μ=Aexp(B·Na)，其中，A和B代表正实数的常数。优选地，B的值大于1×10-19且小于1×10-16。另外，优选地，A的值大于0且小于2。另外，C和D的值优选地分别满足0.5<C<1.0和1×1014<D<1×1016。通过满足这些条件，可以抑制短沟道效应并且在MOSFET1中更可靠地减小沟道电阻。
更具体地讲，在MOSFET1中，例如，可以使用1.7×10-18作为B的值并且可以使用0.98作为C的值。基于公式（4）可以计算出这种情况下的最佳受主密度Na为5.8×1017cm-3。在这种情形下，基于公式（3），可以计算出允许抑制短沟道效应的最小沟道长度L为0.01μm。通过采用这种受主密度Na和沟道长度L，沟道电阻可以减小为当受主密度Na被设置成例如1×1016cm-3并且沟道长度L被设置为0.5μm时得到的沟道电阻的1/30。
下面，参照图2至图9描述制造本实施例中的MOSFET1的一个示例性方法。参照图2，在制造本实施例的MOSFET1的方法中，作为步骤（S10），执行衬底制备步骤。在这个步骤（S10）中，参照图3，例如，制备碳化硅衬底10，该碳化硅衬底10是由通过升华法制造的单晶碳化硅晶锭得到的并且具有相对于（0001）面形成8°或更小角度的主表面10A。
接着，作为步骤（S20），执行外延生长步骤。在这个步骤（S20）中，参照图3，通过在碳化硅衬底10的一个主表面10A上进行外延生长，形成具有n型导电性的漂移层21。这里，可以通过诸如氮或磷的n型杂质为漂移层21赋予n型导电性。
接着，作为步骤（S30），执行第一离子注入步骤。在这个步骤（S30）中，参照图4，首先在漂移层21上形成具有开口99A的掩膜层99。示例性的可用掩膜层99由二氧化硅制成。此后，使用掩膜层99作为掩膜，执行离子注入以形成n+区24A，n+区24A均包含浓度高于漂移层21的浓度的n型杂质。
接着，作为步骤（S40），执行第一各向同性蚀刻步骤。在这个步骤（S40）中，参照图5，在步骤（S30）中使用的掩膜层99经受各向同性蚀刻，以如本文箭头所指示地扩大开口99A。
接着，作为步骤（S50），执行第二离子注入步骤。在这个步骤（S50）中，使用具有在步骤（S40）中扩大的开口99A的掩膜层99作为掩膜，执行离子注入。因此，形成均包含p型杂质的p型体区22。
接着，作为步骤（S60），执行第三离子注入步骤。在这个步骤（S60）中，参照图6，去除在步骤（S50）中使用的掩膜层99，并且形成在合适位置具有开口99A的另一个掩膜层99。此后，使用掩膜层99作为掩膜，执行离子注入以形成p+接触区25，p+接触区25均包含高浓度的p型杂质。在这种情形下，在n+区24A中，不具有由此形成的p+接触区25的区域变成n+源区24。
接着，作为步骤（S70），执行栅氧化物膜形成步骤。在这个步骤（S70）中，参照图6和图7，去除在步骤（S60）中使用的掩膜层99，然后执行热氧化处理，以形成将被形成到栅氧化物膜30中的热氧化膜30。这个热氧化膜30被形成为与碳化硅衬底10相反的覆盖漂移层21的整个主表面。
接着，作为步骤（S80），执行栅电极形成步骤。在这个步骤（S80）中，参照图7和图8，由例如多晶硅制成的栅电极40形成在热氧化膜30上并与之接触。可以采用例如溅射的方式形成栅电极40。
接着，作为步骤（S90），执行接触电极形成步骤。在这个步骤（S90）中，参照图8和图9，形成源接触电极60和漏接触电极80。具体地讲，首先，通过蚀刻，去除将与源接触电极60接触的n+源区24和p+接触区25这些区域上方的部分热氧化膜30。接着，例如，在其上将形成源接触电极60和漏接触电极80的所需区域上，借助于沉积方法，形成镍层。另外，形成由二氧化硅制成的层间绝缘膜50，以覆盖栅电极40、将要形成于源接触电极60中的镍层和热氧化膜30的上表面。接着，执行用于合金化的退火，以将镍层中的每个的至少一部分硅化。以此方式，形成与n+源区24形成欧姆接触的源接触电极60、与碳化硅衬底10形成欧姆接触的漏接触电极80和层间绝缘膜50。
接着，作为步骤（S100），执行布线形成步骤。在这个步骤（S100）中，参照图9和图1，形成源布线70和背面表面保护电极90。具体地讲，例如，去除层间绝缘膜50在源接触电极60上的部分，然后沉积铝，以覆盖源接触电极60、层间绝缘膜50和漏接触电极80。通过上述处理，完成用于制造本实施例的MOSFET1的过程。应该注意，在上述制造过程中，通过步骤（S40）中的各向同性蚀刻确定沟道长度L。通过将沟道长度L设置成0.1μm或更大，可以相对容易地控制沟道L的值。
（第二实施例）
下面描述本发明的另一个实施例，即，第二实施例。参照图10，MOSFET1即第二实施例中的半导体器件与第一实施例中的MOSFET1具有基本相同的结构并且提供基本相同的效果。然而，第二实施例的MOSFET1与第一实施例的MOSFET1的不同之处在于每个p型体区22的配置，具体地讲，沟道区29的配置。
参照图10，在第二实施例的MOSFET1中，每个p型体区22包括：高浓度区22A，其包含高浓度的受主；以及低浓度区22B，其被设置成环绕高浓度区22A并且包含浓度比高浓度区22A的浓度低的受主。另外，栅氧化物膜30延伸接触n+源区24、高浓度区22A和低浓度区22B。栅电极40在高浓度区22A和低浓度区22B上延伸。
换句话讲，在第二实施例的MOSFET1中，每个p型体区22被设置成包括其中将形成反型层的沟道区29，并且包括：高浓度区22A，其具有高受主浓度；以及低浓度区22B，其被设置成在电子在反型层中移动的方向α上与高浓度区22A相邻，以包括沟道区29。低浓度区22B的受主浓度低于高浓度区22A的受主浓度。以此方式，在第二实施例的MOSFET1中，高浓度区22A限制其中将形成反型层的沟道区29中的耗尽层的扩展宽度，从而更可靠地抑制出现短沟道效应。
另外，在当前实施例的MOSFET1中，低浓度区22B中的受主浓度优选地是高浓度区22A中的受主浓度的1/2或更少。通过设置由此提供大密度差的高浓度区22A，可以更可靠地抑制短沟道效应。
下面，参照图11至图13描述制造第二实施例中的MOSFET1的一个示例性方法。参照图11，在制造第二实施例中的MOSFET1的方法中，对应于步骤（S110）的衬底制备步骤、对应于步骤（S120）的外延生长步骤和对应于步骤（S130）的第一离子注入步骤分别按与第一实施例的步骤（S10）、（S20）和（S30）相同的方式执行。
接着，作为步骤（S140），执行第一各向同性蚀刻步骤。在这个步骤（S140）中，参照图12，如箭头所指示的，通过在步骤（S130）中使用的掩膜层99上执行各向同性蚀刻，开口99A被扩大，以得到各与高浓度区22A中的每个的所需形状对应的开口99A。
接着，作为步骤（S150），执行第二离子蚀刻步骤。在这个步骤（S150）中，使用具有在步骤（S140）中扩大的开口99A的掩膜层99作为掩膜，执行离子注入。因此，形成均包含高浓度受主的高浓度区22A。更具体地讲，在步骤（S150）中，采用离子注入的方式引入高浓度p型杂质，然后通过后续活化退火使所引入杂质的特定比率的部分用作受主，从而形成高浓度区22A。
接着，作为步骤（S151），执行第二各向同性蚀刻步骤。在这个步骤（S151）中，参照图13，在步骤（S150）中使用的掩膜层99经受各向同性蚀刻以如箭头所指示地扩大开口99A，从而形成均与低浓度区22B中的每个的所需形状对应的开口99A。
接着，作为步骤（S152），执行第四离子注入步骤。在这个步骤（S152）中，使用具有在步骤（S151）中扩大的开口99A的掩膜层99作为掩膜，执行离子注入，从而形成受主浓度均低于高浓度区22A中的每个的受主浓度的低浓度区22B。更具体地讲，在步骤（S152）中，采用离子注入的方式引入浓度比每个高浓度区22A的浓度低的p型杂质，并且通过后续活化退火使所引入杂质的特定比率的部分用作受主，从而形成低浓度区22B。
此后，对应于步骤（S160）的第三离子注入步骤、对应于步骤（S170）的栅氧化物膜形成步骤、对应于步骤（S180）的栅电极形成步骤、对应于步骤（S190）的接触电极形成步骤和对应于步骤（S200）的布线形成步骤分别按与第一实施例的步骤（S60）、（S70）、（S80）、（S90）和（S100）相同的方式执行。用上述处理，完成制造本实施例的半导体器件的过程，从而得到如图10中所示的第二实施例的MOSFET1。
在上述实施例中的每个中，已经示出本发明的半导体器件应用于DMOSFET（平面型MOSFET），但是本发明的半导体器件不限于此。本发明的半导体器件可应用于各种半导体器件，这些半导体器件中的每个根据预定阈值电压控制沟道区中是否存在反型层，以传导和中断电流。具体地讲，本发明的半导体器件可以广泛应用于例如沟槽型MOSFET（UMOSFET）、VMOSFET和IGBT的半导体器件。
本发明公开的实施例在任何方面都是示例性而非限制性的。本发明的范围由权利要求书的条款而非由上述实施例限制，并且旨在包括等同于权利要求书条款的范围和含义内的任何修改形式。
工业适用性
本发明的半导体器件尤其可有利地应用于需要允许导通电阻减小的半导体器件。
附图标记列表
1：MOSFET；10：碳化硅衬底；10A：主表面；20：有源层；21：漂移层；22：p型体区；22A：高浓度区；22B：低浓度区；22S：表面；24：n+源区；24A：n+区；25：p+接触区；29：沟道区；30：栅氧化物膜（热氧化膜）；40：栅电极；50：层间绝缘膜；60：源接触电极；70：源布线；80：漏接触电极；90：背面表面保护电极；99：掩膜层；99A：开口。

Claims (11)

1.一种半导体器件（1），包括：
衬底（10），所述衬底（10）由碳化硅制成；
外延生长层（20），所述外延生长层（20）由碳化硅制成并且形成在所述衬底（10）上；
栅绝缘膜（30），所述栅绝缘膜（30）由绝缘体制成并且被设置成与所述外延生长层（20）接触；以及
栅电极（40），所述栅电极（40）被设置成与所述栅绝缘膜（30）接触，
所述外延生长层（20）包括p型体区（22），所述p型体区（22）具有p型导电性并且具有与所述栅绝缘膜（30）接触且当向所述栅电极（40）供给电压时在其中形成反型层的区域，
所述反型层的电子迁移率μ，与和受主浓度Na的倒数成比例的电子迁移率μ的依赖关系相比，更强地依赖于在其中将形成所述反型层的所述p型体区（22）的区域（29）中的所述受主浓度Na，
在其中将形成所述反型层的所述p型体区（22）的区域（29）中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3，
所述反型层具有0.43μm或更小的沟道长度（L），所述沟道长度（L）是电子在所述反型层中移动的方向上的所述反型层的长度，
所述沟道长度（L）等于或长于在其中将形成所述反型层的所述p型体区（22）的区域（29）中的耗尽层的扩展宽度d，所述扩展宽度d表示为：
d=D·Na -C，
其中，C和D代表常数。
2.根据权利要求1所述的半导体器件（1），其中所述反型层中的电子迁移率μ和在其中将形成所述反型层的所述p型体区（22）的区域（29）中的受主浓度Na之间的关系能够近似用以下公式表示：
1/μ=Aexp(B·Na)，
其中，A和B代表实数常数。
3.根据权利要求2所述的半导体器件（1），其中B的值大于1×10-19且小于1×10-16。
4.根据权利要求2所述的半导体器件（1），其中A的值大于0且小于2。
5.根据权利要求1所述的半导体器件（1），其中C和D的值分别满足0.5<C<1.0和1×1014<D<1×1016。
6.根据权利要求1所述的半导体器件（1），其中：
所述p型体区（22）包括：
高浓度区（22A），所述高浓度区（22A）被设置成包括在其中将形成所述反型层的区域（29），并且具有高受主浓度Na，以及
低浓度区（22B），所述低浓度区（22B）被设置成在电子在所述反型层中移动的方向上与所述高浓度区（22A）相邻，从而包括在其中将形成所述反型层的区域（29），所述低浓度区（22B）具有比所述高浓度区（22A）的受主浓度低的受主浓度Na。
7.根据权利要求6所述的半导体器件（1），其中在所述低浓度区（22B）中的受主浓度Na是在所述高浓度区（22A）中的受主浓度Na的1/2或更少。
8.一种半导体器件（1），包括：
衬底（10），所述衬底（10）由碳化硅制成；
外延生长层（20），所述外延生长层（20）由碳化硅制成并且形成在所述衬底（10）上；
栅绝缘膜（30），所述栅绝缘膜（30）由绝缘体制成并且被设置成与所述外延生长层（20）接触；以及
栅电极（40），所述栅电极（40）被设置成与所述栅绝缘膜（30）接触，
所述外延生长层（20）包括p型体区（22），所述p型体区（22）具有p型导电性并且具有与所述栅绝缘膜（30）接触且当向所述栅电极（40）供给电压时在其中形成反型层的区域，
所述外延生长层（20）具有表面（22S），所述表面（22S）面对所述栅电极（40）且所述栅绝缘膜（30）介于所述栅电极（40）和所述表面（22S）之间、并且所述表面（22S）相对于构成所述外延生长层（20）的碳化硅的（0001）面形成8°或更小的角度，
在其中将形成所述反型层的所述p型体区（22）的区域（29）中的受主浓度Na不小于1×1016cm-3且不大于2×1018cm-3，
所述反型层具有0.43μm或更小的沟道长度（L），所述沟道长度（L）是电子在所述反型层中移动的方向上的所述反型层的长度，
所述沟道长度（L）等于或长于在其中将形成所述反型层的所述p型体区（22）的区域中的耗尽层的扩展宽度d，所述扩展宽度d表示为：
d=D·Na -C，
其中，C和D代表常数。
9.根据权利要求8所述的半导体器件（1），其中C和D的值分别满足0.5<C<1.0和1×1014<D<1×1016。
10.根据权利要求8所述的半导体器件（1），其中：
所述p型体区（22）包括:
高浓度区（22A），所述高浓度区（22A）被设置成包括在其中将形成所述反型层的区域（29）并且具有高受主浓度Na，以及
低浓度区（22B），所述低浓度区（22B）被设置成在电子在所述反型层中移动的方向上与所述高浓度区（22A）相邻，从而包括在其中将形成所述反型层的区域（29），所述低浓度区（22B）具有比所述高浓度区（22A）的受主浓度低的受主浓度Na。
11.根据权利要求10所述的半导体器件（1），其中所述低浓度区（22B）中的受主浓度Na是所述高浓度区（22A）中的受主浓度Na的1/2或更少。
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