JP7155634B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、素子構造を覆う層間絶縁膜として、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ボロンリンガラス）膜を形成することが公知である。半導体基板（半導体チップ）の主面に例えばＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造のような素子構造による凹凸が生じている場合、当該素子構造を覆う層間絶縁膜の表面に、層間絶縁膜の下層の凹凸に応じた凹凸が生じる。
この問題を解消する方法として、層間絶縁膜のリフロー性（流動性）を改善して、素子構造の凹凸によって半導体基板の主面に生じる高アスペクト比（＝深さ／幅）の凹みを層間絶縁膜で埋めることで、層間絶縁膜を平坦化する方法が提案されている（例えば、下記特許文献１～７参照。）。下記特許文献１～７では、層間絶縁膜のボロン濃度やリン濃度を調整して層間絶縁膜のリフロー性を改善している。
例えば、下記特許文献１に開示された層間絶縁膜の形成方法において、層間絶縁膜のリフロー処理前およびリフロー処理後の状態をそれぞれ図９，１０に示す。図９，１０は、従来の半導体装置の製造途中の状態を模式的に示す断面図である。図９，１０はそれぞれ下記特許文献１の図１のＡ，Ｂである。半導体基板１０１のおもて面上には、集積回路１１０の導電層やＭＯＳゲート構造による複数の凸部１０２ａが形成されている。
この集積回路１１０の凸部１０２ａ上に、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、層間絶縁膜１０３としてＦＢＰＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ ＢＰＳＧ：フッ化ボロンリンガラス）膜を堆積する。このとき、隣り合う凸部１０２ａ間に形成される、高アスペクト比で幅の狭い凹部１０４および低アスペクト比で幅の広い凹部１０５の内部に、層間絶縁膜１０３を埋め込む。
下記特許文献１では、層間絶縁膜１０３のリフロー性を改善するために、層間絶縁膜１０３にフッ素を添加している。層間絶縁膜１０３の堆積条件として、ＣＶＤ装置の炉内の圧力を１０Ｔｏｒｒを超える圧力とし、炉内の温度を４００℃～６００℃の範囲内とし、炉内へのフッ素供給源として、ＴＥＦＳ（Ｔｒｉ Ｅｔｈｏｘｙ Ｆｌｕｏｒｏ Ｓｉｌａｎｅ：トリエトキシシラン）を含むガスを用いている。
層間絶縁膜１０３であるＦＢＰＳＧ膜の組成の一例として、ボロン（Ｂ）濃度を３ｗｔ％（Ｂ2Ｏ3を９．５ｍｏｌ％）とし、リン（Ｐ）濃度を８ｗｔ％（Ｐ2Ｏ5を８．８ｍｏｌ％）とし、フッ素（Ｆ）濃度を０．７ｗｔ％とすることが開示されている。また、層間絶縁膜１０３をＢＰＳＧ膜にフッ素を添加したＦＢＰＳＧ膜とすることで、層間絶縁膜１０３のリフロー処理温度が低下することが開示されている。
図９に示すように、層間絶縁膜１０３のリフロー処理前においては、層間絶縁膜１０３の表面に、層間絶縁膜１０３の下層の凸部１０２ａによる凹凸に応じた凹凸が生じている。その後、図１０に示すように、ガラス転移温度を越える温度のリフロー処理により層間絶縁膜１０３をリフローさせることで、集積回路１１０の凸部１０２ａ上の層間絶縁膜１０３が流動化して隣り合う凸部１０２ａ間へ移動することで、層間絶縁膜１０３が平坦化される。
特許第４４８９８９８号公報 特開２００２－０７６３４２号公報 特許第６０８６３６０号公報 特許第６２４５７２３号公報 特開平１－１０９７２７号公報 特許第２５３８７２２号公報 特開２００６－１２８５２６号公報
層間絶縁膜１０３は湿気を吸収しやすく、熱処理時に層間絶縁膜１０３から水が放出される際に層間絶縁膜１０３中のボロン原子およびリン原子が水とともに溶出して外部へ拡散（外方拡散）されやすい。上記特許文献１には、層間絶縁膜１０３のボロン濃度を６ｗｔ％以上とした場合に、層間絶縁膜１０３が湿気や外方拡散の影響を受けやすいことが記載されている。また、層間絶縁膜１０３から放出される水や当該水とともに溶出する原子により半導体基板１０１や集積回路１１０に悪影響が及びやすいことが記載されている。
上記特許文献１では、層間絶縁膜１０３にフッ素を添加することで得られる効果は、層間絶縁膜１０３のボロン濃度およびリン濃度を低く設定可能にして、層間絶縁膜１０３のリフロー処理温度を低下させることである。層間絶縁膜１０３にフッ素を添加することでは、層間絶縁膜１０３からのボロン原子およびリン原子の外方拡散を防止することはできない。例えば、層間絶縁膜１０３からボロン原子やリン原子がホウ酸やリン酸として溶出し、層間絶縁膜１０３の周辺部材（例えばおもて面電極や配線等）を腐食させる。
また、層間絶縁膜のボロン濃度およびリン濃度が低い場合、例えば、炭化珪素（ＳｉＣ）からなるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）などのＭＯＳゲート型炭化珪素半導体装置では、低電流域でゲート閾値電圧が変動して低くなる現象が見られる。低電流域でのゲート閾値電圧の低下はリーク電流発生の要因となり、デバイス動作の不具合につながる。
この発明は、上述した従来技術による問題点を解消するため、ゲート閾値電圧の変動を抑制することができ、かつ層間絶縁膜からの不純物原子の外方拡散を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板のおもて面に、素子構造が設けられている。前記素子構造は、前記半導体基板の内部に所定の半導体領域と、前記半導体基板のおもて面から突出する凸部と、を有する。層間絶縁膜は、第１，２絶縁膜からなる２層構造である。前記第１絶縁膜は、前記素子構造を覆う。前記第２絶縁膜は、前記第１絶縁膜を覆う。前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールが設けられている。前記層間絶縁膜の表面に、電極が設けられている。前記電極は、前記コンタクトホールを介して前記半導体領域に電気的に接続されている。前記第１絶縁膜は、ノンドープの酸化シリコン膜である。前記第２絶縁膜は、ボロンおよびリンを含む酸化膜である。前記第２絶縁膜のボロン濃度は、４．５ｍｏｌ％以上８．０ｍｏｌ％以下である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２絶縁膜のリン濃度は、１．０ｍｏｌ％以上３．５ｍｏｌ％以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１絶縁膜の厚さは、５０ｎｍ以上４００ｎｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２絶縁膜の厚さは、４００ｎｍ以上８００ｎｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、前記半導体基板のおもて面上にゲート絶縁膜を介して設けられたゲート電極を有する金属－酸化膜－半導体からなる絶縁ゲート構造である。前記凸部は、前記ゲート絶縁膜および前記ゲート電極である。前記第１絶縁膜は、前記ゲート電極を覆う。前記第１絶縁膜を挟んで前記ゲート絶縁膜と前記第２絶縁膜とが対向する部分において、前記ゲート絶縁膜から前記第２絶縁膜までの距離が１００ｎｍ以下であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、半導体基板のおもて面側に、前記半導体基板の内部に設けられた所定の半導体領域と、前記半導体基板のおもて面から突出する凸部と、を有する素子構造を備えた炭化珪素半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板の内部に、前記素子構造を構成する所定の前記半導体領域を形成する第１工程を行う。次に、半導体基板のおもて面に、前記素子構造を構成する前記凸部を形成する第２工程を行う。次に、前記半導体基板のおもて面上に、前記素子構造を覆う第１絶縁膜と、前記第１絶縁膜を覆う第２絶縁膜と、を順に積層して、前記第１絶縁膜および前記第２絶縁膜からなる２層構造の層間絶縁膜を形成する第３工程を行う。次に、熱処理により前記層間絶縁膜の表面を平坦化する第４工程を行う。次に、前記第４工程の後、前記層間絶縁膜を部分的に除去して、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第５工程を行う。次に、前記層間絶縁膜の表面に電極を形成して、前記コンタクトホールに前記電極を埋め込み、前記半導体領域と前記電極とを電気的に接続する第６工程を行う。前記第３工程では、前記第１絶縁膜として、ノンドープの酸化シリコン膜を形成し、前記第２絶縁膜として、ボロンおよびリンを含む酸化膜を形成する。前記第２絶縁膜のボロン濃度を４．５ｍｏｌ％以上８．０ｍｏｌ％以下とする。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ＢＰＳＧ膜の吸湿性が向上されるため、ゲート閾値電圧の変動を抑制することができる。かつ、層間絶縁膜からの不純物原子の外方拡散を抑制することができるため、不良の発生を抑制することができるという効果を奏する。
実施の形態にかかるプレーナゲート型炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかるトレンチゲート型炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 ＢＰＳＧ膜中の構造水の吸放出プロファイルを示す特性図である。 ＢＰＳＧ膜のボロン濃度またはリン濃度とＢＰＳＧ膜中の構造水の放出量との関係を示す特性図である。 ＢＰＳＧ膜の原子構造を模式的に示す説明図である。 ＢＰＳＧ膜のボロン濃度およびリン濃度とゲート閾値電圧変動との関係を示す図表である。 ＢＰＳＧ膜のボロン濃度およびリン濃度の好適な範囲を示す特性図である。 従来の半導体装置の製造途中の状態を模式的に示す断面図である。 従来の半導体装置の製造途中の状態を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
まず、実施の形態１にかかるプレーナゲート型炭化珪素半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、活性領域のみを示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。活性領域は、オン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板（半導体チップ）１０の側面との間の領域であり、ｎ-型ドリフト領域２の、チップおもて面側の電界を緩和し耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素（ＳｉＣ）からなる半導体基板１０のおもて面側にプレーナゲート型のＭＯＳゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、ｎ+型ドレイン領域となるｎ+型出発基板１のおもて面上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各半導体層１０ａ，１０ｂを順にエピタキシャル成長させたエピタキシャル基板である。ここでは、半導体基板１０は、ｐ型半導体層１０ｂ側の表面をおもて面とし、ｎ+型出発基板１側の表面（すなわちｎ+型出発基板１の裏面）を裏面とする。
ｎ-型半導体層１０ａの内部には、ｐ型半導体層１０ｂとの界面に、ｐ型半導体層１０ｂに接して、ｐ+型ベース領域３が選択的に設けられている。ｎ-型半導体層１０ａの、ｐ+型ベース領域３以外の部分がｎ-型ドリフト領域２である。ｐ型半導体層１０ｂの内部には、ｎ+型ソース領域５、ｐ+型コンタクト領域６およびｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域７がそれぞれ選択的に設けられている。ｐ型半導体層１０ｂの、ｎ+型ソース領域５、ｐ+型コンタクト領域６およびｎ型ＪＦＥＴ領域７以外の部分がｐ型ベース領域４である、
ｎ+型ソース領域５、ｐ+型コンタクト領域６およびｎ型ＪＦＥＴ領域７は、半導体基板１０のおもて面に露出している。ｎ+型ソース領域５およびｐ+型コンタクト領域６は、深さ方向Ｚにｐ+型ベース領域３に対向する。ｎ+型ソース領域５は、ｐ+型コンタクト領域６よりもｎ型ＪＦＥＴ領域７に近い位置に設けられている。ｐ+型コンタクト領域６は、半導体基板１０のおもて面からｐ型半導体層１０ｂを深さ方向Ｚに貫通してｐ+型ベース領域３に達していてもよい。ｎ型ＪＦＥＴ領域７は、ｎ+型ソース領域５およびｐ+型コンタクト領域６と離して設けられている。
ｎ型ＪＦＥＴ領域７は、ｐ型ベース領域４を挟んで、半導体基板１０のおもて面に平行な方向（以下、第１方向とする）Ｘにｎ+型ソース領域５に対向する。ｎ型ＪＦＥＴ領域７は、ｐ型半導体層１０ｂを深さ方向Ｚに貫通して、ｎ-型ドリフト領域２の、ｐ+型ベース領域３間に挟まれた部分に達する。ｎ型ＪＦＥＴ領域７は、ｎ-型ドリフト領域２とともにドリフト領域として機能する。ｐ型ベース領域４の、ｎ+型ソース領域５とｎ型ＪＦＥＴ領域７との表面上に、ｎ型ＪＦＥＴ領域７の表面上にまで延在するように、ゲート絶縁膜８を介してゲート電極９が設けられている。
これらｐ+型ベース領域３、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６、ｎ型ＪＦＥＴ領域７、ゲート絶縁膜８およびゲート電極９でプレーナゲート型のＭＯＳゲート構造が構成されている。これらｐ+型ベース領域３、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６、ｎ型ＪＦＥＴ領域７、ゲート絶縁膜８およびゲート電極９は、例えば、半導体基板１０のおもて面に平行で、かつ第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状に配置されていてもよい。ゲート電極９は、層間絶縁膜１３で覆われている。
層間絶縁膜１３は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープの酸化シリコン（ＳｉＯ2））膜１１およびＢＰＳＧ膜１２を順に積層してなる２層構造となっている。ＮＳＧ膜１１は、ゲート絶縁膜８に接する。ＮＳＧ膜１１は、ＢＰＳＧ膜１２から外方拡散したボロン原子およびリン原子がゲート電極９側へ移動することを抑制する機能を有する。
ＮＳＧ膜１１は、ゲート電極９の表面から半導体基板１０のおもて面にわたって一様な厚さｔ１で設けられている。ＮＳＧ膜１１の厚さｔ１は、例えば２００ｎｍ程度であり、設計上において例えば５０ｎｍ以上４００ｎｍ以下程度まで許容される。すなわち、ＮＳＧ膜１１を挟んでゲート絶縁膜８とＢＰＳＧ膜１２とが対向する部分において、ゲート絶縁膜８からＢＰＳＧ膜１２までの距離が１００ｎｍ以下となってもよい。
ＮＳＧ膜１１の厚さｔ１が５０ｎｍ未満である場合、ＮＳＧ膜１１を設けることによる効果が得られないため、好ましくない。ＮＳＧ膜１１の厚さｔ１が４００ｎｍを超える場合、リフロー（流動）処理によりＮＳＧ膜１１がリフローしないことで、半導体基板１０のおもて面のゲート電極９による凸部がＮＳＧ膜１１によってソース電極１５が半導体基板１０のおもて面から垂直に立ってしまうため、好ましくない。
ＢＰＳＧ膜１２は、外気に含まれる湿気等の水分を吸収する機能を有する。ＢＰＳＧ膜１２の厚さｔ２は、例えば６００ｎｍ程度であり、設計上において例えば４００ｎｍ以上８００ｎｍ以下程度まで許容される。ＢＰＳＧ膜１２の好適なボロン濃度範囲は、例えば４．５ｍｏｌ％以上８．０ｍｏｌ％以下程度である。ＢＰＳＧ膜１２の好適なリン濃度範囲は、例えば１．０ｍｏｌ％以上３．５ｍｏｌ％以下程度である。
ＢＰＳＧ膜１２のボロン濃度およびリン濃度のうち、少なくともボロン濃度を上記好適な範囲内に設定することで、ＢＰＳＧ膜１２の吸湿性を向上させることができる。これにより、ＢＰＳＧ膜１２中の水分が外部へ放出されることを抑制することができる。ＢＰＳＧ膜１２中の水分とは、ＢＰＳＧ膜１２中の水素（Ｈ）原子や水（Ｈ2Ｏ）分子である。
また、ＢＰＳＧ膜１２の吸湿性が向上されることで、ＢＰＳＧ膜１２中に一定の水分量で水分が保持される。これによって、ＢＰＳＧ膜１２と外部との間で相互に水素原子の出入りが可能になり、ＢＰＳＧ膜１２からゲート電極９付近へ水素原子が供給される。これにより、ＭＯＳＦＥＴの低電流域のゲート閾値電圧の変動が抑制される。
ＢＰＳＧ膜１２からの放出される水分の水分量は、例えば１×１０20個／ｃｍ3よりも多く、かつ１×１０22個／ｃｍ3よりも少ない。ＢＰＳＧ膜１２からの放出される水分量とは、ＢＰＳＧ膜１２から外部へ拡散（外方拡散）される水素原子の拡散量と、ＢＰＳＧ膜１２から外部へ放出される水分子の放出量と、の総量である。
また、ＢＰＳＧ膜１２のボロン濃度およびリン濃度をそれぞれ上記好適な範囲内に設定することで、ＢＰＳＧ膜１２のボロン濃度およびリン濃度がそれぞれの一般的な濃度範囲内である４．０ｍｏｌ％以上および１．２ｍｏｌ％以上に設定される。これにより、ＢＰＳＧ膜１２中のボロン原子およびリン原子がＢＰＳＧ膜１２から放出される水分に溶け出して当該水分とともにＢＰＳＧ膜１２から溶出することを抑制することができる。このため、ＢＰＳＧ膜１２の周辺部材（例えばコンタクト電極１４、ソース電極１５や金属配線等）の劣化を抑制することができる。
層間絶縁膜１３には、層間絶縁膜１３を深さ方向Ｚに貫通して半導体基板１０のおもて面に達するコンタクトホールが設けられている。この層間絶縁膜１３のコンタクトホールには、ｎ+型ソース領域５およびｐ+型コンタクト領域６が露出されている。層間絶縁膜１３のコンタクトホールの内部において、半導体基板１０のおもて面上には、ｎ+型ソース領域５およびｐ+型コンタクト領域６にオーミック接触するコンタクト電極１４が設けられている。
ソース電極１５は、層間絶縁膜１３の表面上からコンタクトホールの内部における半導体基板１０のおもて面上にわたって、コンタクトホールの内部に埋め込むように設けられている。ソース電極１５は、コンタクト電極１４を介してｎ+型ソース領域５およびｐ+型コンタクト領域６に電気的に接続され、層間絶縁膜１３によってゲート電極９と電気的に絶縁されている。ソース電極１５には、例えばボンディングワイヤまたは銅ブロック等の金属配線（不図示）がはんだ接合される。
半導体基板１０の裏面全体に、ｎ+型ドレイン領域（ｎ+型出発基板１）にオーミック接触するコンタクト電極１６が設けられている。ドレイン電極１７は、コンタクト電極１６の表面上に設けられ、コンタクト電極１６を介してｎ+型ドレイン領域であるｎ+型出発基板１に電気的に接続されている。ドレイン電極１７は、例えばＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板などの絶縁基板（不図示）にはんだ接合によりマウントされる。
（実施の形態２）
実施の形態２にかかるトレンチゲート型炭化珪素半導体装置の構造について、ＭＯＳＦＥＴを例に説明する。図２は、実施の形態２にかかるトレンチゲート型炭化珪素半導体装置の構造を示す断面図である。図２には、活性領域のみを示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。
図２に示す実施の形態２にかかる炭化珪素半導体装置は、炭化珪素（ＳｉＣ）からなる半導体基板１０のおもて面側にトレンチゲート型のＭＯＳゲート構造を備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、ｎ+型ドレイン領域となるｎ+型出発基板１のおもて面上にｎ-型ドリフト領域２およびｐ型ベース領域４となる各半導体層を順にエピタキシャル成長させたエピタキシャル基板である。ここでは、半導体基板１０は、ｐ型半導体層側の表面をおもて面とし、ｎ+型出発基板１側の表面（すなわちｎ+型出発基板１の裏面）を裏面とする。
ｎ-型半導体層１０ａの内部には、ｐ型半導体層１０ｂとの界面に、ｐ型半導体層１０ｂに接して、ｐ+型ベース領域３ａが選択的に設けられている。ｎ-型半導体層１０ａの、ｐ+型ベース領域３ａ以外の部分がｎ-型ドリフト領域２である。ｐ型半導体層１０ｂの内部には、ｎ+型ソース領域５、ｐ+型コンタクト領域６がそれぞれ選択的に設けられている。ｐ型半導体層１０ｂの、ｎ+型ソース領域５、ｐ+型コンタクト領域６以外の部分がｐ型ベース領域４である、
ｎ+型ソース領域５、ｐ+型コンタクト領域６は、半導体基板のおもて面に露出している。ｎ+型ソース領域５およびｐ+型コンタクト領域６は、深さ方向にｐ+型ベース領域３ａに対向する。ｐ+型コンタクト領域６は、半導体基板１０のおもて面からｐ型半導体層１０ｂを深さ方向に貫通してｐ+型ベース領域３ａに達していてもよい。
ｐ型ベース領域４の、ｎ+型ソース領域５の表面上から、ｎ-型ドリフト領域２まで延在するようにトレンチ１８が設けられ、トレンチ１８の内側にゲート絶縁膜８を介してゲート電極９が設けられている。トレンチ１８の底にはｐ+型ベース領域３ｂが設けられている。
これらｐ+型ベース領域３ａ、３ｂ、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６、ゲート絶縁膜８およびゲート電極９でトレンチゲート型のＭＯＳゲート構造が構成されている。これらｐ+型ベース領域３ａ、３ｂ、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ+型コンタクト領域６は、例えば、半導体基板１０のおもて面に平行で、かつ奥行方向に延びるストライプ状に配置されていてもよい。ゲート電極９は、層間絶縁膜１３で覆われている。
層間絶縁膜１３は、ＮＳＧ（Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープの酸化シリコン（ＳｉＯ2））膜１１およびＢＰＳＧ膜１２を順に積層してなる２層構造となっている。ＮＳＧ膜１１は、ゲート絶縁膜８に接する。ＮＳＧ膜１１は、ＢＰＳＧ膜１２から外方拡散したボロン原子およびリン原子がゲート電極９側へ移動することを抑制する機能を有する。
ＮＳＧ膜１１は、ゲート電極９の表面から半導体基板１０のおもて面にわたって一様な厚さｔ１で設けられている。ＮＳＧ膜１１の厚さｔ１は、例えば２００ｎｍ程度であり、設計上において例えば５０ｎｍ以上４００ｎｍ以下程度まで許容される。すなわち、ＮＳＧ膜１１を挟んでゲート絶縁膜８とＢＰＳＧ膜１２とが対向する部分において、ゲート絶縁膜８からＢＰＳＧ膜１２までの距離が１００ｎｍ以下となってもよい。
ＮＳＧ膜１１の厚さｔ１が５０ｎｍ未満である場合、ＮＳＧ膜１１を設けることによる効果が得られないため、好ましくない。ＮＳＧ膜１１の厚さｔ１が４００ｎｍを超える場合、リフロー（流動）処理によりＮＳＧ膜１１がリフローしないことで、半導体基板１０のおもて面のゲート電極９による凸部がＮＳＧ膜１１によってソース電極１５が半導体基板１０のおもて面から垂直に立ってしまうため、好ましくない。
ＢＰＳＧ膜１２は、外気に含まれる湿気等の水分を吸収する機能を有する。ＢＰＳＧ膜１２の厚さｔ２は、例えば６００ｎｍ程度であり、設計上において例えば４００ｎｍ以上８００ｎｍ以下程度まで許容される。ＢＰＳＧ膜１２の好適なボロン濃度範囲は、例えば４．５ｍｏｌ％以上８．０ｍｏｌ％以下程度である。ＢＰＳＧ膜１２の好適なリン濃度範囲は、例えば１．０ｍｏｌ％以上３．５ｍｏｌ％以下程度である。
ＢＰＳＧ膜１２のボロン濃度およびリン濃度のうち、少なくともボロン濃度を上記好適な範囲内に設定することで、ＢＰＳＧ膜１２の吸湿性を向上させることができる。これにより、ＢＰＳＧ膜１２中の水分が外部へ放出されることを抑制することができる。ＢＰＳＧ膜１２中の水分とは、ＢＰＳＧ膜１２中の水素（Ｈ）原子や水（Ｈ2Ｏ）分子である。
また、ＢＰＳＧ膜１２の吸湿性が向上されることで、ＢＰＳＧ膜１２中に一定の水分量で水分が保持される。これによって、ＢＰＳＧ膜１２と外部との間で相互に水素原子の出入りが可能になり、ＢＰＳＧ膜１２からゲート電極９付近へ水素原子が供給される。これにより、ＭＯＳＦＥＴの低電流域のゲート閾値電圧の変動が抑制される。
ＢＰＳＧ膜１２からの放出される水分の水分量は、例えば１×１０20個／ｃｍ3よりも多く、かつ１×１０22個／ｃｍ3よりも少ない。ＢＰＳＧ膜１２からの放出される水分量とは、ＢＰＳＧ膜１２から外部へ拡散（外方拡散）される水素原子の拡散量と、ＢＰＳＧ膜１２から外部へ放出される水分子の放出量と、の総量である。
また、ＢＰＳＧ膜１２のボロン濃度およびリン濃度をそれぞれ上記好適な範囲内に設定することで、ＢＰＳＧ膜１２のボロン濃度およびリン濃度がそれぞれの一般的な濃度範囲内である４．０ｍｏｌ％以上および１．２ｍｏｌ％以上に設定される。これにより、ＢＰＳＧ膜１２中のボロン原子およびリン原子がＢＰＳＧ膜１２から放出される水分に溶け出して当該水分とともにＢＰＳＧ膜１２から溶出することを抑制することができる。このため、ＢＰＳＧ膜１２の周辺部材（例えばコンタクト電極１４、ソース電極１５や金属配線等）の劣化を抑制することができる。
層間絶縁膜１３には、層間絶縁膜１３を深さ方向に貫通して半導体基板１０のおもて面に達するコンタクトホールが設けられている。この層間絶縁膜１３のコンタクトホールには、ｎ+型ソース領域５およびｐ+型コンタクト領域６が露出されている。層間絶縁膜１３のコンタクトホールの内部において、半導体基板１０のおもて面上には、ｎ+型ソース領域５およびｐ+型コンタクト領域６にオーミック接触するコンタクト電極１４が設けられている。
ソース電極１５は、層間絶縁膜１３の表面上からコンタクトホールの内部における半導体基板１０のおもて面上にわたって、コンタクトホールの内部に埋め込むように設けられている。ソース電極１５は、コンタクト電極１４を介してｎ+型ソース領域５およびｐ+型コンタクト領域６に電気的に接続され、層間絶縁膜１３によってゲート電極９と電気的に絶縁されている。ソース電極１５には、例えばボンディングワイヤまたは銅ブロック等の金属配線（不図示）がはんだ接合される。
半導体基板１０の裏面全体に、ｎ+型ドレイン領域（ｎ+型出発基板１）にオーミック接触するコンタクト電極１６が設けられている。ドレイン電極１７は、コンタクト電極１６の表面上に設けられ、コンタクト電極１６を介してｎ+型ドレイン領域であるｎ+型出発基板１に電気的に接続されている。ドレイン電極１７は、例えばＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板などの絶縁基板（不図示）にはんだ接合によりマウントされる。
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。まず、ｎ+型出発基板（出発ウエハ）１のおもて面に、ｎ-型ドリフト領域２となるｎ-型半導体層１０ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型半導体層１０ａの表面層にｐ+型ベース領域３を選択的に形成する。ｎ-型半導体層１０ａの、ｐ+型ベース領域３以外の部分がｎ-型ドリフト領域２となる。
次に、ｎ-型半導体層１０ａの上に、ｐ+型ベース領域３を覆うように、ｐ型ベース領域４となるｐ型半導体層１０ｂをエピタキシャル成長させる。ここまでの工程により、ｎ+型出発基板１上に半導体層１０ａ，１０ｂを順に積層してなる半導体基板（半導体ウエハ）１０が作製される。
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、ｐ型半導体層１０ｂの内部に、ｎ+型ソース領域５、ｐ+型コンタクト領域６およびｎ型ＪＦＥＴ領域７をそれぞれ選択的に形成する。ｐ型半導体層１０ｂの、ｎ+型ソース領域５、ｐ+型コンタクト領域６およびｎ型ＪＦＥＴ領域７以外の部分がｐ型ベース領域４となる。
次に、一般的な方法により、ゲート絶縁膜８およびゲート電極９を形成する。ここまでの工程で、プレーナゲート型のＭＯＳゲート構造が形成される（ステップＳ１）。ゲート絶縁膜８は、例えば、熱酸化により形成した熱酸化膜（すなわち酸化シリコン膜）であってもよいし、ゲート絶縁膜８として一般的な絶縁材料からなる堆積酸化膜であってもよい。
次に、例えば常圧ＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により、層間絶縁膜１３として、ＮＳＧ膜１１およびＢＰＳＧ膜１２をそれぞれ上述した厚さｔ１，ｔ２の範囲内で順に堆積する（ステップＳ２）。このとき、ステップＳ２においては、ＢＰＳＧ膜１２のボロン濃度およびリン濃度を上記好適な範囲内に調整する。次に、熱処理（リフロー処理）によりＢＰＳＧ膜１２をリフローして、層間絶縁膜１３の表面を平坦化する（ステップＳ３）。ＢＰＳＧ膜１２のリフロー処理温度は、例えば１０００℃以上であることが好ましく、より好ましくは１１００℃以上であることがよい。
次に、層間絶縁膜１３を選択的に除去してコンタクトホールを形成し、コンタクトホールの内部にｎ+型ソース領域５およびｐ+型コンタクト領域６を露出させる。次に、一般的な方法により、半導体基板１０のおもて面にコンタクト電極１４およびソース電極１５を形成し、裏面にコンタクト電極１６およびドレイン電極１７を形成する（ステップＳ４）。次に、半導体ウエハを個々のチップ状にダイシング（切断）して個片化する。
次に、半導体チップをパッケージに実装するための一般的な組立工程を行う（ステップＳ５）。具体的には、例えばＤＣＢ基板などの絶縁基板に、半導体チップ（半導体基板１０）の裏面を半田付けする。その後、ソース電極１５に、ワイヤーボンディングや、電極端子となる銅ブロックへのチップおもて面の半田付け（ワイヤレスボンディング）を行うことで、図１に示すＭＯＳＦＥＴが完成する。
実施の形態２にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法のステップＳ１において、プレーナゲート型のＭＯＳゲート構造に代えて、トレンチゲート型のＭＯＳゲート構造を形成することで、図２に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１、２によれば、ゲート電極を覆う層間絶縁膜を、ＮＳＧ膜およびＢＰＳＧ膜を順に積層した２層構造とする。これにより、ＢＰＳＧ膜の表面を平坦化するためのリフロー処理時に、ＢＰＳＧ膜からボロン原子およびリン原子が外方拡散した場合においても、当該ボロン原子およびリン原子がＢＰＳＧ膜の下層のＮＳＧ膜によりゲート電極側へ移動することを抑制することができる。
また、実施の形態１、２によれば、ＢＰＳＧ膜のボロン濃度およびリン濃度を上記好適な範囲内に設定することで、ＢＰＳＧ膜のボロン濃度およびリン濃度がそれぞれの一般的な濃度範囲内に設定される。これにより、リフロー処理によるＢＰＳＧ膜からのボロン原子およびリン原子の外方拡散を抑制することができる。また、ＢＰＳＧ膜のリフロー処理温度を高くすることで、ＢＰＳＧ膜からのボロン原子およびリン原子の外方拡散をさらに抑制することができる。
また、実施の形態１，２によれば、ＢＰＳＧ膜の少なくともボロン濃度を従来方法（図９，１０参照）よりも高くすることで、ＢＰＳＧ膜の吸湿性が向上され、ＢＰＳＧ膜中に一定の水分量で水分を保持することができる。これにより、ＢＰＳＧ膜からゲート電極付近へ水素原子が供給され、ＭＯＳＦＥＴの低電流域のゲート閾値電圧の変動を抑制することができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。実施の形態３にかかる炭化珪素半導体装置が実施の形態１，２にかかる炭化珪素半導体装置と異なる点は、ＢＰＳＧ膜１２にアルミニウム（Ａｌ）が添加されている点である。
ＢＰＳＧ膜１２のアルミニウム濃度は、例えばＢＰＳＧ膜１２のボロン濃度およびリン濃度の総和の０．１倍以上１倍以下程度である。ＢＰＳＧ膜１２のボロン濃度およびリン濃度の総和の１倍は、例えば１０ｍｏｌ％程度である。ＢＰＳＧ膜１２に添加されたアルミニウム原子は、ＢＰＳＧ膜１２中のボロン原子およびリン原子の電荷を中和して、ＢＰＳＧ膜１２中のボロン原子およびリン原子のイオン化を防止する機能を有する。
ＢＰＳＧ膜１２のボロン濃度およびリン濃度の好適な範囲は、実施の形態１、２と同様である。ＢＰＳＧ膜１２のボロン濃度およびリン濃度が上記好適な範囲の上限値を超える場合、ＢＰＳＧ膜１２にアルミニウムを添加したとしても、すべてのボロン原子およびリン原子の電荷を中和することができず、イオン化するボロン原子およびリン原子が存在し、ＢＰＳＧ膜１２からのボロン原子およびリン原子の溶出を防止することができない。
実施の形態３にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法のステップＳ２において、常圧ＣＶＤ法によりＢＰＳＧ膜１２を堆積する際に、ＢＰＳＧ膜１２にアルミニウムを添加すればよい。このとき、炉内へのアルミニウムの供給源として、例えば、塩化アルミニウム（ＡｌＣｌ3）ガスまたはトリメチルアルミニウム（ＴＭＡ：Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ、（ＣＨ3）3Ａｌ）ガスを用いればよい。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、ＢＰＳＧ膜にアルミニウムを添加することで、ＢＰＳＧ膜中のボロン原子およびリン原子のイオン化を防止することができるため、ＢＰＳＧ膜からのボロン原子およびリン原子の溶出を防止することができる。
（実施例１）
次に、ＢＰＳＧ膜１２中の水分量について検証した。図４は、ＢＰＳＧ膜中の構造水の吸放出プロファイルを示す特性図である。図４の横軸は昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置の熱電対による試料の加熱温度（熱電対温度）であり、縦軸は構造水のイオン電流値である。ここで、構造水とは、ＢＰＳＧ膜１２中に例えば水酸化物イオン（ＯＨ-）などとして含まれる水分に相当し、具体的には質量電荷比Ｍ／ｚ＝１８の荷電粒子である。
まず、実施の形態２にかかる炭化珪素半導体装置の構造を備えた７つの試料を作製した（以下、実施例１とする）。実施例１の各試料は、それぞれＢＰＳＧ膜１２のボロン濃度およびリン濃度が異なる。具体的には、実施例１の各試料は、ボロン濃度を６．５ｗｔ％、９．２ｗｔ％および１２．０ｗｔ％のいずれかとし、リン濃度を２．０ｗｔ％、３．８ｗｔ％および５．０ｗｔ％のいずれかとした（図４の注釈参照）。
例えば、図４の注釈において、「Ｂ：９．２ｗｔ％、Ｐ：２．０ｗｔ％」とは、ボロン濃度を９．２ｗｔ％とし、リン濃度を２．０ｗｔ％とした試料である。末尾に「リフロー」と付した試料は、ＢＰＳＧ膜１２のリフロー処理を行った試料である。これら実施例１の７つの試料について、ＢＰＳＧ膜１２の表面の構造水の吸放出プロファイルをＴＤＳにより測定した結果を図４に示す。
図４に示す結果から、実施例１のすべての試料で、加熱温度が２００℃付近のときにＢＰＳＧ膜１２の表面に構造水（水分）が吸着２１し、加熱温度が３００℃～４００℃付近のときにＢＰＳＧ膜１２から構造水が放出２２されることが確認された。図４の縦軸の構造水のイオン電流値が高いほど、構造水の吸着２１および放出２２が大きいことを意味する。この結果から、ＢＰＳＧ膜１２の内部に外気に含まれる湿気等の水分が補足され保持されると推測される。
（実施例２）
次に、ＢＰＳＧ膜１２中の水分の放出量について検証した。図５は、ＢＰＳＧ膜のボロン濃度またはリン濃度とＢＰＳＧ膜中の構造水の放出量との関係を示す特性図である。図５の横軸はボロン濃度（Ｂ濃度）［ｗｔ％］またはリン濃度（Ｐ濃度）［ｗｔ％］であり、縦軸は構造水による積算電流値［Ａ］である。まず、実施の形態１にかかる炭化珪素半導体装置の構造を備えた試料を作製した（以下、実施例２とする）。
具体的には、実施例２の試料として、ＢＰＳＧ膜１２のボロン濃度を９．２ｗｔ％とし、ＢＰＳＧ膜１２のリン濃度の異なる試料を「リフローあり」または「リフローなし」で複数作製した（図５の○印および×印）。かつ、実施例２の試料として、ＢＰＳＧ膜１２のリン濃度を２ｗｔ％とし、ＢＰＳＧ膜１２のボロン濃度の異なる試料を「リフローあり」または「リフローなし」で複数作製した（図５の◇印および▲印）。
これら実施例２の複数の試料について、構造水の放出２２（図４参照）が生じる３００℃～４００℃付近の加熱温度において、構造水の放出量を測定した結果を図５に示す。構造水による積算電流値からのＢＰＳＧ膜１２の水分量の算出方法は次の通りである。
実施例２の試料の表面積が１ｃｍ2であるときに、構造水による積算電流値が２×１０-9Ａである場合、ＢＰＳＧ膜１２の水分量は３．５×１０16個／ｃｍ2である。ＢＰＳＧ膜１２の厚さｔ２を６００ｎｍとしたため、単位体積当たりに換算すると、ＢＰＳＧ膜１２の水分量は５．６×１０20個／ｃｍ3である。
実施例２の試料の表面積が１ｃｍ2であるときに、構造水による積算電流値が２×１０-8Ａである場合、ＢＰＳＧ膜１２の水分量は３．５×１０17個／ｃｍ2である。ＢＰＳＧ膜１２の厚さｔ２を６００ｎｍとしたため、単位体積当たりに換算すると、ＢＰＳＧ膜１２の水分量は５．６×１０21個／ｃｍ3である。
図５に示す結果から、ＢＰＳＧ膜１２のボロン濃度を同じにした試料（○印および×印の測定点の近似直線３１：Ｐ濃度との相関）の構造水による積算電流値は、リン濃度に依らず、ほぼ一定であることが確認された。すなわち、ＢＰＳＧ膜１２から放出される水分量は、ＢＰＳＧ膜１２のリン濃度に依存しないことが確認された。
また、ＢＰＳＧ膜１２のリン濃度を同じにした試料（◇印および▲印の測定点の近似直線３２：Ｂ濃度との相関）の構造水による積算電流値は、ボロン濃度の増加に伴って増加することが確認された。すなわち、ＢＰＳＧ膜１２から放出される水分量は、ＢＰＳＧ膜１２のボロン濃度の増加に伴って増加し、かつリフローの有無に依存しないことが確認された。
（ＢＰＳＧ膜１２の原子構造について）
次に、ＢＰＳＧ膜１２の原子構造について説明する。図６は、ＢＰＳＧ膜の原子構造を模式的に示す説明図である。図６に示すように、ボロン（Ｂ）原子およびリン（Ｐ）原子はともに、シリコン（Ｓｉ）原子と同じ４配位の多面体構造を構成する。このため、ＢＰＳＧ膜１２中において、ボロン原子およびリン原子は、それぞれ、Ｓｉ原子と同様に４つの酸素（Ｏ）原子に結合され、シリコン原子とともにシリカガラス（ＳｉＯ2）の網目構造を構成する。
ＢＰＳＧ膜１２の内部において、１つのボロン原子と、当該ボロン原子に結合された４つの酸素原子と、からなる原子構造を１つ以上含む箇所４１は、カチオン（陽イオン）を取り込んで電気的に中和されている。かつ、１つのリン原子と、当該リン原子に結合された４つの酸素原子と、からなる原子構造を１つ以上含む箇所４２は、アニオン（陰イオン）を取り込んで電気的に中和されている。
また、アルミニウム（Ａｌ）原子は、４配位、５配位または６配位の多面体構造を構成する。このため、図示省略するが、ＢＰＳＧ膜１２に添加されたアルミニウム原子は、シリコン原子、ボロン原子およびリン原子とともにシリカガラス（ＳｉＯ2）の網目構造を構成し、ボロン原子およびリン原子を安定化させる機能を有する。
（実施例３）
次に、ＢＰＳＧ膜１２のボロン濃度およびリン濃度の好適な範囲について検証した。図７は、ＢＰＳＧ膜のボロン濃度およびリン濃度とゲート閾値電圧変動との関係を示す図表である。図８は、ＢＰＳＧ膜のボロン濃度およびリン濃度の好適な範囲を示す特性図である。まず、実施の形態２にかかる炭化珪素半導体装置の構造を備えた複数の試料を作製した（以下、実施例３とする）。
実施例３の各試料は、それぞれＢＰＳＧ膜１２のボロン濃度およびリン濃度が異なる。これら実施例３の各試料について、ＢＰＳＧ膜１２から放出される水分量（ＨおよびＨ2Ｏの放出総量）と、ゲート閾値電圧の変動抑制の有無と、を測定した結果を図７に示す。図７の「ゲート閾値電圧の変動抑制」欄には、ゲート閾値電圧の変動抑制効果がある場合を「○」とし、ゲート閾値電圧の変動抑制効果がない場合を「×」とした。
図７に示す結果より、ＢＰＳＧ膜１２のボロン濃度およびリン濃度が上記好適な範囲内に設定された試料について、ゲート閾値電圧の変動を抑制することができることが確認された。図示省略するが、ＢＰＳＧ膜１２のボロン濃度を上記好適な範囲の下限値および上限値とした各試料や、ＢＰＳＧ膜１２のリン濃度を上記好適な範囲の下限値および上限値とした各試料についても、ゲート閾値電圧の変動を抑制することができることが確認されている。
また、図７には、さらに、ＢＰＳＧ膜１２のボロン濃度、リン濃度、アルミニウム濃度およびリフロー処理温度の異なる複数の試料についてＴＨＢ（Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ：高温高湿バイアス）試験を行った結果を「ＴＨＢ試験」欄に示す。ＴＨＢ試験は、温度を１２０℃とし、湿度（大気中の水分量）を８５％とした条件下で、ソース電極１５に対して９６０Ｖの正電圧をドレイン電極１７に１０００時間印加して行った。
図７の「ＴＨＢ試験」欄では、不良が発生しなかった場合を「○」とし、不良が発生した場合を「×」とし、ＴＨＢ試験を行っていない場合を「－」とした。ＴＨＢ試験による不良とは、温度、湿度、および電位差によって生じる層間絶縁膜１３の絶縁不良や電極層（例えばコンタクト電極１４、ソース電極１５や金属配線）の腐食である。ＴＨＢ試験を行った実施例３の試料の条件は、次の通りである。
ＴＨＢ試験を行った実施例３の試料の１つ目の条件は、上記ゲート閾値電圧の変動抑制効果を検証した６つの試料と同じボロン濃度およびリン濃度のＢＰＳＧ膜１２を有する６つの試料を９５０℃のリフロー処理温度で焼成した場合である（図７の「９５０℃焼成」欄）。これらＴＨＢ試験を行った１つ目の条件の試料のＢＰＳＧ膜１２には、アルミニウムは添加されていない。
ＴＨＢ試験を行った実施例３の試料の２つ目の条件は、上記ゲート閾値電圧の変動抑制効果を検証した６つの試料と同じボロン濃度およびリン濃度のＢＰＳＧ膜１２を有する６つの試料を１０５０℃のリフロー処理温度で焼成した場合である（図７の「１０５０℃焼成」欄）。これらＴＨＢ試験を行った２つ目の条件の試料のＢＰＳＧ膜１２には、アルミニウムは添加されていない。
ＴＨＢ試験を行った実施例３の試料の３つ目の条件は、上記６つの試料のうち、ゲート閾値電圧が変動していない試料（下側の４つの試料）と同じボロン濃度およびリン濃度を有し、かつボロン濃度およびリン濃度の総和の０．１倍でアルミニウムを添加したＢＰＳＧ膜１２を有する４つの試料を９５０℃のリフロー処理温度で焼成した場合である（図７の「９５０℃焼成、Ａｌ添加０．１倍」欄）。
ＴＨＢ試験を行った実施例３の試料の４つ目の条件は、上記６つの試料のうち、ゲート閾値電圧が変動していない試料（下側の４つの試料）と同じボロン濃度およびリン濃度を有し、かつボロン濃度およびリン濃度の総和の１倍でアルミニウムを添加したＢＰＳＧ膜１２を有する４つの試料を９５０℃のリフロー処理温度で焼成した場合である（図７の「９５０℃焼成、Ａｌ添加１倍」欄）。
図７に示すＴＨＢ試験の結果より、ＢＰＳＧ膜１２のリフロー処理温度が９５０℃である場合、ＢＰＳＧ膜１２のボロン濃度またはリン濃度、もしくはその両方の濃度が高い場合にＴＨＢ試験における不良が発生することが確認されたが、この問題はＢＰＳＧ膜１２のリフロー処理温度を高くしたり、ＢＰＳＧ膜１２にボロン濃度およびリン濃度の総和に対して所定濃度でアルミニウムを添加することで解消可能である。
例えば、ＴＨＢ試験における不良の発生を抑制するためには、ＢＰＳＧ膜１２のリフロー処理温度を１０００℃以上１１５０℃以下程度にする、具体的には図７に示すように１０５０℃程度とすればよい。また、ＢＰＳＧ膜１２のリフロー処理温度を９５０℃程度に低くする場合であっても、ＢＰＳＧ膜１２にボロン濃度およびリン濃度の総和の０．１倍以上１倍以下の範囲でアルミニウムが添加されていればよい。
図示省略するが、ＢＰＳＧ膜１２のボロン濃度が上記好適な範囲の上限値を超える場合や、ＢＰＳＧ膜１２のリン濃度が上記好適な範囲の上限値を超える場合、ＴＨＢ試験においてＢＰＳＧ膜１２からリン酸（Ｈ3ＰＯ4）が溶出し、アルミニウムからなる電極（例えばソース電極１５）が腐食してしまうが、この問題はＢＰＳＧ膜１２にアルミニウムを添加した試料においては生じないことが確認されている。
図８に、本発明のＢＰＳＧ膜１２のボロン濃度およびリン濃度の上記好適な範囲５１を濃いハッチングで示す。図８に示すように、本発明のＢＰＳＧ膜１２のボロン濃度およびリン濃度の上記好適な範囲５１は、本発明者により現行製品のＢＰＳＧ膜に適用されているリン濃度範囲を含み、かつ本発明者により現行製品のＢＰＳＧ膜に適用されているボロン濃度範囲よりも高い。
図８において、本発明者により現行製品のＢＰＳＧ膜に適用されているボロン濃度およびリン濃度の範囲５２は薄いハッチングで示す領域であり、具体的には、ボロン濃度が４．５ｍｏｌ％未満程度であり、リン濃度が１．０ｍｏｌ％以上１．４ｍｏｌ％以下程度である。より具体的には、現行製品のＢＰＳＧ膜は、例えば、６．５ｍｏｌ％の酸化ホウ素（Ｂ2Ｏ3）および２．０ｍｏｌ％の酸化リン（Ｐ2Ｏ5）を含む。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、半導体基板の主面に例えばＭＯＳゲート構造のように凹凸を生じさせる素子構造を覆う層間絶縁膜を備えた半導体装置に有用である。
１ ｎ+型出発基板
２ ｎ-型ドリフト領域
３ ｐ+型ベース領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ+型コンタクト領域
７ ｎ型ＪＦＥＴ領域
８ ゲート絶縁膜
９ ゲート電極
１０ 半導体基板
１０ａ ｎ-型半導体層
１０ｂ ｐ型半導体層
１１ ＮＳＧ膜
１２ ＢＰＳＧ膜
１３ 層間絶縁膜
１４，１６ コンタクト電極
１５ ソース電極
１７ ドレイン電極
２１ ＢＰＳＧ膜の表面への構造水の吸着
２２ ＢＰＳＧ膜からの構造水の放出
５１ ＢＰＳＧ膜のボロン濃度およびリン濃度の好適な範囲
５２ 本発明者により現行製品のＢＰＳＧ膜に適用されているボロン濃度およびリン濃度の範囲
ｔ１ ＮＳＧ膜の厚さ
ｔ２ ＢＰＳＧ膜の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行な方向で、かつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (7)

  1. 半導体基板のおもて面側に設けられ、前記半導体基板の内部に設けられた所定の半導体領域と、前記半導体基板のおもて面から突出する凸部と、を有する素子構造と、
    前記素子構造を覆う第１絶縁膜と、前記第１絶縁膜を覆う第２絶縁膜と、からなる２層構造の層間絶縁膜と、
    前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールと、
    前記層間絶縁膜の表面に設けられて、前記コンタクトホールを介して前記半導体領域に電気的に接続された電極と、
    を備え、
    前記第１絶縁膜は、ノンドープの酸化シリコン膜であり、
    前記第２絶縁膜は、ボロンおよびリンを含む酸化膜であり、
    前記第２絶縁膜のボロン濃度は、４．５ｍｏｌ％以上８．０ｍｏｌ％以下であり、
    前記第２絶縁膜のリン濃度は、１．０ｍｏｌ％以上３．５ｍｏｌ％以下であることを特徴とする炭化珪素半導体装置。
  2. 半導体基板のおもて面側に設けられ、前記半導体基板の内部に設けられた所定の半導体領域と、前記半導体基板のおもて面から突出する凸部と、を有する素子構造と、
    前記素子構造を覆う第１絶縁膜と、前記第１絶縁膜を覆う第２絶縁膜と、からなる２層構造の層間絶縁膜と、
    前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールと、
    前記層間絶縁膜の表面に設けられて、前記コンタクトホールを介して前記半導体領域に電気的に接続された電極と、
    を備え、
    前記第１絶縁膜は、ノンドープの酸化シリコン膜であり、
    前記第２絶縁膜は、ボロンおよびリンを含む酸化膜であり、
    前記第２絶縁膜のボロン濃度は、４．５ｍｏｌ％以上８．０ｍｏｌ％以下であり、
    前記素子構造は、前記半導体基板のおもて面上にゲート絶縁膜を介して設けられたゲート電極を有する金属－酸化膜－半導体からなる絶縁ゲート構造であり、前記凸部は、前記ゲート絶縁膜および前記ゲート電極であり、
    前記第１絶縁膜は、前記ゲート電極を覆い、
    前記第１絶縁膜を挟んで前記ゲート絶縁膜と前記第２絶縁膜とが対向する部分において、前記ゲート絶縁膜から前記第２絶縁膜までの距離が１００ｎｍ以下であることを特徴とする炭化珪素半導体装置。
  3. 前記第１絶縁膜の厚さは、５０ｎｍ以上４００ｎｍ以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第２絶縁膜の厚さは、４００ｎｍ以上８００ｎｍ以下であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
  5. 前記素子構造は、前記半導体基板のおもて面上にゲート絶縁膜を介して設けられたゲート電極を有する金属－酸化膜－半導体からなる絶縁ゲート構造であり、前記凸部は、前記ゲート絶縁膜および前記ゲート電極であり、
    前記第１絶縁膜は、前記ゲート電極を覆い、
    前記第１絶縁膜を挟んで前記ゲート絶縁膜と前記第２絶縁膜とが対向する部分において、前記ゲート絶縁膜から前記第２絶縁膜までの距離が１００ｎｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  6. 半導体基板のおもて面側に、前記半導体基板の内部に設けられた所定の半導体領域と、
    前記半導体基板のおもて面から突出する凸部と、を有する素子構造を備えた炭化珪素半導体装置の製造方法であって、
    前記半導体基板の内部に、前記素子構造を構成する所定の前記半導体領域を形成する第１工程と、
    前記半導体基板のおもて面に、前記素子構造を構成する前記凸部を形成する第２工程と、
    前記半導体基板のおもて面上に、前記素子構造を覆う第１絶縁膜と、前記第１絶縁膜を覆う第２絶縁膜と、を順に積層して、前記第１絶縁膜および前記第２絶縁膜からなる２層構造の層間絶縁膜を形成する第３工程と、
    熱処理により前記層間絶縁膜の表面を平坦化する第４工程と、
    前記第４工程の後、前記層間絶縁膜を部分的に除去して、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第５工程と、
    前記層間絶縁膜の表面に電極を形成して、前記コンタクトホールに前記電極を埋め込み、前記半導体領域と前記電極とを電気的に接続する第６工程と、
    を含み、
    前記第３工程では、
    前記第１絶縁膜として、ノンドープの酸化シリコン膜を形成し、
    前記第２絶縁膜として、ボロンおよびリンを含む酸化膜を形成し、
    前記第２絶縁膜のボロン濃度を４．５ｍｏｌ％以上８．０ｍｏｌ％以下とし、
    前記第２絶縁膜のリン濃度を１．０ｍｏｌ％以上３．５ｍｏｌ％以下とすることを特徴とする炭化珪素半導体装置の製造方法。
  7. 半導体基板のおもて面側に、前記半導体基板の内部に設けられた所定の半導体領域と、
    前記半導体基板のおもて面から突出する凸部と、を有する素子構造を備えた炭化珪素半導体装置の製造方法であって、
    前記半導体基板の内部に、前記素子構造を構成する所定の前記半導体領域を形成する第１工程と、
    前記半導体基板のおもて面に、前記素子構造を構成する前記凸部を形成する第２工程と、
    前記半導体基板のおもて面上に、前記素子構造を覆う第１絶縁膜と、前記第１絶縁膜を覆う第２絶縁膜と、を順に積層して、前記第１絶縁膜および前記第２絶縁膜からなる２層構造の層間絶縁膜を形成する第３工程と、
    熱処理により前記層間絶縁膜の表面を平坦化する第４工程と、
    前記第４工程の後、前記層間絶縁膜を部分的に除去して、前記層間絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第５工程と、
    前記層間絶縁膜の表面に電極を形成して、前記コンタクトホールに前記電極を埋め込み、前記半導体領域と前記電極とを電気的に接続する第６工程と、
    を含み、
    前記第１工程および前記第２工程では、前記素子構造として、前記半導体基板のおもて面上にゲート絶縁膜を介して設けられたゲート電極を有する金属－酸化膜－半導体からなる絶縁ゲート構造を形成し、
    前記第２工程では、前記ゲート絶縁膜および前記ゲート電極によって前記凸部を形成し、
    前記第３工程では、
    前記第１絶縁膜として、ノンドープの酸化シリコン膜を形成し、
    前記第２絶縁膜として、ボロンおよびリンを含む酸化膜を形成し、
    前記第２絶縁膜のボロン濃度を４．５ｍｏｌ％以上８．０ｍｏｌ％以下とし、
    前記第１絶縁膜で前記ゲート電極を覆い、
    前記第１絶縁膜を挟んで前記ゲート絶縁膜と前記第２絶縁膜とが対向する部分において、前記ゲート絶縁膜から前記第２絶縁膜までの距離を１００ｎｍ以下とすることを特徴とする炭化珪素半導体装置の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232560A (ja) 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
JP2016086064A (ja) 2014-10-24 2016-05-19 住友電気工業株式会社 炭化珪素半導体装置
JP2018082054A (ja) 2016-11-16 2018-05-24 富士電機株式会社 炭化珪素半導体装置の製造方法、および炭化珪素半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01109727A (ja) 1987-10-23 1989-04-26 Hitachi Ltd 半導体装置およびその製造方法
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
US6261975B1 (en) 1999-03-04 2001-07-17 Applied Materials, Inc. Method for depositing and planarizing fluorinated BPSG films
JP2002076342A (ja) 2000-09-05 2002-03-15 Fuji Electric Co Ltd トレンチゲート型半導体装置
US7023046B2 (en) * 2003-07-11 2006-04-04 Advanced Micro Devices, Inc. Undoped oxide liner/BPSG for improved data retention
JP4371980B2 (ja) 2004-11-01 2009-11-25 パナソニック株式会社 半導体装置の製造方法
US7851881B1 (en) * 2008-03-21 2010-12-14 Microsemi Corporation Schottky barrier diode (SBD) and its off-shoot merged PN/Schottky diode or junction barrier Schottky (JBS) diode
JP2012160584A (ja) * 2011-02-01 2012-08-23 Sumitomo Electric Ind Ltd 半導体装置
JP6245723B2 (ja) 2012-04-27 2017-12-13 富士電機株式会社 炭化珪素半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232560A (ja) 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
JP2016086064A (ja) 2014-10-24 2016-05-19 住友電気工業株式会社 炭化珪素半導体装置
JP2018082054A (ja) 2016-11-16 2018-05-24 富士電機株式会社 炭化珪素半導体装置の製造方法、および炭化珪素半導体装置

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