TW201316509A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW201316509A
TW201316509A TW101118751A TW101118751A TW201316509A TW 201316509 A TW201316509 A TW 201316509A TW 101118751 A TW101118751 A TW 101118751A TW 101118751 A TW101118751 A TW 101118751A TW 201316509 A TW201316509 A TW 201316509A
Authority
TW
Taiwan
Prior art keywords
semiconductor device
insulating film
wiring
source
layer
Prior art date
Application number
TW101118751A
Other languages
English (en)
Other versions
TWI532167B (zh
Inventor
Yuki Fukui
Hiroaki Katou
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201316509A publication Critical patent/TW201316509A/zh
Application granted granted Critical
Publication of TWI532167B publication Critical patent/TWI532167B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本發明提供一種半導體裝置及半導體裝置之製造方法，抑制直立式電晶體的特性產生差異。本發明之半導體裝置，於半導體基板100形成直立式MOS電晶體20。於半導體基板100的表面上，形成第1層間絕緣膜300及第1源極配線312。第1源極配線312，形成於第1層間絕緣膜300上，與直立式MOS電晶體20於俯視時重疊。接觸部302嵌入第1層間絕緣膜300。接觸部302，連接直立式MOS電晶體20之n型源極層140與第1源極配線312。而於第1源極配線312，形成複數開口316。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種，具有直立式電晶體之半導體裝置及半導體裝置之製造方法。
半導體裝置中之一種，具有直立式電晶體。直立式電晶體，使用於例如控制大電流之元件。直立式電晶體例如專利文獻1所記載，具有如下構造：於成為汲極的n層之上，形成成為通道層的p層，更於p層之表層，形成成為源極的n層。此外專利文獻1中，在與直立式電晶體相同之基板，形成平面型MOS電晶體。此一平面型MOS電晶體，構成由直立式電晶體所形成之功率元件部的控制電路。
另，專利文獻2記載：若於平面型MOS電晶體中，施行氫退火處理，則製程中MOS電晶體所受到的損害復原。
[習知技術文獻] [專利文獻]
專利文獻1 日本特開2003-218231號公報
專利文獻2 日本特開平9-326490號公報
直立式電晶體中，若使用氫等還原氣體施行退火處理，則因半導體的懸鍵與氫結合而終止，使電晶體的特性安定化。
然則，本案發明人檢討之結果，了解即便於直立式電晶體中，使用氫等還原氣體施行退火處理，電晶體的特性仍產生差異。
依本發明，提供一種半導體裝置，具備：半導體基板；直立式電晶體，形成於該半導體基板，於該半導體基板之一面側具有閘極電極及源極層，於該半導體基板之另一面側具有汲極層；第1層間絶緣膜，形成於該半導體基板之該一面上；第1源極配線，形成於該第1層間絶緣膜上，與該直立式電晶體於俯視時重疊，具有複數開口；以及接觸部，將該第1源極配線與該直立式電晶體之該源極層連接。
直立式電晶體，因使用於控制大電流之元件，故必須確保第1源極配線的面積。因此，第1源極配線，與直立式電晶體於俯視時重疊。本案發明人檢討之結果，了解即便使用氫等還原氣體施行退火處理，由於第1源極配線與直立式電晶體重疊，故還原氣體仍難以到達半導體基板的表面。與此相對，本發明中第1源極配線具有複數開口。因此，藉由經過此開口，還原氣體容易到達半導體基板的表面。此一結果，可抑制直立式電晶體的特性產生差異。
依本發明，提供一種半導體裝置之製造方法，包含如下步驟：於半導體基板，形成於該半導體基板之一面側具有閘極電極及源極層，並於該半導體基板之另一面側具有汲極層之直立式電晶體的步驟；於該半導體基板之該一面上形成第1層間絶緣膜的步驟；於該第1層間絶緣膜，形成連接該直立式電晶體之該源極層的 接觸部，並於該第1層間絶緣膜上，形成與該直立式電晶體於俯視時重疊而連接該接觸部之第1源極配線，且於該第1源極配線形成複數開口的步驟；以及藉由施行使用還原氣體之處理，對該直立式電晶體施行第1還原處理的步驟。
依本發明，可抑制直立式電晶體的特性產生差異。
[實施本發明之最佳形態]
以下，使用附圖，對本發明之實施形態加以說明。此外，所有附圖，對相同之構成要素附加相同符號，適當地省略說明。
(第1實施形態)
圖1為，顯示第1實施形態中的半導體裝置10之構成的圖。此一半導體裝置，具有直立式MOS電晶體20。直立式MOS電晶體20，使用半導體基板100而形成，具有n型汲極層130、p型基極層150、閘極絶緣膜110、閘極電極120、及n型源極層140。n型汲極層130，形成於半導體基板100，位於半導體基板100之背面側。p型基極層150，形成於半導體基板100，位於較n型汲極層130更上方的位置。此外，於半導體基板100形成凹部。凹部，形成於p型基極層150，下端位於較p型基極層150更下方的位置。閘極絶緣膜110，形成於此凹部之內壁及底面。閘極電極120，嵌入此凹部。n型源極層140，於p型基極層150，形成為較p型基極層150更淺層。n型源極層140，俯視時位於凹部旁。
於半導體基板100的表面上，形成第1層間絶緣膜300及第1源極配線312。第1源極配線312，形成於第1層間絶緣膜300上，與直 立式MOS電晶體20於俯視時重疊。在第1層間絶緣膜300嵌入接觸部302。接觸部302，連接直立式MOS電晶體20之n型源極層140與第1源極配線312。而第1源極配線312，形成有複數開口316。以下，詳細地進行說明。
半導體基板100，於次基板102上形成磊晶層104。次基板102，為例如n+型的矽基板；磊晶層104，為例如n-型的矽層。次基板102作為n型汲極層130而作用。於次基板102的背面，形成汲極電極202。p型基極層150，係藉由將p型雜質注入磊晶層104而形成。而磊晶層104中未形成p型基極層150的層，作為n-層132，位於n型汲極層130與p型基極層150之間。
此外，於p型基極層150的表層，形成p型層151。p型層151，係為了對p型基極層150給予基準電壓而設置，下端與p型基極層150連繋。具體而言，p型層151，形成於p型基極層150的表層中未形成n型源極層140的區域。p型層151，較n型源極層140更深。p型層151之雜質濃度，較p型基極層150之雜質濃度更高。
於磊晶層104的表面，形成元件分離膜(未圖示)。此一元件分離膜，係以例如LOCOS法形成。俯視時，於元件分離膜的內側，形成有用於嵌入閘極電極120的凹部、及n型源極層140。將凹部形成為溝狀，n型源極層140位於此溝之兩側。另，凹部之下端，位於n-層132，未到達n型汲極層130。閘極電極120，以例如多晶矽形成，其上端位於與半導體基板100的表面相同面，或較其更下方的位置。
半導體基板100，具有形成直立式MOS電晶體20之功率控制區域、及形成控制電路30之邏輯區域。控制電路30，具有平面型MOS電晶體31。MOS電晶體31，形成在位於邏輯區域之半導體基板100。MOS電晶體31為n型時，形成於在磊晶層104形成之p型的井 孔32，具有閘極絶緣膜34、閘極電極36、與成為源極及汲極之雜質區域38。另，MOS電晶體31為p型時，可直接將n型的磊晶層104作為井孔使用。此外雜質區域38，亦可具有延伸區域。此一情況，閘極電極36之側壁，形成側壁部。
於半導體基板100上，形成第1層間絶緣膜300。第1層間絶緣膜300為，例如BPSG等，以SiO2為主成分之絶緣膜。於第1層間絶緣膜300上，形成第1源極配線312及配線314。
第1源極配線312，位於功率控制區域，俯視時覆蓋直立式MOS電晶體20之幾近全域。於第1源極配線312，形成複數開口316。本實施形態中，複數開口316，位於閘極電極120上方。開口316，依循一定規則而複數配置。關於此規則，係以抑制後述第1源極配線312的寬度產生位移為目的，宜為0.6μm以上。同時，宜將開口316的間隔盡可能設大些。配線314，位於邏輯區域，形成邏輯電路。第1源極配線312與配線314，以同一步驟形成。第1源極配線312及配線314之膜厚，為了使加工容易進行，成為例如0.4um以上1.0um以下。
於第1層間絶緣膜300，嵌入接觸部301、302及接觸部304。接觸部301，連接p型層151與第1源極配線312。接觸部302，連接直立式MOS電晶體20之n型源極層140與第1源極配線312。接觸部302，以與第1源極配線312不同的步驟形成。接觸部304，連接MOS電晶體31的雜質區域38與配線314。接觸部304，以與接觸部301、302相同步驟形成。
於第1層間絶緣膜300上、第1源極配線312上、及配線314上，形成第2層間絶緣膜310。第2層間絶緣膜310為，例如BPSG等，以SiO2為主成分之絶緣膜。於第2層間絶緣膜310上，形成第2源極配線322及邏輯配線324。第2源極配線322及邏輯配線324之膜厚，較 第1源極配線312及配線314之膜厚更厚。第2源極配線322及邏輯配線324的厚度，為了減低電阻值，為例如2.0um以上6.0um以下。
第2源極配線322，與直立式MOS電晶體20於俯視時重疊。本實施形態中，第2源極配線322，俯視時覆蓋直立式MOS電晶體20之幾近全域。第2源極配線322為平坦膜。此外，將通孔318嵌入第2層間絶緣膜310。第2源極配線322，介由通孔318與第1源極配線312相連接。通孔318，係以例如W所形成。
邏輯配線324位於邏輯區域，介由嵌入第2層間絶緣膜310之通孔(未圖示)，與配線314相連接。即邏輯配線324，構成控制電路30。另，邏輯配線324的密度，較第2源極配線322的平面密度更低。即俯視時，於邏輯配線324之間具有許多間隙。
於第2源極配線322及邏輯配線324之相同層，形成電極焊墊40(使用圖12於後描述)。電極焊墊40與邏輯配線324連繋。此外第2源極配線322之一部分，作為電極焊墊326(參考圖10)而作用。
於邏輯配線324及第2源極配線322上，形成保護絶緣膜320。保護絶緣膜320為例如氮化矽膜。保護絶緣膜320，雖覆蓋邏輯配線324之全面，但並未覆蓋上述電極焊墊40、326、及第2源極配線322的一部分。
另，本實施形態中，第1源極配線312、配線314、第2源極配線322、及邏輯配線324，係以Al或Al合金所形成。而接觸部302及通孔318，係以W形成。
圖2為，直立式MOS電晶體20之平面圖。於直立式MOS電晶體20之一部分，形成感測用直立式電晶體21。感測用直立式電晶體21，係使用於檢查直立式MOS電晶體20的特性。感測用直立式電 晶體21，雖具有與直立式MOS電晶體20相同之構成，但平面形狀小。感測用直立式電晶體21對直立式MOS電晶體20的面積比，為例如500以上50000以下。
圖3為，顯示直立式MOS電晶體20與感測用直立式電晶體21的關係之電路圖。如本圖所示，感測用直立式電晶體21對直立式MOS電晶體20並列地設置。感測用直立式電晶體21之源極電壓Vs1，與直立式MOS電晶體20之源極電壓Vs2相同(接地電壓)。
圖4為，顯示閘極電極120、n型源極層140、及p型層151之配置的平面圖。本圖所示之例子，n型源極層140之外形，於俯視時為矩形。而於n型源極層140的內側形成p型層151，並於n型源極層140的外周形成閘極絶緣膜110。n型源極層140於格子點上有規律地配置。閘極電極120，迴繞於n型源極層140之間。亦即，閘極電極120迴繞成為沿著格子框架的形狀。而於閘極電極120之間隙，配置n型源極層140及p型層151。
此外，於直立式MOS電晶體20的外周部，形成閘極配線122。閘極配線122，形成於半導體基板100上。如同上述，閘極電極120，雖嵌入半導體基板100所形成的凹部之中，但閘極電極120之端部121，位於閘極配線122之下方的位置。即閘極配線122，介由閘極電極120之端部121，與閘極電極120相連接。另，閘極配線122，亦以與閘極電極120相同的材料，例如多晶矽所形成。
圖5為，顯示n型源極層140及p型層151，與接觸部302的位置關係之圖。如同使用圖1進行之說明，n型源極層140，介由接觸部302與第1源極配線312相連接；p型層151介由接觸部301與第1源極配線312相連接。本圖所示之例子，僅設置一個接觸部301，而接觸部302，以包圍p型層151的方式複數等間隔地設置。然而，接觸部301、302之配置，並不限定於本圖所示之例子。
圖6為，顯示接觸部302之構造的剖面圖。接觸部302，嵌入第1層間絶緣膜300所設置的貫通孔內。此貫通孔之側壁及底面，以金屬阻障層303覆蓋。金屬阻障層303，具有例如於Ti上疊層TiN的構造。
另，接觸部301及通孔318之構造，亦與圖6所示的接觸部302之構造相同。
圖7為，將第1源極配線312及開口316之平面配置，與閘極電極120、閘極絶緣膜110、n型源極層140、及p型層151一同顯示的圖。第1源極配線312，覆蓋直立式MOS電晶體20。而於第1源極配線312，形成複數開口316。複數開口316，皆位於閘極電極120上方的位置。
此外，開口316之平面形狀為長方形。開口316的長邊，沿著閘極電極120之延伸方向(圖中Y方向)。開口316的長邊之長度Ls為，與相鄰閘極電極120的間隔Lt相同，或較其略短的程度。開口316的短邊之長度Ws為，與閘極電極120的寬度Wt相同，或較其略短的程度。
圖8為，用於說明決定開口316之配置圖案的方法之圖。圖8所示的例子，與圖7同樣地，將開口316配置為交錯狀。具體而言，閘極電極120，以構成格子的方式往圖中x方向及y方向分別延伸。開口316，僅配置於沿著閘極電極120中往y方向延伸的部分。而將開口316以何種密度配置，係依據還原氣體之擴散距離而決定。
開口316，係為了使氫等還原氣體到達半導體基板100的表面而設置。還原氣體自一個開口316起，擴散至半導體基板100中何範圍為止(擴散範圍)，係依第1層間絶緣膜300之厚度與擴散時之 退火條件等處理條件而變化。而開口316之配置圖案以如下方式決定：位於形成直立式MOS電晶體20之區域的半導體基板100其全體，被包含於自任一開口316起的擴散範圍。
圖9為，用於說明使用氫作為還原氣體之情況，氫之擴散距離的一例之圖。本圖所示的例子，藉由實際製作試樣，算出擴散距離。
具體而言，如圖9(b)所示，於矽基板上形成氧化矽膜，並於此一氧化矽膜上以一定間隔形成複數多晶矽配線。之後，於此一多晶矽氧化膜上形成層間絶緣膜(BPSG)，更於此一層間絶緣膜上，形成由Al構成之金屬配線。而後，對此一試樣施行氫退火處理。退火溫度為450℃，退火時間為20分。而施行氫退火處理後，測定各多晶矽配線之電阻值。
圖9(a)為，顯示自金屬配線之邊緣起的距離、與多晶矽配線的電阻值之相關的圖表。此一圖表中，使金屬配線之邊緣為原點(0)，以進入金屬配線下方的方向為x軸之正方向，以自金屬配線遠離的方向為x軸之負方向。
由圖9(a)看出，自金屬配線之邊緣起10μm以內，多晶矽配線之電阻值減少。此一減少量，在自金屬配線之邊緣起4μm以內特別顯著。多晶矽配線之電阻，在氫未到達的情況下變高。因此，氫的到達距離為自金屬配線之邊緣起10μm，特別是4μm之範圍內，氫的到達量變多。是故，相鄰的開口316之間隔，宜為20um以內，特別宜為8um以內。
另，如本實施形態，閘極電極120之上端，位於與半導體基板100的表面相同面，或較其更下方之位置的情況，自開口316起之還原氣體的擴散，變得難以因閘極電極120而受到妨礙。
圖10為，用於說明開口316的長邊方向、與其產生之效果的圖。電極焊墊326，係用於將流入n型源極層140之電流取出至外部的端子，例如與銲接線(未圖示)相連接。直立式MOS電晶體20運作時，汲極電流流通於第1源極配線312。第1源極配線312中，汲極電流朝向與俯視時電極焊墊326重疊的部分流動。因此，開口316的長邊，若沿著俯視時，連結開口316與電極焊墊326之直線，則第1源極配線312中的汲極電流之電阻損耗變少。在使開口316的長邊、與顯示連結開口316及電極焊墊326之方向的直線A，所構成的角度θ為45°以下的情況，可獲得此一效果。
圖11為，顯示具有半導體裝置10之電子裝置其電路構成的圖。此一電子裝置，使用於例如圖31所示之車輛，具有電子裝置2、電源4、及負載6。電源4為例如搭載於車輛之電池。負載6，為例如搭載於車輛之電子零件，例如圖31所示之前照燈400。而電子裝置2，控制自電源4對負載6供給之電力。
電子裝置2，係於電路基板(例如印刷配線基板)上搭載半導體裝置10、12者。本圖所示之例子中，半導體裝置10為IPD(Intelligent Power Device；智慧型功率裝置)。半導體裝置12為微電腦，介由電路基板之配線與半導體裝置10相連接。半導體裝置12，控制半導體裝置10。詳而言之，半導體裝置12，將控制訊號輸入控制電路30。而控制電路30，依循自半導體裝置12輸入之控制訊號，將訊號輸入直立式MOS電晶體20之閘極電極120。亦即控制電路30，控制直立式MOS電晶體20。藉由控制直立式MOS電晶體20，將來自電源4之電力，適當地供給至負載6。
圖12為，圖11所示之半導體裝置10的平面圖。如本圖所示，半導體裝置10具有：形成直立式MOS電晶體20之區域、及形成控制電路30之區域。而於半導體裝置10的表面，形成複數與控制電 路30相連接之電極焊墊40。另，電極焊墊40之至少一個，亦可隔著形成直立式MOS電晶體20之區域，與形成控制電路30之區域位於相反側。
圖13~圖15之各圖為，顯示圖1所示的半導體裝置10之製造方法的剖面圖。首先如圖13(a)所示，準備n+型之次基板102。其次，於次基板102上，形成n-型之磊晶層104。接著，於磊晶層104的表層，形成元件分離膜。而後，於半導體基板100，形成用於嵌入閘極電極120的凹部。
接著，將半導體基板100熱氧化。藉此，於凹部的內側壁及底面，形成閘極絶緣膜110。另，亦於半導體基板100的表面中未以元件分離膜覆蓋的區域，形成熱氧化膜。而後，於凹部內部及半導體基板100上，使用例如CVD法形成多晶矽膜。其後，將位於半導體基板100上之多晶矽膜，以例如回蝕去除。藉此，將閘極電極120嵌入凹部之內部。此外，此時亦形成閘極配線122。
接著，於半導體基板100之磊晶層104，離子注入p型雜質。藉此，將p型基極層150，形成為較閘極電極120更淺層。之後，於p型基極層150離子注入n型雜質。藉此，形成n型源極層140。進一步，於p型基極層150離子注入p型雜質。藉此，形成p型層151。
此外，藉由在半導體基板100形成井孔32、閘極絶緣膜34、閘極電極36、及雜質區域38，而形成平面型MOS電晶體31。MOS電晶體31之形成步驟的至少一部分，可為與直立式MOS電晶體20之形成製程相同步驟。例如，形成n型源極層140的步驟或形成p型層151的步驟，可與形成雜質區域38的步驟為同一步驟。此外，形成閘極電極36的步驟，亦可與形成閘極電極120的步驟為同一步驟。而後，於半導體基板100上，使用例如CVD法形成第1層間絶緣膜300。
其次，如圖13(b)所示，於第1層間絶緣膜300上形成光阻圖案(未圖示)，並以此一光阻圖案為遮罩蝕刻第1層間絶緣膜300。藉此，於第1層間絶緣膜300，形成用於嵌入接觸部301、302、304之連接孔。之後，去除光阻圖案。而後，於此等連接孔內及第1層間絶緣膜300上，以CVD法形成W膜，去除此一W膜中位於第1層間絶緣膜300上方的部分。藉此，形成接觸部301、302、304。
接著，於此連接孔內及第1層間絶緣膜300上，以濺鍍法形成Al膜。而後，於Al膜上形成光阻圖案(未圖示)，並以此一光阻圖案為遮罩蝕刻Al膜。藉此，形成第1源極配線312、及配線314。此一步驟中，於第1源極配線312形成開口316。之後，去除光阻圖案。
接著，如圖14(a)所示，將半導體基板100，於還原氣體之氣體環境，例如氫氣環境中，施行退火處理(第1還原處理)。於此一步驟中，還原氣體，介由第1源極配線312之開口316，到達半導體基板100中位於第1源極配線312下方的部分。因此，半導體基板100中位於第1源極配線312下方的部分，亦全面以還原氣體進行處理。
接著，如圖14(b)所示，於第1層間絶緣膜300上，使用例如CVD法形成第2層間絶緣膜310。而後，於第2層間絶緣膜310上形成光阻圖案(未圖示)，並以此一光阻圖案為遮罩蝕刻第2層間絶緣膜310。藉此，於第2層間絶緣膜310，形成用於嵌入通孔318之連接孔。其後，去除光阻圖案。接著，於此等連接孔內及第2層間絶緣膜310上，以CVD法形成W膜，並去除此一W膜中位於第2層間絶緣膜310上方的部分。藉此，形成通孔318。
接著，於第2層間絶緣膜310上，以濺鍍法形成Al膜。而後，於Al膜上形成光阻圖案(未圖示)，並以此一光阻圖案為遮罩蝕刻 Al膜。藉此，形成第2源極配線322及邏輯配線324。其後，去除光阻圖案。
其次，如圖15所示，將半導體基板100，於還原氣體之氣體環境，例如氫氣環境中，施行退火處理(第2還原處理)。藉由此一處理，以還原氣體處理控制電路30之MOS電晶體31。
其後，於第2層間絶緣膜310上、第2源極配線322上、及邏輯配線324上，形成保護絶緣膜320。接著，選擇性地去除保護絶緣膜320。進一步，於半導體基板100的背面形成汲極電極202。藉此，形成圖1所示的半導體裝置10。
另，亦考慮在形成第1源極配線312前，即在圖13(a)所示之狀態下，施行還原處理。但此一情況，於閘極電極120與第1層間絶緣膜300殘留過剩的還原氣體(例如氫)，因此而有直立式MOS電晶體20之熱載子耐性降低的可能性。即第1源極配線312及開口316，亦扮演作為將還原氣體的供給量控制為適當值之過濾器的角色。
圖16及圖17為，用於說明本實施形態之效果的圖表。圖16及圖17顯示，直立式MOS電晶體20與感測用直立式電晶體21(參考圖2)之閾值電壓的差(△Vt)之常態機率分布。圖16顯示具有圖1所示構造之半導體裝置10的測定結果，圖17顯示，圖1所示之構造中未形成開口316的半導體裝置其測定結果。
如圖17所示，未於第1源極配線312形成開口316的情況，直立式MOS電晶體20與感測用直立式電晶體21之閾值電壓的差大，且此差之差異亦多。進一步，直立式MOS電晶體20與感測用直立式電晶體21之閾值電壓的差之溫度相依性亦高。
與此相對，如圖16所示，於第1源極配線312形成開口316的情況，直立式MOS電晶體20與感測用直立式電晶體21之閾值電壓的差小，此差之差異亦小。進一步，直立式MOS電晶體20與感測用直立式電晶體21之閾值電壓的差之溫度相依性亦低。
如此，依本實施形態，可抑制直立式MOS電晶體20的特性產生差異。
(第2實施形態)
圖18為，顯示第2實施形態之半導體裝置10中的第1源極配線312之構成的圖。本圖與第1實施形態中的圖7對應。本實施形態中的半導體裝置10，除了開口316之配置以外，為與第1實施形態中的半導體裝置相同之構成。
本實施形態中的半導體裝置10，開口316配置為格子狀。具體而言，開口316，在自圖中x方向觀察時，配置在位於n型源極層140間之區域全體。
依本實施形態，亦可獲得與第1實施形態同樣之效果。此外，由於開口316之配置密度較第1實施形態更高，故可更抑制直立式MOS電晶體20的特性產生差異。
(第3實施形態)
圖19為，顯示第3實施形態中的半導體裝置10的n型源極層140及閘極電極120之配置的圖，與第1實施形態中的圖4對應。本實施形態中，半導體裝置10，除了閘極電極120、n型源極層140、及開口316之配置以外，為與第1實施形態中的半導體裝置10相同之構成。
本實施形態中，n型源極層140配置為交錯狀。伴隨之，閘極 電極120配置為：往圖中y方向延伸的部分，於n型源極層140之各行互為相異。
圖20為，顯示本實施形態中的第1源極配線312之平面形狀的圖，與第1實施形態中的圖7對應。本實施形態中，開口316之配置密度，亦依據退火時還原氣體之擴散距離而決定。本圖所示之例子，開口316，在以閘極電極120形成之矩陣中，隔著一行且隔著二列地配置。
依本實施形態，亦可獲得與第1實施形態同樣之效果。
(第4實施形態)
圖21為，顯示第4實施形態中的半導體裝置10的n型源極層140、p型層151、及閘極電極120之配置的圖，與第1實施形態中的圖4對應。本實施形態中的半導體裝置10，除了n型源極層140、p型層151、閘極電極120、及開口316之配置以外，為與第1實施形態中的半導體裝置10相同之構成。
本實施形態中，閘極電極120為複數，且互為平行地延伸。而於半導體基板100中位於閘極電極120之間的區域，形成n型源極層140及p型層151。本實施形態中，在自閘極電極120延伸之方向觀察的情況，n型源極層140及p型層151為交互地配置。本圖所示之例子中，n型源極層140，較p型層151面積更大。而位於第1列之n型源極層140、與位於其隔壁列之n型源極層140，在自閘極電極120延伸之方向觀察的情況，位於互相相同位置。亦即，以n型源極層140構成的行、與以p型層151構成的行，於圖中y方向交互地配置。
圖22為，顯示本實施形態中的第1源極配線312之平面形狀的圖，與第1實施形態中的圖7對應。本實施形態中，開口316，配置在以n型源極層140構成的行。而開口316，配置於全部之相鄰的n 型源極層140其間隙之上方。開口316，雖皆與閘極電極120於俯視時重疊，但其兩端部自閘極電極120突出。開口316中自閘極電極120突出的部分，與n型源極層140重疊。然則，開口316中自閘極電極120突出的部分之至少一部分，亦可與p型層151重疊。
依本實施形態，亦可獲得與第1實施形態同樣之效果。此外，由於可使開口316增大，故還原氣體更容易擴散至第1源極配線312之下方。此一結果，可更抑制直立式MOS電晶體20的特性差異。
(第5實施形態)
圖23為，顯示第5實施形態中的半導體裝置10之構成的剖面圖，與第1實施形態中的圖1對應。然則，本圖僅圖示直立式MOS電晶體20而未圖示控制電路30。本實施形態中的半導體裝置10，除了以下的點以外，具有與第1~第4實施形態之任一半導體裝置10相同之構成。
首先，半導體裝置10，不具有第2層間絶緣膜310及第2源極配線322。亦即半導體裝置10，僅具有一層配線層。而於第1層間絶緣膜300及第1源極配線312上，形成保護絶緣膜320。第1源極配線312的一部分，成為圖10所示之電極焊墊326。此時之第1配線層的厚度，成為與第2源極配線322及邏輯配線324的厚度同程度之2.0um以上6.0um以下。
圖24為，顯示圖23所示之半導體裝置10中的第1源極配線312之配置的圖。如本圖、及圖23所示，開口316，一部分位於n型源極層140及p型層151雙方之上方的位置。具體而言，開口316之圖中y方向的寬度，較閘極電極120之配置間隔更大，例如為其之2倍。然而，開口316之圖中x方向的寬度，較閘極電極120之配置間隔更窄，例如為其之一半。接觸部301、302，設置於與開口316重疊之n型源極層140及p型層151，其與開口316於俯視時未重疊的部 分。
依本實施形態，在半導體裝置10僅具有一層配線層的情況下，仍可獲得第1實施形態所示之效果。
(第6實施形態)
圖25為，顯示第6實施形態中的半導體裝置10之構成的圖。本實施形態中的半導體裝置10，除了位於半導體基板100之凹部底部的閘極絶緣膜110，較位於凹部上部的閘極絶緣膜110更厚之此點以外，為與第1~第5實施形態之任一半導體裝置10相同之構成。本實施形態中，位於半導體基板100之凹部底部的閘極絶緣膜110、與位於此一凹部上部的閘極絶緣膜110，係以不同步驟形成。依本實施形態，亦可獲得與第1~第5實施形態之任一同樣之效果。
(第7實施形態)
圖26為，顯示第7實施形態中的半導體裝置之構成的圖。本實施形態中的半導體裝置10，除了具有p型嵌入層152之此點以外，為與第1~第6實施形態之任一半導體裝置10相同之構成。
具體而言，本實施形態中，於半導體基板100中形成直立式MOS電晶體20的部分，具有表層皆未形成n型源極層140及p型層151任一者的區域。而於此一區域下方，形成p型嵌入層152。自深度方向觀察的情況，p型嵌入層152，位於p型基極層150之下方，與p型基極層150連繋。
依本實施形態，亦可獲得與第1實施形態同樣之效果。此外，藉由P型嵌入層152可獲得提高耐壓之效果。
(第8實施形態)
圖27為，顯示第8實施形態中的半導體裝置10之構成的圖。圖 28及圖29為，顯示圖27所示之半導體裝置10的第1源極配線312之配置的圖。本實施形態中的半導體裝置10，除了以下的點以外，為與第1~第7實施形態任一之半導體裝置10相同之構成。另，圖27及圖28，顯示閘極電極120、n型源極層140、及p型層151之配置與第1實施形態相同的情況。此外圖29，顯示閘極電極120、n型源極層140、及p型層151之配置與第4實施形態相同的情況。
首先，開口316，於閘極電極120上形成為直線狀。而開口316中，形成配線123。配線123，與第1源極配線312位於同一層，與閘極電極120於俯視時重疊。配線123介由接觸部305與閘極電極120相連接。配線123，與圖4所示之閘極配線122相連接。
依本實施形態，亦可獲得與第1實施形態同樣之效果。此外，由於可自配線123，介由接觸部305將訊號輸入閘極電極120之複數處，故可減少閘極電極120中的訊號之電阻損耗。
(第9實施形態)
圖30顯示，第9實施形態中的半導體裝置10之構成的圖。本實施形態中的半導體裝置10，除了具備IGBT(Insulated Gate Bipolar Transistor；絕緣閘雙極性電晶體)22以取代直立式MOS電晶體20的點以外，與第1~第8實施形態之任一相同。IGBT22係為，於直立式MOS電晶體20中，在n型汲極層130與汲極電極202之間追加p型集極層134的構成。
本實施形態中，次基板102為p型之矽基板，作為p型集極層134而作用。此外，n型汲極層130及n-層132，於次基板102上，藉由磊晶成長法而形成。
本實施形態中的半導體裝置10之製造方法，除了使用p型之矽基板作為次基板102的點、以及在次基板102上，以n型汲極層130 及n-層132之此一順序使其磊晶成長的點以外，與第1實施形態中的半導體裝置10之製造方法相同。
依本實施形態，亦可獲得與第1實施形態同樣之效果。
以上，雖參考附圖對本發明之實施形態加以敘述，但此等係為本發明之例示，亦可採用上述以外之各種構成。
10、12‧‧‧半導體裝置
100‧‧‧半導體基板
102‧‧‧次基板
104‧‧‧磊晶層
121‧‧‧端部
122‧‧‧閘極配線
123‧‧‧配線
130‧‧‧n型汲極層
132‧‧‧n-層
134‧‧‧p型集極層
140‧‧‧n型源極層
150‧‧‧p型基極層
151‧‧‧p型層
152‧‧‧p型嵌入層
2‧‧‧電子裝置
20‧‧‧直立式MOS電晶體
202‧‧‧汲極電極
21‧‧‧感測用直立式電晶體
22‧‧‧IGBT
30‧‧‧控制電路
300‧‧‧第1層間絶緣膜
301、302、304、305‧‧‧接觸部
303‧‧‧金屬阻障層
310‧‧‧第2層間絶緣膜
31‧‧‧MOS電晶體
312‧‧‧第1源極配線
314‧‧‧配線
316‧‧‧開口
318‧‧‧通孔
32‧‧‧井孔
320‧‧‧保護絶緣膜
322‧‧‧第2源極配線
324‧‧‧邏輯配線
34、110‧‧‧閘極絶緣膜
36、120‧‧‧閘極電極
38‧‧‧雜質區域
4‧‧‧電源
40、326‧‧‧電極焊墊
400‧‧‧前照燈
6‧‧‧負載
圖1 顯示第1實施形態中的半導體裝置之構成的圖。
圖2 直立式MOS電晶體之平面圖。
圖3 顯示直立式MOS電晶體與感測用直立式電晶體的關係之電路圖。
圖4 顯示閘極電極、n型源極層、及p型層之配置的平面圖。
圖5 顯示n型源極層及p型層，與接觸部的位置關係之圖。
圖6 顯示接觸部302之構造的剖面圖。
圖7 顯示第1源極配線及開口之平面配置的圖。
圖8 用於說明決定開口之配置圖案的方法之圖。
圖9(a)、(b) 用於說明使用氫作為還原氣體之情況，氫之擴散距離的一例之圖。
圖10 用於說明開口的長邊方向、與其產生之效果的圖。
圖11 顯示具有半導體裝置之電子裝置其電路構成的圖。
圖12 顯示圖11所示之半導體裝置的平面圖。
圖13(a)、(b) 顯示圖1所示的半導體裝置之製造方法的剖面圖。
圖14(a)、(b) 顯示圖1所示的半導體裝置之製造方法的剖面圖。
圖15 顯示圖1所示的半導體裝置之製造方法的剖面圖。
圖16 用於說明第1實施形態之效果的圖表。
圖17 用於說明第1實施形態之效果的圖表。
圖18 顯示第2實施形態之半導體裝置中的第1源極配線之構成的圖。
圖19 顯示第3實施形態中的n型源極層及閘極電極之配置的圖。
圖20 顯示第3實施形態中的第1源極配線之平面形狀的圖。
圖21 顯示第4實施形態中的n型源極層、p型層、及閘極電極之配置的圖。
圖22 顯示第4實施形態中的第1源極配線之平面形狀的圖。
圖23 顯示第5實施形態中的半導體裝置之構成的剖面圖。
圖24 顯示圖23所示之半導體裝置中的第1源極配線之配置的圖。
圖25 顯示第6實施形態中的半導體裝置之構成的圖。
圖26 顯示第7實施形態中的半導體裝置之構成的圖。
圖27 顯示第8實施形態中的半導體裝置之構成的圖。
圖28 顯示圖27所示之半導體裝置的第1源極配線之配置其第1例的圖。
圖29 顯示圖27所示之半導體裝置的第1源極配線之配置其第2例的圖。
圖30 顯示第9實施形態中的半導體裝置之構成的圖。
圖31(a)、(b) 用於說明圖11所示的電子裝置之用途的圖。
10‧‧‧半導體裝置
100‧‧‧半導體基板
102‧‧‧次基板
104‧‧‧磊晶層
130‧‧‧n型汲極層
132‧‧‧n-層
140‧‧‧n型源極層
150‧‧‧p型基極層
151‧‧‧p型層
20‧‧‧直立式MOS電晶體
202‧‧‧汲極電極
30‧‧‧控制電路
300‧‧‧第1層間絶緣膜
301、302、304‧‧‧接觸部
310‧‧‧第2層間絶緣膜
31‧‧‧MOS電晶體
312‧‧‧第1源極配線
314‧‧‧配線
316‧‧‧開口
318‧‧‧通孔
32‧‧‧井孔
320‧‧‧保護絶緣膜
322‧‧‧第2源極配線
324‧‧‧邏輯配線
34、110‧‧‧閘極絶緣膜
36、120‧‧‧閘極電極
38‧‧‧雜質區域

Claims (18)

  1. 一種半導體裝置，具備：半導體基板；直立式電晶體，形成於該半導體基板，於該半導體基板之一面側具有閘極電極及源極層，於該半導體基板之另一面側具有汲極層；第1層間絶緣膜，形成於該半導體基板之該一面上；第1源極配線，形成於該第1層間絶緣膜上，與該直立式電晶體於俯視時重疊，具有複數開口；以及接觸部，將該第1源極配線與該直立式電晶體之該源極層連接。
  2. 如申請專利範圍第1項之半導體裝置，其中，該半導體基板，具有形成該直立式電晶體之功率控制區域、以及形成邏輯電路之邏輯區域；半導體裝置中，具備平面型MOS電晶體，其形成於位在該邏輯區域之該半導體基板，構成該邏輯電路。
  3. 如申請專利範圍第2項之半導體裝置，其中，該第1層間絶緣膜，亦形成於該邏輯區域；該半導體裝置具備：第2層間絶緣膜，形成於該第1層間絶緣膜及該源極配線上；第2源極配線，形成於該第2層間絶緣膜上，位於該功率控制區域；第1通孔，嵌入該第2層間絶緣膜，連接該第1源極配線與該第2源極配線；以及邏輯配線，形成於該第2層間絶緣膜上，位於該邏輯電路區域；而該邏輯配線之平面密度，較該第2源極配線之平面密度更低。
  4. 如申請專利範圍第2或3項之半導體裝置，其中，該邏輯電路，產生輸入往該閘極電極之訊號。
  5. 如申請專利範圍第1至4項中任一項之半導體裝置，其中， 該複數開口，與該閘極電極於俯視時重疊。
  6. 如申請專利範圍第5項之半導體裝置，其中，該複數開口，俯視時自該閘極電極突出，一部分與該源極層重疊。
  7. 如申請專利範圍第5或6項之半導體裝置，其中，該閘極電極，嵌入形成於該半導體基板之該一面的溝，且其上端位在與該半導體基板之該一面相同面或較其更下方的位置。
  8. 如申請專利範圍第1至7項中任一項之半導體裝置，其中，具備與該第1源極配線相連接之電極焊墊；該複數開口為長方形，該長方形的長邊、與連結該電極焊墊及該開口的直線，兩者構成之角度為45°以下。
  9. 如申請專利範圍第1至8項中任一項之半導體裝置，其中，相鄰的該開口之間隔為20um以下。
  10. 如申請專利範圍第9項之半導體裝置，其中，相鄰的該開口之間隔為8um以下。
  11. 一種半導體裝置之製造方法，包含如下步驟：於半導體基板，形成在該半導體基板之一面側具有閘極電極及源極層，且在該半導體基板之另一面側具有汲極層之直立式電晶體的步驟；於該半導體基板之該一面上形成第1層間絶緣膜的步驟；於該第1層間絶緣膜，形成連接該直立式電晶體之該源極層的接觸部，並於該第1層間絶緣膜上，形成與該直立式電晶體在俯視時重疊而連接該接觸部之第1源極配線，且於該第1源極配線形成複數開口的步驟；以及藉由施行使用還原氣體之處理，對該直立式電晶體施行第1還原處理的步驟。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中，該半導體基板，具有形成該直立式電晶體之功率控制區域、以及形成邏輯電路之邏輯區域；於形成該第1層間絶緣膜的步驟前，具有在位於該邏輯區域之 該半導體基板的該一面，形成構成該邏輯電路之平面型MOS電晶體的步驟；並於施行該第1還原處理的步驟後，包含如下步驟：於該第1層間絶緣膜及該源極配線上，形成第2層間絶緣膜的步驟；於該第2層間絶緣膜，嵌入與該第1源極配線相連接之第1通孔的步驟；於該第2層間絶緣膜上，形成位於該功率控制區域而與該第1通孔相連接之第2源極配線、及位於該邏輯區域之邏輯配線的步驟；以及藉由施行使用還原氣體之處理，對該直立式電晶體施行第2還原處理的步驟；該邏輯配線的密度，較該第2源極配線的密度更低。
  13. 如申請專利範圍第11或12項之半導體裝置之製造方法，其中，該複數開口，與該閘極電極於俯視時重疊。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中，該複數開口，俯視時自該閘極電極突出，一部分與該源極層重疊。
  15. 如申請專利範圍第13或14項之半導體裝置之製造方法，其中，該閘極電極，嵌入形成在該半導體基板之該一面的溝，且其上端位於與該半導體基板之該一面相同面或較其更下方的位置。
  16. 如申請專利範圍第11至15項中任一項之半導體裝置之製造方法，其中，該複數開口為長方形，該長方形的長邊、與連結和第1源極配線相連接之電極焊墊及該開口的直線，兩者構成之角度為45°以下。
  17. 如申請專利範圍第11至16項中任一項之半導體裝置之製造方法，其中， 相鄰的該開口之間隔為20um以下。
  18. 如申請專利範圍第17項之半導體裝置之製造方法，其中，相鄰的該開口之間隔為8um以下。
TW101118751A 2011-06-09 2012-05-25 半導體裝置及半導體裝置之製造方法 TWI532167B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011128896A JP5959162B2 (ja) 2011-06-09 2011-06-09 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW201316509A true TW201316509A (zh) 2013-04-16
TWI532167B TWI532167B (zh) 2016-05-01

Family

ID=46456338

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101118751A TWI532167B (zh) 2011-06-09 2012-05-25 半導體裝置及半導體裝置之製造方法

Country Status (5)

Country Link
US (2) US8969951B2 (zh)
EP (1) EP2533291A3 (zh)
JP (1) JP5959162B2 (zh)
CN (1) CN102820326B (zh)
TW (1) TWI532167B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466698B2 (en) * 2013-03-15 2016-10-11 Semiconductor Components Industries, Llc Electronic device including vertical conductive regions and a process of forming the same
JP2015018951A (ja) * 2013-07-11 2015-01-29 株式会社東芝 半導体装置
KR101764468B1 (ko) * 2014-07-17 2017-08-02 주식회사 동부하이텍 쇼트키 다이오드 및 그 제조 방법
US9412700B2 (en) 2014-10-15 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing semiconductor device
CN105870280B (zh) 2015-01-21 2019-07-09 展晶科技(深圳)有限公司 发光二极管晶粒
KR20170121224A (ko) * 2015-02-27 2017-11-01 디3 세미컨덕터 엘엘씨 수직형 파워 디바이스 내의 표면 디바이스들
US10170467B2 (en) * 2015-10-22 2019-01-01 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
JP6755892B2 (ja) * 2016-02-08 2020-09-16 パナソニック株式会社 半導体装置
JP6692258B2 (ja) * 2016-08-29 2020-05-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2018064026A (ja) * 2016-10-12 2018-04-19 富士電機株式会社 半導体装置
CN107123620B (zh) * 2017-05-10 2019-11-26 上海格易电子有限公司 一种半导体器件及其制备方法
WO2020092361A1 (en) * 2018-10-29 2020-05-07 Tokyo Electron Limited Architecture for monolithic 3d integration of semiconductor devices
JP7328008B2 (ja) * 2019-05-29 2023-08-16 ローム株式会社 半導体装置
US11652027B2 (en) * 2021-03-08 2023-05-16 Semiconductor Components Industries, Llc Vertical transistors with gate connection grid
CN117355946A (zh) * 2021-12-08 2024-01-05 富士电机株式会社 半导体装置以及半导体装置的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0782074B2 (ja) 1989-06-28 1995-09-06 日本電気株式会社 論理検証装置
JPH09129868A (ja) * 1995-10-30 1997-05-16 Nec Corp 半導体装置及びその製造方法
JPH09326490A (ja) 1996-04-01 1997-12-16 Yamaha Corp 半導体装置の製法
JP2001274402A (ja) * 2000-03-24 2001-10-05 Toshiba Corp パワー半導体装置
JP4514389B2 (ja) 2002-01-24 2010-07-28 富士電機システムズ株式会社 半導体装置
JP2005327799A (ja) 2004-05-12 2005-11-24 Sanyo Electric Co Ltd 半導体装置の製造方法
US7799646B2 (en) * 2008-04-07 2010-09-21 Alpha & Omega Semiconductor, Ltd Integration of a sense FET into a discrete power MOSFET
JP4924685B2 (ja) 2009-09-23 2012-04-25 株式会社デンソー 半導体装置及びその製造方法
JP5705610B2 (ja) * 2010-08-05 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6047297B2 (ja) * 2012-04-09 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20150079745A1 (en) 2015-03-19
CN102820326A (zh) 2012-12-12
TWI532167B (zh) 2016-05-01
EP2533291A3 (en) 2017-05-17
US9601351B2 (en) 2017-03-21
JP2012256718A (ja) 2012-12-27
EP2533291A2 (en) 2012-12-12
US8969951B2 (en) 2015-03-03
JP5959162B2 (ja) 2016-08-02
CN102820326B (zh) 2016-09-07
US20120313163A1 (en) 2012-12-13

Similar Documents

Publication Publication Date Title
TWI532167B (zh) 半導體裝置及半導體裝置之製造方法
TWI550866B (zh) 半導體裝置、半導體裝置之製造方法及電子裝置
TWI407548B (zh) 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體
US8338907B2 (en) Semiconductor device and method of manufacturing the same
TWI548091B (zh) 半導體裝置、半導體裝置之製造方法、電子裝置及車輛
JP2008098593A (ja) 半導体装置及びその製造方法
JP2005209807A (ja) 絶縁ゲート型半導体装置およびその製造方法
US9318565B2 (en) Power semiconductor device with dual field plate arrangement and method of making
US11094790B2 (en) Silicon carbide semiconductor device
US20200168714A1 (en) Semiconductor device and method for manufacturing the same
US7649222B2 (en) Semiconductor device
CN115207085A (zh) 半导体装置
US11600722B2 (en) Semiconductor element and semiconductor device
US8399915B2 (en) Semiconductor device
JP2009176884A (ja) 半導体装置
JP2011029675A (ja) 半導体装置
US20240030321A1 (en) Semiconductor device and method of manufacturing the same
JP2009071009A (ja) 半導体装置及びその製造方法
KR20050009797A (ko) 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조
KR20090068561A (ko) 반도체 소자의 제조방법
JP6080883B2 (ja) 半導体装置の製造方法
US20100078719A1 (en) Semiconductor device
JP2009117412A (ja) 絶縁ゲート型半導体装置およびその製造方法
US20230282735A1 (en) Semiconductor device and method of manufacturing the same
JP2007134421A (ja) パワーｍｏｓｆｅｔ、ｉｇｂｔなどの縦型半導体装置とその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees