CN107123620B - 一种半导体器件及其制备方法 - Google Patents

Abstract

本发明实施例公开了一种半导体器件及其制备方法，该制备方法包括：提供一衬底；在衬底上制备多条栅极线和多个选择管；在栅极线和选择管上远离衬底的一侧制备夹层电介质层，在单元阵列区域，夹层电介质层远离衬底的一侧形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层远离衬底的一侧形成多个第二类夹层电介质层图形，对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，对夹层电介质层进行平坦化制程。综上，位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者相近，夹层电介质层较平坦。

Description

一种半导体器件及其制备方法

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

先进的2D/3D NAND存储单元阵列的制造工艺中，单元阵列区域上制备有多条栅极线，周边逻辑区域制备有多个选择管，由于栅极线和选择管的设计规格不同，选择管的尺寸以及相邻两个选择管之间的间距大于栅极线的尺寸以及相邻两个栅极线之间的间距，因此，位于栅极线和选择管上的介质层不可避免在两个区域存在较大的高度差和图形密度，后续制备过程中需要做若干次的平坦化以保证后续接触孔及后段金属线的良好互连。

现有技术中的平坦化方法，在图形密度差比较大的情况下，很难保证单元阵列区域和周边逻辑区域的均匀平坦，(一般而言，密而小图形比疏而大图形的研磨速率快)，严重时单元阵列区域的栅极线也被破坏。

发明内容

有鉴于此，本发明实施例提供一种半导体器件及其制备方法，以解决现有技术中单元阵列区域和周边逻辑区域平坦化程度不一致的技术问题。

第一方面，本发明实施例提供了一种半导体器件的制备方法，所述半导体器件包括单元阵列区域和围绕所述单元阵列区域的周边逻辑区域，所述制备方法包括：

提供一衬底；

在所述衬底上与所述单元阵列区域对应的位置制备多条栅极线，与所述周边逻辑区域对应的位置制备多个选择管，所述栅极线和所述选择管沿第一方向排布，沿第二方向延伸，其中，沿所述第一方向，所述栅极线的延伸长度小于所述选择管的延伸长度，且相邻两个所述栅极线之间的间距小于相邻两个所述选择管之间的间距；

在所述栅极线和所述选择管上远离所述衬底的一侧制备夹层电介质层，其中，在所述单元阵列区域，所述夹层电介质层远离所述衬底的一侧形成多个第一类夹层电介质层图形，在所述周边逻辑区域，所述夹层电介质层远离所述衬底的一侧形成多个第二类夹层电介质层图形，每个所述第一类夹层电介质层图形与每条所述栅极线对应，每个所述第二类夹层电介质层图形与每个所述选择管对应，其中，所述第一类夹层电介质层图形的高度大于所述第二类夹层电介质层图形的高度，且沿所述第一方向，所述第一类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度；

对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，其中，沿所述第一方向，所述第三类夹层电介质层图形的密度小于所述第一类夹层电介质层图形的密度，所述第四类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度；

对所述夹层电介质层进行平坦化制程。

可选的，沿所述第一方向，所述第三类夹层电介质层图形的密度大于所述第四类夹层电介质层图形的密度。

可选的，对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，包括：

在所述夹层电介质层上制备光刻胶层，所述光刻胶层覆盖所述第一类夹层电介质层图形和所述第二类夹层电介质层图形；

使用掩膜版对所述光刻胶层进行图案化制程，曝光显影后将所述掩膜版的图案形成在所述光刻胶层上；

刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形，在多个所述第一类夹层电介质层图形处形成多个第三类夹层电介质层图形，在多个所述第二类夹层电介质层图形处形成多个第四类夹层电介质层图形。

可选的，所述单元阵列区域对应的所述掩膜版的图案形状与所述周边逻辑区域对应的所述掩膜版的图案形状不同。

可选的，沿所述第一方向，所述单元阵列区域对应的所述掩膜版的图案形状的延伸长度小于所述周边逻辑区域对应的所述掩膜版的图案形状的延伸长度；和/或，

沿所述第一方向，相邻两个所述单元阵列区域对应的所述掩膜版的图案形状之间的距离小于相邻两个所述周边逻辑区域对应的所述掩膜版的图案形状之间的距离。

可选的，沿所述第一方向，所述单元阵列区域对应的所述掩膜版的图案形状的延伸长度与所述周边逻辑区域对应的所述掩膜版的图案形状的延伸长度的比值为1:1.3-1:1.5；和/或，

沿所述第一方向，相邻两个所述单元阵列区域对应的所述掩膜版的图案形状之间的距离与相邻两个所述周边逻辑区域对应的所述掩膜版的图案形状之间的距离的比值为1:1.3-1:1.5。

可选的，刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形，包括：

使用干法刻蚀或者湿法刻蚀，刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形。

可选的，对所述夹层电介质层进行平坦化制程，包括：

使用化学机械抛光的方法对所述夹层电介质层进行平坦化制程。

可选的，所述夹层电介质层的材料为氧化物-氮化物-氧化物的夹层材料或者SiO2。

第二方面，本发明实施例还提供了一种半导体器件，采用第一方面所述的半导体器件的制备方法制备得到，包括单元阵列区域和围绕所述单元阵列区域的周边逻辑区域；所述半导体器件还包括：

衬底；

位于所述衬底上的多条栅极线和多个选择管，多条所述栅极线位于所述单元阵列区域，多个所述选择管位于所述周边逻辑区域；

位于所述栅极线上和所述选择管上远离所述衬底一侧的夹层电介质层，其中，位于所述栅极线上的所述夹层电介质层的高度与位于所述选择管上的所述夹层电介质层的高度相同；或者，

位于所述栅极线上的所述夹层电介质层的高度与位于所述选择管上的所述夹层电介质层的高度之间的差值位于预设范围内。

本发明实施例提供的半导体器件及其制备方法，在单元阵列区域，夹层电介质层形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层形成多个第二类夹层电介质层图形，通过对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，其中，第三类夹层电介质层图形的密度小于第一类夹层电介质层图形密度，第四类夹层电介质层图形的密度大于第二类夹层电介质层图形的密度；通过调节第一类夹层电介质层图形和第二类夹层电介质层图形的密度，保证在平坦化制程中，与单元阵列区域对应的夹层电介质层和与周边逻辑区域对应的夹层电介质层的平坦率速率相同或者相近，最终得到位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者高度差位于预设范围内，保证半导体器件性能优良，且保证后续器件良好互联。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。

图1是本发明实施例提供的一种半导体器件的制备方法的流程示意图；

图2是本发明实施例提供的衬底的剖面结构示意图；

图3是本发明实施例提供的一种在衬底上制备栅极线和选择管的剖面结构示意图；

图4是本发明实施例提供的一种制备夹层电介质层的剖面结构示意图；

图5是本发明实施例提供的一种制备光刻胶层的剖面结构示意图；

图6是本发明实施例提供的一种使用掩膜版对光刻胶层进行图案化制程的剖面结构示意图；

图7a是本发明实施例提供的一种掩膜版图案的剖面结构示意图；

图7b是本发明实施例提供的一种掩膜版图案的俯面结构示意图；

图8发明实施例提供的一种对第一类夹层电介质层图形和第二类夹层电介质层图形进行图案化制程，得到第三类夹层电介质层图形和第四类夹层电介质层图形的剖面结构示意图；

图9本发明实施例提供的一种对夹层电介质层进行平坦化制程，得到半导体器件的剖面结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。

图1是本发明实施例提供的一种半导体器件的制备方法的流程示意图，本发明实施例提供一种半导体器件的制备方法，所述半导体器件包括单元阵列区域1和周边逻辑区域2，如图1所示，本发明实施例提供的半导体器件的制备方法可以包括：

S110、提供一衬底。

示例性的，图2是本发明实施例提供的一种衬底的剖面结构示意图，如图2所示，衬底10可以为硅衬底，所述硅衬底可以为高电阻的本征硅衬底，还可以为掺杂硅衬底，其掺杂类型可以为n型掺杂，也可以为p型掺杂，本申请不对衬底10的掺杂类型进行限定。

S120、在所述衬底上与所述单元阵列区域对应的位置制备多条栅极线，与所述周边逻辑区域对应的位置制备多个选择管。

示例性的，图3是本发明实施例提供的一种在衬底上制备栅极线和选择管的剖面结构示意图，如图3所示，在衬底10上与单元阵列区域1对应的位置处制备多条栅极线20，与周边逻辑区域2对应的位置处制备多个选择管30。可选的，多条栅极线20和多个选择管30可以沿第一方向排布，沿第二方向延伸，所述第一方向可以为水平方向，所述第二方向可以为竖直方向。可选的，栅极线20和选择管30的设计规格可以不同，沿第一方向，栅极线20的延伸长度L1可以小于选择管30的延伸长度L2；沿第一方向，相邻两个栅极线20之间的间距L1’可以小于相邻两个选择管30之间的间距L2’，并且L1可以与L1’相等，L2和L2’可以相等，例如，沿第一方向，栅极线20的延伸长度L1可以为10-20nm，相邻两个栅极线20之间的间距L1’同样可以为10-20nm，沿第一方向，选择管30的延伸长度L2可以为130-150nm，相邻的两个选择管30之间的间距L2’同样可以为130-150nm。

可选的，在衬底10上与单元阵列区域1对应的位置处制备多条栅极线20，可以是通过在衬底10上沉积栅极线材料，得到整层栅极线沉积材料，然后刻蚀掉多余部分的栅极线材料，得到多条栅极线20。可选的，所述栅极线20的材料可以为多晶硅，所述多晶硅可以通过低压化学气象沉积(Low Pressure Chemical Vapor Deposition，LPCVD)的方法或者通过激光熔融技术将非晶硅转化成多晶硅的方法得到。

可选的，在衬底10上与周边逻辑区域2对应的位置处制备多个选择管30，同样可以是通过在衬底10上沉积选择管材料，得到整层选择管线沉积材料，然后刻蚀掉多余部分的选择管材料，得到多个选择管30。需要说明的是，本发明实施例仅对栅极线20和选择管30的制备方法进行示例性说明，其他栅极线20和选择管30的制备方法同样适用于本发明实施例。

S130、在所述栅极线和所述选择管上远离所述衬底的一侧制备夹层电介质层，其中，在所述单元阵列区域，所述夹层电介质层远离所述衬底的一侧形成多个第一类夹层电介质层图形，在所述周边逻辑区域，所述夹层电介质层远离所述衬底的一侧形成多个第二类夹层电介质层图形。

示例性的，图4是本发明实施例提供的一种制备夹层电介质层的剖面结构示意图，如图4所示，在栅极线20和选择管30上远离衬底10的一侧制备夹层电介质层40，可选的，可以通过在栅极线20和选择管30上远离衬底10的一侧沉积夹层电介质层的方式制备夹层电介质层40。可选的，夹层电介质层40的材料可以为氧化物-氮化物-氧化物的ONO夹层材料或者SiO₂。

其中，在单元阵列区域1的位置处，夹层电介质层40远离衬底10的一侧形成有多个第一类夹层电介质层图形401，在周边逻辑区域2的位置处，夹层电介质层40远离衬底10的一侧形成有多个第二类夹层电介质层图形402，每个第一类夹层电介质层图形401与每条栅极线20对应，每个第二类夹层电介质层图形402与每个选择管30对应。可选的，第一类夹层电介质层图形401的形成原因在于相邻两个栅极线20之间形成有间隙，在制备夹层电介质层40的过程中在所述间隙中会沉积部分夹层电介质层40，因此，栅极线20上形成第一类夹层电介质层图形401，相邻两个栅极线20之间形成有第一类凹陷401’；同样的，第二类夹层电介质层图形402的形成原因在于相邻两个选择管30之间形成有间隙，在制备夹层电介质层40的过程中在所述间隙中会沉积部分夹层电介质层40，因此，选择管30上形成第二类夹层电介质层图形402，相邻两个选择管30之间形成有第二类凹陷402’。可选的，由于栅极线20的设计规格小于选择管30的设计规格，例如沿第一方向，栅极线20的延伸长度L1可以为10-20nm，选择管30的延伸长度L2可以为130-150nm，因此在制备夹层电介质层40时，在单元阵列区域1和周边逻辑区域提供相同的夹层电介质材料时，第一类夹层电介质层图形401的高度大于第二类夹层电介质层图形402的高度，且沿第一方向，第一类夹层电介质层图形401的密度大于第二类夹层电介质层图形402的密度。可以理解的是，第一类夹层电介质层图形401的密度可以理解为沿第一方向，单位单元阵列区域1对应的衬底10上形成的第一类夹层电介质层图形401的个数，第二类夹层电介质层图形402的密度可以理解为沿第一方向，单位周边逻辑区域2对应的衬底10上形成的第二类夹层电介质层图形402的个数。

S140、对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形。

示例性的，由于每个第一类夹层电介质层图形401与每条栅极线20对应，每个第二类夹层电介质层图形402与每个选择管30对应，且沿所述第一方向，栅极线20的设计规格小于选择管30的设计规格，因此，沿所述第一方向，每个第一类夹层电介质层图形401的延伸长度小于每个第二类夹层电介质层图形402的延伸长度，并且沿第一方向，第一类夹层电介质层图形401的密度大于第二类夹层电介质层图形402的密度。在进行平坦化制程时，由于第一类夹层电介质层图形401密度大且延伸长度小，因此，第一类夹层电介质层图形401的平坦化速率大于第二类夹层电介质层图形402的平坦化速率，并且，在平坦化制程中，一般需要消除相邻两个栅极线20之间的第一类凹陷401’和相邻两个选择管30之间的第二类凹陷402’，即使第一类夹层电介质层图形401的高度大于第二类夹层电介质层图形402的高度，在平坦化制程时，也会存在第一类夹层电介质层图形401因平坦化速率较快造成的单元阵列区域1对应的夹层电介质层40的高度和周边逻辑区域2对应的夹层电介质层40的高度不一致，甚至对位于单元阵列区域1的栅极线20造成损伤。因此，在进行平坦化制程之前，需要对第一类夹层电介质层图形401的密度和第二类夹层电介质层图形402的密度进行调整，保证在平坦化制程结束后，单元阵列区域1对应的夹层电介质层40的高度和周边逻辑区域2对应的夹层电介质层40的高度相同或者两者之间的高度差位于预设差值内。

可选的，对第一类夹层电介质层图形401的密度和第二类夹层电介质层图形402的密度进行调整，可以为对多个第一类夹层电介质层图形401进行图案化制程，形成多个第三类夹层电介质层图形403，对多个第二类夹层电介质层图形402进行图案化制程，形成多个第四类夹层电介质层图形404。可选的，沿所述第一方向，第三类夹层电介质层图形403的密度小于第一类夹层电介质层图形401的密度，第四类夹层电介质层图形404的密度大于第二类夹层电介质层图形402的密度。可以理解的是，通过对第一类夹层电介质层图形401的密度和第二类夹层电介质层图形402的密度进行调整，第三类夹层电介质层图形403的密度小于第一类夹层电介质层图形401的密度，降低单元阵列区域1位置处夹层电介质层图形的密度，可以降低单元阵列区域1位置处夹层电介质层图形的平坦化速率；第四类夹层电介质层图形404的密度大于第二类夹层电介质层图形402的密度，增加周边逻辑区域2位置处的夹层电介质层图形的密度，可以增加周边逻辑区域2位置处夹层电介质层图形的的平坦化速率，保证在平坦化制程结束后，单元阵列区域1对应的夹层电介质层40的高度和周边逻辑区域2对应的夹层电介质层40的高度相同或者两者之间的高度差位于预设差值内。

可选的，沿所述第一方向，第三类夹层电介质层图形403的密度大于第四类夹层电介质层图形404的密度。

示例性的，虽然第三类夹层电介质层图形403的密度小于第一类夹层电介质层图形401的密度，第四类夹层电介质层图形404的密度大于第二类夹层电介质层图形402的密度，但是由于一类夹层电介质层图形401的高度大于第二类夹层电介质层图形402的高度，因此，为了保证最终得到的夹层电介质层的平坦化，还可以设置第三类夹层电介质层图形403的密度大于第四类夹层电介质层图形密度404，保证第三类夹层电介质层图形403的平坦化速率略大于第四类夹层电介质层图形404的平坦化速率。

可选的，对多个第一类夹层电介质层图形401进行图案化制程，形成多个第三类夹层电介质层图形403，对多个第二类夹层电介质层图形402进行图案化制程，形成多个第四类夹层电介质层图形404，可以包括：

在夹层电介质层40上制备光刻胶层50，光刻胶层50覆盖第一类夹层电介质层图形401和第二类夹层电介质层图形402；

使用掩膜版60对光刻胶层50进行图案化制程，曝光显影后将掩膜版60的图案形成在光刻胶层50上；

刻蚀光刻胶层50、多个第一类夹层电介质层图形401以及多个第二类夹层电介质层图形402，在多个第一类夹层电介质层图形401处形成多个第三类夹层电介质层图形403，在多个第二类夹层电介质层图形402处形成多个第四类夹层电介质层图形404。

示例性的，图5是本发明实施例提供的一种制备光刻胶层的剖面结构示意图，如图5所示，在夹层电介质层40上制备光刻胶层50。可选的，可以通过在夹层电介质层40上沉积光刻胶层50或者在夹层电介质层40上涂覆光刻胶层50的方法制备光刻胶层50，本发明实施例对如何在夹层电介质层40上制备光刻胶层50不进行限定。

示例性的，图6是本发明实施例提供的一种使用掩膜版对光刻胶层进行图案化制程的剖面结构示意图，如图6所示，使用掩膜版60对光刻胶层50进行图案化制程，曝光显影后将掩膜版60的图案形成在光刻胶层50上。

可选的，图7a是本发明实施例提供的一种掩膜版图案的剖面结构示意图，图7b是本发明实施例提供的一种掩膜版图案的俯面结构示意图，如图7a和图7b所示，单元阵列区域1对应的掩膜版60的图案形状601与周边逻辑区域2对应的掩膜版60的图案形状602不同。具体的，可以是沿所述第一方向，单元阵列区域1对应的掩膜版60的图案形状601的延伸长度L3小于周边逻辑区域2对应的掩膜版60的图案形状602的延伸长度L4；和/或，沿所述第一方向，相邻两个单元阵列区域1对应的掩膜版60的图案现状601之间的距离L3’小于相邻两个周边逻辑区域2对应的掩膜版60的图案形状602之间的距离L4’。

示例性的，图8发明实施例提供的一种对第一类夹层电介质层图形和第二类夹层电介质层图形进行图案化制程，得到第三类夹层电介质层图形和第四类夹层电介质层图形的剖面结构示意图，如图8所示，刻蚀已经包含掩膜版60的图案形状的光刻胶层50、多个第一类夹层电介质层图形401以及多个第二类夹层电介质层图形402，在多个第一类夹层电介质层图形401处形成多个第三类夹层电介质层图形403，在多个第二类夹层电介质层图形402处形成多个第四类夹层电介质层图形404。由上述描述可知，可以是沿所述第一方向，单元阵列区域1对应的掩膜版60的图案形状601的延伸长度L3小于周边逻辑区域2对应的掩膜版60的图案形状602的延伸长度L4；和/或，沿所述第一方向，相邻两个单元阵列区域1对应的掩膜版60的图案现状601之间的距离L3’小于相邻两个周边逻辑区域2对应的掩膜版60的图案形状602之间的距离L4’。

可选的，沿所述第一方向，单元阵列区域1对应的掩膜版60的图案形状601的延伸长度L3与周边逻辑区域2对应的掩膜版60的图案形状602的延伸长度L4的比值可以为1:1.3-1:1.5；和/或，沿所述第一方向，相邻两个单元阵列区域1对应的掩膜版60的图案形状601之间的距离L3’与相邻两个周边逻辑区域2对应的掩膜版60的图案形状602之间的距离L4’的比值可以为1:1.3-1:1.5。因此，沿所述第一方向，第三类夹层电介质层图形403的密度大于第四类夹层电介质层图形404的密度。

需要说明的是，由于通过掩膜版60对第一类夹层电介质层图形401的密度和第二类夹层电介质层图形402的密度进行调整，对应于单元阵列区域1，沿所述第一方向，掩膜版60的图案形状601的延伸长度L3大于栅极线20的延伸长度L1，和/或，沿所述第一方向，掩膜版60的相邻两个图案现状601之间的距离L3’大于相邻两个栅极线20之间的距离L1’；同理，对应于周边逻辑区域2，沿所述第一方向，掩膜版60的图案形状602的延伸长度L4大于选择管30的延伸长度L2，和/或，沿所述第一方向，掩膜版60的相邻两个图案现状602之间的距离L4’大于相邻两个选择管30之间的距离L2’。

可选的，刻蚀光刻胶层50、多个第一类夹层电介质层图形401以及多个第二类夹层电介质层图形402，可以包括：

使用干法刻蚀或者湿法刻蚀，刻蚀光刻胶层50、多个第一类夹层电介质层图形401以及多个第二类夹层电介质层图形402。

S150、对所述夹层电介质层进行平坦化制程。

示例性的，图9本发明实施例提供的一种对夹层电介质层进行平坦化制程，得到半导体器件的剖面结构示意图，如图9所示，通过平坦化制程，位于栅极线20上的夹层电介质层40的高度与位于选择管30上的夹层电介质层40的高度相同；或者，两者之间的高度差值位于预设范围内。

可选的，对夹层电介质层40进行平坦化制程，可以包括：

使用化学机械抛光的方法对夹层电介质层40进行平坦化制程。

综上，本发明实施例提供的半导体器件的制备方法，在单元阵列区域，夹层电介质层形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层形成多个第二类夹层电介质层图形，通过对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，其中，第三类夹层电介质层图形的密度小于第一类夹层电介质层图形密度，第四类夹层电介质层图形的密度大于第二类夹层电介质层图形的密度；通过调节第一类夹层电介质层图形和第二类夹层电介质层图形的密度，保证在平坦化制程中，与单元阵列区域对应的夹层电介质层和与周边逻辑区域对应的夹层电介质层的平坦率速率相同或者相近，最终得到位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者高度差位于预设范围内，保证半导体器件性能优良，且保证后续器件良好互联。

可选的，继续参考图9，本发明实施例还提供了一种半导体器件，所述半导体器件可以包括单元阵列区域1和围绕单元阵列区域1的周边逻辑区域2；所述半导体器件还可以包括：

衬底10；

位于衬底10上的多条栅极线20和多个选择管30，多条栅极线20位于单元阵列区域1，多个选择管30位于周边逻辑区域2；

位于栅极线20上和选择管30上远离衬底10一侧的夹层电介质层40，其中，位于栅极线20上的夹层电介质层40的高度与位于选择管30上的夹层电介质层40的高度相同；或者，

位于栅极线20上的夹层电介质层40的高度与位于选择管30上的夹层电介质层40的高度之间的差值位于预设范围内。

本发明实施例提供的半导体器件，采用上述实施例所述的半导体器件的制备方法制备得到，具备相应的功能与有益效果，这里不再赘述。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (9)

1.一种半导体器件的制备方法，其特征在于，所述半导体器件包括单元阵列区域和围绕所述单元阵列区域的周边逻辑区域，所述制备方法包括：

提供一衬底；

在所述衬底上与所述单元阵列区域对应的位置制备多条栅极线，与所述周边逻辑区域对应的位置制备多个选择管，所述栅极线和所述选择管沿第一方向排布，沿第二方向延伸，其中，沿所述第一方向，所述栅极线的延伸长度小于所述选择管的延伸长度，且相邻两个所述栅极线之间的间距小于相邻两个所述选择管之间的间距；

在所述栅极线和所述选择管上远离所述衬底的一侧制备夹层电介质层，其中，在所述单元阵列区域，所述夹层电介质层远离所述衬底的一侧形成多个第一类夹层电介质层图形，在所述周边逻辑区域，所述夹层电介质层远离所述衬底的一侧形成多个第二类夹层电介质层图形，每个所述第一类夹层电介质层图形与每条所述栅极线对应，每个所述第二类夹层电介质层图形与每个所述选择管对应，其中，所述第一类夹层电介质层图形的高度大于所述第二类夹层电介质层图形的高度，且沿所述第一方向，所述第一类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度；

对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，其中，沿所述第一方向，所述第三类夹层电介质层图形的密度小于所述第一类夹层电介质层图形的密度，所述第四类夹层电介质层图形的密度大于所述第二类夹层电介质层图形的密度，所述第三类夹层电介质层图形的密度大于所述第四类夹层电介质层图形的密度；

对所述夹层电介质层进行平坦化制程。

2.根据权利要求1所述的制备方法，其特征在于，对多个所述第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个所述第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，包括：

在所述夹层电介质层上制备光刻胶层，所述光刻胶层覆盖所述第一类夹层电介质层图形和所述第二类夹层电介质层图形；

使用掩膜版对所述光刻胶层进行图案化制程，曝光显影后将所述掩膜版的图案形成在所述光刻胶层上；

刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形，在多个所述第一类夹层电介质层图形处形成多个第三类夹层电介质层图形，在多个所述第二类夹层电介质层图形处形成多个第四类夹层电介质层图形。

3.根据权利要求2所述的制备方法，其特征在于，所述单元阵列区域对应的所述掩膜版的图案形状与所述周边逻辑区域对应的所述掩膜版的图案形状不同。

4.根据权利要求3所述的制备方法，其特征在于，沿所述第一方向，所述单元阵列区域对应的所述掩膜版的图案形状的延伸长度小于所述周边逻辑区域对应的所述掩膜版的图案形状的延伸长度；和/或，

沿所述第一方向，相邻两个所述单元阵列区域对应的所述掩膜版的图案形状之间的距离小于相邻两个所述周边逻辑区域对应的所述掩膜版的图案形状之间的距离。

5.根据权利要求4所述的制备方法，其特征在于，沿所述第一方向，所述单元阵列区域对应的所述掩膜版的图案形状的延伸长度与所述周边逻辑区域对应的所述掩膜版的图案形状的延伸长度的比值为1:1.3-1:1.5；和/或，

沿所述第一方向，相邻两个所述单元阵列区域对应的所述掩膜版的图案形状之间的距离与相邻两个所述周边逻辑区域对应的所述掩膜版的图案形状之间的距离的比值为1:1.3-1:1.5。

6.根据权利要求2所述的制备方法，其特征在于，刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形，包括：

使用干法刻蚀或者湿法刻蚀，刻蚀所述光刻胶层、多个所述第一类夹层电介质层图形以及多个所述第二类夹层电介质层图形。

7.根据权利要求1所述的制备方法，其特征在于，对所述夹层电介质层进行平坦化制程，包括：

使用化学机械抛光的方法对所述夹层电介质层进行平坦化制程。

8.根据权利要求1所述的制备方法，其特征在于，所述夹层电介质层的材料为氧化物-氮化物-氧化物的夹层材料或者SiO₂。

9.一种采用权利要求1-8任一项所述的半导体器件的制备方法制备得到的半导体器件，其特征在于，包括单元阵列区域和围绕所述单元阵列区域的周边逻辑区域；所述半导体器件还包括：

衬底；

位于所述衬底上的多条栅极线和多个选择管，多条所述栅极线位于所述单元阵列区域，多个所述选择管位于所述周边逻辑区域；

位于所述栅极线上和所述选择管上远离所述衬底一侧的夹层电介质层，其中，位于所述栅极线上的所述夹层电介质层的高度与位于所述选择管上的所述夹层电介质层的高度相同；或者，

位于所述栅极线上的所述夹层电介质层的高度与位于所述选择管上的所述夹层电介质层的高度之间的差值位于预设范围内。