JP2012156392A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】実施の一形態の半導体装置は、第1および第2の領域を有する機能膜と、前記基板の前記第1の領域に設けられ、第1の幅を有する第1の溝と、前記基板の前記第2の領域に設けられ、第1の幅よりも広い第2の幅を有する第2の溝と、前記第1の溝を埋めるように高分子材料を前駆体として形成された第1の絶縁膜と、前記第1の幅を上回る直径を有し、前記第2の溝を埋める微粒子と、前記第2の溝内で前記微粒子間および前記微粒子と前記第2の溝との間隙を埋める前記高分子材料とを前駆体として形成された第2の絶縁膜とを持つ。
【選択図】図1
Description
第1および第2の領域を有する機能膜と、
前記基板の前記第1の領域に設けられ、第1の幅を有する第1の溝と、
前記基板の前記第2の領域に設けられ、第1の幅よりも広い第2の幅を有する第2の溝と、
前記第1の溝を埋めるように高分子材料を前駆体として形成された第1の絶縁膜と、
前記第1の幅を上回る直径を有し、前記第2の溝を埋める微粒子と、前記第2の溝内で前記微粒子間および前記微粒子と前記第2の溝との間隙を埋める前記高分子材料とを前駆体として形成された第2の絶縁膜と、
を持つ。
(a)半導体装置
図1は、第1の実施の形態による半導体装置の要部を示す略示断面図であり、また、図2は図1に示す半導体装置の平面図である。図1および図2に示す半導体装置は、基板Sの領域AR1に形成されたライン・アンド・スペース(以下、単に「L/S)という)パターンと、基板Sの領域AR2に形成されたスペースパターンSb1とを備える。
上述した実施形態の半導体装置の製造方法について図3および図4の略示断面図を参照しながら説明する。
(a)半導体装置
図5は、本実施形態の半導体装置の基本構成を示す斜視図である。本実施形態は、不揮発性半導体記憶装置に適用した形態である。
図5に示す半導体装置の製造方法について説明する。ワード線WL0〜WL2、絶縁膜100および絶縁膜200を形成するまでの工程は、上述した第1の実施の形態と実質的に同様である。そこで、以下ではビット線BL0〜BL2とその間の絶縁膜100の形成方法について説明する。
ここで、従来の技術の一例を比較例として取り挙げて説明する。
(a)半導体装置
図14は、第3の実施の形態による半導体装置の要部を示す斜視図であり、図15は図14のB−B切断線に沿った断面図である。
図14および図15に示す半導体装置の製造方法は、配線材料を基板S上に堆積させた後にフォトリソグラフィを用いたパターニングにより、L/Sパターンを形成した後、第2の実施の形態において説明した工程を上方(Z方向)に反復すればよい。なお、第2層目以降のパターニングにおいては、製品仕様に応じて下層の途中または基板Sに至るまで加工してもよい。
上述した第2および第3の実施の形態において、メモリセルMCについてその具体的構成例のいくつかを図16を参照して説明する。
以下では、実施例としてフラッシュメモリにおけるNAND構造のメモリセルを含む半導体装置を取り挙げる。まず、図17乃至図21を参照して、本実施例の半導体装置を製造する手順を説明する。
20 絶縁膜
30 レジストまたはハードマスク
410 トンネル絶縁膜
420,450 ゲート電極膜
AR1,ARc 第1の領域
AR2,ARp 第2の領域
CS1,CS11,CS21 微粒子(コロイダルシリカ)
EL1,EL2 下部電極
ME1,ME1 記憶素子
MC メモリセル
EU1,EU2 上部電極
Pa1,Pa2,Pa10,Pb11,Pb12, ラインパターン
S 基板
Sa1,Sb1 スペースパターン
SW1,SW11 第1の幅
SW2 第2の幅
SW3 第3の幅
TR1,TR300 第1の溝
TR2,TR400 第2の溝
TR3 第3の溝
Claims (8)
- 第1および第2の領域を有する機能膜と、
前記基板の前記第1の領域に設けられ、第1の幅を有する第1の溝と、
前記基板の前記第2の領域に設けられ、第1の幅よりも広い第2の幅を有する第2の溝と、
前記第1の溝を埋めるように高分子材料を前駆体として形成された第1の絶縁膜と、
前記第1の幅を上回る直径を有し、前記第2の溝を埋める微粒子と、前記第2の溝内で前記微粒子間および前記微粒子と前記第2の溝との間隙を埋める前記高分子材料とを前駆体として形成された第2の絶縁膜と、
を備える半導体装置。 - 第1の幅の第1の溝が形成された第1の領域と、前記第1の幅よりも広い第2の幅の第2の溝が形成された第2の領域と、を有する第1の機能膜に、高分子と、前記第1の幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第1の溝には前記高分子を埋め込み、前記第2の溝には前記微粒子と前記高分子とを埋め込む工程と、
前記高分子を硬化させることにより、前記第1の溝内に前記高分子を前駆体として構成される第1の絶縁膜と、前記第2の溝内に前記高分子および前記微粒子を前駆体として構成される第2の絶縁膜と、をそれぞれ形成する工程と、
を備える、半導体装置の製造方法。 - 前記第1の領域で第3の幅の第3の溝を、平面視において第1の溝と交差するように形成する工程と、
前記高分子を含む溶液を供給し、前記第3の溝に高分子を埋め込む工程と、
前記高分子を硬化させることにより、前記第3の溝内に前記高分子を前駆体として構成される第3の絶縁膜を形成する工程と、
をさらに備えることを特徴とする請求項2に記載の半導体装置の製造方法。 - 全面に配線材料を堆積させた後、少なくとも前記第1の領域に下層のパターンと交差するようにライン・アンド・スペースの追加の第1のパターンを形成する追加のパターン形成工程と、
高分子と、前記追加の第1のパターンの前記スペース幅の大きさを上回る直径の微粒子と、を含む溶液を供給し、前記第1の領域の溝には高分子を埋め込み、前記第2の領域には前記微粒子と前記高分子とを堆積する追加の埋め込み工程と、
前記高分子を硬化させることにより、前記第1の領域の溝内に前記高分子を前駆体として構成される追加の第1の絶縁膜と、前記第2の領域に前記高分子および前記微粒子を前駆体として構成される追加の第2の絶縁膜と、をそれぞれ形成する追加の絶縁膜形成工程と、
前記追加のパターン形成工程から前記追加の絶縁膜形成工程を繰り返す工程と、
をさらに備えることを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記第2の領域は、少なくとも各層の一部が平面視において重なっていることを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1の領域は、NANDメモリセルの領域であり、
前記第2の領域は、周辺回路の領域であり、
前記第1の絶縁膜は素子分離絶縁膜を構成し、
前記溶液を供給する前に、前記第1の機能膜の上に、トンネル絶縁膜と浮遊ゲート絶縁膜との積層体を形成する工程をさらに備える、
ことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記微粒子はコロダイルシリカであることを特徴とする請求項2乃至6のいずれかに記載の半導体装置の製造方法。
- 前記高分子は、Si−O結合またはSi−N結合を有することを特徴とする請求項2乃至7のいずれかに記載の半導体装置の製造方法。
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