JP2015050375A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】実施形態は、クラックの発生を抑制して溝内に良好に絶縁体を埋め込むことができる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、被加工層に第1の幅を有する第1の溝と、第1の幅よりも大きな第2の幅を有する第2の溝と、第2の幅よりも大きな第3の幅を有する第3の溝とを形成する工程と、第1の幅よりも大きく且つ第2の幅よりも小さい第1のサイズを有する複数の第1のフィラーを第2の溝内に供給する工程と、第2の幅及び第1のサイズよりも大きく且つ第3の幅よりも小さい第2のサイズを有する複数の第2のフィラーを第3の溝内に供給する工程と、第1の溝内、第2の溝内および第3の溝内に液状の絶縁材料を埋め込む工程と、絶縁材料を硬化させる工程と、を備えている。
【選択図】図4
【解決手段】実施形態によれば、半導体装置の製造方法は、被加工層に第1の幅を有する第1の溝と、第1の幅よりも大きな第2の幅を有する第2の溝と、第2の幅よりも大きな第3の幅を有する第3の溝とを形成する工程と、第1の幅よりも大きく且つ第2の幅よりも小さい第1のサイズを有する複数の第1のフィラーを第2の溝内に供給する工程と、第2の幅及び第1のサイズよりも大きく且つ第3の幅よりも小さい第2のサイズを有する複数の第2のフィラーを第3の溝内に供給する工程と、第1の溝内、第2の溝内および第3の溝内に液状の絶縁材料を埋め込む工程と、絶縁材料を硬化させる工程と、を備えている。
【選択図】図4
Description
本発明の実施形態は、半導体装置の製造方法に関する。
半導体装置において、溝内に絶縁膜を埋め込んだ構造による絶縁分離法がよく用いられている。溝のアスペクト比が高くなると、例えばCVD(Chemical Vapor Deposition)法では絶縁膜を溝内に埋め込むことが難しくなる。
そこで、フィラーを含む溶液を溝内に塗布法により供給した後硬化させて、溝内に絶縁体を埋め込む方法がある。
本発明の実施形態は、クラックの発生を抑制して溝内に良好に絶縁体を埋め込むことができる半導体装置の製造方法を提供する。
実施形態によれば、半導体装置の製造方法は、被加工層に、第1の幅を有する第1の溝と、前記第1の幅よりも大きな第2の幅を有する第2の溝と、前記第2の幅よりも大きな第3の幅を有する第3の溝と、を形成する工程を備えている。また、半導体装置の製造方法は、前記第1の幅よりも大きく、且つ前記第2の幅よりも小さい第1のサイズを有する複数の第1のフィラーを、前記第2の溝内に供給する工程を備えている。また、半導体装置の製造方法は、前記第2の幅及び前記第1のサイズよりも大きく、且つ前記第3の幅よりも小さい第2のサイズを有する複数の第2のフィラーを、前記第3の溝内に供給する工程を備えている。また、半導体装置の製造方法は、前記第1のフィラー及び前記第2のフィラーを含まない前記第1の溝内、前記第1のフィラーを含む前記第2の溝内、および前記第2のフィラーを含む前記第3の溝内に、液状の絶縁材料を埋め込む工程を備えている。また、半導体装置の製造方法は、前記絶縁材料を硬化させる工程を備えている。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図1(a)〜図4(b)は、実施形態の半導体装置の製造方法を示す模式断面図である。
図1(a)に示すように、基板10上に被加工層12が形成される。被加工層12は、溝を利用した絶縁分離の対象となる要素を含む。そのような要素として、例えば、電極層、配線層、半導体層、電荷蓄積層などを被加工層12は含む。
図1(b)に示すように、被加工層12には、第1の溝t1、第2の溝t2および第3の溝t3が形成される。第1の溝t1、第2の溝t2および第3の溝t3は、例えば、図示しないマスクを用いたRIE(Reactive Ion Etching)法で形成される。
第1の溝t1、第2の溝t2および第3の溝t3は、ストライプ状の平面パターンで形成され、図1(b)において紙面を貫く方向に延びている。第1の溝t1、第2の溝t2および第3の溝t3の形成によって、被加工層12にラインアンドスペースパターンが形成される。
第1の溝t1において、長手方向(紙面を貫く方向)に対して直交する方向の幅(第1の幅)をw1とする。第2の溝t2において、長手方向(紙面を貫く方向)に対して直交する方向の幅(第2の幅)をw2とする。第3の溝t3において、長手方向(紙面を貫く方向)に対して直交する方向の幅(第3の幅)をw3とする。
第2の溝t2の幅w2は、第1の溝t1の幅w1よりも大きい。第3の溝t3の幅w3は、第1の溝t1の幅w1及び第2の溝t2の幅w2よりも大きい。第1の溝t1の幅w1は、第1の溝t1の深さよりも小さい。第2の溝t2の幅w2は、第2の溝t2の深さよりも小さい。
次に、第1の溝t1、第2の溝t2および第3の溝t3の内壁に、図2(a)に示すように、コンフォーマルにライナー膜14を形成する。ライナー膜14は、絶縁膜である。ライナー膜14は、例えばシリコン酸化膜であり、熱CVD(Chemical Vapor Deposition)法、あるいはALD(Atomic Layer Deposition)法で形成される。
被加工層12は、例えば、電極層、配線層、半導体層、電荷蓄積層などを含む。シリコン酸化膜であるライナー膜14は、電極層、配線層、半導体層、電荷蓄積層などの表面を覆って保護する。
次に、図2(b)に示すように、複数の第1のフィラー31がコロイド粒子として分散された溶液(コロイド溶液)30を、第1の溝t1内、第2の溝t2内および第3の溝t3内に供給する。溶液30は、例えばスピンコート法により供給される。
第1のフィラー31は、例えば、酸化シリコンを含むシリカ粒子であり、絶縁体である。第1のフィラー31のサイズ(第1のサイズ)は、第1の溝t1の幅w1よりも大きい。したがって、第1の溝t1内には、第1のフィラー31は供給されず、第1のフィラー31を分散させている溶媒32のみが供給される。
また、第1のフィラー31のサイズは、第2の溝t2の幅w2及び第3の溝t3の幅w3よりも小さい。したがって、第1のフィラー31は、第2の溝t2内および第3の溝t3内に供給される。
第1のフィラー31は、第2の溝t2内においては開口の高さまで充填される。第3の溝t3の幅w3は第2の溝t2の幅w2よりも大きいため、第1のフィラー31は、第3の溝t3内の全体には埋め込まれず、第3の溝t3の底面及び側壁に沿ってコンフォーマルに堆積する。あるいは、第3の溝t3の幅w3の大きさによっては、第1のフィラー31は、第3の溝t3の底だけに堆積する。
本明細書において、フィラーのサイズとは、複数のフィラーの平均粒径、または粒径分布におけるピーク粒径を表す。
第1のフィラー31を分散させている溶媒(分散媒)32は、例えば、イソプロピルアルコール、エチレングリコールなどの有機溶媒、純水、またはこれらの混合液である。
溶液30の供給後、加熱処理により溶媒32を気化させ、第1の溝t1内、第2の溝t2内および第3の溝t3内から溶媒32を除去する。
次に、図3(a)に示すように、複数の第2のフィラー41がコロイド粒子として分散された溶液(コロイド溶液)40を、第1の溝t1内、第2の溝t2内および第3の溝t3内に供給する。溶液40は、例えばスピンコート法により供給される。
第2のフィラー41は、例えば、酸化シリコンを含むシリカ粒子であり、絶縁体である。第2のフィラー41のサイズ(第2のサイズ)は、第1の溝t1の幅w1及び第2の溝t2の幅w2よりも大きい。また、第2のフィラー41のサイズは、第1のフィラー31のサイズよりも大きい。
したがって、第1の溝t1内及び第2の溝t2内には、第2のフィラー41は供給されず、溶媒42が供給される。
また、第2のフィラー41のサイズは、第3の溝t3の幅w3よりも小さい。したがって、第2のフィラー41は、第3の溝t3内における第1のフィラー31の上に供給される。
第2のフィラー41を分散させている溶媒(分散媒)42は、例えば、イソプロピルアルコール、エチレングリコールなどの有機系の液体、純水、またはこれらの混合液である。
溶液40の供給後、加熱処理により溶媒42を気化させ、図3(b)に示すように、第1の溝t1内、第2の溝t2内および第3の溝t3内から溶媒42を除去する。
次に、図4(a)に示すように、第1の溝t1内、第2の溝t2内および第3の溝t3内に、液状の絶縁材料50を供給する。液状の絶縁材料50は、例えばスピンコート法により供給される。
絶縁材料50は、第1のフィラー31及び第2のフィラー41を含まない第1の溝t1内に供給される。また、絶縁材料50は、第2の溝t2内における第1のフィラー31間の隙間に供給される。また、絶縁材料50は、第3の溝t3内における第1のフィラー31間の隙間および第2のフィラー41間の隙間に供給される。
絶縁材料50は、例えば、シリコン、窒素および水素を含む。絶縁材料50は、例えば、-(SiH2NH)-を基本単位にもつポリシラザンである。あるいは絶縁材料50は、例えば、SiOCと呼称されるシリコン、酸素、炭素および水素を含む。
液状の絶縁材料50を溝t1、t2、t3内に供給した後、硬化させる。例えば、絶縁材料50がポリシラザンの場合には、酸化性雰囲気中での熱酸化処理により、絶縁材料50は硬化される。この熱酸化処理により、絶縁材料50の窒素は脱離し、絶縁材料50は酸化シリコンを含む絶縁体に転化する。この熱処理は、例えば700℃〜1100℃の範囲で行われる。これにより絶縁材料50のほとんどの窒素が脱離する。
あるいは絶縁材料50が、例えばSiOCの場合には、窒素雰囲気などの不活性ガス雰囲気中での熱処理により、絶縁材料50の水素が脱離し、安定な結合を有する絶縁体に転化する。この熱処理は、例えば300℃から700℃の範囲で行われる。これにより、絶縁材料50の水素が脱離する一方、炭素は絶縁材料50中で安定な結合を維持することができる。
あるいは絶縁材料50が、例えばSiOCの場合には、窒素雰囲気などの不活性ガス雰囲気中での熱処理により、絶縁材料50の水素が脱離し、安定な結合を有する絶縁体に転化する。この熱処理は、例えば300℃から700℃の範囲で行われる。これにより、絶縁材料50の水素が脱離する一方、炭素は絶縁材料50中で安定な結合を維持することができる。
絶縁材料50を硬化させた後、例えばCMP(Chemical Mechanical Polishing)法により、溝t1、t2、t3の上の絶縁層を後退させ、図4(b)に示すように、溝t1、t2、t3内の絶縁体の上面を平坦化する。
第1の溝t1内には、第1のフィラー31及び第2のフィラー41を含まない絶縁材料(絶縁体)50が埋め込まれている。第2の溝t2内には、第1のフィラー31及び絶縁材料50を含む絶縁体51が埋め込まれている。第3の溝t3内には、第1のフィラー31、第2のフィラー41及び絶縁材料50を含む絶縁体51が埋め込まれている。なお、図においては、フィラー31、41と、硬化後の絶縁材料50との境界が明示されているが、その境界は必ずしもはっきりと現れるとは限らない。
フィラー31、41はシリカ粒子であり、硬化後の絶縁材料50は酸化シリコンを主に含む。したがって、溝t1、t2、t3内には、主に酸化シリコンからなる絶縁体が埋め込まれている。酸化シリコンは、絶縁性に優れ、また、窒化シリコンや一般にhigh-k材料と言われている絶縁材料よりも誘電率が低い。
そのため、溝t1、t2、t3内に埋め込まれた絶縁体によって絶縁分離された隣り合う分離要素間の容量結合を抑え、隣り合う分離要素間の電気的干渉を抑制できる。
また、フィラー31、41を含むコロイド溶液の溶媒32、42は、絶縁材料50を供給する前に気化され、溝t1、t2、t3内から除去される。したがって、例えば絶縁材料50としてポリシラザンを用いた場合には、溶媒32、42として有機系溶媒を使っても、溝t1、t2、t3内に炭素が残らない。そのため、後の工程で、溝t1、t2、t3内に残留した炭素が脱離することによる汚染などがない。
絶縁材料50の硬化処理(熱酸化処理)によるポリシラザンから酸化シリコンへの転化過程において、絶縁材料50は体積収縮する。この体積収縮は、溝t1、t2、t3内の埋設物や、溝t1、t2、t3の周辺の分離要素に応力を与え、それら埋設物や分離要素にクラックを生じさせてしまう場合がある。幅の大きな第3の溝t3ほど、絶縁材料50のトータルの体積収縮量は大きくなり、クラックの発生が懸念される。
一方、粒子状のフィラー31、41は、熱工程でほとんど収縮しないため、内部応力を発生しない。そのため、フィラー31を含む第2の溝t2、およびフィラー31、41を含む第3の溝t3においては、絶縁材料50の体積収縮による内部応力を抑制することができる。また、サイズ(粒径)の大きな第2のフィラー41ほど、剛性が高く、歪みを生じさせない。
したがって、実施形態によれば、特に幅の大きな溝において発生しやすかった絶縁材料50の体積収縮による歪みを大幅に緩和することができる。
クラックは、特に溝の側壁や底面を起点として発生しやすい。幅の最も大きな第3の溝t3の底面には、よりサイズの小さな第1のフィラー31が存在している。また、第3の溝t3の幅w3の大きさや第1のフィラー31のサイズによっては、第3の溝t3の側壁にも第1のフィラー31を存在させることができる。
第3の溝t3内の底面や側壁に、より小さなサイズの第1のフィラー31が存在することで、第3の溝t3内の底面や側壁付近におけるフィラー間ギャップを小さくすることができる。すなわち、第3の溝t3内の底面や側壁付近における絶縁材料50の密度を小さくできる。これにより、クラックの起点となりやすい第3の溝t3内の底面や側壁付近での内部応力を低減でき、クラックを発生しにくくできる。
第3の溝t3内において底面や側壁付近以外の他の大部分の領域には、第1のフィラー31よりもサイズの大きな、すなわち剛性の高い第3のフィラー41が充填されているため、第3の溝t3全体の内部応力も抑えることができる。
幅の最も小さい第1の溝t1内の絶縁材料50は硬化時のトータルの体積収縮量が小さいため、フィラーを設けなくても、クラックを発生させるほどの応力は発生しない。
図5(a)〜(c)は、他の実施形態の半導体装置の製造方法を示す模式断面図である。
前述した実施形態と同様に、図2(a)の工程まで進められた後、図5(a)に示すように、先に、複数の第2のフィラー41がコロイド粒子として分散された溶液(コロイド溶液)40を供給する。第2のフィラー41は、第1の溝t1内及び第2の溝t2内には入らず、第3の溝t3内に供給される。
第2のフィラー41を分散させている溶媒42を気化させて除去した後、図5(b)に示すように、複数の第1のフィラー31がコロイド粒子として分散された溶液(コロイド溶液)30を供給する。第1のフィラー31は、第1の溝t1内には入らず、第2の溝t2内及び第3の溝t3内に供給される。第3の溝t3内においては、第2のフィラー41間の隙間に第1のフィラー31が入り込む。
そして、第1のフィラー31を分散させた溶媒32を気化させて除去した後、図5(c)に示すように、第1の溝t1内、第2の溝t2内および第3の溝t3内に、液状の絶縁材料50を供給する。
絶縁材料50は、第1のフィラー31及び第2のフィラー41を含まない第1の溝t1内に供給される。また、絶縁材料50は、第2の溝t2内における第1のフィラー31間の隙間に供給される。また、絶縁材料50は、第3の溝t3内における第1のフィラー31間の隙間および第2のフィラー41間の隙間に供給される。
そして、液状の絶縁材料50を硬化させる。例えば、酸化性雰囲気中での熱酸化処理により、絶縁材料50は硬化される。この熱酸化処理により、絶縁材料50の窒素は脱離し、絶縁材料50は酸化シリコンを含む絶縁体に転化する。絶縁材料50を硬化させた後、例えばCMP法により、絶縁体の上面を平坦化する。
幅の広い第3の溝t3内においては、第2のフィラー41間の隙間に第1のフィラー31が入り込んでおり、クラック耐性を高くすることが可能である。特に、第1のフィラー31と第2のフィラー41とのサイズの差が10倍以上あると、クラック耐性の向上に有効である。
実施形態の半導体装置の製造方法は、例えば以下に説明する半導体記憶装置の製造方法に適用することができる。
図6は、実施形態の半導体記憶装置におけるメモリセルアレイ1の模式斜視図である。なお、図6においては、図を見易くするために、絶縁部分の図示については省略している。
図6において、基板100の主面に対して平行な面内で相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向(積層方向)とする。
図7(a)は、メモリセルアレイ1の模式断面図である。図7(a)は、図6におけるY−Z面に対して平行な断面に対応する。
図8は、図7(a)におけるメモリセルが設けられた部分の拡大模式断面図である。
図8は、図7(a)におけるメモリセルが設けられた部分の拡大模式断面図である。
メモリセルアレイ1は、複数の電極層WLと複数の絶縁層140とがそれぞれ1層ずつ交互に積層された積層体を有する。
この積層体は、下部ゲート層としてのバックゲートBG上に設けられている。なお、図に示す電極層WLの層数は一例であって、電極層WLの層数は任意である。
バックゲートBGは、基板100上に絶縁層111を介して設けられている。バックゲートBG及び電極層WLは、導電層であり、例えば半導体層である。バックゲートBG及び電極層WLは、例えば不純物が添加されたシリコン層である。
メモリセルアレイ1は複数のメモリストリングMSを有する。1つのメモリストリングMSは、Z方向に延びる一対の柱状部CLと、一対の柱状部CLのそれぞれの下端を連結する連結部JPとを有するU字状に形成されている。柱状部CLは、例えば円柱状に形成され、積層体を貫通している。
U字状のメモリストリングMSにおける一対の柱状部CLの一方の上端部にはドレイン側選択ゲートSGDが設けられ、他方の上端部にはソース側選択ゲートSGSが設けられている。上部選択ゲートとしてのドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、最上層の電極層WL上に絶縁層141を介して設けられている。
ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、導電層であり、例えば半導体層である。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、例えば、不純物が添加されたシリコン層である。なお、以下の説明において、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSを区別せずに、単に選択ゲートSGと表す場合もある。
ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、絶縁分離膜142によって、Y方向に分離されている。ドレイン側選択ゲートSGDの下の積層体と、ソース側選択ゲートSGSの下の積層体も、絶縁分離膜142によってY方向に分離されている。すなわち、U字状のメモリストリングMSにおける一対の柱状部CLの間の積層体は、絶縁分離膜142によってY方向に分離されている。
選択ゲートSG上には、絶縁層143が設けられている。その絶縁層143上には、図6に示すソース線SL及びビット線BLが設けられている。
ソース線SL及びビット線BLは、例えば金属膜である。複数本のビット線BLがX方向に配列され、各ビット線BLはY方向に延びている。
バックゲートBG及びバックゲートBG上の積層体には、U字状のメモリホールが形成される。そのメモリホール内に、図8に示すようにチャネルボディ120が設けられている。チャネルボディ120は、例えばシリコン膜である。チャネルボディ120の不純物濃度は、電極層WLの不純物濃度よりも低い。
メモリホールの内壁とチャネルボディ120との間には、メモリ膜130が設けられている。メモリ膜130は、ブロック膜131と電荷蓄積膜132とトンネル膜133とを有する。電極層WLとチャネルボディ120との間に、電極層WL側から順にブロック膜131、電荷蓄積膜132、およびトンネル膜133が設けられている。
チャネルボディ120は筒状に設けられ、そのチャネルボディ120の外周面を囲むように筒状のメモリ膜130が設けられている。電極層WLはメモリ膜130を介してチャネルボディ120の周囲を囲んでいる。また、チャネルボディ120の内側には、コア絶縁膜150が設けられている。
ブロック膜131は電極層WLに接し、トンネル膜133はチャネルボディ120に接し、ブロック膜131とトンネル膜133との間に電荷蓄積膜132が設けられている。
チャネルボディ120はメモリセルにおけるチャネルとして機能し、電極層WLはメモリセルのコントロールゲートとして機能する。電荷蓄積膜132はチャネルボディ120から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ120と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜132は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
ブロック膜131は、例えば、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜であり、電荷蓄積膜132に蓄積された電荷が、電極層WLへ拡散するのを防止する。
トンネル膜133は、電荷蓄積膜132にチャネルボディ120から電荷が注入される際、または電荷蓄積膜132に蓄積された電荷がチャネルボディ120へ拡散する際に電位障壁となる。トンネル膜133は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはそれらを含む積層膜である。
図6に示すように、U字状のメモリストリングMSにおける一対の柱状部CLの一方の上端部にはドレイン側選択トランジスタSTDが設けられ、他方の上端部にはソース側選択トランジスタSTSが設けられている。
メモリセル、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSは、Z方向に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極(コントロールゲート)として機能する。ドレイン側選択ゲートSGDとチャネルボディ120との間には、ドレイン側選択トランジスタSTDのゲート絶縁膜として機能する絶縁膜(図示せず)が設けられている。ドレイン側選択トランジスタSTDのチャネルボディは、ドレイン側選択ゲートSGDの上方で、ビット線BLと接続されている。
ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極(コントロールゲート)として機能する。ソース側選択ゲートSGSとチャネルボディ120との間には、ソース側選択トランジスタSTSのゲート絶縁膜として機能する絶縁膜(図示せず)が設けられている。ソース側選択トランジスタSTSのチャネルボディは、ソース側選択ゲートSGSの上方で、ソース線SLと接続されている。
メモリストリングMSの連結部JPには、バックゲートトランジスタBGTが設けられている。バックゲートBGは、バックゲートトランジスタBGTのゲート電極(コントロールゲート)として機能する。バックゲートBG内に設けられたメモリ膜130は、バックゲートトランジスタBGTのゲート絶縁膜として機能する。
ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。同様に、ソース側選択トランジスタSTSとバックゲートトランジスタBGTとの間にも、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ120を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。
メモリセルアレイ1は、基板100におけるメモリアレイ領域に設けられている。そのメモリアレイ領域で、複数の柱状部CLがX方向及びY方向にマトリクス状に配置されている。
基板100上におけるメモリアレイ領域よりもX方向の外側には、図7(b)に示す階層選択部115が設けられている。
図7(b)は、図6においてX方向に沿った断面に対応する。
複数の電極層WL及び複数の絶縁層140を含む積層体は、階層選択部115にも設けられている。メモリセルアレイ1の電極層WL、および階層選択部115の電極層WLは、一体につながっている。
階層選択部115において、図7(b)に示すように、積層体は階段状に形成されている。すなわち、各層の電極層WLのX方向の端部は階段状に形成されている。この階段構造部の上には、層間絶縁層165が設けられている。
階層選択部115には、階段状に形成された各層の電極層WLと接続された複数のコンタクト部161が設けられている。コンタクト部161は、層間絶縁層165を貫通して階段状の各層の電極層WLに接続している。バックゲートBGも、層間絶縁層165を貫通して設けられたコンタクト部161に接続している。
選択ゲートSGは、その上の絶縁層143を貫通して設けられたコンタクト部163に接続している。
階層選択部115のコンタクト部161を通じて、電極層WLの階層が選択される。また、コンタクト部163を介してドレイン側選択ゲートSGDに所望の電位を与えると、チャネルボディ20をビット線BLと導通させることができる。また、コンタクト部163を介してソース側選択ゲートSGSに所望の電位を与えると、チャネルボディ120をソース線SLと導通させることができる。
また、コンタクト部161を介してバックゲートBGに所望の電位が与えられると、バックゲートトランジスタBGTがオンとなり、連結部JPのチャネルボディ120を介して一対の柱状部CLのチャネルボディ120が導通する。
前述した実施形態において最も幅の広い第3の溝t3は、図7(b)に示す階層選択部115に形成される溝に対応する。例えば、その溝t3の幅は、数μmほどである。
また、メモリセルアレイ1および階層選択部115が形成された領域の周辺の周辺領域の基板100上には、メモリセルアレイ1を駆動・制御する周辺回路が形成されている。
第3の溝t3よりも幅の小さい第1の溝t1及び第2の溝t2は、その周辺回路のトランジスタのゲート、ドレイン、ソースなどに接続されるコンタクトの周囲に形成される溝に対応する。その溝の幅は、例えば0.5μm〜2μmほどである。
実施形態によれば、それぞれ異なる幅の第1の溝t1、第2の溝t2および第3の溝t3内に、クラックの発生を抑制して良好に絶縁体を埋め込むことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…基板、31…第1のフィラー、41…第2のフィラー、50…絶縁材料、t1…第1の溝、t2…第2の溝、t3…第3の溝
Claims (5)
- 被加工層に、第1の幅を有する第1の溝と、前記第1の幅よりも大きな第2の幅を有する第2の溝と、前記第2の幅よりも大きな第3の幅を有する第3の溝と、を形成する工程と、
前記第1の幅よりも大きく、且つ前記第2の幅よりも小さい第1のサイズを有する複数の第1のフィラーを、前記第2の溝内に供給する工程と、
前記第2の幅及び前記第1のサイズよりも大きく、且つ前記第3の幅よりも小さい第2のサイズを有する複数の第2のフィラーを、前記第3の溝内に供給する工程と、
前記第1のフィラー及び前記第2のフィラーを含まない前記第1の溝内、前記第1のフィラーを含む前記第2の溝内、および前記第2のフィラーを含む前記第3の溝内に、液状の絶縁材料を埋め込む工程と、
前記絶縁材料を硬化させる工程と、
を備えた半導体装置の製造方法。 - 前記第1のフィラーを前記第2の溝内に供給するとき、前記第3の溝内にも前記第1のフィラーが供給され、
前記第2のフィラーは、前記第3の溝内における前記第1のフィラーの上に供給される請求項1記載の半導体装置の製造方法。 - 前記第1のフィラー及び前記第2のフィラーは、酸化シリコンを含む請求項1または2に記載の半導体装置の製造方法。
- 前記絶縁材料は、シリコン、窒素および水素を含み、
前記絶縁材料は、熱酸化処理により硬化され、
前記熱酸化処理により、前記絶縁材料の前記窒素が脱離して、前記絶縁材料は酸化シリコンを含む絶縁体に転化する請求項1〜3のいずれか1つに記載の半導体装置の製造方法。 - 前記第1のフィラー及び前記第2のフィラーはコロイド溶液として、それぞれ前記第2の溝内及び前記第3の溝内に供給され、
前記絶縁材料の供給前に、前記コロイド溶液の液体を気化させる請求項1〜4のいずれか1つに記載の半導体装置の製造方法。
Priority Applications (1)
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JP2015050375A true JP2015050375A (ja) | 2015-03-16 |
Family
ID=52700127
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JP2013182148A Pending JP2015050375A (ja) | 2013-09-03 | 2013-09-03 | 半導体装置の製造方法 |
Country Status (1)
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