JP2022544789A - 凹凸のある材料充填物を有する集積アセンブリ、及び集積アセンブリを形成する形成方法 - Google Patents

凹凸のある材料充填物を有する集積アセンブリ、及び集積アセンブリを形成する形成方法 Download PDF

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Abstract

幾つかの実施形態は、集積構成物中に拡張する開口部を有する構造体を含む。第１の材料は、開口部内にあり、開口部の側壁に対して起伏のあるトポグラフィを創出するように構成される。起伏のあるトポグラフィは、起伏のあるトポグラフィに沿った平均の山から谷までの距離である平均粗さパラメータＲｍｅａｎによって特徴付けられる表面粗さを有する。Ｒｍｅａｎは少なくとも約４ｎｍである。第２の材料は、開口部内にあり、起伏のあるトポグラフィの少なくとも一部分に沿っている。第１及び第２の材料は、相互に組成的に異なる。幾つかの実施形態は集積アセンブリを含む。幾つかの実施形態は、集積アセンブリを形成する方法を含む。

Description

［関連特許データ］
この出願は、２０１９年８月１６日に出願された“Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ Ｈａｖｉｎｇ Ｒｕｇｇｅｄ Ｍａｔｅｒｉａｌ Ｆｉｌｌ， ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ”と題された米国特許出願シリアル番号１６／５４２，６４５に関連し、その全体が参照により本明細書に組み込まれる。
［技術分野］
集積アセンブリ（例えば、集積ＮＡＮＤアセンブリ）、及び集積アセンブリを形成する方法。スリット（トレンチ）及び／又はその他の開口部内に凹凸のある材料充填物を有するアセンブリ。
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されたときにそれらをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れの１つがアクセスされるかを判定にするために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセル１００３から読み出され又はメモリセル１００３中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００の概略図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
ＮＡＮＤメモリデバイス２００は、代替的には、図４の概略図を参照して説明される。
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置され、一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通に結合されたそれらのトランジスタである。
図５及び５Ａは、例示的なＮＡＮＤ構成物の一部分を含む、例示的な従来技術の集積アセンブリ１０の領域を示す。アセンブリ１０は、タイル領域内に一対のサブブロックを含む。サブブロックは、ブロック領域１１と称され得る。サブブロック及びタイルは、図１～図４で上に説明されたタイプの３次元ＮＡＮＤアーキテクチャ中に組み込まれ得る。
パーティション１２は、サブブロックの周囲に拡張し、サブブロックを相互に及び他のサブブロックから分離する。パーティション１２はパーティション材料１４を含む。パーティション材料１４は、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
図５Ａの断面図は、アセンブリ１０が、交互の導電性レベル１８及び絶縁性レベル２０のスタック１６を含むことを示す。レベル１８は導電性材料１９を含み、レベル２０は絶縁性材料２１を含む。
ブロック領域１１は、階段領域（図５では“階段”とラベルが付されている）から横方向にずらされており、階段領域は、積み重ねられた導電性レベル１８の内の少なくとも幾つかに電気的接触がなされる領域である。
導電性材料１９は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属カーバイド等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な導電性組成物を含み得る。幾つかの実施形態では、導電性材料１９は、金属（例えば、タングステン）及び金属窒化物（例えば、窒化タンタル、窒化チタン等）を含み得る。
絶縁性材料２１は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
レベル１８及び２０は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル１８及び２０は、約１０ナノメートル（ｎｍ）～約４００ｎｍの範囲内の垂直方向の厚さを有し得る。
幾つかの実施形態では、最下部の導電性レベル１８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）を表し得、上部の導電性レベル１８は、ワード線レベルを表し得る。ソース選択デバイスレベルは、ワード線レベルと同じ導電性材料を含んでもよく、含まなくてもよい。
８個の導電性レベル１８が図５Ａに示されているが、実際には、スタック１６内には８個を超える導電性レベルがあり得る。実例として、ワード線レベルは、最終的に、ＮＡＮＤ構成物のメモリセルレベルに対応し得る。ＮＡＮＤ構成物は、メモリセルのストリング（すなわち、ＮＡＮＤストリング）を含むであろうし、ストリング内のメモリセルの数は、垂直方向に積み重ねられたワード線レベルの数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８個のメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。また、ソース選択デバイスは複数の導電性レベルを含み得る。
スタック１６及びパーティション１２は、導電性構造体２２の上方に支持されている。そうした導電性構造体は、金属含有材料（図面に具体的に描写されていない）の上方に半導体材料（図面に具体的に描写されていない）を含み得る。半導体材料は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、本質的にそれからなり得、又はそれらからなり得、用語ＩＩＩ／Ｖ半導体材料は、周期表のＩＩＩ族及びＶ族から選択された元素を含む半導体材料を指す（ＩＩＩ族及びＶ族は古い命名法であり、現在は１３族及び１５族と称される）。幾つかの実施形態では、半導体材料は、例えば、ｎ型ドープポリシリコン等の導電的にドープされたシリコンを含み得る。金属含有材料は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）及び／又は金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）の内の１つ以上等の任意の適切な組成物を含み得る。
幾つかの実施形態では、導電性構造体２２は、ソース構造体（例えば、図４の所謂、共通のソース線２１６を含む構造体）に対応し得る。図１～図４のソース構造体は、従来の命名法に従って“線”と称されるが、こうした線は、単純なワイヤの線ではなく、広がりを持って含まれ得る。
チャネル材料ピラー２４は、スタック１６を通って拡張する。ピラー２４はチャネル材料２６を含む。チャネル材料２６は、適切にドープされた半導体材料であり得、幾つかの実施形態では、シリコンを含み得る。チャネル材料２６は、領域２８によってスタック１６の材料１９及び２１から離隔されている。こうした領域は、誘電体バリア材料、電荷遮断材料、電荷蓄積材料、及びゲート誘電体材料（すなわち、トンネル材料）の内の１つ以上を含み得る。
説明されるチャネル材料構造体２４は中空チャネル構成物であり、チャネル材料２６は、絶縁性材料２９を横方向に取り囲む。絶縁性材料２９は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得る。他の実施形態（図示せず）では、チャネル材料構造体２４は中実ピラーであり得る。
メモリセル３０（その内の幾つかのみにラベルが付されている）は、導電性レベル１８に沿っており、チャネル材料２６及び領域２８内の材料（すなわち、誘電体バリア材料、電荷遮断材料、電荷蓄積材料、及びゲート誘電体材料）の領域を含む。メモリセル３０は、図１～図４で説明されたタイプの垂直ＮＡＮＤストリング内に配列され得る。メモリセル３０は、ＮＡＮＤメモリセルと称され得、導電性レベル１８は、ＮＡＮＤワード線レベルと称され得る。
導電性構造体２２は、半導体基板３２によって支持され得る。用語“半導体基板”は、半導体ウエハ等のバルク半導体材料（単独又は他の材料を含むアセンブリ内の何れか）、及び半導体材料層（単独又は他の材料を含むアセンブリ内の何れか）を含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれらに限定されない任意の支持構造体を指す。基板３２と構造体２２との間に提供された他の材料及びコンポーネントがあり得ることを指し示すために、基板３２と構造体２２との間に間隙が提供されている。
導電性構造体２２は、ＣＭＯＳ（相補型金属酸化膜半導体）と電気的に結合されることが示されている。ＣＭＯＳは、導電性構造体２２に対して任意の適切な位置にあり得、幾つかの実施形態では、そうした導電性構造体の下にあり得、基板３２によって支持され得る。ＣＭＯＳは、スタック１６と関連付けられたメモリの動作中にソース構造体２２を駆動するためのロジック又は他の適切な回路を含み得る。図５Ａの実施形態では、回路は、ＣＭＯＳであると具体的に識別されているが、他の実施形態では、そうした回路は、任意の他の適切な回路と置き換えられ得ることは理解されるべきである。
図５及び５Ａは、ブロック領域１１が構造体２２の上方に適切に配向された所望の配列を示している。しかしながら、実際には、図６～図８に関連して説明される理由のために、実際の配列はブロック領域（図８に示される）を傾けていることが散見される。
図６は、図５Ａのアセンブリを形成するために利用され得る従来技術のプロセス段階におけるアセンブリ１０を示す。スリット（トレンチ）３４は、図５Ａのパネル１２が最終的に形成されるであろう位置にスタック１６を通って形成されている。幾つかの用途では、導電性レベル１８は、犠牲材料（例えば、窒化ケイ素）を導電性材料１９と置き換えること（所謂、ゲート置換方法）によって形成され、スリット３４は、そうした置換を可能にするアクセスを提供する。
図７を参照すると、材料１４がスリット３４内に形成される。材料１４は、誘電体、半導体、金属等の内の１つ以上であり得、幾つかの用途では、アモルファスシリコンを含み得る。図７は、材料１４がスリットを部分的にのみ充填したプロセス段階を示している。生じ得る問題は、スリット３４が材料１４で充填されるときに、様々な力（応力、凝集力等）がブロック領域１１を屈曲させ得、図８の望ましくない構成物を引き起こすことである。具体的には、スリット３４の内の１つが崩壊し（図８に示す中央のスリット）、他のスリット３４が広がっている。崩壊したスリット内の材料１４は、スリットを締め付けるようにスリットに渡って合体している。図８の構成物は、転倒及び／又はその他の問題のある構造上の問題につながり得、最終的にはデバイスの故障につながり得る。図８の中間のスリットの底部にある大きなボイドは、幾つかの用途では、殆ど充填され得る。材料１４の滑らかな表面に沿った合体は、問題のあるブロックの屈曲の駆動に少なくとも部分的に関与しているかもしれない。
図８に示される問題のあるスリットの崩壊（及び関連するブロックの屈曲）を軽減又は防止することが望ましいであろう。
メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式で図１の従来技術のメモリアレイの概略図を示す。 Ｘ－Ｘ´の方向の図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なアーキテクチャを説明する従来技術の集積アセンブリの領域の概略上面図である。 図５の線Ａ－Ａに沿った図５の従来技術の集積アセンブリの概略断面側面図である。 図５Ａのアセンブリを形成するために利用され得る従来技術のプロセス段階における従来技術の集積アセンブリの概略断面側面図である。 図６のプロセス段階に続く従来技術のプロセス段階における図６の従来技術の集積アセンブリの概略断面側面図である。 図６のプロセス段階に続く従来技術のプロセス段階における図６の従来技術の集積アセンブリの概略断面側面図である。 図６のプロセス段階に続き得る例示的なプロセス段階におけるアセンブリの概略断面側面図である。 図９のプロセス段階に続き得る例示的なプロセス段階における図９のアセンブリの概略断面側面図である。 図９のプロセス段階に続き得る例示的なプロセス段階における図９のアセンブリの概略断面側面図である。 図１０のものと同様の実施形態の粗さを説明する、深さに対する水平方向の寸法のグラフ図である。 図１１のものと同様の実施形態の粗さを説明する、深さに対する水平方向の寸法のグラフ図である。 図１０のプロセス段階に続き得る例示的なプロセス段階における図９のアセンブリの概略断面側面図である。 別の例示的な集積アセンブリの概略断面側面図である。 別の例示的な集積アセンブリの概略断面側面図である。 図１５のプロセス段階に続き得る例示的なプロセス段階における図１５のアセンブリの概略断面側面図である。 別の例示的な集積アセンブリの概略断面側面図である。 別の例示的な集積アセンブリの概略断面上面図である。図１８Ａの断面は、図１８Ｂの線Ａ－Ａに沿っている。 別の例示的な集積アセンブリの概略断面側面図である。図１８Ｂの断面は、図１８Ａの線Ｂ－Ｂに沿っている。
幾つかの実施形態は、３次元ＮＡＮＤにおいて隣接するブロック領域を相互に分離するスリット等のスリット（トレンチ）内に凹凸のある材料が提供される集積アセンブリを形成する方法を含む。凹凸のある材料は、図６～図８を参照して上で説明した問題等、ブロックの屈曲の問題を軽減又は排除し得る。凹凸のある材料はスリットを部分的にのみ充填し得、凹凸のある材料の周囲を充填するために、追加の材料がスリット内に堆積され得る。幾つかの実施形態は、トレンチ及び／又は他の開口部内に凹凸のある充填材料を有する集積アセンブリを含む。凹凸のある充填材料は、平均粗さ（Ｒｍｅａｎ）及び／又は最大粗さ（Ｒｍａｘ）によって特徴付けられる凹凸のあるトポグラフィを提供し得、粗さはトポグラフィに沿った山から谷までの寸法として測定される。凹凸のある充填材料は、少なくとも約４ナノメートル（ｎｍ）の平均粒径を有し得る。例示的な実施形態は、図９～図１８を参照して説明される。
図９を参照すると、集積アセンブリ（構成物、構築物、構造体、アーキテクチャ、メモリデバイス等）１０は、図６の上で論じた従来技術の処理段階に続き得るプロセス段階において示される。交互の絶縁性レベル２０及び導電性レベル１８のスタック１６が形成され、チャネル材料ピラー２４は、スタック１６を通って拡張するように形成されている。スリット（開口部、凹部、トレンチ等）３４もまたスタック１６を通って拡張するように、及びスタックをブロック領域１１に細分するように形成されている。
スリット３４は、側壁３５及び底部３７を含み、底部３７は導電性構造体２２に隣接し、側壁３５はレベル１８及び２０の導電性材料１９及び絶縁性材料２１に隣接する。スリットの側壁及び底部をライニングするために、随意の絶縁性材料３８がスリット３４内に形成される。絶縁性材料３８は、スリット３４内に提供された絶縁ライナー４０として構成されるとみなされ得る。
絶縁性材料３８は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素、窒化ケイ素、高ｋ誘電体材料（例えば、酸化アルミニウム）、及び低ｋ誘電体材料（例えば、多孔質二酸化ケイ素）の内の１つ以上を含み得る。用語“高ｋ誘電体材料”は、二酸化ケイ素の誘電率よりも高い誘電率を有する誘電体材料を意味し、用語“低ｋ誘電体材料”は、二酸化ケイ素の誘電率よりも低い誘電率を有する誘電体材料を意味する。
絶縁性材料３８は厚さ“Ｔ”を有する。そうした厚さは、約１０ｎｍ～約１００ｎｍの範囲内にあり得、幾つかの実施形態では、約４０ｎｍ以下であり得る。
図１０を参照すると、ライニングされたスリット（ライニングされた開口部）３４内に第１の材料４２が形成される。第１の材料４２は、ライニングされたスリット３４を部分的に充填し、スリット３４内に未充填領域５０を残す。説明する実施形態では、第１の材料４２は、大きな顆粒４４（その内の幾つかのみにラベル付されている）として構成される。幾つかの実施形態では、顆粒４４は、個々の（別々の）結晶性粒子に対応し得る。他の実施形態では、顆粒４４は、多結晶、アモルファス等であり得る。
第１の材料４２は、粒状の第１の材料と称され得る。そうした粒状の第１の材料は、図１０の断面に沿った平均顆粒最大（Ｍａｘｉｍｕｍ）（最大（Ｍａｘｉｍａｌ））寸法（Ｄｍａｘｍｅａｎ）を有する。平均顆粒最大寸法は、顆粒を通る断面に沿った個々の顆粒の最大断面寸法の平均に対応する。平均顆粒最大寸法は、任意の適切な方法で確認し得る。例示的な最大（最大）断面寸法４６が、中央のスリット３４内の顆粒４４の内の１つに対して説明されている。最大断面寸法４６は、偶然、図１０の断面に対して垂直方向に沿っている。他の顆粒は、他の方向に拡張する最大断面寸法を有し得る。顆粒が個々の粒子である場合、平均顆粒最大寸法（Ｄｍａｘｍｅａｎ）は、平均粒子サイズ（Ｇｒｍｅａｎ）に対応し得る。
幾つかの実施形態では、顆粒の最大水平方向寸法は、スリット３４の側壁３５に対する顆粒の粗さ特性を定量化するのに有用であり得る。例示的な最大水平方向顆粒寸法４８は、中央のスリット３４内の顆粒４４の内の１つに対して説明されている。
幾つかの実施形態では、図１０の断面に沿った顆粒４４の平均顆粒最大寸法（Ｄｍａｘｍｅａｎ）は少なくとも約４ｎｍであろう。幾つかの実施形態では、そうした平均顆粒最大寸法は、少なくとも約１０ｎｍ、少なくとも約２０ｎｍ、少なくとも約５０ｎｍ、少なくとも約１００ｎｍ等であり得る。
幾つかの実施形態では、図１０の断面に沿った顆粒４４の水平方向顆粒寸法４８の平均は、少なくとも約４ｎｍ、少なくとも約１０ｎｍ、少なくとも約２０ｎｍ、少なくとも約５０ｎｍ、少なくとも約１００ｎｍ等であり得る。
幾つかの実施形態では、顆粒４４の平均顆粒最大寸法は、スリット３４の幅Ｗに関連し得る。そうした幅は、例えば、約１００ｎｍ～約５００ｎｍの範囲内にあり得る。図１０の断面に沿った顆粒４４の平均顆粒最大寸法は、幅Ｗの少なくとも約１％、そうした幅の少なくとも約２％、そうした幅の少なくとも約５％、そうした幅の少なくとも約１０％、そうした幅の少なくとも約２５％、そうした幅の少なくとも約４０％等であり得る。
図１０の説明される実施形態では、未充填領域５０は、粒状の第１の材料４２の顆粒４４の間にある。
粒状の第１の材料４２は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、スパッタリング、物理気相成長（ＰＶＤ）等の内の１つを含む、任意の適切な方法によって形成され得る。
第１の材料４２は、任意の適切な組成物を含み得、幾つかの実施形態では、絶縁性材料、導電性材料、及び／又は半導体材料を含み得る。
第１の材料４２が導電性材料を含む場合、そうした導電性材料は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等の任意の適切な導電性組成物を含み得る。幾つかの実施形態では、導電性材料は１つ以上の金属を含み得る。そうした金属は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、及び鉄（Ｆｅ）の内の１つ以上を含み得、顆粒４４は、そうした金属のスパッタ堆積によって形成され得る。幾つかの実施形態では、導電性材料は、タングステン（Ｗ）及びチタン（Ｔｉ）の内の一方又は両方を含み得、シリコン（Ｓｉ）及び窒素（Ｎ）の内の一方又は両方を更に含み得る。したがって、導電性材料は、Ｗ、Ｔｉ、ＷＮ、ＴｉＮ、ＷＳｉ、ＴｉＳｉ、ＷＳｉＮ、及びＴｉＳｉＮの内の１つ以上を含み得、化学式は特定の化学量論ではなく主成分を指し示す。
幾つかの実施形態では、第１の材料は、ホウ素（Ｂ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、及び酸素（Ｏ）の内の１つ以上と組み合わせた１つ以上の金属を含み得る。
幾つかの実施形態では、第１の材料は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の内の一方又は両方を含み得る。第１の材料がシリコン及びゲルマニウムの両方を含む場合、ゲルマニウムに対するシリコンの相対的な比率は、約１原子パーセント（ａｔ％）～約９９ａｔ％の範囲内にあり得る。第１の材料は、Ｓｉ及びＧｅの内の一方又は両方からなる、又は本質的にそれからなる半導体材料であり得る。或いは、第１の材料は、ホウ素（Ｂ）、リン（Ｐ）、及びヒ素（Ａｓ）の内の１つ以上をシリコン及び／又はゲルマニウム中に組み込んだ導電性材料であり得る。幾つかの例示的な実施形態では、第１の材料は、シリコン及び／又はゲルマニウムを含み得、ホウ素、リン、及びヒ素からなるグループから選択された１つ以上の追加の成分を更に含み得る。第１の材料内の追加の成分の総濃度は、約０．５ａｔ％～約５ａｔ％の範囲内にあり得る。そうした実施形態では、第１の材料は、説明される顆粒４４を創出するために、ＣＶＤによって形成され得る。
粒状の第１の材料が絶縁性材料である実施形態では、第１の材料は、例えば、二酸化ケイ素、窒化ケイ素、酸化アルミニウム等を含み得る。
第１の材料４２の大きな顆粒は、従来技術の図８を参照して上で説明した問題を軽減し得る。実例として、大きな顆粒は、スリットの崩壊を回避するためにスリット３４の内側側壁に沿って力を再分散し得、及び／又はスリット３４の一方の側からの材料とスリットの他方の側に沿った材料との問題のある合体を排除し得る。
図１０の構成物は、顆粒４４をスリット３４内の別々の顆粒として示している。他の実施形態では、顆粒の少なくとも幾つかは、凝集及び／又は他の方法で融合し得る。実例として、図１１は、顆粒４４（その内の幾つかのみにラベルが付されている）が、ライニングされたスリット３４の内面に沿って融合した構成物を示している。
幾つかの実施形態では、図１０及び図１１の顆粒４４は、スリット３４の側壁３５に対して起伏のあるトポグラフィを創出するとみなされ得る。スリット３４が随意のライナー材料３８でライニングされた説明される実施形態では、ライニングされたスリットは側壁５１を有するとみなされ得る。起伏のあるトポグラフィは、側壁５１に対して説明され得る。
図１２Ａは、図１０を参照して上で説明したものと同様の実施形態内の粒状材料４２に対する水平方向の寸法と深さとの間の関係をグラフで説明する。説明される粒状材料は、スリット３４の内の１つ内にあるであろう。例示的な水平方向の寸法（Ｈ）及び深さ（Ｄ）は、図１０の右端のスリット３４に対して示されている。図１２Ａは、顆粒４４（その内の幾つかのみに図１２Ａではラベルが付されている）が、顆粒４４の表面に沿って、及び側壁表面５１に沿って拡張する起伏のあるトポグラフィ５２を形成するように水平方向の寸法に沿って突出することを示している。起伏のあるトポグラフィ５２は、山（Ｐ）と谷（Ｖ）とを有し、山から谷までの距離５４の観点で定量化され得る表面粗さを有する。数個の例示的な山から谷までの距離５４が図１２Ａに対して示されている。起伏のあるトポグラフィは、起伏のあるトポグラフィ５２の全体に沿った平均の山から谷までの距離である平均粗さパラメータ（Ｒｍｅａｎ）によって特徴付けられる表面粗さを有し得る。幾つかの実施形態では、Ｒｍｅａｎは、少なくとも約４ｎｍ、少なくとも約１０ｎｍ、少なくとも約２０ｎｍ、少なくとも約５０ｎｍ、少なくとも約１００ｎｍ等であり得る。
幾つかの実施形態では、表面粗さは、起伏のあるトポグラフィ５２に沿った最大の山から谷までの距離である最大粗さパラメータ（Ｒｍａｘ）によっても特徴付けられ得る。説明される実施形態では、そうした最大の山から谷までの距離は、図１２Ａでは４４ａとラベルが付された顆粒と関連付けられる。幾つかの実施形態では、Ｒｍａｘは、少なくとも約１０ｎｍ、少なくとも約２０ｎｍ、少なくとも約５０ｎｍ、少なくとも約１００ｎｍ、少なくとも約１５０ｎｍ、少なくとも約２００ｎｍ等であり得る。
図１２Ｂは、図１１を参照して上で説明したものと同様の実施形態内の粒状材料４２に対する水平方向の寸法と深さとの間の関係をグラフで説明する。例示的な水平方向の寸法（Ｈ）及び深さ（Ｄ）は、図１１の右端のスリット３４に対して示されている。図１２Ｂは、顆粒４４（その内の幾つかのみに図１２Ｂではラベルが付されている）が、起伏のあるトポグラフィ５２を形成するように水平方向の寸法に沿って突出することを示す。そうした起伏のあるトポグラフィは、山（Ｐ）と谷（Ｖ）とを有し、山から谷までの距離５４の観点で定量化され得る表面粗さを有する。数個の例示的な山から谷までの距離５４が、図１２Ｂに対して示されている。図１２Ｂの実施形態の平均粗さパラメータ（Ｒｍｅａｎ）は、少なくとも約４ｎｍ、少なくとも約１０ｎｍ、少なくとも約２０ｎｍ、少なくとも約５０ｎｍ、少なくとも約１００ｎｍ等であり得る。
図１２Ｂの起伏のあるトポグラフィ５２は、最大粗さパラメータ（Ｒｍａｘ）によっても特徴付けられ得、説明される実施形態では、そうしたものは、図１２Ｂでは４４ａとラベルが付された顆粒と関連付けられる山から谷までの距離に対応する。図１２Ｂの実施形態のＲｍａｘは、少なくとも約１０ｎｍ、少なくとも約２０ｎｍ、少なくとも約５０ｎｍ、少なくとも約１００ｎｍ、少なくとも約１５０ｎｍ、少なくとも約２００ｎｍ等であり得る。
図１２Ａ及び図１２Ｂの起伏のあるトポグラフィ５２は、ライニングされたスリット３４内のライナー４０の表面５１に対して説明されている。起伏のあるトポグラフィはまた、スリット３４の側壁３５に対して説明され得、図１２Ａ及び図１２Ｂに対して説明されるものと少なくとも同じ大きさの平均粗さパラメータ（Ｒｍｅａｎ）及び最大粗さパラメータ（Ｒｍａｘ）によって特徴付けられ得ることは理解されるべきである。
図１３を参照すると、集積アセンブリ（メモリデバイス）１０は、図１０のプロセス段階に後続し得るプロセス段階において示されている。顆粒４４間のスリット３４の部分を充填する（又は少なくとも部分的に充填する）ために、顆粒４４間の空間５０（図１０）内に第２の材料５６が形成される。第２の材料は、第１の材料４２とは異なる組成物を有し得る。幾つかの実施形態では、第２の材料５６は、起伏のあるトポグラフィ５２の少なくとも一部に沿って形成されるとみなされ得る（例示的な起伏のあるトポグラフィ５２の領域は、図１３の左端のスリット３４に対して示されている）。起伏のあるトポグラフィ５２は、凹凸のある粒状材料４２の表面を渡って拡張する凹凸のあるトポグラフィであるとみなされ得る。幾つかの実施形態では、第２の材料５６は、顆粒４４間の空間内にボイドが残るように省かれ得る。幾つかの実施形態では、第２の材料５６は、スリット内及び顆粒４４間のボイドを密封するようにスリット３４の上部領域にのみ沿っていてもよい。
幾つかの実施形態では、図１３の個々の顆粒４４は、第２の材料５６によって少なくとも部分的に取り囲まれるとみなされ得る。顆粒４４が別々の粒子に対応する実施形態では、そうした別々の粒子は、第２の材料５６によって少なくとも部分的に取り囲まれるとみなされ得る。
第２の材料５６は、任意の適切な組成物を含み得、幾つかの実施形態では、絶縁性材料、導電性材料、及び／又は半導電性材料を含み得る。実例として、幾つかの実施形態では、第２の材料５６は、スピンオン誘電体（ＳＯＤ）プロセスによって形成された二酸化ケイ素を含み得る。幾つかの実施形態では、第２の材料は、窒化チタン、窒化ケイ素、酸化アルミニウム、タングステン、二酸化ケイ素、半導体材料（例えば、シリコン、ゲルマニウム等）等の内の１つ以上を含み得る。第２の材料５６は、ＡＬＤ、ＣＶＤ、ＰＶＤ等の内の１つ以上によって形成され得る。
第２の材料５６が半導体材料（例えば、シリコン）を含む場合、半導体材料は、任意の適切な物理的形態（例えば、多結晶、アモルファス等の内の１つ以上）にあり得る。
幾つかの実施形態では、第２の材料は、チタン、タングステン、及びシリコンの内の１つ以上を含み得る。幾つかの実施形態では、第２の材料は、チタン、タングステン、及びシリコンの内の１つ以上と組み合わせて、酸素及び窒素の内の一方又は両方を含み得る（例えば、ＴｉＯ、ＳｉＯ、ＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、ＷＮ等を含み得、化学式は、特定の化学量論ではなく、主成分を指し示す）。
幾つかの実施形態では、大きな顆粒４４は、充填材料５６の形成中にブロック領域１１が屈曲するのを防止するために、ブロック領域１１に支持を提供するとみなされ得る。
第１及び第２の材料４２及び５６は共に、スリット３４内に形成された複合充填物であるとみなされ得る。
ライナー４０は、第１及び第２の材料４２及び５６の内の一方又は両方が導電性である用途において、絶縁性バリアとして提供され得る。材料４２及び５６が絶縁性である場合、ライナー４０は省かれ得る。図１４は、第１及び第２の材料４２及び５６が絶縁性であり、ライナー４０（図１３）が省かれる用途における集積アセンブリ（メモリデバイス）１０を示す。したがって、第１及び第２の材料４２及び５６は、スタック１６の材料１９及び２１に直接接触する。
幾つかの実施形態では、スリット３４は、第１の材料４２の顆粒４４を形成する前に部分的に充填され得る。実例として、図１５は、スリット３４が材料５８で部分的に充填される実施形態を示す。材料５８は、以前に説明した第１の材料４２及び第２の材料５６と区別するために、第３の材料と称され得る。
材料５８は、任意の適切な組成物を含み得る。幾つかの実施形態では、材料５８は、第２の材料５６に適しているとして上で説明した材料の内の１つ以上を含み得る（例えば、二酸化ケイ素、窒化ケイ素、半導体材料等を含み得る）。
説明される実施形態では、随意のバリア材料（ライナー材料）３８がスリット３４内に提供される。他の実施形態では、そうしたバリア材料は省かれ得る。
スリット３４は、第１及び第２の材料４２及び５６でその後充填されるであろうスリットの全体量（体積）を減少させるレベルであって、図８を参照して上で説明した問題のあるブロックの屈曲を依然として引き起こさない該レベルまで材料５８で充填され得る。幾つかの実施形態では、材料５８は、ライニングされたスリット３４の体積の約１％から約９９％まで充填し得る。
図１６を参照すると、第１及び第２の材料４２及び５６は、材料５８の上方のスリットの領域を充填するためにスリット３４内に形成される。幾つかの実施形態では、第２及び第３の材料５６及び５８は、相互に同じ組成物を含み得る。他の実施形態では、第２及び第３の材料５６及び５８は、相互に異なる組成物を含み得る。第１、第２、及び第３の材料４２、５６、及び５８は共に、スリット３４内に形成された複合充填物であるとみなされ得る。
幾つかの実施形態では、顆粒４４は、第２の材料５６が形成された後にボイドがスリットの領域内に残るように、スリット３４の領域を締め付け得る。実例として、図１７は、第２の材料５６を形成する前に顆粒４４がスリット３４の領域を締め付けている用途での、図１３のものと同様のプロセス段階における例示的な集積アセンブリ（メモリデバイス）１０を示している。したがって、ボイド６０は、スリット３４の幾つかの領域内に残る。ボイド６０は、顆粒４４の第１の材料４２で少なくとも部分的に取り囲まれる。スリット３４の対向する壁に接触する顆粒４４を有することは、図１７の中央のスリット３４に対して示されるように、ブロックの屈曲を軽減又は防止するための所望の構造的支持を提供し得ることに留意されたい。顆粒４４が図１７の断面に沿ってボイドを締め付けているように見えても、ボイドは、図１７の断面に対してページの内外に拡張し得、露出した図１７の平面の外の（顆粒４４によって締め付けられていない）領域を有し得ることにも留意されたい。
スリット３４は、上で説明した複合充填構成物で充填され得る開口部の例である。他の用途では、他のタイプの開口部がそうした複合充填構成物で充填され得る。図１８Ａ及び１８Ｂは、集積構造体６６の材料６４を通って拡張するように形成された例示的な開口部６２を概略的に説明する。複合充填物６８は開口部内にある。複合充填物は、上で説明した第１及び第２の材料４２及び５６を含み、第１の材料４２は顆粒４４として構成される。
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板によって支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
用語“電気的に接続された”及び“電気的に結合された”は、この開示において両方とも利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、及び他の実例での他方の用語の利用は、以下の特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
構造体が別の構造体に対して“上”、“隣接”、又は“接触（ａｇａｉｎｓｔ）”であると上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造体も存在し得る。対照的に、構造体が別の構造体に対して“直接上”、“直接隣接”、又は“直接接触（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”であると言及される場合、介在する構造体は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに拡張することを指し示すために“垂直方向に拡張する”と称され得る。垂直方向に拡張する構造体は、ベースの上面に対して実質的に直交して拡張してもよく、しなくてもよい。
幾つかの実施形態は、集積構成物中に拡張する開口部を有する構造体を含む。材料は開口部内にあり、開口部の側壁に対して起伏のあるトポグラフィを創出するように構成される。起伏のあるトポグラフィは、起伏のあるトポグラフィに沿った平均の山から谷までの距離である平均粗さパラメータＲｍｅａｎによって特徴付けられる表面粗さを有する。Ｒｍｅａｎは少なくとも約４ｎｍである。
幾つかの実施形態は、集積構成物中に拡張する開口部を有する構造体を含む。第１の材料は開口部内にあり、開口部の側壁に対して起伏のあるトポグラフィを創出するように構成される。起伏のあるトポグラフィは、起伏のあるトポグラフィに沿った平均の山から谷までの距離である平均粗さパラメータＲｍｅａｎによって特徴付けられる表面粗さを有する。Ｒｍｅａｎは少なくとも約４ｎｍである。第２の材料は、開口部内にあり、起伏のあるトポグラフィの少なくとも一部分に沿っている。第１及び第２の材料は、相互に組成的に異なる。
幾つかの実施形態は、交互の絶縁性レベル及び導電性レベルの垂直方向のスタックを有する集積アセンブリを含む。スリットがスタックを通って拡張する。粒状の第１の材料は、スリット内にあり、少なくとも約４ｎｍの、断面に沿った平均顆粒最大寸法（Ｄｍａｘｍｅａｎ）を有する。粒状の第１の材料は、粒状の第１の材料の粒子間に未充填領域を残すように、開口部を部分的に充填する。第２の材料は、未充填領域の内の少なくとも幾つか内にある。第１及び第２材料は、相互に組成的に異なる。
幾つかの実施形態は、集積アセンブリを形成する方法を含む。交互の絶縁性レベル及び導電性レベルの垂直方向のスタックが形成される。チャネル材料ピラーは、スタックを通って拡張するように形成される。スタックを通って拡張するようにスリットが形成される。スリット内にパネルが形成される。パネルの形成は、スリットを部分的に充填するようにスリット内に第１の材料を形成することと、部分的に充填されたスリット内に第２の材料を形成することを含む。第１の材料の表面は、起伏のある外側のトポグラフィに沿った平均の山から谷までの距離である平均粗さパラメータＲｍｅａｎによって特徴付けられる起伏のある外側のトポグラフィによって構成される。Ｒｍｅａｎは少なくとも約４ｎｍである。
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。

Claims (43)

  1. 集積構成物中に拡張する開口部であって、側壁を有する前記開口部と、
    前記開口部内の材料であって、前記材料は、前記側壁に対して起伏のあるトポグラフィを創出するように構成され、前記起伏のあるトポグラフィは、前記起伏のあるトポグラフィに沿った平均の山から谷までの距離である平均粗さパラメータＲｍｅａｎによって特徴付けられる表面粗さを有し、前記Ｒｍｅａｎは少なくとも約４ｎｍである、前記材料と
    を含む構造体。
  2. 前記材料は第１の材料であり、
    前記開口部内にあり、前記起伏のあるトポグラフィの少なくとも一部分に沿った第２の材料であって、前記第１の材料とは組成的に異なる前記第２の材料を更に含む、請求項１に記載の構造体。
  3. 前記第１の材料は、前記第２の材料によって少なくとも部分的に取り囲まれる少なくとも１つの別々の粒子を含む、請求項２に記載の構造体。
  4. 前記第１の材料は絶縁性材料である、請求項２に記載の構造体。
  5. 前記第１の材料は導電性材料である、請求項２に記載の構造体。
  6. 前記第１の材料は半導体材料である、請求項２に記載の構造体。
  7. 前記第１の材料は１つ以上の金属を含む、請求項２に記載の構造体。
  8. 前記第１の材料は、ホウ素、炭素、シリコン、ゲルマニウム、窒素、及び酸素の内の１つ以上と組み合わせた１つ以上の金属を含む、請求項２に記載の構造体。
  9. 前記第１の材料は、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｗ、Ｔｉ、及びＦｅの内の１つ以上を含む、請求項２に記載の構造体。
  10. 前記第２の材料は、窒化チタン、窒化ケイ素、酸化アルミニウム、タングステン、二酸化ケイ素、及び半導体材料の内の１つ以上を含む、請求項９に記載の構造体。
  11. 前記第２の材料は、Ｔｉ、Ｗ、及びＳｉの内の１つ以上を含む、請求項２に記載の構造体。
  12. 前記第２の材料は、Ｏ及びＮの内の一方又は両方を更に含む、請求項１１に記載の構造体。
  13. 前記第１の材料は、Ｓｉ及びＧｅの内の一方又は両方を含む、請求項２に記載の構造体。
  14. 前記第１の材料は、Ｂ、Ｐ、及びＡｓからなるグループから選択された１つ以上の追加の成分を更に含み、前記第１の材料内の前記追加の成分の総濃度は、約０．５ａｔ％～約５ａｔ％の範囲内にある、請求項１３に記載の構造体。
  15. 前記表面粗さは、前記起伏のあるトポグラフィに沿った最大の山から谷までの距離である最大粗さパラメータＲｍａｘによっても特徴付けられ、前記Ｒｍａｘは少なくとも約１０ｎｍである、請求項２に記載の構造体。
  16. 前記Ｒｍｅａｎは少なくとも約１０ｎｍである、請求項２に記載の構造体。
  17. 前記Ｒｍｅａｎは少なくとも約２０ｎｍである、請求項２に記載の構造体。
  18. 前記Ｒｍｅａｎは少なくとも約５０ｎｍである、請求項２に記載の構造体。
  19. 前記集積構成物は、交互の絶縁性レベル及び導電性レベルの垂直方向のスタックを含み、前記開口部は前記スタックを通って拡張する、請求項２に記載の構造体。
  20. 前記開口部は絶縁性ライナーでライニングされ、前記第１及び第２の材料は、ライニングされた前記開口部内にある、請求項１９に記載の構造体。
  21. 交互の絶縁性レベル及び導電性レベルの垂直方向のスタックと、
    前記スタックを通って拡張するスリットと、
    前記スリット内にあり、少なくとも約４ｎｍの、断面に沿った平均顆粒最大寸法（Ｄｍａｘｍｅａｎ）を有する粒状の第１の材料であって、粒状の前記第１の材料の粒子間に未充填領域を残すように前記開口部を部分的に充填する、粒状の前記第１の材料と、
    前記未充填領域の内の少なくとも幾つか内にある第２の材料であって、前記第１の材料とは組成的に異なる前記第２の材料と、
    前記スタックを通って拡張するチャネル材料ピラーと、
    前記チャネル材料ピラーに沿ったメモリセルと
    を含むメモリデバイス。
  22. 前記スリットは、第１のブロック領域を第２のブロック領域から分離する、請求項２１に記載のメモリデバイス。
  23. 粒状の前記第１の材料は、前記導電性レベルの内の１つ以上に直接接触する、請求項２１に記載のメモリデバイス。
  24. 前記第１の材料によって少なくとも部分的に取り囲まれた１つ以上のボイドを含む、請求項２１に記載のメモリデバイス。
  25. 前記スリットは絶縁性ライナーでライニングされ、前記第１及び第２の材料は、ライニングされた前記スリット内にある、請求項２１に記載のメモリデバイス。
  26. 前記Ｄｍａｘｍｅａｎは少なくとも約１０ｎｍである、請求項２１に記載のメモリデバイス。
  27. 前記スリットは前記断面に沿った幅を有し、前記Ｄｍａｘｍｅａｎは前記幅の少なくとも約２％である、請求項２１に記載のメモリデバイス。
  28. 前記スリットは前記断面に沿った幅を有し、前記Ｄｍａｘｍｅａｎは前記幅の少なくとも約５％である、請求項２１に記載のメモリデバイス。
  29. 前記スリットは前記断面に沿った幅を有し、前記Ｄｍａｘｍｅａｎは前記幅の少なくとも約１０％である、請求項２１に記載のメモリデバイス。
  30. 前記第１の材料は、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｗ、Ｔｉ、及びＦｅの内の１つ以上を含む、請求項２１に記載のメモリデバイス。
  31. 前記第１の材料は、Ｓｉ及びＧｅの内の一方又は両方を含み、Ｂ、Ｐ、及びＡｓからなるグループから選択された１つ以上の追加の成分を更に含み、前記第１の材料内の前記追加の成分の総濃度は、約０．５ａｔ％～約５ａｔ％の範囲内にある、請求項２１に記載のメモリデバイス。
  32. 交互の絶縁性レベル及び導電性レベルの垂直方向のスタックを形成することと、
    前記スタックを通って拡張するようにチャネル材料ピラーを形成することと、
    前記スタックを通って拡張するようにスリットを形成することと、
    前記スリット内にパネルを形成することであって、前記パネルの前記形成は、前記スリットを部分的に充填するように前記スリット内に第１の材料を形成することと、部分的に充填された前記スリット内に第２の材料を形成することを含み、前記第１の材料は、起伏のある外側のトポグラフィによって構成される表面を有し、前記起伏のある外側のトポグラフィは、前記起伏のある外側のトポグラフィに沿った平均の山から谷までの距離である平均粗さパラメータＲｍｅａｎによって特徴付けられ、前記Ｒｍｅａｎは少なくとも約４ｎｍであること
    を含む、集積アセンブリを形成する方法。
  33. 前記第１の材料は、スパッタ堆積された金属である、請求項３２に記載の方法。
  34. スパッタ堆積された前記金属は、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、及びＦｅの内の１つ以上を含む、請求項３３に記載の方法。
  35. 前記第１の材料は、前記第２の材料によって少なくとも部分的に取り囲まれる少なくとも１つの別々の粒子を含む、請求項３２に記載の方法。
  36. 前記第１の材料は、Ｓｉ及びＧｅの内の一方又は両方を含む、請求項３２に記載の方法。
  37. 前記第１の材料は、Ｂ、Ｐ、及びＡｓからなるグループから選択された１つ以上の追加の成分を更に含み、前記第１の材料内の前記追加の成分の総濃度は、約０．５ａｔ％～約５ａｔ％の範囲内にある、請求項３６に記載の方法。
  38. 部分的に充填された前記スリット内への前記第２の材料の前記形成後に、前記スリット内に１つ以上のボイドが残る、請求項３２に記載の方法。
  39. 前記スリットを絶縁性ライナーでライニングすることと、
    ライニングされた前記スリット内に前記第１及び第２の材料を形成すること
    を更に含む、請求項３２に記載の方法。
  40. 前記絶縁性ライナーは、二酸化ケイ素及び窒化ケイ素の内の一方又は両方を含む、請求項３９に記載の方法。
  41. ライニングされた前記スリット内に前記第１の材料を形成することの前に、ライニングされた前記スリットを第３の材料で部分的に充填することを更に含む、請求項３９に記載の方法。
  42. 前記第３の材料は、前記第２の材料と同じ組成物を含む、請求項４１に記載の方法。
  43. 前記第３の材料は、前記第２の材料とは異なる組成物を含む、請求項４１に記載の方法。
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