KR101105432B1 - 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 기판 상에, 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 의해 노출되는 상기 도전막을 일부 두께 식각하여 홈부를 형성하는 단계; 상기 홈부가 형성된 도전막을 포함하는 상기 트렌치의 전면을 따라 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 형성하는 단계; 및 상기 트렌치의 저면에 형성된 상기 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막을 제거하는 단계를 포함한다.
본 기술에 따르면, 터널절연막의 손상을 방지하여 데이터 보유 특성 및 싸이클링 특성을 향상시킴으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
본 기술에 따르면, 터널절연막의 손상을 방지하여 데이터 보유 특성 및 싸이클링 특성을 향상시킴으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다. 이와 같은 3차원 구조의 비휘발성 메모리 소자 제조 공정은 "2007 synposium on VLSI Technology Digest of Technical Papers"에서 발표된 논문인 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"에 상세히 설명되어 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 상세히 살펴보도록 한다.
도 1a 내지 도 1c는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정단면도로서, 특히, 기판으로부터 수직으로 스트링이 배열되는 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 나타낸다. 단, 설명의 편의를 위하여 하부 선택 트랜지스터와 상부 선택 트랜지스터는 생략하고, 복수의 메모리 셀을 형성하는 단계를 중심으로 도시하였다.
도 1a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(10) 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 형성한다. 이어서, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여, 기판(10)의 표면을 노출시키는 채널용 트렌치를 형성한다.
이어서, 채널용 트렌치가 형성된 결과물의 전면에, 전하차단막, 전하트랩막 및 터널절연막을 차례로 형성한다. 설명의 편의를 위하여, 전하차단막, 전하트랩막 및 터널절연막은 도면 부호 "13"으로 도시하였다.
여기서, 전하차단막은 전하가 전하트랩막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것이다. 전하트랩막은 실질적인 데이터 저장소로서 깊은 준위 트랩사이트에 전하를 트랩/방출하여 데이터를 저장/소거한다. 터널절연막은 전하의 터널링에 따른 에너지 장벽막으로 제공된다.
도 1b에 도시된 바와 같이, 채널용 트렌치의 저면에 형성된 전하차단막, 전하트랩막 및 터널절연막(13)을 제거하여 채널용 트렌치 저면의 기판(10) 표면을 노출시킨다. 본 도면에서는 채널용 트렌치의 내벽에 잔류하는 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 "13A"로 도시하였다.
여기서, 채널용 트렌치 저면에 형성된 전하차단막, 전하트랩막 및 터널절연막(13)의 제거 과정은 에치백 공정에 의해 수행된다. 그런데, 채널용 트렌치 내벽에 형성된 전하차단막, 전하트랩막 및 터널절연막(13A)이 노출된 상태에서 에치백 공정을 수행하기 때문에, 에치백 과정에서 트렌치 내벽에 형성된 전하차단막, 전하트랩막 및 터널절연막(13A)이 손상되는 문제점이 발생하게 된다(도면 부호 "①" 참조). 특히, 비휘발성 메모리 소자의 특성에 있어서 가장 중요한 터널절연막이 손상될 수 있으며, 그에 따라, 데이터 보유 특성 및 싸이클링 특성이 저하되어 비휘발성 메모리 소자의 신뢰성을 저하시키게 된다.
도 1c에 도시된 바와 같이, 채널용 트렌치 내에 채널용막을 매립하여 기판(10)으로부터 수직으로 돌출되는 채널(14)을 형성한다. 이로써, 기판으로부터 수직으로 돌출된 채널(14)을 따라 적층된 복수의 메모리 셀이 형성된다.
그런데, 채널용 트렌치의 내벽을 따라 전하차단막, 전하트랩막 및 터널절연막(13)이 형성된 상태에서 채널용막을 매립하게 때문에, 채널용 트렌치의 폭이 좁아져 채널용막 매립시 보이드(void)가 발생하는 문제점이 유발된다. 뿐만 아니라, 채널(24)을 따라 적층된 복수의 메모리 셀들의 전하차단막, 전하트랩막 및 터널절연막(13)이 일체로 연결되어 있기 때문에, 데이터 보유 특성 및 싸이클링 특성이 더욱 저하되는 문제점이 발생하게 된다.
이와 같은 문제점은 메모리 셀 형성 단계뿐만 아니라, 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 형성하는 과정에서도 동일하게 유발될 수 있다.
하부 선택 트랜지스터 및 상부 선택 트랜지스터는 메모리 셀과 동일한 과정에 의해 형성되는데, 전하차단막, 전하트랩막 및 터널절연막(13) 대신에 게이트 절연막을 형성하게 된다. 따라서, 트렌치 저면에 형성된 게이트 절연막을 제거하는 과정에서, 트렌치 내벽에 형성된 게이트 절연막이 손상될 수 있으며, 이로 인하여 트랜지스터의 문턱 전압이 변동되고, 오프 상태에서 누설 전류가 발생하는 문제점이 유발될 수 있다. 특히, 누설 전류가 발생하는 경우, 프로그램 방지 스트링(program inhibited string)에서의 부스팅 레벨이 저하되어, 프로그램 동작시 오류가 발생하게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 채널용 트렌치의 내벽에 의해 노출되는 게이트 전극을 일부 두께 식각한 후에 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 형성함으로써, 에치백 공정시 터널절연막의 손상을 방지할 수 있는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제1목적으로 한다.
또한, 본 발명은 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막 상에 손상 방지를 위한 보호막을 형성함으로써, 에치백 공정시 터널절연막의 손상을 방지할 수 있는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 의해 노출되는 상기 도전막을 일부 두께 식각하여 홈부를 형성하는 단계; 상기 홈부가 형성된 도전막을 포함하는 상기 트렌치의 전면을 따라 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 형성하는 단계; 및 상기 트렌치의 저면에 형성된 상기 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막을 제거하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 전면을 따라 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 형성하는 단계; 상기 트렌치의 전면을 따라 형성된 전하차단막, 전하트랩막 또는 전하저장막, 및 터널절연막 상에 보호막을 형성하는 단계; 및 상기 트렌치의 저면에 형성된 상기 보호막, 터널절연막, 전하트랩막 또는 전하저장막, 및 전하차단막을 제거하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판상에 교대로 적층된 층간절연막 및 게이트 전극; 상기 층간절연막 및 게이트전극의 일부를 식각하여 상기 기판을 노출시키는 트렌치; 상기 트렌치 내측벽에 의해 노출된 상기 게이트 전극이 일부가 제거되어 형성된 홈부; 상기 홈부를 포함하여 상기 트렌치내에 매립된 측벽에 소정 간격으로 돌출부를 갖는 기판으로부터 돌출된 채널; 및 상기 채널의 돌출부를 갖는 채널의 전면을 따라 적층된 전하차단막, 전하트랩막 또는 전하저장막, 및 터널절연막을 포함하는 것을 또 다른 특징으로 한다.
본 발명에 따르면, 채널용 트렌치의 내벽에 의해 노출되는 게이트 전극을 일부 두께 식각한 후에 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 형성함으로써, 에치백 공정시 터널절연막의 손상을 방지할 수 있다. 따라서, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막 상에 손상 방지를 위한 보호막을 형성함으로써, 에치백 공정시 터널절연막의 손상을 방지할 수 있다. 따라서, 데이터 보유 특성 및 싸이클링 특성을 향상시킴으로써, 비휘발성 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 본 실시예에서는 기판으로부터 수직으로 돌출되는 채널을 따라 적층되는 복수의 메모리 셀을 형성하는 과정을 중심으로 설명하도록 한다.
도 2a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(20) 상에 복수의 층간절연막(21) 및 도전막(22)을 교대로 적층한다.
여기서, 층간절연막(21)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막 또는 질화막을 포함하는 것이 바람직하다. 또한, 도전막(22)은 P타입의 불순물 또는 N타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
또한, 기판(20)으로부터 적층하고자 하는 메모리 셀의 갯수에 따라 층간절연막(21) 및 도전막(22)을 반복 형성하는 것이 바람직하다. 본 실시예에서는, 설명의 편의를 위하여 2개의 메모리 셀이 적층되는 경우에 대해 도시하고 있다.
이어서, 복수의 층간절연막(21) 및 도전막(22)을 식각하여, 기판(20)의 표면을 노출시키는 트렌치(T)를 형성한다. 본 도면에서는 설명의 편의상 하나의 트렌치(T)를 도시하였으나, 제1방향 및 제1방향과 교차하는 제2방향으로 배열되는 복수의 트렌치(T)를 형성하는 것이 바람직하며, 이웃한 트렌치(T)들 간의 간격은 후속 공정에 의해 형성되는 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막의 두께를 고려하여 결정되는 것이 바람직하다. 또한, 트렌치(T)는 원기둥형 또는 사각 기둥형 등 다양한 형태로 형성될 수 있다.
이어서, 트렌치(T)의 내벽에 의해 노출되는 도전막(22)을 일부 두께(D1) 식각한다. 이와 같이, 도전막(22)을 표면으로부터 일부 두께(D1) 식각함으로써, 트렌치(T)의 내벽으로부터 일부 두께(D1) 함몰된 홈부(도면 부호 "②" 참조)가 형성된다.
도 2b에 도시된 바와 같이, 도전막(22)이 일부 두께 식각된 결과물의 전면을 따라 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 차례로 형성한다. 도면상에서는 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 하나의 막으로 도시하였으며, 도면 번호 "23"으로 나타내었다.
전하차단막은 전하가 전하트랩막 또는 전하저장막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것으로서, 산화막 또는 산화막/질화막/산화막으로 이루어지거나, 유전 상수가 높은 물질막 예를 들어, Al2O3, HfOx 또는 ZrOx로 이루어지는 것이 바람직하다(여기서, x는 자연수를 나타낸다.).
전하트랩막 또는 전하저장막(전하트랩막/전하저장막)은 실질적인 데이터 저장소로서 사용되는데, 전도성 밴드 내에 전하를 저장하는 전하저장막 또는 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막을 형성할 수 있다. 즉, 전하차단막과 터널절연막 사이에 전하트랩막을 개재시키거나 전하저장막을 개재시킬 수 있다. 예를 들어, 전하저장막은 폴리실리콘막으로 이루어지는 것이 바람직하며, 전하트랩막은 질화막으로 이루어지는 것이 바람직하다.
터널절연막은 전하의 터널링에 따른 에너지 장벽막으로 제공되는데, 산화막으로 이루어지는 것이 바람직하다.
전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)은 도전막(22)이 일부 두께 식각된 결과물의 전면을 따라 형성되므로, 도전막(22)이 일부 두께 식각된 영역 즉, 홈부(도면 부호 "②" 참조) 내에 매립된다.
도 2c에 도시된 바와 같이, 트렌치 저면에 형성된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)을 제거하여 트렌치 저면의 기판(20)을 노출시킨다. 도면상에는, 식각되지 않고 잔류하는 전하차단막, 전하트랩막/전하저장막 및 터널절연막을 도면 부호 "23A"로 도시하였다.
이때, 도전막(22)의 일부 두께 식각된 영역 즉, 홈부(도면 부호 "②" 참조) 내에 매립된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)은 잔류시키면서 트렌치 저면에 형성된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)을 식각함으로써, 기판(20)의 표면을 노출시킨다. 물론, 제거 공정시 홈부(도면 부호 "②" 참조)를 제외한 트렌치의 내벽에 형성된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)이 함께 제거될 수 있으며, 이러한 경우, 홈부(도면 부호 "②" 참조)내에 매립된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)만이 잔류하게 된다. 본 도면에서는 트렌치에 저면에 형성된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)만이 제거된 경우에 대해 도시하였다.
여기서, 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)의 제거 공정은 스페이서 식각 또는 에치백 공정 등에 의해 수행되는데, 이때, 홈부(도면 부호 "②" 참조) 내에 매립된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)은 트렌치의 내벽으로부터 일부 두께 함몰된 영역에 위치하므로, 식각 공정시 손상을 최소화할 수 있다. 따라서, 표면에 노출된 터널절연막의 손상을 방지할 수 있으며, 이를 통해, 비휘발성 메모리 소자의 데이터 보유 특성 및 싸이클링 특성을 향상시킬 수 있다.
이어서, 기판(20)의 표면이 노출된 트렌치 내에 채널용막을 매립하여 기판(20)으로부터 돌출되는 채널(24)을 형성한다. 이로써, 채널(24), 터널절연막, 전하트랩막/전하저장막, 전하차단막(23A) 및 게이트 전극(22)을 포함하는 메모리 셀이 형성된다.
이때, 채널용막을 매립하는 과정에서, 홈부(도면 부호 "②" 참조) 내의 빈 공간 즉, 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23A)에 의해 매립되지 않은 홈부(도면 부호 "②" 참조) 내의 빈 공간에 채널용막이 매립되며, 그에 따라, 채널(24)의 측벽에 돌출부(도면 부호 "③" 참조)가 형성된다.
따라서, 채널(24)은 층간절연막(21) 및 도전막(22) 내에 매립되어 기판(20)으로부터 돌출되면서, 측벽에 소정 간격으로 돌출부(도면 부호 "③" 참조)를 포함하게 된다. 즉, 채널(24)은 제1폭(R1)의 지름을 갖는 필라(pillar)로서, 측벽에 제1폭(R1)보다 큰 제2폭(R2)을 갖는 돌출부(도면 부호 "③" 참조)를 포함하게 된다.
또한, 채널(24)을 따라 적층된 복수의 메모리 셀들의 전하차단막, 전하트랩막/전하저장막 및 터널절연막은 채널(24)의 돌출부(도면 부호 "③" 참조)를 둘러싸는 형태를 갖게 된다.
한편, 도 2d는 홈부(도면 부호 "②" 참조)를 제외한 트렌치의 내벽 및 저면에 형성된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)을 모두 제거한 후에, 채널용 막을 매립하여 채널(24')을 형성한 경우를 나타낸다.
즉, 홈부 내에 매립된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23A')만을 잔류시키고, 홈부를 제외한 트렌치 내벽에 형성된 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23)을 모두 제거하는 경우, 종래와 달리 전하차단막, 전하트랩막/전하저장막 및 터널절연막(23A')에 의해 트렌치의 폭이 감소하지 않는다. 따라서, 채널용막 매립시 보이드 발생을 거의 방지할 수 있다.
또한, 채널(24')을 따라 적층된 복수의 메모리 셀들의 전하차단막, 전하트랩막/전하저장막 및 터널절연막이 각각 돌출부를 둘러싸는 형태로 형성되므로, 복수의 메모리 셀들의 전하트랩막/전하저장막이 각각 분리된다. 따라서, 인접하는 게이트 간의 전하트랩막/전하저장막이 상호 분리되어 전하의 손실을 줄일 수 있어, 비휘발성 메모리 소자의 데이터 보유 특성 및 싸이클링 특성을 더욱 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 본 실시예에서는 기판으로부터 수직으로 돌출되는 채널을 따라 적층되는 복수의 메모리 셀을 형성하는 과정을 중심으로 설명하도록 한다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하도록 한다.
도 3a에 도시된 바와 같이, 소스 라인, 하부 선택 트랜지스터 등 요구되는 하부구조물이 형성된 기판(30) 상에 복수의 층간절연막(31) 및 도전막(32)을 교대로 적층한다. 여기서, 층간절연막(31)은 질화막을 포함하는 것이 바람직하다.
이어서, 복수의 층간절연막(31) 및 도전막(32)을 식각하여, 기판(30)의 표면을 노출시키는 트렌치(T)를 형성한다.
이어서, 산화 공정에 의해, 트렌치(T)의 내벽에 의해 노출되는 도전막(32)을 표면으로부터 일부 두께 산화시킨다. 이때, 산화 공정에 의해 도전막(32)의 표면이 일부 두께 산화되어 소실되면서 산화막이 형성된다.
도 3b에 도시된 바와 같이, 도전막(32)을 산화시켜 형성된 산화막(33)을 제거한다. 여기서, 산화막(33)의 제거는 층간절연막(31)과 산화막(33) 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하며, 예를 들어, 질화막과 산화막 간의 큰 식각 선택비를 이용하여 수행하는 것이 바람직하다.
또한, 산화막(33) 제거 과정은 습식 식각 공정에 의해 수행되는 것이 바람직하다. 물론, 본 실시예에서 공정 외에도 다양한 방법에 의해 도전막(32)을 일부 두께 식각할 수 있으며, 예를 들어, 등방성 식각 공정에 의해 도전막(32)을 일부 두께 식각하는 것 또한 가능하다.
도 3c에 도시된 바와 같이, 도전막(32)의 일부 두께가 식각된 결과물의 전면을 따라 제1물질막(34) 및 제1물질막(34)의 손상을 방지하기 위한 제2물질막(35)을 형성한다. 이때, 도전막(32)의 일부 두께 식각된 영역 내에 제1물질막(34) 및 제2물질막(35)이 차례로 매립된다.
여기서, 제1물질막(34)은 데이터 저장을 위한 막으로서, 예를 들어, 전하차단막, 전하트랩막/전하저장막 및 터널절연막을 포함하는 것이 바람직하다.
여기서, 제2물질막(35)은 제1물질막(34)과의 식각 선택비가 큰 물질로 이루어지는 것이 바람직하며, 특히, 제1물질막(34)이 전하차단막, 전하트랩막/전하저장막 및 터널절연막을 포함하는 경우, 제1물질막(34)의 표면에 위치하는 터널절연막과의 식각 선택비가 큰 물질로 이루어지는 것이 더욱 바람직하다. 제2물질막(35)은 예를 들어, 질화막, 카본막 또는 폴리실리콘막으로 이루어지는 것이 바람직하다.
이와 같이 제1물질막(34) 상에 제2물질막(35)을 형성함으로써, 후속 제거 공정시 제1물질막(34)이 노출되는 것을 방지할 수 있다. 즉, 제2물질막(35)은 제1물질막(34)을 보호하는 보호막의 역할을 하게 된다.
도 3d에 도시된 바와 같이, 트렌치 저면에 형성된 제2물질막(35) 및 제1물질막(34)을 제거하여 트렌치 저면에 기판(30)의 표면을 노출시킨다. 도면상에는, 식각되지 않고 잔류하는 제2물질막을 도면 부호 "34A"로 도시하였고, 식각되지 않고 잔류하는 제1물질막은 도면 부호 "33A"로 도시하였다.
이때, 도전막(32)의 일부 두께 식각된 영역 내에 매립된 제1물질막(34) 및 제2물질막(35)은 잔류시키면서 트렌치 저면에 형성된 제2물질막(35) 및 제1물질막(34)을 식각함으로써, 기판(30)의 표면을 노출시키게 된다.
이와 같은 식각 공정에서, 제1물질막(34A)은 도전막(32)의 일부 두께 식각된 영역 내에 매립되어 있을 뿐만 아니라, 제2물질막(35A)에 의해 보호된다. 즉, 식각 공정에서 제1물질막(34A)의 노출을 방지함으로써, 제1물질막(34A)의 손상을 최소화할 수 있다.
물론, 앞서 설명한 바와 같이, 홈부를 제외한 트렌치의 내벽에 형성된 제2물질막(35) 및 제1물질막(34)이 함께 제거될 수 있으며, 이러한 경우, 홈부 내에 매립된 제2물질막(35A) 및 제1물질막(34A)만이 잔류하게 된다.
이어서, 제2물질막(35A)의 물성에 따라 트렌치 내에 잔류하는 제2물질막(35A)을 제거하는 공정을 수행할 수 있다. 예를 들어, 제2물질막(35A)과 후속 공정에 의해 형성되는 채널용막이 실질적으로 동일한 물성을 갖는 물질로 이루어지는 경우에는 제2물질막(35A)을 제거하지 않아도 된다. 여기서, 실질적으로 동일한 물성이란 예를 들어, 물리적 특성이 동일한 것을 말한다. 따라서, 제2물질막(35A)이 채널용막과 마찬가지로 '채널'로서의 역할을 수행할 수 있는 물리적 특성을 갖는 물질인 경우에는 제2물질막(35A)을 제거하지 않는다. 반면에, 제2물질막(35A)과 후속 공정에 의해 형성되는 채널용막이 상이한 물성을 갖는 물질로 이루어지는 경우, 즉, 제2물질막(35A)이 '채널'로서의 역할을 수행할 수 없는 물리적 특성을 갖는 물질인 경우에는 제2물질막(35A)을 제거하는 것이 바람직하다.
앞서 설명한 바와 같이, 질화막 또는 카본막으로 이루어지는 제2물질막(35A)의 경우에는 채널용막 매립에 앞서 제2물질막(35A)을 제거하는 것이 바람직하며, 폴리실리콘막으로 이루어지는 제2물질막(35A)의 경우에는 제거하지 않아도 된다.
이어서, 기판(30)의 표면이 노출된 트렌치 내에 채널용막을 매립하여 기판(30)으로부터 돌출되는 채널(36)을 형성한다. 이로써, 채널(36), 제1물질막(34A) 및 게이트 전극(32)을 포함하는 메모리 셀이 형성된다.
이때, 앞서 설명한 바와 같이 제2물질막(35A)이 폴리실리콘막으로 이루어지는 경우, 잔류하는 제2물질막(35A)은 제거되지 않고 채널로서 역할을 하게 된다. 물론, 제2물질막(35A)이 질화막 또는 카본막으로 이루어지는 경우에는 제2물질막(35A)이 제거된 영역에 채널용막이 매립된다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정단면도이다. 본 실시예에서는 기판으로부터 돌출되는 채널을 따라 적층되는 복수의 메모리 셀을 형성하는 과정을 중심으로 설명하도록 한다. 단, 앞서 제1, 제2 실시예에서 설명한 내용과 중복되는 내용은 생략하도록 한다.
도 4a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(40) 상에 복수의 층간절연막(41) 및 도전막(42)을 교대로 적층한다.
이어서, 복수의 층간절연막(41) 및 도전막(42)을 선택적으로 식각하여, 기판(40)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치가 형성된 결과물의 전면을 따라 제1물질막(43)을 형성한다. 여기서, 제1물질막(43)은 데이터 저장을 위한 것으로서, 예를 들어, 전하차단막, 전하트랩막/전하저장막 및 터널절연막을 포함하는 것이 바람직하다.
이어서, 제1물질막(43)이 형성된 결과물의 전면에, 후속 공정에서 형성되는 채널용막과 실질적으로 동일한 물성을 갖는 제2물질막(44)을 형성한다. 예를 들어, 제2물질막(44)은 폴리실리콘막으 포함하는 것이 바람직하다.
이와 같이 제1물질막(43) 상에 제2물질막(44)을 형성함으로써, 후속 제거 공정시 제1물질막(43)이 노출되어 손상되는 것을 방지할 수 있다. 뿐만 아니라, 채널용막과 실질적으로 동일한 물성을 갖는 제2물질막(44)을 형성함으로써, 채널용막 매립에 앞서 제1물질막(43)의 보호막으로서 사용된 제2물질막(44)을 제거할 필요가 없다.
도 4b에 도시된 바와 같이, 트렌치 저면에서 형성된 제2물질막(44) 및 제1물질막(43)을 제거하여 트렌치 저면의 기판(40) 표면을 노출시킨다. 여기서, 일부 식각된 제2물질막(44)은 도면 부호 "44A"로 도시되었고, 일부 식각된 제1물질막(43)은 도면 부호 "43A"로 도시되었다.
이때, 트렌치 저면에 형성된 제2물질막(44) 및 제1물질막(43)을 제거하는 과정에서, 트렌치 내벽에 형성된 제1물질막(43)은 제2물질막(44)에 의해 보호된다. 즉, 트렌치 내벽에 형성된 제1물질막(43)은 노출되지 않으며, 이를 통해, 제1물질막(43)의 손상을 방지할 수 있다(도면 부호 "④" 참조).
도 4c에 도시된 바와 같이, 트렌치 내에 채널용막(45)을 매립하여 채널을 형성한다.
이때, 제2물질막(44A)과 채널용막(45)이 실질적으로 동일한 물성을 갖는 물질로 이루어지므로, 제2물질막(44A)을 제거할 필요없이 제2물질막(44A)이 잔류하는 상태에서 기판(40) 표면이 노출된 트렌치 내에 채널용막(45)을 바로 매립한다. 이로써, 잔류하는 제2물질막(44A)과 채널용막(45)이 함께 채널로서 역할을 하게 된다. 물론, 제2물질막(44A)을 제거한 후, 채널용막(45)을 매립하는것 또한 가능하다.
또한, 트렌치 저면의 기판(40)을 노출시키는 과정에서, 제2물질막(44A)이 일부 손상되었을 수 있으므로, 채널용막(45)을 매립한 후, 큐어링(curing) 공정을 수행하는 것이 더욱 바람직하다.
이로써, 채널, 터널절연막, 전하트랩막/전하저장막, 전하차단막 및 게이트 전극으로 이루어지면서, 기판(40)으로부터 적층된 복수의 메모리 셀이 형성된다.
본 명세서에서는 비휘발성 메모리 소자의 메모리 셀 형성 방법에 대해 설명하고 있으나, 이는 설명의 편의를 위한 것을 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 비휘발성 메모리 소자의 상부 선택 트랜지스터 또는 하부 선택 트랜지스터 형성시에도 적용될 수 있으며, 이러한 경우, 전하차단막, 전하트랩막/전하저장막 및 터널절연막 대신에 게이트 절연막이 형성된다. 즉, 제2,제3 실시예에서 설명한 제1물질막은 게이트 절연막일 수 있다. 이를 통해, 게이트 절연막의 손상을 방지할 수 있으며, 그에 따라, 트랜지스터의 문턱 전압 변동을 방지하고, 오프 상태에서 누설 전류가 발생하는 것을 방지할 수 있다. 특히, 누설 전류를 방지함으로써, 프로그램 방지 스트링(program inhibited string)에서의 부스팅 레벨을 높게 유지시켜 프로그램 동작시 오류가 발생하는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21:층간절연막
22: 도전막 23: 전하차단막, 전하트랩막/전하저장막, 터널절연막
24: 채널 30: 기판
31: 층간절연막 32: 도전막
33: 산화막 34: 제1물질막
35: 제2물질막 36: 채널
40: 기판 41: 층간절연막
42: 도전막 43: 제1물질막
44: 제2물질막
22: 도전막 23: 전하차단막, 전하트랩막/전하저장막, 터널절연막
24: 채널 30: 기판
31: 층간절연막 32: 도전막
33: 산화막 34: 제1물질막
35: 제2물질막 36: 채널
40: 기판 41: 층간절연막
42: 도전막 43: 제1물질막
44: 제2물질막
Claims (17)
- 기판 상에, 복수의 층간절연막 및 도전막을 교대로 적층하는 단계;
상기 복수의 층간절연막 및 도전막을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 내벽에 의해 노출되는 상기 도전막을 일부 두께 식각하여 홈부를 형성하는 단계;
상기 홈부가 형성된 도전막을 포함하는 상기 트렌치의 전면을 따라 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 형성하는 단계; 및
상기 트렌치의 저면에 형성된 상기 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막을 제거하는 단계
를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,
상기 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막 제거 단계 후에,
상기 트렌치 내에 채널용막을 매립하는 단계
를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,
상기 트렌치 저면에 형성된 상기 터널절연막, 전하트랩막 또는 전하저장막, 및 전하차단막을 제거하는 단계는,
상기 일부 두께 식각된 도전막의 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막은 잔류시키면서, 상기 트렌치의 저면에 형성된 상기 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 식각하여 제거하는
수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,
상기 트렌치 저면에 형성된 상기 터널절연막, 전하트랩막 또는 전하저장막, 및 전하차단막을 제거하는 단계 후에,
상기 전하트랩막 또는 전하저장막이 상기 홈부 내에만 잔류하도록 상기 층간절연막의 측벽에 형성된 상기 터널절연막, 전하트랩막 또는 전하저장막, 및 전하차단막을 제거하는 단계
를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,
상기 도전막을 일부 두께 식각하여 상기 홈부를 형성하는 단계는,
산화 공정에 의해, 상기 트렌치의 내벽에 의해 노출되는 도전막을 일부 두께 산화시켜 산화막을 형성하는 단계; 및
상기 산화막을 제거하는 단계
를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,
상기 산화막 제거 단계는,
상기 층간절연막보다 상기 산화막의 식각율이 큰 조건에서 수행되는
수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,
상기 트렌치의 내벽을 따라 형성된 상기 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막 상에 보호막을 형성하는 단계
를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 7 항에 있어서,
상기 보호막은 상기 터널절연막과 식각율이 상이한 물질로 형성하는
수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,
상기 보호막은 질화막, 카본막 또는 폴리실리콘막의 어느 하나를 포함하여 형성하는
수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,
상기 보호막이 질화막 혹은 카본막으로 형성되는 경우,
상기 보호막은 상기 트렌치 저면에 형성된 상기 보호막, 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막을 제거하는 단계 후에 제거되는
수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,
상기 보호막이 폴리실리콘막으로 형성되는 경우,
상기 트렌치 저면에 형성된 상기 보호막, 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막을 제거하는 단계 이후, 상기 보호막에 대해 큐어링 공정을 수행하는 단계
를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 7 항에 있어서,
상기 트렌치 저면의 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막을 제거하는 단계는,
상기 보호막을 함께 제거하되, 상기 도전막이 일부 두께 식각된 상기 홈부 내에 상기 보호막, 터널절연막, 전하트랩막 또는 전하저장막 및 전하차단막은 잔류시키면서, 상기 트렌치의 저면에 형성된 상기 보호막, 터널절연막, 전하트랩막 또는 전하저장막, 및 전하차단막을 식각하여 제거하는
수직채널형 비휘발성 메모리 소자 제조 방법.
- 삭제
- 삭제
- 삭제
- 기판상에 교대로 적층된 층간절연막 및 게이트 전극;
상기 층간절연막 및 게이트전극의 일부를 식각하여 상기 기판을 노출시키는 트렌치;
상기 트렌치 내측벽에 의해 노출된 상기 게이트 전극이 일부가 제거되어 형성된 홈부;
상기 홈부를 포함하여 상기 트렌치내에 매립된 측벽에 소정 간격으로 돌출부를 갖는 기판으로부터 돌출된 채널; 및
상기 채널의 돌출부를 갖는 채널의 전면을 따라 적층된 전하차단막, 전하트랩막 또는 전하저장막, 및 터널절연막
을 포함하는 수직채널형 비휘발성 메모리 소자.
- 제 16 항에 있어서,
상기 돌출부를 갖는 채널을 따라 적층된 복수의 메모리 셀들의 상기 전하트랩막 또는 전하저장막은 각각 분리된
수직채널형 비휘발성 메모리 소자.
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2010
- 2010-02-02 KR KR1020100009548A patent/KR101105432B1/ko not_active IP Right Cessation
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