KR20110093312A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조의 비휘발성 메모리 소자에 있어서, 소스 영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장되는 복수의 게이트구조물; 상기 게이트 구조물의 측벽을 따라 형성되며 상기 기판으로부터 돌출되는 복수의 제1채널막; 상기 제1채널막과 상기 게이트 구조물의 사이에 개재된 전하차단막, 전하트랩막 및 터널절연막; 및 상기 제1채널막의 측벽 및 상기 소스 영역과 접하면서 상기 기판으로부터 돌출되는 복수의 제2채널막을 포함한다.
본 기술에 따르면, 게이트 구조물의 측벽에 제1채널막 및 제1채널막과 소스영역에 접하는 제2채널막으로 이루어지는 채널을 형성함으로써, 채널 형성시 보이드 발생을 방지할 수 있다. 또한, 채널의 이온 도핑 농도 조절이 용이해지므로, 복수의 메모리 셀들이 균일한 문턱 전압을 갖게 된다.
본 기술에 따르면, 게이트 구조물의 측벽에 제1채널막 및 제1채널막과 소스영역에 접하는 제2채널막으로 이루어지는 채널을 형성함으로써, 채널 형성시 보이드 발생을 방지할 수 있다. 또한, 채널의 이온 도핑 농도 조절이 용이해지므로, 복수의 메모리 셀들이 균일한 문턱 전압을 갖게 된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 기판(10) 내에 불순물 이온을 주입하여 소스 영역(S)을 형성하는데, 일반적으로 N타입의 불순물 이온을 주입하여 소스 영역(S)을 형성한다.
이어서, 소스 영역(S)이 형성된 기판(10)상에 복수의 층간절연막(11) 및 도전막(12)을 형성한 후, 이를 식각하여 기판(10)의 표면을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 게이트 절연막(13)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 채널(CH)은 일반적으로 N타입의 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막으로 이루어진다. 이로써, 하부 선택 트랜지스터(LST)가 형성된다.
이어서, 하부 선택 트랜지스트(LST)가 형성된 결과물 상에 복수의 층간절연막(14) 및 복수의 도전막(15)을 형성한다. 여기서, 적층되는 층간절연막(14) 및 도전막(15)의 개수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.
이어서, 복수의 층간절연막(14) 및 복수의 도전막(15)을 식각하여 하부 선택 트랜지스터(LST)의 채널(CH)을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 채널(CH)은 일반적으로 N타입의 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막으로 이루어진다. 이로써, 복수의 메모리 셀(MC)들이 형성된다.
이어서, 복수의 메모리 셀(MC)들이 형성된 결과물 상에 복수의 층간절연막(17) 및 도전막(18)을 형성한 후, 이를 식각하여 메모리 셀(MC)의 채널을 노출시키는 트렌치를 형성한다.
이어서, 트렌치 내벽에 게이트 절연막(19)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 채널(CH)은 일반적으로 N타입의 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막으로 이루어진다. 이로써, 상부 선택 트랜지스터(UST)가 형성된다.
여기서, 복수의 메모리 셀(MC)들은 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(ST)을 구성한다.
그러나, 전술한 바와 같은 종래기술에 따르면, 채널용 트렌치가 개구부 폭에 비해 깊이가 깊은 종횡비가 큰 형상을 갖기 때문에, 채널용 막을 매립하는 과정에서 보이드(void)가 발생할 수 있다. 특히, 채널용 막 매립시 이온을 도핑하여 메모리 셀의 문턱 전압을 조절하는데, 채널용 트렌치의 깊이가 깊기 때문에, 채널의 이온 도핑 농도 조절이 용이하지 않다. 따라서, 복수의 메모리 셀들의 문턱 전압이 불균일하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 제1채널막 및 제1채널막과 소스영역에 접하는 제2채널막으로 이루어지는 채널을 구비하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 소스 영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장되는 복수의 게이트구조물; 상기 게이트 구조물의 측벽을 따라 형성되며 상기 기판으로부터 돌출되는 복수의 제1채널막; 상기 제1채널막과 상기 게이트 구조물의 사이에 개재된 전하차단막, 전하트랩막 및 터널절연막; 및 상기 제1채널막의 측벽 및 상기 소스 영역과 접하면서 상기 기판으로부터 돌출되는 복수의 제2채널막을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 소스 영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장되는 복수의 게이트구조물; 상기 게이트 구조물의 측벽을 따라 형성되며 상기 제1방향으로 확장되는 라인 형태의 제1채널막; 상기 제1채널막과 상기 게이트 구조물의 사이 및 상기 제1채널막과 상기 소스 영역 사이에 개재된 전하차단막, 전하트랩막 및 터널절연막; 및 상기 제1채널막의 측벽 및 상기 소스 영역과 접하면서 상기 제1방향과 교차된 제2방향으로 평행하게 확장된 라인 형태의 제2채널막을 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자의 제조 방법에 있어서, 소스영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장된 복수의 게이트 구조물을 형성하는 단계; 상기 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 상기 터널절연막 상에 제1채널용막을 형성하는 단계; 상기 소스영역의 표면이 노출될 때까지 상기 제1채널용막, 전하차단막, 전하트랩막 및 터널절연막을 식각하는 단계; 상기 제1채널용막, 전하차단막, 전하트랩막 및 터널절연막이 식각된 결과물의 전면을 따라 제2채널용막을 형성하는 단계; 상기 소스영역의 표면이 노출될 때까지 상기 제2채널용막을 식각하는 단계; 및 상기 식각된 제2채널용막 및 제1채널용막을 식각하여 상기 게이트 구조물의 측벽을 따라 배열되며 상기 기판으로부터 돌출되는 필라 형태의 복수의 채널을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 소스영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장된 복수의 게이트 구조물을 형성하는 단계; 상기 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계; 상기 터널절연막 상에 제1채널용막을 형성하는 단계; 상기 소스영역의 표면이 노출될 때까지 상기 제1채널용막, 전하차단막, 전하트랩막 및 터널절연막을 식각하여, 상기 기판으로부터 돌출되면서 상기 게이트 구조물의 측벽을 따라 제1방향으로 확장되는 라인 형태의 제1채널막을 형성하는 단계; 상기 제1채널막이 형성된 결과물의 전면을 따라 제2채널용막을 형성하는 단계; 및 상기 제2채널용막을 식각하여 상기 기판으로부터 돌출되면서 상기 제1채널막의 측벽 및 상기 소스영역과 접하고, 상기 제1방향과 교차되는 제2방향으로 평행하게 확장되는 복수의 제2채널막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 게이트 구조물의 측벽에 제1채널막 및 제1채널막의 측벽과 소스영역에 접하는 제2채널막으로 이루어지는 채널을 형성함으로써, 채널 형성시 보이드 발생을 방지할 수 있다. 또한, 채널의 이온 도핑 농도 조절이 용이해지므로, 복수의 메모리 셀들이 균일한 문턱 전압을 갖게 된다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 5a 내지 도 5e는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 3a 내지 도 3g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
도 5a 내지 도 5e는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도이다.
도 2a에 도시된 바와 같이, 소스 영역(21)이 구비된 기판(20)을 제공한다. 여기서, 소스영역(21)은 기판(20) 내에 불순물을 이온 주입하여 형성될 수 있다.
이어서, 소스영역(21)이 구비된 기판(20)상에 복수의 층간절연막(22) 및 복수의 도전막(23)을 교대로 형성한 후, 복수의 층간절연막(22) 및 복수의 도전막(23)을 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 게이트 구조물을 형성한다.
이때, 복수의 게이트 구조물 간의 갭영역 저면에는 소스영역(21)이 노출된다.
도 2b에 도시된 바와 같이, 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막(24)을 차례로 형성한다. 본 도면에서는 설명의 편의상 전하차단막, 전하트랩막 및 터널절연막(24)을 하나의 막으로 도시하였다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(24) 상에 제1채널용막(25)을 형성한다.
도 2c에 도시된 바와 같이, 소스영역(21)의 표면이 노출될 때까지 제1채널용막(25) 및 전하차단막, 전하트랩막 및 터널절연막(24)을 에치백한다.
본 도면에서는 에치백 과정에서 식각된 제1채널용막을 도면 부호 '25A'로 도시하였으며, 식각된 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 '24A'로 도시하였다.
여기서, 식각된 제1채널용막(25A)과 게이트 구조물 사이에 식각된 전하차단막, 전하트랩막 및 터널절연막(24A)이 개재된다. 물론, 식각된 제1채널용막(25A)과 게이트 구조물 사이 및 소스영역(21) 상의 일부에 식각된 전하차단막, 전하트랩막 및 터널절연막(24A)이 개재될 수 있다.
도 2d에 도시된 바와 같이, 에치백 공정이 수행된 결과물의 전면을 따라 제2채널용막(26)을 형성한 후, 소스영역(21)의 표면이 노출될 때까지 에치백 공정을 수행한다.
도 2e에 도시된 바와 같이, 제2채널용막(26)의 에치백 공정에 의헤 노출된 소스영역(21) 상에 보호막(27)을 형성한다. 여기서, 보호막(27)은 후속 식각 공정에서 소스영역(21)이 손상되는 것을 방지하기 위한 것으로서, 절연막으로 이루어질 수 있다.
도 2f에 도시된 바와 같이, 에치백된 제2채널용막(26) 및 제1채널용막(25A)을 식각하여 복수의 제1채널막(25B) 및 복수의 제2채널막(26A)을 형성한다. 이때, 소스 영역(21)의 표면은 보호막(27)에 의해 덮여져 있으므로 식각 공정시 소스 영역(21)이 손상되는 것을 방지할 수 있다.
여기서, 제1채널막(25B)은 필라 형태를 가지며 일 측벽이 게이트 구조물의 측벽과 접하면서 기판(20)으로부터 돌출된다. 또한, 제2채널막(26A)은 스페이서 형태를 가지며 제1채널막(25B)의 타 측벽 및 소스영역(21)에 접하면서 기판(20)으로부터 돌출된다.
이로써, 제1채널막(25B) 및 제2채널막(26A)으로 이루어지는 복수의 채널이 (CH)이 형성되며, 복수의 채널(CH)은 게이트 구조물의 측벽을 따라 배열된다. 즉, 복수의 채널(CH)은 게이트 구조물의 측벽을 따라 제1방향(I-I') 및 제2방향(II-II')으로 배열된다.
도 2g에 도시된 바와 같이, 제2방향(II-II')으로 배열된 채널(CH)들과 연결되면서 제2방향(II-II')으로 평행하게 확장되는 복수의 비트라인(28)을 형성한다. 여기서, 비트라인(28)은 제1채널막(25B)에 연결되는 것이 바람직하다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도이다.
도 3a에 도시된 바와 같이, 소스 영역(31)이 구비된 기판(30)을 제공한다. 여기서, 소스영역(31)은 기판(30) 내에 불순물을 이온 주입하여 형성될 수 있다.
이어서, 소스영역(31)이 구비된 기판(30)상에 복수의 층간절연막(32) 및 복수의 희생막(33)을 교대로 형성한 후, 복수의 층간절연막(32) 및 복수의 희생막(33)을 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 구조물을 형성한다.
이때, 복수의 희생막(33)이 전부 노출될 수 있을 정도의 깊이로 복수의 층간절연막(32) 및 복수의 희생막(33)을 식각한다.
도 3b에 도시된 바와 같이. 구조물의 측벽에 노출된 희생막(33)을 소정 두께 제거한 후, 희생막(33)이 제거된 영역 내에 도전막(34)을 매립한다. 이로써, 기판(30)상에 교대로 적층된 복수의 층간절연막(32) 및 도전막(34)을 포함하면서 제1방향으로 평행하게 확장되는 복수의 게이트 구조물이 형성된다.
본 도면에서는 게이트 구조물에 잔류하는 희생막을 도면 부호 '33A'로 도시하였다.
도 3c에 도시된 바와 같이, 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막(35)을 차례로 형성한다. 본 도면에서는 설명의 편의상 전하차단막, 전하트랩막 및 터널절연막(35)을 하나의 막으로 도시하였다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(35) 상에 제1채널용막(36)을 형성한 후, 소스영역(31)의 표면이 노출될 때까지 제1채널용막(36) 및 전하차단막, 전하트랩막 및 터널절연막(35)을 에치백한다.
이때, 소스영역(31) 상에 층간절연막(32)이 잔류하는 경우에는 층간절연막(32)도 함께 에치백하여 소스영역(31)의 표면을 노출시킨다.
여기서, 식각된 제1채널용막(36)과 게이트 구조물 사이 및 식각된 제1채널용막(36)과 소스영역(31) 사이에 식각된 전하차단막, 전하트랩막 및 터널절연막(35)이 개재된다. 물론, 제1채널용막(36)과 소스영역(31) 사이에 층간절연막(32)도 함께 개재될 수도 있다.
도 3d에 도시된 바와 같이, 에치백 공정이 수행된 결과물의 전면을 따라 제2채널용막(37)을 형성한 후, 소스영역(31)의 표면이 노출될 때까지 에치백 공정을 수행한다.
도 3e에 도시된 바와 같이, 제2채널용막(37)의 에치백 공정에 의해 노출된 소스영역(31) 상에 보호막(38)을 형성한다. 여기서, 보호막(38)은 후속 식각 공정에서 소스영역(31)이 손상되는 것을 방지하기 위한 것으로서, 절연막으로 이루어질 수 있다.
도 3f에 도시된 바와 같이, 에치백된 제2채널용막(37) 및 제1채널용막(36)을 식각하여 복수의 제1채널막(36A) 및 복수의 제2채널막(37A)을 형성한다. 이때, 소스 영역(31)의 표면은 보호막(38)에 의해 덮여져 있으므로 식각 공정시 소스 영역(31)이 손상되는 것을 방지할 수 있다.
여기서, 제1채널막(36A)은 필라 형태를 가지며 일 측벽이 게이트 구조물의 측벽과 접하면서 기판(30)으로부터 돌출된다. 또한, 제2채널막(37A)은 스페이서 형태를 가지며 제1채널막(36A)의 타 측벽 및 소스영역(31)에 접하면서 기판(30)으로부터 돌출된다.
이로써, 제1채널막(36A) 및 제2채널막(37A)으로 이루어지는 복수의 채널이 (CH)이 형성되며, 복수의 채널(CH)은 게이트 구조물의 측벽을 따라 배열된다. 즉, 복수의 채널(CH)은 게이트 구조물의 측벽을 따라 제1방향(I-I') 및 제2방향(II-II')으로 배열된다.
도 3g에 도시된 바와 같이, 제2방향(II-II')으로 배열된 채널(CH)들과 연결되면서 제2방향(II-II')으로 평행하게 확장되는 복수의 비트라인(39)을 형성한다. 여기서, 비트라인(39)은 제1채널막(36A)에 연결되는 것이 바람직하다.
도 4a 내지 도 4f는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도이다.
도 4a에 도시된 바와 같이, 소스 영역(41)이 구비된 기판(40)을 제공한다. 여기서, 소스영역(41)은 기판(40) 내에 불순물을 이온 주입하여 형성될 수 있다.
이어서, 소스영역(41)이 구비된 기판(40)상에 복수의 층간절연막(42) 및 복수의 도전막(43)을 교대로 형성한 후, 복수의 층간절연막(42) 및 복수의 도전막(43)을 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 게이트 구조물을 형성한다.
이때, 복수의 게이트 구조물 간의 갭영역 저면에는 소스영역(41)이 노출된다.
도 4b에 도시된 바와 같이, 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막(44)을 차례로 형성한다. 본 도면에서는 설명의 편의상 전하차단막, 전하트랩막 및 터널절연막(44)을 하나의 막으로 도시하였다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(44) 상에 제1채널용막(45)을 형성한다.
도 4c에 도시된 바와 같이, 소스영역(41)의 표면이 노출될 때까지 제1채널용막(45) 및 전하차단막, 전하트랩막 및 터널절연막(44)을 에치백한다. 이로써, 게이트 구조물의 측벽을 따라 제1방향으로 확장되는 라인 형태의 제1채널막(45A)이 형성된다.
본 도면에서는 에치백 과정에서 식각된 전하차단막, 전하트랩막 및 터널절연막을 도면 부호 '44A'로 도시하였다.
여기서, 제1채널막(45A)과 게이트 구조물 사이 및 제1채널막(45A)과 소스영역(41) 사이에 식각된 전하차단막, 전하트랩막 및 터널절연막(44A)이 개재된다.
도 4d에 도시된 바와 같이, 제1채널막(45A)이 형성된 결과물의 전면을 따라 제2채널용막(46)을 형성한다.
도 4e에 도시된 바와 같이, 제2채널용막(46)을 식각하여 제1채널막(45A) 및 소스영역(41)과 접하면서 제2방향(II-II')으로 평행하게 확장되는 라인 형태의 제2채널막(46A)을 형성한다. 제2채널막(46A)은 게이트 구조물 및 제1채널막(45A)의 전면을 따라 제2방향으로 확장된 라인 형태를 갖는다.
여기서, 제1채널막(45A)과 제2채널막(46A)이 교차되는 영역이 실질적인 채널로서의 역할을 수행하게 된다.
도 4f에 도시된 바와 같이, 제2방향(II-II')으로 평행하게 확장되는 복수의 비트라인(47)을 형성한다. 여기서, 비트라인(47)은 제1채널막(45A)과 제2채널막(46A)이 교차되는 영역의 제2채널막(46A)에 연결되는 것이 바람직하다.
도 5a 내지 도 5e는 본 발명의 제4 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 사시도이다.
도 5a에 도시된 바와 같이, 소스 영역(51)이 구비된 기판(50)을 제공한다. 여기서, 소스영역(51)은 기판(50) 내에 불순물을 이온 주입하여 형성될 수 있다.
이어서, 소스영역(51)이 구비된 기판(50)상에 복수의 층간절연막(52) 및 복수의 희생막(53)을 교대로 형성한 후, 복수의 층간절연막(52) 및 복수의 희생막(33)을 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 구조물을 형성한다.
이때, 복수의 희생막(53)이 전부 노출될 수 있을 정도의 깊이로 복수의 층간절연막(52) 및 복수의 희생막(53)을 식각한다.
이어서, 구조물의 측벽에 노출된 희생막(53)을 소정 두께 제거한 후, 희생막(53)이 제거된 영역 내에 도전막(54)을 매립한다. 이로써, 기판(50)상에 교대로 적층된 복수의 층간절연막(52) 및 도전막(54)을 포함하면서 제1방향으로 평행하게 확장되는 복수의 게이트 구조물이 형성된다.
도 5b에 도시된 바와 같이, 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막(55)을 차례로 형성한다. 본 도면에서는 설명의 편의상 전하차단막, 전하트랩막 및 터널절연막(55)을 하나의 막으로 도시하였다.
이어서, 전하차단막, 전하트랩막 및 터널절연막(55) 상에 제1채널용막(56)을 형성한 후, 소스영역(51)의 표면이 노출될 때까지 제1채널용막(56) 및 전하차단막, 전하트랩막 및 터널절연막(55)을 에치백한다. 이로써, 게이트 구조물의 측벽을 따라 제1방향으로 확장되는 라인 형태의 제1채널막(56)이 형성된다.
이때, 소스영역(51) 상에 층간절연막(52)이 잔류하는 경우에는 층간절연막(52)도 함께 에치백하여 소스영역(51)의 표면을 노출시킨다.
여기서, 식각된 제1채널용막(56)과 게이트 구조물 사이 및 식각된 제1채널용막(56)과 소스영역(51) 사이에 식각된 전하차단막, 전하트랩막 및 터널절연막(55)이 개재된다. 물론, 제1채널용막(56)과 소스영역(51) 사이에 층간절연막(52)도 함께 개재될 수도 있다.
도 5c에 도시된 바와 같이, 제1채널막(56)이 형성된 결과물의 전면을 따라 제2채널용막(57)을 형성한다.
도 5d에 도시된 바와 같이, 제2채널용막(57)을 식각하여 제1채널막(56) 및 소스영역(51)과 접하면서 제2방향(II-II')으로 평행하게 확장되는 복수의 제2채널막(57A)을 형성한다. 제2채널막(57A)은 제1채널막(56) 및 소스영역(51)과 접하도록 형성되는데, 게이트 구조물 및 제1채널막(56)의 전면을 따라 제2방향으로 확장된 라인 형태를 갖는다.
여기서, 제1채널막(56)과 제2채널막(57A)이 교차되는 영역이 실질적인 채널로서의 역할을 수행하게 된다.
도 5e에 도시된 바와 같이, 제2방향(II-II')으로 평행하게 확장되는 복수의 비트라인(58)을 형성한다. 여기서, 비트라인(58)은 제1채널막(56)과 제2채널막(57A)이 교차되는 영역의 제2채널막(57A)에 연결되는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 소스영역
22: 층간절연막 23: 도전막
24: 전하차단막, 전하트랩막 및 터널절연막
25: 제1채널용막 26: 제2채널용막
27: 보호막 28: 비트라인
22: 층간절연막 23: 도전막
24: 전하차단막, 전하트랩막 및 터널절연막
25: 제1채널용막 26: 제2채널용막
27: 보호막 28: 비트라인
Claims (18)
- 소스 영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장되는 복수의 게이트구조물;
상기 게이트 구조물의 측벽을 따라 형성되며 상기 기판으로부터 돌출되는 복수의 제1채널막;
상기 제1채널막과 상기 게이트 구조물의 사이에 개재된 전하차단막, 전하트랩막 및 터널절연막; 및
상기 제1채널막의 측벽 및 상기 소스 영역과 접하면서 상기 기판으로부터 돌출되는 복수의 제2채널막
을 포함하는 3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 전하차단막, 전하트랩막 및 터널절연막은,
상기 제1채널막과 상기 게이트 구조물의 사이 및 상기 소스 영역 상의 일부에 형성된
3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 제1채널막은 필라 형태를 갖고,
상기 제2채널막은 스페이서 형태를 갖는
3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 제1방향과 교차하는 제2방향으로 배열된 제1채널막들과 연결되면서 상기 제2방향으로 평행하게 확장된 복수의 비트라인
을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 제2채널막들 사이의 상기 소스영역 상에 형성된 보호막
을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
- 소스 영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장되는 복수의 게이트구조물;
상기 기판으로부터 돌출되면서 상기 게이트 구조물의 측벽을 따라 형성되고, 상기 제1방향으로 확장되는 라인 형태의 제1채널막;
상기 제1채널막과 상기 게이트 구조물의 사이 및 상기 제1채널막과 상기 소스 영역 사이에 개재된 전하차단막, 전하트랩막 및 터널절연막; 및
상기 기판으로부터 돌출되면서 상기 제1채널막의 측벽 및 상기 소스 영역과 접하고, 상기 제1방향과 교차된 제2방향으로 평행하게 확장된 라인 형태의 제2채널막
을 포함하는 3차원 구조의 비휘발성 메모리 소자.
- 제 6 항에 있어서,
상기 제2채널막과 연결되면서 상기 제2방향으로 평행하게 확장되는 복수의 비트라인
을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
- 소스영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장된 복수의 게이트 구조물을 형성하는 단계;
상기 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계;
상기 터널절연막 상에 제1채널용막을 형성하는 단계;
상기 소스영역의 표면이 노출될 때까지 상기 제1채널용막, 전하차단막, 전하트랩막 및 터널절연막을 식각하는 단계;
상기 제1채널용막, 전하차단막, 전하트랩막 및 터널절연막이 식각된 결과물의 전면을 따라 제2채널용막을 형성하는 단계;
상기 소스영역의 표면이 노출될 때까지 상기 제2채널용막을 식각하는 단계; 및
상기 식각된 제2채널용막 및 제1채널용막을 식각하여 상기 게이트 구조물의 측벽을 따라 배열되며 상기 기판으로부터 돌출되는 필라 형태의 복수의 채널을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,
상기 채널은,
필라 형태를 갖는 제1채널막; 및
스페이서 형태를 가지며 상기 소스영역에 접하는 제2채널막
을 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,
상기 복수의 게이트 구조물 형성 단계는,
상기 기판상에 상기 복수의 층간절연막 및 상기 복수의 도전막을 교대로 형성하는 단계; 및
상기 복수의 층간절연막 및 복수의 도전막을 식각하여 상기 제1방향으로 평행하게 확장되는 복수의 게이트 구조물을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,
상기 복수의 게이트 구조물 형성 단계는,
상기 기판상에 상기 복수의 층간절연막 및 복수의 희생막을 교대로 형성하는 단계;
상기 복수의 층간절연막 및 상기 복수의 희생막을 식각하여 상기 제1방향으로 평행하게 확장되는 복수의 구조물을 형성하는 단계; 및
상기 구조물의 측벽에 노출된 상기 희생막을 소정 두께 제거하는 단계;
상기 희생막이 제거된 영역 내에 도전막을 매립하여 상기 게이트 구조물을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,
상기 제2채널용막을 식각하는 단계 후에,
상기 노출된 소스영역 상에 보호막을 형성하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,
상기 제1방향과 교차되는 제2방향으로 배열된 상기 제1채널막과 연결되며 상기 제2방향으로 평행하게 확장되는 복수의 비트라인을 형성하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 소스영역이 구비된 기판상에 교대로 적층된 복수의 층간절연막 및 복수의 도전막을 포함하며 제1방향으로 평행하게 확장된 복수의 게이트 구조물을 형성하는 단계;
상기 복수의 게이트 구조물의 전면을 따라 전하차단막, 전하트랩막 및 터널절연막을 형성하는 단계;
상기 터널절연막 상에 제1채널용막을 형성하는 단계;
상기 소스영역의 표면이 노출될 때까지 상기 제1채널용막, 전하차단막, 전하트랩막 및 터널절연막을 식각하여, 상기 기판으로부터 돌출되면서 상기 게이트 구조물의 측벽을 따라 제1방향으로 확장되는 라인 형태의 제1채널막을 형성하는 단계;
상기 제1채널막이 형성된 결과물의 전면을 따라 제2채널용막을 형성하는 단계; 및
상기 제2채널용막을 식각하여 상기 기판으로부터 돌출되면서 상기 제1채널막의 측벽 및 상기 소스영역과 접하고, 상기 제1방향과 교차되는 제2방향으로 평행하게 확장되는 복수의 제2채널막을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 14 항에 있어서,
상기 제1채널막과 상기 제2채널막이 교차되는 영역이 채널로서의 역할을 수행하는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 14 항에 있어서,
상기 복수의 게이트 구조물 형성 단계는,
상기 기판상에 상기 복수의 층간절연막 및 상기 복수의 도전막을 교대로 형성하는 단계; 및
상기 복수의 층간절연막 및 상기 복수의 도전막을 식각하여 상기 제1방향으로 평행하게 확장되는 복수의 게이트 구조물을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 14 항에 있어서,
상기 복수의 게이트 구조물 형성 단계는,
상기 기판상에 상기 복수의 층간절연막 및 복수의 희생막을 교대로 형성하는 단계;
상기 복수의 층간절연막 및 희생막을 식각하여 상기 제1방향으로 평행하게 확장되는 복수의 구조물을 형성하는 단계; 및
상기 구조물의 측벽에 노출된 상기 희생막을 소정 두께 제거하는 단계;
상기 희생막이 제거된 영역 내에 도전막을 매립하여 상기 게이트 구조물을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 14 항에 있어서,
상기 제2채널막과 연결되며 상기 제2방향으로 평행하게 확장되는 복수의 비트라인을 형성하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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| KR1020100013270A KR20110093312A (ko) | 2010-02-12 | 2010-02-12 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
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|---|---|---|---|---|
| KR20130044706A (ko) * | 2011-10-24 | 2013-05-03 | 에스케이하이닉스 주식회사 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
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-
2010
- 2010-02-12 KR KR1020100013270A patent/KR20110093312A/ko not_active Application Discontinuation
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