CN111354731A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN111354731A
CN111354731A CN201911014685.4A CN201911014685A CN111354731A CN 111354731 A CN111354731 A CN 111354731A CN 201911014685 A CN201911014685 A CN 201911014685A CN 111354731 A CN111354731 A CN 111354731A
Authority
CN
China
Prior art keywords
pattern
dummy
substrate
memory device
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911014685.4A
Other languages
English (en)
Inventor
孙荣晥
韩智勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111354731A publication Critical patent/CN111354731A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/201—Integrated devices having a three-dimensional layout, e.g. 3D ICs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了三维(3D)半导体存储器件。一种3D半导体存储器件包括衬底上的电极结构。电极结构包括堆叠在衬底上的栅电极。栅电极包括电极焊盘区。该3D半导体存储器件包括穿透一个电极焊盘区的虚设竖直结构。虚设竖直结构包括虚设竖直半导体图案和从虚设竖直半导体图案的一部分朝向衬底延伸的接触图案。

Description

三维半导体存储器件
相关申请的交叉引用
本专利申请要求于2018年12月21日在韩国知识产权局提交的第10-2018-0167569号韩国专利申请的优先权，其公开内容通过全文引用一并于此。
技术领域
本发明构思的实施例涉及半导体存储器件，更具体地，涉及具有三维布置的存储单元的三维(3D)半导体存储器件。
背景技术
半导体器件已高度集成，以提供优越性能和低制造成本。半导体器件的集成密度直接影响半导体器件的成本，从而导致对高度集成半导体器件的需求。典型的二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元占据的面积确定。因此，典型的2D或平面半导体器件的集成密度可能受到形成精细图案的技术的极大影响。然而，由于需要极高价格的装置来形成精细图案，因此尽管2D半导体器件的集成密度持续增加但仍然受限。已经开发了包括三维布置的存储单元的三维(3D)半导体器件以克服这些限制。
发明内容
本发明构思的实施例可以提供能够改善图案轮廓的三维(3D)半导体存储器件。
本发明构思的实施例还可以提供能够改善可靠性的3D半导体存储器件。
在一些实施例中，一种3D半导体存储器件可以包括衬底和衬底上的电极结构。电极结构可以包括沿相对于衬底的顶表面竖直的方向堆叠的栅电极。栅电极可以包括电极焊盘区。此外，该3D半导体存储器件可以包括穿透一个电极焊盘区的虚设竖直结构。虚设竖直结构可以包括基本沿该方向延伸的虚设竖直半导体图案以及从虚设竖直半导体图案的一部分朝向衬底延伸的接触图案。
在一些实施例中，一种3D半导体存储器件可以包括衬底，衬底包括单元阵列区和连接区。该3D半导体存储器件可以包括衬底上的电极结构。电极结构可以包括沿相对于衬底的顶表面竖直的方向堆叠的栅电极。栅电极可以包括在连接区上的电极焊盘区。该3D半导体存储器件可以包括单元阵列区上穿透电极结构的竖直半导体图案。该3D半导体存储器件可以包括连接区上穿透一个电极焊盘区的虚设竖直半导体图案。此外，该3D半导体存储器件可以包括从虚设竖直半导体图案的一部分延伸到衬底中的接触图案。
在一些实施例中，一种3D半导体存储器件可以包括衬底和衬底上的电极结构。电极结构可以包括沿相对于衬底的顶表面竖直的方向堆叠的栅电极。栅电极可以包括电极焊盘区。该3D半导体存储器件可以包括衬底和电极结构之间的源极导电图案。该3D半导体存储器件可以包括穿透一个电极焊盘区、穿透此电极焊盘区下的源极导电图案并且延伸到衬底中的虚设竖直半导体图案。该3D半导体存储器件可以包括虚设竖直半导体图案和衬底之间的虚设数据存储图案。此外，该3D半导体存储器件可以包括穿透虚设数据存储图案的底部以电连接到衬底的接触图案。
附图说明
根据附图及具体实施方式部分，本发明构思将变得更加显而易见。
图1是示出了根据本发明构思的一些实施例的三维(3D)半导体存储器件的单元阵列的示意性电路图。
图2是示出了根据本发明构思的一些实施例的3D半导体存储器件的平面视图。
图3和图4是分别沿图2的线I-I’和II-II’截取的横截面视图。
图5、图6和图7是示出了图3和图4的源极结构和栅电极的平面视图。
图8是图3的“A”部分的放大视图。
图9A、图9B、图9C和图9D是示出根据本发明构思的各个实施例的3D半导体存储器件的对应于图4的“B”部分的局部的放大视图。
图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2的线I-I’的横截面视图。
图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2中的线II-II′的横截面视图。
图25是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2的线II-II′的横截面视图。
图26和图27是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2中的线II-II′的横截面视图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的实施例。
图1是示出了根据本发明构思的一些实施例的三维(3D)半导体存储器件的单元阵列的示意性电路图。
参照图1，根据一些实施例的3D半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0至BL2以及连接在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条。单元串CSTR可以共同连接到公共源极线CSL。每个单元串CSTR可以包括彼此串联连接的串选择晶体管SST1和SST2、存储单元晶体管MCT、地选择晶体管GST和擦除控制晶体管ECT。每个存储单元晶体管MCT可以包括数据存储元件。在一些实施例中，每个单元串CSTR可以包括彼此串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2，第二串选择晶体管SST2可以连接到位线BL0至BL2中的相应一条位线。或者，每个单元串CSTR可以包括单个串选择晶体管。
存储单元晶体管MCT可以串联连接在第一串选择晶体管SST1和地选择晶体管GST之间。每个单元串CSTR的擦除控制晶体管ECT可以连接在地选择晶体管GST和公共源极线CSL之间。在一些实施例中，每个单元串CSTR还可以包括分别连接在第一串选择晶体管SST1和最上面的存储单元晶体管MCT之间以及地选择晶体管GST和最下面的存储单元晶体管MCT之间的虚设单元DMC。第一串选择晶体管SST1可以由第一串选择线SSL1(例如，SSL10)控制，第二串选择晶体管SST2可以由第二串选择线SSL2(例如，SSL20)控制。存储单元晶体管MCT可以分别由字线WL0至WLn控制，虚设单元DMC可以分别由虚设字线DWL控制。另外，地选择晶体管GST可以由地选择线GSL(例如，GSL0、GSL1或GSL2)控制，擦除控制晶体管ECT可以由擦除控制线ECL控制。公共源极线CSL可以共同连接到擦除控制晶体管ECT的源极。彼此不同的单元串CSTR的擦除控制晶体管ECT可以通过擦除控制线ECL来共同控制。擦除控制晶体管ECT可以在单元阵列的擦除操作中产生栅致漏极泄漏(GIDL)。
图2是示出了根据本发明构思的一些实施例的3D半导体存储器件的平面视图。图3和图4是分别沿图2的线I-I′和II-II′截取的横截面视图。图5是示出了源极结构SC的平面视图，图6是示出了擦除栅电极EGE和单元栅电极CGE的平面视图。图7是示出了地栅电极GGE的平面视图。图8是图3的“A”部分的放大视图，图9A是图4中的“B”部分的放大视图。
参照图2至图4，衬底10可以包括单元阵列区CAR和连接区CNR。衬底10可以是半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)。可以在衬底10中设置阱区10W。衬底10可以具有第一导电类型，阱区10W可以包括与第一导电类型不同的第二导电类型的掺杂剂。例如，第一导电类型可以是P型，第二导电类型可以是N型。在一些实施例中，可以省略阱区10W。
源极结构SC和电极结构ST可以顺序堆叠在衬底10上。源极结构SC可以设置在衬底10和电极结构ST之间，并且可以设置在阱区10W上。源极结构SC和电极结构ST可以沿相对于衬底10的顶表面10U竖直(例如，垂直)的第一方向D1顺序堆叠。电极结构ST可以沿与衬底10的顶表面10U平行的第二方向D2从单元阵列区CAR延伸到连接区CNR中/上。源极结构SC可以在电极结构ST之下沿第二方向D2延伸。源极结构SC可以包括顺序堆叠在衬底10上的第一源极导电图案SCP1和第二源极导电图案SCP2。第一源极导电图案SCP1可以与阱区10W直接接触。在一些实施例中，可以在第一源极导电图案SCP1和阱区10W之间设置绝缘层。第一源极导电图案SCP1和第二源极导电图案SCP2可以包括掺杂有第二导电类型掺杂剂的半导体材料。第一源极导电图案SCP1中掺杂剂的浓度可以大于第二源极导电图案SCP2中掺杂剂的浓度。例如，第一源极导电图案SCP1和第二源极导电图案SCP2可以包括掺杂有N型掺杂剂(例如，磷(P)或砷(As))的多晶硅，并且第一源极导电图案SCP1中N型掺杂剂的浓度可以大于第二源极导电图案SCP2中N型掺杂剂的浓度。
参照图3至图5，第一源极导电图案SCP1可以具有凹进侧壁OP。每个凹进侧壁OP可以朝向第一源极导电图案SCP1的内侧凹入。第一源极导电图案SCP1可以具有在第三方向D3上彼此相对的至少一对凹进侧壁OP，第三方向D3平行于衬底10的顶表面10U并且与第二方向D2相交。第二源极导电图案SCP2可以覆盖第一源极导电图案SCP1的顶表面，并且可以延伸到第一源极导电图案SCP1的凹进侧壁OP上。第二源极导电图案SCP2的一部分可以覆盖第一源极导电图案SCP1的凹进侧壁OP，并且可以与衬底10或阱区10W上的绝缘层11接触。在一些实施例中，可以省略绝缘层11，并且在这种情况下，第二源极导电图案SCP2的该部分可以与衬底10或阱区10W直接接触。
在一些实施例中，第一源极导电图案SCP1可以局部地设置在单元阵列区CAR上，第二源极导电图案SCP2可以沿第二方向D2从单元阵列区CAR延伸到连接区CNR中/上。在这种情况下，下牺牲图案LSP可以设置在衬底10的连接区CNR上，并且可以设置在第二源极导电图案SCP2和衬底10之间。绝缘层11可以设置在衬底10的连接区CNR上，进而设置在下牺牲图案LSP和衬底10之间，缓冲绝缘层12可以设置在衬底10的连接区CNR上，进而设置在下牺牲图案LSP和第二源极导电图案SCP2之间。例如，下牺牲图案LSP可以包括氮化硅、氮氧化硅、碳化硅或硅锗中的至少一种。例如，绝缘层11和缓冲绝缘层12均可以包括氧化硅层。第一源极导电图案SCP1可以沿第二方向D2延伸，从而与下牺牲图案LSP、绝缘层11和缓冲绝缘层12的侧壁接触。
再次参照图2至图4，电极结构ST可以包括下电极结构LST、上电极结构UST和设置在下电极结构LST和上电极结构UST之间的平坦化绝缘层50。下电极结构LST可以包括沿第一方向D1交替地堆叠在源极结构SC上的下栅电极EGE和GGE以及下绝缘层110a。上电极结构UST可以包括沿第一方向D1交替地堆叠在平坦化绝缘层50上的上栅电极CGE和SGE以及上绝缘层110b。平坦化绝缘层50可以设置在下栅电极EGE和GGE中最上面的下栅电极GGE与上栅电极CGE和SGE中最下面的上栅电极CGE之间。下绝缘层110a、上绝缘层110b和平坦化绝缘层50在第一方向D1上可以分别具有一定的厚度。平坦化绝缘层50的厚度可以大于下绝缘层110a和上绝缘层110b的厚度。下绝缘层110a和上绝缘层110b中最上面的绝缘层110b可以比下绝缘层110a和上绝缘层110b中的其他绝缘层厚。例如，下栅电极EGE和GGE以及上栅电极CGE和SGE可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如，钛或钽)中的至少一种。下绝缘层110a、上绝缘层110b和平坦化绝缘层50均可以包括氧化硅层和/或低k介电层。
参照图3、图4、图6和图7，下栅电极EGE和GGE可以包括擦除控制栅电极EGE和擦除控制栅电极EGE上的地选择栅电极GGE。擦除控制栅电极EGE可以与源极结构SC相邻。最下面的下绝缘层110a可以设置在擦除控制栅电极EGE和源极结构SC之间。擦除控制栅电极EGE可以用作图1的用以控制单元阵列(即，存储单元阵列)的擦除操作的擦除控制晶体管ECT的栅电极。擦除控制栅电极EGE可以包括沿第二方向D2延伸的线型部分和连接线型部分的连接部分，如图6所示。地选择栅电极GGE可以具有沿第二方向D2延伸的线形，如图7所示。地选择栅电极GGE可以在第三方向D3上与相邻的地选择栅电极GGE间隔开。地选择栅电极GGE可以分别设置在擦除控制栅电极EGE的线型部分上。地选择栅电极GGE可以用作图1的地选择晶体管GST的栅电极。
上栅电极CGE和SGE可以包括单元栅电极CGE和串选择栅电极SGE。单元栅电极CGE可以设置在地选择栅电极GGE和串选择栅电极SGE之间，并且可以设置在距衬底10的顶表面10U不同的高度(或层级)处。单元栅电极CGE可以用作图1的存储单元晶体管MCT的栅电极。每个单元栅电极CGE可以包括沿第二方向D2延伸的线型部分和连接线型部分的连接部分，如图6所示。地选择栅电极GGE可以分别设置在最下面的单元栅电极CGE的线型部分之下。
再次参照图2至图4，串选择栅电极SGE可以包括彼此横向间隔开的一对串选择栅电极SGE1和SGE2。一对串选择栅电极SGE1和SGE2可以在第三方向D3上彼此间隔开。一对串选择栅电极SGE1和SGE2可以通过介于其间的隔离绝缘图案105彼此隔离。隔离绝缘图案105可以具有沿第二方向D2延伸的线形。隔离绝缘图案105可以包括绝缘材料(例如，氧化硅)。串选择栅电极SGE(例如，SGE1或SGE2)可以用作图1的串选择晶体管SST2的栅电极。在一些实施例中，可以在串选择栅电极SGE和最上面的单元栅电极CGE之间设置附加的串选择栅电极SGE。在这种情况下，附加的串选择栅电极SGE可以包括在第三方向D3上彼此间隔开的一对附加串选择栅电极SGE1和SGE2，并且附加的串选择栅电极SGE(例如，SGE1或SGE2)可以用作图1的串选择晶体管SST1的栅电极。随着距衬底10的竖直距离增加，电极结构ST的栅电极EGE、GGE、CGE和SGE的长度(即，第二方向D2上的长度)可以顺序地减小。电极结构ST的栅电极EGE、GGE、CGE和SGE可以包括在连接区CNR上构成(即，提供)阶梯结构的电极焊盘(即，栅电极的焊盘区)。
竖直结构VS可以设置在衬底10的单元阵列区CAR上，并且虚设竖直结构DVS可以设置在衬底10的连接区CNR上。每个竖直结构VS可以沿第一方向D1延伸以穿透电极结构ST和源极结构SC。例如，在平面视图中观察时，构成彼此相邻的两行的竖直结构VS可以沿第二方向D2以Z字形形式布置。每个虚设竖直结构DVS可以穿透相应的电极焊盘和相应的电极焊盘之下的电极结构ST和源极结构SC。在一些实施例中，每个虚设竖直结构DVS可以穿透第二源极导电图案SCP2、下牺牲图案LSP、绝缘层11和缓冲绝缘层12。每个竖直结构VS和虚设竖直结构DVS在平行于衬底10的顶表面10U的方向上可以具有一定的宽度，并且虚设竖直结构DVS的宽度可以大于竖直结构VS的宽度。
参照图2、图3和图8，每个竖直结构VS可以包括竖直半导体图案VSP。竖直半导体图案VSP可以沿第一方向D1延伸以穿透电极结构ST和源极结构SC。竖直半导体图案VSP可以延伸到衬底10中。竖直半导体图案VSP的底表面VSP_B可以设置在衬底10或阱区10W中。竖直半导体图案VSP可以具有底端封闭的管状。竖直半导体图案VSP可以包括半导体材料如硅(Si)、锗(Ge)或其化合物。另外，竖直半导体图案VSP可以包括掺杂有掺杂剂的半导体材料或未掺杂掺杂剂的本征半导体材料。竖直半导体图案VSP可以用作参考图1描述的擦除控制晶体管ECT、串选择晶体管SST、地选择晶体管GST和存储单元晶体管MCT的沟道区。
竖直半导体图案VSP的下部的侧壁可以与第一源极导电图案SCP1接触。第一源极导电图案SCP1可以包括在第二源极导电图案SCP2之下基本平行于衬底10的顶表面10U延伸的水平部分HP以及从水平部分HP竖直突出的竖直部分SP。竖直部分SP可以与竖直半导体图案VSP的侧壁的一部分接触，并且可以围绕竖直半导体图案VSP的侧壁的此部分。第一源极导电图案SCP1的水平部分HP可以设置在衬底10的顶表面10U和第二源极导电图案SCP2之间。第一源极导电图案SCP1的水平部分HP可以与衬底10或阱区10W接触。第一源极导电图案SCP1的竖直部分SP可以在竖直半导体图案VSP的侧壁和衬底10(例如，阱区10W)的侧壁之间以及在竖直半导体图案VSP的侧壁和第二源极导电图案SCP2的侧壁之间延伸。
每个竖直结构VS可以包括设置在竖直半导体图案VSP和电极结构ST之间的数据存储图案DSP。数据存储图案DSP可以沿第一方向D1延伸，并且可以围绕竖直半导体图案VSP的侧壁。数据存储图案DSP可以具有顶端和底端开放的管状。数据存储图案DSP的底表面DSP_B可以与第一源极导电图案SCP1接触。数据存储图案DSP可以包括NAND闪存器件的数据存储层。数据存储图案DSP可以包括竖直半导体图案VSP和电极结构ST之间的电荷存储层220、电极结构ST和电荷存储层220之间的阻挡绝缘层210以及竖直半导体图案VSP和电荷存储层220之间的隧道绝缘层230。例如，电荷存储层220可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层或层压陷阱层中的至少一个。阻挡绝缘层210可以包括能带隙大于电荷存储层220的能带隙的材料。例如，阻挡绝缘层210可以包括高k介电层，例如氧化铝层和/或氧化铪层。隧道绝缘层230可以包括能带隙大于电荷存储层220的能带隙的材料。例如，隧道绝缘层230可以包括氧化硅层。
每个竖直结构VS可以包括设置在竖直半导体图案VSP和衬底10(或阱区10W)之间的残留数据存储图案DSPr。残留数据存储图案DSPr可以设置在衬底10或阱区10W中，并且竖直半导体图案VSP可以通过残留数据存储图案DSPr与衬底10或阱区10W间隔开。竖直半导体图案VSP可以通过残留数据存储图案DSPr与衬底10或阱区10W电隔离。残留数据存储图案DSPr可以设置在竖直半导体图案VSP的底表面VSP_B和衬底10(或阱区10W)之间，并且可以延伸到竖直半导体图案VSP的侧壁上。在横截面视图中观察时，残留数据存储图案DSPr可以具有U形。数据存储图案DSP可以与残留数据存储图案DSPr竖直间隔开。
残留数据存储图案DSPr的最上表面DSPr_U可以设置在比衬底10的顶表面10U低的高度(或层级)处。残留数据存储图案DSPr可以与数据存储图案DSP竖直间隔开，第一源极导电图案SCP1的竖直部分SP介于其间。残留数据存储图案DSPr的最上表面DSPr_U可以与第一源极导电图案SCP1的竖直部分SP接触。残留数据存储图案DSPr可以具有与数据存储图案DSP基本相同的层结构。例如，残留数据存储图案DSPr可以包括竖直半导体图案VSP和衬底10(或阱区10W)之间的残留电荷存储层220r、衬底10(或阱区10W)和残留电荷存储层220r之间的残留阻挡绝缘层210r以及竖直半导体图案VSP和残留电荷存储层220r之间的残留隧道绝缘层230r。残留电荷存储层220r、残留阻挡绝缘层210r和残留隧道绝缘层230r可以分别包括与电荷存储层220、阻挡绝缘层210和隧道绝缘层230相同的材料。
每个竖直结构VS可以包括竖直半导体图案VSP的内侧壁上(例如，填充竖直半导体图案VSP内侧)的绝缘图案160。绝缘图案160可以包括第一绝缘图案162和第二绝缘图案164，并且第一绝缘图案162可以设置在第二绝缘图案164和竖直半导体图案VSP之间。第一绝缘图案162和第二绝缘图案164可以包括例如氧化硅。每个竖直结构VS可以包括设置在竖直半导体图案VSP上的导电焊盘150。导电焊盘150可以覆盖绝缘图案160的顶表面和竖直半导体图案VSP的最上表面。导电焊盘150可以包括掺杂有掺杂剂的半导体材料和/或导电材料。数据存储图案DSP可以从竖直半导体图案VSP的侧壁延伸到导电焊盘150的侧壁上。数据存储图案DSP可以围绕导电焊盘150的侧壁，并且数据存储图案DSP的最上表面可以与导电焊盘150的顶表面基本共面。
参照图2、图4和图9A，每个虚设竖直结构DVS可以包括虚设竖直半导体图案DVSP。虚设竖直半导体图案DVSP可以基本沿第一方向D1延伸以穿透相应的电极焊盘以及相应电极焊盘之下的电极结构ST和源极结构SC。本文中针对沿第一方向D1延伸所使用的术语“基本”意味着元件(例如，虚设竖直半导体图案DVSP)可以相对于第一方向D1成轻微或适中角度(例如，45度或更小)延伸，而不是完全竖直延伸。虚设竖直半导体图案DVSP可以穿透相应电极焊盘之下的下牺牲图案LSP、绝缘层11和缓冲绝缘层12。虚设竖直半导体图案DVSP可以延伸到衬底10中。虚设竖直半导体图案DVSP的底表面DVSP_B可以设置在衬底10或阱区10W中。虚设竖直半导体图案DVSP可以具有底端开放的管状。虚设竖直半导体图案DVSP可以包括与竖直半导体图案VSP相同的材料。
每个虚设竖直结构DVS可以包括从虚设竖直半导体图案DVSP的底部DVSP_BP延伸到衬底10(或阱区10W)中的接触图案200。在一些实施例中，接触图案200可以包括导电材料。例如，接触图案200可以包括与虚设竖直半导体图案DVSP相同的材料。接触图案200可以与虚设竖直半导体图案DVSP的底部DVSP_BP接触，并且虚设竖直半导体图案DVSP可以通过接触图案200电连接到衬底10或阱区10W。接触图案200可以具有例如沿第一方向D1延伸的柱状。
每个虚设竖直结构DVS可以包括设置在虚设竖直半导体图案DVSP和衬底10(或阱区10W)之间的虚设数据存储图案DSPd。虚设数据存储图案DSPd可以设置在衬底10或阱区10W中，虚设竖直半导体图案DVSP可以通过虚设数据存储图案DSPd与衬底10或阱区10W间隔开。虚设数据存储图案DSPd的底部DSPd_BP可以设置在虚设竖直半导体图案DVSP的底表面DVSP_B与衬底10(或阱区10W)之间。虚设数据存储图案DSPd可以在虚设竖直半导体图案DVSP的侧壁和衬底10(或阱区10W)之间延伸。接触图案200可以穿透虚设数据存储图案DSPd的底部DSPd_BP，以便连接到衬底10(或阱区10W)。
虚设数据存储图案DSPd可以基本沿第一方向D1延伸，并且可以围绕虚设竖直半导体图案DVSP的侧壁。虚设数据存储图案DSPd可以具有顶端和底端开放的管状。虚设数据存储图案DSPd可以在电极结构ST和虚设竖直半导体图案DVSP之间以及在源极结构SC和虚设竖直半导体图案DVSP之间延伸。在一些实施例中，虚设数据存储图案DSPd可以设置在第二源极导电图案SCP2、下牺牲图案LSP、绝缘层11和缓冲绝缘层12中的每一个与虚设竖直半导体图案DVSP之间。虚设数据存储图案DSPd可以具有与数据存储图案DSP基本相同的层结构。虚设数据存储图案DSPd可以包括虚设竖直半导体图案DVSP和电极结构ST之间的电荷存储层220、电极结构ST和电荷存储层220之间的阻挡绝缘层210以及虚设竖直半导体图案DVSP和电荷存储层220之间的隧道绝缘层230。
每个虚设竖直结构DVS可以包括虚设竖直半导体图案DVSP的内侧壁上(例如，填充虚设竖直半导体图案DVSP内侧)的虚设绝缘图案160d。虚设绝缘图案160d可以设置在接触图案200上，并且可以覆盖接触图案200的顶表面200U。虚设绝缘图案160d可以具有与绝缘图案160基本相同的层结构。虚设绝缘图案160d可以包括第一虚设绝缘图案162d和第二虚设绝缘图案164d，并且第一虚设绝缘图案162d可以设置在第二虚设绝缘图案164d和虚设竖直半导体图案DVSP之间。第一虚设绝缘图案162d可以共形地覆盖虚设竖直半导体图案DVSP的内侧壁，并且可以暴露接触图案200的顶表面200U。第二虚设绝缘图案164d可以覆盖接触图案200的顶表面200U。第一虚设绝缘图案162d和第二虚设绝缘图案164d可以分别包括与第一绝缘图案162和第二绝缘图案164相同的材料。第一虚设绝缘图案162d和第二虚设绝缘图案164d可以包括例如氧化硅。在一些实施例中，接触图案200可以包括与虚设绝缘图案160d的材料不同的材料，并且虚设绝缘图案160d可以与接触图案200的顶表面200U接触。
每个虚设竖直结构DVS可以包括设置在虚设竖直半导体图案DVSP上的虚设导电焊盘150d。虚设导电焊盘150d可以覆盖虚设绝缘图案160d的顶表面和虚设竖直半导体图案DVSP的最上表面。虚设导电焊盘150d可以包括与导电焊盘150相同的材料。虚设数据存储图案DSPd可以从虚设竖直半导体图案DVSP的侧壁延伸到虚设导电焊盘150d的侧壁上。虚设数据存储图案DSPd可以围绕虚设导电焊盘150d的侧壁，并且虚设数据存储图案DSPd的最上表面可以与虚设导电焊盘150d的顶表面基本共面。
再次参照图2至图4，公共源极插塞CSP可以分别设置在电极结构ST的两侧，并且可以连接到衬底10或阱区10W。公共源极插塞CSP可以沿第二方向D2延伸，并且可以在第三方向D3上彼此间隔开，电极结构ST介于其间。公共源极插塞CSP可以分别设置在源极结构SC的两侧，并且可以在第三方向D3彼此间隔开，源极结构SC介于其间。侧壁绝缘间隔物SS可以分别设置在电极结构ST的两个侧壁上。每个侧壁绝缘间隔物SS可以设置在电极结构ST和每个公共源极插塞CSP之间。每个侧壁绝缘间隔物SS可以在源极结构SC和每个公共源极插塞CSP之间延伸，并且可以与衬底10或阱区10W接触。公共源极插塞CSP可以包括导电材料，侧壁绝缘间隔物SS可以包括例如氮化硅。
第一覆盖绝缘层110可以设置在衬底10的连接区CNR上，以覆盖构成阶梯结构的电极焊盘。第二覆盖绝缘层120可以覆盖电极结构ST的顶表面、导电焊盘150的顶表面、虚设导电焊盘150d的顶表面以及第一覆盖绝缘层110的顶表面。第二覆盖绝缘层120的顶表面可以位于与公共源极插塞CSP的顶表面基本相同的高度处。层间绝缘层130可以设置在第二覆盖绝缘层120上，以覆盖公共源极插塞CSP的顶表面。第一覆盖绝缘层110和第二覆盖绝缘层120以及层间绝缘层130可以包括绝缘材料(例如，氧化硅)。可以在导电焊盘150上设置第一接触部125。第一接触部125可以穿透第二覆盖绝缘层120，以便连接到导电焊盘150。第二接触部135可以穿透层间绝缘层130，以便连接到第一接触部125。第一接触部125和第二接触部135可以包括导电材料。位线BL可以设置在层间绝缘层130上。位线BL可以沿第三方向D3延伸，并且可以在第二方向D2上彼此间隔开。竖直结构VS中的至少一个可以是单元虚设竖直结构，单元虚设竖直结构包括未连接到第一接触部125或第二接触部135的单元虚设竖直半导体图案。除了单元虚设竖直结构之外，每个竖直结构VS的竖直半导体图案VSP可以通过第一接触部125和第二接触部135电连接到相应的位线BL。位线BL可以包括导电材料。导电接触部CT和导线CL可以连接到栅电极EGE、GGE、CGE和SGE的电极焊盘。在图1的存储单元阵列的擦除操作中，可以将擦除电压施加到源极结构SC，因此可以在图1的擦除控制晶体管ECT中产生栅致漏极泄漏(GIDL)电流。结果，可以对图1的存储单元执行擦除操作。
图9B是示出了根据本发明构思的一些实施例的3D半导体存储器件的对应于图4的“B”部分的局部的放大视图。在下文中，为了便于说明，将主要叙述图9B与参照图1至图8和图9A描述的上述实施例之间的不同。
参照图9B，每个虚设竖直结构DVS可以包括从虚设竖直半导体图案DVSP的底部DVSP_BP延伸到衬底10(或阱区10W)中的接触图案200。根据一些实施例，接触图案200可以包括绝缘材料。接触图案200(例如，其侧壁)可以与虚设竖直半导体图案DVSP的底部DVSP_BP接触，并且可以穿透虚设数据存储图案DSPd的底部DSPd_BP，以便连接到衬底10(或阱区10W)。接触图案200可以具有沿第一方向D1延伸的柱状。虚设绝缘图案160d可以设置在接触图案200上。接触图案200可以包括与虚设绝缘图案160d相同的材料，并且接触图案200和虚设绝缘图案160d可以彼此接触以构成(即，提供)一个整体。例如，接触图案200可以包括与虚设绝缘图案160d的第二虚设绝缘图案164d相同的材料，并且接触图案200和第二虚设绝缘图案164d可以彼此接触以构成一个整体。
图9C是示出了根据本发明构思的一些实施例的3D半导体存储器件的对应于图4的“B”部分的局部的放大视图。在下文中，为了便于说明，将主要叙述图9C与参照图1至图8和图9A描述的上述实施例之间的不同。
参照图9C，每个虚设竖直结构DVS可以包括从虚设竖直半导体图案DVSP的底部DVSP_BP延伸到衬底10(或阱区10W)中的接触图案200。接触图案200可以与虚设竖直半导体图案DVSP的底部DVSP_BP接触，并且可以穿透虚设数据存储图案DSPd的底部DSPd_BP，以便连接到衬底10(或阱区10W)。根据一些实施例，接触图案200可以包括与虚设竖直半导体图案DVSP的底部DVSP_BP接触的第一部分200a以及与虚设竖直半导体图案DVSP间隔开的第二部分200b(第一部分200a介于其间)。第一部分200a可以在虚设数据存储图案DSPd的底部DSPd_BP和第二部分200b之间以及在衬底10(或阱区10W)和第二部分200b之间延伸。在横截面视图中观察时，第一部分200a可以具有U形。第二部分200b可以具有沿第一方向D1延伸的柱状，第一部分200a可以覆盖第二部分200b的底表面和侧壁。
虚设绝缘图案160d可以设置在接触图案200上。接触图案200的第一部分200a可以包括与虚设绝缘图案160d的材料不同的材料。接触图案200的第一部分200a可以包括导电材料。例如，接触图案200的第一部分200a可以包括与虚设竖直半导体图案DVSP相同的材料。虚设竖直半导体图案DVSP可以通过接触图案200的第一部分200a电连接到衬底10或阱区10W。接触图案200的第二部分200b可以包括绝缘材料。接触图案200的第二部分200b可以包括与虚设绝缘图案160d相同的材料，并且第二部分200b和虚设绝缘图案160d可以彼此接触以构成一个整体。例如，接触图案200的第二部分200b可以包括与虚设绝缘图案160d的第二虚设绝缘图案164d相同的材料，并且第二部分200b和第二虚设绝缘图案164d可以彼此接触以构成(即，提供)一个整体。
图9D是示出了根据本发明构思的一些实施例的3D半导体存储器件的对应于图4的“B”部分的局部的放大视图。在下文中，为了便于说明，将主要叙述图9D与参考图1至图8和图9A描述的上述实施例之间的不同。
参照图9D，根据一些实施例，图4中所示的连接区CNR上的下牺牲图案LSP、绝缘层11和缓冲绝缘层12可以替换为第一源极导电图案SCP1。在这种情况下，第一源极导电图案SCP1可以沿第二方向D2从单元阵列区CAR延伸到连接区CNR中/上，并且可以在衬底10的连接区CNR上设置在第二源极导电图案SCP2和衬底10之间。每个虚设竖直结构DVS可以穿透第一源极导电图案SCP1和第二源极导电图案SCP2。
每个虚设竖直结构DVS可以包括虚设竖直半导体图案DVSP，并且虚设竖直半导体图案DVSP的下部的侧壁可以与第一源极导电图案SCP1接触。第一源极导电图案SCP1的竖直部分SP可以与虚设竖直半导体图案DVSP的侧壁的一部分接触，并且可以围绕虚设竖直半导体图案DVSP的侧壁的此部分。第一源极导电图案SCP1的水平部分HP可以设置在衬底10的顶表面10U和第二源极导电图案SCP2之间。第一源极导电图案SCP1的水平部分HP可以与衬底10或阱区10W接触。第一源极导电图案SCP1的竖直部分SP可以在虚设竖直半导体图案DVSP的侧壁和衬底10(例如，阱区10W)的侧壁之间以及在虚设竖直半导体图案DVSP的侧壁和第二源极导电图案SCP2的侧壁之间延伸。每个虚设竖直结构DVS可以包括从虚设竖直半导体图案DVSP的底部DVSP_BP延伸到衬底10(或阱区10W)中的接触图案200。
每个虚设竖直结构DVS可以包括设置在虚设竖直半导体图案DVSP和电极结构ST之间的虚设数据存储图案DSPd。虚设数据存储图案DSPd可以沿第一方向D1延伸，并且可以围绕虚设竖直半导体图案DVSP的侧壁。虚设数据存储图案DSPd可以具有顶端和底端开放的管状。虚设数据存储图案DSPd的底表面DSPd_B可以与第一源极导电图案SCP1接触。虚设数据存储图案DSPd可以具有与数据存储图案DSP基本相同的层结构。
每个虚设竖直结构DVS可以包括设置在虚设竖直半导体图案DVSP和衬底10(或阱区10W)之间的虚设残留数据存储图案DSPrd。虚设残留数据存储图案DSPrd可以设置在衬底10或阱区10W中，并且虚设竖直半导体图案DVSP可以通过虚设残留数据存储图案DSPrd与衬底10或阱区10W间隔开。虚设残留数据存储图案DSPrd可以设置在虚设竖直半导体图案DVSP的底表面DVSP_B与衬底10(或阱区10W)之间，并且可以延伸到虚设竖直半导体图案DVSP的侧壁上。虚设数据存储图案DSPd可以与虚设残留数据存储图案DSPrd竖直间隔开。
虚设残留数据存储图案DSPrd的最上表面DSPrd_U可以设置在比衬底10的顶表面10U低的高度(或层级)处。虚设残留数据存储图案DSPrd可以与虚设数据存储图案DSPrd竖直间隔开，第一源极导电图案SCP1的竖直部分SP介于其间。虚设残留数据存储图案DSPrd的最上表面DSPrd_U可以与第一源极导电图案SCP1的竖直部分SP接触。虚设残留数据存储图案DSPrd可以具有与残留数据存储图案DSPr基本相同的层结构。接触图案200可以穿透虚设残留数据存储图案DSPrd的底部，以便连接到衬底10(或阱区10W)。
根据本发明构思的一些实施例，每个虚设竖直结构DVS可以包括从虚设竖直半导体图案DVSP的底部DVSP_BP延伸到衬底10(或阱区10W)中的接触图案200。接触图案200可以与虚设竖直半导体图案DVSP的底部DVSP_BP接触，并且可以连接(例如，电连接)到衬底10(或阱区10W)。接触图案200可以用作虚设竖直半导体图案DVSP中的电荷被放电的路径。在这种情况下，可以最小化/减少可能由虚设竖直半导体图案DVSP中的电荷引起的缺陷(例如，相邻图案(例如，沟槽)的不良轮廓)。因此，可以提供或实现具有优越可靠性的3D半导体存储器件。
图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2中的线I-I′的横截面视图。图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2中的线II-II′的横截面图。在下文中，为了便于说明，可以省略或简要地叙述对参考图1至8和图9A至图9D描述的相同特征的描述。
参照图10A和图10B，可以在衬底10上形成绝缘层11。绝缘层11可以覆盖衬底10的单元阵列区CAR和连接区CNR。例如，绝缘层11可以包括氧化硅层。
参照图11A和图11B，可以在绝缘层11上顺序形成下牺牲图案LSP和掩模图案MP。形成下牺牲图案LSP可以包括在绝缘层11上形成下牺牲层，在下牺牲层上形成掩模图案MP，使用掩模图案MP作为蚀刻掩模来蚀刻下牺牲层以暴露绝缘层11。通过蚀刻工艺，下牺牲图案LSP可以包括暴露绝缘层11的开口OPE。下牺牲图案LSP可以包括相对于绝缘层11具有蚀刻选择性的材料。例如，下牺牲图案LSP可以包括氮化硅、氮氧化硅、碳化硅或硅锗中的至少一种。
参照图12A和图12B，可以在形成下牺牲图案LSP之后去除掩模图案MP。此后，可以在下牺牲图案LSP上顺序形成缓冲绝缘层12和源极导电层SCP。具有基本均匀厚度的缓冲绝缘层12可以共形地覆盖下牺牲图案LSP的顶表面以及由开口OPE暴露的下牺牲图案LSP的侧壁。具有基本均匀厚度的源极导电层SCP可以共形地覆盖下牺牲图案LSP的顶表面和开口OPE的内表面。由于具有基本均匀厚度的源极导电层SCP覆盖开口OPE的内表面，因此源极导电层SCP的顶表面可以包括朝向开口OPE凹进的表面RS。例如，缓冲绝缘层12可以包括氧化硅层。源极导电层SCP可以包括掺杂有N型掺杂剂的多晶硅层。
参照图13A和图13B，可以形成分离层13以覆盖源极导电层SCP的凹进表面RS。形成分离层13可以包括在源极导电层SCP上形成分离层13以及平坦化分离层13以暴露源极导电层SCP的顶表面。分离层13可以包括例如氧化硅。
参照图14A和图14B，可以在源极导电层SCP上交替地堆叠下绝缘层110a和下牺牲层LSL。下牺牲层LSL可以包括相对于下绝缘层110a具有蚀刻选择性的材料。可以在最上面的下牺牲层LSL上形成平坦化绝缘层50。平坦化绝缘层50可以比下绝缘层110a厚，并且可以包括例如氧化硅层。可以在平坦化绝缘层50上交替地堆叠上绝缘层110b和上牺牲层USL。上牺牲层USL可以包括相对于上绝缘层110b具有蚀刻选择性的材料。在一些实施例中，上牺牲层USL可以包括与下牺牲层LSL和下牺牲图案LSP相同的材料。例如，上牺牲层USL和下牺牲层LSL均可以包括氮化硅层，并且上绝缘层110b和下绝缘层110a均可以包括氧化硅层。在下文中，上牺牲层USL和下牺牲层LSL、上绝缘层110b和下绝缘层110a以及平坦化绝缘层50可以被称为模制结构MS。
模制结构MS可以从衬底10的单元阵列区CAR延伸到连接区CNR中/上。上牺牲层USL和上绝缘层110b可以被图案化，使得模制结构MS在连接区CNR上具有阶梯结构的端部。可以形成第一覆盖绝缘层110以覆盖模制结构MS的阶梯结构端部。可以形成隔离绝缘图案105以划分最上面的上牺牲层USL。换言之，通过隔离绝缘图案105，最上面的上牺牲层USL可以被划分成彼此横向间隔开的一对上牺牲层USL。
参照图15A和图15B，可以在单元阵列区CAR上的模制结构MS中形成竖直孔VH，并且可以在连接区CNR上的模制结构MS中形成虚设竖直孔DVH。每个竖直孔VH和虚设竖直孔DVH可以穿透模制结构MS、源极导电层SCP、缓冲绝缘层12、下牺牲图案LSP和绝缘层11，并且可以暴露衬底10的一部分。每个竖直孔VH和虚设竖直孔DVH在平行于衬底10的顶表面10U的方向上可以具有一定的宽度，并且虚设竖直孔DVH的宽度可以大于竖直孔VH的宽度。
可以在模制结构MS上顺序形成数据存储层DSL、竖直半导体层VSL和第一绝缘层162L。数据存储层DSL、竖直半导体层VSL和第一绝缘层162L可以部分地填充每个竖直孔VH和虚设竖直孔DVH，并且可以以基本均匀的厚度覆盖每个竖直孔VH和虚设竖直孔DVH的内表面。在一些实施例中，第一绝缘层162L可以以基本均匀的厚度填充具有相对大宽度的虚设竖直孔DVH和具有相对小宽度的竖直孔VH。在这种情况下，填充每个竖直孔VH的下部的第一绝缘层162L的厚度162L_T1可以大于填充每个虚设竖直孔DVH的下部的第一绝缘层162L的厚度162L_T2。然而，本发明构思的实施例不限于此。
参照图16A和图16B，可以在每个虚设竖直孔DVH中形成凹进区RR。形成凹进区RR可以包括各向异性地蚀刻第一绝缘层162L以在每个竖直孔VH中形成第一绝缘图案162并在每个虚设竖直孔DVH中形成第一虚设绝缘图案162d，以及通过使用第一绝缘图案162和第一虚设绝缘图案162d作为蚀刻掩模来各向异性地蚀刻竖直半导体层VSL和数据存储层DSL。在一些实施例中，第一绝缘图案162可以形成为底端封闭的管状，而第一虚设绝缘图案162d可以形成为底端开放的管状。这可以是因为填充每个竖直孔VH的下部的第一绝缘层162L的厚度162L_T1大于填充每个虚设竖直孔DVH的下部的第一绝缘层162L的厚度162L_T2，和/或因为具有相对大宽度的虚设竖直孔DVH中的第一绝缘层162L的蚀刻速率高于具有相对小宽度的竖直孔VH中的第一绝缘层162L的蚀刻速率。在竖直半导体层VSL和数据存储层DSL的各向异性蚀刻工艺期间，竖直孔VH中的竖直半导体层VSL和数据存储层DSL可以被第一绝缘图案162保护，因此可以不被蚀刻。可以通过蚀刻虚设竖直孔DVH中竖直半导体层VSL和数据存储层DSL未被第一虚设绝缘图案162d覆盖的部分来形成凹进区RR。凹进区RR可以从每个虚设竖直孔DVH延伸到衬底10中。
参照图17A和图17B，可以形成接触图案200以填充凹进区RR。在一些实施例中，形成接触图案200可以包括形成填充凹进区RR及每个竖直孔VH和虚设竖直孔DVH的一部分的导电层，以及从每个竖直孔VH和虚设竖直孔DVH中去除导电层的一部分。导电层可以通过例如湿法蚀刻工艺去除。
参照图18A和图18B，可以形成第二绝缘图案164以填充每个竖直孔VH的剩余部分，并且可以形成第二虚设绝缘图案164d以填充每个虚设竖直孔DVH的剩余部分。形成第二绝缘图案164和第二虚设绝缘图案164d可以包括形成填充竖直孔VH和虚设竖直孔DVH的剩余部分的第二绝缘层，以及平坦化第二绝缘层、竖直半导体层VSL和数据存储层DSL，直到暴露模制结构MS的顶表面。因此，数据存储图案DSP、竖直半导体图案VSP和绝缘图案160可以局部地形成在每个竖直孔VH中。另外，虚设数据存储图案DSPd、虚设竖直半导体图案DVSP和虚设绝缘图案160d可以局部地形成在每个虚设竖直孔DVH中。绝缘图案160可以包括第一绝缘图案162和第二绝缘图案164，虚设绝缘图案160d可以包括第一虚设绝缘图案162d和第二虚设绝缘图案164d。可以在每个竖直孔VH中在竖直半导体图案VSP上形成导电焊盘150，并且可以在每个虚设竖直孔DVH中在虚设竖直半导体图案DVSP上形成虚设导电焊盘150d。
参照图19A和图19B，第二覆盖绝缘层120可以形成在模制结构MS上，并且可以覆盖导电焊盘150和虚设导电焊盘150d的顶表面。可以形成沟槽T以穿透第二覆盖绝缘层120和模制结构MS。沟槽T可以暴露源极导电层SCP的一部分。沟槽T可以沿第二方向D2延伸，并且可以在第三方向D3上彼此间隔开。当虚设竖直半导体图案DVSP充有电荷时，在用于形成沟槽T的蚀刻工艺期间可能出现与虚设竖直半导体图案DVSP相邻的沟槽T的不良轮廓。然而，根据本发明构思的一些实施例，接触图案200可以用作虚设竖直半导体图案DVSP中的电荷被放电的路径，因此可以最小化/减少与虚设竖直半导体图案DVSP相邻的沟槽T的不良轮廓。可以在沟槽T的内表面上形成牺牲间隔物层170。牺牲间隔物层170可以部分地填充每个沟槽T，并且可以以基本均匀的厚度覆盖沟槽T的内表面。牺牲间隔物层170可以包括相对于模制结构MS具有蚀刻选择性的材料。例如，牺牲间隔物层170可以包括多晶硅层。
参照图20A和图20B，可以各向异性地蚀刻牺牲间隔物层170，以在沟槽T的内侧壁上形成牺牲间隔物171。源极导电层SCP和缓冲绝缘层12在每个沟槽T之下的部分可以在牺牲间隔物层170的各向异性蚀刻工艺期间被蚀刻，从而在每个沟槽T中形成暴露下牺牲图案LSP的通孔H。可以通过执行各向同性蚀刻工艺去除由通孔H暴露的下牺牲图案LSP。在一些实施例中，可以去除单元阵列区CAR上的下牺牲图案LSP，以形成暴露数据存储图案DSP的一部分的水平凹进区HR。连接区CNR上的下牺牲图案LSP可以并未通过各向同性蚀刻工艺去除。因此，虚设数据存储图案DSPd可以被下牺牲图案LSP覆盖，水平凹进区HR可以局部地形成在单元阵列区CAR上。
参照图21A和图21B，可以去除数据存储图案DSP被水平凹进区HR暴露的部分，以暴露竖直半导体图案VSP的侧壁的一部分。由于去除了数据存储图案DSP的一部分，因此可以在衬底10中形成残留数据存储图案DSPr。残留数据存储图案DSPr可以与数据存储图案DSP竖直间隔开。去除数据存储图案DSP的一部分可以包括去除绝缘层11的一部分和缓冲绝缘层12的一部分。因此，源极导电层SCP的底表面和衬底10的顶表面可以通过水平凹进区HR暴露。可以通过去除数据存储图案DSP的一部分来形成底切区UC。底切区UC可以是从水平凹进区HR竖直延伸(例如，沿第一方向D1)的空区。底切区UC可以在竖直半导体图案VSP的侧壁和源极导电层SCP的侧壁之间以及在竖直半导体图案VSP的侧壁和衬底10的侧壁之间延伸。底切区UC可以暴露数据存储图案DSP的底表面和残留数据存储图案DSPr的最上表面。
参照图22A和图22B，可以形成侧壁导电层180以填充底切区UC、水平凹进区HR和通孔H的一部分。侧壁导电层180可以是掺杂有掺杂剂的半导体层，例如，掺杂有N型掺杂剂的多晶硅层。侧壁导电层180可以以基本均匀的厚度覆盖通孔H的内表面，并且可以并未完全填充通孔H。侧壁导电层180可以与竖直半导体图案VSP的侧壁和衬底10的顶表面直接接触。
参照图23A和图23B，可以对侧壁导电层180执行各向同性蚀刻工艺，以在底切区UC和水平凹进区HR中形成第一源极导电图案SCP1。牺牲间隔物171可以在侧壁导电层180的各向同性蚀刻工艺中被蚀刻，因此可以形成暴露模制结构MS的侧壁的栅极隔离区GIR。源极导电层SCP可以在侧壁导电层180的各向同性蚀刻工艺中被蚀刻，因此可以形成第二源极导电图案SCP2。第一源极导电图案SCP1和第二源极导电图案SCP2可以被称为源极结构SC。栅极隔离区GIR可以暴露模制结构MS的侧壁、源极结构SC的侧壁和衬底10的顶表面。在一些实施例中，连接区CNR上的下牺牲图案LSP、绝缘层11和缓冲绝缘层12可以替换为第一源极导电图案SCP1，与图23B不同。在这种情况下，第一源极导电图案SCP1可以沿第二方向D2从单元阵列区CAR延伸到连接区CNR中/上，并且可以在衬底10的连接区CNR上设置在第二源极导电图案SCP2和衬底10之间。在这种情况下，虚设竖直半导体图案DVSP的下部的侧壁可以与第一源极导电图案SCP1接触，如参考图9D所述。
参照图24A和图24B，可以去除由栅极隔离区GIR暴露的下牺牲层LSL和上牺牲层USL。因此，可以在下绝缘层110a之间和上绝缘层110b之间形成栅极区GR。形成栅极区GR可以包括各向同性地蚀刻下牺牲层LSL和上牺牲层USL。每个栅极区GR可以从对应的栅极隔离区GIR水平延伸，并且可以暴露每个数据存储图案DSP和虚设数据存储图案DSPd的侧壁的一部分。此后，可以形成栅电极EGE、GGE、CGE和SGE以分别填充栅极区GR。
再次参照图3和图4，可以分别在栅极隔离区GIR中形成公共源极插塞CSP，并且可以在栅极隔离区GIR中形成侧壁绝缘间隔物SS。公共源极插塞CSP和侧壁绝缘间隔物SS可以局部地形成在栅极隔离区GIR中。可以在第二覆盖绝缘层120中形成第一接触部125，以便连接到导电焊盘150。可以在第二覆盖绝缘层120上形成层间绝缘层130，以覆盖公共源极插塞CSP的顶表面。可以在层间绝缘层130中形成第二接触部135，以便连接到第一接触部125。可以在层间绝缘层130上形成位线BL。
图25是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2中的线II-II’的横截面视图。此后，为了便于说明，将主要叙述图25与参考图10A至图24B描述的上述实施例之间的不同。
参照图18A和图25，可以形成接触图案200以填充凹进区RR。可以形成第二绝缘图案164以填充每个竖直孔VH的剩余部分，并且可以形成第二虚设绝缘图案164d以填充每个虚设竖直孔DVH的剩余部分。在一些实施例中，第二虚设绝缘图案164d和接触图案200可以包括相同的材料，并且可以彼此接触以构成一个整体，如参考图9B所述。形成接触图案200、第二绝缘图案164和第二虚设绝缘图案164d可以包括形成填充凹进区RR及竖直孔VH和虚设竖直孔DVH的剩余部分的绝缘层，以及平坦化绝缘层、竖直半导体层VSL和数据存储层DSL，直到暴露模制结构MS的顶表面。
图26和图27是示出了根据本发明构思的一些实施例的制造3D半导体存储器件的方法的对应于图2中的线II-II’的横截面视图。此后，为了便于说明，将主要叙述图26和图27与参考图10A至图24B描述的上述实施例之间的不同。
参照图17A和图26，可以形成接触图案的第一部分200a以部分地填充凹进区RR。在一些实施例中，形成接触图案的第一部分200a可以包括形成填充每个竖直孔VH和虚设竖直孔DVH的一部分并以基本均匀的厚度覆盖凹进区RR的内表面的导电层，以及从每个竖直孔VH和虚设竖直孔DVH去除导电层的一部分。导电层可以通过例如湿法蚀刻工艺去除。
参照图18A和图27，可以形成接触图案的第二部分200b以填充凹进区RR的剩余部分。第一部分200a和第二部分200b可以构成接触图案200。可以形成第二绝缘图案164以填充每个竖直孔VH的剩余部分，并且可以形成第二虚设绝缘图案164d以填充每个虚设竖直孔DVH的剩余部分。在一些实施例中，第二虚设绝缘图案164d和接触图案200的第二部分200b可以包括相同的材料，并且可以彼此接触以构成一个整体，如参考图9C所述。形成接触图案200的第二部分200b、第二绝缘图案164和第二虚设绝缘图案164d可以包括形成填充竖直孔VH、虚设竖直孔DVH和凹进区RR的剩余部分的绝缘层，以及平坦化绝缘层、竖直半导体层VSL和数据存储层DSL，直到暴露模制结构MS的顶表面。
根据本发明构思的一些实施例，可以最小化/减少由于虚设竖直半导体图案中的电荷而可能发生的缺陷(例如，相邻图案的不良轮廓)。因此，可以提供或实现具有优越可靠性的3D半导体存储器件。
虽然已经参考示例实施例描述了本发明构思，但是对于本领域技术人员来说显而易见的是，在不脱离本发明构思的范围的情况下，可以进行各种改变和修改。因此，应该理解，上述实施例不是限制性的，而是说明性的。因此，本发明构思的范围应由所附权利要求及其等同物的最宽泛的可允许解释来确定，而不应受前述描述的约束或限制。

Claims (25)

1.一种三维3D半导体存储器件，包括：
衬底；
所述衬底上的电极结构，所述电极结构包括沿相对于所述衬底的顶表面竖直的第一方向堆叠的栅电极，所述栅电极包括电极焊盘区；以及
穿透一个电极焊盘区的虚设竖直结构，
其中所述虚设竖直结构包括：
基本沿所述第一方向延伸的虚设竖直半导体图案；以及
延伸到所述衬底中并与所述虚设竖直半导体图案的一部分相接触的接触图案。
2.根据权利要求1所述的3D半导体存储器件，还包括所述衬底和所述电极结构之间的源极导电图案。
3.根据权利要求2所述的3D半导体存储器件，其中所述虚设竖直半导体图案穿透所述一个电极焊盘区，穿透所述一个电极焊盘区下的所述源极导电图案，并且延伸到所述衬底中。
4.根据权利要求3所述的3D半导体存储器件，
其中所述虚设竖直结构在平行于所述衬底的所述顶表面的第二方向上比下述竖直结构宽，所述竖直结构穿透在所述第二方向上与电极焊盘区间隔开的所述电极结构的一部分。
5.根据权利要求4所述的3D半导体存储器件，其中所述虚设竖直半导体图案与所述衬底间隔开，虚设数据存储图案介于所述虚设竖直半导体图案与所述衬底之间。
6.根据权利要求5所述的3D半导体存储器件，其中所述虚设数据存储图案的底部位于所述虚设竖直半导体图案的底表面和所述衬底之间。
7.根据权利要求5所述的3D半导体存储器件，其中所述虚设数据存储图案在所述虚设竖直半导体图案和所述电极结构之间以及在所述虚设竖直半导体图案和所述源极导电图案之间基本沿所述第一方向延伸。
8.根据权利要求7所述的3D半导体存储器件，其中所述虚设数据存储图案的顶端和底端是开放的。
9.根据权利要求1所述的3D半导体存储器件，其中所述虚设竖直结构还包括：
所述接触图案上和所述虚设竖直半导体图案的内侧壁上的虚设绝缘图案。
10.根据权利要求9所述的3D半导体存储器件，其中所述接触图案包括导电材料和绝缘材料中的至少一种。
11.根据权利要求9所述的3D半导体存储器件，
其中所述接触图案包括与所述虚设绝缘图案的材料不同的材料，
其中所述虚设绝缘图案与所述接触图案的顶表面接触，以及
其中所述虚设竖直半导体图案与所述接触图案的侧壁接触。
12.根据权利要求9所述的3D半导体存储器件，
其中所述接触图案包括：与所述虚设竖直半导体图案的所述底部接触的第一部分；以及与所述虚设竖直半导体图案间隔开的第二部分，所述第一部分介于所述第二部分与所述虚设竖直半导体图案之间，
其中所述第一部分包括与所述虚设绝缘图案的材料不同的材料，所述第二部分包括与所述虚设绝缘图案相同的材料。
13.根据权利要求12所述的3D半导体存储器件，其中所述虚设绝缘图案和所述接触图案的所述第二部分彼此接触，以提供一个整体。
14.一种三维3D半导体存储器件，包括：
包括单元阵列区和连接区的衬底；
所述衬底上的电极结构，所述电极结构包括沿相对于所述衬底的顶表面竖直的第一方向堆叠的栅电极，所述栅电极包括在所述连接区上的电极焊盘区；
所述单元阵列区上穿透所述电极结构的竖直半导体图案；
所述连接区上穿透一个电极焊盘区的虚设竖直半导体图案；以及
从所述虚设竖直半导体图案的一部分延伸到所述衬底中的接触图案。
15.根据权利要求14所述的3D半导体存储器件，其中所述竖直半导体图案和所述虚设竖直半导体图案均延伸到所述衬底中，所述3D半导体存储器件还包括：
所述竖直半导体图案和所述衬底之间的残留数据存储图案；以及
所述虚设竖直半导体图案和所述衬底之间的虚设数据存储图案，
其中所述接触图案穿透所述虚设数据存储图案的一部分，以连接到所述衬底。
16.根据权利要求15所述的3D半导体存储器件，
其中所述竖直半导体图案通过所述残留数据存储图案与所述衬底电隔离，以及
其中所述虚设竖直半导体图案通过所述接触图案连接到所述衬底。
17.根据权利要求15所述的3D半导体存储器件，还包括：
所述竖直半导体图案和所述电极结构之间的数据存储图案，
其中所述数据存储图案在所述第一方向上与所述残留数据存储图案竖直间隔开。
18.根据权利要求14所述的3D半导体存储器件，还包括：
所述衬底和所述电极结构之间的源极导电图案，
其中所述虚设竖直半导体图案在平行于所述衬底的所述顶表面的第二方向上比所述竖直半导体图案宽。
19.根据权利要求18所述的3D半导体存储器件，还包括：
所述虚设竖直半导体图案与所述衬底之间的虚设数据存储图案，
其中所述虚设数据存储图案在所述虚设竖直半导体图案和所述源极导电图案之间以及在所述虚设竖直半导体图案和所述电极结构之间延伸。
20.根据权利要求18所述的3D半导体存储器件，还包括：
所述接触图案上和所述虚设竖直半导体图案的内侧壁上的虚设绝缘图案。
21.根据权利要求20所述的3D半导体存储器件，其中所述接触图案的至少一部分包括与所述虚设绝缘图案相同的材料，并且与所述虚设绝缘图案接触，成一个整体。
22.根据权利要求20所述的3D半导体存储器件，其中所述接触图案的至少一部分包括导电材料，并且与所述虚设竖直半导体图案接触。
23.一种三维3D半导体存储器件，包括：
衬底；
所述衬底上的电极结构，所述电极结构包括沿相对于所述衬底的顶表面竖直的第一方向堆叠的栅电极，所述栅电极包括电极焊盘区；
所述衬底和所述电极结构之间的源极导电图案；
穿透一个电极焊盘区、穿透所述一个电极焊盘区下的所述源极导电图案并且延伸到所述衬底中的虚设竖直半导体图案；
所述虚设竖直半导体图案和所述衬底之间的虚设数据存储图案；以及
穿透所述虚设数据存储图案的底部以电连接到所述衬底的接触图案。
24.根据权利要求23所述的3D半导体存储器件，其中所述接触图案与所述虚设竖直半导体图案的底部接触。
25.根据权利要求23所述的3D半导体存储器件，还包括：
所述接触图案上和所述虚设竖直半导体图案的内侧壁上的虚设绝缘图案。
CN201911014685.4A 2018-12-21 2019-10-23 三维半导体存储器件 Pending CN111354731A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0167569 2018-12-21
KR1020180167569A KR20200078784A (ko) 2018-12-21 2018-12-21 3차원 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
CN111354731A true CN111354731A (zh) 2020-06-30

Family

ID=71098849

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911014685.4A Pending CN111354731A (zh) 2018-12-21 2019-10-23 三维半导体存储器件

Country Status (3)

Country Link
US (2) US11404429B2 (zh)
KR (1) KR20200078784A (zh)
CN (1) CN111354731A (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200080464A (ko) * 2018-12-26 2020-07-07 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220082619A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20230082375A (ko) * 2021-12-01 2023-06-08 삼성전자주식회사 집적회로 소자

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4691124B2 (ja) * 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8193054B2 (en) * 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120047325A (ko) * 2010-11-01 2012-05-11 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US9041090B2 (en) * 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
KR102091729B1 (ko) * 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9455267B2 (en) * 2014-09-19 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device having nonlinear control gate electrodes and method of making thereof
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9437543B2 (en) * 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion
KR20160109971A (ko) 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160276353A1 (en) * 2015-03-18 2016-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
KR102532496B1 (ko) 2015-10-08 2023-05-17 삼성전자주식회사 3차원 반도체 메모리 장치
KR102485088B1 (ko) 2015-11-10 2023-01-05 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9728547B1 (en) * 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US10134752B2 (en) * 2016-06-22 2018-11-20 Samsung Electronics Co., Ltd. Memory device
US9917093B2 (en) * 2016-06-28 2018-03-13 Sandisk Technologies Llc Inter-plane offset in backside contact via structures for a three-dimensional memory device
US10103161B2 (en) * 2016-06-28 2018-10-16 Sandisk Technologies Llc Offset backside contact via structures for a three-dimensional memory device
KR102606822B1 (ko) * 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9576967B1 (en) 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
KR102629454B1 (ko) * 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US10008570B2 (en) 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US9978766B1 (en) 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
KR20180053918A (ko) 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180061554A (ko) 2016-11-29 2018-06-08 삼성전자주식회사 3차원 반도체 메모리 장치
KR20180071100A (ko) 2016-12-19 2018-06-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US10074666B2 (en) 2017-01-09 2018-09-11 Sandisk Technologies Llc Three-dimensional memory device with enhanced mechanical stability semiconductor pedestal and method of making thereof
KR102353929B1 (ko) * 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102368932B1 (ko) * 2017-06-01 2022-03-02 삼성전자주식회사 반도체 메모리 장치
KR102427324B1 (ko) * 2017-07-25 2022-07-29 삼성전자주식회사 3차원 반도체 메모리 장치
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102631939B1 (ko) * 2018-02-07 2024-02-02 삼성전자주식회사 3차원 반도체 메모리 장치
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10971507B2 (en) * 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US20230165003A1 (en) * 2018-03-13 2023-05-25 SK Hynix Inc. Manufacturing method of semiconductor device
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
KR102629202B1 (ko) * 2018-04-23 2024-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624619B1 (ko) * 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624170B1 (ko) * 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
US10347654B1 (en) * 2018-05-11 2019-07-09 Sandisk Technologies Llc Three-dimensional memory device employing discrete backside openings and methods of making the same
KR20190132834A (ko) * 2018-05-21 2019-11-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR102641737B1 (ko) * 2018-06-21 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612408B1 (ko) * 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
US10665607B1 (en) * 2019-01-18 2020-05-26 Sandisk Technologies Llc Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
US10937800B2 (en) * 2019-03-13 2021-03-02 Sandisk Technologies Llc Three-dimensional memory device with on-axis self-aligned drain-select-level isolation structure and methods of manufacturing the same
KR20200119958A (ko) * 2019-04-10 2020-10-21 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200127106A (ko) * 2019-04-30 2020-11-10 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200132136A (ko) * 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102637645B1 (ko) * 2019-05-17 2024-02-19 삼성전자주식회사 반도체 장치
US11018152B2 (en) * 2019-07-05 2021-05-25 Sandisk Technologies Llc Method for etching bottom punch-through opening in a memory film of a multi-tier three-dimensional memory device
KR20210016215A (ko) * 2019-08-02 2021-02-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210027771A (ko) * 2019-09-03 2021-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20210028521A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 수직형 비휘발성 메모리 장치 및 수직형 비휘발성 메모리 장치의 프로그램 방법
KR20210029871A (ko) * 2019-09-06 2021-03-17 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR20210031022A (ko) * 2019-09-10 2021-03-19 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210037053A (ko) * 2019-09-26 2021-04-06 삼성전자주식회사 반도체 장치
KR20210045538A (ko) * 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
US11069707B2 (en) * 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
KR20210059072A (ko) * 2019-11-13 2021-05-25 삼성전자주식회사 반도체 장치
KR20210058562A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20210063527A (ko) * 2019-11-22 2021-06-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210079087A (ko) * 2019-12-19 2021-06-29 삼성전자주식회사 수직형 메모리 장치
KR20210092363A (ko) * 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210093412A (ko) * 2020-01-17 2021-07-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210095390A (ko) * 2020-01-23 2021-08-02 삼성전자주식회사 폴리 실리콘과 메탈을 포함하는 워드 라인을 갖는 3차원 메모리 소자 및 이의 제조 방법
US11355496B2 (en) * 2020-01-31 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. High-density 3D-dram cell with scaled capacitors
KR20210125152A (ko) * 2020-04-07 2021-10-18 삼성전자주식회사 반도체 소자
KR20210124836A (ko) * 2020-04-07 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210132970A (ko) * 2020-04-28 2021-11-05 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 이의 제조 방법
KR20210142457A (ko) * 2020-05-18 2021-11-25 삼성전자주식회사 3차원 반도체 메모리 소자
KR20220019901A (ko) * 2020-08-10 2022-02-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220021091A (ko) * 2020-08-13 2022-02-22 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220048747A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220082613A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20220140917A (ko) * 2021-04-09 2022-10-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220156679A (ko) * 2021-05-17 2022-11-28 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220167688A (ko) * 2021-06-14 2022-12-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20230083767A (ko) * 2021-12-03 2023-06-12 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230116272A (ko) * 2022-01-28 2023-08-04 삼성전자주식회사 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
US20230328976A1 (en) * 2022-04-07 2023-10-12 Sandisk Technologies Llc Three-dimensional memory device containing source rails and method of making the same
KR20230164431A (ko) * 2022-05-25 2023-12-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Also Published As

Publication number Publication date
US11968836B2 (en) 2024-04-23
KR20200078784A (ko) 2020-07-02
US11404429B2 (en) 2022-08-02
US20200203370A1 (en) 2020-06-25
US20220310652A1 (en) 2022-09-29

Similar Documents

Publication Publication Date Title
CN110634874B (zh) 三维半导体存储器件
KR102631939B1 (ko) 3차원 반도체 메모리 장치
KR102624619B1 (ko) 3차원 반도체 메모리 장치
KR102589594B1 (ko) 반도체 메모리 소자
KR102505240B1 (ko) 3차원 반도체 메모리 장치
KR102624170B1 (ko) 3차원 반도체 메모리 장치
US10177164B2 (en) Semiconductor device
KR102533145B1 (ko) 3차원 반도체 메모리 장치
KR102370618B1 (ko) 반도체 장치 및 그 제조 방법
KR102611438B1 (ko) 반도체 메모리 소자
KR101868799B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR102008422B1 (ko) 비휘발성 메모리 장치 및 그 제조 방법
US11968836B2 (en) Three-dimensional semiconductor memory devices
KR102619875B1 (ko) 유전체 층을 포함하는 반도체 소자
KR20190132834A (ko) 3차원 반도체 메모리 장치 및 이의 제조 방법
KR20200127106A (ko) 3차원 반도체 메모리 장치
KR20130005434A (ko) 불휘발성 메모리 소자
CN112310096A (zh) 半导体装置
US11950417B2 (en) Semiconductor device
US11737273B2 (en) Three-dimensional semiconductor memory devices
CN112542467A (zh) 半导体存储器件和制造该半导体存储器件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination