KR20220082619A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 제1 소스막; 제2 소스막; 상기 제1 소스막과 상기 제2 소스막의 사이에 부분적으로 개재된 제1 절연성 보호막; 상기 제2 소스막 상에 위치된 게이트 구조물; 상기 게이트 구조물, 상기 제2 소스막 및 상기 제1 절연성 보호막을 관통하고, 상기 제1 소스막과 연결된 소스 콘택 구조를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 소스막; 제2 소스막; 상기 제1 소스막과 상기 제2 소스막의 사이에 부분적으로 개재된 제1 절연성 보호막; 상기 제2 소스막 상에 위치된 게이트 구조물; 상기 게이트 구조물, 상기 제2 소스막 및 상기 제1 절연성 보호막을 관통하고, 상기 제1 소스막과 연결된 소스 콘택 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 구조; 게이트 구조물; 상기 소스 구조와 상기 게이트 구조물의 사이에 개재된 층간 절연막; 및 상기 게이트 구조물 및 상기 층간 절연막을 관통하고, 상기 소스 구조와 연결된 소스 콘택 구조를 포함할 수 있고, 상기 소스 콘택 구조는 상기 게이트 구조물을 관통하는 제1 부분, 상기 층간 절연막을 관통하는 제2 부분 및 상기 소스 구조를 관통하는 제3 부분을 포함하고, 상기 제3 부분이 상기 제1 부분에 비해 넓은 폭을 갖고, 상기 제3 부분의 내부에 보이드를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 제1 소스막을 형성하는 단계; 상기 제1 소스막 상에 제1 절연성 보호막을 형성하는 단계; 상기 제1 절연성 보호막 상에 희생 구조를 형성하는 단계; 상기 희생 구조 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하는 제1 개구부를 형성하는 단계; 상기 희생 구조를 제거하여 상기 제1 개구부와 연결된 제2 개구부를 형성하는 단계; 상기 제1 절연성 보호막을 관통하고 상기 제1 소스막을 노출시키는 제3 개구부를 형성하는 단계; 상기 제2 개구부 및 상기 제3 개구부 내에 제2 소스막을 형성하는 단계; 및 상기 제1 개구부를 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계를 포함할 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 4a, 도 4b, 도 5a, 도 5b 도 6 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 17a 내지 도 17e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 18a 내지 도 18f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 22는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 23은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 소스 구조(S), 게이트 구조물(GST) 및 소스 콘택 구조(SCT)를 포함할 수 있다. 반도체 장치는 층간 절연막(16), 제2 절연성 보호막(22) 또는 채널 구조(CH)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
소스 구조(S)는 제1 소스막(S1) 및 제2 소스막(S2)을 포함할 수 있고, 제1 절연성 보호막(21)을 더 포함할 수 있다. 제1 소스막(S1)은 제1 막(11)을 포함할 수 있다. 제1 막(11)은 폴리실리콘막이거나, 텅스텐, 몰리브덴 등의 금속막일 수 있다. 제2 소스막(S2)은 제2 막(12), 제3 막(13) 또는 제4 막(14)을 포함하거나, 이들을 조합하여 포함할 수 있다. 제4 막(14)이 제2 막(12)과 제3 막(13)의 사이에 개재될 수 있다. 제2 막(12), 제3 막(13) 또는 제4 막(14)은 폴리실리콘막이거나, 텅스텐, 몰리브덴 등의 금속막일 수 있다.
제1 소스막(S1) 또는 제2 소스막(S2)은 도펀트를 포함할 수 있다. 도펀트는 N타입 불순물을 포함하거나, P타입 불순물을 포함할 수 있다. 제1 소스막(S1)의 도펀트 농도와 제2 소스막(S2)의 도펀트 농도는 실질적으로 동일하거나 상이할 수 있다. 제2 내지 제4 막들(12~14)의 도펀트 농도들은 실질적으로 동일하거나 상이할 수 있다.
제1 절연성 보호막(21)은 제1 소스막(S1)과 제2 소스막(S2)의 사이에 부분적으로 개재될 수 있다. 제1 절연성 보호막(21)은 제조 과정에서 제1 소스막(S1)을 보호하기 위한 것일 수 있다. 제1 절연성 보호막(21)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
제1 절연성 보호막(21)은 채널 구조(CH)의 측벽으로부터 이격될 수 있다. 소스 콘택 구조(SCT)의 주변에서는 제1 소스막(S1)과 제2 소스막(S2)의 사이에 제1 절연성 보호막(21)이 개재될 수 있다. 채널 구조(CH)의 주변에서는 제1 소스막(S1)과 제2 소스막(S2)의 사이에 제1 절연성 보호막(21)이 개재되지 않을 수 있다. 채널 구조(CH)의 주변에서, 제2 소스막(S2)이 제1 절연성 보호막(21)을 관통하여 제1 소스막과 전기적으로 연결될 수 있다.
게이트 구조물(GST)은 소스 구조(S) 상에 위치될 수 있다. 게이트 구조물(GST)은 교대로 적층된 도전막들(17) 및 절연막들(18)을 포함할 수 있다. 게이트 구조물(GST)의 최하부막은 절연막(18)이거나 도전막(17)일 수 있다. 도전막들(17)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 도전막들(17)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(18)은 적층된 도전막들(17)을 상호 절연시키기 위한 것이다. 절연막들(18)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
층간 절연막(16)은 소스 구조(S)와 게이트 구조물(GST)의 사이에 개재될 수 있다. 실시예로서, 제2 소스막(S2)과 게이트 구조물(GST)의 사이에 층간 절연막(16)이 개재될 수 있다. 층간 절연막(16)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 실시예로서, 층간 절연막(16)은 실리콘 산화막을 포함할 수 있다.
채널 구조(CH)는 게이트 구조물(GST), 층간 절연막(16), 제2 소스막(S2) 및 제1 절연성 보호막(21)을 관통할 수 있고, 제1 소스막(S1)까지 확장될 수 있다. 채널 구조(CH)는 채널막(24)을 포함할 수 있고, 채널막(24)은 게이트 구조물(GST), 층간 절연막(16), 제2 소스막(S2) 및 제1 절연성 보호막(21)을 관통할 수 있다. 제2 소스막(S2)이 메모리막(23)을 관통하여 채널막(24)과 직접 연결될 수 있다. 채널막(24)은 실리콘, 저마늄, 나노 구조 등의 반도체 물질을 포함할 수 있다.
채널 구조(CH)는 메모리막(23) 또는 절연 코어(25)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 메모리막(23)은 채널막(24)과 도전막들(17)의 사이에 개재될 수 있다. 실시예로서, 메모리막(23)은 채널막(24)의 측벽을 감싸도록 형성될 수 있다. 메모리막(23)은 터널절연막, 데이터 저장막 또는 블로킹막을 포함하거나, 이들을 조합하여 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물, 가변 저항 물질, 상변화 물질 등을 포함하거나, 이들을 조합하여 포함할 수 있다. 절연 코어(25)는 채널막(24) 내에 형성될 수 있다. 절연 코어(25)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
소스 콘택 구조(SCT)는 게이트 구조물(GST), 층간 절연막(16), 제2 소스막(S2) 및 제1 절연성 보호막(21)을 관통할 수 있다. 소스 콘택 구조(SCT)는 제1 소스막(S1)과 연결될 수 있다. 소스 콘택 구조(SCT)는 도전 물질을 포함하거나, 절연 물질을 포함하거나, 이들을 조합하여 포함할 수 있다.
제2 절연성 보호막(22)은 소스 콘택 구조(SCT)와 소스 구조(S)의 사이에 개재될 수 있다. 실시예로서, 제2 절연성 보호막(22)은 소스 콘택 구조(SCT)와 제2 소스막(S2)의 사이에 개재될 수 있다. 실시예로서, 제2 절연성 보호막(22)은 절연 스페이서(26)와 제2 소스막(S2)의 사이에 개재될 수 있고, 절연 스페이서(26)와 제1 절연성 보호막(21)의 사이로 확장될 수 있다. 실시예로서, 제2 절연성 보호막(22)은 절연 스페이서(26)와 제2 소스막(S2)의 사이에 개재되고, 절연 스페이서(26)와 제1 절연성 보호막(21)의 사이에는 개재되지 않을 수 있다. 제2 절연성 보호막(22)은 제1 소스막(S1)으로부터 이격될 수 있다.
제2 절연성 보호막(22)은 제조 과정에서 제1 소스막(S1) 또는 제2 소스막(S2)을 보호하거나, 제1 소스막(S1) 및 제2 소스막(S2)을 보호하기 위한 것일 수 있다. 제2 절연성 보호막(22)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
도 1a를 참조하면, 소스 콘택 구조(SCT)는 도전성 소스 콘택막(27) 및 절연 스페이서(26)를 포함할 수 있다. 도전성 소스 콘택막(27)은 제2 절연성 보호막(22) 및 제1 절연성 보호막(21)을 관통할 수 있고, 제1 소스막(S1)과 전기적으로 연결될 수 있다. 절연 스페이서(26)는 도전성 소스 콘택막(27)과 도전막들(17)을 상호 절연시키기 위한 것일 수 있다. 실시예로서, 절연 스페이서(26)는 도전성 소스 콘택막(27)의 측벽을 감싸도록 형성될 수 있다.
절연 스페이서(26)는 제1 부분(26_P1), 제2 부분(26_P2) 및 제3 부분(26_P3)을 포함할 수 있다. 제1 부분(26_P1)은 도전성 소스 콘택막(27)과 게이트 구조물(GST)의 사이에 개재될 수 있다. 제2 부분(26_P2)은 도전성 소스 콘택막(27)과 층간 절연막(16)의 사이에 개재될 수 있다. 제3 부분(26_P3)은 도전성 소스 콘택막(27)과 제2 소스막(S2)의 사이에 개재될 수 있다. 제1 부분(26_P1)의 폭(W1), 제2 부분(26_P2)의 폭(W2) 및 제3 부분(26_P3)의 폭(W3)은 실질적으로 동일하거나, 상이할 수 있다. 제2 부분(26_P2)의 폭(W2)이 제1 부분(26_P1)의 폭(W1)에 비해 넓을 수 있다. 제3 부분(26_P3)의 폭(W3)이 제1 부분(26_P1)의 폭(W1)에 비해 넓을 수 있다. 제3 부분(26_P3)의 폭(W3)이 제2 부분(26_P2)의 폭(W2)에 비해 좁을 수 있다.
참고로, 도 1a에서는 도전성 소스 콘택막(27)이 제1 방향(I)의 폭 및 제3 방향(III)의 길이를 갖고, 균일한 폭을 갖는 형태로 도시하였으나 폭이 변경되는 것도 가능하다. 도 1a에서는 절연 스페이서(26)가 제1 내지 제3 폭들(W1~W3)을 갖는 형태로 도시하였으나, 균일한 폭을 갖는 것도 가능하다. 실시예로서, 소스 콘택막(27)이 제2 부분(26_P2) 또는 제3 부분(26_P3)에 대응하는 부분에서 제1 부분(26_P1)에 대응하는 부분에 비해 넓은 폭을 가질 수 있다. 또한, 소스 콘택막(27)이 넓은 폭을 갖는 부분에 위치된 보이드를 포함할 수 있다.
도 1b를 참조하면, 소스 콘택 구조(SCT)는 절연성 물질로 형성될 수 있다. 소스 콘택 구조(SCT)는 절연막(28)을 포함할 수 있다. 절연막(28)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
절연막(28)은 제1 부분(28_P1), 제2 부분(28_P2) 및 제3 부분(28_P3)을 포함할 수 있고, 제4 부분(28_P4)을 더 포함할 수 있다. 제1 부분(28_P1)은 게이트 구조물(GST)을 관통하는 부분일 수 있다. 제2 부분(28_P2)은 층간 절연막(16)을 관통하는 부분일 수 있다. 제3 부분(28_P3)은 제2 소스막(S2)을 관통하는 부분일 수 있다. 제4 부분(28_P4)은 제2 절연성 보호막(22) 및 제1 절연성 보호막(21)을 관통하는 부분일 수 있다. 제4 부분(28_P4)은 제1 소스막(S1)과 연결될 수 있다. 실시예로서, 절연막(28)이 제4 부분(28_P4)을 포함하지 않고, 제2 절연성 보호막(22)이 절연막(28)의 하면을 감싸도록 형성될 수 있다. 이러한 경우, 절연막(28)이 제1 소스막(S1) 및 제1 절연성 보호막(21)으로부터 이격될 수 있다.
제1 부분(26_P1)의 폭(W1'), 제2 부분(26_P2)의 폭(W2') 및 제3 부분(26_P3)의 폭(W3')은 실질적으로 동일하거나, 상이할 수 있다. 제2 부분(28_P2)의 폭(W2')이 제1 부분(28_P1)의 폭(W1')에 비해 넓을 수 있다. 제3 부분(28_P3)의 폭(W3')이 제1 부분(28_P1)의 폭(W1')에 비해 넓을 수 있다. 제3 부분(28_P3)의 폭(W3')이 제2 부분(28_P2)의 폭(W2')에 비해 좁을 수 있다. 제4 부분(28_P4)의 폭(W4')이 제1 부분(28_P1), 제2 부분(28_P2) 또는 제3 부분(28_P3)에 비해 좁을 수 있다. 실시예로서, 제2 부분(28_P2) 및 제3 부분(28_P3)이 제1 부분(28_P1) 및 제4 부분(28_P4)에 비해 넓은 폭을 갖는 경우, 제2 부분(28_P2) 또는 제3 부분(28_P3)이 내부에 보이드를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 채널 구조(CH)와 도전막들(17)이 교차된 부분에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 채널 구조(CH)를 따라 메모리 셀들이 적층될 수 있다. 또한, 제조 과정에서 제1 소스막(S1) 및 제2 소스막(S2)이 손상되는 것을 방지할 수 있고, 제1 소스막(S1) 및 제2 소스막(S2)이 실질적으로 플랫한 표면을 가질 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a 및 도 2b를 참조하면, 반도체 장치는 소스 구조(S'), 게이트 구조물(GST) 및 소스 콘택 구조(SCT)를 포함할 수 있다. 반도체 장치는 층간 절연막(16), 제2 절연성 보호막(22) 또는 채널 구조(CH)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
소스 구조(S')는 제1 소스막(S1) 및 제2 소스막(S2')을 포함할 수 있다. 제1 소스막(S1)은 제1 막(11)을 포함할 수 있다. 제1 막(11)은 폴리실리콘막이거나, 텅스텐, 몰리브덴 등의 금속막일 수 있다. 제2 소스막(S2')은 제3 막(13) 또는 제4 막(14)을 포함하거나, 이들을 조합하여 포함할 수 있다. 제4 막(14)이 제1 막(11)과 제3 막(13)의 사이에 개재될 수 있다. 제3 막(13) 또는 제4 막(14)은 폴리실리콘막이거나, 텅스텐, 몰리브덴 등의 금속막일 수 있다.
게이트 구조물(GST)은 소스 구조(S') 상에 위치될 수 있다. 게이트 구조물(GST)은 교대로 적층된 도전막들(17) 및 절연막들(18)을 포함할 수 있다. 층간 절연막(16)은 소스 구조(S')와 게이트 구조물(GST)의 사이에 개재될 수 있다.
채널 구조(CH)는 게이트 구조물(GST), 층간 절연막(16) 및 제2 소스막(S2')을 관통할 수 있고, 제1 소스막(S1)까지 확장될 수 있다. 채널 구조(CH)는 채널막(24)을 포함할 수 있다. 채널 구조(CH)는 메모리막(23) 또는 절연 코어(25)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
소스 콘택 구조(SCT)는 게이트 구조물(GST), 층간 절연막(16) 및 제2 소스막(S2')을 관통할 수 있다. 소스 콘택 구조(SCT)는 제1 소스막(S1)과 연결될 수 있다.
제2 절연성 보호막(22)은 소스 콘택 구조(SCT)와 소스 구조(S')의 사이에 개재될 수 있다. 실시예로서, 제2 절연성 보호막(22)은 소스 콘택 구조(SCT)와 제1 소스막(S1)의 사이 및 소스 콘택 구조(SCT)와 제2 소스막(S2')의 사이에 개재될 수 있다. 제2 절연성 보호막(22)은 제1 소스막(S1)과 접할 수 있다.
도 2a를 참조하면, 소스 콘택 구조(SCT)는 도전성 소스 콘택막(27) 및 절연 스페이서(26)를 포함할 수 있다. 도전성 소스 콘택막(27)은 제2 절연성 보호막(22)을 관통할 수 있고, 제1 소스막(S1)과 전기적으로 연결될 수 있다. 도전성 소스 콘택막(27)은 게이트 구조물(GST)을 관통하는 부분에 비해 층간절연막(16)을 관통하는 부분 또는 소스 구조(S')를 관통하는 부분에서 더 넓은 폭을 가질 수 있다. 또한, 도전성 소스 콘택막(27)은 상대적으로 넓은 폭을 갖는 부분에 보이드(V)를 포함할 수 있다. 보이드(V)는 도전 물질이 채워지지 않은 빈 공간으로, 공기 등이 채워질 수 있다.
도 2b를 참조하면, 소스 콘택 구조(SCT)는 절연막(28)을 포함할 수 있다. 절연막(28)은 게이트 구조물(GST)을 관통하는 부분에 비해 층간절연막(16)을 관통하는 부분 또는 소스 구조(S')를 관통하는 부분에서 더 넓은 폭을 가질 수 있다. 또한, 절연막(28)은 상대적으로 넓은 폭을 갖는 부분에 보이드(V)를 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 채널 구조(CH)와 도전막들(17)이 교차된 부분에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 채널 구조(CH)를 따라 메모리 셀들이 적층될 수 있다. 또한, 제조 과정에서 제1 소스막(S1) 및 제2 소스막(S2')이 손상되는 것을 방지할 수 있고, 제1 소스막(S1) 및 제2 소스막(S2')이 실질적으로 플랫한 표면을 가질 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 소스 구조(S), 게이트 구조물(GST') 및 소스 콘택 구조(SCT)를 포함할 수 있다. 반도체 장치는 층간 절연막(16), 제2 절연성 보호막(22) 또는 채널 구조(CH)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 소스 콘택 구조(SCT)는 보이드(V)를 포함할 수 있다. 참고로, 도 3a 및 도 3b에서는 소스 구조(S)가 제2 막(12) 및 제1 절연성 보호막(21)을 포함하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제2 소스막(S2)이 제2 막(12)을 포함하거나 포함하지 않을 수 있다. 소스 구조(S)가 제1 절연성 보호막(21)을 포함하거나 포함하지 않을 수 있다.
게이트 구조물(GST')은 교대로 적층된 도전막들(17) 및 절연막들(18)을 포함할 수 있다. 게이트 구조물(GST)의 최하부막은 도전막(17)일 수 있다. 최하부 도전막(17_L)은 나머지 도전막들(17)에 비해 좁은 폭을 가질 수 있다. 실시예로서, 소스 콘택 구조(SCT) 중 최하부 도전막(17_L)을 관통하는 부분의 폭이 나머지 도전막들(17)을 관통하는 부분의 폭에 비해 넓을 수 있다. 채널 구조CH)와 소스 콘택 구조(SCT)의 사이에서, 최하부 도전막(17_L)의 폭(Wa)이 나머지 도전막들(17)의 폭(Wb)에 비해 좁을 수 있다. 최하부 도전막(17_L)의 측벽은 곡면을 포함할 수 있다. 최하부 도전막(17_L)의 측벽은 소스 콘택 구조(SCT)를 향해 연장되는 테일(tail)을 포함할 수 있다.
도 4a, 도 4b, 도 5a, 도 5b 도 6 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 4a 및 도 5a는 평면도일 수 있고, 도 4b 및 도 5b는 도 4a 및 도 5a의 A-A' 단면도일 수 있다. 도 6 내지 도 16은 제1 방향(I-I') 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 제1 소스막(31)을 형성한다. 제1 소스막(31)은 폴리실리콘을 포함할 수 있다. 실시예로서, 제1 소스막(31)은 N타입 또는 P타입의 불순물이 도핑된 폴리실리콘막일 수 있다.
이어서, 제1 소스막(31) 상에 제1 절연성 보호막(32)을 형성한다. 제1 절연성 보호막(32)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 실시예로서, 제1 절연성 보호막(32)은 실리콘 산화막일 수 있다.
이어서, 제1 절연성 보호막(32) 상에 제1 예비 소스막(33)을 형성할 수 있다. 제1 예비 소스막(33)은 도프드 폴리실리콘막 또는 언도프드 폴리실리콘막을 포함할 수 있다.
이어서, 제1 예비 소스막(33) 상에 희생 구조(SC)를 형성한다. 희생 구조(SC)는 단일막 구조 또는 다층막 구조를 가질 수 있다. 희생 구조(SC)는 제1 희생막(34), 제2 희생막(35), 제3 희생막(36) 또는 제4 희생막(37)을 포함하거나, 이들을 조합하여 포함할 수 있다. 실시예로서, 제1 희생막(34)은 실리콘 질화물 등을 포함하는 질화막일 수 있다. 제2 희생막(35)은 도프드 폴리실리콘막 또는 언도프드 폴리실리콘막일 수 있다. 제3 희생막(36)은 실리콘 질화물 등을 포함하는 질화막일 수 있다. 제4 희생막(37)은 실리콘 산화물 등을 포함하는 산화막일 수 있다.
이어서, 희생 구조(SC) 상에 제2 예비 소스막(38)을 형성할 수 있다. 제2 예비 소스막(38)은 도프드 폴리실리콘막 또는 언도프드 폴리실리콘막을 포함할 수 있다. 이어서, 제2 예비 소스막(38) 상에 층간 절연막(39)을 형성할 수 있다. 층간 절연막(39)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
이어서, 식각 정지막(40)을 형성할 수 있다. 식각 정지막(40)은 층간 절연막(39)을 관통할 수 있다. 식각 정지막(40)은 제2 예비 소스막(38)을 더 관통하거나, 제2 예비 소스막(38) 및 제4 희생막(37)을 더 관통할 수 있다. 식각 정지막(40)은 후속 공정에서 제1 개구부가 형성될 위치에 대응하여 형성될 수 있다. 식각 정지막(40)은 제2 방향(Ⅱ)으로 확장된 라인 패턴을 포함할 수 있다. 라인 패턴은 제1 방향(I)의 폭 및 제2 방향(Ⅱ)의 길이를 가질 수 있다. 제1 방향(I)의 폭은 후속 공정에서 형성될 제1 개구부의 폭에 비해 넓을 수 있다. 제2 방향(Ⅱ)은 제1 방향(I)과 교차된 방향일 수 있다. 실시예로서, 제2 방향(Ⅱ)은 제1 방향(I)과 직교할 수 있다. 식각 정지막(40)은 후속 공정에서 형성된 제1 및 제2 물질막들에 대해 식각 선택비가 높은 물질을 포함할 수 있다.
이어서, 층간 절연막(39) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함할 수 있다. 제1 물질막들(41)은 제2 물질막들(42)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(41)이 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(42)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(41)은 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(42)은 산화물 등의 절연 물질을 포함할 수 있다. 층간 절연막(39) 상에 제1 물질막(41)이 먼저 증착되거나, 제2 물질막(42)이 먼저 증착될 수 있다.
이어서, 채널 구조(CH)를 형성한다. 식각 정지막들(40)의 사이에 채널 구조들(CH)이 형성될 수 있다. 채널 구조들(CH)이 매트릭스 형태로 배열되거나, 중심이 오프셋된 스태거드 형태로 배열될 수 있다. 식각 정지막(40)을 사이에 두고 채널 구조들(CH)이 양 측에 대칭 형태로 배열되거나 비대칭 형태로 배열될 수 있다.
채널 구조(CH)는 채널막(44)을 포함할 수 있다. 채널막(44)은 적층물(ST), 희생 구조(SC) 및 제1 절연성 보호막(32)을 관통할 수 있다. 채널막(44)은 층간 절연막(39), 제2 예비 소스막(38) 및 제1 예비 소스막(33)을 더 관통할 수 있다. 채널막(44)은 제1 소스막(31)까지 확장될 수 있다. 채널 구조(CH)는 메모리막(43) 또는 절연 코어(45)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
실시예로서, 적층물(ST), 층간 절연막(39), 제2 예비 소스막(38), 희생 구조(SC), 제1 예비 소스막(33) 및 제1 절연성 보호막(32)을 관통하는 개구부를 형성한다. 개구부는 제1 소스막(31)을 노출시키는 깊이로 형성될 수 있다. 이어서, 개구부 내에 메모리막(43)을 형성하고, 메모리막(43) 내에 채널막(44)을 형성하고, 채널막(44) 내에 절연 코어(45)를 형성한다.
도 5a 및 도 5b를 참조하면, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 식각 정지막(40)을 노출시키도록 형성될 수 있다. 이어서, 제1 개구부(OP1)를 통해 식각 정지막(40)을 제거한다. 제1 개구부(OP1)는 적층물(ST)에 대응되는 제1 부분(OP1_P1)과 층간 절연막(39), 제2 예비 소스막(38)에 대응되는 제2 부분(OP1_P2)을 포함할 수 있다. 제2 부분(OP1_P2)은 제1 부분(OP1_P1)에 비해 넓은 폭을 가질 수 있다.
도 6 내지 도 8을 참조하면, 제1 개구부(OP1) 내에 보호 스페이서(46_SP)를 형성한다. 보호 스페이서(46_SP)는 제1 개구부(OP1)를 통해 노출된 적층물(ST)의 측벽을 보호하기 위한 것일 수 있다. 보호 스페이서(46_SP)는 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
먼저, 도 6을 참조하면, 제1 개구부(OP1)의 내면을 따라 보호막(46)을 형성한다. 보호막(46)은 제1 보호막(46A), 제2 보호막(46B) 또는 제3 보호막(46C)을 포함하거나, 이들을 조합하여 포함할 수 있다. 실시예로서, 제1 보호막(46A)은 실리콘 질화물 등을 포함하는 질화막일 수 있고, 제2 보호막(46B)은 실리콘 산화물 등을 포함하는 산화막일 수 있고, 제3 보호막(46C)은 실리콘 질화물 등을 포함하는 질화막일 수 있다.
이어서, 도 7을 참조하면, 마스크 패턴(50)을 형성한다. 마스크 패턴(50)은 적층물(ST) 상에 형성될 수 있고, 제1 개구부(OP1)의 상부를 커버할 수 있다. 마스크 패턴(50)은 스텝 커버리지가 나쁜 방식으로 마스크 물질을 증착하여 형성될 수 있다. 실시예로서, PE-CVD(Plasma Enhanced Chemical Vapor deposotion) 방식으로 마스크 패턴(50)을 형성할 수 있다. 마스크 패턴(50)은 탄소막을 포함할 수 있다.
이어서, 도 8을 참조하면, 마스크 패턴(50)을 식각 배리어로 보호막(46)을 식각하여 보호 스페이서(46_SP)를 형성한다. 이어서, 보호 스페이서(46_SP)를 식각 배리어로 희생 구조(SC)를 적어도 일부 식각한다. 이를 통해, 제1 개구부(OP1)가 희생 구조(SC) 내로 확장될 수 있고, 제3 희생막(36)을 관통할 수 있다. 확장된 제1 개구부(OP1)가 제2 희생막(35)을 노출시킬 수 있다. 이어서, 마스크 패턴(50)을 제거한다.
도 9를 참조하면, 제1 개구부(OP1)를 통해 노출된 제2 희생막(35)을 제거하여 제2 개구부(OP2)를 형성한다. 제2 희생막(35)을 선택적으로 식각하여 제2 개구부(OP2)를 형성할 수 있다. 제2 개구부(OP2)를 통해 메모리막(43)이 노출될 수 있다.
도 10을 참조하면, 제2 개구부(OP2)를 통해 메모리막(43)을 식각한다. 이를 통해 채널막(44)이 노출될 수 있다. 메모리막(43)을 식각할 때 제1 희생막(34), 제3 희생막(36) 및 제4 희생막(37)이 식각될 수 있다. 이를 통해, 제1 예비 소스막(33) 및 제2 예비 소스막(38)이 노출될 수 있다. 메모리막(43)을 식각할 때, 제1 예비 소스막(33)으로 제1 절연성 보호막(32)을 보호할 수 있다.
메모리막(43)을 식각할 때, 보호 스페이서(46_SP)가 일부 식각될 수 있다. 실시예로서, 제3 보호막(46C) 및 제2 보호막(46B)이 식각될 수 있다. 제1 보호막(46A)이 잔류될 수 있고, 잔류된 제1 보호막(46A)에 의해 적층물(ST) 및 층간 절연막(39)을 보호할 수 있다.
메모리막(43)을 식각할 때 제3 개구부(OP3)가 형성될 수 있다. 제3 개구부(OP3)는 제1 예비 소스막(33) 및 제1 절연성 보호막(32)을 관통할 수 있고, 제1 소스막(31)을 노출시킬 수 있다. 제3 개구부(OP3)는 채널 구조(CH)의 주변에 형성될 수 있다. 제3 개구부(OP3)에 의해 채널막(44)의 측벽이 노출될 수 있다.
도 11을 참조하면, 제2 개구부(OP2) 및 제3 개구부(OP3) 내에 소스막(47)을 형성한다. 소스막(47)은 제1 예비 소스막(33) 및 제2 예비 소스막(38)과 접할 수 있다. 소스막(47)은 제1 예비 소스막(33) 및 제2 예비 소스막(38)과 함께 제2 소스막(S2)을 구성할 수 있다. 제1 소스막(31) 및 제2 소스막(S2)이 소스 구조(S)를 형성할 수 있다.
실시예로서, 제2 개구부(OP2) 및 제3 개구부(OP3)를 채우도록 도전막을 증착한다. 이어서, 도전막 중 제1 개구부(OP1) 내에 형성된 부분을 식각한다. 이를 통해, 소스막(47)을 형성할 수 있다. 도전막을 식각하는 과정에서 제1 예비 소스막(33)의 일 부분(B)이 식각될 수 있고, 제1 절연성 보호막(32)이 노출될 수 있다.
실시예로서, 제2 개구부(OP2) 및 제3 개구부(OP3) 내에 소스막(47)을 선택적 성장시킬 수 있다. 이러한 경우, 제1 소스막(31), 제1 예비 소스막(33) 및 제2 예비 소스막(38)으로부터 소스막(47)이 성장될 수 있다. 제1 개구부(OP1) 내에는 소스막(47)이 성장되지 않으므로, 식각 공정을 수행하지 않을 수 있다.
도 12를 참조하면, 보호 스페이서(46_SP)를 제거한다. 이를 통해 제1 물질막들(41) 및 제2 물질막들(42)이 노출된다. 또한, 층간 절연막(39) 및 제2 예비 소스막(38)이 노출될 수 있다.
도 13을 참조하면, 제1 개구부(OP1) 내에 제2 절연성 보호막(48)을 형성한다. 소스막(47) 상에 제2 절연성 보호막(48)을 형성할 수 있다. 실시예로서, 산화 공정을 이용하여 제2 절연성 보호막(48)을 형성할 수 있다. 제1 예비 소스막(33), 소스막(47) 및 제2 예비 소스막(38)의 표면을 산화시켜 제2 절연성 보호막(48)을 형성할 수 있다. 제2 절연성 보호막(48)은 산화막을 포함할 수 있다.
참고로, 소스막(47)을 형성하는 과정에서 제1 예비 소스막(33)의 일 부분(B)이 식각되어 제1 절연성 보호막(32)이 노출된 경우, 제1 예비 소스막(33)의 표면에는 제2 절연성 보호막(48)이 형성되지 않을 수 있다.
도 14를 참조하면, 제1 개구부(OP1)를 통해 제1 물질막들(41)을 제3 물질막들(49)로 대체한다. 제3 물질막들(49)은 도프드 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 이를 통해, 제2 물질막들(42) 및 제3 물질막들(49)이 교대로 적층된 게이트 구조물(GST)이 형성될 수 있다.
일 예로, 제1 물질막들(41)이 희생 물질을 포함하고 제2 물질막들(42)이 절연 물질을 포함하면, 제1 물질막들(41)을 도전막들로 대체한다. 먼저, 제1 물질막들(41)을 제거하여 제4 개구부들(OP4)을 형성한다. 이어서, 제4 개구부들(OP4)을 채우도록 제1 개구부(OP1) 및 제4 개구부들(OP4) 내에 도전 물질을 증착한다. 이어서, 도전 물질 중 제1 개구부(OP1) 내에 형성된 부분을 식각함으로써, 제4 개구부들(OP4) 내에 도전막들을 각각 형성한다. 여기서, 도전막들의 폭은 상부와 하부에 위치된 제2 물질막들(42) 또는 층간 절연막(39)의 폭에 의해 결정될 수 있다. 층간 절연막에 비해 제2 물질막들(42)이 제1 개구부(OP1) 내로 돌출된 형태를 가지므로, 최하부 도전막이 나머지 도전막들에 비해 좁은 폭을 갖도록 형성될 수 있다. 또한, 최하부 도전막의 측벽은 식각 공정에서 유발된 곡면을 포함할 수 있다(도 3a 및 도 3b 참조). 다른 예로, 제1 물질막들(41)이 도전 물질을 포함하고 제2 물질막들(42)이 절연 물질을 포함하면, 제1 물질막들(41)을 실리사이드화하여 금속 실리사이드막들을 형성한다. 제1 물질막들(41)을 제3 물질막들(49)로 대체할 때 제1 절연성 보호막(32) 및 제2 절연성 보호막(48)으로 제1 소스막(31) 및 제2 소스막(S2)을 보호할 수 있다.
도 15 및 도 16을 참조하면, 제1 개구부(OP1) 내에 소스 콘택 구조(SCT)를 형성한다. 소스 콘택 구조(SCT)는 게이트 구조물(GST), 층간 절연막(39) 및 제2 소스막(S2)을 관통할 수 있다. 소스 콘택 구조(SCT)는 제1 절연성 보호막(32)을 더 관통할 수 있고, 제1 소스막(31)과 연결될 수 있다. 소스 콘택 구조(SCT)는 절연 물질을 포함하거나, 도전 물질을 포함하거나, 이들을 조합하여 포함할 수 있다.
도 15를 참조하면, 소스 콘택 구조(SCT)는 절연 스페이서(51) 및 도전성 소스 콘택막(52)을 포함할 수 있다. 실시예로서, 제1 개구부(OP1) 내에 스페이서용 절연막을 형성한 후, 전면 식각 공정으로 스페이서용 절연막을 식각하여 절연 스페이서(51)를 형성한다. 스페이서용 절연막을 식각할 때 제1 절연성 보호막(32)이 함께 식각될 수 있고, 제1 소스막(31)이 노출될 수 있다. 이어서, 절연 스페이서(51) 내에 제1 소스막(31)과 전기적으로 연결된 도전성 소스 콘택막(52)을 형성한다. 소스 콘택막(52)은 내부에 보이드(V)를 포함할 수 있다.
도 16을 참조하면, 소스 콘택 구조(SCT)는 절연막(53)을 포함할 수 있다. 실시예로서, 제1 개구부(OP1) 내에 절연 물질을 증착하여 절연막(53)을 형성할 수 있다. 절연막(53)은 내부에 보이드(V)를 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 개구부(OP1)를 통해 희생 구조(SC)를 소스막(47)으로 대체할 수 있다. 제1 개구부(OP1)를 통해 제1 물질막들(41)을 제3 물질막들(49)로 대체할 수 있다. 또한, 제1 절연성 보호막(32)을 이용하여, 제1 물질막들(41)을 제3 물질막들(49)로 대체하는 과정에서 제1 소스막(31)이 손상되는 것을 방지할 수 있다.
도 17a 내지 도 17e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 17a는 앞서 설명한 도 9에 대응될 수 있다. 도 17a를 참조하면, 제2 개구부(OP2)를 통해 메모리막(43)이 노출될 수 있다. 메모리막(43)은 블로킹막(43A), 데이터 저장막(43B) 또는 터널절연막(43C)을 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 개구부(OP2)를 통해 블로킹막(43A)이 노출될 수 있다.
도 17b를 참조하면, 제2 개구부(OP2)를 통해 블로킹막(43A)을 식각한다. 이를 통해 데이터 저장막(43B)이 노출될 수 있다. 블로킹막(43A)을 식각할 때 제3 보호막(46C)으로 적층물(ST)을 보호할 수 있다. 블로킹막(43A)을 식각할 때 제1 희생막(34)으로 제1 예비 소스막(33)을 보호할 수 있다. 블로킹막(43A)을 식각할 때 제3 희생막(36)으로 제2 예비 소스막(38)을 보호할 수 있다.
도 17c를 참조하면, 제2 개구부(OP2)를 통해 데이터 저장막(43B)을 식각한다. 이를 통해, 터널절연막(43C)이 노출될 수 있다. 데이터 저장막(43B)을 식각할 때, 제1 희생막(34)이 식각될 수 있다. 이를 통해, 제1 예비 소스막(33)이 노출될 수 있다. 데이터 저장막(43B)을 식각할 때 제3 희생막(36)이 식각될 수 있다. 이를 통해, 제4 희생막(37)이 노출될 수 있다. 데이터 저장막(43B)을 식각할 때, 제3 보호막(46C)이 식각될 수 있다. 이를 통해, 제2 보호막(46B)이 노출될 수 있다.
도 17d를 참조하면, 제2 개구부(OP2)를 통해 터널절연막(43C)을 식각한다. 이를 통해, 채널막(44)이 노출될 수 있다. 터널절연막(34C)을 식각할 때, 제4 희생막(37)이 식각될 수 있다. 이를 통해, 제2 예비 소스막(38)이 노출될 수 있다. 터널절연막(34C)을 식각할 때 제2 보호막(46B)이 식각될 수 있다. 이를 통해, 제1 보호막(46A)이 노출될 수 있다.
터널절연막(34C)을 식각할 때, 제1 예비 소스막(33) 및 제1 절연성 보호막(32)의 측벽을 커버한 블로킹막(43A)이 식각될 수 있다. 이를 통해, 제1 소스막(31)을 노출시키는 제3 개구부(OP3)가 형성될 수 있다. 제3 개구부(OP3)를 통해 노출된 블로킹막(43A)의 표면, 데이터 저장막(43B)의 표면 및 터널절연막(43C)의 표면이 서로 다른 레벨에 위치될 수 있다. 제3 방향(Ⅲ)에서, 데이터 저장막(43B)의 표면이 제3 개구부(OP3) 내로 가장 돌출될 수 있고, 터널절연막(43C)의 표면이 데이터 저장막(43B)의 표면과 블로킹막(43A)의 표면의 사이에 위치될 수 있다.
또한, 터널절연막(43C)을 식각할 때, 제3 개구부(OP3)를 통해 노출된 제1 절연성 보호막(32)이 식각될 수 있다. 그에 따라, 제3 개구부(OP3)의 측벽에 그루브(G)가 형성될 수 있다. 제1 예비 소스막(33)이 제1 절연성 보호막(32)에 비해 제3 개구부(OP3) 내로 돌출될 수 있다.
터널절연막(34C)을 식각할 때, 제2 예비 소스막(38)의 측벽을 커버한 블로킹막(43A)이 식각될 수 있다. 이를 통해, 제2 예비 소스막(38)의 측벽을 노출시키는 제5 개구부(OP5)가 형성될 수 있다. 블로킹막(43A)의 식각량에 따라, 제5 개구부(OP5)가 층간 절연막(39)을 노출시킬 수 있다.
제5 개구부(OP5)를 통해 노출된 블로킹막(43A)의 표면, 데이터 저장막(43B)의 표면 및 터널절연막(43C)의 표면이 서로 다른 레벨에 위치될 수 있다. 제3 방향(Ⅲ)에서, 블로킹막(43A)의 표면이 제5 개구부(OP5) 내로 가장 돌출될 수 있고, 데이터 저장막(43B)의 표면이 터널절연막(43C)의 표면과 블로킹막(43A)의 표면의 사이에 위치될 수 있다.
도 17e를 참조하면, 제2 개구부(OP2), 제3 개구부(OP3) 및 제5 개구부(OP5) 내에 소스막(47)을 형성한다. 소스막(47)은 제1 부분(47_P1) 및 제2 부분(47_P2)을 포함할 수 있고, 제3 부분(47_P3)을 더 포함할 수 있다. 제1 부분(47_P1)은 제1 예비 소스막(33)과 제2 예비 소스막(38)의 사이에 개재될 수 있다. 제2 부분(47_P2)은 제1 부분(47_P1)과 연결될 수 있고, 채널막(44)의 측벽을 감쌀 수 있다. 제3 부분(47_P3)은 제2 부분(47_P2)과 연결될 수 있고, 제2 부분(47_P2)으로부터 제1 절연성 보호막(32)을 향해 돌출될 수 있다.
이후, 본 도면에는 도시되지 않았으나, 소스 콘택 구조를 형성하는 등 후속 공정을 진행할 수 있다. 이후의 공정은 앞서 도 12 내지 16을 참조하여 설명한 제조 방법이 적용될 수 있다.
도 18a 내지 도 18f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 18a를 참조하면, 제1 소스막(61), 제1 절연성 보호막(62)을 형성한다. 이어서, 제1 절연성 보호막(62) 상에 희생 구조(SC)를 형성한다. 희생 구조(SC)는 제1 희생막(64), 제2 희생막(65), 제3 희생막(66) 또는 제4 희생막(67)을 포함하거나, 이들을 조합하여 포함할 수 있다. 실시예로서, 제1 희생막(64)은 실리콘 질화물 등을 포함하는 질화막일 수 있다. 제2 희생막(65)은 도프드 폴리실리콘막 또는 언도프드 폴리실리콘막일 수 있다. 제3 희생막(66)은 실리콘 질화물 등을 포함하는 질화막일 수 있다. 제4 희생막(67)은 실리콘 산화물 등을 포함하는 산화막일 수 있다.
이어서, 희생 구조(SC) 상에 예비 소스막(68)을 형성할 수 있다. 이어서, 예비 소스막(68) 상에 층간 절연막(39)을 형성할 수 있다. 이어서, 층간 절연막(69)을 관통하는 식각 정지막(70)을 형성할 수 있다.
이어서, 층간 절연막(39) 상에 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(71) 및 제2 물질막들(72)을 포함할 수 있다. 이어서, 적층물(ST), 층간 절연막(69), 희생 구조(SC) 및 제1 절연성 보호막(62)을 관통하고 제1 소스막(61)까지 확장된 채널 구조(CH)를 형성한다. 채널 구조(CH)는 채널막(74)을 포함할 수 있다. 채널 구조(CH)는 메모리막(73) 또는 절연 코어(75)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
도 18b를 참조하면, 적층물(ST)을 관통하는 제1 개구부(OP1)를 형성한 후, 식각 정지막(40)을 제거한다. 이어서, 제1 개구부(OP1) 내에 보호막(76)을 형성한다. 보호막(76)은 제1 보호막(76A), 제2 보호막(76B) 또는 제3 보호막(76C)을 포함하거나, 이들을 조합하여 포함할 수 있다. 실시예로서, 제1 보호막(76A)은 실리콘 질화물 등을 포함하는 질화막일 수 있고, 제2 보호막(76B)은 실리콘 산화물 등을 포함하는 산화막일 수 있고, 제3 보호막(76C)은 실리콘 질화물 등을 포함하는 질화막일 수 있다.
도 18c를 참조하면, 보호막(76)을 식각하여 보호 스페이서(76_SP)를 형성한다. 이어서, 보호 스페이서(76_SP)를 식각 배리어로 제3 희생막(66)을 식각하여 제2 희생막(65)을 노출시킨다. 이어서, 제1 개구부(OP1)를 통해 노출된 제2 희생막(65)을 제거하여 제2 개구부(OP2)를 형성한다. 제2 개구부(OP2)를 통해 메모리막(73)이 노출될 수 있다.
도 18d를 참조하면, 제2 개구부(OP2)를 통해 메모리막(73)을 식각한다. 이를 통해 채널막(74)이 노출될 수 있다. 메모리막(73)을 식각할 때 제1 희생막(64), 제3 희생막(66), 제4 희생막(67) 및 제1 절연성 보호막(62)이 식각될 수 있다. 이를 통해, 제1 소스막(61) 및 예비 소스막(68)이 노출될 수 있다. 메모리막(73)을 식각할 때, 제3 보호막(76C) 및 제2 보호막(76B)이 식각될 수 있고, 제1 보호막(76A)이 잔류될 수 있다.
메모리막(73)을 식각할 때 제3 개구부(OP3)가 형성될 수 있다. 제3 개구부(OP3)는 채널 구조(CH)의 주변에 형성될 수 있다. 제3 개구부(OP3)에 의해 제1 소스막(61)의 측벽 및 채널막(74)의 측벽이 노출될 수 있다.
도 18e를 참조하면, 제2 개구부(OP2) 및 제3 개구부(OP3) 내에 소스막(77)을 형성한다. 소스막(77)은 예비 소스막(68)과 접할 수 있다. 소스막(77)은 예비 소스막(68)과 함께 제2 소스막(S2)으로서 사용될 수 있다. 제2 소스막(S2)은 제1 소스막(61)과 접할 수 있다. 제1 소스막(61) 및 제2 소스막(S2)이 소스 구조(S)를 형성할 수 있다.
이어서, 보호 스페이서(76_SP)를 제거한다. 이어서, 제1 개구부(OP1) 내에 제2 절연성 보호막(78)을 형성한다. 제1 소스막(61) 의 표면 및 소스막(47)의 표면에 제2 절연성 보호막(78)을 형성할 수 있다.
도 18f를 참조하면, 제1 개구부(OP1)를 통해 제1 물질막들(71)을 제3 물질막들(79)로 대체한다. 제1 물질막들(71)을 제3 물질막들(79)로 대체할 때 제2 절연성 보호막(78)으로 제1 소스막(61) 및 제2 소스막(S2)을 보호할 수 있다.
이어서, 제1 개구부(OP1) 내에 소스 콘택 구조(SCT)를 형성한다. 소스 콘택 구조(SCT)는 게이트 구조물(GST), 층간 절연막(69) 및 제2 소스막(S2)을 관통할 수 있다. 소스 콘택 구조(SCT)는 제1 소스막(61)과 연결될 수 있다. 실시예로서, 소스 콘택 구조(SCT)는 절연 스페이서(81) 및 도전성 소스 콘택막(82)을 포함할 수 있다. 소스 콘택막(82)은 내부에 보이드(V)를 포함할 수 있다. 실시예로서, 소스 콘택 구조(SCT)는 절연막을 포함할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 제1 개구부(OP1)를 통해 희생 구조(SC)를 소스막(77)으로 대체할 수 있다. 제1 개구부(OP1)를 통해 제1 물질막들(71)을 제3 물질막들(79)로 대체할 수 있다. 또한, 제2 절연성 스페이서(78)를 이용하여, 제1 물질막들(71)을 제3 물질막들(79)로 대체하는 과정에서 제1 소스막(61)이 손상되는 것을 방지할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 1a 내지 도 3b를 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 4a 내지 도 18f를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다. 실시예로서, 반도체 장치는 제1 소스막; 제2 소스막; 상기 제1 소스막과 상기 제2 소스막의 사이에 부분적으로 개재된 제1 절연성 보호막; 상기 제2 소스막 상에 위치된 게이트 구조물; 상기 게이트 구조물, 상기 제2 소스막 및 상기 제1 절연성 보호막을 관통하고, 상기 제1 소스막과 연결된 소스 콘택 구조를 포함할 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 23은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 23을 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
11: 제1 막 12: 제2 막
13: 제3 막 14: 제4 막
17: 도전막 18: 절연막
21: 제1 절연성 보호막 22: 제2 절연성 보호막
23: 메모리막 24: 채널막
25: 절연 코어 31: 제1 소스막
32: 제1 절연성 보호막 33: 제1 예비 소스막
34: 제1 희생막 35: 제2 희생막
36: 제3 희생막 37: 제4 희생막
38: 제2 예비 소스막 39: 층간 절연막
40: 식각 정지막 41: 제1 물질막
42: 제2 물질막 43: 메모리막
43A: 블로킹막 43B: 데이터 저장막
43C: 터널절연막 44: 채널막
45: 절연 코어 46: 보호막
46A: 제1 보호막 46B: 제2 보호막
46C: 제3 보호막 46_SP: 보호 스페이서
47: 소스막 48: 제2 절연성 보호막
50: 마스크 패턴 51: 절연 스페이서
52: 도전성 소스 콘택막 53: 절연막
61: 제1 소스막 62: 제1 절연성 보호막
64: 제1 희생막 65: 제2 희생막
66: 제3 희생막 67: 제4 희생막
68: 예비 소스막 69: 층간 절연막
71: 제1 물질막 72: 제2 물질막
73: 메모리막 74: 채널막
75: 절연 코어 76: 보호막
76A: 제1 보호막 76B: 제2 보호막
76C: 제3 보호막 76_SP: 보호 스페이서
81: 절연 스페이서 82: 도전성 소스 콘택막

Claims (39)

  1. 제1 소스막;
    제2 소스막;
    상기 제1 소스막과 상기 제2 소스막의 사이에 부분적으로 개재된 제1 절연성 보호막;
    상기 제2 소스막 상에 위치된 게이트 구조물;
    상기 게이트 구조물, 상기 제2 소스막 및 상기 제1 절연성 보호막을 관통하고, 상기 제1 소스막과 연결된 소스 콘택 구조
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 소스막은 상기 제1 절연성 보호막을 관통하여 상기 제1 소스막과 전기적으로 연결된
    반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 구조물, 상기 제2 소스막 및 상기 제1 절연성 보호막을 관통하는 채널 구조
    를 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 절연성 보호막은 상기 채널 구조의 측벽으로부터 이격된
    반도체 장치.
  5. 제3항에 있어서,
    상기 제2 소스막은,
    상기 제1 소스막과 상기 게이트 구조물의 사이에 개재된 제1 부분;
    상기 제1 부분과 연결되고 상기 채널 구조의 측벽을 감싸는 제2 부분; 및
    상기 제2 부분으로부터 상기 제1 절연성 보호막을 향해 돌출된 제3 부분을 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 소스 콘택 구조는,
    상기 제1 소스막과 전기적으로 연결된 도전성 소스 콘택막; 및
    상기 도전성 콘택 구조의 측벽을 감싸는 절연 스페이서를 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 제2 소스막과 상기 게이트 구조물의 사이에 개재된 층간 절연막
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 절연 스페이서는 상기 게이트 구조물을 관통하는 제1 부분 및 상기 층간 절연막을 관통하는 제2 부분을 포함하고, 상기 제2 부분이 상기 제1 부분에 비해 넓은 폭을 갖는
    반도체 장치.
  9. 제6항에 있어서,
    상기 절연 스페이서와 상기 제2 소스막의 사이에 개재된 제2 절연성 보호막
    을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 절연성 보호막은 상기 절연 스페이서와 상기 제1 절연성 보호막의 사이로 확장된
    반도체 장치.
  11. 제1항에 있어서,
    상기 소스 콘택 구조는 절연성 물질로 형성된
    반도체 장치.
  12. 제1항에 있어서,
    상기 소스 콘택 구조는 상기 게이트 구조물을 관통하는 제1 부분 및 상기 제2 소스막을 관통하는 제3 부분을 포함하고, 상기 제3 부분이 상기 제1 부분에 비해 넓은 폭을 갖는
    반도체 장치.
  13. 제1항에 있어서,
    상기 소스 콘택 구조와 상기 제2 소스막의 사이에 개재된 제2 절연성 보호막
    을 더 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 절연성 보호막은 상기 소스 콘택 구조와 상기 제1 절연성 보호막의 사이로 확장된
    반도체 장치.
  15. 제1항에 있어서,
    상기 게이트 구조물은 교대로 적층된 도전막들 및 절연막들을 포함하는
    반도체 장치.
  16. 소스 구조;
    게이트 구조물;
    상기 소스 구조와 상기 게이트 구조물의 사이에 개재된 층간 절연막; 및
    상기 게이트 구조물 및 상기 층간 절연막을 관통하고, 상기 소스 구조와 연결된 소스 콘택 구조;
    를 포함하고,
    상기 소스 콘택 구조는 상기 게이트 구조물을 관통하는 제1 부분, 상기 층간 절연막을 관통하는 제2 부분 및 상기 소스 구조를 관통하는 제3 부분을 포함하고, 상기 제3 부분이 상기 제1 부분에 비해 넓은 폭을 갖고, 상기 제3 부분의 내부에 보이드를 포함하는
    를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 게이트 구조물은 교대로 적층된 도전막들 및 절연막들을 포함하고, 상기 도전막들 중 최하부 도전막의 폭이 나머지 도전막들의 폭에 비해 좁은
    반도체 장치.
  18. 제16항에 있어서,
    상기 보이드는 상기 제2 부분까지 확장된
    반도체 장치.
  19. 제16항에 있어서,
    상기 제2 부분이 상기 제1 부분에 비해 넓은 폭을 갖는
    반도체 장치.
  20. 제16항에 있어서,
    상기 게이트 구조물 및 상기 층간 절연막을 관통하고 상기 소스 구조 내로 확장된 채널 구조
    를 더 포함하는 반도체 장치.
  21. 제1 소스막을 형성하는 단계;
    상기 제1 소스막 상에 제1 절연성 보호막을 형성하는 단계;
    상기 제1 절연성 보호막 상에 희생 구조를 형성하는 단계;
    상기 희생 구조 상에, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하는 제1 개구부를 형성하는 단계;
    상기 희생 구조를 제거하여 상기 제1 개구부와 연결된 제2 개구부를 형성하는 단계;
    상기 제1 절연성 보호막을 관통하고 상기 제1 소스막을 노출시키는 제3 개구부를 형성하는 단계;
    상기 제2 개구부 및 상기 제3 개구부 내에 제2 소스막을 형성하는 단계; 및
    상기 제1 개구부를 통해 상기 제1 물질막들을 제3 물질막들로 대체하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 물질막들을 상기 제3 물질막들로 대체할 때, 상기 제1 절연성 보호막으로 상기 제1 소스막을 보호하는
    반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 희생 구조 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하는 식각 정지막을 형성하는 단계; 및
    상기 제1 개구부를 통해 상기 식각 정지막을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 식각 정지막은 상기 제1 개구부에 비해 넓은 폭을 갖는
    반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 희생 구조를 형성하는 단계는,
    상기 제1 절연성 보호막 상에 질화막을 포함하는 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 폴리실리콘막을 포함하는 제2 희생막을 형성하는 단계; 및
    상기 제2 희생막 상에 질화막을 포함하는 제3 희생막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 적층물, 상기 희생 구조 및 상기 제1 절연성 보호막을 관통하는 채널막 및 상기 채널막의 측벽을 감싸는 메모리막을 포함하는 채널 구조를 형성하는 단계; 및
    상기 제2 개구부를 통해 상기 메모리막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제2 개구부를 형성하는 단계는,
    상기 메모리막이 노출되도록, 상기 제2 희생막을 식각하는 단계; 및
    상기 채널막이 노출되도록, 상기 메모리막, 상기 제1 희생막 및 상기 제3 희생막을 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  28. 제25항에 있어서,
    제3 희생막 상에 산화막을 포함하는 제4 희생막을 형성하는 단계; 및
    상기 제4 희생막 상에 제2 예비 소스막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  29. 제21항에 있어서,
    상기 제1 절연성 보호막 상에 제1 예비 소스막을 형성하는 단계;
    상기 적층물, 상기 희생 구조, 상기 제1 예비 소스막 및 상기 제1 절연성 보호막을 관통하는 채널막 및 상기 채널막의 측벽을 감싸는 메모리막을 포함하는 채널 구조를 형성하는 단계; 및
    상기 제2 개구부를 통해 상기 메모리막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 메모리막을 식각할 때, 상기 제1 예비 소스막으로 상기 제1 절연성 보호막을 보호하는
    반도체 장치의 제조 방법.
  31. 제21항에 있어서,
    상기 적층물, 상기 희생 구조 및 상기 제1 절연성 보호막을 관통하는 채널막 및 상기 채널막의 측벽을 감싸는 메모리막을 포함하는 채널 구조를 형성하는 단계; 및
    상기 제2 개구부를 통해 상기 메모리막을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 메모리막을 식각할 때 상기 제3 개구부가 형성되는
    반도체 장치의 제조 방법.
  33. 제31항에 있어서,
    상기 메모리막을 식각할 때, 상기 제1 절연성 보호막이 함께 식각되는
    반도체 장치의 제조 방법.
  34. 제21항에 있어서,
    상기 제1 물질막들을 상기 제3 물질막들로 대체하기 전에, 상기 제2 소스막 상에 제2 절연성 보호막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 희생 구조를 형성하기 전에, 상기 제1 절연성 보호막 상에 제1 예비 소스막을 형성하는 단계를 더 포함하고,
    상기 제2 절연성 보호막은 상기 제2 소스막 및 상기 제1 예비 소스막의 표면에 형성되는
    반도체 장치의 제조 방법.
  36. 제21항에 있어서,
    상기 제1 물질막들을 상기 제3 물질막들로 대체할 때, 상기 제1 절연성 보호막으로 상기 제1 소스막을 보호하는
    반도체 장치의 제조 방법.
  37. 제21항에 있어서,
    상기 제1 개구부 내에 상기 제1 소스막과 연결된 소스 콘택 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  38. 제37항에 있어서,
    상기 소스 콘택 구조를 형성하는 단계는,
    상기 제1 개구부 내에 절연 스페이서를 형성하는 단계; 및
    상기 절연 스페이서 내에 상기 제1 소스막과 전기적으로 연결된 도전성 소스 콘택막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  39. 제37항에 있어서,
    상기 소스 콘택 구조를 형성하는 단계는,
    상기 제1 소스막 내에 절연 물질을 채워 상기 소스 콘택 구조를 형성하는
    반도체 장치의 제조 방법.
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