KR20220156679A - 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 Download PDF

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KR20220156679A
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황윤정
김민범
성호준
이성훈
진준언
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Abstract

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템이 제공된다. 이 장치는, 기판 상에 소스 구조체; 상기 소스 구조체 상에 배치되며 교대로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체; 상기 스택 구조체와 상기 소스 구조체를 관통하여 상기 기판에 인접하는 수직 구조체; 및 상기 스택 구조체와 상기 소스 구조체를 관통하되 상기 수직 구조체와 이격된 분리 절연 패턴을 포함하되, 상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고, 상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며, 상기 그루브의 내측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함한다.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 {Three dimensional semiconductor memory device and electronic system including the same}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 향상된 3차원 반도체 메모리 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 기판 상에 소스 구조체; 상기 소스 구조체 상에 배치되며 교대로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체; 상기 스택 구조체와 상기 소스 구조체를 관통하여 상기 기판에 인접하는 수직 구조체; 및 상기 스택 구조체와 상기 소스 구조체를 관통하되 상기 수직 구조체와 이격된 분리 절연 패턴을 포함하되, 상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고, 상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며, 상기 그루브의 내측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함한다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는 주변 회로 구조체와 이 위에 배치되는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 상기 제 1 기판 상의 소스 구조체; 상기 제 1 기판 상에 차례로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체; 상기 연결 영역 상에서 상기 스택 구조체의 단부를 덮는 평탄 절연막; 상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하여 상기 제 1 기판에 인접하는 복수개의 수직 패턴들; 상기 수직 패턴들 상에 각각 배치되는 비트라인 패드들; 및 상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하는 분리 절연 패턴을 포함하되, 상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고, 상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며, 상기 그루브의 상부 측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함하고, 상기 비트라인 패드들에는 각각 9x1020 ions/㎤~2x1021 ions/㎤의 농도로 불순물이 도핑된다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 전자 시스템은, 주변 회로 구조체와 이 위에 배치되는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 상기 제 1 기판 상의 소스 구조체; 상기 제 1 기판 상에 차례로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체; 상기 연결 영역 상에서 상기 스택 구조체의 단부를 덮는 평탄 절연막; 상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하여 상기 제 1 기판에 인접하는 복수개의 수직 패턴들; 및 상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하는 분리 절연 패턴을 포함하되, 상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고, 상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며, 상기 그루브의 상부 측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함하고, 그리고 상기 주변 회로 구조체와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에서는 고농도로 불순물 이온들이 비트라인 패드에 도핑되기에, 게이트 유도 누설 전류(GIDL) 현상을 이용하여 소거 동작을 원할하게 수행할 수 있다. 이로써 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1b는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1c 및 도 1d는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a는 도 2의 ‘P1’ 부분을 확대한 세부 평면도이다.
도 3b는 도 2의 ‘P2’ 부분을 확대한 세부 평면도이다.
도 4a는 본 발명의 실시예들에 따라 도 3a를 A-A’선으로 자른 단면도이다.
도 4b는 본 발명의 실시예들에 따라 도 3b를 B-B’선으로 자른 단면도이다.
도 4c는 본 발명의 실시예들에 따라 도 3b를 C-C’선으로 자른 단면도이다.
도 5는 도 4a의 ‘P3’ 부분을 확대한 도면이다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따라 도 4a의 ‘P4’ 부분을 확대한 도면들이다.
도 7는 도 4a의 ‘P5’ 부분을 확대한 도면이다.
도 8a 내지 16a는 도 4a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8b 내지 도 16b는 도 4b의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도일 수 있다.
도 18은 본 발명의 실시예들에 따라 도 17을 B-B’선을 따라 자른 단면도이다.
도 19는 도 18의 ‘P6’ 부분을 확대한 도면이다.
도 20a 내지 도 20c는 본 발명의 실시예들에 따라 도 18의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도일 수 있다.
도 22는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼 회로(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼 회로(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼 회로(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼 회로(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1211), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1211)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1211)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 엑세스(Access)할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1211)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 1b는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1b를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1a의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 비아(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 1c 및 도 1d는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 1c 및 도 1d는 각각 도 1b의 반도체 패키지의 예시적인 실시예를 설명하며, 도 1b의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 1c를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 1b의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 1b와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소스 구조체(3205), 소스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 1b의 2210)를 더 포함할 수 있다.
도 1d를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소스 구조체(4205), 소스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1a의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 1b의 2210)를 더 포함할 수 있다.
도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 비아(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 1c의 제 1 구조물(3100) 및 도 1d의 제 1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 1c의 제 2 구조물(3200) 및 도1d의 제 2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a는 도 2의 'P1' 부분을 확대한 세부 평면도이다. 도 3b는 도 2의 'P2' 부분을 확대한 세부 평면도이다.
도 2, 3a 및 3b를 참조하면, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치된다. 평면적으로 상기 셀 어레이 구조체(CS)는 메모리 영역(MER)과 이를 둘러싸는 가장자리 영역(EDR)을 포함할 수 있다. 상기 메모리 영역(MER)에서 상기 셀 어레이 구조체(CS)는 제 2 방향(D2)으로 나란히 배열되는 실제 블록들(BLKr)을 포함할 수 있다. 상기 실제 블록들(BLKr)은 실제로 데이터의 저장/소거/읽기 동작이 수행되는 메모리 블록들이다. 상기 실제 블록들(BLKr) 중 소정의 위치에 있으며 서로 이웃하는 두 개의 실제 블록들(BLKr) 사이에 더미 블록들(BLKd1~BLKd3)이 배치될 수 있다. 상기 더미 블록들(BLKd1~BLKd3)은 상기 제 2 방향(D2)으로 나란히 배열되는 제 1 내지 제 3 더미 블록들(BLKd1~BLKd3)을 포함할 수 있다. 상기 더미 블록들(BLKd1~BLKd3)은 메모리 블록들로써 기능하지 않는다. 즉, 상기 더미 블록들(BLKd1~BLKd3)에서는 데이터의 저장/소거/읽기 동작이 수행되지 않는다.
도 2를 참조하면, 상기 블록들(BLKr, BLKd1~BLKd3) 사이에 제 1 분리 절연 패턴(SL1)이 각각 개재될 수 있다. 상기 제 1 분리 절연 패턴(SL1)은 제 1 그루브(G1) 안에 배치될 수 있다. 제 1 분리 절연 패턴(SL1)은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 제 1 분리 절연 패턴들(SL1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 블록들(BLKr, BLKd1~BLKd3)은 각각 셀 어레이 영역(CAR)과 이의 양단에 배치되는 연결 영역(CNR)을 포함할 수 있다. 상기 블록들(BLKr, BLKd1~BLKd3)은 각각 셀 어레이 영역(CAR)과 연결 영역(CNR) 사이에 개재되는 더미 영역(DR)을 더 포함할 수 있다.
상기 실제 블록들(BLKr)과 상기 제 1 및 제 3 더미 블록들(BLKd1, BLKd3)은 각각 상기 셀 어레이 영역(CAR)과 상기 연결 영역들(CNR)에서 제 2 그루브들(G2)을 가질 수 있다. 상기 실제 블록들(BLKr)과 상기 제 1 및 제 3 더미 블록들(BLKd1, BLKd3)은 각각 제 2 그루브들(G2)은 제 1 방향(D1)을 따라 배열되며, 서로 이격될 수 있다. 상기 제 2 그루브들(G2) 안에는 제 2 분리 절연 패턴(SL2)이 배치될 수 있다. 상기 제 2 더미 블록(BLKd2)은 상기 제 2 그루브(G2)를 갖지 않을 수 있다. 상기 제 2 더미 블록(BLKd2)은 셀 어레이 영역(CAR)에 배치되는 중심 관통 비아 영역(THVR)을 더 포함할 수 있다.
도 4a는 본 발명의 실시예들에 따라 도 3a를 A-A'선으로 자른 단면도이다. 도 4b는 본 발명의 실시예들에 따라 도 3b를 B-B'선으로 자른 단면도이다. 도 4c는 본 발명의 실시예들에 따라 도 3b를 C-C'선으로 자른 단면도이다.
도 3a, 3b, 및 4a 내지 4c를 참조하면, 주변 회로 구조체(PS)는 제 1 기판(103)을 포함한다. 상기 제 1 기판(103)은 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 제 1 기판(103)에는 소자분리막(105)이 배치되어 활성 영역들을 한정할 수 있다. 상기 활성 영역들 상에는 주변 트랜지스터들(PTR)이 배치될 수 있다. 상기 주변 트랜지스터들(PTR)은 각각 주변 게이트 전극, 주변 게이트 절연막 및 이의 양 측에 인접한 상기 제 1 기판(103) 내에 배치되는 주변 소스/드레인 영역들을 포함할 수 있다. 상기 주변 트랜지스터들(PTR)은 주변 층간절연막(107)으로 덮일 수 있다. 상기 주변 층간절연막(107)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 주변 층간 절연막(107) 내에는 주변 배선들(109)과 주변 콘택들(33)이 배치될 수 있다. 상기 주변 배선들(109)과 주변 콘택들(33)은 도전막을 포함할 수 있다.
상기 주변 배선들(109)과 주변 콘택들(33)의 일부는 상기 주변 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 상기 주변 배선들(109)와 상기 주변 트랜지스터들(PTR)은 도 1a의 페이지 버퍼 회로(1120)와 디코더 회로(1110)를 구성할 수 있다. 상기 주변 회로 구조체(PS)는 상단에 배치되는 제 1 내지 제 3 주변 도전 패드들(30a, 30b, 30c)을 포함할 수 있다.
상기 주변 회로 구조체(PS) 상에는 식각 저지막(111)이 배치된다. 상기 식각 저지막(111)은 제 2 기판(201) 및 주변 층간절연막(107)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들면 상기 식각 저지막(111)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 식각 저지막(111)은 접착막으로 명명될 수도 있다.
상기 중간 절연막(21) 상에는 셀 어레이 구조체(CS)가 배치된다. 상기 셀 어레이 구조체(CS)에 속하는 각각의 블록들(BLKr, BLKd1~BLKd3)은 차례로 적층된 제 2 기판(201), 소스 구조체(SCL), 제1 스택 구조체(ST1), 제2 스택 구조체(ST2) 및 제 1 및 제 2 상부 절연막들(205, 207)을 포함할 수 있다. 상기 제1 스택 구조체(ST1)는 교대로 적층된 제1전극층들(EL1) 및 제1전극 층간절연막들(12)을 포함할 수 있다. 상기 제2 스택 구조체(ST2)는 교대로 적층된 제2전극층들(EL2) 및 제2전극 층간절연막들(22) 그리고 최상층에 위치하는 최상위 제2 전극층간절연막(24)을 포함할 수 있다. 제 2 기판(201)은 예를 들면 실리콘 단결정층, 실리콘 에피택시얼층 또는 SOI 기판일 수 있다. 상기 제 2 기판(201)에는 예를 들면 제 1 도전형의 불순물이 도핑될 수 있다. 상기 제 1 도전형의 불순물은 예를 들면 P형의 붕소일 수 있다. 또는 상기 제 1 도전형의 불순물은 N형의 비소나 인일 수 있다.
상기 제1전극층들(EL1) 중 가장 아래에 위치하는 것과 그 위에 위치하는 것은 도 1a의 게이트 하부 라인들(LL1, LL2)에 해당될 수 있으며, 하부 트랜지스터들(LT1, LT2), 즉 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)의 게이트 전극들에 해당될 수 있다.
하나의 블록(BLKr, BLKd1, BLKd3)에서 가장 위에 위치하는 적어도 두 층의 제2전극층(EL2)은 중앙 분리 패턴(9)과 상기 제 2 그루브(G2)에 의해 복수의 라인들로 분리되어 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다. 제2전극층들(EL2) 중에 가장 위에 위치하는 것과 그 아래에 위치하는 것은 각각 상부 트랜지스터들(UT1, UT2), 즉 상부 소거 제어 트랜지스터(UT2)와 스트링 선택 트랜지스터(UT1)의 게이트 전극들에 해당될 수 있다. 그 외의 전극층들(EL1, EL2)은 도 1a의 워드라인들(WL)에 해당할 수 있다. 그 외의 전극층들(EL1, EL2) 중 적어도 하나는 실제 동작하지 않는 더미 워드라인들일 수 있다. 하나의 블록(BLKr, BLKd1, BLKd3)에서 상기 그 외의 전극층들(EL1, EL2)은 각각 제1 방향(D1)으로 상기 제 2 그루브들(G2) 사이의 (불연속) 위치에서 연결되어 같은 높이에 위치하는 전극층(EL1, EL2)은 등전위 상태가 될 수 있다.
상기 전극층들(EL1, EL2)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 전극 층간절연막들(12, 22, 24)은 실리콘 산화막, 실리콘 질화막 및 실리콘산화질화막, 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
상기 소스 구조체(SCL)은 최하층에 위치하는 전극 층간절연막(12)과 제 2 기판(201) 사이에 개재되는 제 1 소스 패턴(SC1) 그리고 상기 제 1 소스 패턴(SC1)과 상기 제 2 기판(201) 사이에 개재되는 제 2 소스 패턴(SC2)을 포함할 수 있다. 도 4c와 같이 제2소스 콘택 라인(CSPLG2)에 인접한 제 1 소스 패턴(SC1)의 일부는 제 2 소스 패턴(SC2)을 관통하여 제2 기판(201)과 접할 수 있다. 상기 제 1 소스 패턴(SC1)은 불순물이 도핑된 반도체 패턴을, 예를 들면, 제 1 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 2 소스 패턴(SC2)은 불순물이 도핑된 반도체 패턴을, 예를 들면, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 2 소스 패턴(SC2)은 상기 제 1 소스 패턴(SC1)과 다른 반도체 물질을 더 포함할 수 있다. 상기 제 2 소스 패턴(SC2)에 도핑된 불순물의 도전형은 상기 제 1 소스 패턴(SC1)에 도핑된 불순물의 도전형과 같을 수 있다. 상기 제 2 소스 패턴(SC2)에 도핑된 불순물의 농도는 상기 제 1 소스 패턴(SC1)에 도핑된 불순물의 농도와 같거나 다를 수 있다. 상기 소스 구조체(SCL)은 도 1a의 공통 소스 라인(CSL)에 해당할 수 있다.
도 3a 및 도 4a를 참조하면, 각각의 블록들(BLKr, BLKd1~BLKd3)의 상기 셀 어레이 영역(CAR)과 상기 더미 영역(DR)에서 상기 전극 층간절연막들(12, 22, 24)과 상기 전극층들(EL1, EL2)은 셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS)에 의해 관통될 수 있다. 상기 중심 더미 수직 패턴들(CDVS)은 제 1 방향(D1)을 따라 일 열로 배열될 수 있다. 상기 중심 더미 수직 패턴들(CDVS)의 상부들 사이에 상기 중앙 분리 패턴(9)이 배치될 수 있다. 상기 전극층들(EL1, EL2)과 상기 셀 수직 패턴들(VS) 사이 그리고 상기 전극층들(EL1, EL2)과 상기 중심 더미 수직 패턴들(CDVS) 사이에 게이트 절연막(GO)이 개재될 수 있다. 셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS)은 각각 속이 빈 컵 형태를 가질 수 있다. 셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS)은 예를 들면 불순물이 도핑되지 않은 실리콘 단결정층 또는 폴리실리콘을 포함할 수 있다. 셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS)의 측벽들은 상기 제1 스택 구조체(ST1)와 상기 제2 스택 구조체(ST2) 사이에 인접하여 변곡점(IFP)를 가질 수 있다.
셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS) 내부는 매립 절연 패턴(29)으로 채워질 수 있다. 상기 매립 절연 패턴(29)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS) 상에는 각각 비트라인 패드(BPD)가 배치될 수 있다. 상기 비트라인 패드(BPD)은 불순물이 도핑된 폴리실리콘, 또는 텅스텐, 알루미늄 및 구리와 같은 금속을 포함할 수 있다. 상기 제 2 소스 패턴(SC2)은 상기 게이트 절연막(GO)을 관통하여 상기 셀 수직 패턴들(VS) 및 중심 더미 수직 패턴들(CDVS)의 하부 측벽들과 각각 접할 수 있다.
도 5는 도 4a의 'P3' 부분을 확대한 도면이다.
도 4a 및 도 5를 참조하면, 상기 게이트 절연막(GO)은 터널 절연막(TL), 전하 저장막(SN) 및 블로킹 절연막(BCL)을 포함할 수 있다. 상기 전하 저장막(SN)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(SN)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(SN)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블로킹 절연막(BCL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 상기 게이트 절연막(GO)은 고유전막(HL)을 더 포함할 수 있다. 상기 고유전막(HL)은 상기 블로킹 절연막(BCL)과 상기 전극층들(EL1, EL2) 사이에 개재될 수 있다. 상기 고유전막(HL)은 상기 전극층들(EL1, EL2)과 상기 전극 층간절연막들(12, 22, 24) 사이에 개재될 수 있다. 상기 고유전막(HL)은 실리콘 산화막보다 높은 유전율을 가지는 막으로써 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 상기 제 2 소스 패턴(SC2)은 상기 게이트 절연막(GO)을 관통하여 상기 셀 수직 패턴들(VS)과 접할 수 있다. 상기 게이트 절연막(GO)의 하부는 상기 제 2 소스 패턴(SC2)에 의해 상기 게이트 절연막(GO)의 상부와 분리될 수 있다. 제 1 분리 절연 패턴(SL1)의 일부는 제 2 방향(D2)으로 전극층(EL1, EL2) 쪽으로 돌출되어 인접하는 전극 층간절연막들(12, 22, 24) 사이로 개재될 수 있다. 제 1 분리 절연 패턴(SL1)의 측벽은 요철구조를 가질 수 있다. 제 2 및 제 3 분리 절연 패턴들(SL2, SL3)의 측벽도 상기 제 1 분리 절연 패턴(SL1)과 동일/유사할 수 있다.
도 4a 및 도 4c를 참조하면, 상기 제 1 분리 절연 패턴들(SL1)과 상기 제 2 분리 절연 패턴들(SL2)은 각각 상기 제 1 층간 절연막(205)과 상기 스택 구조체들(ST1, ST2)을 관통할 수 있다. 상기 제 1 분리 절연 패턴들(SL1)과 상기 제 2 분리 절연 패턴들(SL2) 내에는 제1소스 콘택 라인(CSPLG1)과 제2소스 콘택 라인(CSPLG2)이 각각 배치될 수 있다. 제1소스 콘택 라인(CSPLG1)과 제2소스 콘택 라인(CSPLG2)은 도전막을 포함할 수 있다. 상기 제1소스 콘택 라인(CSPLG1)은 상기 소스 구조체(SCL)의 제 2 소스 패턴(SC2)과 접할 수 있다. 상기 제2소스 콘택 라인(CSPLG2)은 상기 소스 구조체(SCL)의 제 1 소스 패턴(SC1)과 접할 수 있다. 상기 제1소스 콘택 라인(CSPLG1)과 제2소스 콘택 라인(CSPLG2)은 각각 평면적으로 상기 제 1 분리 절연 패턴들(SL1)과 상기 제 2 분리 절연 패턴들(SL2)을 따라 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 도시하지는 않았지만, 다른 예에서 상기 제1소스 콘택 라인(CSPLG1)과 제2소스 콘택 라인(CSPLG2)은 라인 형태가 아닌 서로 이격된 복수개의 콘택 플러그들 형태를 가질 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따라 도 4a의 'P4' 부분을 확대한 도면들이다.
도 4a 및 도 6a를 참조하면, 비트라인 패드(BPD)에는 제1 불순물 주입 영역(IR1)이 배치될 수 있다. 상기 최상위 제2 전극 층간절연막(24) 내에는 제2 불순물 주입 영역(IR2)이 배치될 수 있다. 제2 불순물 주입 영역(IR2)에 의해 상기 최상위 제2 전극 층간절연막(24)이 도전성을 나타내지는 않으며 절연성을 유지할 수 있다. 상기 제2 불순물 주입 영역(IR2)은 상기 셀 어레이 영역(CAR) 상에만 배치되고, 상기 더미 영역(DR)과 상기 연결 영역(CNR) 상에는 배치되지 않는다. 상기 제1 불순물 주입 영역(IR1)과 상기 제2 불순물 주입 영역(IR2)은 각각 상기 제2 기판(201)의 상면으로부터 제1 높이(또는 레벨, HT)에 위치할 수 있다. 상기 제1 불순물 주입 영역(IR1)과 상기 제2 불순물 주입 영역(IR2)에는 동일한 불순물 이온들이 동일한 농도로 도핑될 수 있다. 예를 들면, 상기 불순물 이온들은 인(Phousporous)일 수 있다. 상기 제1 불순물 주입 영역(IR1)과 상기 제2 불순물 주입 영역(IR2)에는 인(Phousporous)이 바람직하게는 1x1020 ions/㎤~1x1022 ions/㎤의 농도로, 더욱 바람직하게는 9x1020 ions/㎤~2x1021 ions/㎤의 농도로, 도핑될 수 있다. 상기 최상위 제2 전극 층간절연막(24)의 상부면(24US)로부터 상기 불순물 이온들의 투사 범위(Projected range, Rp)은 바람직하게는 20~40nm일 수 있다. 상기 제1 높이(HT)에서 터널 절연막(TL)의 일부(TL_P), 전하 저장막(SN)의 일부(SN_P) 및 블로킹 절연막(BCL)의 일부(BCL_P)에도 상기 불순물 이온들이 도핑될 수 있다.
상기 제1 그루브(G1)의 상부는 제1 폭(W1)을 가질 수 있다. 상기 제1 그루브(G1)의 내측벽은 상기 제1 높이(HT)에서 상기 제2 스택 구조체(ST2) 쪽으로 파여진 제1 리세스 영역(SG1)을 가질 수 있다. 상기 제1 리세스 영역(SG1)은 제1 수직 폭(H1)을 가질 수 있다. 상기 제1 수직 폭(H1)은 바람직하게는 10nm~50nm일 수 있다. 상기 제1 수직 폭(H1)은 상기 제2 불순물 주입 영역(IR2)의 수직 폭과 같거나 보다 작을 수 있다. 상기 제1 리세스 영역(SG1)은 상기 제1 분리 절연 패턴(SL1)의 측벽(SL1_S)으로부터 제2 방향(D2)으로 제1 깊이(DS1)를 가질 수 있다. 상기 제1 분리 절연 패턴(SL1)은 상기 제1 리세스 영역(SG1) 안으로 삽입되는 제1 절연 돌출부(PRT1)를 가질 수 있다. 상기 제1 절연 돌출부(PRT1)는 상기 제1 높이(HT)에 위치하며 상기 제1 수직 폭(H1)을 가질 수 있다. 또한 상기 제1 분리 절연 패턴(SL1)의 측벽(SL1_S)으로부터 상기 제1 절연 돌출부(PRT1)의 끝단까지 제1 거리(DS1)를 가질 수 있다. 제1 거리(DS1)는 상기 제1 절연 돌출부(PRT1)의 '폭(width)'으로도 명명될 수 있다.
도 4c를 참조하면, 상기 제2 분리 절연 패턴(SL2)은 상기 제1 높이(HT)에 위치하는 제2 절연 돌출부(PRT2)를 가질 수 있다. 상기 제2 절연 돌출부(PRT2)의 형태는 상기 제1 절연 돌출부(PRT1)와 같을 수 있다.
도 3a와 도 3b의 평면도에서 상기 제1 절연 돌출부(PRT1)와 제2 절연 돌출부(PRT2)는 상기 셀 어레이 영역(CAR)에서 각각 상기 제1 분리 절연 패턴(SL1)와 상기 제2 분리 절연 패턴(SL2)의 양측에 라인 형태로 형성될 수 있다.
또는 도 6b를 참조하면, 상기 비트라인 패드(BPD) 내에서 도 6a의 제1 불순물 주입 영역(IR1)의 경계가 확인되지 않을 수 있다. 즉, 이 경우 도 6a의 제1 불순물 주입 영역(IR1)에 도핑된 불순물 이온들이 상기 비트라인 패드(BPD) 내부로 균일하게 확산할 수 있다. 상기 비트라인 패드(BPD)는 전체적으로 균일한 불순물 도핑 농도를 가질 수 있다. 예를 들어 이때 상기 불순물은 인(Phousporous)일 수 있으며, 도핑 농도는 1x1020 ions/㎤~1x1022 ions/㎤, 더욱 바람직하게는 9x1020 ions/㎤~2x1021 ions/㎤ 일 수 있다. 상기 불순물 이온들은 상기 셀 수직 패턴들(VS) 내부로 일부 확산되어 공통 드레인 영역(CDR)을 형성할 수 있다. 이와 같이 고농도로 불순물 이온들이 상기 비트라인 패드(BPD)에 도핑되기에, 상부 소거 제어 트랜지스터(UT2)의 게이트 전극에 해당하는, 최상위에 위치하는 제2 전극층(EL2)이 게이트 유도 누설 전류(GIDL) 현상을 이용하여 소거 동작을 원할하게 수행할 수 있다. 이로써 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
또는 도 6c를 참조하면, 상기 제1 리세스 영역(SG1) 안에 전극 잔여 패턴(ELR)이 배치될 수 있다. 상기 전극 잔여 패턴(ELR)은 상기 전극층들(EL1, EL2)과 동일한 물질을 포함할 수 있다. 상기 전극 잔여 패턴(ELR)은 상기 제1 높이(HT)에 위치하며 상기 제1 수직 폭(H1)을 가질 수 있다. 평면적 관점에서 상기 전극 잔여 패턴(ELR)은 상기 제1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있다. 상기 전극 잔여 패턴(ELR)은 도 3a에서 제1 및 제2 절연 돌출부들(PRT1, PRT2)의 위치에 배치될 수 있다.
도 3a 및 4a를 참조하면, 상기 제 2 더미 블록(BLKd2)의 상기 중심 관통 비아 영역(THVR)에는 비트라인 관통 비아들(BLTHV)이 배치될 수 있다. 비트라인 관통 비아들(BLTHV)이 상기 제 1 층간 절연막(205), 상기 스택 구조체들(ST1, ST2), 상기 소스 구조체(SCL), 상기 제 2 기판(201) 및 상기 식각 저지막(111)을 관통하여 각각 제 1 주변 도전 패드들(30a)과 접할 수 있다. 상기 비트라인 관통 비아(BLTHV)과 상기 스택 구조체들(ST1, ST2) 사이, 상기 비트라인 관통 비아(BLTHV)과 상기 소스 구조체(SCL) 사이, 그리고 상기 비트라인 관통 비아(BLTHV)과 상기 식각 저지막(111) 사이에는 제 1 비아 절연 패턴(SP1)이 개재될 수 있다. 상기 비트라인 관통 비아들(BLTHV)은 제 1 방향(D1)을 따라 지그재그로 배열될 수 있다.
도 7는 도 4a의 'P5' 부분을 확대한 도면이다.
도 7을 참조하면, 비트라인 관통 비아들(BLTHV)은 제1 비아홀(TH1) 안에 배치된다. 제1 비아홀(TH1)의 상부는 제3 폭(W3)을 가질 수 있다. 상기 제1 비아홀(TH1)의 내측벽은 상기 제1 높이(HT)에서 상기 제2 스택 구조체(ST2) 쪽으로 파여진 제3 리세스 영역(SG3)을 가질 수 있다. 상기 제3 리세스 영역(SG3)은 제3 수직 폭(H3)을 가질 수 있다. 상기 제3 수직 폭(H3)은 상기 제1 수직폭(H1)과 같을 수 있다. 상기 제3 리세스 영역(SG3)은 상기 제 1 비아 절연 패턴(SP1)의 측벽(SP1_S)으로부터 제2 방향(D2)으로 제3 깊이(DS3)를 가질 수 있다. 상기 제 1 비아 절연 패턴(SP1)은 상기 제3 리세스 영역(SG3) 안으로 삽입되는 제3 절연 돌출부(PRT3)를 가질 수 있다. 상기 제3 절연 돌출부(PRT3)는 상기 제1 높이(HT)에 위치하며 상기 제3 수직 폭(H3)을 가질 수 있다. 또한 상기 제 1 비아 절연 패턴(SP1)의 측벽(SP1_S)으로부터 상기 제3 절연 돌출부(PRT3)의 끝단까지 제3 거리(DS3)를 가질 수 있다. 제3 거리(DS3)는 상기 제3 절연 돌출부(PRT3)의 '폭(width)'으로도 명명될 수 있다. 제1 비아홀(TH1)의 상기 제3 폭(W3)는 상기 제1 그루브(G1)의 상기 제1 폭(W1) 보다 크고, 상기 제1 리세스 영역(SG1)의 상기 제2 방향(D2)으로의 제1 깊이(DS1)은 상기 제3 리세스 영역(SG3)의 상기 제2 방향(D2)으로의 제3 깊이(DS3)와 같거나 보다 클 수 있다. 도 3a에서 제3 절연 돌출부(PRT3)은 평면적으로 비트라인 관통 비아들(BLTHV)을 감싸는 링 형태를 가질 수 있다.
도 3a 및 4a를 참조하면, 상기 제 1 층간 절연막(205) 상에는 제 2 층간 절연막(207)이 배치될 수 있다. 상기 제 2 층간 절연막(207) 상에는 제 2 방향(D2)으로 연장되며 서로 평행한 제 1 도전 라인들(BLL)이 배치될 수 있다. 상기 제 1 도전 라인들(BLL)은 도 1a의 비트라인들(BL)에 대응될 수 있다. 셀 어레이 영역(CAR) 상에서 제 1 콘택들(CT1)이 제 1 및 제 2 층간절연막들(205, 207)을 관통하여 셀 수직 패턴들(VS) 상에 배치되는 비트라인 패드들(BPD)과 제 1 도전 라인들(BLL) 중 하나를 연결시킬 수 있다. 하나의 제 1 도전 라인(BLL)에 연결되는 제 1 콘택들(CT1)은 상기 하나의 제 1 도전 라인(BLL)과 중첩되는 셀 수직 패턴들(VS) 중 홀수번째 또는 짝수번째에 배치되는 것들 상에 배치될 수 있다. 상기 더미 영역(DR) 상에 배치되는 비트라인 패드들(BPD)은 상기 제1 콘택들(CT1)과 연결되지 않는다. 상기 더미 영역(DR)에 배치되는 상기 셀 수직 패턴들(VS)은 실제로 메모리 동작에 사용되지 않으며, 제조 공정 중 로딩 효과에 따른 불량을 방지하기 위해 형성될 수 있다.
상기 제 1 콘택들(CT1)은 중심 더미 수직 패턴(CDVS) 상에 배치되는 비트라인 패드(BPD) 상에는 배치되지 않을 수 있다. 제 2 콘택(CT2)이 제 2 층간 절연막(207)을 관통하여 비트라인 관통 비아(BLTHV)과 제 1 도전 라인들(BLL) 중 하나를 연결시킬 수 있다. 이로써 셀 수직 패턴들(VS)은 상기 제 1 도전 라인들(BLL)에 연결될 수 있다. 상기 제 1 도전 라인들(BLL)은 상기 비트라인 관통 비아들(BLTHV)을 통해 상기 주변 회로 구조체(PS)의 페이지 버퍼 회로(도 1a의 1120)와 전기적으로 연결될 수 있다.
도 3b 및 도 4b를 참조하면, 상기 블록들(BLKr, BLKd1~BLKd3)에 각각 속하는 스택 구조체들(ST1, ST2)는 상기 연결 영역(CNR)에서 계단 형태를 가질 수 있다. 즉, 상기 전극층들(EL1, EL2) 및 전극 층간절연막들(12, 22, 24)은 상기 연결 영역(CNR)에서 계단 형태를 가질 수 있다. 상기 주변 회로 구조체(PS)에 가까울수록, 상기 전극층들(EL1, EL2) 및 전극 층간절연막들(12, 22, 24)이 제 1 방향(D1)으로 길어지고, 돌출될 수 있다. 상기 연결 영역(CNR)에서 제1 스택 구조체들(ST1)의 단부는 제1평탄 절연막(210)으로 덮일 수 있다. 상기 연결 영역(CNR)에서 제2 스택 구조체들(ST2)의 단부는 제2평탄 절연막(220)으로 덮일 수 있다. 상기 평탄 절연막들(210, 220)은 실리콘 산화막 또는 다공성 절연막을 포함할 수 있다. 상기 평탄 절연막들(210, 220) 상에 제 1 층간 절연막(205)과 제 2 층간 절연막(207)이 차례로 적층될 수 있다. 상기 전극층들(EL1, EL2)의 단부들은 셀 콘택 플러그들(CC)과 각각 연결될 수 있다. 상기 셀 콘택 플러그들(CC)은 상기 제 2 층간 절연막(207), 상기 제 1 층간 절연막(205) 및 상기 전극 층간 절연막들(12, 22, 24)을 관통하여 상기 전극층들(EL1, EL2)과 각각 접할 수 있다. 셀 콘택 플러그들(CC)의 측벽은 돌출되지 않고 전체적으로 수직하거나 수직에 가까울 수 있다.
도 4b을 참조하면, 상기 평탄 절연막들(210, 220)과 상기 계단 형태를 이루는 전극층들(EL1, EL2) 및 전극 층간절연막들(12, 22, 24)의 단부는 에지 더미 수직 패턴들(EDVS)에 의해 관통될 수 있다. 상기 에지 더미 수직 패턴들(EDVS)는 평면적으로 소정 방향으로 길쭉한 타원 형태를 가질 수 있다. 상기 에지 더미 수직 패턴들(EDVS)의 단면은 도 4a의 셀 수직 패턴(VS) 또는 중심 더미 수직 패턴(CDVS)과 동일/유사할 수 있다. 상기 에지 더미 수직 패턴들(EDVS)의 내부도 매립 절연 패턴(29)으로 채워질 수 있다. 상기 에지 더미 수직 패턴들(EDVS)과 상기 전극층들(EL1, EL2) 사이에 게이트 절연막(GO)이 개재될 수 있다.
도 4b를 참조하면, 상기 제 2 층간 절연막(207) 상에는 전극 연결 배선(CL)이 배치될 수 있다. 상기 연결 영역(CNR)에서 에지 관통 비아들(ETHV)이 상기 제 1 층간 절연막(205), 상기 평탄 절연막들(210, 220), 상기 제 2 기판(201), 및 식각 저지막(111)을 관통하여 각각 제 2 주변 도전 패드들(30b)과 접할 수 있다. 본 예에 있어서, 에지 관통 비아들(ETHV)은 스택 구조체들(ST1, ST2)와 이격될 수 있다. 상기 에지 관통 비아들(ETHV)은 상기 제 2 층간 절연막(207) 내에 배치되는 제 3 콘택들(CT3)에 의해 상기 전극 연결 배선(CL)과 각각 연결될 수 있다. 이로써 상기 전극층들(EL1, EL2)은 상기 주변 회로 구조체(PS)의 예를 들면 디코더 회로(도 1a의 1110)에 연결될 수 있다. 상기 에지 관통 비아(ETHV)와 상기 평탄 절연막들(210, 220) 사이, 그리고 상기 에지 관통 비아(ETHV)과 상기 식각 저지막(111) 사이에는 제 2 비아 절연 패턴(SP2)이 개재될 수 있다.
에지 관통 비아들(ETHV)은 비트라인 관통 비아들(BLTHV)은 각각 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨 중 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 비아 절연 패턴들(SP1, SP2)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막과 같은 절연 물질을 포함할 수 있다.
도 3b 및 도 4b를 참조하면, 상기 에지 관통 비아들(ETHV)과 이격된 곳에 상기 제 2 기판(201) 내에는 기판 접지 영역(WR)이 배치될 수 있다. 상기 기판 접지 영역(WR)에는 상기 제 2 기판(201) 내에 도핑된 제 1 도전형의 불순물이 도핑되되 상기 제 2 기판(201)에 도핑된 불순물의 농도보다 높은 농도로 도핑될 수 있다. 연결 영역(CNR)에서 기판 콘택 플러그(WC)가 상기 제 1 층간절연막(205) 및 상기 평탄 절연막들(210, 220)을 관통하여 상기 기판 접지 영역(WR)과 접할 수 있다. 상기 전극 연결 배선들(CL)은 제 3 층간절연막(209)으로 덮일 수 있다. 상기 제 3 층간절연막(209) 상에는 외부 단자(CP)가 배치될 수 있다. 제 4 콘택(CT4)은 상기 제 3 층간절연막(209)과 상기 제 2 층간절연막(207)을 관통하여 상기 외부 단자(CP)와 상기 기판 콘택 플러그(WC)을 연결시킬 수 있다. 상기 기판 콘택 플러그(WC)의 측벽은 콘택 절연 패턴(SP3)으로 덮일 수 있다. 본 예에 있어서, 제 2 비아 절연 패턴(SP2)과 콘택 절연 패턴(SP3)은 도 4a의 제1 비아 절연 패턴(SP1)와 같은 절연 돌출부(PRT3)를 갖지 않고 전체적으로 수직하거나 수직에 가까울 수 있다.
도 8a 내지 16a는 도 4a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 8b 내지 도 16b는 도 4b의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8a 및 도 8b를 참조하면, 주변 회로 구조체(PS)를 제조한다. 이를 위해 제 1 기판(103)에 소자분리막(105)를 형성하여 활성 영역들을 한정한다. 상기 활성 영역들에 트랜지스터들(PTR)을 형성할 수 있다. 상기 트랜지스터들(PTR)을 덮는 다층의 주변 층간절연막(107)과 상기 주변 층간절연막(107) 내에 주변 콘택들(33) 및 주변 배선들(109)을 형성한다. 상기 주변 회로 구조체(PS)의 상단에 제 1 및 제 2 주변 도전 패드들(30a 30b)을 형성한다. 상기 주변 회로 구조체(PS)의 전면 상에 식각 저지막(111)을 차례로 형성한다.
계속해서, 상기 식각 저지막(111) 상에 제 2 기판(201)을 형성한다. 상기 제 2 기판(201)은 반도체 에피택시얼막을 형성하거나 또는 반도체 단결정 기판을 상기 식각 저지막(111) 상에 부착함으로써 형성될 수 있다. 상기 제 2 기판(201)은 반도체 층으로도 명명될 수 있다. 상기 제 2 기판(201)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 상기 제 2 기판(201)에 기판 접지 영역(WR)을 형성할 수 있다. 상기 기판 접지 영역(WR)은 상기 제 1 도전형의 불순물을 도핑함으로써 형성되되, 상기 제 2 기판(201)에 도핑된 불순물의 농도보다 높은 농도를 가질 수 있다. 상기 제2 기판(201)은 도 2에 도시된 바와 같이 셀 어레이 영역(CAR), 더미 영역(DR) 및 연결 영역(CNR)을 포함할 수 있다.
상기 제 2 기판(201) 상에 제 1 버퍼층(16), 제 1 희생막(17), 제 2 버퍼층(18), 제 1 소스 패턴(SC1)을 차례로 적층한다. 도시하지는 않았지만, 상기 제1 소스 패턴(SC1)의 일부는 도 4c처럼 제 2 기판(201)의 상부면과 접하도록 형성될 수 있다. 이를 위해 상기 제1 소스 패턴(SC1)의 일부는 제 2 버퍼층(18), 제 1 희생막(17) 및 제 1 버퍼층(16)를 관통할 수 있다.
상기 제 1 소스 패턴(SC1) 상에 제1전극 층간절연막들(12)과 제 2 희생막들(14)을 교대로 반복하여 적층하여 제1 예비 스택 구조체(PST1)를 형성한다. 상기 제 1 소스 패턴(SC1)은 불순물이 도핑된 폴리실리콘막일 수 있다. 상기 제 1 및 제 2 버퍼층들(16, 18) 그리고 상기 전극 층간절연막들(12)은 바람직하게는 실리콘 산화막을 포함할 수 있다. 상기 제 1 희생막(17)은 상기 제 1 및 제 2 버퍼층들(16, 18), 상기 제1 전극 층간절연막들(12), 상기 제 1 소스 패턴(SC1) 및 상기 제 2 희생막들(14)과 동시에 식각 선택비를 가지는 물질을 포함할 수 있다. 예를 들면 상기 제 2 희생막들(14)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 희생막(17)은 실리콘 게르마늄막 또는 실리콘 산화질화막일 수 있다. 또는 상기 제 1 희생막(17)은 상기 제 1 소스 패턴(SC1)에 도핑된 불순물의 농도와 다른 농도의 불순물이 도핑된 폴리실리콘막일 수 있다.
트리밍 공정과 이방성 식각 공정을 반복 진행하여 상기 연결 영역(CNR)에서 상기 제1 전극 층간절연막들(12)과 제 2 희생막들(14)의 단부들을 계단 형태로 만들 수 있다. 이때 제 1 버퍼층(16), 제 1 희생막(17), 제 2 버퍼층(18), 제 1 소스 패턴(SC1)도 일부 식각되어 상기 제 2 기판(201)의 상부면이 노출될 수 있다. 제1 평탄 절연막(210)을 형성하고 CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 제1 예비 스택 구조체(PST1)의 단부들을 덮는다.
상기 셀 어레이 영역(CAR)과 상기 더미 영역(DR)에서 상기 제1 예비 스택 구조체(PST1), 제 1 소스 패턴(SC1), 제 2 버퍼층(18), 제 1 희생막(17), 제 1 버퍼층(16) 및 상기 제2 기판(201)의 일부를 식각하여 복수개의 하부 홀들(BH)을 형성한다. 상기 하부 홀들(BH)을 희생 매립 패턴들(BGP)로 각각 채운다. 상기 희생 매립 패턴(BGP)은 상기 제1 전극 층간절연막들(12)과 제 2 희생막들(14), 상기 제 1 소스 패턴(SC1), 제 2 버퍼층(18), 제 1 희생막(17), 제 1 버퍼층(16) 및 상기 제2 기판(201)과 동시에 식각 선택성을 가지는 물질일 수 있다. 예를 들면, 상기 희생 매립 패턴(BGP)은 SOH(Spin on Hardmask), ACL(Amorphous carbon layer), 또는 SiGe을 포함할 수 있다.
상기 제1 예비 스택 구조체(PST1)와 상기 제1 평탄 절연막(210) 상에 제2전극 층간절연막들(22, 24)과 제 3 희생막들(26)을 교대로 반복하여 적층하여 제2 예비 스택 구조체(PST2)를 형성한다. 상기 제2전극 층간절연막들(22, 24)은 상기 제1 전극 층간절연막들(12)과 동일한 물질을 포함할 수 있다. 상기 제3 희생막들(26)은 상기 제2 희생막들(14)과 동일한 물질을 포함할 수 있다. 트리밍 공정과 이방성 식각 공정을 반복 진행하여 상기 연결 영역(CNR)에서 상기 제2전극 층간절연막들(22, 24)과 제 3 희생막들(26)의 단부들을 계단 형태로 만들 수 있다. 제2 평탄 절연막(220)을 형성하고 CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 제2 예비 스택 구조체(PST2)의 단부들을 덮는다. 그리고 상기 셀 어레이 영역(CAR)과 상기 더미 영역(DR)에서 상기 제2 예비 스택 구조체(PST2)를 식각하여 희생 매립 패턴들(BGP)을 각각 노출시키는 상부 홀들(UH)을 형성할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 상부 홀들(UH)을 통해 희생 매립 패턴들(BGP)을 제거하여 하부 홀들(BH)을 노출시킬 수 있다. 서로 중첩되는 상기 상부 홀들(UH)과 상기 하부 홀들(BH)은 수직홀들(VH)을 구성할 수 있다. 상기 수직홀들(VH)은 셀 어레이 영역(CAR)와 더미 영역(DR)뿐만 아니라 연결 영역(CNR)에도 형성될 수 있다. 그리고 상기 수직홀들(VH) 안에 각각 수직 구조체들(VST)을 형성한다. 이를 위해 먼저, 상기 수직 홀들(VH)의 측벽을 콘포말하게 덮는 게이트 절연막(GO)을 형성한다. 상기 셀 어레이 영역(CAR)에서 상기 수직홀들(VH) 안에 상기 게이트 절연막(GO) 상에 셀 수직 패턴(VS), 중심 더미 수직 패턴(CDVS)을 형성할 수 있다. 상기 연결 영역(CNR)에서 상기 수직홀들(VH) 안에 상기 게이트 절연막(GO) 상에 에지 더미 수직 패턴(도 3b의 EDVS)을 형성한다. 상기 수직홀들(VH) 내부를 매립 절연 패턴(29)으로 채운다. 상기 매립 절연 패턴(29)과 셀 수직 패턴(VS), 중심 더미 수직 패턴(CDVS) 및 에지 더미 수직 패턴(EDVS)의 상부를 일부 제거하고 폴리실리콘막으로 채워 비트라인 패드들(BPD)을 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제2 예비 스택 구조체(PST2) 상에 제1 마스크 패턴(MK1)을 형성한다. 상기 제1 마스크 패턴(MK1)은 상기 셀 어레이 영역(CAR)과 상기 더미 영역(DR)은 노출시키되 상기 연결 영역(CNR)은 덮을 수 있다. 상기 제1 마스크 패턴(MK1)은 예를 들면 포토레지스트 패턴, 실리콘 질화막, SiOC, SOH, ACL 중 적어도 하나를 포함할 수 있다. 상기 제1 마스크 패턴(MK1)을 이온주입 마스크로 이용하여 이온주입 공정(IIP)을 진행하여 상기 비트라인 패드(BPD)에 제1 불순물 주입 영역(IR1)을 형성한다. 이때 상기 셀 어레이 영역(CAR) 상에서 최상층 제2 전극 층간절연막(24) 내에 제2 불순물 주입 영역(IR2)이 형성될 수 있다. 이로써 도 6a를 참조하여 설명한 바와 같이, 상기 제1 불순물 주입 영역(IR1)과 상기 제2 불순물 주입 영역(IR2)에는 동일한 불순물 이온들이 동일한 농도로 도핑될 수 있다. 예를 들면, 상기 불순물 이온들은 인(Phousporous)일 수 있다. 상기 제1 불순물 주입 영역(IR1)과 상기 제2 불순물 주입 영역(IR2)에는 인(Phousporous)이 1x1020 ions/㎤~1x1022 ions/㎤의 농도로, 더욱 바람직하게는 9x1020 ions/㎤~2x1021 ions/㎤의 농도로, 도핑될 수 있다. 상기 최상위 제2 전극 층간절연막(24)의 상부면(24US)로부터 상기 불순물 이온들의 투사 범위(Projected range, Rp)은 바람직하게는 20~40nm일 수 있다. 또한, 상기 제1 높이(HT)에서, 상기 게이트 절연막(GO)을 구성하는 터널 절연막(TL)의 일부(TL_P), 전하 저장막(SN)의 일부(SN_P) 및 블로킹 절연막(BCL)의 일부(BCL_P)에도 상기 불순물 이온들이 도핑될 수 있다. 상기 제1 마스크 패턴(MK1)에 의해 상기 더미 영역(DR)과 상기 연결 영역(CNR)에서는 상기 제1 불순물 주입 영역(IR1)과 상기 제2 불순물 주입 영역(IR2)이 형성되지 않는다.
도 2, 도 11a 및 도 11b를 참조하면, 상기 제1 마스크 패턴(MK1)을 제거한다. 상기 제2 예비 스택 구조체(PST2) 상에 제 1 층간절연막(205)을 형성한다. 상기 제 1 층간절연막(205), 상기 제2 예비 스택 구조체(PST2), 상기 제1 예비 스택 구조체(PST1), 상기 제 1 소스 패턴(SC1) 및 상기 제 2 버퍼층(18)을 순차적으로 식각하여 상기 제 1 희생막(17)을 노출시키는 제 1 그루브들(G1)을 형성한다. 이때 도2와 도 4c의 제2 그루브들(G2)도 형성될 수 있다. 제 1 그루브들(G1)과 상기 제2 그루브들(G2) 안의 식각 부산물들을 제거하기 위해 세정 공정을 진행할 수 있다.
상기 식각 공정과 상기 세정 공정 중에 상기 제 1 그루브들(G1)과 상기 제2 그루브들(G2)의 상부 내측벽들에 제1 리세스 영역(SG1)이 형성될 수 있다. 상기 최상층의 제2 전극 층간절연막(24) 내에는 제2 불순물 주입 영역(IR2)이 형성되며 불순물 이온들에 의해 손상을 받았기에 다른 부분들보다 원자들 간의 결합력이 약할 수 있다. 이로써 상기 식각 공정과 상기 세정 공정에서 상대적으로 더 많이 식각/제거될 수 있다. 이로써 상기 제1 리세스 영역(SG1)이 형성될 수 있다. 특히, 상기 제2 불순물 주입 영역(IR2)에 1x1020 ions/㎤~1x1022 ions/㎤ 또는 9x1020 ions/㎤~2x1021 ions/㎤의 고농도로 불순물이 도핑되기에, 제1 리세스 영역(SG1)이 더 잘 형성될 수 있다. 만약, 상기 제2 불순물 주입 영역(IR2)의 도핑 농도가 이보다 작은 경우에는 제1 리세스 영역(SG1)이 형성되지 않을 수도 있다.
본 발명의 3차원 반도체 메모리 장치 및 이의 제조 방법에서는 게이트 유도 누설 전류(GIDL) 현상을 이용한 원할한 소거 동작을 위해 비트라인 패드(BPD)에 고농도로 불순물이 도핑된 제1 불순물 주입 영역(IR1)을 형성하는 것이 필요하다. 이를 위해 이온주입 공정을 진행함에 따라 최상위 제2 전극 층간절연막(24) 내에도 제2 불순물 주입 영역(IR2)이 형성이 된다. 이에 따라 제1 리세스 영역(SG1)이 필연적으로 형성되게 된다.
도 12a 및 도 12b를 참조하면, 상기 제 1 및 제 2 그루브들(G1, G2)을 통해 상기 제 2 버퍼층(18), 상기 제 1 희생막(17) 및 상기 제 1 버퍼층(16)을 제거하여 제 1 빈 공간(ER1)을 형성할 수 있다. 이때 상기 게이트 절연막(GO)의 일부가 제거되어 상기 셀 수직 패턴(VS), 상기 중심 더미 수직 패턴(CDVS) 및 상기 에지 더미 수직 패턴(EDVS)의 측벽이 노출될 수 있다. 상기 제 1 빈 공간(ER1)에 의해 상기 제 1 소스 패턴(SC1)의 하부면과 상기 제 2 기판(201)의 상부면이 노출될 수 있다. 상기 제 1 빈 공간(ER1)을 형성할 때, 상기 셀 수직 패턴(VS), 상기 중심 더미 수직 패턴(CDVS) 및 상기 에지 더미 수직 패턴(EDVS)은 상기 예비 셀 어레이 구조체(PCS)가 쓰러지지 않도록 지지하는 역할을 할 수 있다.
도 13a 및 도 13b를 참조하면, 제 2 소스막을 콘포말하게 적층하여 상기 제 1 및 제 2 그루브들(G1, G2)을 통해 상기 제 1 빈 공간(ER1)을 채우고, 이방성 식각 공정을 진행하여 상기 제 1 및 제 2 그루브들(G1, G2) 내의 제 2 소스막을 제거하고 상기 상기 제 1 빈 공간(ER1) 안에 제 2 소스막을 남겨 제 2 소스 패턴(SC2)을 형성할 수 있다. 이로써 상기 제 1 소스 패턴(SC1)과 상기 제 2 소스 패턴(SC2)은 소스 구조체(SCL)을 구성할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제 1 및 제 2 그루브들(G1, G2)을 통해 상기 제 2 희생막들(14) 및 상기 제3 희생막들(26)을 제거해서 상기 전극 층간절연막들(12, 22, 24) 사이에 제 2 빈공간들을 형성할 수 있다. 도전막을 콘포말하게 적층하여 상기 제 1 및 제 2 그루브들(G1, G2)을 통해 상기 제 2 빈공간들을 채운다. 그리고 이방성 식각 공정을 진행하여 상기 제 1 및 제 2 그루브들(G1, G2) 안의 제1 도전막을 제거하여 상기 제 2 빈공간들 안에 전극층들(EL1, EL2)을 형성할 수 있다. 이로써 제1 스택 구조체(ST1)와 제2 스택 구조체(ST2)를 형성할 수 있다. 상기 제1 도전막을 적층하기 전에 도 6a의 고유전막(HL)을 콘포말하게 형성할 수 있다. 상기 제 1 및 제 2 그루브들(G1, G2) 안의 제1 도전막을 제거하여 상기 제 2 빈공간들 안에 전극층들(EL1, EL2)을 형성할 때, 상기 제1 리세스 영역(SG1) 안에 제1 도전막의 일부가 남을 수 있다. 이로써 도 6c의 전극 잔여 패턴(ELR)이 형성될 수 있다.
절연막을 콘포말하게 적층하고 이방성 식각하여 상기 제 1 및 제 2 그루브들(G1, G2)의 내측벽을 덮는 제 1 및 제 2 분리 절연 패턴들(SL1, SL2)을 형성할 수 있다. 그리고 제2 도전막을 적층하여 상기 제 1 및 제 2 그루브들(G1, G2)을 채우고 에치백하여 상기 제 1 및 제 2 그루브들(G1, G2) 안에 각각 제1 및 제2 소스 콘택 라인들(CSPLG1, CSPLG2)을 형성할 수 있다.
도 15a 및 도 15b를 참조하면, 상기 연결 영역(CNR)에서 상기 제 1 층간절연막(205), 상기 제2 평탄 절연막(220) 및 상기 제1 평탄 절연막(210)을 식각하여 상기 기판 접지 영역(WR)을 노출시키는 기판 콘택홀(WCH)을 형성할 수 있다. 상기 기판 콘택홀(WCH)의 내측벽은 리세스 영역 없이 전체적으로 수직에 가깝게 형성될 수 있다. 상기 기판 콘택홀(WCH)을 매립 희생막(GPL)으로 채울 수 있다. 상기 제1 층간절연막(205) 상에 제2 마스크 패턴(MK2)을 형성한다. 상기 제2 마스크 패턴(MK2)은 중심 관통 비아 영역(THVR)에서 비트라인 관통 비아들(BLTHV)을 위한 제1 비아홀들(TH1)을 한정하는 개구부와 상기 연결 영역(CNR)에서 에지 관통 비아들(ETHV)을 위한 제2 비아홀들(TH2)을 한정하는 개구부를 가질 수 있다.
상기 제2 마스크 패턴(MK2)을 식각 마스크로 이용하여, 중심 관통 비아 영역(THVR)에서 상기 제1 층간절연막(205), 상기 제2 스택 구조체(ST2), 상기 제1 스택 구조체(ST1), 상기 소스 구조체(SCL), 상기 제2 기판(201) 및 상기 식각 저지막(11)을 식각하여 상기 제 1 주변 도전 패드(30a)를 노출시키는 제1 비아홀(TH1)을 형성할 수 있다. 또한 이때, 상기 연결 영역(CNR)에서 상기 제1 층간절연막(205), 상기 제2 평탄 절연막(220), 상기 제1 평탄 절연막(210), 상기 제2 기판(201) 및 상기 식각 저지막(11)을 식각하여 상기 제 2 주변 도전 패드(30b)를 노출시키는 제2 비아홀(TH2)을 형성할 수 있다. 그리고 세정 공정을 진행할 수 있다.
상기 식각 공정 및/또는 세정 공정에서, 상기 제1 비아홀(TH1)의 상부 내측벽에는 제3 리세스 영역(SG3)이 형성되나 상기 제2 비아홀(TH2)의 상부 내측벽에는 리세스 영역이 형성되지 않는다. 이는 상기 셀 어레이 영역(CAR)에서 상기 최상층의 제2 전극 층간절연막(24) 내에는 제2 불순물 주입 영역(IR2)이 형성되며 불순물 이온들에 의해 손상을 받았기에 다른 부분들보다 원자들 간의 결합력이 약하기 때문에 제3 리세스 영역(SG3)이 형성될 수 있다. 그러나 상기 더미 영역(DR)과 상기 연결 영역(CNR)에는 상기 제2 불순물 주입 영역(IR2)이 없기에, 리세스 영역이 형성되지 않는다.
상기 제1 그루브(G1)는 도 6a처럼 제1 폭(W1)으로 형성될 수 있다. 상기 제1 비아홀(TH1)은 도 7처럼 제3 폭(W3)으로 형성될 수 있다. 상기 제1 폭(W1)은 상기 제3 폭(W3) 보다 넓을 수 있다. 로딩 효과에 따라, 그루브/홀의 폭이 넓을수록, 이를 통해 제공되는 에천트/세정액의 양이 많아질 수 있다. 이로써, 제2 불순물 주입 영역(IR2)의 최상층 제2 전극 층간절연막(24)의 식각/제거되는 양이 많아져, 제1 리세스 영역(SG1)의 제1 깊이(DS1)이 제3 리세스 영역(SG3)의 제3 깊이(DS3) 보다 커질 수 있다.
본 예에 있어서, 상기 제1 비아홀(TH1)과 상기 제2 비아홀(TH2)은 상기 제2 마스크 패턴(MK2)을 이용하여 동시에 형성되었으나, 다른 예에 있어서, 상기 제1 비아홀(TH1)과 상기 제2 비아홀(TH2)은 각각 서로 다른 마스크 패턴을 이용하여 서로 다른 스텝에서 형성될 수 있다.
도 15a 및 도 15b 그리고 도 16a 및 도 16b를 참조하면, 상기 제2 마스크 패턴(MK2과 매립 희생막(GPL)을 제거한다. 그리고 절연막을 콘포말하게 적층하고 이방성 식각하여 상기 제1 비아홀(TH1), 상기 제2 비아홀(TH2) 및 상기 기판 콘택홀(WCH)의 내측벽들을 각각 덮는 제1 비아 절연 패턴(SP1), 제 2 비아 절연 패턴(SP2) 및 콘택 절연 패턴(SP3)을 형성한다. 그리고 제3 도전막을 적층하여 상기 제1 비아홀(TH1), 상기 제2 비아홀(TH2) 및 상기 기판 콘택홀(WCH)을 채우고 에치백하여 비트라인 관통 비아들(BLTHV), 에지 관통 비아들(ETHV) 및 기판 콘택 플러그(WC)을 형성할 수 있다.
후속으로 도 4a 내지 도 4c를 참조하여, 제 2 층간절연막(207), 셀 콘택 플러그들(CC), 제 1 내지 제 4 콘택들(CT1~CT4), 제 1 도전 라인들(BLL), 전극 연결 배선들(CL), 제 3 층간절연막(209) 및 외부 단자(CP)를 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도일 수 있다. 도 18은 본 발명의 실시예들에 따라 도 17을 B-B'선을 따라 자른 단면도이다. 도 19는 도 18의 'P6' 부분을 확대한 도면이다.
도 17 내지 도 19를 참조하면, 본 예에 따른 3차원 반도체 메모리 장치에서는 제2 불순물 주입 영역(IR2)이 셀 어레이 영역(CAR), 더미 영역(DR) 및 연결 영역(CNR) 모두 위에 위치하는 최상층 제2 전극 층간절연막(24) 내에 형성된다. 또한 제3 불순물 주입 영역(IR3)이 제2 평탄 절연막(220) 내에 형성된다. 상기 제3 불순물 주입 영역(IR3)은 상기 제2 불순물 주입 영역(IR2)과 동일한 제1 높이(HT)에 위치하며 동일한 수직 폭(H1)과 투사범위(Rp)를 가질 수 있다. 또한 상기 제3 불순물 주입 영역(IR3)과 상기 제2 불순물 주입 영역(IR2) 내에 도핑되는 불순물들은 서로 같고 동일한 농도를 가질 수 있다. 제 2 비아 절연 패턴(SP2)은 제1 높이(HT)에서 제4 절연 돌출부(PRT4)를 가질 수 있다. 콘택 절연 패턴(SP3)은 제1 높이(HT)에서 제5 절연 돌출부(PRT5)를 가질 수 있다. 셀 콘택 플러그들(CC)은 각각 제1 높이(HT)에서 콘택 돌출부들(CCPR)을 가질 수 있다.
제2 비아홀(TH2)의 내측벽은 상기 제1 높이(HT)에서 상기 제2 평탄절연막(220) 쪽으로 파여진 제4 리세스 영역(SG4)을 가질 수 있다. 상기 제4 리세스 영역(SG4)은 제3 수직 폭(H3)을 가질 수 있다. 상기 제3 수직 폭(H3)은 상기 제1 수직폭(H1)과 같을 수 있다. 상기 제4 리세스 영역(SG4)은 상기 제 2 비아 절연 패턴(SP2)의 측벽(SP2_S)으로부터 제2 방향(D2)으로 제3 깊이(DS3)를 가질 수 있다. 제 2 비아 절연 패턴(SP2)은 도 7의 제1 비아 절연 패턴(SP1)과 동일할 수 있다. 제4 절연 돌출부(PRT4)과 제5 절연 돌출부(PRT5)는 각각 도 7을 참조하여 설명한 제3 절연 돌출부(PRT3)와 같은 크기 및 형태를 가질 수 있다.
셀 콘택 플러그들(CC)은 각각 셀 콘택홀들(CCH) 안에 배치될 수 있다. 셀 콘택홀(CCH)은 제4 폭(W4)을 가질 수 있다. 셀 콘택홀(CCH)의 내측벽은 상기 제1 높이(HT)에서 상기 제2 평탄절연막(220) 쪽으로 파여진 제4 리세스 영역(SG4)을 가질 수 있다. 상기 제4 리세스 영역(SG4)은 제4 수직 폭(H4)을 가질 수 있다. 상기 제4 수직 폭(H4)은 상기 제1 수직폭(H1)과 같을 수 있다. 상기 제4 리세스 영역(SG4)은 상기 셀 콘택 플러그(CC)의 측벽(CC_S)으로부터 제2 방향(D2)으로 제4 깊이(DS4)를 가질 수 있다. 상기 제4 폭(W4)은 상기 제3 폭(W3) 보다 작고, 상기 제4 깊이(DS4)는 상기 제3 깊이(DS3) 보다 작을 수 있다. 이는 형성 과정 중에 로딩 효과에 의한 차이일 수 있다.
콘택 돌출부(CCPR)은 상기 제6 리세스 영역(SG6) 안에 삽입될 수 있다. 콘택 돌출부(CCPR)은 상기 제1 높이(HT)에 위치하며 상기 제4 수직 폭(H4)을 가질 수 있다. 또한 콘택 돌출부(CCPR)의 측벽(CC_S)으로부터 상기 콘택 돌출부(CCPR)의 끝단까지 제4 거리(DS4)를 가질 수 있다. 도 17에서 콘택 돌출부(CCPR)은 평면적으로 셀 콘택 플러그(CC)을 감싸는 링 형태를 가질 수 있다.
도 6a, 도 7 및 도 19를 참조하면, 예를 들면 H1≒H3≒H4 또는 H1=H3=H4일 수 있다. W1≥W3≥W4일 수 있으며 이때 DS1≥DS3≥DS4일 수 있다.
도 20a 내지 도 20c는 본 발명의 실시예들에 따라 도 18의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 20a를 참조하면, 도 9a 및 도 9b의 상태에서 도 10b의 제1 마스크 패턴(MK1)을 형성하지 않고, 셀 어레이 영역(CAR), 더미 영역(DR) 및 연결 영역(CNR)에서 제2 예비 스택 구조체(PST2)와 제2 평탄 절연막(220)의 전면에 대하여 이온주입 공정(IIP)을 형성한다. 이로써 비트라인 패드(BPD)에 제1 불순물 주입 영역(IR1)이, 최상층의 제2 전극 층간절연막(24) 내에 제2 불순물 주입 영역(IR2)이 그리고 상기 제2 평탄 절연막(220) 내에 제 3 불순물 주입 영역(IR3)이 형성될 수 있다.
도 20b를 참조하면, 기판 콘택홀(WCH)을 형성할 때, 상기 제3 불순물 주입 영역(IR3)의 제2 평탄 절연막(220)의 일부가 식각되면서 제5 리세스 영역(SG5)이 형성될 수 있다. 또한 제2 마스크 패턴(MK2)을 이용하여 제2 비아홀(TH2)을 형성할 때, 상기 제3 불순물 주입 영역(IR3)의 제2 평탄 절연막(220)의 일부가 식각되면서 제4 리세스 영역(SG4)이 형성될 수 있다.
도 20c를 참조하면, 상기 기판 콘택홀(WCH) 안에 콘택 절연 패턴(SP3)과 기판 콘택 플러그(WC)를 형성하고 상기 제2 비아홀(TH2) 안에 제2 비아 절연 패턴(SP2)과 에지 관통 비아(ETHV)를 형성한다. 제1 층간절연막(205) 상에 제2 층간절연막(207)을 형성한다. 연결 영역(CRN)에서 제2 층간절연막(207), 제1 층간절연막(205), 전극 층간절연막들(12, 22, 24)을 식각하여 셀 콘택홀들(CCH)을 형성한다. 이때 상기 제3 불순물 주입 영역(IR3)의 제2 평탄 절연막(220)의 일부 그리고 최상층 제2 전극 층간절연막(24)의 일부가 식각되면서 제6 리세스 영역(SG6)이 형성될 수 있다. 그리고 상기 셀 콘택홀들(CCH) 안에 셀 콘택 플러그들(CC)을 각각 형성한다. 그 외의 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도일 수 있다.
도 21을 참조하면, 본 예에 따른 3차원 반도체 메모리 장치에서는 제2 불순물 주입 영역(IR2)이 셀 어레이 영역(CAR) 뿐만 아니라 더미 영역(DR) 상에 위치하는 최상층 제2 전극 층간절연막(24) 내에도 형성된다. 연결 영역(CNR) 상에는 제2 불순물 주입 영역(IR2)이 형성되지 않는다. 그 외의 구조는 도 2 내지 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 22는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도이다.
도 22를 참조하면, 메모리 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조체(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 구조체(PERI)과 셀 어레이 구조체(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 구조체(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 어레이 구조체(CELL)는 도 2 내지 도 21을 참조하여 설명한 셀 어레이 구조체(CS)에 해당할 수 있다. 셀 어레이 구조체(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 어레이 구조체(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(1CH)는 제2 기판(1310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 22에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 구조체(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 구조체(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제2 기판(1310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 셀 컨택 플러그들(1341-1347; 1340)의 형태는 도 4b의 셀 콘택 플러그(CC)와 같거나 또는 도 18의 셀 콘택 플러그(CC)와 같을 수 있다.
워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(1CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 구조체(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 구조체(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 제1 높이(도 4a의 HT에서) 돌출부를 가질 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(1PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 22를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 22를 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 제2 입출력 컨택 플러그(1303)는 제1 높이(도 4a의 HT)에서 돌출부를 가질 수 있다. 일 실시예에서, 제 2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩되지 않을 수 있다. 도 22를 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 어레이 구조체(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 어레이 구조체(CELL)과 주변 회로 영역(1PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 구조체(PERI)의 최상부 메탈층에 셀 어레이 구조체(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 구조체(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 어레이 구조체(CELL)의 상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 어레이 구조체(CELL)의 최상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 소스 구조체;
    상기 소스 구조체 상에 배치되며 교대로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체;
    상기 스택 구조체와 상기 소스 구조체를 관통하여 상기 기판에 인접하는 수직 구조체; 및
    상기 스택 구조체와 상기 소스 구조체를 관통하되 상기 수직 구조체와 이격된 분리 절연 패턴을 포함하되,
    상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고,
    상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며,
    상기 그루브의 내측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 분리 절연 패턴은 상기 리세스 영역 안에 삽입된 절연 돌출부를 가지는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 리세스 영역 안에 삽입되며 상기 분리 절연 패턴과 접하는 전극 잔여 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전극 잔여 패턴은 상기 전극층들과 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 스택 구조체는 상기 수직 구조체가 배치되는 수직홀을 포함하고,
    상기 수직 구조체는:
    상기 수직홀의 내측벽을 따라 콘포말하게 형성되는 셀 수직 패턴;
    상기 셀 수직 패턴과 상기 수직홀의 내측벽 사이에 개재되는 게이트 절연막; 및
    상기 셀 수직 패턴 상단의 비트라인 패드를 더 포함하며,
    상기 비트라인 패드는 제1 불순물로 도핑되고,
    상기 제1 불순물 주입 영역도 상기 제1 불순물로 도핑되는 3차원 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 비트라인 패드 내의 상기 제1 불순물의 도핑 농도는 9x1020 ions/㎤~2x1021 ions/㎤인 3차원 반도체 메모리 장치.
  7. 제5 항에 있어서,
    상기 게이트 절연막은:
    상기 셀 수직 패턴과 접하는 블로킹 절연막;
    상기 블로킹 절연막과 상기 수직홀의 내측벽 사이에 개재되는 터널 절연막; 및
    상기 터널 절연막과 상기 블로킹 절연막 사이의 전하저장막을 포함하되,
    상기 제1 불순물 주입 영역에는 제1 불순물들이 도핑되고,
    상기 제1 높이에서 상기 전하저장막, 상기 터널 절연막 및 상기 블로킹 절연막 내에 상기 제1 불순물들이 도핑되는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 리세스 영역의 수직 폭은 10nm~50nm인 3차원 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 스택 구조체와 상기 소스 구조체를 관통하되, 상기 수직 구조체 및 상기 분리 절연 패턴과 이격되는 관통 비아; 및
    상기 관통 비아와 상기 스택 구조체 사이에 개재되는 비아 절연 패턴을 더 포함하되,
    상기 비아 절연 패턴은 상기 제1 높이에서 상기 스택 구조체 쪽으로 돌출된 절연 돌출부를 가지는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 기판은 일 방향으로 나란히 배치되는 셀 어레이 영역, 더미 영역 및 연결 영역을 포함하고,
    상기 스택 구조체는 상기 셀 어레이 영역, 상기 더미 영역 및 상기 연결 영역에 상에 배치되고,
    상기 제1 불순물 주입 영역은 상기 셀 어레이 영역 상에만 존재하는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 기판은 일 방향으로 나란히 배치되는 셀 어레이 영역, 더미 영역 및 연결 영역을 포함하고,
    상기 스택 구조체는 상기 셀 어레이 영역, 상기 더미 영역 및 상기 연결 영역에 상에 배치되고, 상기 스택 구조체의 상기 전극층들과 상기 전극 층간절연막들은 상기 연결 영역에서 계단 형태를 이루고,
    상기 3차원 반도체 메모리 장치는 상기 연결 영역에서 상기 스택 구조체의 단부를 덮는 평탄 절연막을 더 포함하고,
    상기 평탄 절연막 내에서 상기 제1 높이에 배치되는 제2 불순물 주입 영역을 더 포함하는 3차원 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 불순물 주입 영역과 상기 제2 불순물 주입 영역에는 서로 동일한 불순물이 동일한 농도로 노핑되는 3차원 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 연결 영역에서 상기 평탄 절연막과 상기 전극 층간절연막들을 관통하여 상기 전극층들과 각각 연결되는 셀 콘택들을 더 포함하되,
    상기 셀 콘택들은 각각 상기 제1 높이에서 상기 평탄 절연막 쪽으로 돌출되는 콘택 돌출부를 가지는 3차원 반도체 메모리 장치.
  14. 제11 항에 있어서,
    상기 연결 영역에서 상기 평탄 절연막을 관통하는 관통 비아; 및
    상기 관통 비아와 상기 평탄 절연막 사이에 개재된 비아 절연 패턴을 더 포함하되,
    상기 비아 절연 패턴은 상기 제1 높이에서 상기 평탄 절연막 쪽으로 돌출된 절연 돌출부를 가지는 3차원 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 리세스 영역은 상기 그루브의 내측벽으로부터 상기 수직 구조체 쪽으로 제1 깊이를 가지고,
    상기 절연 돌출부는 상기 비아 절연 패턴의 측벽으로부터 상기 평탄절연막 쪽으로 제1 폭을 가지고,
    상기 제1 깊이는 상기 제1 폭보다 큰 3차원 반도체 메모리 장치.
  16. 주변 회로 구조체와 이 위에 배치되는 셀 어레이 구조체를 포함하되,
    상기 셀 어레이 구조체는:
    셀 어레이 영역과 연결 영역을 포함하는 제 1 기판;
    상기 제 1 기판 상의 소스 구조체;
    상기 제 1 기판 상에 차례로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체;
    상기 연결 영역 상에서 상기 스택 구조체의 단부를 덮는 평탄 절연막;
    상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하여 상기 제 1 기판에 인접하는 복수개의 수직 패턴들;
    상기 수직 패턴들 상에 각각 배치되는 비트라인 패드들; 및
    상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하는 분리 절연 패턴을 포함하되,
    상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고,
    상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며,
    상기 그루브의 상부 측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함하고,
    상기 비트라인 패드들에는 각각 9x1020 ions/㎤~2x1021 ions/㎤의 농도로 불순물이 도핑되는 3차원 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 분리 절연 패턴은 상기 리세스 영역 안에 삽입된 절연 돌출부를 가지는 3차원 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 리세스 영역 안에 삽입되며 상기 분리 절연 패턴과 접하는 금속 잔여 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 평탄 절연막 내에서 상기 제1 높이에 배치되는 제2 불순물 주입 영역을 더 포함하되,
    상기 제1 불순물 주입 영역과 상기 제2 불순물 주입 영역에는 서로 동일한 불순물이 동일한 농도로 노핑되는 3차원 반도체 메모리 장치.
  20. 주변 회로 구조체와 이 위에 배치되는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 상기 제 1 기판 상의 소스 구조체; 상기 제 1 기판 상에 차례로 적층된 전극층들과 전극 층간절연막들을 포함하는 스택 구조체; 상기 연결 영역 상에서 상기 스택 구조체의 단부를 덮는 평탄 절연막; 상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하여 상기 제 1 기판에 인접하는 복수개의 수직 패턴들; 및 상기 셀 어레이 영역에서 상기 스택 구조체 및 상기 소스 구조체를 관통하는 분리 절연 패턴을 포함하되, 상기 전극 층간절연막들 중에 최상위의 것은 제1 높이에서 제1 불순물 주입 영역을 포함하고, 상기 스택 구조체는 상기 분리 절연 패턴이 삽입되는 그루브를 포함하며, 상기 그루브의 상부 측벽은 상기 제1 높이에 위치하며 상기 수직 구조체 쪽으로 파여진 리세스 영역을 포함하고, 그리고 상기 주변 회로 구조체와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하는 전자 시스템.
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