CN115360199A - 三维半导体存储器装置和包括其的电子系统 - Google Patents

三维半导体存储器装置和包括其的电子系统 Download PDF

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Abstract

提供了一种三维半导体存储器装置和包括其的电子系统。该三维半导体存储器装置可以包括：源极结构，在基底上；堆叠结构，包括在源极结构上并且交替地堆叠的电极层和电极间绝缘层；垂直结构，穿透堆叠结构和源极结构并且与基底相邻；以及分离绝缘图案，穿透堆叠结构和源极结构并且与垂直结构间隔开。电极间绝缘层中的最上面的电极间绝缘层可以包括位于距基底的顶表面的第一高度处的第一杂质注入区域。堆叠结构可以限定凹槽，分离绝缘图案位于凹槽中。凹槽的内侧壁可以限定凹陷区域，凹陷区域位于距基底的顶表面的第一高度处并且朝向垂直结构凹陷。

Description

三维半导体存储器装置和包括其的电子系统
本专利申请要求于2021年5月17日在韩国知识产权局提交的第10-2021-0063376号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及半导体装置和包括该半导体装置的电子系统，并且具体地，涉及具有改善的可靠性和增加的集成密度的三维半导体存储器装置以及包括该三维半导体存储器装置的电子系统。
背景技术
需要半导体装置的更高集成度以满足消费者对优异性能和廉价价格的需求。在半导体装置的情况下，由于它们的集成度是决定产品价格的重要因素，因此特别需要提高集成度。在二维或平面半导体装置的情况下，由于它们的集成度主要由单位存储器单元占据的面积决定，因此集成度极大地受到精细图案形成技术的水平的影响。然而，增加图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体装置的集成度设定了实际限制。
发明内容
发明构思的一些示例实施例提供了具有改善的可靠性的三维半导体存储器装置和包括该三维半导体存储器装置的电子系统。
根据发明构思的一些示例实施例，三维半导体存储器装置可以包括：源极结构，在基底上；堆叠结构，包括交替地堆叠在源极结构上的电极层和电极间绝缘层；垂直结构，穿透堆叠结构和源极结构并且与基底相邻；以及分离绝缘图案，穿透堆叠结构和源极结构并且与垂直结构间隔开。电极间绝缘层中的最上面的电极间绝缘层可以包括位于距基底的顶表面的第一高度处的第一杂质注入区域。堆叠结构可以限定凹槽，分离绝缘图案位于凹槽中。凹槽的内侧壁可以限定凹陷区域，凹陷区域位于距基底的顶表面的第一高度处并且朝向垂直结构凹陷。
根据发明构思的一些示例实施例，三维半导体存储器装置可以包括外围电路结构和外围电路结构上的单元阵列结构。单元阵列结构可以包括：第一基底，包括单元阵列区域和连接区域；源极结构，在第一基底上；堆叠结构，包括交替地堆叠在第一基底上的电极层和电极间绝缘层；平坦化绝缘层，在连接区域上并且覆盖堆叠结构的端部；多个垂直图案，在单元阵列区域上，并且穿透堆叠结构和源极结构并且与第一基底相邻；位线垫，分别在垂直图案上；以及分离绝缘图案，在单元阵列区域上，并且穿透堆叠结构和源极结构。电极间绝缘层中的最上面的电极间绝缘层可以包括位于距第一基底的顶表面的第一高度处的第一杂质注入区域。堆叠结构可以限定凹槽，分离绝缘图案位于凹槽中。凹槽的上侧壁可以限定凹陷区域，凹陷区域位于距第一基底的顶表面的第一高度处，并且朝向多个垂直图案中的至少一个垂直图案凹陷。位线垫可以掺杂有从9×1020个离子/cm3到2×1021个离子/cm3的范围的掺杂浓度的杂质。
根据发明构思的一些示例实施例，电子系统可以包括：半导体装置，包括外围电路结构、设置在外围电路结构上的单元阵列结构和电连接到外围电路结构的输入/输出垫；以及控制器，通过输入/输出垫电连接到半导体装置并且被构造为控制半导体装置。单元阵列结构可以包括：第一基底，包括单元阵列区域和连接区域；源极结构，在第一基底上；堆叠结构，包括交替地堆叠在第一基底上的电极层和电极间绝缘层；平坦化绝缘层，在连接区域上并且覆盖堆叠结构的端部；多个垂直图案，在单元阵列区域上并且穿透堆叠结构和源极结构并且与第一基底相邻；以及分离绝缘图案，在单元阵列区域上，并且穿透堆叠结构和源极结构。电极间绝缘层中的最上面的电极间绝缘层可以包括在距第一基底的顶表面的第一高度处的第一杂质注入区域。堆叠结构可以限定凹槽，分离绝缘图案位于凹槽中。凹槽的上侧壁可以限定凹陷区域，凹陷区域位于距第一基底的顶表面的第一高度处并且朝向多个垂直图案中的至少一个垂直图案凹陷。
附图说明
图1A是示意性地示出根据发明构思的一些示例实施例的包括半导体装置的电子系统的图。
图1B是示意性地示出根据发明构思的一些示例实施例的包括半导体装置的电子系统的透视图。
图1C和图1D是其中的每个示意性地示出了根据发明构思的一些示例实施例的半导体封装件的剖视图。
图2是示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图3A是示出图2的部分“P1”的详细结构的放大平面图。
图3B是示出图2的部分“P2”的详细结构的放大平面图。
图4A是沿着图3A的线A-A'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
图4B是沿着图3B的线B-B'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
图4C是沿着图3B的线C-C'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
图5是示出图4A的部分“P3”的放大剖视图。
图6A、图6B和图6C是示出图4A的部分“P4”的一些示例的放大剖视图。
图7是示出图4A的部分“P5”的放大剖视图。
图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A是顺序地示出制造具有图4A的剖面的三维半导体存储器装置的工艺的剖视图。
图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B和图16B是顺序地示出制造具有图4B的剖面的三维半导体存储器装置的工艺的剖视图。
图17是示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。
图18是沿着图17的线B-B'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
图19是示出图18的部分“P6”的放大剖视图。
图20A、图20B和图20C是示出根据发明构思的一些示例实施例的制造具有图18的剖面的三维半导体存储器装置的工艺的剖视图。
图21是示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
图22是示出根据发明构思的一些示例实施例的半导体装置的剖视图。
具体实施方式
现在将参照附图更充分地描述发明构思的一些示例实施例，在附图中示出了一些示例实施例。
将理解的是，当诸如层、膜、区域或基底的元件被称为“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在”另一元件“上”时，不存在中间元件。还将理解的是，当元件被称为“在”另一元件“上”时，该元件可以在所述另一元件上方或之下或与所述另一元件相邻(例如，水平地相邻)。
将理解的是，相对于其他元件和/或其性质(例如，结构、表面、方向等)可以被称为“垂直”、“平行”、“共面”等的元件和/或其性质(例如，结构、表面、方向等)可以相对于所述其他元件和/或其性质分别是“垂直”、“平行”、“共面”等，或者可以是“基本上垂直”、“基本上平行”、“基本上共面”等。
相对于其他元件和/或其性质“基本上垂直”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于所述其他元件和/或其性质“垂直”，和/或相对于所述其他元件和/或其性质在大小和/或角度上与“垂直”等的偏差等于或小于10％(例如，±10％的公差)。
相对于其他元件和/或其性质“基本上平行”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于所述其他元件和/或其性质“平行”，和/或相对于所述其他元件和/或其性质在大小和/或角度上与“平行”等的偏差等于或小于10％(例如，±10％的公差)。
相对于其他元件和/或其性质“基本上共面”的元件和/或其性质(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内相对于所述其他元件和/或其性质“共面”，和/或相对于所述其他元件和/或其性质在大小和/或角度上与“共面”等的偏差等于或小于10％(例如，±10％的公差)。
将理解的是，元件和/或其性质在这里可以被叙述为与其他元件“相同”或“相等”，并且还将理解的是，在这里被叙述为与其他元件“等同”、“相同”或“相等”的元件和/或其性质可以与所述其他元件和/或其性质“等同”、“相同”或“相等”或者“基本上等同”、“基本上相同”或“基本上相等”。与其他元件和/或其性质“基本上等同”、“基本上相同”或“基本上相等”的元件和/或其性质将被理解为包括在制造公差和/或材料公差内与所述其他元件和/或其性质等同、相同或相等的元件和/或其性质。与其他元件和/或其性质等同或基本上等同和/或相同或基本上相同的元件和/或其性质可以在结构上相同或基本上相同，在功能上相同或基本上相同，和/或在组成上相同或基本上相同。
将理解的是，在这里被描述为“基本上”相同和/或等同的元件和/或其性质包含具有等于或小于10％的相对大小差异的元件和/或其性质。此外，无论元件和/或其性质是否被修饰为“基本上”，将理解的是，这些元件和/或其性质应被解释为包括在所陈述的元件和/或其性质周围的制造或操作公差(例如，±10％)。
当术语“约”或“基本上”在本说明书中与数值结合使用时，意图的是，相关的数值包括所陈述的数值附近±10％的公差。当指定范围时，该范围包括其间的所有值，诸如0.1％的增量。
图1A是示意性地示出根据发明构思的一些示例实施例的包括半导体装置的电子系统的图。
参照图1A，根据发明构思的一些示例实施例的电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个或更多个半导体装置1100的存储装置或包括该存储装置的电子装置。例如，电子系统1000可以是其中设置有至少一个半导体装置1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或者通信系统。
半导体装置1100可以是非易失性存储器装置(例如，NAND闪存存储器装置)。半导体装置1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些示例实施例中，第一结构1100F可以设置在第二结构1100S旁边。第一结构1100F可以是包括解码器电路1110、页缓冲器电路1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位线BL与共源极线CSL之间的存储器单元串CSTR的存储器单元结构(例如，根据示例实施例中的任一个的单元阵列结构)。
在第二结构1100S中，存储器单元串CSTR中的每个可以包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。根据实施例，下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以不同地改变。
在一些示例实施例中，上晶体管UT1和UT2可以包括至少一个串选择晶体管，并且下晶体管LT1和LT2可以包括至少一个接地选择晶体管。栅极下线LL1和LL2可以分别用作下晶体管LT1和LT2的栅电极。字线WL可以分别用作存储器单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别用作上晶体管UT1和UT2的栅电极。
在一些示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于利用栅极诱发漏极泄漏(GIDL)现象擦除存储在存储器单元晶体管MCT中的数据的擦除操作。
共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S中的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接线1125电连接到页缓冲器电路1120。
在第一结构1100F中，解码器电路1110和页缓冲器电路1120可以被构造为对存储器单元晶体管MCT中的至少选择的一个存储器单元晶体管MCT执行控制操作。解码器电路1110和页缓冲器电路1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫(pad，或称为“焊盘”)1101与控制器1200通信。输入/输出垫1101可以通过从第一结构1100F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。输入/输出垫1101可以电连接到第一结构1100F(例如，根据示例实施例中的任一个的外围电路结构)。控制器1200可以通过输入/输出垫1101电连接到半导体装置1100。因此，控制器1200可以通过输入/输出垫1101电连接到可以包括在半导体装置1100中和/或至少部分地包括半导体装置1100的半导体装置或半导体存储装置等。控制器1200可以被构造为(例如，经由通过输入/输出垫1101与半导体装置1100的通信)控制半导体装置1100。
控制器1200可以包括处理器1211、NAND控制器1220和主机接口1230。在一些示例实施例中，电子系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制所述多个半导体装置1100。
处理器1211可以控制包括控制器1200的电子系统1000的整体操作。处理器1211可以基于特定固件来操作，并且可以控制NAND控制器1220以访问半导体装置1100。NAND控制器1220可以包括用于与半导体装置1100通信的NAND接口1221。NAND接口1221可以被构造为传输并接收用于控制半导体装置1100的控制命令以及写入半导体装置1100的存储器单元晶体管MCT或从半导体装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以被构造为允许电子系统1000与外部主机之间的通信。当处理器1211通过主机接口1230接收到从外部主机传输的控制命令时，处理器1211可以响应于控制命令来控制半导体装置1100。
图1B是示意性地示出根据发明构思的一些示例实施例的包括半导体装置的电子系统的透视图。
参照图1B，根据发明构思的一些示例实施例的电子系统2000可以包括主基底2001和安装在主基底2001上的控制器2002、至少一个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基底2001中的互连图案2005连接到控制器2002。
主基底2001可以包括连接器2006，连接器2006包括结合到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而改变。在一些示例实施例中，电子系统2000可以根据诸如通用串行总线(USB)、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)以及通用闪存存储(UFS)M-Phy等的接口中的一个与外部主机通信。在一些示例实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括被构造为将从外部主机供应的电力分配到控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以被构造为控制对半导体封装件2003的写入操作或读取操作，并且被构造为改善电子系统2000的操作速度。
DRAM 2004可以是缓解了由用作数据存储装置的半导体封装件2003与外部主机之间的速度差异引起的技术困难的缓冲存储器。在一些示例实施例中，电子系统2000中的DRAM 2004可以用作高速缓冲存储器并且可以用作被构造为在对半导体封装件2003的控制操作期间临时存储数据的存储空间。在电子系统2000包括DRAM 2004的情况下，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装件基底2100、封装件基底2100上的半导体芯片2200、设置在半导体芯片2200的各自的底表面上的粘合层2300、将半导体芯片2200电连接到封装件基底2100的连接结构2400以及设置在封装件基底2100上以覆盖半导体芯片2200和连接结构2400的模塑层2500。
封装件基底2100可以是包括封装件上垫2130的印刷电路板。每个半导体芯片2200可以包括输入/输出垫2210。输入/输出垫2210可以与图1A的输入/输出垫1101对应。每个半导体芯片2200可以包括栅极堆叠件3210和垂直结构3220。根据发明构思的一些示例实施例，每个半导体芯片2200可以包括将在下面描述的半导体装置。
在一些示例实施例中，连接结构2400可以是设置为将输入/输出垫2210电连接到封装件上垫2130的接合布线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以以接合布线方式彼此电连接，并且可以电连接到封装件基底2100的封装件上垫2130。可选地，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是通过以接合布线的形式设置的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。在一些示例实施例中，控制器2002和半导体芯片2200可以安装在与主基底2001不同的附加内插器基底上，并且可以通过设置在内插器基底中的互连线彼此连接。
图1C和图1D是其中的每个示意性地示出了根据发明构思的一些示例实施例的半导体封装件的剖视图。图1C和图1D是沿着图1B的线I-I'截取的剖视图，并且示出了图1B的半导体封装件的两个不同的示例。
参照图1C，半导体封装件2003的封装件基底2100可以是印刷电路板。封装件基底2100可以包括封装件基底主体部2120、设置在封装件基底主体部2120的顶表面上的封装件上垫2130(例如，见图1B)、设置在封装件基底主体部2120的底表面上或通过封装件基底主体部2120的底表面暴露的下垫2125以及设置在封装件基底主体部2120中以将封装件上垫2130电连接到下垫2125的内部线2135。封装件上垫2130可以电连接到连接结构2400。下垫2125可以通过导电连接部2800连接到图1B中示出的电子系统2000的主基底2001的互连图案2005。
每个半导体芯片2200可以包括半导体基底3010以及顺序地堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括外围线3110。第二结构3200可以包括源极结构3205、源极结构3205上的堆叠件3210、垂直结构3220、穿透堆叠件3210的分离结构3230(例如，见图1B)、电连接到垂直结构3220的位线3240、结结构3250以及电连接到堆叠件3210的字线WL(例如，见图1)的单元接触插塞3235。半导体芯片2200的第一结构3100和第二结构3200中的每个还可以包括下面将描述的分离结构。
每个半导体芯片2200可以包括穿透线3245，穿透线3245电连接到第一结构3100的外围线3110并延伸到第二结构3200中。穿透线3245可以设置在堆叠件3210外部，并且在一些示例实施例中，穿透线3245可以设置为进一步穿透堆叠件3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围线3110的输入/输出垫2210(例如，见图1B)。
参照图1D，在半导体封装件2003A中，每个半导体芯片2200a可以包括半导体基底4010、半导体基底4010上的第一结构4100以及设置在第一结构4100上并以晶片接合方式接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区域和第一结结构4150，外围电路区域包括外围线4110。第二结构4200可以包括源极结构4205、源极结构4205与第一结构4100之间的堆叠件4210、垂直结构4220、穿透堆叠件4210的分离结构3230(例如，见图1B)以及分别电连接到堆叠件4210的垂直结构4220和字线WL(例如，见图1A)的第二结结构4250。例如，第二结结构4250可以通过电连接到垂直结构4220的位线4240和电连接到字线WL(例如，见图1A)的单元接触插塞4235分别电连接到垂直结构4220和字线WL(例如，见图1A)。第一结构4100的第一结结构4150可以与第二结构4200的第二结结构4250接触并接合到第二结构4200的第二结结构4250。第一结结构4150和第二结结构4250的接合部分可以由例如铜(Cu)形成或者包括例如铜(Cu)。
根据下面将描述的一些示例实施例，半导体芯片2200a的第一结构4100和第二结构4200中的每个还可以包括源极结构。每个半导体芯片2200a还可以包括电连接到第一结构4100的外围线4110的输入/输出垫2210(例如，见图1B)。
图1C的半导体芯片2200和图1D的半导体芯片2200a可以通过以接合布线的形式设置的连接结构2400彼此电连接。然而，在一些示例实施例中，设置在每个半导体封装件中的半导体芯片(例如，图1C的半导体芯片2200和图1D的半导体芯片2200a)可以通过包括硅通孔(TSV)的连接结构彼此电连接。
在下面将描述的一些示例实施例中，图1C的第一结构3100和图1D的第一结构4100可以与外围电路结构对应，并且在下面将描述的一些示例实施例中，图1C的第二结构3200和图1D的第一结构4100上的第二结构4200可以与单元阵列结构对应。
图2是示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。图3A是示出图2的部分“P1”的详细结构的放大平面图。图3B是示出图2的部分“P2”的详细结构的放大平面图。
参照图2、图3A和图3B，单元阵列结构CS(例如，见图4A)可以设置在外围电路结构PS上。当在平面图中观看时，单元阵列结构CS可以包括存储器区域MER和包围存储器区域MER的边缘区域EDR。单元阵列结构CS可以包括设置在存储器区域MER中并且布置在第二方向D2上的真实块BLKr。真实块BLKr可以是其中实际执行存储、擦除和读取数据的操作的存储器块。虚设块BLKd1至BLKd3中的每个可以设置在位于特定位置处的真实块BLKr中的两个相邻的真实块BLKr之间。虚设块BLKd1至BLKd3可以包括在第二方向D2上布置的第一虚设块BLKd1至第三虚设块BLKd3。虚设块BLKd1至BLKd3可以不用作存储器块。换句话说，在虚设块BLKd1至BLKd3中可以不执行存储、擦除和读取数据的操作。
参照图2，第一分离绝缘图案SL1可以分别置于块BLKr以及BLKd1至BLKd3之间。第一分离绝缘图案SL1可以设置在第一凹槽G1中。第一分离绝缘图案SL1可以是在第一方向D1上延伸的线形图案。第一分离绝缘图案SL1可以具有包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一种的单层结构或多层结构。块BLKr以及BLKd1至BLKd3中的每个可以包括单元阵列区域CAR和设置在单元阵列区域CAR的两侧处的连接区域CNR。块BLKr以及BLKd1至BLKd3中的每个可以包括置于单元阵列区域CAR与连接区域CNR之间的虚设区域DR。如示出的，单元阵列区域CAR、虚设区域DR和连接区域CNR可以在第一方向D1上并排设置。
真实块BLKr以及第一虚设块BLKd1和第三虚设块BLKd3中的每个可以在单元阵列区域CAR和连接区域CNR中具有第二凹槽G2。在真实块BLKr以及第一虚设块BLKd1和第三虚设块BLKd3中的每个中，第二凹槽G2可以在第一方向D1上布置并且可以彼此间隔开。第二分离绝缘图案SL2可以设置在第二凹槽G2中。第二虚设块BLKd2可以不具有第二凹槽G2。第二虚设块BLKd2还可以包括设置在单元阵列区域CAR中的中心贯穿过孔区域THVR。
图4A是沿着图3A的线A-A'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。图4B是沿着图3B的线B-B'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。图4C是沿着图3B的线C-C'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
参照图3A、图3B以及图4A至图4C，外围电路结构PS可以包括第一基底103。第一基底103可以是单晶硅基底或绝缘体上硅(SOI)基底。器件隔离层105可以设置在第一基底103中以界定有源区域。外围晶体管PTR可以设置在有源区域上。每个外围晶体管PTR可以包括外围栅电极、外围栅极绝缘层和外围源极/漏极区域，外围源极/漏极区域形成在第一基底103中并且形成在外围栅电极的两侧处。外围晶体管PTR可以被外围层间绝缘层107覆盖。外围层间绝缘层107可以包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一个，并且可以具有单层结构或多层结构。外围线109和外围接触件33可以设置在外围层间绝缘层107中。外围线109和外围接触件33可以由导电材料中的至少一种形成或者包括导电材料中的至少一种。
外围线109和外围接触件33的部分可以电连接到外围晶体管PTR。外围线109和外围晶体管PTR可以构成图1A的页缓冲器电路1120和解码器电路1110。外围电路结构PS可以包括设置在其最顶水平面处的第一外围导电垫30a和第二外围导电垫30b。
蚀刻停止层111可以设置在外围电路结构PS上。蚀刻停止层111可以由相对于第二基底201和外围层间绝缘层107具有蚀刻选择性的材料形成或者包括相对于第二基底201和外围层间绝缘层107具有蚀刻选择性的材料。例如，蚀刻停止层111可以由氮化硅或氧化硅形成或者包括氮化硅或氧化硅。蚀刻停止层111可以被称为粘合层。
单元阵列结构CS可以设置在外围层间绝缘层107上。包括在单元阵列结构CS中的块BLKr和BLKd1至BLKd3中的每个可以包括顺序地堆叠的第二基底201、源极结构SCL、第一堆叠结构ST1、第二堆叠结构ST2以及第一层间绝缘层205和第二层间绝缘层207。第一堆叠结构ST1可以包括交替地堆叠在源极结构SCL上的第一电极层EL1和第一电极间绝缘层12。第二堆叠结构ST2可以包括交替地堆叠的第二电极层EL2和第二电极间绝缘层22以及设置在第二堆叠结构ST2的最上水平面处的最上面的第二电极间绝缘层24。第二基底201可以是例如单晶硅层、硅外延层或者SOI基底。第二基底201可以掺杂有第一导电类型的杂质。在一些示例实施例中，杂质可以是硼，并且第一导电类型可以是p型。在一些示例实施例中，杂质可以是砷或磷，并且第一导电类型可以是n型。
第一电极层EL1中的最下面的第一电极层EL1和次最下面的第一电极层EL1可以与图1A的第一栅极下线LL1和第二栅极下线LL2对应，或者可以与下晶体管LT1和LT2(即，下擦除控制晶体管LT1和接地选择晶体管LT2)的栅电极对应。
在块BLKr、BLKd1和BLKd3中的一个中，第二电极层EL2中的至少两个最顶部的第二电极层EL2可以通过中心分隔图案9和第二凹槽G2被划分为用作栅极上线UL1和UL2的多条线。第二电极层EL2中的最下面的第二电极层EL2和次最下面的第二电极层EL2可以分别与上晶体管UT1和UT2(即，上擦除控制晶体管UT2和串选择晶体管UT1)的栅电极对应。电极层EL1和EL2中的剩余的电极层EL1和EL2可以用作图1A的字线WL。在一些示例实施例中，电极层EL1和EL2中的剩余的电极层EL1和EL2中的至少一个可以与不用于实际操作的虚设字线对应。在块BLKr、BLKd1和BLKd3中的一个中，电极层EL1和EL2中的剩余的电极层EL1和EL2中的每个可以被第二凹槽G2切割，但是可以包括在第一方向D1上放置在第二凹槽G2之间或者未被第二凹槽G2切割的连接部分。在电极层EL1和EL2中的剩余的电极层EL1和EL2中的每个中，切割部分可以通过连接部分彼此连接，并且在这种情况下，电极层EL1和EL2中的位于同一高度处的电极层EL1和EL2可以处于等电位状态。
电极层EL1和EL2可以由例如掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种形成或者包括例如掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。电极间绝缘层12、22和24可以具有包括氧化硅层、氮化硅层、氮氧化硅层和多孔绝缘层中的至少一种的单层结构或多层结构。
源极结构SCL可以包括第一源极图案SC1和第二源极图案SC2，第一源极图案SC1置于最下面的电极间绝缘层12与第二基底201之间，第二源极图案SC2置于第一源极图案SC1与第二基底201之间。如图4C中所示，第一源极图案SC1的与第二源极接触线CSPLG2相邻的部分可以设置为穿透第二源极图案SC2并且与第二基底201接触。第一源极图案SC1可以包括掺杂半导体图案(例如，第一导电类型的掺杂多晶硅图案)。第二源极图案SC2可以包括掺杂半导体图案(例如，掺杂多晶硅图案)。第二源极图案SC2还可以包括与第一源极图案SC1的半导体材料不同的半导体材料。第二源极图案SC2可以具有与第一源极图案SC1的导电类型相同的导电类型。第二源极图案SC2的掺杂浓度可以等于或不同于第一源极图案SC1的掺杂浓度。源极结构SCL可以用作图1A的共源极线CSL。
参照图3A和图4A，单元垂直图案VS和中心虚设垂直图案CDVS可以设置在块BLKr以及BLKd1至BLKd3中的每个中的单元阵列区域CAR和虚设区域DR上，以穿透电极间绝缘层12、22和24以及电极层EL1和EL2，并且可以穿透源极结构SCL，并且可以与第二基底201相邻。第一堆叠结构ST1和第二堆叠结构ST2可以限定垂直结构VST(例如，如图9A至图9B中所示)位于其中的垂直孔(VH，如至少图8A中所示)。如示出的，垂直结构可以穿透第一堆叠结构ST1和第二堆叠结构ST2以及源极结构SCL，并且可以与第二基底201相邻。中心虚设垂直图案CDVS可以被布置为形成平行于第一方向D1的单列。中心分离图案9可以设置在中心虚设垂直图案CDVS的上部之间。栅极绝缘层G0可以置于电极层EL1和EL2与单元垂直图案VS之间以及电极层EL1和EL2与中心虚设垂直图案CDVS之间。在一些示例实施例中，单元垂直图案VS和中心虚设垂直图案CDVS中的每个可以具有中空杯形状。单元垂直图案VS和中心虚设垂直图案CDVS可以由未掺杂的单晶硅或多晶硅形成或者包括未掺杂的单晶硅或多晶硅。单元垂直图案VS和中心虚设垂直图案CDVS中的每个的侧壁可以具有位于第一堆叠结构ST1和第二堆叠结构ST2之间的界面附近的拐点IFP，如图4C中所示。
单元垂直图案VS和中心虚设垂直图案CDVS中的每个的内部空间可以填充有绝缘间隙填充图案29。绝缘间隙填充图案29可以具有包括例如氧化硅层、氮化硅层和氮氧化硅层中的至少一种的单层结构或多层结构。位线垫BPD可以设置在单元垂直图案VS和中心虚设垂直图案CDVS中的每个上。位线垫BPD可以掺杂有第一杂质，并且第二杂质注入区域IR2可以掺杂有第一杂质。位线垫BPD可以由掺杂多晶硅和金属材料(例如，钨、铝和铜)中的至少一种形成或者包括掺杂多晶硅和金属材料(例如，钨、铝和铜)中的至少一种。第二源极图案SC2可以设置为穿透栅极绝缘层G0并且与单元垂直图案VS和中心虚设垂直图案CDVS中的每个的下侧表面接触。如示出的，垂直结构VST(例如，如图9A至图9B中所示)可以包括沿着垂直孔VH(如图8A中所示)的内侧壁共形地形成的单元垂直图案VS、置于单元垂直图案VS与垂直孔VH的内侧壁之间的栅极绝缘层G0以及单元垂直图案VS上的位线垫BPD。
图5是示出图4A的部分“P3”的放大剖视图。
参照图4A和图5，栅极绝缘层G0可以包括隧道绝缘层TL、电荷存储层SN和阻挡绝缘层BCL。电荷存储层SN可以是陷阱绝缘层、浮栅电极或者包括导电纳米点的绝缘层。详细地，电荷存储层SN可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和层压陷阱层中的至少一种。隧道绝缘层TL可以由具有比电荷存储层SN的带隙大的带隙的材料中的一种形成或者包括具有比电荷存储层SN的带隙大的带隙的材料中的一种，并且阻挡绝缘层BCL可以是高k介电层(例如，氧化铝层和氧化铪层)。栅极绝缘层G0还可以包括高k介电层HL。高k介电层HL可以置于阻挡绝缘层BCL与电极层EL1和EL2之间。高k介电层HL可以置于电极层EL1和EL2与电极间绝缘层12、22和24之间。高k介电层HL可以具有比氧化硅层的介电常数高的介电常数，并且可以包括金属氧化物层(例如，氧化铪层和氧化铝层)。第二源极图案SC2可以设置为穿透栅极绝缘层G0并与单元垂直图案VS接触。栅极绝缘层G0的下部可以通过第二源极图案SC2与栅极绝缘层G0的上部分离。第一分离绝缘图案SL1可以包括在第二方向D2上突出或朝向电极层EL1和EL2突出并且置于电极间绝缘层12、22和24中的相邻的电极间绝缘层之间的部分。第一分离绝缘图案SL1的侧壁可以具有不平坦结构。在一些示例实施例中，第二分离绝缘图案SL2中的每个也可以具有与第一分离绝缘图案SL1的侧壁结构相同或相似的侧壁结构。第一分离绝缘图案SL1和第二分离绝缘图案SL2均可以穿透第一堆叠结构ST1和第二堆叠结构ST2，并且均可以与垂直结构(例如，单元垂直图案VS和/或中心虚设垂直图案CDVS)间隔开(例如，隔离而不直接接触)。
在一些示例实施例中，隧道绝缘层TL可以与单元垂直图案VS接触，阻挡绝缘层BCL可以与垂直孔VH的内侧壁接触，并且电荷存储层SN可以在隧道绝缘层TL与阻挡绝缘层BCL之间。
参照图4A和图4C，第一分离绝缘图案SL1和第二分离绝缘图案SL2中的每个可以设置为穿透第一层间绝缘层205和堆叠结构ST1和ST2。第一源极接触线CSPLG1和第二源极接触线CSPLG2可以分别设置在第一分离绝缘图案SL1和第二分离绝缘图案SL2中。第一源极接触线CSPLG1和第二源极接触线CSPLG2可以由导电材料中的至少一种形成或者包括导电材料中的至少一种。第一源极接触线CSPLG1可以与源极结构SCL的第二源极图案SC2接触。第二源极接触线CSPLG2可以与源极结构SCL的第一源极图案SC1接触。当在平面图中观看时，第一源极接触线CSPLG1和第二源极接触线CSPLG2中的每条可以是沿着第一分离绝缘图案SL1和第二分离绝缘图案SL2或者在第一方向D1上延伸的线形图案。在一些示例实施例中，尽管未示出，但是第一源极接触线CSPLG1和第二源极接触线CSPLG2可以不是线形图案，并且可以由彼此间隔开并且形状类似于接触插塞的多个图案组成。
图6A、图6B和图6C是示出图4A的部分“P4”的一些示例的放大剖视图。
参照图4A和图6A，第一杂质注入区域IR1可以设置在位线垫BPD中。第一堆叠结构ST1和第二堆叠结构ST2可以在单元阵列区域CAR、虚设区域DR和连接区域CNR上。第二杂质注入区域IR2可以设置在最上面的第二电极间绝缘层24中。由于第二杂质注入区域IR2，最上面的第二电极间绝缘层24可以表现出电绝缘性质，而不是导电性质。第二杂质注入区域IR2可以仅设置在单元阵列区域CAR上，而不设置在虚设区域DR和连接区域CNR上。第一杂质注入区域IR1和第二杂质注入区域IR2中的每个可以位于距第二基底201的顶表面的第一高度或水平HT处。第一杂质注入区域IR1和第二杂质注入区域IR2可以掺杂有相同的杂质离子，并且可以具有相同的掺杂浓度。例如，杂质离子可以是磷离子。在一些示例实施例中，第一杂质注入区域IR1和第二杂质注入区域IR2可以掺杂有磷原子，以具有范围为1×1020个离子/cm3至1×1022个离子/cm3(特别地，9×1020个离子/cm3至2×1021个离子/cm3)的掺杂浓度。杂质离子从最上面的第二电极间绝缘层24的顶表面24US的投影范围(Rp)可以在20nm至40nm的范围内。位于第一高度HT处的隧道绝缘层TL的部分TL_P、电荷存储层SN的部分SN_P和阻挡绝缘层BCL的部分BCL_P可以掺杂有杂质离子(例如，与利用其对至少第二杂质区域IRL2进行掺杂的第一杂质相同的第一杂质)。
如示出的，至少第一堆叠结构ST1和/或第二堆叠结构ST2可以限定第一凹槽G1，并且第一分离绝缘图案SL1可以位于(例如，插入)第一凹槽G1中。第一凹槽G1的上部可以具有第一宽度W1。第一凹槽G1的内侧壁(例如，第一凹槽G1的上侧壁)可以具有(例如，可以限定)第一凹陷区域SG1，第一凹陷区域SG1在距第二基底201的顶表面的第一高度HT处朝向第二堆叠结构ST2凹陷，并且朝向垂直结构(例如，单元垂直图案VS和/或中心虚设垂直图案CDVS)凹陷。第一凹陷区域SG1可以具有第一垂直宽度H1。在一些示例实施例中，第一垂直宽度H1可以在10nm至50nm的范围内。第一垂直宽度H1可以等于或小于第二杂质注入区域IR2的垂直宽度。当在第二方向D2上从第一分离绝缘图案SL1的侧表面SL1_S测量时(例如，当从第一凹槽G1的内侧壁朝向垂直结构VST(例如，包括单元垂直图案VS)测量时)，第一凹陷区域SG1可以具有第一深度DS1。第一凹陷区域SG1可以具有距最上面的第二电极间绝缘层24的顶表面24US的高度Rp。第一分离绝缘图案SL1可以具有插入(例如，位于、占据、填充等)第一凹陷区域SG1中的第一绝缘突出部PRT1。第一绝缘突出部PRT1可以位于第一高度HT处，并且可以具有第一垂直宽度H1。另外，从第一分离绝缘图案SL1的侧表面SL1_S到第一绝缘突出部PRT1的端部的距离可以是等于第一深度DS1的第一距离DS1。第一距离DS1可以被称为第一绝缘突出部PRT1的“宽度”。
参照图4C，第二分离绝缘图案SL2可以具有位于第一高度HT处的第二绝缘突出部PRT2。第二绝缘突出部PRT2可以具有与第一绝缘突出部PRT1的形状基本上相同的形状。
在图3A和图3B的平面图中，第一绝缘突出部PRT1和第二绝缘突出部PRT2中的每个可以以线形图案的形式设置，线形图案形成在单元阵列区域CAR中的第一分离绝缘图案SL1和第二分离绝缘图案SL2中的对应一个的两侧处。
可选地，图6A的第一杂质注入区域IR1可以在位线垫BPD中没有可观察到的边界，如图6B中所示。在这种情况下，注入在图6A的第一杂质注入区域IR1中的杂质离子可以均匀地扩散到位线垫BPD中。位线垫BPD可以具有整体均匀的掺杂浓度。例如，杂质可以是磷，并且掺杂浓度可以在1×1020个离子/cm3至1×1022个离子/cm3(特别地，9×1020个离子/cm3至2×1021个离子/cm3)的范围内。一些杂质离子可以扩散到单元垂直图案VS中以形成共漏极区域CDR。由于位线垫BPD高度掺杂有杂质离子，因此第二电极层EL2中的用作上擦除控制晶体管UT2的栅电极的最上面的一个第二电极层EL2可以有效地用于使用栅极诱发漏极泄漏(例如，GIDL)现象的擦除操作。这可以能够改善三维半导体存储器装置的可靠性。
可选地，剩余电极图案ELR可以设置(例如，位于)第一凹陷区域SG1中，如图6C中所示。剩余电极图案ELR可以与第一分离绝缘图案SL1接触(例如，直接接触)。剩余电极图案ELR可以由与电极层EL1和EL2的材料相同的材料形成或者包括与电极层EL1和EL2的材料相同的材料。剩余电极图案ELR可以位于第一高度HT处，并且可以具有第一垂直宽度H1。当在平面图中观看时，剩余电极图案ELR可以是在第一方向D1上延伸的线形图案。剩余电极图案ELR可以设置在图3A中的第一绝缘突出部PRT1和第二绝缘突出部PRT2中的每个的位置处。
参照图3A和图4A，位线贯穿过孔BLTHV可以设置在第二虚设块BLKd2的中心贯穿过孔区域THVR中。位线贯穿过孔BLTHV可以设置为穿透第一层间绝缘层205、堆叠结构ST1和ST2、源极结构SCL、第二基底201和蚀刻停止层111，并且设置为分别与第一外围导电垫30a接触。第一过孔绝缘图案SP1可以置于位线贯穿过孔BLTHV与堆叠结构ST1和ST2之间、位线贯穿过孔BLTHV与源极结构SCL之间以及位线贯穿过孔BLTHV与蚀刻停止层111之间。位线贯穿过孔BLTHV可以设置为在第一方向D1上形成锯齿形布置。如示出的，位线贯穿过孔BLTHV可以与垂直结构VST(如图9A至图9B中所示)和第一分离绝缘图案SL1间隔开。
图7是示出图4A的部分“P5”的放大剖视图。
参照图7，位线贯穿过孔BLTHV可以设置在第一通孔TH1中。第一通孔TH1的上部可以具有第三宽度W3。第一通孔TH1的内侧壁可以具有在第一高度HT处朝向第二堆叠结构ST2凹陷的第三凹陷区域SG3。第三凹陷区域SG3可以具有第三垂直宽度H3。第三垂直宽度H3可以等于第一垂直宽度H1。当在第二方向D2上从第一过孔绝缘图案SP1的侧表面SP1-S测量时，第三凹陷区域SG3可以具有第三深度DS3。第一过孔绝缘图案SP1可以具有插入第三凹陷区域SG3中的第三绝缘突出部PRT3。第三绝缘突出部PRT3可以位于距第二基底201的顶表面的第一高度HT处，并且可以朝向第二堆叠结构ST2突出，并且可以具有第三垂直宽度H3。另外，从第一过孔绝缘图案SP1的侧表面SP1_S到第三绝缘突出部PRT3的端部的距离可以是等于第三深度DS3的第三距离DS3。第三距离DS3可以被称为第三绝缘突出部PRT3的“宽度”。第一通孔TH1的第三宽度W3可以小于第一凹槽G1的第一宽度W1，并且第一凹陷区域SG1在第二方向D2上的第一深度DS1可以等于或大于第三凹陷区域SG3在第二方向D2上的第三深度DS3。在图3A中，当在平面图中观看时，第三绝缘突出部PRT3可以具有包围位线贯穿过孔BLTHV的环形形状。
参照图3A和图4A，第二层间绝缘层207可以设置在第一层间绝缘层205上。在第二方向D2上延伸并且彼此平行的第一导电线BLL可以设置在第二层间绝缘层207上。第一导电线BLL可以与图1A的位线BL对应。在单元阵列区域CAR上，第一接触件CT1可以设置为穿透第一层间绝缘层205和第二层间绝缘层207，并设置为将设置在单元垂直图案VS上的位线垫BPD连接到第一导电线BLL中的一条。连接到一条第一导电线BLL的第一接触件CT1可以设置在单元垂直图案VS中的与所述一条第一导电线BLL叠置的奇数单元垂直图案VS或偶数单元垂直图案VS上。设置在虚设区域DR上的位线垫BPD可以不连接到第一接触件CT1。设置在虚设区域DR上的单元垂直图案VS可以不用于实际的存储器操作，并且可以用于防止在制造工艺期间由负载效应引起的故障。
第一接触件CT1可以不设置在设置于中心虚设垂直图案CDVS上的位线垫BPD上。第二接触件CT2可以设置为穿透第二层间绝缘层207并且设置为将位线贯穿过孔BLTHV连接到一条第一导电线BLL。因此，单元垂直图案VS可以连接到第一导电线BLL。第一导电线BLL可以通过位线贯穿过孔BLTHV电连接到外围电路结构PS的页缓冲器电路1120(例如，见图1A)。
参照图3B和图4B，包括在块BLKr和BLKd1至BLKd3中的每个中的堆叠结构ST1和ST2可以在连接区域CNR中具有阶梯结构。换句话说，电极层(EL)EL1和EL2以及电极间绝缘层12、22和24可以在连接区域CNR中/上具有(例如，可以形成、可以限定等)阶梯结构。电极层EL1和EL2以及电极间绝缘层12、22和24在第一方向D1上的长度可以随着到外围电路结构PS的距离减小而增大并突出。在连接区域CNR中，第一堆叠结构ST1的端部可以被覆盖有第一平坦化绝缘层210。在连接区域CNR中，第二堆叠结构ST2的端部可以被覆盖有第二平坦化绝缘层220。平坦化绝缘层210和220可以包括氧化硅层或多孔绝缘层。第一层间绝缘层205和第二层间绝缘层207可以顺序地堆叠在平坦化绝缘层210和220上。电极层EL1和EL2的端部可以分别连接到单元接触插塞CC。单元接触插塞CC可以设置为穿透第二层间绝缘层207、第一层间绝缘层205和电极间绝缘层12、22和24，并且与电极层EL1和EL2接触。单元接触插塞CC中的每个可以具有在竖直方向上直线延伸而没有突出部的侧壁。
参照图3B和图4B，边缘虚设垂直图案EDVS可以设置为穿透平坦化绝缘层210和220以及电极层EL1和EL2以及电极间绝缘层12、22和24的构成阶梯结构的端部。当在平面图中观看时，边缘虚设垂直图案EDVS可以具有在特定方向上伸长的椭圆形形状。边缘虚设垂直图案EDVS可以具有与图4A的单元垂直图案VS或中心虚设垂直图案CDVS的剖面相同或相似的剖面。边缘虚设垂直图案EDVS的内部空间可以填充有绝缘间隙填充图案29。栅极绝缘层G0可以置于边缘虚设垂直图案EDVS与电极层EL1和EL2之间。
参照图4B，电极连接线CL可以设置在第二层间绝缘层207上。边缘贯穿过孔ETHV可以设置在连接区域CNR上，以穿透第一层间绝缘层205、平坦化绝缘层210和220、第二基底201和蚀刻停止层111，并且分别与第二外围导电垫30b接触。在一些示例实施例中，边缘贯穿过孔ETHV可以与堆叠结构ST1和ST2间隔开。边缘贯穿过孔ETHV可以分别通过设置在第二层间绝缘层207中的第三接触件CT3连接到电极连接线CL。因此，电极层EL1和EL2可以连接到外围电路结构PS(例如，图1A的解码器电路1110)。第二过孔绝缘图案SP2可以置于边缘贯穿过孔ETHV与平坦化绝缘层210和220之间以及边缘贯穿过孔ETHV与蚀刻停止层111之间。
边缘贯穿过孔ETHV和位线贯穿过孔BLTHV中的每个可以由金属材料(例如，钨、铝、铜、钛和钽)中的至少一种形成或者包括金属材料(例如，钨、铝、铜、钛和钽)中的至少一种。过孔绝缘图案SP1和SP2可以由绝缘材料(例如，氧化硅、氮化硅和氮氧化硅)中的至少一种形成或者包括绝缘材料(例如，氧化硅、氮化硅和氮氧化硅)中的至少一种。
参照图3B和图4B，基底接地区域WR可以设置在第二基底201的与边缘贯穿过孔ETHV间隔开的部分中。基底接地区域WR可以被掺杂为具有与第二基底201的导电类型(即，第一导电类型)相同的导电类型并且掺杂为具有比第二基底201中的掺杂浓度高的掺杂浓度。基底接触插塞WC可以设置在连接区域CNR上以穿透第一层间绝缘层205以及平坦化绝缘层210和220并且与基底接地区域WR接触。电极连接线CL可以被覆盖有第三层间绝缘层209。外部端子CP可以设置在第三层间绝缘层209上。第四接触件CT4可以设置为穿透第三层间绝缘层209和第二层间绝缘层207并且设置为将外部端子CP连接到基底接触插塞WC。基底接触插塞WC的侧表面可以被覆盖有接触绝缘图案SP3。在一些示例实施例中，与图4A的第一过孔绝缘图案SP1不同，第二过孔绝缘图案SP2和接触绝缘图案SP3可以具有基本上垂直的侧壁，而没有绝缘突出部PRT3。
图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A和图16A是顺序地示出制造具有图4A的剖面的三维半导体存储器装置的工艺的剖视图。图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B和图16B是顺序地示出制造具有图4B的剖面的三维半导体存储器装置的工艺的剖视图。
参照图8A和图8B，可以制造外围电路结构PS。详细地说，可以在第一基底103中形成器件隔离层105以界定有源区域。可以在有源区域上形成外围晶体管PTR。可以将外围层间绝缘层107形成为覆盖外围晶体管PTR。在一些示例实施例中，可以将外围层间绝缘层107形成为具有多层结构，在这种情况下，可以在外围层间绝缘层107中形成外围接触件33和外围线109。可以在外围电路结构PS的最上面的部分中形成第一外围导电垫30a和第二外围导电垫30b。在一些示例实施例中，可以在外围电路结构PS上另外形成蚀刻停止层111。
接下来，可以在蚀刻停止层111上形成第二基底201。可以通过形成半导体外延层或者通过将单晶半导体基底附着到蚀刻停止层111来形成第二基底201。第二基底201可以被称为半导体层。可以将第二基底201掺杂为具有例如第一导电类型。可以在第二基底201中形成基底接地区域WR。可以通过利用第一导电类型的杂质掺杂第二基底201来形成基底接地区域WR，并且基底接地区域WR可以具有比第二基底201中的掺杂浓度高的掺杂浓度。第二基底201可以包括单元阵列区域CAR、虚设区域DR和连接区域CNR，如图2中所示。
可以在第二基底201上顺序地堆叠第一缓冲层16、第一牺牲层17、第二缓冲层18和第一源极图案SC1。尽管未示出，但是可以将第一源极图案SC1形成为具有与第二基底201的顶表面接触的部分，如图4C中所示。为此，可以将第一源极图案SC1的部分形成为穿透第二缓冲层18、第一牺牲层17和第一缓冲层16。
可以通过在第一源极图案SC1上交替地且重复地堆叠第一电极间绝缘层12和第二牺牲层14来形成第一初步堆叠结构PST1。第一源极图案SC1可以是掺杂多晶硅层。在一些示例实施例中，第一缓冲层16和第二缓冲层18以及电极间绝缘层12可以由氧化硅层形成或者包括氧化硅层。第一牺牲层17可以由相对于第一缓冲层16和第二缓冲层18、第一电极间绝缘层12、第一源极图案SC1和第二牺牲层14中的全部具有蚀刻选择性的材料形成或者包括相对于第一缓冲层16和第二缓冲层18、第一电极间绝缘层12、第一源极图案SC1和第二牺牲层14中的全部具有蚀刻选择性的材料。例如，第二牺牲层14可以由氮化硅形成或者包括氮化硅。第一牺牲层17可以是硅锗层或者氮氧化硅层。可选地，第一牺牲层17可以是掺杂为具有与第一源极图案SC1的掺杂浓度不同的掺杂浓度的掺杂多晶硅层。
可以重复执行修整工艺和各向异性蚀刻工艺，以将形成在连接区域CNR上的第一电极间绝缘层12和第二牺牲层14的端部形成为阶梯结构。这里，可以蚀刻第一缓冲层16、第一牺牲层17、第二缓冲层18和第一源极图案SC1，以使第二基底201的在连接区域CNR上的顶表面暴露。可以在所得结构上形成绝缘层，然后，可以对绝缘层执行化学机械抛光(CMP)工艺，以形成覆盖第一初步堆叠结构PST1的端部的第一平坦化绝缘层210。
可以通过在单元阵列区域CAR和虚设区域DR上蚀刻第一初步堆叠结构PST1、第一源极图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16和第二基底201来形成多个底孔BH。可以形成牺牲间隙填充图案BGP以分别填充底孔BH。牺牲间隙填充图案BGP可以由相对于第一电极间绝缘层12、第二牺牲层14、第一源极图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16和第二基底201中的全部具有蚀刻选择性的材料形成或者包括相对于第一电极间绝缘层12、第二牺牲层14、第一源极图案SC1、第二缓冲层18、第一牺牲层17、第一缓冲层16和第二基底201中的全部具有蚀刻选择性的材料。例如，牺牲间隙填充图案BGP可以由旋涂硬掩模(SOH)材料、非晶碳层(ACL)和SiGe中的至少一种形成或者包括旋涂硬掩模(SOH)材料、非晶碳层(ACL)和SiGe中的至少一种。
可以通过在第一初步堆叠结构PST1和第一平坦化绝缘层210上交替地且重复地堆叠第二电极间绝缘层22和24以及第三牺牲层26来形成第二初步堆叠结构PST2。第二电极间绝缘层22和24可以由与第一电极间绝缘层12的材料相同的材料形成或者包括与第一电极间绝缘层12的材料相同的材料。第三牺牲层26可以由与第二牺牲层14的材料相同的材料形成或者包括与第二牺牲层14的材料相同的材料。可以重复执行修整工艺和各向异性蚀刻工艺，以将形成在连接区域CNR上的第二电极间绝缘层22和24以及第三牺牲层26的端部形成为阶梯结构。可以在所得结构上形成绝缘层，然后，可以对绝缘层执行化学机械抛光(CMP)工艺，以形成覆盖第二初步堆叠结构PST2的端部的第二平坦化绝缘层220。此后，可以通过在单元阵列区域CAR和虚设区域DR上蚀刻第二初步堆叠结构PST2来形成上孔UH，并且在一些示例实施例中，可以形成上孔UH以分别使牺牲间隙填充图案BGP暴露。
参照图9A和图9B，可以通过上孔UH去除牺牲间隙填充图案BGP来重新打开底孔BH。彼此叠置的上孔UH和底孔BH可以构成垂直孔VH。不仅可以在单元阵列区域CAR和虚设区域DR上形成垂直孔VH，而且可以在连接区域CNR上形成垂直孔VH。接下来，可以分别在垂直孔VH中形成垂直结构VST。为此，首先，可以形成栅极绝缘层G0以共形地覆盖垂直孔VH的内表面。可以在单元阵列区域CAR上并且在被覆盖有栅极绝缘层G0的垂直孔VH中形成单元垂直图案VS和中心虚设垂直图案CDVS。可以在连接区域CNR上并且在被覆盖有栅极绝缘层G0的垂直孔VH中形成边缘虚设垂直图案EDVS(例如，见图3B)。可以形成绝缘间隙填充图案29以填充每个垂直孔VH的剩余空间。可以通过使绝缘间隙填充图案29、单元垂直图案VS、中心虚设垂直图案CDVS和边缘虚设垂直图案EDVS部分地凹陷并且利用多晶硅层填充凹陷的部分来形成位线垫BPD。
参照图10A和图10B，可以在第二初步堆叠结构PST2上形成第一掩模图案MK1。可以形成第一掩模图案MK1以使单元阵列区域CAR暴露并且覆盖连接区域CNR和虚设区域DR。第一掩模图案MK1可以由例如光致抗蚀剂材料、氮化硅、SiOC、SOH和ACL中的至少一种形成或者包括例如光致抗蚀剂材料、氮化硅、SiOC、SOH和ACL中的至少一种。可以通过使用第一掩模图案MK1作为离子注入掩模执行离子注入工艺IIP来在位线垫BPD中形成第一杂质注入区域IR1。在离子注入工艺IIP期间，可以在单元阵列区域CAR上在最上面的第二电极间绝缘层24中形成第二杂质注入区域IR2。因此，如参照图6A描述的，第一杂质注入区域IR1和第二杂质注入区域IR2可以掺杂有相同的杂质离子，并且可以具有相同的掺杂浓度。例如，杂质离子可以是磷离子。在一些示例实施例中，第一杂质注入区域IR1和第二杂质注入区域IR2可以掺杂有磷原子，以具有范围为1×1020个离子/cm3至1×1022个离子/cm3(特别地，9×1020个离子/cm3至2×1021个离子/cm3)的掺杂浓度。杂质离子从最上面的第二电极间绝缘层24的顶表面24US的投影范围(Rp)可以在20nm至40nm的范围内。另外，位于第一高度HT处并且构成栅极绝缘层G0的隧道绝缘层TL的部分TL_P、电荷存储层SN的部分SN_P和阻挡绝缘层BCL的部分BCL_P可以掺杂有杂质离子。由于第一掩模图案MK1，可以不在虚设区域DR和连接区域CNR中形成第一杂质注入区域IR1和第二杂质注入区域IR2。
参照图2、图11A和图11B，可以去除第一掩模图案MK1。可以在第二初步堆叠结构PST2上形成第一层间绝缘层205。可以通过顺序地蚀刻第一层间绝缘层205、第二初步堆叠结构PST2、第一初步堆叠结构PST1、第一源极图案SC1和第二缓冲层18来形成使第一牺牲层17暴露的第一凹槽G1。在该工艺期间，可以将第二凹槽G2形成为具有图2和图4C中示出的结构。可以执行清洁工艺以从第一凹槽G1和第二凹槽G2去除蚀刻残留物。
在蚀刻和清洁工艺期间，可以在第一凹槽G1和第二凹槽G2的上内侧壁中形成第一凹陷区域SG1。由于最上面的第二电极间绝缘层24中的第二杂质注入区域IR2被杂质离子损坏，所以第二杂质注入区域IR2中的原子之间的键合强度会比其他区域中的原子之间的键合强度弱。因此，可以增大在蚀刻和清洁工艺期间被蚀刻或被去除的第二杂质注入区域IR2的量。结果，可以形成第一凹陷区域SG1。此外，在将第二杂质注入区域IR2形成为具有高掺杂浓度(例如，从1×1020个离子/cm3至1×1022个离子/cm3或从9×1020个离子/cm3至2×1021个离子/cm3)的情况下，可以更容易地形成第一凹陷区域SG1。如果第二杂质注入区域IR2具有低于以上范围的掺杂浓度，则不会形成第一凹陷区域SG1。
在根据发明构思的一些示例实施例的三维半导体存储器装置以及制造其的方法中，为了在擦除操作中有效地利用栅极诱发漏极泄漏(例如，GIDL)现象，可能有必要在位线垫BPD中形成高掺杂区域(例如，第一杂质注入区域IR1)。作为为此目的执行的离子注入工艺的结果，可以在最上面的第二电极间绝缘层24中形成第二杂质注入区域IR2。也就是说，第一凹陷区域SG1的形成会是不可避免的。
参照图12A和图12B，可以通过经由第一凹槽G1和第二凹槽G2去除第二缓冲层18、第一牺牲层17和第一缓冲层16来形成第一空的空间ER1。在该工艺期间，可以部分地去除栅极绝缘层G0，并且在这种情况下，可以通过第一空的空间ER1使单元垂直图案VS、中心虚设垂直图案CDVS和边缘虚设垂直图案EDVS的侧表面暴露。此外，可以形成第一空的空间ER1以使第一源极图案SC1的底表面和第二基底201的顶表面暴露。当形成第一空的空间ER1时，单元垂直图案VS、中心虚设垂直图案CDVS和边缘虚设垂直图案EDVS可以用于支撑第一初步堆叠结构PST1和第二初步堆叠结构PST2，因此可以防止第一初步堆叠结构PST1和第二初步堆叠结构PST2塌陷。
参照图13A和图13B，可以共形地沉积第二源极层以通过第一凹槽G1和第二凹槽G2填充第一空的空间ER1，并且可以执行各向异性蚀刻工艺以从第一凹槽G1和第二凹槽G2去除第二源极层并且将第二源极层留在第一空的空间ER1中。结果，可以在第一空的空间ER1中形成第二源极图案SC2，并且第二源极图案SC2与第一源极图案SC1一起可以构成源极结构SCL。
参照图14A和图14B，通过经由第一凹槽G1和第二凹槽G2去除第二牺牲层14和第三牺牲层26，可以在电极间绝缘层12、22和24之间形成第二空的空间。可以共形地沉积第一导电层以通过第一凹槽G1和第二凹槽G2填充第二空的空间。此后，可以执行各向异性蚀刻工艺以从第一凹槽G1和第二凹槽G2去除第一导电层，并且在这种情况下，可以分别在第二空的空间中形成电极层EL1和EL2。结果，可以形成第一堆叠结构ST1和第二堆叠结构ST2。在一些示例实施例中，可以在沉积第一导电层之前共形地形成图6A的高k介电层HL。当从第一凹槽G1和第二凹槽G2去除第一导电层或者在第二空的空间中形成电极层EL1和EL2时，第一导电层的一部分可以留在第一凹陷区域SG1中。在这种情况下，剩余电极图案ELR可以形成为具有图6C中示出的结构。
可以共形地沉积绝缘层，并且可以各向异性地蚀刻绝缘层，以形成覆盖第一凹槽G1和第二凹槽G2的内表面的第一分离绝缘图案SL1和第二分离绝缘图案SL2(见图4C)。此后，可以沉积第二导电层以填充第一凹槽G1和第二凹槽G2，然后，可以对第二导电层执行回蚀刻工艺，以分别在第一凹槽G1和第二凹槽G2中形成第一源极接触线CSPLG1和第二源极接触线CSPLG2(见图4C)。
参照图15A和图15B，可以蚀刻连接区域CNR上的第一层间绝缘层205、第二平坦化绝缘层220和第一平坦化绝缘层210，以形成使基底接地区域WR暴露的基底接触孔WCH。可以将基底接触孔WCH形成为具有基本上垂直于第一基底103的顶表面而没有凹陷区域的内侧表面。可以形成牺牲填充层GPL以填充基底接触孔WCH。可以在第一层间绝缘层205上形成第二掩模图案MK2。第二掩模图案MK2可以具有形成在中心贯穿过孔区域THVR上以界定用于位线贯穿过孔BLTHV的第一通孔TH1的开口以及形成在连接区域CNR上以界定用于边缘贯穿过孔ETHV的第二通孔TH2的开口。
可以通过使用第二掩模图案MK2作为蚀刻掩模蚀刻形成在中心贯穿过孔区域THVR上的第一层间绝缘层205、第二堆叠结构ST2、第一堆叠结构ST1、源极结构SCL、第二基底201和蚀刻停止层111来形成使第一外围导电垫30a暴露的第一通孔TH1。在一些示例实施例中，可以执行蚀刻工艺以蚀刻形成在连接区域CNR上的第一层间绝缘层205、第二平坦化绝缘层220、第一平坦化绝缘层210、第二基底201和蚀刻停止层111，在这种情况下，可以形成第二通孔TH2以使第二外围导电垫30b暴露。此后，可以进一步执行清洁工艺。
在蚀刻工艺和/或清洁工艺期间，第三凹陷区域SG3可以形成在第一通孔TH1的上内侧表面中，但是任何凹陷区域可以不形成在第二过孔TH2的上内侧表面中。如上所述，由于形成在单元阵列区域CAR上的最上面的第二电极间绝缘层24中的第二杂质注入区域IR2被杂质离子损坏，所以第二杂质注入区域IR2中的原子之间的键合强度会比其他区域中的原子之间的键合强度弱，因此，第三凹陷区域SG3可以选择性地形成在第一通孔TH1中。然而，由于在虚设区域DR和连接区域CNR上未形成第二杂质注入区域IR2，因此不会在虚设区域DR和连接区域CNR上形成凹陷区域。
可以将第一凹槽G1形成为具有第一宽度W1，如图6A中所示。可以将第一通孔TH1形成为具有第三宽度W3，如图7中所示。第一宽度W1可以大于第三宽度W3。根据负载效应，凹槽或孔的宽度越大，通过凹槽或孔供应的蚀刻剂或清洁溶液的量越多。这会导致最上面的第二电极间绝缘层24的第二杂质注入区域IR2的蚀刻量或去除量的增大，结果，第一凹陷区域SG1的第一深度DS1可以大于第三凹陷区域SG3的第三深度DS3。
在一些示例实施例中，可以使用第二掩模图案MK2同时形成第一通孔TH1和第二通孔TH2，但是在一些示例实施例中，可以使用彼此不同的掩模图案通过各自的蚀刻步骤独立地形成第一通孔TH1和第二通孔TH2。
参照图15A、图15B、图16A和图16B，可以去除第二掩模图案MK2和牺牲填充层GPL。此后，可以共形地沉积绝缘层，并且可以各向异性地蚀刻绝缘层，以形成分别覆盖第一通孔TH1、第二通孔TH2和基底接触孔WCH的内侧表面的第一过孔绝缘图案SP1、第二过孔绝缘图案SP2和接触绝缘图案SP3。接下来，可以沉积第三导电层以填充第一通孔TH1、第二通孔TH2和基底接触孔WCH，然后，可以对第三导电层执行回蚀刻工艺，以形成位线贯穿过孔BLTHV、边缘贯穿过孔ETHV和基底接触插塞WC。
此后，可以将第二层间绝缘层207、单元接触插塞CC、第一接触件CT1至第四接触件CT4、第一导电线BLL、电极连接线CL、第三层间绝缘层209和外部端子CP形成为具有参照图4A至图4C描述的结构。
图17是示出根据发明构思的一些示例实施例的三维半导体存储器装置的平面图。图18是沿着图17的线B-B'截取以示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。图19是示出图18的部分“P6”的放大剖视图。
参照图17至图19，在根据一些示例实施例的三维半导体存储器装置中，第二杂质注入区域IR2可以形成在设置在单元阵列区域CAR、虚设区域DR和连接区域CNR中的全部上的最上面的第二电极间绝缘层24中。另外，可以在第二平坦化绝缘层220中形成第三杂质注入区域IR3。第三杂质注入区域IR3可以位于与第二杂质注入区域IR2的高度相同的高度(即，距第二基底201的顶表面的第一高度HT)处，并且可以与第二杂质注入区域IR2具有相同的垂直宽度H1和相同的投影范围(Rp)。另外，第二杂质注入区域IR2和第三杂质注入区域IR3可以包含相同种类(例如，相同类型)的杂质，并且可以具有相同的掺杂浓度。第二过孔绝缘图案SP2可以在第一高度HT处具有第四绝缘突出部PRT4。接触绝缘图案SP3可以在第一高度HT处具有第五绝缘突出部PRT5。单元接触插塞CC可以分别在第一高度HT处具有接触突出部CCPR，并且接触突出部CCPR朝向第二平坦化绝缘层220突出。
第二通孔TH2的内侧壁可以具有第四凹陷区域SG4，第四凹陷区域SG4在第一高度HT处朝向第二平坦化绝缘层220凹陷。第四凹陷区域SG4可以具有第三垂直宽度H3。第三垂直宽度H3可以等于第一垂直宽度H1。当在第一方向D1上从第二过孔绝缘图案SP2的侧表面SP2_S测量时，第四凹陷区域SG4可以具有第三深度DS3。第二过孔绝缘图案SP2可以与图7的第一过孔绝缘图案SP1具有基本上相同的特征。第四绝缘突出部PRT4和第五绝缘突出部PRT5中的每个可以与参照图7描述的第三绝缘突出部PRT3具有相同的尺寸和形状。
单元接触插塞CC(在这里，也称为单元接触件)可以分别设置在单元接触孔CCH中。如示出的，单元接触插塞CC可以穿透第一平坦化绝缘层210和/或第二平坦化绝缘层220以及一个或更多个电极间绝缘层24、22、12，以分别连接到连接区域CNR上的一个或更多个电极层EL1、EL2。单元接触孔CCH可以具有第四宽度W4。单元接触孔CCH的内侧壁可以具有第六凹陷区域SG6，第六凹陷区域SG6在第一高度HT处朝向第二平坦化绝缘层220凹陷。第六凹陷区域SG6可以具有第四垂直宽度H4。第四垂直宽度H4可以等于第一垂直宽度H1。当在第一方向D1上从单元接触插塞CC的侧表面CC_S测量时，第四凹陷区域SG4可以具有第四深度DS4。第四宽度W4可以小于第三宽度W3，并且第四深度DS4可以小于第三深度DS3。这种差异可能是由在制造工艺中可能发生的负载效应引起的。
接触突出部CCPR可以插入第六凹陷区域SG6中。接触突出部CCPR可以位于第一高度HT处，并且可以具有第四垂直宽度H4。另外，从接触突出部CCPR的侧表面CC_S到接触突出部CCPR的端部的距离可以是等于第四深度DS4的第四距离DS4。如图17中所示，当在平面图中观看时，接触突出部CCPR可以具有包围单元接触插塞CC的环形形状。
参照图6A、图7和图19，根据发明构思的一些示例实施例的三维半导体存储器装置可以被构造为满足条件H1≒H3≒H4或H1＝H3＝H4。在三维半导体存储器装置中，可以满足W1≥W3≥W4的条件，在这种情况下，也可以满足DS1≥DS3≥DS4的条件。
至少参照图18至图19，贯穿过孔ETHV可以穿透连接区域CNR上的第一平坦化绝缘层210和第二平坦化绝缘层220，并且过孔绝缘图案SP2可以置于贯穿过孔ETHV与第一平坦化绝缘层210和第二平坦化绝缘层220之间。如示出的，过孔绝缘图案SP2可以具有绝缘突出部PRT4，绝缘突出部PRT4位于距第二基底201的顶表面的第一高度(例如，HT)处并且朝向第二平坦化绝缘层220突出。
图20A、图20B和图20C是示出根据发明构思的一些示例实施例的制造具有图18的剖面的三维半导体存储器装置的工艺的剖视图。
参照图20A，可以在没有图10B的第一掩模图案MK1的情况下对图9A和图9B的结构执行离子注入工艺IIP，也就是说，可以对单元阵列区域CAR、虚设区域DR和连接区域CNR中的全部执行离子注入工艺IIP，以将掺杂剂注入到第二初步堆叠结构PST2和第二平坦化绝缘层220中。因此，可以在位线垫BPD中形成第一杂质注入区域IR1，可以在最上面的第二电极间绝缘层24中形成第二杂质注入区域IR2，并且可以在第二平坦化绝缘层220中形成第三杂质注入区域IR3。
参照图20B，当形成基底接触孔WCH时，可以部分地蚀刻第二平坦化绝缘层220的第三杂质注入区域IR3以形成第五凹陷区域SG5。另外，当使用第二掩模图案MK2形成第二通孔TH2时，可以部分地蚀刻第二平坦化绝缘层220的第三杂质注入区域IR3以形成第四凹陷区域SG4。
参照图20C，可以在基底接触孔WCH中形成接触绝缘图案SP3和基底接触插塞WC，并且可以在第二通孔TH2中形成第二过孔绝缘图案SP2和边缘贯穿过孔ETHV。可以在第一层间绝缘层205上形成第二层间绝缘层207。可以通过蚀刻连接区域CNR上的第二层间绝缘层207、第一层间绝缘层205和电极间绝缘层12、22和24来形成单元接触孔CCH。在该工艺期间，可以部分地蚀刻第二平坦化绝缘层220的第三杂质注入区域IR3和最上面的第二电极间绝缘层24的第二杂质注入区域IR2以形成第六凹陷区域SG6。此后，单元接触插塞CC可以分别形成在单元接触孔CCH中。除了这些差异之外，根据一些示例实施例的制造工艺的其他部分可以以与先前实施例中的方式相同或相似的方式执行。
图21是示出根据发明构思的一些示例实施例的三维半导体存储器装置的剖视图。
参照图21，在三维半导体存储器装置中，第二杂质注入区域IR2可以形成在设置在单元阵列区域CAR和虚设区域DR上的最上面的第二电极间绝缘层24中。第二杂质注入区域IR2可以不形成在连接区域CNR上。除了这些差异之外，根据发明构思的一些示例实施例的三维半导体存储器装置可以具有与参照图2至图7描述的结构相同或相似的结构。
图22是示出根据发明构思的一些示例实施例的半导体装置的剖视图。
参照图22，存储器装置1400可以具有芯片到芯片(C2C)结构。对于C2C结构，包括单元阵列结构CELL的上芯片可以在第一晶片上制造，包括外围电路结构PERI的下芯片可以在与第一晶片不同的第二晶片上制造，并且上芯片和下芯片可以以接合方式彼此连接。接合方式可以是指将形成在上芯片的最上面的金属层中的接合金属电连接到形成在下芯片的最上面的金属层中的接合金属的方式。例如，在接合金属由铜(Cu)形成的情况下，接合方式可以是Cu到Cu接合方式，但是在一些示例实施例中，铝(Al)或钨(W)可以用作接合金属。
存储器装置1400的外围电路结构PERI和单元阵列结构CELL中的每个可以包括外垫接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路结构PERI可以包括第一基底1210、层间绝缘层1215、形成在第一基底1210上的多个电路器件1220a、1220b和1220c、分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c以及分别形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在一些示例实施例中，第一金属层1230a、1230b和1230c可以由具有相对高电阻率的材料(例如，钨)形成或者包括具有相对高电阻率的材料(例如，钨)，并且第二金属层1240a、1240b和1240c可以由具有相对低电阻率的材料(例如，铜)形成或者包括具有相对低电阻率的材料(例如，铜)。
尽管在本说明书中仅示出并描述了第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是发明构思不限于此，可以在第二金属层1240a、1240b和1240c上进一步形成至少一个金属层。形成在第二金属层1240a、1240b和1240c上的附加金属层中的至少一个可以由具有比第二金属层1240a、1240b和1240c的材料(例如，铜)的电阻率低的电阻率的材料(例如，铝)形成。
层间绝缘层1215可以设置在第一基底1210上以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以由绝缘材料(例如，氧化硅和氮化硅)中的至少一种形成或者包括绝缘材料(例如，氧化硅和氮化硅)中的至少一种。
下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构CELL的上接合金属1371b和1372b，并且下接合金属1271b和1272b以及上接合金属1371b和1372b可以由铝、铜和钨中的至少一种形成或者包括铝、铜和钨中的至少一种。
单元阵列结构CELL可以与参照图2至图21描述的单元阵列结构CS对应。单元阵列结构CELL可以包括至少一个存储器块。单元阵列结构CELL可以包括第二基底1310和共源极线1320。多条字线1331至1338(1330)可以在垂直于第二基底1310的顶表面的方向(例如，第三方向D3)上堆叠在第二基底1310上。串选择线和接地选择线可以分别设置在字线1330上和下方，也就是说，字线1330可以设置在串选择线与接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以设置为在垂直于第二基底1310的顶表面的方向(例如，第三方向D3)上延伸并且穿透字线1330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和绝缘间隙填充层，并且沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触件，并且第二金属层1360c可以是位线。在一些示例实施例中，位线1360c可以在平行于第二基底1310的顶表面的第二方向D2上延伸。
在图22中示出的一些示例实施例中，设置有沟道结构CH和位线1360c的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线1360c可以电连接到设置在外围电路结构PERI中以构成页缓冲器1393的电路器件1220c。作为示例，位线1360c可以连接到外围电路结构PERI的上接合金属1371c和1372c，并且上接合金属1371c和1372c可以连接到下接合金属1271c和1272c，下接合金属1271c和1272c连接到页缓冲器1393的电路器件1220c。
在字线接合区域WLBA中，字线1330可以在垂直于第二方向D2并且平行于第二基底1310的顶表面的第一方向D1上延伸，并且可以连接到多个单元接触插塞1341至1347(1340)。单元接触塞1341至1347或1340可以具有与图4B的单元接触插塞CC的形状相同的形状，或者可以具有与图18的单元接触插塞CC的形状相同的形状。
单元接触插塞1340可以连接到在第一方向上延伸以具有彼此不同的长度的字线1330的垫。第一金属层1350b和第二金属层1360b可以顺序地连接到单元接触插塞1340的上部，单元接触插塞1340连接到字线1330(例如，字线1331、1332、1333、1334、1335、1336、1337和1338)。在字线接合区域WLBA中，单元接触插塞1340(例如，单元接触插塞1341、1342、1343、1344、1345、1346和1347)可以通过单元阵列结构CELL的上接合金属1371b和1372b以及外围电路结构PERI的下接合金属1271b和1272b连接到外围电路结构PERI。
在外围电路结构PERI中，单元接触插塞1340可以电连接到构成行解码器1394的电路器件1220b。在一些示例实施例中，构成行解码器1394的电路器件1220b的工作电压可以与构成页缓冲器1393的电路器件1220c的工作电压不同。作为示例，构成页缓冲器1393的电路器件1220c的工作电压可以高于构成行解码器1394的电路器件1220b的工作电压。
共源极线接触插塞1380可以设置在外垫接合区域PA中。共源极线接触插塞1380可以在第一高度HT(例如，见图4A)处具有突出部。共源极线接触插塞1380可以由导电材料(例如，金属、金属化合物或多晶硅)形成，并且可以电连接到共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在共源极线接触插塞1380上。其中设置有共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外垫接合区域PA。
同时，输入/输出垫1205和1305可以设置在外垫接合区域PA中。参照图22，下绝缘层1201可以形成在第一基底1210下方以覆盖第一基底1210的底表面，并且第一输入/输出垫1205可以形成在下绝缘层1201上。第一输入/输出垫1205可以通过第一输入/输出接触插塞1203连接到外围电路结构PERI的电路器件1220a、1220b和1220c中的至少一个，并且可以通过下绝缘层1201与第一基底1210分隔开。另外，侧壁绝缘层(未示出)可以设置在第一输入/输出接触插塞1203与第一基底1210之间，以将第一输入/输出接触插塞1203与第一基底1210电分离。
参照图22，上绝缘层1301可以形成在第二基底1310上以覆盖第二基底1310的顶表面，并且第二输入/输出垫1305可以设置在上绝缘层1301上。第二输入/输出垫1305可以通过第二输入/输出接触插塞1303连接到外围电路结构PERI的电路器件1220a、1220b和1220c中的至少一个。第二输入/输出接触插塞1303可以在第一高度HT(例如，见图4A)处具有突出部。在一些示例实施例中，第二输入/输出垫1305可以电连接到电路器件1220a。第二输入/输出接触插塞1303可以连接到下接合金属1271a和1272a，下接合金属1271a和1272a连接到电路器件1220a。
在一些示例实施例中，第二基底1310和共源极线1320可以不设置在设置有第二输入/输出接触插塞1303的区域中。另外，第二输入/输出垫1305可以在第三方向D3上不与字线1330叠置。参照图22，第二输入/输出接触插塞1303可以在平行于第二基底1310的顶表面的方向上与第二基底1310分离，可以穿透单元阵列结构CELL的层间绝缘层1315，并且可以连接到第二输入/输出垫1305。
在一些示例实施例中，可以选择性地形成第一输入/输出垫1205和第二输入/输出垫1305。作为示例，存储器装置1400可以被构造为仅包括设置在第一基底1210上的第一输入/输出垫1205，或者仅包括设置在第二基底1310上的第二输入/输出垫1305。可选地，存储器装置1400可以构造为包括第一输入/输出垫1205和第二输入/输出垫1305两者。
用作虚设图案的金属图案可以设置在外垫接合区域PA和位线接合区域BLBA的包括在单元阵列结构CELL和外围电路结构PERI中的每个中的最上面的金属层中，或者可以不设置在最上面的金属层中。
存储器装置1400可以包括设置在外垫接合区域PA中的上金属图案1371a和1372a以及下金属图案1273a，这里，下金属图案1273a可以形成在外围电路结构PERI的最上面的金属层中，以与形成在单元阵列结构CELL的最上面的金属层中的上金属图案1371a和1372a对应或者具有与单元阵列结构CELL的上金属图案1371a和1372a的形状相同的形状。形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a可以不连接到外围电路结构PERI中的任何接触插塞。类似地，在外垫接合区域PA中，上金属图案1371a和1372a可以形成在单元阵列结构CELL的最上面的金属层中，以与形成在外围电路结构PERI的最上面的金属层中的下金属图案1273a对应或者具有与外围电路结构PERI的下金属图案1273a的形状相同的形状。
下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构CELL的上接合金属1371b和1372b。
此外，在位线接合区域BLBA中，上金属图案1392可以形成在单元阵列结构CELL的最上面的金属层中以与形成在外围电路结构PERI的最上面的金属层中的下金属图案1252对应，在这种情况下，上金属图案1392可以具有与外围电路结构PERI的下金属图案1252的形状相同的形状。下金属图案1252可以连接到下接合金属1251，下接合金属1251可以连接到页缓冲器1393的电路器件1220c。在一些示例实施例中，可以在形成在单元阵列结构CELL的最上面的金属层中的上金属图案1392上不形成任何接触插塞。
在根据发明构思的一些示例实施例的三维半导体存储器装置和包括该三维半导体存储器装置的电子系统中，位线垫可以被高度掺杂有杂质离子，并且在这种情况下，可以使用栅极诱发漏极泄漏(例如，GIDL)现象更有效地执行擦除操作。这可以能够改善三维半导体存储器装置的可靠性。
如这里所描述的，根据任何示例实施例的任何装置、系统、模块、单元、控制器、电路和/或其部分(包括电子系统1000、半导体装置1100、控制器1200、解码器电路1110、页缓冲器电路1120、逻辑电路1130、处理器1211、NAND控制器1220、电子系统2000、控制器2002、半导体封装件2003、DRAM2004等，而没有限制)可以包括处理电路(诸如包括逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合或者它们的组合)的一个或更多个示例，可以包括在处理电路(诸如包括逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合或者它们的组合)的一个或更多个示例中和/或可以由处理电路(诸如包括逻辑电路的硬件、诸如执行软件的处理器的硬件/软件组合或者它们的组合)的一个或更多个示例实现。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微计算机、现场可编程门阵列(FPGA)和可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路可以包括存储指令的程序的例如固态驱动器(SSD)的非暂时性计算机可读存储装置(例如，存储器)，以及被构造为执行指令的程序以实现由根据任何示例实施例和/或其任何部分的任何装置、系统、模块、单元、控制器、电路和/或其部分中的一些或全部执行的功能和/或方法的处理器(例如，CPU)。
虽然已经具体示出并描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
源极结构，在基底上；
堆叠结构，包括交替地堆叠在源极结构上的电极层和电极间绝缘层；
垂直结构，穿透堆叠结构和源极结构并且与基底相邻；以及
分离绝缘图案，穿透堆叠结构和源极结构并且与垂直结构间隔开，
其中，电极间绝缘层中的最上面的一个电极间绝缘层包括位于距基底的顶表面的第一高度处的第一杂质注入区域，
堆叠结构限定凹槽，分离绝缘图案位于凹槽中，并且
凹槽的内侧壁限定凹陷区域，凹陷区域位于距基底的顶表面的第一高度处并且朝向垂直结构凹陷。
2.根据权利要求1所述的三维半导体存储器装置，其中，分离绝缘图案包括位于凹陷区域中的绝缘突出部。
3.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括剩余电极图案，剩余电极图案位于凹陷区域中并且与分离绝缘图案接触。
4.根据权利要求3所述的三维半导体存储器装置，其中，剩余电极图案包括与电极层的材料相同的材料。
5.根据权利要求1所述的三维半导体存储器装置，其中，
堆叠结构限定垂直孔，垂直结构位于垂直孔中，
垂直结构包括：单元垂直图案，沿着垂直孔的内侧壁共形地形成；栅极绝缘层，置于单元垂直图案与垂直孔的内侧壁之间；以及位线垫，在单元垂直图案上，
位线垫掺杂有第一杂质，并且
第一杂质注入区域掺杂有第一杂质。
6.根据权利要求5所述的三维半导体存储器装置，其中，位线垫中的第一杂质的掺杂浓度在9×1020个离子/cm3至2×1021个离子/cm3的范围内。
7.根据权利要求5所述的三维半导体存储器装置，其中，栅极绝缘层包括：
隧道绝缘层，与单元垂直图案接触；
阻挡绝缘层，与垂直孔的内侧壁接触；以及
电荷存储层，在隧道绝缘层与阻挡绝缘层之间，
其中，电荷存储层、隧道绝缘层和阻挡绝缘层的位于第一高度处的部分掺杂有第一杂质。
8.根据权利要求1所述的三维半导体存储器装置，其中，凹陷区域的垂直宽度在10nm至50nm的范围内。
9.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
贯穿过孔，穿透堆叠结构和源极结构并且与垂直结构和分离绝缘图案间隔开；以及
过孔绝缘图案，在贯穿过孔与堆叠结构之间，
其中，过孔绝缘图案具有绝缘突出部，绝缘突出部位于距基底的顶表面的第一高度处并且朝向堆叠结构突出。
10.根据权利要求1所述的三维半导体存储器装置，其中，
基底包括单元阵列区域、虚设区域和连接区域，单元阵列区域、虚设区域和连接区域在一个方向上并排设置，
堆叠结构在单元阵列区域、虚设区域和连接区域上，并且
第一杂质注入区域仅在单元阵列区域上。
11.根据权利要求1所述的三维半导体存储器装置，其中，
基底包括单元阵列区域、虚设区域和连接区域，单元阵列区域、虚设区域和连接区域在一个方向上并排设置，
堆叠结构在单元阵列区域、虚设区域和连接区域上，
堆叠结构的电极层和电极间绝缘层在连接区域上限定阶梯结构，并且
三维半导体存储器装置还包括：平坦化绝缘层，在连接区域上，平坦化绝缘层覆盖堆叠结构的端部；以及第二杂质注入区域，在平坦化绝缘层中并且在距基底的顶表面的第一高度处。
12.根据权利要求11所述的三维半导体存储器装置，其中，第一杂质注入区域和第二杂质注入区域掺杂有相同种类的杂质并且具有相同的掺杂浓度。
13.根据权利要求11所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
单元接触件，穿透平坦化绝缘层和电极间绝缘层，以分别连接到连接区域上的电极层，
其中，单元接触件中的每个具有接触件突出部，接触件突出部位于第一高度处并且朝向平坦化绝缘层突出。
14.根据权利要求11所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
贯穿过孔，穿透连接区域上的平坦化绝缘层；以及
过孔绝缘图案，置于贯穿过孔与平坦化绝缘层之间，
其中，过孔绝缘图案具有绝缘突出部，绝缘突出部位于第一高度处并且朝向平坦化绝缘层突出。
15.根据权利要求14所述的三维半导体存储器装置，其中，
当从凹槽的内侧壁朝向垂直结构测量时，凹陷区域具有第一深度，
当从过孔绝缘图案的侧表面朝向平坦化绝缘层测量时，绝缘突出部具有第一宽度，并且
第一深度大于第一宽度。
16.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
外围电路结构和外围电路结构上的单元阵列结构，
其中，单元阵列结构包括：第一基底，包括单元阵列区域和连接区域；源极结构，在第一基底上；堆叠结构，包括交替地堆叠在第一基底上的电极层和电极间绝缘层；平坦化绝缘层，在连接区域上，平坦化绝缘层覆盖堆叠结构的端部；多个垂直图案，在单元阵列区域上，所述多个垂直图案穿透堆叠结构和源极结构并且与第一基底相邻；位线垫，分别在垂直图案上；以及分离绝缘图案，在单元阵列区域上，分离绝缘图案穿透堆叠结构和源极结构，
其中，电极间绝缘层中的最上面的一个电极间绝缘层包括位于距第一基底的顶表面的第一高度处的第一杂质注入区域，
其中，堆叠结构限定凹槽，分离绝缘图案位于凹槽中，
其中，凹槽的上侧壁限定凹陷区域，凹陷区域位于距第一基底的顶表面的第一高度处，并且朝向所述多个垂直图案中的至少一个垂直图案凹陷，并且
其中，位线垫掺杂有具有范围在9×1020个离子/cm3至2×1021个离子/cm3的掺杂浓度的杂质。
17.根据权利要求16所述的三维半导体存储器装置，其中，分离绝缘图案包括位于凹陷区域中的绝缘突出部。
18.根据权利要求16所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
剩余电极图案，位于凹陷区域中并且与分离绝缘图案接触。
19.根据权利要求16所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：
第二杂质注入区域，在平坦化绝缘层中位于距第一基底的顶表面的第一高度处，
其中，第一杂质注入区域和第二杂质注入区域掺杂有相同种类的杂质并且具有相同的掺杂浓度。
20.一种电子系统，所述电子系统包括：
半导体装置，包括外围电路结构、外围电路结构上的单元阵列结构以及电连接到外围电路结构的输入/输出垫；以及
控制器，通过输入/输出垫电连接到半导体装置，控制器被构造为控制半导体装置，
其中，单元阵列结构包括：第一基底，包括单元阵列区域和连接区域；源极结构，在第一基底上；堆叠结构，包括交替地堆叠在第一基底上的电极层和电极间绝缘层；平坦化绝缘层，在连接区域上，平坦化绝缘层覆盖堆叠结构的端部；多个垂直图案，在单元阵列区域上，所述多个垂直图案穿透堆叠结构和源极结构并且与第一基底相邻；以及分离绝缘图案，位于单元阵列区域上，分离绝缘图案穿透堆叠结构和源极结构，
其中，电极间绝缘层中的最上面的一个电极间绝缘层包括在距第一基底的顶表面的第一高度处的第一杂质注入区域，
其中，堆叠结构限定凹槽，分离绝缘图案位于凹槽中，并且
其中，凹槽的上侧壁限定凹陷区域，凹陷区域位于距第一基底的顶表面的第一高度处并且朝向所述多个垂直图案中的至少一个垂直图案凹陷。
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