CN115701222A - 三维半导体存储器件以及包括该三维半导体存储器件的电子系统 - Google Patents

三维半导体存储器件以及包括该三维半导体存储器件的电子系统 Download PDF

Info

Publication number
CN115701222A
CN115701222A CN202210423960.3A CN202210423960A CN115701222A CN 115701222 A CN115701222 A CN 115701222A CN 202210423960 A CN202210423960 A CN 202210423960A CN 115701222 A CN115701222 A CN 115701222A
Authority
CN
China
Prior art keywords
vertical channel
substrate
seed
region
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210423960.3A
Other languages
English (en)
Inventor
孙仑焕
申民洙
申重植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115701222A publication Critical patent/CN115701222A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种三维半导体存储器件包括：衬底；堆叠结构，包括交替且重复地堆叠在衬底上的层间介电层和栅电极，并包括位于衬底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构；种子层，介于第一和第二堆叠结构之间并在水平方向上延伸；竖直沟道结构，贯穿堆叠结构并与衬底接触；第一接触插塞，贯穿堆叠结构并与栅电极中的一个接触。种子层可以包括包围竖直沟道结构和第一接触插塞的第一种子图案和第二种子图案，并且第一种子图案和第二种子图案可以在水平方向上彼此间隔开。

Description

三维半导体存储器件以及包括该三维半导体存储器件的电子 系统
相关申请的交叉引用
本专利申请要求于2021年7月21日在韩国知识产权局递交的韩国专利申请No.10-2021-0095996的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及三维半导体存储器件和包括该三维半导体存储器件的电子系统，尤其涉及一种包括竖直沟道结构的非易失性三维半导体存储器件、其制造方法以及包括该三维半导体存储器件的电子系统。
背景技术
需要能够存储大量数据的半导体器件作为电子系统的一部分。需要更高集成度的半导体器件来满足消费者对大数据存储容量、卓越性能和低廉价格的需求。在二维或平面半导体器件的情况下，由于它们的集成度主要由单位存储单元所占据的面积决定，因此集成度受精细图案形成技术的水平的影响很大。然而，提高图案精细度所需的极其昂贵的工艺设备对提高二维或平面半导体器件的集成度设置了实际限制。
发明内容
本发明构思的一些示例实施例提供了具有改进的可靠性和电特性的三维半导体存储器件以及简化制造三维半导体存储器件的处理的方法。这种三维半导体存储器件可以克服对二维或平面半导体器件增加集成度的限制。
本发明构思的一些示例实施例提供了包括一个或多个三维半导体存储器件的电子系统。
根据本发明构思的一些示例实施例，一种三维半导体存储器件包括：衬底；堆叠结构，包括交替且重复地堆叠在衬底上的层间介电层和栅电极，该堆叠结构包括位于衬底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构；种子层，介于第一堆叠结构和第二堆叠结构之间并在水平方向上延伸，竖直沟道结构，贯穿堆叠结构并与衬底接触；第一接触插塞，贯穿堆叠结构并与栅电极中的一个接触。种子层可以包括包围竖直沟道结构的第一种子图案和包围第一接触插塞的第二种子图案，并且第一种子图案和第二种子图案可以在水平方向上彼此间隔开。
根据本发明构思的一些示例实施例，一种三维半导体存储器件包括：第一衬底，包括第一区域、在第一方向上从第一区域延伸的第二区域、以及在第一方向上与第二区域相邻的第三区域；外围电路结构，包括设置在第一衬底上的外围晶体管；以及第一绝缘层，覆盖外围晶体管；第二衬底，位于外围电路结构上并从第一区域延伸到第二区域；第二绝缘层，位于第三区域的外围电路结构上；堆叠结构，包括交替且重复地堆叠在第二衬底上的层间介电层和栅电极，该堆叠结构包括位于第二衬底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构；模制结构，位于第二区域的一部分上并被堆叠结构包围；种子层，覆盖第一堆叠结构和模制结构并在第一方向上延伸；竖直沟道结构，位于第一区域上以贯穿堆叠结构并与第二衬底接触；第一接触插塞，位于第二区域上以贯穿堆叠结构并与栅电极中的一个连接；第二接触插塞，位于第二区域的一部分上以贯穿模制结构并与外围电路结构的外围晶体管中的一个电连接；第三接触插塞，位于第二区域上以与第二衬底接触；第四接触插塞，设置在第三区域上以贯穿第二绝缘层并与外围电路结构的外围晶体管中的另一个电连接。竖直沟道结构和第一接触插塞至第四接触插塞可以具有位于同一水平面上的顶表面，并且第一接触插塞至第四接触插塞中的每一个的上宽度可以大于每一个竖直沟道结构中的上宽度。种子层可以包括包围竖直沟道结构的第一种子图案和包围第一接触插塞至第四接触插塞中的每一个的第二种子图案。
根据本发明构思的一些示例实施例，一种电子系统可以包括三维半导体存储器件和控制器，该控制器与三维半导体存储器件电连接并被配置为控制三维半导体存储器件。三维半导体存储器件包括：衬底；堆叠结构，包括交替且重复地堆叠在衬底上的层间介电层和栅电极，该堆叠结构包括位于衬底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构；种子层，介于第一堆叠结构和第二堆叠结构之间并在水平方向上延伸，竖直沟道结构，贯穿堆叠结构并与衬底接触；接触插塞，贯穿堆叠结构并与栅电极中的一个接触；以及输入/输出焊盘，与接触插塞中的一个连接。控制器可以通过输入/输出焊盘与三维半导体存储器件电连接。种子层可以包括与每一个竖直沟道结构的侧表面接触的第一种子图案，以及与每一个第一接触插塞的侧表面接触并且与第一种子图案间隔开的第二种子图案。
附图说明
图1是示出根据本发明构思的一些示例实施例的包括三维半导体存储器件的电子系统的示意图。
图2是示意性地示出包括根据本发明构思的一些示例实施例的三维半导体存储器件的电子系统的透视图。
图3和图4是分别沿图2的线I-I′和II-II′截取以示出根据本发明构思的一些示例实施例的包括三维半导体存储器件的半导体封装的截面图。
图5是示出根据本发明构思的一些示例实施例的三维半导体存储器件的平面图。
图6是沿图5的线VI-VI′截取以示出根据本发明构思的一些示例实施例的三维半导体存储器件的截面图。
图7A、图7B、图7C和图7D是每一个图示出了根据本发明构思的一些示例实施例的三维半导体存储器件的一部分(例如，图6的“A”部分)的放大截面图。
图8A、图8B、图8C和图8D是每一个图示出了根据本发明构思的一些示例实施例的三维半导体存储器件的一部分(例如，图6的B部分)的放大图。
图9、图10、图11、图12、图13和图14分别是沿图5的VI-VI′线截取以示出根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法的的截面图。
图15示出了包括根据本发明构思的一些示例实施例的三维半导体存储器件的电子系统的示意图。
图16是示出根据本发明构思的一些示例实施例的三维半导体存储器件的截面图。
具体实施方式
现在将参照示出了示例实施例的附图来更全面地描述本发明构思的示例实施例。
应当理解，当诸如层、膜、区域或衬底的元件被称为在另一个元件“上”时，它可以直接位于另一个元件上或者也可以存在中间元件。相比之下，当一个元件被称作在另一个元件的“直接上面”时，不存在中间元件。将进一步理解的是，当一个元件被称为在另一个元件“上”时，它可以在其他元件的上方或下方或相邻(例如，水平面相邻)。
应当理解，元件和/或其特性(例如，结构、表面、方向等)中，可称为“垂直”、“平行”、“共面”、或类似于关于其他元件和/或其特性(例如，结构、表面、方向等)可以是“垂直的”、“平行的”、“共面的”等，或可以分别相对于其他元件和/或其特性“基本上垂直”、“基本上平行”、“基本上共面”。
相对于其他元件和/或其特性“基本垂直”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内和/或在幅度和/或角度上与“垂直”有偏差的相对于其他元件和/或其特性是“垂直的”，或类似地相对于其他元件和/或其特性等于或小于10％(例如，±10％的公差)。
相对于其他元件和/或其特性“基本平行”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内和/或在幅度和/或角度上与“平行”有偏差的相对于其他元件和/或其特性是“平行的”，或类似地相对于其他元件和/或其特性等于或小于10％(例如，±10％的公差)。
相对于其他元件和/或其特性“基本共面”的元件和/或其特性(例如，结构、表面、方向等)将被理解为在制造公差和/或材料公差内和/或在幅度和/或角度上与“共面”有偏差的相对于其他元件和/或其特性是“共面的”，或类似地相对于其他元件和/或其特性等于或小于10％(例如，±10％的公差)。
应当理解的是，元件和/或其特性在本文中可被表述为与其他元件“相同”或“等同”和/或与其他元件“一致”，并且将进一步理解，在本文中表述为与其他元件“一致”、“相同”或“等同”的元件和/或其特性可以与其他元件和/或其特性“一致”、“相同”或“等同”或“基本一致”、“基本相同”或“基本等同”。与其他元件和/或其特性“基本一致”、“基本相同”或“基本等同”的元件和/或其特性将被理解为包括在制造公差和/或材料公差内与其他元件和/或其特性一致、相同或等同的元件和/或其特性。与其他元件和/或其特性一致或基本一致和/或相同或基本相同的元件和/或其特性可以在结构上相同或基本相同、功能上相同或基本相同、和/或组成上相同或基本相同。
应当理解，本文中描述为“基本”相同和/或一致的元件和/或其特性包括具有等于或小于10％的幅度相对差异的元件和/或其特性。此外，无论元件和/或其特性是否被修改为“基本”，应当理解，这些元件和/或其特性应被解释为包括围绕该元件和/或其特性的制造或操作公差(例如，±10％)。
当在本说明书中结合数值使用术语“约”或“基本上”时，其意指的是相关联的数值包括所述数值附近的±10％的公差。当指定范围时，所述范围包括其间的所有值，诸如0.1％的增量。
图1是示出根据本发明构思的一些示例实施例的包括三维半导体存储器件的电子系统的示意图。
参照图1，电子系统1000可以包括三维半导体存储器件1100和控制器1200，控制器1200与三维半导体存储器件1100电连接并且可以被配置为控制三维半导体存储器件1100。包括在图1的电子系统1000中的三维半导体存储器件1100可以是根据任何示例实施例的三维半导体存储器件。电子系统1000可以是包括一个或多个三维半导体存储器件1100的存储器件在内的或者包括该存储器件在内的的电子设备。例如，电子系统1000可以是其中设置有至少一个三维半导体存储器件的固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗系统或通信系统。
三维半导体存储器件1100可以是非易失性存储器件(例如，下面将要描述的三维NAND FLASH存储器件)。三维半导体存储器件1100可以包括第一区域1100F和位于第一区域1100F上的第二区域1100S。在一些示例实施例中，第一区域1100F可以布置在第二区域1100S旁边。第一区域1100F可以是外围电路区域，该外围电路区域包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储单元区域，该存储单元区域包括位线BL、公共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2、以及位于位线BL和公共源极线CSL之间的存储单元串CSTR。
在第二区域1100S中，每一个存储单元串CSTR可以包括与公共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施例，第一晶体管LT1和LT2的数量以及第二晶体管UT1和UT2的数量可以不同地改变。
在一些示例实施例中，第一晶体管LT1和LT2可以包括地选择晶体管，而第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别用作第一晶体管LT1和LT2的栅电极。字线WL可以用作存储单元晶体管MCT的栅电极。第二线UL1和UL2可以分别用作第二晶体管UT1和UT2的栅电极。
在一些示例实施例中，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和地选择晶体管LT2。第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的至少一个可以使用栅极感应漏泄(GIDL)现象，用于擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一线LL1和LL2、字线WL、以及第二线UL1和UL2可以通过从第一区域1100F延伸到第二区域1100S的第一互连线1115与解码器电路1110电连接。位线BL可以通过从第一区域1100F延伸到第二区域1100S的第二互连线1125与页缓冲器1120电连接。
在第一区域1100F中，解码器电路1110和页缓冲器1120可以被配置为执行控制操作，该控制操作是对从存储单元晶体管MCT中选择的至少一个存储单元晶体管执行的。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。三维半导体存储器件1100可以通过输入/输出焊盘1101与控制器1200通信，输入/输出焊盘1101与逻辑电路1130电连接。输入/输出焊盘1101可以通过从第一区域1100F延伸到第二区域1100S的输入/输出互连线1135与逻辑电路1130电连接。控制器1200可以通过三维半导体存储器件1100的输入/输出焊盘1101与三维半导体存储器件1100电连接。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。例如，电子系统1000可以包括多个三维半导体存储器件1100，在这种情况下，控制器1200可以被配置为控制多个三维半导体存储器件1100。控制器1200可以包括存储器，该存储器可以是存储指令程序的非暂时性计算机可读存储介质(例如，固态驱动器)，并且处理器1210可以被配置为执行指令程序以使控制器1200控制三维半导体存储器件1100中的一个或多个。
处理器1210可以控制包括控制器1200的电子系统1000的整体运行。基于特定的固件，处理器1210可以执行控制NAND控制器1220和访问三维半导体存储器件1100的操作。NAND控制器1220可以包括用于与半导体器件1100通信的NAND接口1221。NAND接口1221可以用于发送和接收用于控制三维半导体存储器件1100的控制命令、将被写入或从三维半导体存储器件1100的存储单元晶体管MCT读取的数据等。主机接口1230可以被配置为允许电子系统1000和外部主机之间的通信。如果通过主机接口1230从外部主机提供控制命令，则处理器1210可以响应于控制命令来控制半导体器件1100。
图2是示意性地示出包括根据本发明构思的一些示例实施例的三维半导体存储器件的电子系统的透视图。包括在图2的电子系统2000中的三维半导体存储器件可以是根据任何示例实施例的三维半导体存储器件。
参照图2，电子系统2000可以包括2001主衬底、以及安装在主衬底2001上的控制器2002、至少一个半导体封装2003和DRAM 2004。半导体封装2003和DRAM 2004可以通过设置在主衬底2001中的互连图案2005与控制器2002连接并且彼此连接。
主衬底2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。在连接器2006中，引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口而改变。在一些示例实施例中，电子系统2000可以根据接口中的一个与外部主机通信，该接口为例如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等。在一些示例实施例中，电子系统2000可以由通过连接器2006从外部主机提供的电力来驱动。电子系统2000还可以包括电源管理集成电路(PMIC)，其用于将从外部主机提供的电力单独提供给控制器2002和半导体封装2003。
控制器2002可以被配置为：控制对半导体封装2003的写入操作或读取操作并提高电子系统2000的运行速度。
DRAM 2004可以是缓冲存储器，被配置为减轻作为数据存储器件的半导体封装2003与外部主机之间的速度差所引起的技术困难。在一些示例实施例中，电子系统2000中的DRAM 2004可以用作缓存存储器并且可以用作存储空间，其用于在对半导体封装2003的控制操作期间临时存储数据。在电子系统2000包括DRAM 2004的情况下，除了用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、位于封装衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装衬底2100的连接结构2400、以及设置在封装衬底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
封装衬底2100可以是包括封装上焊盘2130的印刷电路板。每一个半导体芯片2200可以包括输入/输出焊盘2210。每一个输入/输出焊盘2210可以对应于图1的输入/输出焊盘1101。每一个半导体芯片2200可以包括栅极堆叠结构3210和竖直沟道结构3220。每一个半导体芯片2200可以包括将在下面描述的三维半导体存储器件。
在一些示例实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到封装上焊盘2130的接合线。在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以以接合线方式彼此电连接并且可以与封装衬底2100的封装上焊盘2130电连接。在一些示例实施例中，第一半导体封装2003a和第二半导体封装2003b中的每一个的半导体芯片2200可以通过硅通孔(TSV)而不是通过以接合线的形式提供的连接结构2400彼此电连接。
在一些示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装中。例如，控制器2002和半导体芯片2200可以安装在独立于主衬底2001制备的插入衬底上，并且可以通过设置在插入衬底中的互连线而彼此连接。
图3和图4是分别沿图2的线I-I′和II-II′截取以示出根据本发明构思的一些示例实施例的包括三维半导体存储器件的半导体封装的截面图。包括在图3和图4的半导体封装2003中的三维半导体存储器件可以是根据任何示例实施例的三维半导体存储器件。
参照图3和图4，半导体封装2003可以包括封装衬底2100、位于封装衬底2100上的多个半导体芯片、以及覆盖封装衬底2100和半导体芯片的模制层2500。
封装衬底2100可以包括封装衬底主体部分2120、设置在封装衬底主体部分2120的顶表面上的封装上焊盘2130、设置在封装衬底主体部分2120的底表面上或通过封装衬底主体部分2120的底表面暴露的下焊盘212、设置在封装衬底主体部分2120中以将封装上焊盘2130电连接到下焊盘2125的内部线2135。上焊盘2130可以与连接结构2400电连接。下焊盘2125可以通过导电连接部分2800与图2所示的电子系统2000的主衬底2001的互连图案2005连接。
每一个半导体芯片2200可以包括半导体衬底3010、以及顺序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中设置有外围线3110的外围电路区。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠结构3210、贯穿栅极堆叠结构3210的竖直沟道结构3220和分离结构3230、与竖直沟道结构3220电连接的位线3240、与栅极堆叠结构3210的字线(例如，图1的WL)电连接的栅极互连线3235、以及导线3250。栅极互连线3235中的至少一个可以与字线WL中的一个电连接并且可以被设置为贯穿其他字线WL并且与第一结构3100的外围线3110电连接。栅极互连线3235中的至少一个可以与公共源极线3205电连接。在一些示例实施例中，可以当形成栅极互连线3235时形成贯穿线3245。
每一个半导体芯片2200可以包括贯穿线3245，该贯穿线3245与第一结构3100的外围线3110电连接并且延伸到第二结构3200中。贯穿线3245可以贯穿栅极堆叠结构3210，并且在一些示例实施例中，至少一个贯穿线3245可以进一步设置在栅极堆叠结构3210的外部。每一个半导体芯片2200还可以包括输入/输出互连线3265以及输入/输出焊盘2210，该输入/输出互连线3265延伸到第二结构3200中并且与第一结构3100的外围线3110电连接的，该输入/输出焊盘2210与输入/输出互连线3265电连接。
图5是示出根据本发明构思的一些示例实施例的三维半导体存储器件的平面图。图6是沿图5的线VI-VI′截取以示出根据本发明构思的一些示例实施例的三维半导体存储器件的截面图。应当理解，根据图5至图6的三维半导体存储器件可以是根据任何示例实施例的任何三维半导体存储器件，包括图1所示的三维半导体存储器件1100。
参照图5和图6，可以设置包括第一区域R1、第二区域R2和第三区域R3在内的第一衬底10。第一衬底10可以在从第一区域R1朝向第三区域R3定向的第一方向D1和不平行于第一方向D1的第二方向D2上延伸。第一衬底10的顶表面可以垂直于与第一方向D1和第二方向D2相交的第三方向D3。例如，第一方向D1、第二方向D2和第三方向D3可以彼此正交。
当在平面图中观察时，第二区域R2可以在第一方向D1上从第一区域R1延伸。第三区域R3可以在第一方向D1上与第二区域R2相邻。第二区域R2可以在第一方向D1上位于第一区域R1和第三区域R3之间。第一区域R1可以是设置有参考图3和图4描述的竖直沟道结构3220、分离结构3230和位线3240的区域。第二区域R2可以是设置有包括下面描述的焊盘部分ELp的阶梯结构的区域。第三区域R3可以是设置有参考图3和图4描述的贯穿线3245或输入/输出互连线3265的区域。
在一些示例实施例中，第一衬底10可以是硅衬底、硅锗衬底、锗衬底或包括单晶硅衬底和从其生长的单晶外延层在内的结构。可以在第一衬底10中设置器件隔离层11。器件隔离层11可以限定第一衬底10的有源区。器件隔离层11可以包括氧化硅或由例如氧化硅形成。
外围电路结构PS可以设置在第一衬底10上。外围电路结构PS可以包括设置在第一衬底10的有源区上的外围晶体管PTR和外围接触插塞31、通过外围接触插塞31与外围晶体管PTR电连接的外围电路线33、以及被设置为覆盖或包围它们(例如，覆盖外围晶体管PTR)的第一绝缘层30。外围电路结构PS可以对应于图1的第一区域1100F，并且外围电路互连线33可以对应于图3和图4的外围线3110。
外围晶体管PTR、外围接触插塞31和外围电路线33可以构成外围电路。例如，外围晶体管PTR可以构成图1的解码器电路1110、页缓冲器1120和逻辑电路1130。更具体地，每一个外围晶体管PTR可以包括外围栅极绝缘层21、外围栅电极23、外围封盖图案25、外围栅极间隔物27和外围源/漏极区29。
外围栅极绝缘层21可以设置在外围栅电极23和第一衬底10之间。外围封盖图案25可以设置在外围栅电极23上。外围栅极间隔物27可以覆盖外围栅极绝缘层21、外围栅电极23和外围封盖图案25的侧表面。外围源/漏极区29可以设置在第一衬底10的位于外围栅电极23两侧的部分中。
外围电路线33可以通过外围接触插塞31与外围晶体管PTR电连接。每一个外围晶体管PTR可以是NMOS晶体管或PMOS晶体管，并且在一些示例实施例中，外围晶体管PTR可以是环栅型晶体管。例如，外围接触插塞31的宽度可以随着与第一衬底10的距离的增加而增加。外围接触插塞31和外围电路互连线33可以由导电材料(例如，金属材料)中的至少一种形成或包括导电材料(例如，金属材料)中的至少一种。
第一绝缘层30可以设置在第一衬底10的顶表面上。第一绝缘层30可以设置在第一衬底10上以覆盖外围晶体管PTR、外围接触插塞31和外围电路线33。第一绝缘层30可以是包括多个绝缘层的多层结构。例如，第一绝缘层30可以包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种或由氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成。
单元阵列结构CS包括第二衬底100、堆叠结构ST、模制结构MS、贯穿它们的竖直沟道结构VS以及设置在外围电路结构PS的第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4。在下文中，将在下面更详细地描述单元阵列结构CS。
第二衬底100可以设置在第一区域R1和第二区域R2上以及在第一绝缘层30上。第二衬底1100可以位于外围电路结构PS上并且可以从第一区域R1至少延伸到第二区域R2。第二衬底100可以在第一方向D1和第二方向D2上延伸。第二衬底100可以不设置在第三区域R3上。第二衬底100可以是包括半导体材料的半导体衬底。第二衬底100可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)或砷化铝镓(AlGaAs)中的至少一种或由硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)或砷化铝镓(AlGaAs)中的至少一种形成。
第一绝缘图案110和第二绝缘图案120可以设置在第二衬底100中，并且这里，第一绝缘图案110和第二绝缘图案120可以限定用于将在下面描述的第一接触插塞CP1和模制结构MS的区域。当在平面图中观察时，第一绝缘图案110和第二绝缘图案120可以被第二衬底100围绕。
第二绝缘层130可以设置在第三区域R3上和在第一绝缘层30上，并且可以理解为位于第三区域R3中的外围电路结构PS上。第二绝缘层130可以与第二衬底100的侧表面接触。第二绝缘层130的顶表面可以与第二衬底100的顶表面共面或基本共面。第二绝缘层130可以包括例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种或由例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成。
堆叠结构ST可以设置在第二衬底100上。堆叠结构ST可以从第一区域R1延伸到第二区域R2。堆叠结构ST可以对应于图3和图4的栅极堆叠结构3210。
在一些示例实施例中，三维半导体存储器件可以包括在第二方向D2上排列的多个堆叠结构ST。当在平面图中观察时，第一分离结构SS1可以设置在第一沟槽TR1中，该第一沟槽TR1设置在堆叠结构ST之间并且在第一方向D1上延伸。堆叠结构ST可以在第二方向D2上彼此间隔开，其中第一分离结构SS1介于堆叠结构ST之间。此外，当在平面图中观察时，第二分离结构SS2可以设置在第二沟槽TR2中，第二沟槽TR2在第一方向D1上延伸以与每一个堆叠结构ST的中心相交。为简洁起见，以下仅描述一种堆叠结构ST，但其它堆叠结构ST也可具有与下文所述相同或基本相同的特征。
堆叠结构ST可以包括交替且重复地堆叠的层间介电层ILDa和ILDb以及栅电极ELa和ELb。栅电极ELa和ELb可以对应于图1的字线WL、第一线LL1和LL2以及第二线UL1和UL2。
更具体地，堆叠结构ST可以包括位于第二衬底100上的第一堆叠结构ST1、和位于第一堆叠结构ST1上的第二堆叠结构ST2。第一堆叠结构ST1可以包括交替且重复地堆叠的第一层间介电层ILDa和第一栅电极Ela，并且第二堆叠结构ST2可以包括交替且重复地堆叠的第二层间介电层ILDb和第二栅电极ELb。
第一栅电极ELa和第二栅电极ELb中的每一个在第一方向D1上的长度可以随着与第二衬底100的距离增加(即，随着在第三方向D3上的距离增加)而减小。即，第一栅电极ELa和第二栅电极ELb中的每一个在第一方向D1上的长度可以大于其上的另一电极在第一方向D1上的长度。第一堆叠结构ST1的第一栅电极ELa中的最下面的一个可以在第一方向D1上具有最大长度，并且第二堆叠结构ST2的第二栅电极ELb中的最上面的一个可以在第一方向D1上具有最小长度。
第一栅电极ELa和第二栅电极ELb可以在第二区域R2上具有焊盘部分ELp。第一栅电极ELa和第二栅电极ELb的焊盘部分ELp可以设置在水平方向和竖直方向上彼此不同的位置。焊盘部分ELp可以在第一方向D1上形成阶梯结构。如本文所述，竖直方向可被理解为垂直于衬底100的平面内方向和/或垂直于衬底100的一个或多个表面(例如，衬底的上表面)。例如，第三方向D3可以是竖直方向。如本文所述，水平方向可以被理解为平行于衬底100的平面内方向和/或平行于衬底100的一个或多个表面(例如，衬底的上表面)。例如，第一方向D1和第二方向D2可以是水平方向。
第一栅电极ELa和第二栅电极ELb中的每一个可以包括设置在第一区域R1上且与下面将要描述的竖直沟道结构VS接触的第一部分P1、以及设置在第二区域R2上且被称为焊盘部分ELp的第二部分P2。第二部分P2的厚度可以大于第一部分P1的厚度。在本说明书中，厚度可以指在第三方向D3上测量的厚度。
由于阶梯结构，当在平面图中观察时，第一堆叠结构ST1和第二堆叠结构ST2中的每一个可以具有随着与竖直沟道结构VS中的最外面的一个的距离增加而减小的厚度，并且第一栅电极ELa和第二栅电极ELb的侧表面可以在第一方向D1上以基本恒定的距离彼此间隔开。
第一栅电极ELa和第二栅电极ELb可以包括例如掺杂半导体材料(例如掺杂硅等)、金属材料(例如钨、铜、铝等)、导电金属氮化物(例如氮化钛、氮化钽等)或过渡金属(例如钛、钽等)中的至少一种或由例如掺杂半导体材料(例如掺杂硅等)、金属材料(例如钨、铜、铝等)、导电金属氮化物(例如氮化钛、氮化钽等)或过渡金属(例如钛、钽等)中的至少一种形成。
第一层间介电层ILDa和第二层间介电层ILDb可以设置在第一栅电极ELa和第二栅电极ELb之间。换言之，类似于第一栅电极ELa和第二栅电极ELb，第一层间介电层ILDa和第二层间介电层ILDb可以被设置为使得在第一方向D1上的长度随着与第二衬底100的距离的增加而减小。
第二层间介电层ILDb中的最下面的一个和第一层间介电层ILDa中的最上面的一个彼此相邻，但可通过介于其间的种子层PSL而彼此间隔开。在一些示例实施例中，第一层间介电层ILDa和第二层间介电层ILDb中的每一个的厚度可以小于第一栅电极ELa和第二栅电极ELb中的每一个的厚度。第一层间介电层ILDa中的最下面的一个可以比层间介电层ILDa和ILDb中的其他层薄。此外，第二层间介电层ILDb中的最上面的一个和最下面的一个中的每一个可以比层间介电层ILDa和ILDb中的其他层厚。然而，本发明构思不限于该示例，并且第一层间介电层ILDa和第二层间介电层ILDb的厚度可以根据半导体器件的要求而不同地改变。
第一层间介电层ILDa和第二层间介电层ILDb可以包括例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种或由例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成。例如，第一层间介电层ILDa和第二层间介电层ILDb可以包括高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)或由高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)形成。
源极结构SC可以设置在第二衬底100与第一层间介电层ILDa中的最下面的一个之间。第二衬底100和源极结构SC可以对应于图1的公共源极线CSL和图3和图4的公共源极线3205。
源极结构SC可以与堆叠结构ST的第一栅电极ELa和第二栅电极ELb平行地延伸或者在第一方向D1和第二方向D2上延伸。源极结构SC可以包括顺序堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1与第一层间介电层ILDa中的最下面的一个之间。第一源极导电图案SCP1的厚度可以大于第二源极导电图案SCP2的厚度。第一源极导电图案SCP1和第二源极导电图案SCP2中的每一个可以包括掺杂半导体材料。在一些示例实施例中，第一源极导电图案SCP1的杂质浓度可以高于第二源极导电图案SCP2的杂质浓度。
第一绝缘图案110和第二绝缘图案120中的每一个可以从第二衬底100的侧表面延伸到源极结构SC的侧表面。在一些示例实施例中，第一绝缘图案110和第二绝缘图案120中的每一个可以具有与源极结构SC的顶表面共面或基本共面的顶表面，并且可以具有与第二衬底100的底表面共面或基本共面的底表面。
竖直沟道结构VS可以设置在第一区域R1上以贯穿堆叠结构ST和源极结构SC并与第二衬底100接触。竖直沟道结构VS可以设置为贯穿第二衬底100的至少一部分并且可以具有位于比第二衬底100的顶表面和源极结构SC的底表面低的水平面处的底表面。
在本说明书中，术语“水平面”可以表示在垂直于第一衬底10的底表面或顶表面的方向上(例如，在第三方向D3上)从第一衬底10的底表面或顶表面测量的竖直高度。在本说明书中，术语“宽度”可以表示在平行于第一衬底10的底表面或顶表面的方向上(例如，在第一方向D1和/或第二方向D2上)测量的宽度(或长度)。
当在平面图中观察时，竖直沟道结构VS可以被排列为在第一方向D1或第二方向D2上形成锯齿形。竖直沟道结构VS可以不设置在第二区域R2上。竖直沟道结构VS可以对应于图2至图4的竖直沟道结构3220。竖直沟道结构VS可以对应于图1的第一晶体管LT1和LT2、存储单元晶体管MCT以及第二晶体管UT1和UT2的沟道区。
竖直沟道结构VS可以分别设置在竖直沟道孔CH中，该竖直沟道孔CH形成为贯穿堆叠结构ST。每一个竖直沟道结构VS可以包括贯穿第一堆叠结构ST1的第一竖直沟道结构VSa和贯穿第二堆叠结构ST2的第二竖直沟道结构VSb。第一竖直沟道结构VSa可以在第三方向D3上(例如，在竖直方向上)与第二竖直沟道结构VSb连接(例如，直接接触)。
在一些示例实施例中，第一竖直沟道结构VSa和第二竖直沟道结构VSb中的每一个可以在第三方向D3上具有增加的宽度。在一些示例实施例中，第一竖直沟道结构VSa中的最上宽度可以大于第二竖直沟道结构VSb中的最下宽度。换言之，每一个竖直沟道结构VS的侧表面可以在第一竖直沟道结构VSa和第二竖直沟道结构VSb之间的边界附近具有阶梯形状。然而，本发明构思不限于该示例，并且与附图中所示的不同，每一个竖直沟道结构VS的侧表面可以具有位于不同水平面处的三个或更多个阶梯部分或者可以是没有阶梯部分的平坦形状。
多个虚设竖直沟道结构DVS可以设置在第二区域R2上以贯穿第三绝缘层210和/或第四绝缘层230(将在下面描述)、堆叠结构ST和源极结构SC。更具体地，虚设竖直沟道结构DVS可以设置为贯穿第一栅电极ELa和第二栅电极ELb的焊盘部分ELp。虚设竖直沟道结构DVS可以设置在将在下面描述的第一接触插塞CP1附近或周围。虚设竖直沟道结构DVS可以不设置在第一区域R1上。虚设竖直沟道结构DVS和竖直沟道结构VS可以同时形成并且可以具有相同或基本相同的结构。然而，在一些示例实施例中，可以不设置虚设竖直沟道结构DVS。
第三绝缘层210可以设置在第二区域R2和第三区域R3上以覆盖第一堆叠结构ST1、第二衬底100的一部分、第二绝缘层130，并且第四绝缘层230可以设置在第二区域R2和第三区域R3上以覆盖第二堆叠结构ST2和种子层PSL。更具体地，第三绝缘层210和第四绝缘层230可以设置为覆盖堆叠结构ST的阶梯结构或者覆盖第一栅电极ELa和第二栅电极ELb的焊盘部分ELp。第三绝缘层210和第四绝缘层230中的每一个可以具有基本平坦的顶表面。第三绝缘层210的顶表面可以与种子层PSL的底表面接触，并且第四绝缘层230的底表面可以与种子层PSL的顶表面接触。
第三绝缘层210和第四绝缘层230中的每一个可以包括绝缘层或堆叠的多个绝缘层。第三绝缘层210和第四绝缘层230中的每一个可以包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅和/或低k介电材料)中的至少一种或由绝缘材料(例如，氧化硅、氮化硅、氮氧化硅和/或低k介电材料)中的至少一种形成。
种子层PSL可以介于第一堆叠结构ST1和第二堆叠结构ST2之间以及第三绝缘层210和第四绝缘层230之间。种子层PSL可以在水平方向(例如，第一方向D1和/或第二方向D2)上延伸。种子层PSL可以覆盖第一堆叠结构ST1和模制结构MS并且在第一方向D1上延伸。种子层PSL可以包括设置在第一区域R1上且包围竖直沟道结构VS的第一种子图案PSP1、和设置在第二区域R2和第三区域R3上且分别包围第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4的第二种子图案PSP2。在一些示例实施例中，第二种子图案PSP2可以由包围第一接触插塞至第四接触插塞CP1至CP4中的每一个(并与其各自的侧表面接触)的单个第二种子图案代替。第一分离绝缘图案SP1可以设置在第一种子图案PSP1与第二种子图案PSP2中的一个之间以及在第二种子图案PSP2之间。因此，第一种子图案PSP1可以与第二种子图案PSP2间隔开(例如，隔离)(例如，在诸如第一方向D1和/或第二方向D2的水平方向上)。第一分离绝缘图案SP1在本文中可以被称为在第一种子图案PSP1和第二种子图案PSP2的相邻种子图案之间的分离图案(包括在本文中被称为第三种子图案的第二种子图案)。第一分离绝缘图案SP1可以降低或防止第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4彼此电连接，或者可以将第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4彼此电分离。
种子层PSL的第一种子图案PSP1可以设置在第一区域R1上以及在第一堆叠结构ST1的第一层间介电层ILDa中的最上面一个与第二堆叠结构ST2的第二层间介电层ILDb中的最下面的一个之间。种子层PSL的第二种子图案PSP2可以设置在第二区域R2和第三区域R3上，并且可以设置在模制结构MS和第四绝缘层230之间或在第三绝缘层210和第四绝缘层230之间。
种子层PSL可以包括多晶硅或由多晶硅形成。第一分离绝缘图案SP1可以包括与第三绝缘层210和第四绝缘层230相同的绝缘材料或由与第三绝缘层210和第四绝缘层230相同的绝缘材料形成。
在一些示例实施例中，被堆叠结构ST包围的模制结构MS可以设置在第二区域R2的一部分上。模制结构MS可以包括交替且重复地堆叠的第一层间介电层ILDa和第一牺牲层SLa。模制结构MS的第一层间介电层ILDa可以包括与第一堆叠结构ST1的第一层间介电层ILDa相同的材料或由与第一堆叠结构ST1的第一层间介电层ILDa相同的材料形成。模制结构MS的第一牺牲层SLa可以包括不同于第一层间介电层ILDa的绝缘材料或由不同于第一层间介电层ILDa的绝缘材料形成。例如，模制结构MS的第一牺牲层SLa可以包括氮化硅或氮氧化硅或由氮化硅或氮氧化硅形成。
模制结构MS可以通过模制分离图案MSP与堆叠结构ST间隔开，模制分离图案MSP设置在模制分离沟槽STR中并且介于模制结构MS和堆叠结构ST之间。模制分离图案MSP可以设置为包围模制结构MS。种子层PSL的第二种子图案PSP2、和第一分离绝缘图案SP1可以设置在模制结构MS上。模制分离图案MSP可以包括绝缘材料或由绝缘材料形成。与图中所示的不同，模制结构MS的第一层间介电层ILDa和第一牺牲层SLa也可以交替且重复地堆叠在种子层PSL的第二种子图案PSP2、和第一分离绝缘图案SP1上。
第一接触插塞CP1可以设置在第二区域R2上以贯穿堆叠结构ST。每一个第一接触插塞CP1还可以贯穿种子层PSL的第二种子图案PSP2中的一个、和第一绝缘图案110中的一个。每一个第一接触插塞CP1可以进一步贯穿第一绝缘层30的至少一部分，并且可以与外围电路结构PS的外围晶体管PTR中的一个(例如，单独的一个)电连接。例如，第一接触插塞CP1可以与单独的、相应的(例如，不同的)外围晶体管PTR电连接。第一接触插塞CP1可以具有位于低于第二衬底100的底表面的水平面处的底表面。每一个第一接触插塞CP1在第三方向D3上的高度可以大于每一个竖直沟道结构VS在第三方向D3上的高度。
第一接触插塞CP1可以与栅电极ELa和ELb中的一个接触并电连接。例如，每一个第一接触插塞CP1可以与阶梯结构的栅电极ELa和ELb中的最上面的一个接触，该最上面的一个暴露在堆叠结构ST的外部并且用作焊盘部分ELp。可以通过第二隔离绝缘图案SP2，第一接触插塞CP1中的每一个可以与栅电极ELa和ELb中的位于与其连接的焊盘部分ELp下方的其他栅电极ELa和ELb水平间隔开，该第二隔离绝缘图案SP2介于其间，并且可以与栅电极ELa和ELb中的其他栅电极电隔离。在一些示例实施例中，第二分离绝缘图案SP2可以包括与第一介电层ILDa和第二层间介电层ILDb相同的绝缘材料或由与第一介电层ILDa和第二层间介电层ILDb相同的绝缘材料形成。第一接触插塞CP1可以对应于图4的栅极互连线3235。
第二接触插塞CP2可以设置在第二区域R2上以贯穿第四绝缘层230、模制结构MS和第二绝缘图案120。在一些示例实施例中，可以设置多个第二接触插塞CP2，并且在这种情况下，第二接触插塞CP2可以在第一方向D1上彼此间隔开并且可以通过介于其间的第一分离绝缘图案SP1中的一个而彼此电断开。为简洁起见，以下仅描述第二接触插塞CP2中的一个，但第二接触插塞CP2中的其他也可以具有如下所述的相同或基本相同的特征。
第二接触插塞CP2可以在第二区域R2的一部分上并且可以进一步贯穿种子层PSL的第二种子图案PSP2中的一个第二种子图案。如图所示，第二接触插塞CP2可以贯穿模制结构MS。第二接触插塞CP2可以在第一方向D1和/或第二方向D2上与第二衬底100间隔开。第二接触插塞CP2可以进一步贯穿第一绝缘层30的至少一部分并且可以与外围电路结构PS的外围晶体管PTR中的一个电连接。第二接触插塞CP2可以具有位于低于第二衬底100的底表面的水平面处的底表面。每一个第二接触插塞CP2在第三方向D3上的高度可以大于每一个竖直沟道结构VS在第三方向D3上的高度。
第三接触插塞CP3可以设置在第二区域R2上以贯穿第三绝缘层210和第四绝缘层230并与第二衬底100接触。第三接触插塞CP3可以进一步贯穿种子层PSL的第二种子图案PSP2中的一个第二种子图案。第三接触插塞CP3可以进一步贯穿第二衬底100的至少一部分。第三接触插塞CP3可以在第一方向D1上与堆叠结构ST间隔开。第三接触插塞CP3可以具有位于第二衬底100的顶表面和底表面之间的水平面处的底表面。第三接触插塞CP3在第三方向D3上的高度可以小于第一接触插塞CP1和第二接触插塞CP2中的每一个在第三方向D3上的高度。第三接触插塞CP3可以对应于图4的栅极互连线3235之一。
第四接触插塞CP4可以设置在第三区域R3上以贯穿第二绝缘层至第四绝缘层130、210和230。第四接触插塞CP4可以在第一方向D1和/或第二方向D2上与第二衬底100间隔开。第四接触插塞CP4可以进一步贯穿种子层PSL的第二种子图案PSP2中的一个。第四接触插塞CP4可以进一步贯穿第一绝缘层30的至少一部分并且可以与外围电路结构PS的外围晶体管PTR中的一个电连接。第四接触插塞CP4的底表面可以位于低于第二绝缘层130的底表面和第二衬底100的底表面的水平面处。第四接触插塞CP4在第三方向D3上的高度可以大于每一个竖直沟道结构VS在第三方向D3上的高度。第四接触插塞CP4可以对应于图3和图4的贯穿线3245或输入/输出互连线3265。应当理解，第一接触插塞、第二接触插塞和第四接触插塞CP1、CP2和CP4中的每一个可以与外围电路结构PS的外围晶体管PTR中的单独的一个外围晶体管连接。
第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4可以设置在接触孔CTH中，接触孔CTH形成为贯穿单元阵列结构CS的至少一部分。第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4可以具有位于与竖直沟道结构VS的顶表面相同或基本相同的水平面处的顶表面。再次说明，竖直沟道结构VS和第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4可以具有位于相同水平面或基本相同水平面处的顶表面(例如，各自的顶表面)。第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4中的每一个可以包括与第一衬底10相邻的第一导电结构CPa和位于第一导电结构CPa上的第二导电结构CPb。第一导电结构CPa可以在第三方向D3(例如，竖直方向)上与第二导电结构CPb连接。第二接触插塞、第三接触插塞和/或第四接触插塞CP2、CP3和/或CP4中的每一个可以与一个或多个第二种子图案PSP2接触，有时被称为一个或多个第三种子图案，该第三种子图案在第一方向D1和/或第二方向D2上与第一种子图案PSP1和包围第一接触插塞CP1的第二种子图案PSP2间隔开。在一些示例实施例中，第二接触插塞、第三接触插塞和/或第四接触插塞CP2、CP3和/或CP4中的每一个可以与单独的这种第二种子图案PSP2接触，也称为“第三种子图案”，以区别于包围第一接触插塞CP1的第二种子图案PSP2。
在一些示例实施例中，第一导电结构CPa和第二导电结构CPb中的每一个可以在第三方向D3上具有增加的宽度。第一导电结构CPa中的最上宽度可以大于第二导电结构CPb中的最下宽度。换言之，第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4中的每一个的侧表面可以在第一导电结构CPa和第二导电结构CPb之间的边界附近具有阶梯形状。然而，本发明构思不限于该示例，并且第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4中的每一个的侧表面可以具有位于不同水平面处的三个或更多个阶梯部分，或者可以是没有阶梯部分的平坦形状。在一些示例实施例中，第一接触插塞至第四接触插塞CP1至CP4中的每一个的上宽度(例如，最上宽度)可以大于竖直沟道结构VS中的每一个的上宽度(例如，最上宽度)。
第五绝缘层310可以设置为覆盖堆叠结构ST和第四绝缘层230。第五绝缘层310可以覆盖竖直沟道结构VS、虚设竖直沟道结构DVS、第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4以及模制分离图案MSP的顶表面。
位线BL和第一导线至第四导线CL1、CL2、CL3和CL4可以设置在第五绝缘层310上，这里，位线BL和第一导线到第四导线CL1、CL2、CL3和CL4可以与竖直沟道结构VS和第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4电连接。第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4、位线BL、第一导线至第四导线CL1、CL2、CL3和CL4可以包括导电材料(例如，金属材料)中的至少一种或由导电材料(例如，金属材料)中的至少一种形成。位线BL可以对应于图1的位线BL以及图3和图4的位线3240。第一导线至第四导线CL1、CL2、CL3和CL4可以对应于图4的导线3250。
第六绝缘层330可以设置在第五绝缘层310上以覆盖位线BL和第一导线至第四导线CL1、CL2、CL3和CL4。第五绝缘层310和第六绝缘层330中的每一个可以包括绝缘层或堆叠的多个绝缘层。第五绝缘层310和第六绝缘层330可以包括例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种或由例如氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成。
输入/输出焊盘IOP(例如，如图1所示的输入/输出焊盘1101)可以设置在第六绝缘层330上并且可以通过第四导线CL4和第四接触插塞CP4与外围电路结构PS电连接。输入/输出焊盘IOP可以对应于图1的输入/输出焊盘1101和图2至图4的输入/输出焊盘2210。
图7A、图7B、图7C和图7D是每一个图示出了根据本发明构思的一些示例实施例的三维半导体存储器件的一部分(例如，图6的“A”部分)的放大截面图。在以下描述中，为了简明描述，之前参考以上附图描述的元件可以用相同的附图标记来标识而不重复其重复描述。
参照图6和7A，每一个竖直沟道结构VS可以包括与堆叠结构ST相邻或覆盖每一个竖直沟道孔CH的内侧表面的数据存储图案DSP、被设置为共形地覆盖数据存储图案DSP的内侧表面的竖直半导体图案VSP、被设置为填充由竖直半导体图案VSP所界定的内部空间的间隙填充绝缘图案VI、被设置在间隙填充绝缘图案VI与数据储存图案DSP所界定的空间内的导电焊盘。在一些示例实施例中，每一个竖直沟道结构VS的顶表面可以具有圆形形状、椭圆形形状或条形形状。
竖直半导体图案VSP可以设置在数据存储图案DSP和间隙填充绝缘图案VI之间。竖直半导体图案VSP可以成形为像底部封闭的管道或通心管(macaroni)。在一些示例实施例中，竖直半导体图案VSP可以与源极结构SC的一部分接触。竖直半导体图案VSP可以包括多晶硅或由多晶硅形成。
数据存储图案DSP可以成形为像底部开口的管道或通心管。数据存储图案DSP可以包括顺序堆叠的阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL。阻挡绝缘层BLK可以设置为覆盖每一个竖直沟道孔CH的内侧表面。隧穿绝缘层TIL可以设置为与竖直半导体图案VSP相邻。电荷存储层CIL可以介于阻挡绝缘层BLK和隧穿绝缘层TIL之间。
阻挡绝缘层BLK、电荷存储层CIL和隧穿绝缘层TIL可以在第三方向D3上从堆叠结构ST和竖直导体图案VSP之间的区域延伸。在一些示例实施例中，由竖直半导体图案VSP与第一栅电极ELa和第二栅电极ELb之间的电压差引起的福勒-诺德海姆(FN)隧穿现象可用于在数据存储图案DSP中存储或改变数据。在一些示例实施例中，阻挡绝缘层BLK和隧穿绝缘层TIL可以包括氧化硅或由氧化硅形成，并且电荷存储层CIL可以包括氮化硅或氮氧化硅或由氮化硅或氮氧化硅形成。
间隙填充绝缘图案VI可以包括氧化硅或由氧化硅形成。导电焊盘PAD可以包括掺杂的半导体材料或导电材料中的至少一种或由掺杂的半导体材料或导电材料中的至少一种形成。
每一个竖直沟道结构VS可以包括设置在第一竖直沟道孔CHa中的第一竖直沟道结构VSa和设置在第二竖直沟道孔CHb中的第二竖直沟道结构VSb。第二竖直沟道结构VSb可以设置在第一竖直沟道结构VSa上并与第一竖直沟道结构VSa连接。
参照图7A，种子层PSL的第一种子图案PSP1可以与第二竖直沟道结构VSb的侧表面接触。第一种子图案PSP1可以包括覆盖第一竖直沟道结构VSa的顶表面VSat的至少一部分的第一部分Pa和从第一部分Pa在第一方向D1上(例如，在水平方向上)延伸的第二部分Pb。第一种子图案PSP1的第一部分Pa可以设置为使得其下宽度W1(例如，第一部分Pa的下宽度)大于其上宽度W2(例如，第一部分Pa的上宽度)。第二部分Pb在第三方向D3上的厚度可以基本均匀。
在一些示例实施例中，第一竖直沟道结构VSa的顶表面VSat的一部分与第一种子图案PSP1的底表面接触。这里，如图7A所示，可以是第一种子图案PSP1的底表面的种子层PSL的底表面PSLb可以与第一竖直沟道结构VSa的顶表面VSat接触。种子层PSL的顶表面PSLt可以位于高于第一竖直沟道结构VSa的顶表面VSat的水平面处。
参照图7B，种子层PSL的第一种子图案PSP1可以与第一竖直沟道结构VSa的侧表面接触。此处，种子层PSL的底表面PSLb可以位于低于第一竖直沟道结构VSa的顶表面VSat的水平面处，并且种子层PSL的顶表面PSLt(例如，第一种子图案PSP1的顶表面)可以与第一竖直沟道结构VSa的顶表面VSat共面或基本共面。
参照图7C，种子层PSL的第一种子图案PSP1可以与第二竖直沟道结构VSb的侧表面接触。第一种子图案PSP1可以包括覆盖第一竖直沟道结构VSa的顶表面VSat的至少一部分的第一部分Pa和在第一方向D1上从第一部分Pa延伸的第二部分Pb。第一种子图案PSP1的第一部分Pa的厚度可以大于第二部分Pb的厚度。
这里，种子层PSL的底表面PSLb可以包括对应于第一种子图案PSP1的第二部分Pb的底表面的第一表面PSLb1、以及对应于第一种子图案PSP1的第一部分Pa的底表面的第二表面PSLb2。第一表面PSL可以位于高于第一竖直沟道结构VSa的顶表面VSat的水平面处。第二表面PSLb2可以位于低于第一表面PSLb1的水平面处并且可以与第一竖直沟道结构VSa的顶表面VSat接触。在一些示例实施例中，第二表面PSLb2可以是弯曲表面。种子层PSL的顶表面PSLt可以位于高于底表面PSLb的第一表面PSLb1的水平面处。如图7C所示，第一部分Pa(例如，PSLb2)的底表面可以位于低于第二部分Pb(例如，PSLb1)的底表面的水平面处。
参照图7D，种子层PSL的第一种子图案PSP1可以与第二竖直沟道结构VSb的侧表面接触。第一竖直沟道结构VSa的侧表面的斜率可以不同于第二竖直沟道结构VSb的侧表面的斜率。作为示例，第一竖直沟道结构VSa的侧表面的斜率可以小于第二竖直沟道结构VSb的侧表面的斜率。
图8A、图8B、图8C和图8D是每一个图示出了根据本发明构思的一些示例实施例的三维半导体存储器件的一部分(例如，图6的B部分)的放大图。在以下描述中，为了简明描述，之前参考以上附图描述的元件可以用相同的附图标记来标识而不重复其重复描述。
参照图6和图gA，第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4中的每一个可以包括设置在第一接触孔CTHa中的第一导电结构CPa和设置在第二接触孔CTHb中的第二导电结构CPb。第二导电结构CPb可以设置在第一导电结构CPa上并与第一导电结构CPa连接。
在下文中，将更详细地描述第四接触插塞CP4的一部分，但是第一接触插塞至第三接触插塞CP1、CP2和CP3可以被设置为具有与第四接触插塞CP4相同或基本相同的特征。在一些示例实施例中，三维半导体存储器件可以设置为包括多个第二种子图案PSP2，并且为了简洁，下面将仅更详细地描述第二种子图案PSP2中的一个。其他第二种子图案PSP2可以设置为具有与以下描述中的特征相同或基本相同的特征。
参照图8A，种子层PSL的第二种子图案PSP2可以与第二导电结构CPb的侧表面接触。第二种子图案PSP2可以包括覆盖第一导电结构CPa的顶表面CPt的至少一部分的第一部分Pa和在第一方向D1上从第一部分Pa延伸的第二部分Pb。参照图8A，第一接触插塞CP1的第一导电结构CPa的顶表面CPt的一部分可以与包围第一接触插塞CP1的第二种子图案PSP2的底表面接触，并且第二接触插塞、第三接触插塞和/或第四接触插塞CP2、CP3和/或CP4中的每一个的第一导电结构CPa的顶表面CPt的一部分可以接触与包围第一接触插塞CP1的第二种子图案PSP2间隔开的单独的第二种子图案PSP2(例如，第三种子图案)的底表面。第二种子图案PSP2的第一部分Pa可以设置为使得其下宽度W1大于其上宽度W2。第二部分Pb在第三方向D3上的厚度可以基本均匀。
这里，种子层PSL的底表面PSLb可以与第一导电结构CPa的顶表面CPt连接。种子层PSL的顶表面PSLt可以位于高于第一导电结构CPa的顶表面CPt的水平面处。
参照图8B，种子层PSL的第二种子图案PSP2可以与第一导电结构CPa的侧表面接触。这里，种子层PSL的底表面PSLb可以位于低于第一导电结构CPa的顶表面CPt的水平面处，并且种子层PSL的顶表面PSLt可以与第一导电结构CPa的顶表面CPt共面或基本共面。因此，每一个第二种子图案PSP2(包括在此称为第三种子图案的第二种子图案)可以与第一接触插塞至第四接触插塞CP1至CP4中的每一个的第一导电结构CPa的顶表面CPt共面或基本共面。
参照图8C，种子层PSL的第二种子图案PSP2可以与第二导电结构CPb的侧表面接触。第二种子图案PSP2可以包括：第一部分Pa，其覆盖第一导电结构CPa的顶表面CPt的至少一部分(例如，在竖直方向例如第三方向D3上与第一导电结构CPa重叠)并且与第二导电结构CPb的侧表面接触；以及第二部分Pb，在第一方向D1上从第一部分Pa延伸。第一部分Pa的下宽度(例如，图8A所示的宽度W1)可以大于第一部分Pa的上宽度(例如，图8A所示的宽度W2)。第二种子图案PSP2的第一部分Pa的厚度可以大于第二部分Pb的厚度。
这里，种子层PSL的底表面PSLb可以包括对应于第二种子图案PSP2的第二部分Pb的底表面的第一表面PSLb1、以及对应于第二种子图案PSP2的第一部分Pa的底表面的第二表面PSLb2。第一表面PSLb1可以位于高于第一导电结构CPa的顶表面CPat的水平面处。第二表面PSLb2可以位于低于第一表面PSLb1的水平面处并且可以与第一导电结构CPa的顶表面CPt接触。因此，第一部分Pa(例如，PSLb2)的底表面可以位于低于第二部分Pb(例如，PSLb1)的底表面的水平面处。在一些示例实施例中，第二表面PSLb2可以是弯曲表面。种子层PSL的顶表面PSLt可以位于高于底表面PSLb的第一表面PSLb1的水平面处。
参照图8D，种子层PSL的第二种子图案PSP2可以与第二导电结构CPb的侧表面接触。第一导电结构CPa的侧表面的斜率可以不同于第二导电结构CPb的侧表面的斜率。例如，第一导电结构CPa的侧表面的斜率可以小于第二导电结构CPb的侧表面的斜率。
图9、图10、图11、图12、图13和图14分别是沿图5的VI-VI′线截取以示出根据本发明构思的一些示例实施例的制造三维半导体存储器件的方法的的截面图。在下文中，将参考图9至14更详细地描述制造方法。
参照图9，可以设置包括第一区域R1、第二区域R2和第三区域R3在内的第一衬底10。器件隔离层11可以形成在第一衬底10中以限定有源区。器件隔离层11的形成可以包括：在第一衬底10的上部形成沟槽，并用氧化硅层填充沟槽。
外围晶体管PTR可以形成在由器件隔离层11限定的有源区上。外围接触插塞31和外围电路线33可以形成为与外围晶体管PTR的外围源/漏极区29连接。第一绝缘层30可以形成为覆盖外围晶体管PTR、外围接触插塞31和外围电路线33。
第二衬底100和第二绝缘层130可以形成在第一绝缘层30上。第二绝缘层130的形成可以包括：在第一绝缘层30上沉积半导体材料，从第三区域R3去除半导体材料，用绝缘材料填充通过去除半导体材料所形成的空间，并且执行平坦化工艺。第二绝缘层130可以形成为限定其中将形成上述第四接触插塞CP4的区域。第二绝缘层130的顶表面可以与第二衬底100的顶表面共面或基本共面。在以下描述中，“两个元件彼此共面或基本共面”的表述可以表示对元件执行平坦化工艺。可以使用例如化学机械抛光(CMP)工艺或回蚀工艺来执行平坦化工艺。
下牺牲层101和下半导体层103可以形成在第二衬底100上。下牺牲层101可以包括氮化硅或由氮化硅形成。在一些示例实施例中，可以通过顺序堆叠多个绝缘层来形成下牺牲层101。在一些示例实施例中，下半导体层103可以由与第二衬底100相同的材料形成。
第一绝缘图案110和第二绝缘图案120可以形成在第二衬底100中。第一绝缘图案110和第二绝缘图案120的形成可以包括：图案化第二衬底100、下牺牲层101和下半导体层103，并且用绝缘材料填充通过去除第二衬底100、下牺牲层101和下半导体层103中的每一个而形成的空间。第一绝缘图案110可以形成为限定将形成上述第一接触插塞CP1的区域，并且第二绝缘图案120可以形成为限定将形成上述第二接触插塞CP2的区域。第一绝缘图案110和第二绝缘图案120可以形成为具有与下半导体层103的顶表面共面或基本共面的顶表面。
第一模制结构MS1可以形成在下半导体层103上。第一模制结构MS1的形成可以包括：在下半导体层103上交替且重复地堆叠第一层间介电层ILDa和第一牺牲层SLa，并对第一层间介电层ILDa和第一牺牲层SLa执行修整工艺。
第一牺牲层SLa可以包括不同于第一层间介电层ILDa的绝缘材料或由不同于第一层间介电层ILDa的绝缘材料形成。第一牺牲层SLa可以包括相对于第一层间介电层ILDa具有蚀刻选择性的材料或由相对于第一层间介电层ILDa具有蚀刻选择性的材料形成。例如，第一牺牲层SLa可以包括氮化硅或由氮化硅形成，并且第一层间介电层ILDa可以包括氧化硅或由氧化硅形成。所有第一牺牲层SLa可以形成为具有相同或基本相同的厚度，并且第一层间介电层ILDa可以根据它们的竖直位置形成为具有至少两种不同的厚度。
修整工艺可以包括：形成掩模图案以覆盖位于第一区域R1和第二区域R2上的第一层间介电层ILDa中的最上面的一个的顶表面，使用掩模图案作为蚀刻掩模来对第一层间介电层ILDa和第一牺牲层SLa中的一些进行图案化，减小掩模图案的区域，并使用减小的掩模图案作为蚀刻掩模对第一层间介电层ILDa和第一牺牲层SLa中的其它层进行图案化。减少掩模图案的区域的步骤和图案化步骤可以交替重复。作为修整工艺的结果，第一模制结构MS1可以具有阶梯结构。
第三绝缘层210可以形成为：覆盖位于第二区域R2上的第一模制结构MS1的阶梯结构，并覆盖位于第三区域R3上的第二衬底100和第二绝缘层130。第三绝缘层210可以形成为具有与第一模制结构MS1的顶表面共面或基本共面的顶表面。
种子层PSL可以形成为覆盖第一模制结构MS1和第三绝缘层210。在一些示例实施例中，种子层PSL可以包括多晶硅或由多晶硅形成。种子层PSL的厚度范围可以从约
Figure BDA0003598392170000292
到
Figure BDA0003598392170000291
参照图10，可以对种子层PSL、第一模制结构MS1、下半导体层103和下牺牲层101执行蚀刻工艺以形成第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa。第一接触孔CTHa可以形成为贯穿第一绝缘图案110和第二绝缘图案120以及第二绝缘层130。
第一接触孔CTHa的上直径可以大于第一竖直沟道孔CHa的上直径。例如，第一接触孔CTHa的上直径可以是第一竖直沟道孔CHa的上直径的约1.5到3倍。第一接触孔CTHa在第三方向D3上的深度可以大于第一竖直沟道孔CHa在第三方向D3上的深度。
参照图11，在参照图10描述的蚀刻工艺之后，可以使用留在第一模制结构MS1上的种子层PSL作为种子层来执行选择性外延生长(SEG)工艺。在一些示例实施例中，可以执行SEG工艺以用种子层PSL覆盖第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa中的每一个的上部，并且在这种情况下，第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa中的每一个的内部空间可以被留下作为与外部隔离的空的空间。
参照图12，在参照图11描述的SEG工艺之后，可以对种子层PSL执行平坦化工艺。在一些示例实施例中，当平坦化工艺完成时，可以留下种子层PSL以覆盖第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa中的每一个的上部。这里，种子层PSL的顶表面可以具有基本平坦或平坦化的形状。换言之，种子层PSL的顶表面可以基本上平行于第一衬底10的顶表面。
参照图13，在参考图12描述的平坦化工艺之后，可以在第一接触孔CTHa周围形成开口OP。开口OP可以形成为包围第一接触孔CTHa。由于开口OP的形成，种子层PSL可以被分成形成在第一区域R1上以覆盖第一竖直沟道孔CHa的上部的第一种子图案PSP1、以及形成在第二区域R2和第三区域R3上以覆盖第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa的上部的第二种子图案PSP2。
参照图14，第一分离绝缘图案SP1可以形成为填充开口OP。每一个第一分离绝缘图案SP1可以形成为具有顶表面，该顶表面与种子层PSL的第一种子图案PSP1和第二种子图案PSP2的顶表面共面或基本共面。
第二模制结构MS2和第四绝缘层230可以形成在种子层PSL的第一种子图案PSP1和第二种子图案PSP2以及第一分离绝缘图案SP1上。第二模制结构MS2的形成可以包括：在第一种子图案PSP1和第二种子图案PSP2上交替且重复地堆叠第二层间介电层ILDb和第二牺牲层SLb，并对第二层间介质层ILDb和第二牺牲层SLb执行修整工艺。
此后，第二竖直沟道孔CHb、第二接触孔CTHb和第二模制分离沟槽STRb可以形成为在第三方向D3上分别与第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa重叠。因此，可以形成包括第一竖直沟道孔CHa和第二竖直沟道孔CHb在内的竖直沟道孔CH、包括第一接触孔CTHa和第二接触孔CTHb在内的接触孔CTH、以及包括第一模制分离沟槽STRa和第二模制分离沟槽STRb在内的模制分离沟槽STR。
同时图14示出了图2的芯片中心区域CCR的结构，并且对于图2的芯片边缘区CER，在形成第二竖直沟道孔CHb和第二接触孔CTHb的工艺中可以不蚀刻种子层PSL。这意味着，在芯片边缘区域CER中，第一竖直沟道孔CHa和第二竖直沟道孔CHb可以不彼此连接，并且第一接触孔CTHa和第二接触孔CTHb可以不彼此连接。
作为前述SEG工艺的结果，第二种子图案PSP2可以部分地留在第一接触孔CTHa的侧表面上(即，在低于第一模制结构MS1的顶表面的水平面处)。然而，由于第一竖直沟道孔CHa、第一接触孔CTHa和第一模制分离沟槽STRa中的每一个的上部被通过上述SEG工艺形成的层覆盖，然后在其上形成第二模制结构MS2，可以减少、防止或抑制半导体材料留在竖直沟道孔CH和接触孔CTH的底表面上。此外，由于竖直沟道孔CH和接触孔CTH是同时形成的，所以可以简化制造工艺。
返回参照图5和图6，竖直沟道结构VS或虚设竖直沟道结构DVS可以形成在竖直沟道孔CH中，第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4可以形成在接触孔CTH中，并且模制分离图案MSP可以形成在模制分离沟槽STR中。
由于减少或防止半导体材料留在竖直沟道孔CH和接触孔CTH的底表面上，可以提高竖直沟道结构VS和第一接触插塞至第四接触插塞CP1、CP2、CP3和CP4的电特性，并提高它们与其他元件之间电连接的可靠性。结果，可以提高根据本发明构思的一些示例实施例的三维半导体存储器件的可靠性和电特性。
图15示出了包括根据本发明构思的一些示例实施例的三维半导体存储器件的电子系统的示意图。图16是示出根据本发明构思的一些示例实施例的三维半导体存储器件的截面图。包括在图15的电子系统1000中的三维半导体存储器件1100可以是根据任何示例实施例的三维半导体存储器件。
参照图15，存储单元串CSTR可以位于公共源极线CSL和第一区域1100F之间。位线BL可以位于存储单元串CSTR和第一区域1100F之间。
参照图16，外围电路结构PS设置在第一衬底10上，该外围电路结构PS包括外围晶体管PTR、外围接触插塞31、通过外围接触插塞31与外围晶体管PTR电连接的外围电路线33、与外围电路线33电连接(进而连接外围晶体管PTR)的第一接合焊盘35、以及包围它们的第一绝缘层30。第一绝缘层30可以不覆盖第一接合焊盘35的顶表面。第一绝缘层30可以具有与第一接合焊盘35的顶表面共面或基本共面的顶表面。
包括第二接合焊盘45、位线BL和堆叠结构ST的单元阵列结构CS可以设置在外围电路结构PS上。
与外围电路结构PS的第一接合焊盘35接触的第二接合焊盘45、连接接触插塞41、通过连接接触插塞41与第二接合焊盘45电连接的连接电路线43、以及包围它们的第七绝缘层40可以设置在第一绝缘层30上。
第七绝缘层40可以具有包括多个绝缘层的多层结构。例如，第七绝缘层30可以包括氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种或由氧化硅、氮化硅、氮氧化硅和/或低k介电材料中的至少一种形成。连接接触插塞41可以在第三方向D3上具有减小的宽度。连接接触插塞41和连接电路线43可以包括导电材料(例如，金属材料)中的至少一种或由导电材料(例如，金属材料)中的至少一种形成。
每一个第二接合焊盘45的底表面可以与第一接合焊盘35中的每一个的顶表面直接接触。每一个第二接合焊盘45可以一体地与第一接合焊盘35中的单独的第一焊盘35连接。第一接合焊盘35和第二接合焊盘45可以包括例如铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn)中的至少一种或由例如铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn)中的至少一种形成。作为示例，第一接合焊盘35和第二接合焊盘45可以包括铜(Cu)或由铜(Cu)形成。第一接合焊盘35和第二接合焊盘45可以彼此一体地接合(例如，一体地连接)而在它们之间没有任何界面并且可以形成单个物体。第一接合焊盘35和第二接合焊盘45的侧表面被示出为彼此对齐，但是本发明构思不限于该示例。例如，当在平面图中观察时，第一接合焊盘35和第二接合焊盘45的侧表面可以彼此间隔开。
与连接接触插塞41接触且可以理解为与第二接合焊盘45连接的位线BL和第一导线、第三导线和第四导线CL1、CL3和CL4可以设置在第七绝缘层40的上部。堆叠结构ST、与位线BL电连接的竖直沟道结构VS、以及与第一导线、第三导线和第四导线CL1、CL3和CL4中的相应导线电连接的第一触插塞、第三触插塞和第四接触插塞CP1、CP3和CP4可以设置在第七绝缘层40上。导线CL3、CL3和CL4可以与竖直沟道结构VS和接触插塞CP1、CP3和CP4电连接。竖直沟道结构VS和第一触插塞、第三触插塞和第四接触插塞CP1、CP3和CP4中的每一个可以在第三方向D3上具有减小的宽度。
在第二区域R2上，第一堆叠结构ST1和第二堆叠结构ST2中的每一个在第三方向D3上的厚度可以随着与竖直沟道结构VS中的最外面的一个的距离的增加而减小。即，第一堆叠结构ST1和第二堆叠结构ST2中的每一个都可以在第一方向D1上具有阶梯结构。
更具体地，第一堆叠结构ST1的第一栅电极ELa和第二堆叠结构ST2的第二栅电极ELb在第一方向D1上的长度可以随着与第一衬底10的距离的增加而增加。当在平面图中观察时，第一栅电极ELa和第二栅电极ELb的侧表面可以在第一方向D1上彼此间隔开特定距离。第二堆叠结构ST2的第二栅电极ELb中的最下面的一个可以在第一方向D1上具有最小长度，并且第一堆叠结构ST1的第一栅电极ELa中的最上面的一个可以在第一方向D1上具有最大长度。
源极结构SC和第二衬底100可以设置在堆叠结构ST上。换言之，堆叠结构ST可以设置在第二衬底100和外围电路结构PS之间。第八绝缘层410可以设置在第二衬底100上。通过第四接触插塞CP4与外围电路结构PS电连接的输入/输出焊盘IOP、和第四导线CL4可以设置在第八绝缘层410上。
由于单元阵列结构CS耦接到外围电路结构PS，因此三维半导体存储器件可以具有增加的每单位面积的单元容量。此外，外围电路结构PS和单元阵列结构CS可以分开制造，然后可以彼此耦接，并且在这种情况下，可以减少或防止外围晶体管PTR被多个热处理工艺损坏。因此，可以提高三维半导体存储器件的可靠性和电特性。
根据本发明构思的一些示例实施例，可以执行选择性外延生长(SEG)工艺以密封或覆盖第一竖直沟道孔、第一接触孔和第一模制分离沟槽中的每一个的上部，然后，可以在其上形成第二模制结构。因此，可以减少、防止或抑制半导体材料残留在竖直沟道孔和接触孔的底表面上。此外，可以改善竖直沟道结构和接触插塞的电特性以及它们与其他元件之间电连接的可靠性。由此，可以提高根据本发明构思的一些示例实施例的三维半导体存储器件的可靠性和电特性。
此外，可以同时形成竖直沟道孔和接触孔，从而简化制造工艺。
如本文所述，根据示例实施例中的任一个的任何器件、封装、系统、电子设备、块、模块、单元、控制器、电路、和/或其部分、和/或其任何部分(包括但不限于电子系统1000、三维半导体存储器件1100、控制器1200、解码器电路1110、页缓冲器1120、逻辑电路1130、处理器1210、NAND控制器1220、主机接口1230、电子系统2000、主衬底2001、控制器2002、半导体封装2003、DRAM 2004等)可以包括以下项的一个或多个实例，能够被包括在以下项的一个或多个实例中，和/或可以由以下项的一个或多个实例来实现：处理电路，例如包括逻辑电路在内的硬件；硬件/软件组合，例如执行软件的处理器；或其组合。例如，更具体的处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图案处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路可以包括非暂时性计算机可读存储器件(例如，存储器)，例如存储指令程序的固态驱动器(SSD)，以及被配置为执行指令程序以实现由任何设备、封装、系统、电子设备、块、模块、单元、控制器、电路中的部分或所有、和/或其根据示例实施例的任何部分、和/或其任何部分中的部分或所有执行的功能和/或方法的处理器(例如，CPU)。
这里描述的任何存储器和/或存储器件，包括但不限于半导体封装2003、DRAM2004等，可以是非暂时性计算机可读介质并且可以存储指令程序。这里描述的任何存储器可以是非易失性存储器，例如闪存、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)、或铁电RAM(FRAM)，或易失性存储器，诸如静态RAM(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)。
虽然已具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的改变。

Claims (20)

1.一种三维半导体存储器件，包括：
衬底；
堆叠结构，包括交替且重复地堆叠在所述衬底上的层间介电层和栅电极，所述堆叠结构包括位于所述衬底上的第一堆叠结构和位于所述第一堆叠结构上的第二堆叠结构；
种子层，位于所述第一堆叠结构和所述第二堆叠结构之间并在水平方向上延伸；
竖直沟道结构，贯穿所述堆叠结构并与所述衬底接触；以及
第一接触插塞，贯穿所述堆叠结构并与所述栅电极中的一个接触，
其中，所述种子层包括包围所述竖直沟道结构的第一种子图案以及包围所述第一接触插塞的第二种子图案，以及
所述第一种子图案和所述第二种子图案在所述水平方向上彼此间隔开。
2.根据权利要求1所述的器件，其中，
所述竖直沟道结构中的每一个包括贯穿所述第一堆叠结构的第一竖直沟道结构以及贯穿所述第二堆叠结构的第二竖直沟道结构，
所述第一竖直沟道结构和所述第二竖直沟道结构在竖直方向上彼此连接，以及
所述第一竖直沟道结构的顶表面的一部分与所述第一种子图案的底表面接触。
3.根据权利要求2所述的器件，其中，所述第一种子图案包括：
第一部分，覆盖所述第一竖直沟道结构的顶表面的所述一部分，以及
第二部分，在所述水平方向上从所述第一部分延伸。
4.根据权利要求3所述的器件，其中，所述第一部分的下宽度大于所述第一部分的上宽度。
5.根据权利要求3所述的器件，其中，所述第一部分的底表面位于比所述第二部分的底表面低的水平面处。
6.根据权利要求2所述的器件，其中，所述第一种子图案的顶表面与所述第一竖直沟道结构的顶表面共面。
7.根据权利要求1所述的器件，其中，
所述竖直沟道结构中的每一个包括贯穿所述第一堆叠结构的第一竖直沟道结构以及贯穿所述第二堆叠结构的第二竖直沟道结构，
所述第一竖直沟道结构和所述第二竖直沟道结构在竖直方向上彼此连接，以及
所述第一竖直沟道结构的侧表面的斜率不同于所述第二竖直沟道结构的侧表面的斜率。
8.根据权利要求1所述的器件，还包括：
第二接触插塞，在所述水平方向上与所述堆叠结构间隔开并与所述衬底接触；以及
第三接触插塞，在所述水平方向上与所述衬底间隔开，
其中，所述第二接触插塞和所述第三接触插塞中的每一个与第三种子图案接触，所述第三种子图案在所述水平方向上与所述第一种子图案和所述第二种子图案间隔开。
9.根据权利要求8所述的器件，其中，
所述第一接触插塞至所述第三接触插塞中的每一个包括第一导电结构以及位于所述第一导电结构上的第二导电结构，
所述第一导电结构和所述第二导电结构在竖直方向上彼此连接，
所述第一接触插塞的所述第一导电结构的顶表面的一部分与所述第二种子图案的底表面接触，以及
所述第二接触插塞和所述第三接触插塞中的每一个的所述第一导电结构的顶表面的一部分与所述第三种子图案的底表面接触。
10.根据权利要求9所述的器件，其中，所述第二种子图案和所述第三种子图案中的每一个包括：
第一部分，在所述竖直方向上与所述第一导电结构重叠并与所述第二导电结构的侧表面接触，以及
第二部分，在所述水平方向上从所述第一部分延伸。
11.根据权利要求10所述的器件，其中，所述第一部分的下宽度大于所述第一部分的上宽度。
12.根据权利要求10所述的器件，其中，所述第一部分的底表面位于比所述第二部分的底表面低的水平面处。
13.根据权利要求9所述的器件，其中，所述第二种子图案和所述第三种子图案中的每一个的顶表面与所述第一接触插塞至所述第三接触插塞中的每一个的所述第一导电结构的顶表面共面。
14.根据权利要求8所述的器件，其中：
所述第一接触插塞至所述第三接触插塞中的每一个包括第一导电结构以及位于所述第一导电结构上的第二导电结构，
所述第一导电结构和所述第二导电结构在竖直方向上彼此连接，以及
所述第一导电结构的侧表面的斜率不同于所述第二导电结构的侧表面的斜率。
15.根据权利要求8所述的器件，还包括：位于所述第一种子图案至所述第三种子图案的相邻种子图案之间的分离图案。
16.一种三维半导体存储器件，包括：
第一衬底，包括第一区域、在第一方向上从所述第一区域延伸的第二区域以及在所述第一方向上与所述第二区域相邻的第三区域；
外围电路结构，包括位于所述第一衬底上的外围晶体管以及覆盖所述外围晶体管的第一绝缘层；
第二衬底，位于所述外围电路结构上并且从所述第一区域延伸到所述第二区域；
第二绝缘层，位于所述第三区域上的所述外围电路结构上；
堆叠结构，包括交替且重复地堆叠在所述第二衬底上的层间介电层和栅电极，所述堆叠结构包括位于所述第二衬底上的第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构；
模制结构，位于所述第二区域的一部分上并被所述堆叠结构包围；
种子层，覆盖所述第一堆叠结构和所述模制结构，并且在所述第一方向上延伸；
竖直沟道结构，位于所述第一区域上，所述竖直沟道结构贯穿所述堆叠结构并与所述第二衬底接触；
第一接触插塞，位于所述第二区域上，所述第一接触插塞贯穿所述堆叠结构并与所述栅电极中的一个连接；
第二接触插塞，位于所述第二区域的所述一部分上，所述第二接触插塞贯穿所述模制结构并与所述外围电路结构的所述外围晶体管中的一个外围晶体管电连接；
第三接触插塞，位于所述第二区域上以与所述第二衬底接触；以及
第四接触插塞，设置在所述第三区域上以贯穿所述第二绝缘层并与所述外围电路结构的所述外围晶体管中的另一外围晶体管电连接，
其中，所述竖直沟道结构和所述第一接触插塞至所述第四接触插塞具有位于同一水平面处的顶表面，
所述第一接触插塞至所述第四接触插塞中的每一个的上宽度大于所述竖直沟道结构中的每一个的上宽度，以及
所述种子层包括包围所述竖直沟道结构的第一种子图案以及包围所述第一接触插塞至所述第四接触插塞中的每一个的第二种子图案。
17.根据权利要求16所述的器件，其中，所述第一接触插塞、所述第二接触插塞和所述第四接触插塞中的每一个与所述外围电路结构的所述外围晶体管中的单独的一个外围晶体管电连接。
18.根据权利要求16所述的器件，其中，
所述竖直沟道结构中的每一个包括贯穿所述第一堆叠结构的第一竖直沟道结构以及贯穿所述第二堆叠结构的第二竖直沟道结构，
所述第一竖直沟道结构和所述第二竖直沟道结构在竖直方向上彼此连接，以及
所述第一竖直沟道结构的顶表面的一部分与所述第一种子图案的底表面接触。
19.一种电子系统，包括：
三维半导体存储器件；以及
控制器，与所述三维半导体存储器件电连接并被配置为控制所述三维半导体存储器件，
其中，所述三维半导体存储器件包括：
衬底；
堆叠结构，包括交替且重复地堆叠在所述衬底上的层间介电层和栅电极，所述堆叠结构包括位于所述衬底上的第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构；
种子层，位于所述第一堆叠结构和所述第二堆叠结构之间并在水平方向上延伸；
竖直沟道结构，贯穿所述堆叠结构并与所述衬底接触；
接触插塞，其中，所述接触插塞中的每一个贯穿所述堆叠结构并与所述栅电极中的一个接触；以及
输入/输出焊盘，与所述接触插塞中的一个连接；
其中，所述控制器通过所述输入/输出焊盘与所述三维半导体存储器件电连接，以及
所述种子层包括与所述竖直沟道结构中的每一个的侧表面接触的第一种子图案、以及与所述接触插塞中的每一个的侧表面接触且与所述第一种子图案间隔开的第二种子图案。
20.根据权利要求19所述的电子系统，其中，所述三维半导体存储器件还包括：
外围电路结构，包括位于所述衬底上的外围晶体管以及与所述外围晶体管连接的第一接合焊盘；
第二接合焊盘，所述第二接合焊盘中的每一个一体地接合到所述第一接合焊盘中的单独的第一接合焊盘；以及
导线，与所述第二接合焊盘连接，
其中，所述导线与所述竖直沟道结构和所述接触插塞电连接，以及
所述栅电极在所述水平方向上的长度随着距所述衬底的距离的增大而增大。
CN202210423960.3A 2021-07-21 2022-04-15 三维半导体存储器件以及包括该三维半导体存储器件的电子系统 Pending CN115701222A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210095996A KR20230014928A (ko) 2021-07-21 2021-07-21 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR10-2021-0095996 2021-07-21

Publications (1)

Publication Number Publication Date
CN115701222A true CN115701222A (zh) 2023-02-07

Family

ID=84975686

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210423960.3A Pending CN115701222A (zh) 2021-07-21 2022-04-15 三维半导体存储器件以及包括该三维半导体存储器件的电子系统

Country Status (3)

Country Link
US (1) US20230025248A1 (zh)
KR (1) KR20230014928A (zh)
CN (1) CN115701222A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230030605A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dram computation circuit and method

Also Published As

Publication number Publication date
KR20230014928A (ko) 2023-01-31
US20230025248A1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
US20220367511A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
CN115206987A (zh) 三维半导体存储器件以及包括三维半导体存储器件的电子系统
US11887951B2 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230025248A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
CN117135926A (zh) 三维半导体存储器件以及包括三维半导体存储器件的电子系统
CN115589731A (zh) 三维（3d）半导体存储器装置和包括其的电子系统
CN114361174A (zh) 三维半导体存储器装置和包括其的电子系统
US20220375888A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230209826A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230094302A1 (en) Semiconductor device and electronic system including the same
US20230320096A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230134878A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230262980A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230014037A1 (en) Semiconductor device and electronic system including the same
EP4301109A1 (en) Three-dimensional semiconductor memory devices and electronic systems including the same
US20240057333A1 (en) Semiconductor memory device and electronic system including the same
US20240114704A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20240098996A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
CN115483221A (zh) 三维半导体存储器器件以及包括其的电子系统
CN115312527A (zh) 三维半导体器件以及包括三维半导体器件的电子系统
CN115811885A (zh) 制造三维半导体存储器装置的方法
KR20240055258A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
CN115720445A (zh) 三维半导体存储器装置和包括其的电子系统
CN117896985A (zh) 三维半导体存储器装置和包括其的电子系统
CN116264775A (zh) 三维半导体存储器件和包括其的电子系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination