CN115720445A - 三维半导体存储器装置和包括其的电子系统 - Google Patents

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Abstract

公开了一种三维(3D)半导体存储器装置和包括其的电子系统。3D半导体存储器装置可以包括：衬底，其包括第一区域和第二区域；堆叠结构，其包括交替且重复地堆叠在衬底上的层间电介质层和栅电极，并且在第二区域上具有台阶结构；模制结构，其在第一区域上与堆叠结构相邻，并且包括交替且重复地堆叠在衬底上的层间电介质层和牺牲层；第一分离结构，其与堆叠结构交叉，并且沿着第一方向从第一区域朝向第二区域延伸；以及第二分离结构，其与模制结构交叉，并且在第一方向上在第一区域上延伸。第一分离结构的顶表面的水平可以高于第二分离结构的顶表面的水平。

Description

三维半导体存储器装置和包括其的电子系统
相关申请的交叉引用
本申请要求于2021年8月23日在韩国知识产权局提交的韩国专利申请No.10-2021-0110901的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
发明构思涉及一种三维半导体存储器装置和包括该三维半导体存储器装置的电子系统，更具体地，涉及一种包括竖直沟道结构的非易失性三维半导体存储器装置、制造该易失性三维半导体存储器装置的方法、以及包括该易失性三维半导体存储器装置的电子系统。
背景技术
能够存储大量数据的半导体装置可能在存储数据的电子系统中是必须的。半导体装置已经被高度集成以满足客户要求的高性能和低制造成本。典型的二维或平面半导体装置的集成度可能主要由单位存储器单元所占据的面积确定，使得其可能受到用于形成精细图案的技术水平的极大影响。然而，可能需要极其昂贵的处理设备来增加图案精细度，并且可能对增加二维或平面半导体装置的集成度设定实际限制。因此，已经提出了具有三维布置的存储器单元的三维半导体存储器装置。
发明内容
发明构思的一些实施例提供了一种其可靠性和电性质被改善的三维半导体存储器装置和/或制造该三维半导体存储器装置的简化方法。
发明构思的一些实施例提供了一种包括该三维半导体存储器装置的电子系统。
发明构思的特征、目地和效果不限于以上提及的那些，并且从下面的描述中本领域技术人员将更清楚地理解以上未提及的其它特征、目地和效果。
根据发明构思的一些实施例，三维半导体存储器装置可以包括：衬底，其包括第一区域和第二区域；堆叠结构，其包括交替且重复地堆叠在衬底上的多个层间电介质层和多个栅电极，堆叠结构在第二区域上具有台阶结构；模制结构，其在第一区域上与堆叠结构相邻，模制结构包括交替且重复地堆叠在衬底上的多个层间电介质层和多个牺牲层；第一分离结构，其与堆叠结构交叉，并且沿着第一方向从第一区域朝向第二区域延伸；以及第二分离结构，其与模制结构交叉，并且在第一区域上在第一方向上延伸。第一分离结构的顶表面的水平可以高于第二分离结构的顶表面的水平。
根据发明构思的一些实施例，三维半导体存储器装置可以包括：第一衬底，其包括第一区域和第二区域；外围电路结构，其包括位于第一衬底上的多个外围电路晶体管；第二衬底，其位于外围电路结构上；堆叠结构，其包括交替且重复地堆叠在第二衬底上的多个层间电介质层和多个栅电极，堆叠结构在第二区域上具有台阶结构；多个第一竖直沟道结构，其穿透堆叠结构，多个第一竖直沟道结构接触第二衬底和多个栅电极；第一模制结构，其在第一区域上与堆叠结构相邻，第一模制结构包括交替且重复地堆叠在第二衬底上的多个层间电介质层和多个牺牲层；多个第二竖直沟道结构，其穿透第一模制结构；多个第二竖直沟道结构，其接触第二衬底和多个牺牲层；第一分离结构，其与堆叠结构交叉，并且沿着第一方向从第一区域朝向第二区域延伸；第二分离结构，其与第一模制结构交叉，并且在第一区域上在第一方向上延伸；第一接触插塞，其穿透堆叠结构的台阶结构，并且与多个栅电极之一电连接；第二接触插塞，其穿透第一模制结构，并且与外围电路结构的多个外围电路晶体管之一电连接；多条位线，其电连接到多个第一竖直沟道结构；以及多条导线，其电连接到第一接触插塞和第二接触插塞。第一分离结构的顶表面的水平可以高于第二分离结构的顶表面的水平。
根据发明构思的一些实施例，电子系统可以包括三维半导体存储器装置和控制器。控制器可以电连接到三维半导体存储器装置，并且被配置为控制三维半导体存储器装置。三维半导体存储器装置可以包括：衬底，其包括第一区域和第二区域；堆叠结构，其包括交替且重复地堆叠在衬底上的多个层间电介质层和多个栅电极，堆叠结构在第二区域上具有台阶结构；模制结构，其在第一区域上与堆叠结构相邻，模制结构包括交替且重复地堆叠在衬底上的多个层间电介质层和多个牺牲层；第一分离结构，其与堆叠结构交叉，并且沿着第一方向从第一区域朝向第二区域延伸；第二分离结构，其与模制结构交叉，并且在第一区域上在第一方向上延伸；多个接触插塞，其穿透模制结构；以及输入/输出焊盘，其连接到多个接触插塞之一。控制器可以通过输入/输出焊盘电连接到三维半导体存储器装置。第一分离结构在竖直方向上的高度可以大于第二分离结构在竖直方向上的高度。
附图说明
图1A和图1B示出呈现根据发明构思的一些实施例的三维半导体存储器装置的简化平面图。
图2示出呈现根据发明构思的一些实施例的包括三维半导体存储器装置的电子系统的简化透视图。
图3和图4示出呈现根据发明构思的一些实施例的包括三维半导体存储器装置的半导体封装件的分别沿着图2的线I-I’和线II-II’截取的截面图。
图5示出呈现根据发明构思的一些实施例的三维半导体存储器装置的平面图。
图6A和图6B示出图5中描绘的部分A的放大平面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。
图7和图8示出呈现根据发明构思的一些实施例的三维半导体存储器装置分别沿着图6A或图6B的线I-I’和线II-II’截取的截面图。
图9A和图9B示出图7中描绘的部分B的放大截面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。
图10A和图10B示出图7中描绘的部分C的放大截面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。
图11示出呈现根据发明构思的一些实施例的三维半导体存储器装置的平面图。
图12、图13、图14和图15示出呈现根据发明构思的一些实施例的制造三维半导体存储器装置的方法的沿着图6A或图6B的线I-I’
截取的截面图。
具体实施方式
诸如“……中的至少一个(种)”的表述在一列元件之后时，修饰整列元件，而不是修饰该列的个别元件。例如，“A、B和C中的至少一个(种)”和相似语言(例如，“从由A、B和C组成的组中选择的至少一个(种)”)可以被解释为仅A、仅B、仅C或者A、B和C中的两个或更多个的任意组合(诸如以ABC、AB、BC和AC为例)。
下面现在将结合附图详细地描述根据发明构思的一些实施例的三维半导体存储器装置、制造该三维半导体存储器装置的方法和包括该三维半导体存储器装置的电子系统。
图1A示出呈现根据发明构思的一些实施例的三维半导体存储器装置的简化平面图。
参照图1A，根据发明构思的一些实施例的电子系统1000可以包括三维半导体存储器装置1100和电连接到三维半导体存储器装置1100的控制器1200。电子系统1000可以是包括单个或多个三维半导体存储器装置1100的存储装置，或者可以是包括存储装置的电子设备。例如，电子系统1000可以是各自包括单个或多个三维半导体存储器装置1100的固态驱动(SSD)装置、通用串行总线(USB)、计算系统、医疗设备或通信设备。
三维半导体存储器装置1100可以是以下将讨论的诸如三维NAND闪速存储器装置的非易失性存储器装置。三维半导体存储器装置1100可以包括第一区域1100F和第一区域1100F上的第二区域1100S。例如，第一区域1100F可以设置在第二区域1100S的一侧上。第一区域1100F可以是外围电路区域，外围电路区域包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二区域1100S可以是存储器单元区域，存储器单元区域包括位线BL、共源极线CSL、字线WL、第一线LL1和LL2、第二线UL1和UL2、以及位线BL与共源极线CSL之间的存储器单元串CSTR。
在第二区域1100S上，存储器单元串CSTR中的每一个可以包括与共源极线CSL相邻的第一晶体管LT1和LT2、与位线BL相邻的第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的存储器单元晶体管MCT。第一晶体管LT1和LT2的数量和第二晶体管UT1和UT2的数量可以根据实施例进行不同地改变。
例如，第一晶体管LT1和LT2可以包括接地选择晶体管，第二晶体管UT1和UT2可以包括串选择晶体管。第一线LL1和LL2可以分别是第一晶体管LT1和LT2的栅电极。字线WL可以是存储器单元晶体管MCT的栅电极。第二线UL1和UL2可以分别是第二晶体管UT1和UT2的栅电极。
例如，第一晶体管LT1和LT2可以包括串联连接的第一擦除控制晶体管LT1和接地选择晶体管LT2。第二晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和第二擦除控制晶体管UT2。可以采用第一擦除控制晶体管LT1和第二擦除控制晶体管UT2中的一个或两个执行擦除操作，在擦除操作中，栅致漏极泄漏(GIDL)现象用于擦除存储在存储器单元晶体管MCT中的数据。
共源极线CSL、第一线LL1和LL2、字线WL、以及第二线UL1和UL2可以通过从第一区域1100F朝向第二区域1100S延伸的第一连接线1115电连接到解码器电路1110。位线BL可以通过从第一区域1100F朝向第二区域1100S延伸的第二连接线1125电连接到页缓冲器1120。
在第一区域1100F上，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT之中的至少一个选择存储器单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器1120。三维半导体存储器装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一区域1100F朝向第二区域1100S延伸的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口(I/F)1230。例如，电子系统1000可以包括多个三维半导体存储器装置1100，并且在此情况下，控制器1200可以控制多个三维半导体存储器装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于特定固件操作，并且可以控制NAND控制器1220访问三维半导体存储器装置1100。NAND控制器1220可以包括处理与三维半导体存储器装置1100的通信的NAND接口1221。NAND接口1221可以用于通过其传送意图控制三维半导体存储器装置1100的控制命令、意图写入三维半导体存储器装置1100的存储器单元晶体管MCT上的数据、和/或意图从三维半导体存储器装置1100的存储器单元晶体管MCT读取的数据。主机接口1230可以向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，可以响应于控制命令由处理器1210控制三维半导体存储器装置1100。
图1B示出呈现根据本发明构思的一些实施例的三维半导体存储器装置的简化平面图。为了便于以下的描述，将进行省略以避免与参照图1A讨论的相同部件基本相同的重复解释，并且将详细地描述不同之处。
参照图1B，在第二区域1100S上，与第一区域1100F相邻的共源极线CSL和位线BL可以其间设置有存储器单元串CSTR和连接到存储器单元串CSTR的字线WL，存储器单元串CSTR包括第一晶体管LT1和LT2、第二晶体管UT1和UT2、以及设置在第一晶体管LT1和LT2与第二晶体管UT1和UT2之间的存储器单元晶体管MCT。共源极线CSL可以设置在第二区域1100S的上部分中，位线BL可以设置在第二区域1100S的下部分中。
图2示出呈现根据发明构思的一些实施例的包括三维半导体存储器装置的电子系统的简化透视图。
参照图2，根据发明构思的一些实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、至少一个半导体封装件2003、和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以通过设置在主板2001中的布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，连接器2006包括被设置为具有与外部主机的连接的多个引脚。连接器2006上的多个引脚的数量和布置可以基于电子系统2000与外部主机之间的通信接口而改变。电子系统2000可以通过一个或多个接口(例如，通用串行总线(USB)、外围部件互连高速(PIC-Express)、串行高级技术附件(SATA)和用于通用闪速存储(UFS)的M-PHY)与外部主机通信。例如，电子系统2000可以利用通过连接器2006从外部主机供应的电力操作。电子系统2000可以还包括将从外部主机供应的电力分布到控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003，可以从半导体封装件2003读取数据，或者可以提高电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，其减小外部主机与半导体封装件2003之间的速度差并且用作数据存储空间。包括在电子系统2000中的DRAM 2004可以作为一种高速缓冲存储器操作，并且可以在半导体封装件2003的控制操作中提供用于临时数据存储的空间。当DRAM 2004包括在电子系统2000中时，控制器2002可以不仅包括用于控制半导体封装件2003的NAND控制器，而且包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装件衬底2100的连接结构2400、以及位于封装件衬底2100上并且覆盖半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可以是包括封装件上焊盘2130的集成电路板。半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210中的每一个可以对应于图1A的输入/输出焊盘1101。半导体芯片2200中的每一个可以包括栅极堆叠结构3210和竖直沟道结构3220。半导体芯片2200中的每一个可以包括以下将讨论的三维半导体存储器装置。
例如，连接结构2400可以是将输入/输出焊盘2210电连接到封装件上焊盘2130的键合线。在第一半导体封装件2003a和第二半导体封装件2003b中的每一个上，半导体芯片2200可以以引线键合方式彼此电连接，并且可以电连接到封装件衬底2100的封装件上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个上，半导体芯片2200可以使用硅通孔(TSV)而不是连接结构2400或键合线彼此电连接。
例如，控制器2002和半导体芯片2200可以包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在除主板2001之外的单独的插入衬底上，并且可以通过设置在插入衬底中的布线彼此连接。
图3和图4示出呈现根据发明构思的一些实施例的包括三维半导体存储器装置的半导体封装件的分别沿着图2的线I-I’和线II-II’截取的截面图。
参照图3和图4，半导体封装件2003可以包括封装件衬底2100、封装件衬底2100上的多个半导体芯片2200、以及覆盖封装件衬底2100和多个半导体芯片2200的模制层2500。
封装件衬底2100可以包括封装件衬底主体2120、设置在封装件衬底主体2120的顶表面上的封装件上焊盘2130、设置在封装件衬底主体2120的底表面或在封装件衬底主体2120的底表面上暴露的封装件下焊盘2125、以及在封装件衬底主体2120中通过其将封装件上焊盘2130和封装件下焊盘2125彼此连接的内线2135。封装件上焊盘2130可以电连接到连接结构2400。封装件下焊盘2125可以在图2中描绘的电子系统2000的主板2001中通过导电连接器2800连接到布线图案2005。
半导体芯片2200中的每一个可以包括半导体衬底3010，并且还可以包括顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括包含外围线3110的外围电路区域。第二结构3200可以包括共源极线3205、共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的竖直沟道结构3220和分离结构3230、电连接到竖直沟道结构3220的位线3240、电连接到栅极堆叠结构3210的字线(参见图1A的WL)的导线3250和栅极连接线3235。栅极连接线3235中的每一条可以电连接到字线WL之一。栅极连接线3235中的至少一条可以电连接到共源极线3205。
半导体芯片2200中的每一个可以包括与第一结构3100的外围线3110电连接并且延伸到第二结构3200中的一条或多条穿通线3245。穿通线3245可以穿透栅极堆叠结构3210，并且可以设置在栅极堆叠结构3210外部。半导体芯片2200中的每一个还可以包括输入/输出连接线3265，输入/输出连接线3265具有与第一结构3100的外围线3110的电连接，并且延伸到第二结构3200中，半导体芯片2200中的每一个还可以包括电连接到输入/输出连接线3265的输入/输出焊盘2210。
图5示出呈现根据发明构思的一些实施例的三维半导体存储器装置的平面图。图6A和图6B示出图5中描绘的部分A的放大平面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。图7和图8示出呈现根据发明构思的一些实施例的三维半导体存储器装置的分别沿着图6A或图6B的线I-I’和线II-II’截取的截面图。
参照图5、图6A、图6B、图7和图8，可以提供包括第一区域R1、第二区域R2和第三区域R3的第一衬底10。第一衬底10可以在第一方向D1和与第一方向D1交叉的第二方向D2上延伸，第一方向D1从第一区域R1指向第三区域R3。第一衬底10可以具有与第三方向D3垂直的顶表面，第三方向D3与第一方向D1和第二方向D2交叉。例如，第一方向D1、第二方向D2和第三方向D3可以彼此正交。
第二区域R2可以在第一方向D1上从第一区域R1延伸。第三区域R3可以在第一方向D1上从第二区域R2延伸。第一区域R1可以是设置竖直沟道结构3220、分离结构3230和电连接到竖直沟道结构3220的位线3240的区域，所有这些结构3220、3230和3240参照图3和图4进行了讨论。第二区域R2可以是设置有以下将讨论的包括焊盘部分ELp的台阶结构的区域。第三区域R3可以是设置有参照图3和图4讨论的输入/输出连接线3265或穿通线3245的区域。
第一衬底10可以是例如硅衬底、硅锗衬底、锗衬底或单晶硅衬底上生长的单晶外延层。器件隔离层11可以设置在第一衬底10中。器件隔离层11可以限定第一衬底10的有源部分。器件隔离层11可以包括例如氧化硅。
外围电路结构PS可以设置在第一衬底10上。外围电路结构PS可以包括第一衬底10的有源部分上的外围电路晶体管PTR、外围电路接触插塞31、通过外围电路接触插塞31电连接到外围电路晶体管PTR的外围电路线33、以及围绕外围电路晶体管PTR、外围电路接触插塞31和外围电路线33的第一电介质层30。外围电路结构PS可以对应于图1A的第一区域1100F，外围电路线33可以对应于图3和图4的外围线3110。
外围电路可以由外围电路晶体管PTR、外围电路接触插塞31和外围电路线33构成。例如，外围电路晶体管PTR可以构成图1A中讨论的解码器电路1110、页缓冲器1120和逻辑电路1130。更详细地，外围电路晶体管PTR中的每一个可以包括外围栅极电介质层21、外围栅电极23、外围封盖图案25、外围栅极间隔件27和外围源极/漏极部分29。
外围栅极电介质层21可以设置在外围栅电极23与第一衬底10之间。外围封盖图案25可以设置在外围栅电极23上。外围栅极间隔件27可以覆盖外围栅极电介质层21的侧壁、外围栅电极23的侧壁和外围封盖图案25的侧壁。外围源极/漏极部分29可以设置在与外围栅电极23的相对侧相邻的第一衬底10中。
外围电路线33可以通过外围电路接触插塞31电连接到外围电路晶体管PTR。外围电路晶体管PTR中的每一个可以是例如NMOS晶体管、PMOS晶体管或全环绕栅极型晶体管。例如，外围电路接触插塞31的宽度可以随着与第一衬底10的距离减小而增大。外围电路接触插塞31和外围电路线33可以包括诸如金属的导电材料。
第一电介质层30可以设置在第一衬底10的顶表面上。在第一衬底10上，第一电介质层30可以覆盖外围电路晶体管PTR、外围电路接触插塞31和外围电路线33。第一电介质层30可以包括构成多层结构的多个电介质层。例如，第一电介质层30可以包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种。
外围电路结构PS可以在其上设置有单元阵列结构CS，单元阵列结构CS包括第二衬底100、堆叠结构ST、第一模制结构MS1和第二模制结构MS2、第一分离结构SS1和第二分离结构SS2、第一竖直沟道结构至第三竖直沟道结构VS1、VS2和VS3、以及第一接触插塞CP1和第二接触插塞CP2。下面将详细地描述单元阵列结构CS的结构。
第二衬底100可以在第一区域R1和第二区域R2上设置在第一电介质层30上。第二衬底100可以在第一方向D1和第二方向D2上延伸。第二衬底100可以不设置在第三区域R3上。第二衬底100可以是包括半导体材料的半导体衬底。第二衬底100可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或它们的混合物。
第二衬底100可以在其中设置有下电介质图案110，下电介质图案110限定设置有以下将讨论的第二接触插塞CP2的区域。当在平面中观看时，下电介质图案110可以围绕第二衬底100。
堆叠结构ST可以设置在第二衬底100上。堆叠结构ST可以在第一方向D1上从第一区域R1朝向第二区域R2延伸。堆叠结构ST可以对应于图3和图4的栅极堆叠结构3210。
堆叠结构ST可以设置为多个，多个堆叠结构ST可以沿着第二方向D2布置。当在平面中观看时，第一分离结构SS1可以设置在第一沟槽TR1中，第一沟槽TR1在多个堆叠结构ST之间在第一方向D1上延伸。第一分离结构SS1可以从第一区域R1朝向第二区域R2延伸。多个堆叠结构ST可以隔着(across)第一分离结构SS1之一在第二方向D2上彼此间隔开。
第一分离结构SS1可以包括从第一区域R1朝向第二区域R2延伸的第一分离层SS1a，并且还可以包括设置在第二区域R2上的第二分离层SS1b。第一分离层SS1a中的每一个在第一方向D1上的长度可以大于第二分离层SS1b中的每一个在第一方向D1上的长度。第一分离层SS1a可以在第二方向D2上与第二分离层SS1b间隔开。例如，第二分离层SS1b之一可以在第一方向D1上与第二分离结构SS2相邻。
为了便于以下的描述，下面将讨论单个堆叠结构ST和单个第一分离结构SS1，但是该讨论也将应用到其它堆叠结构ST和其它第一分离结构SS1。
堆叠结构ST可以包括交替且重复地堆叠的层间电介质层ILDa和ILDb以及栅电极Ela和ELb。栅电极Ela和ELb可以对应于图1A的字线WL、第一线LL1和LL2、以及第二线UL1和UL2。
例如，堆叠结构ST可以包括第二衬底100上的下堆叠结构STa和下堆叠结构STa上的上堆叠结构STb。下堆叠结构STa可以包括交替且重复地堆叠的第一层间电介质层ILDa和第一栅电极Ela，上堆叠结构STb可以包括交替且重复地堆叠的第二层间电介质层ILDb和第二栅电极ELb。
第一栅电极ELa和第二栅电极ELb在第一方向D1上的长度可以随着与第二衬底100的距离(或在第三方向D3上的距离)增大而减小。例如，第一栅电极ELa和第二栅电极ELb中的每一个在第一方向D1上的长度可以大于下一个覆盖的栅电极在第一方向D1上的长度。下堆叠结构STa中的第一栅电极ELa中的最下面的一个可以具有在第一方向D1上的最大长度，上堆叠结构STb中的第二栅电极ELb中的最上面的一个可以具有在第一方向D1上的最小长度。
参照图6A和图8，第一栅电极ELa和第二栅电极ELb可以在第二区域R2上具有其焊盘部分ELp。第一栅电极ELa和第二栅电极ELb的焊盘部分ELp可以水平地和竖直地设置在不同的位置处。焊盘部分ELp可以沿着第一方向D1构成台阶结构。
台阶结构可以被布置为使得下堆叠结构STa和上堆叠结构STb中的每一个的厚度可以随着与以下将讨论的第一竖直沟道结构VS1中的最外面的一个的距离增大而减小，并且使得第一栅电极ELa和第二栅电极ELb的侧壁可以在平面中观看时以规则的间隔沿着第一方向D1彼此间隔开。
第一栅电极ELa和第二栅电极ELb可以包括例如从掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钨或钽)选择的至少一种。
第一层间电介质层ILDa和第二层间电介质层ILDb可以设置在第一栅电极Ela与第二栅电极ELb之间。例如，与第一栅电极ELa和第二栅电极ELb一样，第一层间电介质层ILDa和第二层间电介质层ILDb在第一方向D1上的长度可以随着与第二衬底100的距离增大而减小。
第二层间电介质层ILDb中的最下面的一个可以与第一层间电介质层ILDa中的最上面的一个接触。例如，第一层间电介质层ILDa和第二层间电介质层ILDb中的每一个的厚度可以小于第一栅电极ELa和第二栅电极ELb中的每一个的厚度。在该描述中，术语“厚度”可以指示在第三方向D3上的厚度。例如，第一层间电介质层ILDa中的最下面的一个的厚度可以小于其它层间电介质层ILDa和ILDb中的每一个的厚度。例如，第二层间电介质层ILDb中的最上面的一个的厚度可以大于其它层间电介质层ILDa和ILDb中的每一个的厚度。然而，这仅是示例，并且第一层间电介质层ILDa和第二层间电介质层ILDb的厚度可以基于半导体装置的性质而改变。
第一层间电介质层ILDa和第二层间电介质层ILDb可以包括例如氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种。例如，第一层间电介质层ILDa和第二层间电介质层ILDb可以包括高密度等离子体(HDP)氧化物或原硅酸四乙酯(TEOS)。
第二衬底100可以在其部分区域上设置有第一模制结构MS1和第二模制结构MS2。第一模制结构MS1可以设置在第一区域R1上，第二模制结构MS2可以设置在第二区域R2上。第一模制结构MS1和第二模制结构MS2中的每一个可以设置为多个。为了便于以下的描述，下面将讨论单个第一模制结构MS1和单个第二模制结构MS2，但是该描述也将应用到其它第一模制结构MS1和其它第二模制结构MS2。
第一模制结构MS1可以与第二分离结构SS2相邻。第二分离结构SS2可以设置在第二沟槽TR2中，第二沟槽TR2横穿第一模制结构MS1，并且在第一区域R1中延伸。例如，第二沟槽TR2可以在第一方向D1上与第一沟槽TR1平行地延伸。第二模制结构MS2可以被第三分离结构SS3围绕。
第一模制结构MS1和第二模制结构MS2中的每一个可以包括交替且重复地堆叠的层间电介质层ILDa和ILDb以及牺牲层SLa和SLb。第一模制结构MS1和第二模制结构MS2中的每一个可以包括例如第二衬底100上的下模制结构MSa和下模制结构MSa上的上模制结构MSb。下模制结构MSa可以包括交替且重复地堆叠的第一层间电介质层ILDa和第一牺牲层SLa，上模制结构MSb可以包括交替且重复地堆叠的第二层间电介质层ILDb和第二牺牲层SLb。下模制结构MSa可以定位在与下堆叠结构STa的水平相同的水平处，上模制结构MSb可以定位在与上堆叠结构STb的水平相同的水平处。
下模制结构MSa和上模制结构MSb的第一层间电介质层ILDa和第二层间电介质层ILDb可以定位在与下堆叠结构STa和上堆叠结构STb的第一层间电介质层ILDa和第二层间电介质层ILDb的水平相同的水平处，并且可以包括与下堆叠结构STa和上堆叠结构STb的第一层间电介质层ILDa和第二层间电介质层ILDb的材料相同的材料。下模制结构MSa和上模制结构MSb的第一层间电介质层ILDa和第二层间电介质层ILDb可以与下堆叠结构STa和上堆叠结构STb的第一层间电介质层ILDa和第二层间电介质层ILDb一体地且对应地连接。下模制结构MSa和上模制结构MSb的第一牺牲层SLa和第二牺牲层SLb可以定位在与下堆叠结构STa和上堆叠结构STb的第一栅电极ELa和第二栅电极ELb的水平相同的水平处。下模制结构MSa和上模制结构MSb的第一牺牲层SLa和第二牺牲层SLb可以包括与下模制结构MSa和上模制结构MSb的第一层间电介质层ILDa和第二层间电介质层ILDb的电介质材料不同的电介质材料。下模制结构MSa和上模制结构MSb的第一牺牲层SLa和第二牺牲层SLb可以包括例如氮化硅或氮氧化硅。
源极结构SC可以设置在第二衬底100与堆叠结构ST之间。第二衬底100和源极结构SC可以对应于图1A的共源极线CSL或图4的共源极线3205。
源极结构SC可以在第一方向D1和第二方向D2上与第一栅电极ELa和第二栅电极ELb平行地延伸。源极结构SC可以包括顺序地堆叠的第一源极导电图案SCP1和第二源极导电图案SCP2。第二源极导电图案SCP2可以设置在第一源极导电图案SCP1与最下面的第一层间电介质层ILDa之间。第一源极导电图案SCP1的厚度可以大于第二源极导电图案SCP2的厚度。第一源极导电图案SCP1和第二源极导电图案SCP2中的每一个可以包括掺杂杂质的半导体材料。例如，第一源极导电图案SCP1的杂质浓度可以大于第二源极导电图案SCP2的杂质浓度。
下牺牲层101和下半导体层103可以设置在第二衬底100与第一模制结构MS1之间以及第二衬底100与第二模制结构MS2之间。下牺牲层101可以包括与第一层间电介质层ILDa和第二层间电介质层ILDb的电介质材料不同的电介质材料。下牺牲层101可以包括例如与第一牺牲层SLa和第二牺牲层SLb的电介质材料相同的电介质材料。下半导体层103可以包括例如与第二衬底100的半导体材料相同的半导体材料。下牺牲层101可以定位在与源极结构SC的第一源极导电图案SCP1的水平相同的水平处。下半导体层103可以定位在与源极结构SC的第二源极导电图案SCP2的水平相同的水平处，可以包括与源极结构SC的第二源极导电图案SCP2的材料相同的材料，并且可以与源极结构SC的第二源极导电图案SCP2一体地连接。
下电介质图案110可以从第二衬底100的侧壁延伸到下牺牲层101的侧壁和下半导体层103的侧壁上。下电介质图案110的顶表面可以与下半导体层103的顶表面基本共面，下电介质图案110的下表面可以与第二衬底100的下表面基本相同。
在第一区域R1上，多个第一竖直沟道结构VS1可以被设置为穿透堆叠结构ST和源极结构SC，并且接触第二衬底100。第一竖直沟道结构VS1可以穿透第二衬底100的至少一部分，第一竖直沟道结构VS1中的每一个的底表面可以定位在比第二衬底100的顶表面的水平和源极结构SC的底表面的水平低的水平处。
当在平面中观看时，第一竖直沟道结构VS1可以沿着第一方向D1或第二方向D2以之字形方式布置。第一竖直沟道结构VS1可以不设置在第二区域R2和第三区域R3上。第一竖直沟道结构VS1可以对应于图2至图4的竖直沟道结构3220。第一竖直沟道结构VS1可以对应于图1A的第一晶体管LT1和LT2的沟道、图1A的存储器单元晶体管MCT的沟道、和图1A的第二晶体管UT1和UT2的沟道。
第一竖直沟道结构VS1可以设置在穿透堆叠结构ST的竖直沟道孔CH中。第一竖直沟道结构VS1可以包括对应地设置在穿透下堆叠结构STa的下竖直沟道孔CHa中的下竖直沟道结构VSa，并且还可以包括对应地设置在穿透上堆叠结构STb的上竖直沟道孔CHb中的上竖直沟道结构VSb。下竖直沟道结构VSa可以在第三方向D3上连接到上竖直沟道结构VSb。
例如，竖直沟道结构VSa和VSb中的每一个可以具有在第三方向D3上增大的宽度。下竖直沟道结构VSa在最上面的部分处的宽度可以大于上竖直沟道结构VSb在最下面的部分处的宽度。例如，第一竖直沟道结构VS1中的每一个的侧壁可以在下竖直沟道结构VSa与上竖直沟道结构VSb之间的界面处具有台阶差。然而，这仅是示例，并且发明构思不限于此。例如，第一竖直沟道结构VS1中的每一个的侧壁可以在不同的水平处具有三个或更多个台阶差，或者是平坦的而不具有台阶差。
第一竖直沟道结构VS1中的每一个可以包括与堆叠结构ST相邻(或覆盖竖直沟道孔CH的内侧壁)的数据存储图案DSP、共形地覆盖数据存储图案DSP的内侧壁的竖直半导体图案VSP、填充被竖直半导体图案VSP围绕的内部空间的埋置电介质图案VI、以及设置在被埋置电介质图案VI和数据存储图案DSP围绕的空间中的导电焊盘PAD。第一竖直沟道结构VS1中的每一个的顶表面可以具有例如圆形、椭圆形或条形。
竖直半导体图案VSP可以设置在数据存储图案DSP与埋置电介质图案VI之间。竖直半导体图案VSP可以具有其底端封闭的通心粉形或管形。竖直半导体图案VSP可以与源极结构SC的一部分接触。竖直半导体图案VSP可以包括例如多晶硅。
数据存储图案DSP可以具有其底端敞开的通心粉形或管形。数据存储图案DSP可以包括顺序地堆叠的多个电介质层。埋置电介质图案VI可以包括例如氧化硅。导电焊盘PAD可以包括例如掺杂杂质的半导体材料或导电材料。
在第一区域R1上，多个第二竖直沟道结构VS2可以被设置为穿透第一模制结构MS1、下半导体层103和下牺牲层101，并且接触第二衬底100。第二竖直沟道结构VS2可以与第二分离结构SS2相邻，并且可以与堆叠结构ST的第一栅电极ELa和第二栅电极ELb间隔开。第二竖直沟道结构VS2可以与第一竖直沟道结构VS1同时形成，并且可以具有与第一竖直沟道结构VS1的结构基本相同的结构。相反，第二竖直沟道结构VS2的数据存储图案DSP可以具有其端部封闭的通心粉形或管形，第二竖直沟道结构VS2的竖直半导体图案VSP可以被数据存储图案DSP完全围绕。当在平面中观看时，第二竖直沟道结构VS2可以沿着第一方向D1或第二方向D2以之字形方式布置。
在第二区域R2上，多个第三竖直沟道结构VS3可以被设置为穿透源极结构SC、堆叠结构ST和以下将讨论的第二电介质层130。例如，第三竖直沟道结构VS3可以穿透第一栅电极ELa和第二栅电极ELb的焊盘部分ELp。第三竖直沟道结构VS3可以设置在以下将讨论的第一接触插塞CP1周围。第三竖直沟道结构VS3可以不设置在第一区域R1上。第三竖直沟道结构VS3可以与第一竖直沟道结构VS1和第二竖直沟道结构VS2同时形成，并且可以具有与第一竖直沟道结构VS1和第二竖直沟道结构VS2的结构基本相同的结构。可替换地，可以根据实施例不设置第三竖直沟道结构VS3。
在第二区域R2和第三区域R3上，第二电介质层130可以被设置为覆盖堆叠结构ST的台阶结构。第二电介质层130可以具有基本平坦的顶表面。第二电介质层130的顶表面可以与堆叠结构的最上面的表面(或最上面的第二层间电介质层ILDb的顶表面)基本共面。
第三电介质层150、第四电介质层170和第五电介质层190可以顺序地堆叠在堆叠结构ST、第一模制结构MS1和第二模制结构MS2、以及第二电介质层130上。第二电介质层130、第三电介质层150、第四电介质层170和第五电介质层190中的每一个可以包括电介质材料(例如，氧化硅、氮化硅、氮氧化硅和低k电介质材料中的一种或多种)。
参照图6B，第四电介质层170可以包括桥BR。桥BR可以隔着第一分离结构SS1的设置在开口OP中的部分在第一方向D1上彼此间隔开。桥BR可以在第一分离结构SS1上在第二方向D2上延伸。包括桥BR的第四电介质层170可以在以下将讨论的制造三维半导体存储器装置期间限制、最小化或防止第一模制结构MS1的塌陷。
参照图7，第一分离结构SS1可以穿透第三电介质层150和第四电介质层170、堆叠结构ST、以及源极结构SC。第一分离结构SS1还可以在第二区域R2上穿透第二电介质层130。第一分离结构SS1可以在第二方向D2上与第一竖直沟道结构VS1间隔开。
第一分离结构SS1可以包括设置在第一沟槽TR1中的第一部分P1和设置在第一部分P1上以及开口OP中的第二部分P2。第一分离结构SS1的第一部分P1可以与源极结构SC的侧壁和堆叠结构ST的侧壁接触。第一分离结构SS1的第一部分P1可以具有与第三电介质层150的顶表面基本共面的顶表面。第一分离结构SS1的第一部分P1在第二方向D2上的宽度可以小于第一分离结构SS1的第二部分P2在第二方向D2上的宽度。第一分离结构SS1的第一部分P1的顶表面可以定位在与第二分离结构SS2的顶表面SS2t的水平基本相同的水平处。第一分离结构SS1的顶表面SS1t可以与第四电介质层170的顶表面基本共面。
第二分离结构SS2可以穿透第三电介质层150、第一模制结构MS1、下半导体层103和下牺牲层101。第二分离结构SS2可以设置在第二沟槽TR2中。例如，第二分离结构SS2可以设置在第一区域R1上。第二分离结构SS2可以在第二方向D2上与第二竖直沟道结构VS2间隔开。
第二分离结构SS2的顶表面SS2t可以与第三电介质层150的顶表面基本共面。第二分离结构SS2的顶表面SS2t可以定位在比第一分离结构SS1的顶表面SS1t的水平低的水平处。第二分离结构SS2的顶表面SS2t可以定位在比第一竖直沟道结构VS1、第二竖直沟道结构VS2和第三竖直沟道结构VS3中的每一个的顶表面VSt的水平高的水平处。
在第二区域R2上，第一接触插塞CP1可以被设置为穿透第二电介质层130、第三电介质层150和第四电介质层170。第一接触插塞CP1中的每一个还可以穿透堆叠结构ST的层间电介质层ILDa和ILDb之一，并且可以与栅电极Ela和ELb之一接触和电连接。第一接触插塞CP1可以设置在焊盘部分ELp上。第一接触插塞CP1可以与第三竖直沟道结构VS3间隔开。第一接触插塞CP1中的每一个在第三方向D3上的高度可以随着与第一竖直沟道结构VS1中的最外面的一个的距离增大而增大。第一接触插塞CP1可以对应于图4的栅极连接线3235。
在第一区域R1上，第二接触插塞CP2可以被设置为穿透第三电介质层150和第四电介质层170、第一模制结构MS1、以及下电介质图案110。第二接触插塞CP2中的每一个还可以穿透第一电介质层30的至少一部分，并且可以电连接到外围电路结构PS中的外围电路晶体管PTR之一。第二接触插塞CP2可以与第二竖直沟道结构VS2间隔开。第二接触插塞CP2中的每一个在第三方向D3上的高度可以大于第一接触插塞CP1中的每一个在第三方向D3上的高度，并且大于第一竖直沟道结构VS1、第二竖直沟道结构VS2和第三竖直沟道结构VS3中的每一个在第三方向D3上的高度。第二接触插塞CP2可以对应于参照图3和图4讨论的穿通线3245或输入/输出连接线3265。
第一分离结构SS1和第二分离结构SS2以及第一接触插塞CP1和第二接触插塞CP2可以各自具有在第三方向D3上增大的宽度。第一接触插塞CP1和第二接触插塞CP2可以包括诸如金属的导电材料。
第五电介质层190可以在其上设置有电连接到第一竖直沟道结构VS1的位线BL、电连接到第一接触插塞CP1的第一导线CL1、以及电连接到第二接触插塞CP2的第二导线CL2。位线BL以及第一导线CL1和第二导线CL2可以包括诸如金属的导电材料。位线BL可以对应于图1A的位线BL或者图3和图4的位线3240。第一导线CL1和第二导线CL2可以对应于图4的导线3250。第二导线CL2之一可以电连接到与图1的输入/输出焊盘1101或者图2和图3的输入/输出焊盘2210对应的部件。
第五电介质层190可以在其上设置有覆盖第一导线CL1和第二导线CL2的附加电介质层、以及附加电介质层中的附加布线。
图9A示出图7中描绘的部分B的放大截面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。
参照图7、图8和图9A，可以示出第二分离结构SS2以及包括数据存储图案DSP、竖直半导体图案VSP和埋置电介质图案VI的第二竖直沟道结构VS2之一。为了便于描述，下面将讨论单个第二竖直沟道结构VS2。
第二分离结构SS2可以包括共形地覆盖第二沟槽TR2的底表面和侧壁的间隔件部分SP，并且还可以包括填充第二沟槽TR2的内部空间的填料部分FL，该内部空间被间隔件部分SP围绕。填料部分FL可以隔着间隔件部分SP与下牺牲层101的侧壁和下半导体层103的侧壁间隔开。填料部分FL可以隔着间隔件部分SP在第三方向D3上与第二衬底100间隔开。间隔件部分SP的底表面可以被称为第二分离结构SS2的底表面SS2b，并且可以定位在比第二衬底100的顶表面的水平低的水平处。第二分离结构SS2的底表面SS2b可以定位在比第二竖直沟道结构VS2的底表面的水平高的水平处，但是这仅是示例，并且发明构思不限于此。
间隔件部分SP和填料部分FL可以包括彼此不同的材料。间隔件部分SP可以包括例如从氧化硅、氮化硅和氮氧化硅选择的至少一种。填料部分FL可以包括诸如多晶硅的半导体材料或诸如钨的金属材料。填料部分FL可以包括例如位于其中的空隙V。
数据存储图案DSP可以包括顺序地堆叠的阻挡电介质层BLK、电荷存储层CIL和隧穿电介质层TIL。阻挡电介质层BLK可以覆盖竖直沟道孔CH的内侧壁。隧穿电介质层TIL可以与竖直半导体图案VSP相邻。电荷存储层CIL可以插设在阻挡电介质层BLK与隧穿电介质层TIL之间。
阻挡电介质层BLK、电荷存储层CIL和隧穿电介质层TIL可以在堆叠结构ST与竖直半导体图案VSP之间在第三方向D3上延伸。数据存储图案DSP可以通过使用由竖直半导体图案VSP与第一栅电极ELa和第二栅电极ELb之间的电压差引起的Fowler-Nordheim隧穿来存储和/或改变数据。例如，阻挡电介质层BLK和隧穿电介质层TIL可以包括氧化硅，电荷存储层CIL可以包括氮化硅或氮氧化硅。
如图9A中所示，数据存储图案DSP的侧壁可以与下牺牲层101的侧壁和下半导体层103的侧壁接触。第二衬底100可以隔着数据存储图案DSP在第三方向D3上与竖直半导体图案VSP间隔开。
图9B示出图7中描绘的部分B的放大截面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。为了便于以下的描述，将进行省略以避免与参照先前的附图讨论的基本相同的部件的重复解释，并将详细地描述不同之处。
参照图7、图8和图9B，间隔件部分SP可以包括共形地覆盖第二沟槽TR2的内侧壁和底表面的第一间隔件SP1，并且还可以包括第一间隔件SP1上的第二间隔件SP2。第二间隔件SP2可以插设在第一间隔件SP1与填料部分FL之间。第一间隔件SP1和第二间隔件SP2可以包括彼此不同的材料。例如，第一间隔件SP1可以包括氧化硅，第二间隔件SP2可以包括氮化硅或氮氧化硅。
图10A示出图7中描绘的部分C的放大截面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。为了便于以下的描述，将进行省略以避免与参照先前的附图讨论的基本相同的部件的重复解释，并将详细地描述不同之处。
参照图7、图8和图10A，可以示出第一分离结构SS1之一、以及包括数据存储图案DSP、竖直半导体图案VSP、埋置电介质图案VI和下数据存储图案DSPr的第一竖直沟道结构VS1之一。为了便于以下的描述，下面将讨论单个第一竖直沟道结构VS1和单个第一分离结构SS1。
源极结构SC的第一源极导电图案SCP1可以与竖直半导体图案VSP接触，源极结构SC的第二源极导电图案SCP2可以隔着数据存储图案DSP与竖直半导体图案VSP间隔开。第一源极导电图案SCP1可以隔着竖直半导体图案VSP与埋置电介质图案VI间隔开。
例如，第一源极导电图案SCP1可以包括突出部SCP1bt，突出部SCP1bt定位在比第二源极导电图案SCP2的底表面SCP2b的水平高或者比第一源极导电图案SCP1的底表面SCP1b的水平低的水平处。突出部SCP1bt可以定位在比第二源极导电图案SCP2的顶表面SCP2a的水平低的水平处。突出部SCP1bt可以在与数据存储图案DSP或下数据存储图案DSPr接触的表面处各自具有例如弯曲形状。
阻挡层Ba可以被设置为覆盖第一沟槽TR1的内侧壁和底表面。阻挡层Ba可以插设在第一分离结构SS1与层间电介质层ILDa和ILDb之间、第一分离结构SS1与源极结构SC之间、以及第一分离结构SS1与第二衬底100之间。阻挡层Ba可以从第一沟槽TR1的内侧壁延伸到栅电极Ela和ELb的顶表面和底表面以及侧壁上。阻挡层Ba可以包括例如氧化铝。
与参照图9A和图9B讨论的第二分离结构SS2不同，第一分离结构SS1可以具有包括一种电介质材料的单层结构。第一分离结构SS1可以包括例如氧化硅。
图10B示出图7中描绘的部分C的放大截面图，其部分地呈现根据发明构思的一些实施例的三维半导体存储器装置。为了便于以下的描述，将进行省略以避免与参照先前的附图讨论的基本相同的部件的重复解释，并将详细地描述不同之处。
参照图7、图8和图10B，第一分离结构SS1可以包括覆盖第一沟槽TR1的侧壁的间隔件部分SP和填充第一沟槽TR1的内部空间的填料部分FL，该内部空间被间隔件部分SP围绕。与参照图9A和图9B讨论的第二分离结构SS2不同，第一分离结构SS1的间隔件部分SP可以不完全覆盖第一沟槽TR1的底表面。第一分离结构SS1的填料部分FL可以与第二衬底100直接接触，并且可以具有定位在比第二衬底100的顶表面的水平低的水平处的底表面FLb。
第一分离结构SS1的间隔件部分SP和填料部分FL可以包括彼此不同的材料。第一分离结构SS1的间隔件部分SP可以包括例如从氧化硅、氮化硅和氮氧化硅选择的至少一种。第一分离结构SS1的填料部分FL可以包括诸如多晶硅的半导体材料或诸如钨的金属材料。
图11示出呈现根据发明构思的一些实施例的三维半导体存储器装置的平面图。为了便于以下的描述，将进行省略以避免与参照先前的附图讨论的基本相同的部件的重复解释，并将详细地描述不同之处。
参照图11，当在平面中观看时，第二分离结构SS2可以包括在第一方向D1上延伸的第一部分SS2a，并且还可以包括与第一部分SS2a连接并且在第二方向D2上延伸的第二部分SS2b。第一模制结构MS1的至少一部分可以被包括第一部分SS2a和第二部分SS2b的第二分离结构SS2围绕。根据一些实施例，第二分离结构SS2的第一部分SS2a和第二部分SS2b中的每一个可以设置为多个，并且第一部分SS2a和第二部分SS2b可以彼此连接，并且可以完全围绕第一模制结构MS1的一部分。
图12、图13、图14和图15示出呈现根据本发明构思的一些实施例的制造三维半导体存储器装置的方法的沿着图6A或图6B的线I-I’截取的截面图。在下文中将参照图12和图15描述根据本发明构思的一些实施例的制造三维半导体存储器装置的方法。
参照图12，可以提供包括第一区域R1、第二区域R2和第三区域R3的第一衬底10。可以在第一衬底10中形成限定有源部分的器件隔离层11。可以通过在第一衬底10的上部分上形成沟槽并且用氧化硅填充沟槽来形成器件隔离层11。
可以在由器件隔离层11限定的有源部分上形成外围电路晶体管PTR。可以形成连接到外围电路晶体管PTR的外围源极/漏极部分29的外围电路线33和外围电路接触插塞31。可以形成第一电介质层30以覆盖外围电路晶体管PTR、外围电路接触插塞31和外围电路线33。
可以在第一电介质层30上顺序地形成第二衬底100、下牺牲层101和下半导体层103。下牺牲层101可以由例如氮化硅形成。可替换地，可以通过顺序地堆叠多个电介质层来形成下牺牲层101。下半导体层103可以由例如与第二衬底100的材料相同的材料形成。
可以在第二衬底100中形成下电介质图案110。下电介质图案110的形成可以包括：将第二衬底100、下牺牲层101和下半导体层103图案化；允许电介质材料填充从中去除了第二衬底100、下牺牲层101和下半导体层103中的每一个的一部分的空间；以及执行平面化工艺。下电介质图案110的形成可以形成将设置以上讨论的第二接触插塞CP2之一的空间。下电介质图案110可以具有与下半导体层103的顶表面基本共面的顶表面。在下面的该描述中，短语“与……基本共面”可以表示可以执行平面化工艺。平面化工艺可以包括例如化学机械抛光(CMP)工艺或回蚀工艺。
可以在下半导体层103上形成第一模制结构MS1。第一模制结构MS1的形成可以包括：在下半导体层103上形成下模制结构MSa；以及在下模制结构MSa上形成上模制结构MSb。
下模制结构MSa的形成可以包括：在下半导体层103上交替且重复地堆叠第一层间电介质层ILDa和第一牺牲层SLa；以及对第一层间电介质层ILDa和第一牺牲层SLa执行修整工艺。
修整工艺可以包括：形成掩模图案以覆盖第一层间电介质层ILDa中的最上面的一个；使用掩模图案将第一层间电介质层ILDa和第一牺牲层SLa部分地图案化；减小掩模图案的面积；以及使用减小的掩模图案将第一层间电介质层ILDa和第一牺牲层SLa部分地图案化。掩模图案减小工艺可以与图案化工艺重复且交替地执行。修整工艺可以使下模制结构MSa具有台阶结构。
上模制结构MSb的形成可以包括：在下模制结构MSa上交替且重复地堆叠第二层间电介质层ILDb和第二牺牲层SLb；以及对第二层间电介质层ILDb和第二牺牲层SLb执行修整工艺。修整工艺可以使上模制结构MSb具有台阶结构。
第一牺牲层SLa和第二牺牲层SLb可以由与第一层间电介质层ILDa和第二层间电介质层ILDb的电介质材料不同的电介质材料形成。第一牺牲层SLa和第二牺牲层SLb可以由相对于第一层间电介质层ILDa和第二层间电介质层ILDb具有蚀刻选择性的材料形成。例如，第一牺牲层SLa和第二牺牲层SLb可以由氮化硅形成，第一层间电介质层ILDa和第二层间电介质层ILDb可以由氧化硅形成。第一牺牲层SLa和第二牺牲层SLb可以被形成为具有基本相同的厚度，第一层间电介质层ILDa和第二层间电介质层ILDb可以被形成为具有在其特定部分处改变的厚度。
在形成各自具有台阶结构的下模制结构MSa和上模制结构MSb之后，可以形成第二电介质层130以覆盖下模制结构MSa和上模制结构MSb的台阶结构。第二电介质层130的顶表面可以与第一模制结构MS1的顶表面(或上模制结构MSb的顶表面)基本共面。
可以在穿透第一模制结构MS1、下半导体层103和下牺牲层101的竖直沟道孔CH中形成第一竖直沟道结构VS1、第二竖直沟道结构VS2和第三竖直沟道结构VS3。第一竖直沟道结构VS1、第二竖直沟道结构VS2和第三竖直沟道结构VS3的形成可以包括：在形成下模制结构MSa之后，形成穿透下模制结构MSa、下半导体层103和下牺牲层101的下竖直沟道孔CHa；在下模制结构MSa上形成上模制结构MSb之后，形成穿透上模制结构MSb并且与下竖直沟道孔CHa连接的上竖直沟道孔CHb；以及形成填充下竖直沟道孔CHa和上竖直沟道孔CHb的数据存储图案DSP、竖直半导体图案VSP、埋置电介质图案VI、以及导电焊盘PAD。
在形成第一模制结构MS1以及第一竖直沟道结构VS1、第二竖直沟道结构VS2和第三竖直沟道结构VS3之后，第三电介质层150可以被形成为覆盖第一模制结构MS1的顶表面以及第一竖直沟道结构VS1、第二竖直沟道结构VS2和第三竖直沟道结构VS3的顶表面。
第一沟槽TR1和第二沟槽TR2可以被形成为在第一方向D1上延伸，同时穿透第三电介质层150、第一模制结构MS1、下半导体层103和下牺牲层101。第一沟槽TR1可以与第一竖直沟道结构VS1相邻，第二沟槽TR2可以与第二竖直沟道结构VS2相邻。
参照图13，间隔件部分SP和填料部分FL可以被形成为填充第一沟槽TR1和第二沟槽TR2。间隔件部分SP可以共形地覆盖第一沟槽TR1和第二沟槽TR2中的每一个的内侧壁和底表面，并且填料部分FL可以填充第一沟槽TR1和第二沟槽TR2中的每一个的内部空间，该内部空间被间隔件部分SP围绕。间隔件部分SP的最上面的表面和填料部分FL的顶表面可以与第三电介质层150的顶表面基本共面。
参照图14，第四电介质层170可以被形成为覆盖第三电介质层150的顶表面、间隔件部分SP的最上面的表面和填料部分FL的顶表面。之后，可以将第四电介质层170部分地图案化，以在第一沟槽TR1上形成开口OP。开口OP可以在空间上连接到第一沟槽TR1。可以不在第二沟槽TR2上形成开口OP。
参照图15，可以去除形成在第一沟槽TR1中并且暴露于开口OP的间隔件部分SP和填料部分FL。之后，可以部分地且选择性地去除暴露于第一沟槽TR1的牺牲层101、SLa和SLb中的每一个。可以通过例如使用蚀刻溶液的湿法蚀刻工艺来实现牺牲层101、SLa和SLb的选择性去除。可以在选择性地去除牺牲层101、SLa和SLb的同时不去除第一层间电介质层ILDa和第二层间电介质层ILDb。
牺牲层101、SLa和SLb的选择性去除可以形成被限定为从中去除了下牺牲层101的空间的第一间隙区域GR1，并且还可以形成被限定为从中去除了第一牺牲层SLa和第二牺牲层SLb的空间的第二间隙区域GR2。第一间隙区域GR1和第二间隙区域GR2可以部分地暴露出第一竖直沟道结构VS1的侧壁。例如，第一间隙区域GR1可以部分地暴露出第一竖直沟道结构VS1的竖直半导体图案VSP的侧壁。
返回参照图5、图6A、图6B、图7和图8，可以形成第一源极导电图案SCP1以填充第一间隙区域GR1。第一源极导电图案SCP1上的下半导体层103可以被称作第二源极导电图案SCP2。因此，可以形成包括第一源极导电图案SCP1和第二源极导电图案SCP2的源极结构SC。
可以形成第一栅电极ELa和第二栅电极ELb以填充第二间隙区域GR2，结果，可以形成包括第一栅电极ELa和第二栅电极ELb以及第一层间电介质层ILDa和第二层间电介质层ILDb的堆叠结构ST。
可以形成第一分离结构SS1以填充开口OP和第一沟槽TR1。保留在第二沟槽TR2中的间隔件部分SP和填料部分FL的组合可以被称为第二分离结构SS2。第一分离结构SS1的顶表面SS1t可以定位在比第二分离结构SS2的顶表面SS2t的水平高的水平处。第一分离结构SS1在第三方向D3上的高度可以大于第二分离结构SS2在第三方向D3上的高度。
在第一区域R1上，第二接触插塞CP2可以被形成为穿透下电介质图案110和第一模制结构MS1，其中，电介质层150和170以及牺牲层SLa和SLb都没有被去除。第二接触插塞CP2中的每一个还可以穿透第一电介质层30的至少一部分，并且可以电连接到外围电路结构PS中的外围电路晶体管PTR之一。
在第二区域R2上，第一接触插塞CP1可以被形成为穿透第二电介质层130、第三电介质层150和第四电介质层170以及堆叠结构ST的第一层间电介质层ILDa或第二层间电介质层ILDb。第一接触插塞CP1中的每一个可以电连接到第一栅电极ELa和第二栅电极ELb之一。
可以在第四电介质层170上形成第五电介质层190，第五电介质层190覆盖第一接触插塞CP1和第二接触插塞CP2的顶表面和第一分离结构SS1的顶表面。在第五电介质层190上，可以形成电连接到第一竖直沟道结构VS1的位线BL、电连接到第一接触插塞CP1的第一导线CL1和电连接到第二接触插塞CP2的第二导线CL2。
根据依照发明构思的制造三维半导体存储器装置的方法，因为间隔件部分SP和填料部分FL都没有从第二沟槽TR2去除，所以可以容易地获得用于第二接触插塞CP2的空间，以实现制造工艺的简化。此外，由于第二沟槽TR2内的第二分离结构SS2，可以可靠地获得第二接触插塞CP2与第一栅电极ELa和第二栅电极ELb之间的间隔。
根据依照发明构思的制造三维半导体存储器装置的方法，因为使用针对模制结构的塌陷的电介质层而不去除一些沟槽中的间隔件部分和填料部分，所以可以容易地获得将设置连接到外围电路的接触插塞的空间，并且因此实现制造工艺的简化。
此外，分离结构可以用于可靠地获得接触插塞与栅电极之间的间隔，因此不仅可以改善根据发明构思的三维半导体存储器装置的半导体芯片的可靠性和电性质，而且可以减小根据发明构思的三维半导体存储器装置的半导体芯片的尺寸。
以上公开的元件中的一个或多个可以包括或实施为诸如以下的处理电路：包括逻辑电路的硬件；诸如执行软件的处理器的硬件/软件组合；或者它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管已经描述了发明构思的一些实施例，但是本领域普通技术人员将理解，在不脱离发明构思的精神和实质特征的情况下，可以在本文中做出形式和细节上的改变。因此，以上公开的实施例应被解释为是说明性的，而不是限制性的。

Claims (20)

1.一种三维半导体存储器装置，包括：
衬底，其包括第一区域和第二区域；
堆叠结构，其包括交替且重复地堆叠在所述衬底上的多个层间电介质层和多个栅电极，所述堆叠结构在所述第二区域上具有台阶结构；
模制结构，其在所述第一区域上与所述堆叠结构相邻，所述模制结构包括交替且重复地堆叠在所述衬底上的多个层间电介质层和多个牺牲层；
第一分离结构，其与所述堆叠结构交叉，并且沿着第一方向从所述第一区域朝向所述第二区域延伸；以及
第二分离结构，其与所述模制结构交叉，并且在所述第一区域上在所述第一方向上延伸，
其中，所述第一分离结构的顶表面的水平高于所述第二分离结构的顶表面的水平。
2.根据权利要求1所述的三维半导体存储器装置，还包括：
接触插塞，其穿透所述模制结构，
其中，所述接触插塞隔着所述第二分离结构在第二方向上与所述堆叠结构的栅电极间隔开，所述第二方向与所述第一方向交叉。
3.根据权利要求1所述的三维半导体存储器装置，
其中，所述第一分离结构包括第一部分和位于所述第一部分上的第二部分，并且
其中，所述第一部分的宽度小于所述第二部分的宽度。
4.根据权利要求1所述的三维半导体存储器装置，其中，所述第一分离结构具有包括一种电介质材料的单层结构。
5.根据权利要求1所述的三维半导体存储器装置，其中，
所述堆叠结构包括与所述堆叠结构交叉的第一沟槽，
所述第一分离结构位于所述第一沟槽中，
所述第一分离结构包括间隔件部分和填料部分，
所述间隔件部分覆盖所述第一沟槽的内侧壁，
所述填料部分填充所述第一沟槽的内部空间，并且
所述内部空间被所述间隔件部分围绕。
6.根据权利要求5所述的三维半导体存储器装置，其中，所述第一分离结构的填料部分与所述衬底直接接触。
7.根据权利要求1所述的三维半导体存储器装置，其中，
所述模制结构包括与所述模制结构交叉的第二沟槽，
所述第二分离结构位于所述第二沟槽中，
所述第二分离结构包括间隔件部分和填料部分，
所述间隔件部分共形地覆盖所述第二沟槽的内侧壁和所述第二沟槽的底表面，
所述填料部分填充所述第二沟槽的内部空间，并且
所述内部空间被所述间隔件部分围绕。
8.根据权利要求7所述的三维半导体存储器装置，其中，
所述第二分离结构的间隔件部分包括氧化硅、氮化硅和氮氧化硅中的至少一种，并且
所述第二分离结构的填料部分包括半导体材料或金属材料。
9.根据权利要求7所述的三维半导体存储器装置，其中，
所述第二分离结构的间隔件部分包括第一间隔件和第二间隔件，
所述第一间隔件共形地覆盖所述第二沟槽的内侧壁和所述第二沟槽的底表面，
所述第二间隔件位于所述第一间隔件上，并且
所述第一间隔件和所述第二间隔件包括彼此不同的材料。
10.根据权利要求9所述的三维半导体存储器装置，其中，
所述第一间隔件包括氧化硅，并且
所述第二间隔件包括氮化硅或氮氧化硅。
11.根据权利要求1所述的三维半导体存储器装置，其中，
所述第二分离结构包括第一部分和第二部分，
所述第一部分在所述第一方向上延伸，
所述第二部分连接到所述第一部分，并且
所述第二部分在与所述第一方向交叉的第二方向上延伸。
12.根据权利要求1所述的三维半导体存储器装置，还包括：
多个第一竖直沟道结构，其穿透所述堆叠结构，并且接触所述多个栅电极；以及
多个第二竖直沟道结构，其穿透所述模制结构，所述多个第二竖直沟道结构接触所述衬底和所述多个牺牲层。
13.根据权利要求12所述的三维半导体存储器装置，其中，所述第二分离结构的顶表面的水平高于所述多个第一竖直沟道结构的顶表面的水平和所述多个第二竖直沟道结构的顶表面的水平。
14.一种三维半导体存储器装置，包括：
第一衬底，其包括第一区域和第二区域；
外围电路结构，其包括位于所述第一衬底上的多个外围电路晶体管；
第二衬底，其位于所述外围电路结构上；
堆叠结构，其包括交替且重复地堆叠在所述第二衬底上的多个层间电介质层和多个栅电极，所述堆叠结构在所述第二区域上具有台阶结构；
多个第一竖直沟道结构，其穿透所述堆叠结构，所述多个第一竖直沟道结构接触所述第二衬底和所述多个栅电极；
第一模制结构，其在所述第一区域上与所述堆叠结构相邻，所述第一模制结构包括交替且重复地堆叠在所述第二衬底上的多个层间电介质层和多个牺牲层；
多个第二竖直沟道结构，其穿透所述第一模制结构，所述多个第二竖直沟道结构接触所述第二衬底和所述多个牺牲层；
第一分离结构，其与所述堆叠结构交叉，并且沿着第一方向从所述第一区域朝向所述第二区域延伸；
第二分离结构，其与所述第一模制结构交叉，并且在所述第一区域上在所述第一方向上延伸；
第一接触插塞，其穿透所述堆叠结构的台阶结构，并且电连接到所述多个栅电极之一；
第二接触插塞，其穿透所述第一模制结构，并且电连接到所述外围电路结构的多个外围电路晶体管之一；
多条位线，其电连接到所述多个第一竖直沟道结构；以及
多条导线，其电连接到所述第一接触插塞和所述第二接触插塞，
其中，所述第一分离结构的顶表面的水平高于所述第二分离结构的顶表面的水平。
15.根据权利要求14所述的三维半导体存储器装置，还包括：
源极结构，其位于所述第二衬底与所述堆叠结构之间，
其中，所述多个第一竖直沟道结构和所述多个第二竖直沟道结构中的每一个包括与所述堆叠结构相邻的数据存储图案、共形地覆盖所述数据存储图案的内侧壁的竖直半导体图案、和位于所述竖直半导体图案上的导电焊盘，并且
其中，所述源极结构与所述多个第一竖直沟道结构中的每一个的竖直半导体图案接触。
16.根据权利要求14所述的三维半导体存储器装置，其中，所述第一接触插塞的顶表面的水平和所述第二接触插塞的顶表面的水平高于所述第二分离结构的顶表面的水平。
17.根据权利要求14所述的三维半导体存储器装置，还包括：
电介质层，其覆盖所述第二分离结构的顶表面，并且接触所述第一分离结构的侧壁的一部分，
其中，所述电介质层包括多个桥，所述多个桥隔着所述第一分离结构的一部分在所述第一方向上彼此间隔开。
18.根据权利要求14所述的三维半导体存储器装置，还包括：
第二模制结构，其位于所述第二区域上，所述第二模制结构包括交替且重复地堆叠在所述第二衬底上的多个层间电介质层和多个牺牲层；以及
第三分离结构，其围绕所述第二模制结构。
19.一种电子系统，包括：
三维半导体存储器装置；以及
控制器，其电连接到所述三维半导体存储器装置，并且被配置为控制所述三维半导体存储器装置，
其中，所述三维半导体存储器装置包括：
衬底，其包括第一区域和第二区域，
堆叠结构，其包括交替且重复地堆叠在所述衬底上的多个层间电介质层和多个栅电极，
模制结构，其在所述第一区域上与所述堆叠结构相邻，
第一分离结构，其与所述堆叠结构交叉并且沿着第一方向从所述第一区域朝向所述第二区域延伸，
第二分离结构，其与所述模制结构交叉并且在所述第一区域上在所述第一方向上延伸，
多个接触插塞，其穿透所述模制结构，以及
输入/输出焊盘，其连接到所述多个接触插塞之一，
其中，所述堆叠结构在所述第二区域上具有台阶结构，其中，所述模制结构包括交替且重复地堆叠在所述衬底上的多个层间电介质层和多个牺牲层，
其中，所述控制器通过所述输入/输出焊盘电连接到所述三维半导体存储器装置，并且
其中，所述第一分离结构在竖直方向上的高度大于所述第二分离结构在所述竖直方向上的高度。
20.根据权利要求19所述的电子系统，
其中，所述三维半导体存储器装置还包括位于所述衬底下方的外围电路结构，并且
其中，所述输入/输出焊盘通过所述多个接触插塞之一电连接到所述外围电路结构。
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