KR20240007397A - 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템 - Google Patents

반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템 Download PDF

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Abstract

반도체 장치 제조 방법에서, 기판 상에 절연막, 및 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판의 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구에 인접한 상기 제1 게이트 전극막들 부분을 제거하여 갭들을 형성할 수 있다. 상기 갭들 내에 상기 제1 도전형과 반대 도전형인 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 수평 채널들을 각각 형성할 수 있다. 상기 개구 내에 상기 제1 방향으로 연장되는 수직 게이트 구조물을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성할 수 있다.

Description

반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME, AND MASSIVE DATA STORAGE SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
상기 반도체 장치에서 3차원적으로 배열되는 메모리 셀들의 적층 수가 증가함에 따라서, 상기 메모리 셀들에 전기적 신호를 인가하기 위해 형성되는 콘택 플러그들이 접촉하는 패드들의 면적이 증가하며, 이에 따라 상기 반도체 장치의 집적도를 증가시키기가 어렵다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 절연막, 및 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판의 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구에 인접한 상기 제1 게이트 전극막들 부분을 제거하여 갭들을 형성할 수 있다. 상기 갭들 내에 상기 제1 도전형과 반대 도전형인 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 수평 채널들을 각각 형성할 수 있다. 상기 개구 내에 상기 제1 방향으로 연장되는 수직 게이트 구조물을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 절연막 및 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 서로 이격되는 분리 패턴들을 형성할 수 있다. 상기 분리 패턴들 사이에 형성된 상기 각 제1 게이트 전극막의 일부를 수평 채널로 대체할 수 있다. 상기 수평 채널을 관통하여 상기 제1 방향으로 연장된 수직 게이트 구조물을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 절연막 및 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성할 수 있다. 상기 기판 상면에 평행한 제2 방향으로의 상기 몰드막의 말단부를 부분적으로 제거하여, 상기 제1 방향으로 적층된 상기 제1 게이트 전극막 및 상기 절연막을 각각 포함하는 계단들이 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 배치되도록 형성할 수 있다. 상기 몰드막을 관통하여 상기 제2 방향으로 각각 연장되며 상기 제3 방향을 따라 서로 이격되는 분리 패턴들을 형성할 수 있다. 상기 제3 방향으로 서로 이웃하는 상기 분리 패턴들 사이에 형성된 상기 몰드막 부분을 관통하여 상기 기판의 상면을 노출시키는 개구를 형성할 수 있다. 상기 개구에 인접한 상기 제1 게이트 전극막들 부분을 제거하여 상기 분리 패턴들의 측벽을 노출시키는 갭들을 각각 형성할 수 있다. 상기 갭들 내에 수평 채널들을 각각 형성할 수 있다. 상기 개구 내에 상기 제1 방향으로 연장되는 수직 게이트 구조물을 형성할 수 있다. 상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성할 수 있다. 상기 계단이 형성된 상기 제1 게이트 전극막들의 부분들의 상면에 접촉하는 제1 콘택 플러그들을 형성할 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 게이트 전극들; 상기 제1 게이트 전극들의 상기 제2 방향으로의 말단들에 각각 접촉하는 수평 채널들; 상기 수평 채널들에 각각 접촉하는 게이트 전극 연결부들; 상기 게이트 전극 연결부들에 각각 접촉하는 패드들; 상기 기판 상에 상기 제1 방향으로 연장되어 상기 수평 채널들을 관통하는 수직 게이트 구조물; 및 상기 기판 상에 상기 제1 방향으로 연장되어 상기 제1 게이트 전극들을 관통하는 메모리 채널 구조물을 포함할 수 있다. 이때, 상기 각 수평 채널들은 상기 수직 게이트 구조물의 측벽을 둘러쌀 수 있다.
본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 게이트 전극들; 상기 제1 게이트 전극들의 상기 제2 방향으로의 말단들에 각각 접촉하는 수평 채널들; 상기 수평 채널들에 각각 접촉하는 게이트 전극 연결부들; 상기 게이트 전극 연결부들에 각각 접촉하는 패드들; 상기 기판 상에 상기 제1 방향으로 연장되어 상기 수평 채널들을 관통하는 수직 게이트 구조물; 및 상기 기판 상에 상기 제1 방향으로 연장되어 상기 제1 게이트 전극들을 관통하는 메모리 채널 구조물을 포함할 수 있다. 이때, 상기 수직 게이트 구조물의 상면은 상기 제1 게이트 전극들 중에서 최상층에 형성된 제1 게이트 전극의 상면과 동일한 높이에 형성될 수 있다.
본 발명의 다른 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 내지 제3 영역들을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판의 제1 영역 상에 적층되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 게이트 전극들을 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 제1 게이트 전극 구조물들; 상기 기판의 제2 영역 상에 형성되어 상기 제1 게이트 전극들의 상기 제2 방향으로의 말단들에 각각 접촉하는 수평 채널들을 포함하며, 상기 제3 방향을 따라 배치된 수평 채널 구조물들; 상기 기판의 제3 영역 상에 형성되어 상기 제3 방향으로 각각 연장되며, 각각이 상기 제3 방향으로 배치된 상기 수평 채널들에 공통적으로 접촉하는 게이트 전극 연결부들; 상기 기판의 제3 영역 상에 형성되어 상기 게이트 전극 연결부들에 각각 접촉하는 패드들; 상기 기판의 제2 영역 상에 형성되어 상기 제1 방향으로 연장되며, 상기 각 수평 채널 구조물들을 관통하는 수직 게이트 구조물; 상기 기판의 제1 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 각 제1 게이트 전극 구조물들을 관통하는 메모리 채널 구조물들; 상기 기판 상면에 접촉하고, 상기 기판의 제1 및 제2 영역들 상에서 상기 제2 방향으로 연장되며, 상기 제1 게이트 전극 구조물들 및 상기 수평 채널 구조물들 사이에 형성된 제1 분리 패턴들; 상기 기판 상면에 접촉하고, 상기 기판의 제2 영역 상에서 상기 제2 방향으로 각각 연장되며, 상기 수평 채널 구조물들 사이에 형성된 제2 분리 패턴들; 및 상기 기판의 제1 영역 상에서 상기 제2 방향으로 연장되어 상기 제2 분리 패턴들 중 대응하는 제2 분리 패턴과 각각 연결된 제3 분리 패턴들을 포함할 수 있다. 이때, 상기 각 제1 분리 패턴들은 상기 메모리 채널 구조물들 사이에 형성되고, 상기 각 제3 분리 패턴들은 상기 메모리 채널 구조물들 중 일부의 상부를 관통할 수 있다.
예시적인 실시예들에 따르면, 몰드막을 관통하는 개구를 형성하고, 이에 인접한 제1 게이트 전극을 제거하여 갭을 형성한 후, 상기 갭을 채우도록 수평 채널을 형성할 수 있으며, 상기 개구의 나머지 부분을 채우도록 제2 게이트 전극을 포함하는 수직 게이트 구조물을 형성할 수 있다. 이에 따라, 상기 수직 게이트 구조물 및 상기 수평 채널을 포함하는 블록 선택 트랜지스터를 용이하게 형성할 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도, 사시도 및 단면도들이다.
도 6 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 29 및 30은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들로서, 도 5에 대응하는 도면들이다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 25에 대응하는 도면이다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 5에 대응하는 도면이다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 32에 대응하는 도면이다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 35는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 36 및 37은 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도, 사시도 및 단면도들이다. 구체적으로 도 1은 평면도이고, 도 2는 사시도이며, 도 3은 평면도이고, 도 4 및 5는 단면도들이다.
이때, 도 4는 도 3의 B-B'선을 따라 절단한 단면도이고, 도 5는 도 3의 C-C'선을 따라 절단한 단면도이다. 한편, 도 2 내지 도 5는 도 1의 X 영역에 대한 도면들이다. 도 2에는 도면의 복잡성을 피하기 위하여 일부 구성 요소들은 도시되어 있지 않다.
도 1 내지 도 5를 참조하면, 상기 반도체 장치는 제1 기판(100) 상에 형성된 제1 게이트 전극 구조물, 수평 채널 구조물, 게이트 전극 연결부(127), 패드(122), 수직 게이트 구조물, 제1 분리 패턴(135) 및 메모리 채널 구조물을 포함할 수 있다.
또한, 상기 반도체 장치는 절연 패턴(115), 제1 층간 절연 패턴(130), 제2 내지 제6 층간 절연막들(190, 290, 320, 360, 390), 제1 및 제2 콘택 플러그들(300, 310), 제1 및 제2 비아들(350, 370), 제1 내지 제3 배선들(330, 340, 380), 제4 배선, 및 제5 및 제6 배선들(400, 410)을 더 포함할 수 있다.
제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 제1 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 제1 기판(100)은 제1 영역(I), 제1 영역(I)의 제2 방향(II)으로의 각 양 측들에 형성된 제3 영역(III), 및 제1 및 제3 영역들(I, III) 사이에 형성된 제2 영역(II)을 포함할 수 있다. 한편 도시하지는 않았으나, 제1 기판(100)은 제1 내지 제3 영역들(I, II, III)을 둘러싸는 제4 영역을 더 포함할 수도 있다.
이때, 제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있고, 제3 영역(III)은 상기 셀 어레이 영역에 전기적 신호를 인가하는 배선과 연결되는 콘택 플러그들이 형성되는 연장 영역일 수 있으며, 제2 영역(II)은 상기 메모리 셀들에 포함된 블록들을 선택하기 위한 블록 트랜지스터들이 형성되는 블록 선택 영역일 수 있고, 상기 제4 영역은 주변 회로들이 형성되는 주변 회로 영역일 수 있다.
상기 제1 게이트 전극 구조물은 제1 기판(100)의 제1 영역(I) 상에 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성된 제1 게이트 전극들(125)을 포함할 수 있다. 이때, 각 제1 게이트 전극들(125)은 제2 방향(D2)으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 게이트 전극 구조물은 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 게이트 전극들(125)은 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이에 따라, 일 실시예에 있어서, 각 제1 게이트 전극들(125)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 각 제1 게이트 전극들(125)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극 구조물은 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함할 수 있다. 예를 들어, 최하층에 형성된 제1 게이트 전극(125)은 상기 GSL 역할을 수행할 수 있고, 최상층 및 그 바로 아래 층에 형성된 제1 게이트 전극들(125)은 상기 SSL 역할을 수행할 수 있으며, 이들 사이에 형성된 제1 게이트 전극들(125)은 상기 워드 라인 역할을 수행할 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
상기 수평 채널 구조물은 제1 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 제1 게이트 전극들(125)의 제2 방향(D2)으로의 말단 부분에 각각 접촉하며 제1 방향(D1)을 따라 적층된 수평 채널들(165)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 수평 채널 구조물은 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 각 수평 채널들(165)은 상기 제1 도전형과 반대 도전형인 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이에 따라, 일 실시예에 있어서, 각 제1 게이트 전극들(125)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에 있어서, 각 제1 게이트 전극들(125)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
게이트 전극 연결부(127)는 제1 기판(100)의 제3 영역(III) 상에 형성될 수 있으며, 제3 방향(D3)으로 연장되어 각 층에 형성된 수평 채널(165)의 제2 방향(D2)으로의 말단 부분에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 게이트 전극 연결부들(127)은 제1 게이트 전극(125)과 실질적으로 동일한 물질, 즉 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
패드(122)는 제1 기판(100)의 제3 영역(III) 상에 형성될 수 있으며, 각 층에 형성된 게이트 전극 연결부(127)의 제2 방향(D2)으로의 측벽에 접촉할 수 있다. 예시적인 실시예들에 있어서, 패드들(122)은 제3 방향(D3)을 따라 계단 형상으로 배치될 수 있다. 즉, 패드들(122)은 하층에서 상층으로 갈수록 점차 면적이 감소할 수 있으며, 이에 따라 각 패드들(122)의 적어도 일부는 상층에 형성된 패드들(122)에 의해 제1 방향(D1)으로 오버랩되지 않고 외부로 노출될 수 있다.
예시적인 실시예들에 있어서, 각 패드들(122)은 제1 게이트 전극(125)과 실질적으로 동일한 물질, 즉 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
절연 패턴(115)은 제1 방향(D1)으로 적층된 제1 게이트 전극들(125), 수평 채널들(165), 게이트 전극 연결부들(127) 및 패드들(122) 사이에 형성될 수 있다. 절연 패턴(115)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 분리 패턴(135)은 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성되어 제1 기판(100)의 상면에 접촉할 수 있으며, 제2 방향(II)으로 연장될 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(135)은 제1 기판(100)의 제1 영역(I) 상에 형성된 상기 제1 게이트 전극 구조물들 사이 및 제1 기판(100)의 제2 영역(II) 상에 형성된 상기 수평 채널 구조물들 사이에 형성될 수 있다. 제1 분리 패턴(135)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 수직 게이트 구조물은 제1 기판(100)의 제2 영역(II) 상에 형성되어 제1 기판(100)의 상면에 접촉할 수 있으며, 상기 각 수평 채널 구조물을 관통할 수 있다. 이에 따라, 각 수평 채널들(165)은 상기 수직 게이트 구조물의 측벽을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 수직 게이트 구조물은 제1 기판(100)의 상면으로부터 제1 방향(D1)으로 연장된 제2 게이트 전극(180) 및 이의 측벽을 커버하는 게이트 절연 패턴(170)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 수직 게이트 구조물의 상면의 높이는 제1 게이트 전극들(125) 중 최상층에 형성된 제1 게이트 전극(125)의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
제2 게이트 전극(180)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 게이트 절연 패턴(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 메모리 채널 구조물은 제1 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)으로 연장되는 필라(pillar) 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 메모리 채널 구조물은 제1 기판(100)의 상면에 접촉하는 반도체 패턴(210), 반도체 패턴(210)의 중앙부 상면에 접촉하며, 예를 들어, 컵 형상을 갖도록 형성된 수직 채널(260), 수직 채널(260)의 외측벽을 커버하며 반도체 패턴(210)의 가장자리 상면에 접촉하는 전하 저장 구조물(250), 수직 채널(260)의 내측벽에 접촉하며 이에 의해 정의되는 내부 공간을 채우는 매립 패턴(270), 및 수직 채널(260) 및 매립 패턴(270) 상에 형성되어 전하 저장 구조물(250)의 상부 내측벽에 접촉하는 캐핑막(280)을 포함할 수 있다.
반도체 패턴(210)은 예를 들어, 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있고, 수직 채널(260)은 예를 들어, 폴리실리콘 혹은 p형 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있으며, 매립 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 캐핑막(280)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250)은 수직 채널(260)의 외측벽으로부터 제1 기판(100)의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(240), 전하 저장 패턴(230) 및 블로킹 패턴(220)을 포함할 수 있다. 터널 절연 패턴(240), 전하 저장 패턴(230) 및 블로킹 패턴(220)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 채널 구조물은 제1 기판(100)의 제1 영역(I) 상에서 제3 방향(D3)으로 서로 이웃하는 제1 분리 패턴들(135) 사이에 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 층간 절연 패턴(130)은 제1 기판(100)의 제3 영역(III) 상에 형성되어 패드들(122)의 상부를 커버할 수 있다. 제2 내지 제6 층간 절연막들(190, 290, 320, 360, 390)은 제1 층간 절연 패턴(130), 상기 제1 게이트 전극 구조물, 상기 수평 채널 구조물, 게이트 전극 연결부(127), 상기 수직 게이트 구조물 및 제1 분리 패턴(135) 상에 순차적으로 적층될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 콘택 플러그(300)는 제1 기판(100)의 제3 영역(III) 상에 형성되어 절연 패턴(115), 제1 층간 절연 패턴(130) 및 제2 및 제3 층간 절연막들(190, 290)을 관통하여 각 패드들(122)의 상면에 접촉할 수 있으며, 제2 콘택 플러그(310)는 제1 기판(100)의 제2 영역(II) 상에 형성되어 제2 및 제3 층간 절연막들(190, 290)을 관통하여 각 제2 게이트 전극들(180)의 상면에 접촉할 수 있다.
제1 및 제2 배선들(330, 340)은 제4 층간 절연막(320)을 관통하여 제1 및 제2 콘택 플러그들(300, 310)의 상면들에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 배선(330)은 제1 기판(100)의 제3 영역(III) 상에서 제3 방향(D3)으로 연장될 수 있다.
제1 비아(350)는 제1 기판(100)의 제1 영역(I) 상에 형성되어 제3 및 제4 층간 절연막들(290, 320)을 관통하여 각 캐핑막들(280)의 상면에 접촉할 수 있다.
제2 비아(370)는 제5 층간 절연막(360)을 관통하여 제2 배선(340)의 상면에 접촉할 수 있다.
한편, 제3 배선(380) 및 상기 제4 배선은 제5 층간 절연막(360)을 관통하여 형성될 수 있다. 일 실시예에 있어서, 제3 배선(380) 및 상기 제4 배선은 제3 방향(D3)으로 배치된 제1 비아들(350) 중 일부와 접촉하도록 제3 방향(D3)을 따라 일정한 거리만큼 연장될 수 있다. 예를 들어, 상기 제4 배선은 각 제1 분리 패턴들(135)에 제3 방향(D3)으로 상대적으로 가깝게 배치된 2개의 제1 비아들(350)에 접촉하여 이들에 연결될 수 있으며, 제3 배선(380)은 각 제1 분리 패턴들(135)에 제3 방향(D3)으로 상대적으로 멀게 배치된 2개의 제1 비아들(350)에 접촉하여 이들에 연결될 수 있다.
제5 배선(400)은 제6 층간 절연막(390)을 관통하여 제2 비아(370)의 상면에 접촉할 수 있다. 일 실시예에 있어서, 제5 배선(400)은 제1 기판(100)의 제2 및 제3 영역들(III) 상에 형성되어 제3 방향(D3)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제6 배선(410)은 제1 기판(100)의 제1 영역(I) 상에서 제3 방향(D3)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제6 배선들(410)은 제3 방향(D3)으로 배치된 복수의 제3 배선들(380)에 공통적으로 접촉하여 이들에 연결되거나, 혹은 제3 방향(D3)으로 배치된 복수의 상기 제4 배선들에 공통적으로 접촉하여 이들에 연결될 수 있다. 예시적인 실시예들에 있어서, 각 제6 배선들(410)은 상기 반도체 장치의 비트 라인 역할을 수행할 수 있다.
제1 및 제2 콘택 플러그들(300, 310), 제1 내지 제3 배선들(330, 340, 380), 상기 제4 배선, 제5 및 제6 배선들(400, 410), 및 제1 및 제2 비아들(350, 370)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
상기 반도체 장치에서, 프로그램 및 소거 동작의 기본 단위인 블록은 제1 기판(100) 상에서 제2 방향(D2)으로 연장되어 상기 제1 게이트 구조물들 및 상기 수평 채널 구조물들을 분리시키는 제1 분리 패턴들(135)에 의해 정의될 수 있다. 이때, 제1 분리 패턴들(135)은 제3 방향(D3)으로 연장되어 각 층들에 형성된 수평 채널들(165)에 공통적으로 연결되는 게이트 전극 연결부(127)는 분리시키지 않을 수 있다.
이에 따라, 제1 콘택 플러그(300)를 통해 제1 배선(330)으로부터 각 패드들(122)에 전기적 신호가 인가되면, 상기 전기적 신호는 각 패드들(122)에 연결된 게이트 전극 연결부(127)를 통해 동일한 층에 형성되어 제3 방향(D3)으로 배치된 제1 게이트 전극들(125)에 공통적으로 인가될 수 있다. 즉, 상기 전기적 신호는 제3 방향(D3)으로 배치된 복수의 블록들에 공통적으로 인가될 수 있다.
하지만 예시적인 실시예들에 있어서, 동일한 층에 형성되어 제3 방향(D3)으로 배치된 각 제1 게이트 전극들(125)과 게이트 전극 연결부(127) 사이에는 수평 채널(165)이 형성될 수 있으며, 이는 수평 채널(165)을 관통하는 상기 수직 게이트 구조물과 함께 블록 선택 트랜지스터를 형성하여, 상기 복수의 블록들 중에서 일부의 블록에만 상기 전기적 신호가 선택적으로 인가될 수 있도록 할 수 있다.
이때, 수평 채널(165)은 상기 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 수평 채널(165)의 제2 방향(D2)으로의 양 측들에 각각 형성된 제1 게이트 전극(125) 및 게이트 전극 연결부(127)는 상기 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 게이트 전극(125), 수평 채널(165) 및 게이트 전극 연결부(127)는 제2 방향(D2)으로 예를 들어, P-N-P형 접합 혹은 N-P-N형 접합을 형성할 수 있다. 따라서 제1 게이트 전극(125) 및 게이트 전극 연결부(127)는 상기 블록 선택 트랜지스터의 소스/드레인 역할을 수행할 수 있다.
예를 들어, 제1 콘택 플러그(300)를 통해 제1 배선(330)으로부터 각 패드들(122)에 제1 전압이 인가되고, 제2 콘택 플러그(310), 제2 배선(340) 및 제2 비아(370)를 통해 제5 배선(400)으로부터 상기 수직 게이트 구조물에 포함된 제2 게이트 전극(180)에 제2 전압이 인가되는 경우에, 상기 제1 및 제2 전압들의 차이가 상기 블록 선택 트랜지스터의 임계 전압보다 높으면 상기 블록 선택 트랜지스터가 턴-온되어 이에 포함된 제1 게이트 전극(125)으로 전압이 인가될 수 있으며, 상기 제1 및 제2 전압들의 차이가 상기 블록 선택 트랜지스터의 임계 전압보다 높지 않으면 상기 블록 선택 트랜지스터가 턴-온되지 못하여 이에 포함된 제1 게이트 전극(125)으로 전압이 인가되지 않을 수 있다. 이와 같은 방법으로, 비록 복수의 블록들에 포함된 제1 게이트 전극들(125) 및 수평 채널들(165)이 게이트 전극 연결부(127)에 의해 서로 전기적으로 연결되더라도, 상기 블록들 중 일부의 블록에만 전기적 신호를 선택적으로 인가할 수 있다.
도 6 내지 도 28은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 10, 12, 14, 17, 19, 21, 23, 25 및 27은 평면도들이고, 도 는 7, 9, 11, 13, 15-16, 18, 20, 22, 24, 26 및 28은 단면도들이다.
이때, 도 7, 9 및 11은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 13, 15, 16, 18, 20 및 22는 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이며, 도 24, 26 및 28은 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이다. 한편, 도 6 내지 도 28은 도 1의 X 영역에 대한 도면들이다.
도 6 및 7을 참조하면, 제1 기판(100) 상에 절연막(110) 및 제1 게이트 전극막(120)을 교대로 반복적으로 적층하여 몰드막을 형성할 수 있다.
절연막(110) 및 제1 게이트 전극막(120)은 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극막(120)은 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
이하에서는 제1 게이트 전극막(120) 및 이의 바로 위에 형성되어 이와 한 쌍을 이루는 절연막(110)을 함께 계단층으로 정의한다. 이에 따라, 상기 몰드막은 제1 방향(D1)을 따라 적층된 복수의 계단층들을 포함할 수 있다. 상기 몰드막에서, 최상층 제1 게이트 전극막(120) 상에는 이와 쌍을 이루는 절연막(110)이 형성되지 않을 수 있다.
도 8 및 9를 참조하면, 예를 들어, 포토레지스트 패턴을 사용하는 건식 식각 공정을 통해, 상기 몰드막에서 제1 기판(100)의 제3 영역(III) 상에 형성된 부분을 부분적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 몰드막에서 하층에서 상층으로 갈수록 제1 기판(100)의 제3 영역(III) 상에 형성된 부분들의 제거되는 양이 점차 증가할 수 있으며, 제1 기판(100)의 제3 영역(III) 상에 잔류하는 상기 몰드막 부분은 하층에서 상층으로 갈수록 점차 감소할 수 있다.
이에 따라, 제1 기판(100)의 제3 영역(III) 상에 형성된 상기 몰드막 부분은 제3 방향(D3)으로 배열된 계단들을 포함하는 계단 형상을 가질 수 있다. 이때, 상부 계단층들에 의해 제1 방향(D1)으로 오버랩되지 않는 각 계단층들 부분, 즉 각 계단들에 포함된 제1 게이트 전극막(120) 부분은 패드(122)로 지칭할 수 있다.
일 실시예에 있어서, 상기 몰드막에서 제1 기판(100)의 제3 영역(III) 상에 형성된 최하층 계단층 부분, 즉 최하층 제1 게이트 전극막(120) 부분은 부분적으로 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 계단들은 제1 기판(100)의 제3 영역(III) 상에 형성된 상기 몰드막 부분 전체에 형성되지는 않으며, 상기 건식 식각 공정 시, 제1 기판(100)의 제2 영역(II)에 인접한 상기 몰드막 부분에는 상기 계단들이 형성되지 않을 수 있다.
도 10 및 11을 참조하면, 상기 몰드막을 커버하는 제1 층간 절연막을 제1 기판(100) 상에 형성하고, 상기 몰드막의 상면이 노출될 때까지 상기 제1 층간 절연막에 대해 평탄화 공정을 수행할 수 있으며, 이에 따라 상기 몰드막에 포함된 상기 계단들을 커버하는 제1 층간 절연 패턴(130)이 형성될 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 상기 몰드막 부분을 관통하여 제1 기판(100)의 상면을 노출시키는 제1 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구는 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 개구는 제1 기판(100)의 제2 영역(II)에 인접한 제1 기판(100)의 제3 영역(III) 일부까지 연장될 수도 있으나, 상기 계단들, 즉 패드들(122)까지 연장되지는 않을 수 있다.
상기 제1 개구들이 형성됨에 따라서, 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 제1 게이트 전극막(120) 부분은 각각이 제2 방향(D2)으로 연장되고 제3 방향(D3)을 따라 서로 이격된 복수의 제1 게이트 전극들(125)로 분리될 수 있다.
한편, 제1 기판(100)의 제3 영역(III) 상에 잔류하는 제1 게이트 전극막(120) 부분은 게이트 전극 연결부(127)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 게이트 전극 연결부(127)는 제3 방향(D3)으로 연장되어, 제3 방향(D3)으로 배치된 제1 게이트 전극들(125)과 공통적으로 접촉하여 이들은 전기적으로 연결시킬 수 있다. 또한, 게이트 전극 연결부(127)는 제1 게이트 전극막(120)의 제2 방향(D2)으로의 말단부에 형성된 패드(122)와 접촉하여 이에 전기적으로 연결될 수 있다.
한편, 상기 제1 개구들이 형성됨에 따라서, 상기 몰드막에 포함된 절연막(110)은 절연 패턴(115)으로 변환될 수 있다.
이후, 상기 제1 개구 내에 제1 분리 패턴(135)을 형성할 수 있다. 제1 분리 패턴(135)은 상기 몰드막 및 제1 층간 절연 패턴(130) 상에 상기 제1 개구를 채우는 제1 분리막을 형성한 후, 상기 몰드막의 상면이 노출될 때까지 평탄화 공정을 수행함으로써 형성될 수 있다.
도 12 및 13을 참조하면, 제1 기판(100)의 제2 영역(II) 상에 형성된 상기 몰드막 부분을 부분적으로 제거하여, 제1 기판(100)의 상면을 노출시키는 제2 개구(140)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(140)는 제1 기판(100)의 제2 영역(II) 상에서 제3 방향(D3)으로 서로 이웃하는 제1 분리 패턴들(135) 사이에 형성될 수 있으며, 이들의 측벽을 노출시키지는 않을 수 있다.
제2 개구(140)가 형성됨에 따라서, 상기 몰드막에 포함된 제1 게이트 전극(125)의 측벽이 노출될 수 있다.
도 14 및 15를 참조하면, 예를 들어, 습식 식각 공정을 수행하여, 제2 개구(140)에 의해 노출된 제1 게이트 전극(125) 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정에 의해서 제1 기판(100)의 제2 영역(II) 상에서 제3 방향(D3)으로 서로 이웃하는 제1 분리 패턴들(135) 사이에 형성된 제1 게이트 전극(125) 부분이 제거될 수 있으며, 이에 따라 각 제1 분리 패턴들(135)의 측벽을 노출시키는 갭(150)이 형성될 수 있다.
상기 습식 식각 공정에 의해서, 제1 게이트 전극(125)은 제1 기판(100)의 제1 영역(I) 상에만 잔류할 수 있으며, 제1 기판(100)의 제3 영역(III) 상에 형성된 게이트 전극 연결부(127)와는 분리될 수 있다.
도 16을 참조하면, 제1 기판(100) 상에 갭(150)을 채우는 수평 채널막(160)을 형성할 수 있다.
수평 채널막(160)은 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해, 상기 몰드막, 제1 층간 절연 패턴(130) 및 제1 분리 패턴(135) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 수평 채널막(160)은 상기 제1 도전형과 반대 도전형인 제2 도전형의 불술문이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
도 17 및 18을 참조하면, 수평 채널막(160)을 부분적으로 제거하여, 각 갭들(150) 내에 수평 채널(165)을 형성할 수 있다.
일 실시예에 있어서, 수평 채널막(160) 상에 희생막을 형성하고, 제1 층간 절연 패턴(130) 및 제1 분리 패턴(135)의 상면이 노출될 때까지 상기 희생막 및 수평 채널막(160)에 대해 평탄화 공정을 수행할 수 있다.
상기 희생막은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있으며, 이후 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거될 수 있다.
이후, 제2 개구(140) 내에 형성된 수평 채널막(160) 부분을 예를 들어, 건식 식각 공정을 통해 제거할 수 있다.
이와는 달리, 상기 희생막을 형성하지 않고, 예를 들어, 습식 식각 공정을 통해 수평 채널막(160)을 부분적으로 제거할 수도 있다.
각 갭들(150) 내에 형성되는 수평 채널(165)은 제1 기판(100)의 제2 영역(II) 상에 형성되어 제1 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 전극(125)과 제1 기판(100)의 제3 영역(III) 상에 형성된 게이트 전극 연결부(127)와 접촉할 수 있다. 이에 따라, 제1 기판(100)의 제1 영역(I) 상에 형성된 제1 게이트 전극(125)과 제1 기판(100)의 제3 영역(III) 상에 형성된 게이트 전극 연결부(127)는 수평 채널(165)을 통해 서로 전기적으로 연결될 수 있다.
이하에서는, 절연 패턴(115), 제1 게이트 전극(125), 게이트 전극 연결부(127) 및 패드(122)를 포함하는 상기 몰드막 및 수평 채널(165)을 함께 몰드로 지칭하기로 한다.
도 19 및 20을 참조하면, 제2 개구(140)의 측벽에 게이트 절연 패턴(170)을 형성할 수 있다.
예시적인 실시예들에 있어서, 게이트 절연 패턴(170)은 상기 몰드, 제1 층간 절연 패턴(130) 및 제1 분리 패턴(135)이 형성된 제1 기판(100) 상에 게이트 절연막을 형성한 후, 이에 대해 이방성 식각 공정을 수행하여 형성될 수 있다.
도 21 및 22를 참조하면, 제2 개구(140)의 나머지 부분을 채우는 제2 게이트 전극(180)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 전극(180)은 상기 몰드, 제1 층간 절연 패턴(130), 제1 분리 패턴(135) 및 게이트 절연 패턴(170) 이 형성된 제1 기판(100) 상에 제2 게이트 전극막을 형성한 후, 상기 몰드, 제1 층간 절연 패턴(130), 제1 분리 패턴(135) 및 게이트 절연 패턴(170)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 전극(180)은 제1 방향(D1)으로 연장될 수 있으며, 게이트 절연 패턴(170)과 함께 수직 게이트 구조물을 형성할 수 있다. 상기 수직 게이트 구조물은 상기 몰드를 제1 방향(D1)으로 관통할 수 있다.
도 23 및 24를 참조하면, 상기 몰드, 상기 수직 게이트 구조물, 제1 층간 절연 패턴(130) 및 제1 분리 패턴(135)이 형성된 제1 기판(100) 상에 제2 층간 절연막(190)을 형성한 후, 제1 기판(100)의 제1 영역(I) 상에서 제2 층간 절연막(190), 및 상기 몰드에 포함된 제1 전극들(125) 및 절연 패턴들(115)을 관통하여 제1 기판(100)의 상면을 노출시키는 제3 개구(200)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 개구(200)는 제1 기판(100)의 제1 영역(I) 상에서, 제3 방향(D3)을 따라 서로 이웃하는 제1 분리 패턴들(135) 사이에 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 25 및 26을 참조하면, 제3 개구(200) 내에 메모리 채널 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 개구(200)에 의해 노출된 제1 기판(100) 상에 반도체 패턴(210)을 형성하고, 반도체 패턴(210)의 가장자리 상면 및 제3 개구(200)의 측벽에 전하 저장 구조물(250)을 형성한 후, 반도체 패턴(210)의 중앙부 상면 및 전하 저장 구조물(250)의 내측벽에 수직 채널(260)을 형성하고, 수직 채널(260) 상에 제3 개구(200)의 부분을 채우는 매립 패턴(270)을 형성할 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴(210)은 제3 개구(200)에 의해 노출된 제1 기판(100)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수 있다.
전하 저장 구조물(250)은 반도체 패턴(210)의 상면, 제3 개구(200)의 측벽 및 제2 층간 절연막(190) 상에 전하 저장 구조물 막을 형성하고, 상기 전하 저장 구조물 막 상에 희생 스페이서 막을 형성한 후, 상기 희생 스페이서 막을 이방성 식각하여 제3 개구(200) 내에 희생 스페이서를 형성하고, 상기 희생 스페이서를 식각 마스크로 사용하는 식각 공정을 수행함으로써, 제3 개구(200)의 측벽 및 반도체 패턴(210)의 가장자리 상면에 형성될 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250)은 제3 개구(200)의 측벽으로부터 제1 기판(100)의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 블로킹 패턴(220), 전하 저장 패턴(230) 및 터널 절연 패턴(240)을 포함할 수 있다.
상기 희생 스페이서 막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 이후 제거될 수 있다.
수직 채널(260) 및 매립 패턴(270)은 반도체 패턴(210)의 중앙부 상면, 전하 저장 구조물(250)의 내측벽 및 제2 층간 절연막(190)의 상면에 수직 채널막을 형성하고, 상기 수직 채널막 상에 제3 개구(200)의 나머지 부분을 채우는 매립막을 형성한 후, 제2 층간 절연막(190)의 상면이 노출될 때까지 상기 매립막 및 상기 수직 채널막에 대해 평탄화 공정을 수행함으로써 형성될 수 있다.
이후, 매립 패턴(270) 및 수직 채널(260)의 상부를 제거하여 리세스를 형성하고, 상기 리세스 내에 캐핑막(280)을 형성할 수 있다.
제3 개구(200) 내에 형성된 반도체 패턴(210) 및 수직 채널(260)은 함께 수직 채널 구조물을 형성할 수 있으며, 상기 수직 채널 구조물, 전하 저장 구조물(250), 매립 패턴(270) 및 캐핑막(280)은 함께 상기 메모리 채널 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 채널 구조물은 제1 기판(100)의 제1 영역(I) 상에서 상기 몰드를 제1 방향(D1)으로 관통하는 필라(pillar) 형상을 가질 수 있으며, 제3 방향(D3)으로 서로 이웃하는 제1 분리 패턴들(135) 사이에서 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 27 및 28을 참조하면, 제2 층간 절연막(190) 및 상기 메모리 채널 구조물 상에 제3 층간 절연막(290)을 형성하고, 제2 및 제3 층간 절연막들(190, 290), 제1 층간 절연 패턴(130) 및 절연 패턴(115)을 관통하여 각 층들에 형성된 패드(122)의 상면에 접촉하는 제1 콘택 플러그(300), 및 제2 및 제3 층간 절연막들(190, 290)을 관통하여 제2 게이트 전극(180)의 상면에 접촉하는 제2 콘택 플러그(310)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(300)는 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성되어, 제1 기판(100)의 제3 영역(III) 상에서 제3 방향(D3)을 따라 배열된 패드들(122) 상에 각각 형성될 수 있다. 또한, 제2 콘택 플러그(310)는 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성되어, 제1 기판(100)의 제2 영역(II) 상에서 제3 방향(D3)을 따라 배열된 제2 게이트 전극들(180) 상에 각각 형성될 수 있다.
다시 도 1 내지 도 5를 참조하면, 제3 층간 절연막(290) 및 제1 및 제2 콘택 플러그들(300, 310) 상에 제4 층간 절연막(320)을 형성하고, 이를 관통하여 제1 및 제2 콘택 플러그들(300, 310)의 상면에 각각 접촉하는 제1 및 제2 배선들(330, 340), 및 제3 및 제4 층간 절연막들(290, 320)을 관통하여 캐핑막(280)의 상면에 접촉하는 제1 비아(350)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(330)은 제1 기판(100)의 제3 영역(III) 상에서 제3 방향(D3)으로 연장될 수 있다.
이후, 제4 층간 절연막(320), 제1 및 제2 배선들(330, 340) 및 제1 비아(350) 상에 제5 층간 절연막(360)을 형성하고, 이를 관통하여 제2 배선(340)의 상면에 접촉하는 제2 비아(370) 및 제1 비아(350)의 상면에 접촉하는 제3 배선(380) 및 제4 배선(도시되지 않음)을 형성할 수 있다.
일 실시예에 있어서, 제3 배선(380) 및 상기 제4 배선은 제3 방향(D3)으로 배치된 제1 비아들(350) 중 일부와 접촉하도록 제3 방향(D3)을 따라 일정한 거리만큼 연장될 수 있다. 예를 들어, 상기 제4 배선은 각 제1 분리 패턴들(135)에 제3 방향(D3)으로 상대적으로 가깝게 배치된 2개의 제1 비아들(350)에 접촉하여 이들에 연결될 수 있으며, 제3 배선(380)은 각 제1 분리 패턴들(135)에 제3 방향(D3)으로 상대적으로 멀게 배치된 2개의 제1 비아들(350)에 접촉하여 이들에 연결될 수 있다.
이후, 제5 층간 절연막(360), 제2 비아(370), 제3 배선(380) 및 상기 제4 배선 상에 제6 층간 절연막(390)을 형성한 후, 이를 관통하여 제2 비아(370)의 상면에 접촉하는 제5 배선(400), 및 제3 배선(380) 및 상기 제4 배선의 상면에 접촉하는 제6 배선(410)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 배선(400)은 제1 기판(100)의 제2 및 제3 영역들(II, III) 상에서 제2 방향(D3)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제6 배선(410)은 제1 기판(100)의 제1 영역(I) 상에서 제3 방향(D3)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 제6 배선들(410)은 제3 방향(D3)으로 배치된 복수의 제3 배선들(380)에 공통적으로 접촉하여 이들에 연결되거나, 혹은 제3 방향(D3)으로 배치된 복수의 상기 제4 배선들에 공통적으로 접촉하여 이들에 연결될 수 있다.
전술한 공정들을 통해 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 상기 몰드막을 관통하는 제2 개구(140)를 형성하고, 이에 인접한 제1 게이트 전극(125)을 제거하여 갭(150)을 형성한 후, 갭(150)을 채우도록 수평 채널(165)을 형성할 수 있으며, 제2 개구(140)의 나머지 부분을 채우도록 상기 수직 게이트 구조물을 형성할 수 있다. 이에 따라, 상기 수직 게이트 구조물 및 수평 채널(165)을 포함하는 블록 선택 트랜지스터를 용이하게 형성할 수 있다.
도 29 및 30은 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 단면도들로서, 도 5에 대응하는 도면들이다. 상기 각 반도체 장치들은 일부 구성 요소들을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 29를 참조하면, 상기 반도체 장치에 포함된 메모리 채널 구조물은 제1 방향(D1)을 따라 순차적으로 적층된 복수의 부분들을 포함할 수 있으며, 상기 각 부분들의 상기 수평 방향으로의 폭은 하단에서 상단으로 갈수록 점차 증가할 수 있다.
도면 상에서는 예시적으로 상기 메모리 채널 구조물이 제1 방향(D1)을 따라 적층된 2개의 부분들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 메모리 채널 구조물은 임의의 복수의 부분들을 포함할 수 있다. 일 실시예에 있어서, 상기 부분들에 각각 포함된 전하 저장 구조물들(250)은 서로 연결될 수 있으며, 또한 상기 부분들에 각각 포함된 수직 채널들(260) 역시 서로 연결될 수 있다.
도 30을 참조하면, 상기 반도체 장치에 포함된 메모리 채널 구조물은 반도체 패턴(210)을 포함하지 않을 수 있으며, 이에 따라 수직 채널(260)이 제1 기판(100)의 상면에 직접 접촉할 수 있다.
제1 기판(100)의 제1 및 제2 영역들(I, II) 상에는 채널 연결 패턴(450) 및 지지막(440)이 적층될 수 있으며, 지지막(440) 상에 상기 몰드가 형성될 수 있다. 각 채널 연결 패턴(450) 및 지지막(440)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 제1 기판(100)의 제3 영역(III) 상에는 희생 패턴 구조물(430) 및 지지막(440)이 형성될 수 있으며, 지지막(440) 상에 상기 몰드가 형성될 수 있다. 희생 패턴 구조물(430)은 제1 방향(D1)을 따라 순차적으로 적층된 제1 내지 제3 희생 패턴들(400, 410, 420)을 포함할 수 있으며, 이들은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250)은 수직 채널(260)의 외측벽에 형성된 상부와, 제1 기판(100)의 상면 및 수직 채널(260)의 저면에 형성된 하부로 분리될 수 있다. 이에 따라, 채널 연결 패턴(450)은 제1 기판(100)의 제1 영역(I) 상에 형성된 수직 채널들(260) 중에서 동일 블록 내에 형성된 수직 채널들(260)에 공통적으로 접촉하여 이들을 서로 연결시킬 수 있다.
도 31은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 25에 대응하는 도면이다. 상기 반도체 장치는 일부 구성 요소들을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 31을 참조하면, 제1 기판(100)의 제1 및 제2 영역들(I, II) 상에서 각각 제2 방향(D2)으로 연장되고 제3 방향(D3)으로 서로 이웃하는 제1 분리 패턴들(135) 사이에는 제2 분리 패턴(137)이 더 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(137)은 제1 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 기판(100)의 제2 영역(II)에 제2 방향(D2)으로 인접한 제1 기판(100)의 제1 및 제3 영역들(I, III) 상에도 부분적으로 형성될 수도 있다. 이때, 제2 분리 패턴(137)은 제1 분리 패턴(135)과 동일하게, 상기 몰드를 관통하여 제1 기판(100)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(137)은 제1 분리 패턴들(135) 사이에서 하나 혹은 서로 이격되도록 복수 개로 형성될 수 있으며, 도면 상에서는 예시적으로 3개의 제2 분리 패턴들(137)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제1 기판(100)의 제1 영역(I) 상에는 제2 방향(D2)으로 연장되며 제2 분리 패턴(137)과 연결되는 제3 분리 패턴(500)이 추가적으로 형성될 수 있다. 이에 따라, 제2 분리 패턴(137)이 제1 분리 패턴들(135) 사이에서 하나 혹은 복수 개로 형성되므로, 제3 분리 패턴(500) 역시 이에 대응하여 제1 분리 패턴들(135) 사이에서 하나 혹은 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(500)은 제1 및 제2 분리 패턴들(135, 137)과는 달리, 상기 몰드 전체를 관통하여 제1 기판(100)의 상면에 접촉하지 않으며, 상기 몰드의 상부만을 관통할 수 있다. 예를 들어, 제3 분리 패턴(500)은 각 몰드 내에서 SSL 역할을 수행하는 제1 게이트 전극들(125)이 형성된 층에만 형성될 수 있다. 이에 따라, 각 블록들 내에 형성된 상기 SSL들은 제3 분리 패턴(500)에 의해서 제3 방향(D3)으로 서로 분리될 수 있다. 이 경우, 각 블록들은 동일한 층에서 하나의 GSL 및 하나의 워드 라인을 포함하지만, 제3 분리 패턴(500)에 의해서 복수의 SSL들을 포함할 수 있다.
도 32는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 5에 대응하는 도면이다. 상기 반도체 장치는 일부 구성 요소들을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 32를 참조하면, 상기 반도체 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다.
즉, 도 1 내지 도 5를 참조로 설명한 반도체 장치의 하부에는 제2 기판(600) 및 하부 회로 패턴이 더 형성될 수 있으며, 상기 하부 회로 패턴은 예를 들어, 하부 트랜지스터, 하부 콘택 플러그, 하부 비아 및 하부 배선을 포함할 수 있다.
제2 기판(600) 상에는 소자 분리 패턴(610)이 형성될 수 있으며, 소자 분리 패턴(610)이 형성되지 않은 제2 기판(600) 부분에는 액티브 영역(605)이 정의될 수 있다.
예시적으로, 제2 기판(600) 상에는 하부 게이트 구조물(640), 및 이에 인접하는 액티브 영역(605) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(602, 604)을 포함하는 하부 트랜지스터가 형성될 수 있으며, 하부 게이트 구조물(640)은 제2 기판(600) 상에 적층된 하부 게이트 절연 패턴(620) 및 하부 게이트 전극(630)을 포함할 수 있다.
또한 예시적으로, 각 제1 및 제2 불순물 영역들(602, 604) 상에는 하부 콘택 플러그(650) 및 제1 하부 배선(660)이 적층될 수 있으며, 제1 하부 배선(660) 상에는 제1 하부 비아(670), 제2 하부 배선(680), 제2 하부 비아(690) 및 제3 하부 배선(700)이 적층될 수 있다.
한편, 제2 기판(600) 상에는 상기 하부 회로 패턴을 커버하는 제1 하부 층간 절연막(710)이 형성될 수 있으며, 상부의 제1 기판(100)과 접촉할 수 있다.
상기 하부 회로 패턴은 제1 방향(D1)으로 연장되어 제1 기판(100)을 관통하는 관통 전극(도시되지 않음)을 통해 제1 기판(100) 상에 형성된 상기 메모리 셀 혹은 상부 회로 패턴과 전기적으로 연결될 수 있다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 32에 대응하는 도면이다. 상기 반도체 장치는 도 32에 도시된 반도체 장치에서 상부 구조물의 상하가 뒤집히고, 접합 구조물들을 더 포함하는 것을 제외하고는 상기 반도체 장치와 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 이하에서는 상기 접합 구조물에 대해서만 설명하기로 한다.
도 33을 참조하면, 제1 하부 층간 절연막(710) 상에는 제2 및 제3 하부 층간 절연막들(720, 740)이 제1 방향(D1)으로 적층될 수 있다.
제2 하부 층간 절연막(720)에는 이를 관통하는 제1 및 제2 접합 패턴들(732, 734)이 형성될 수 있으며, 제3 하부 층간 절연막(740)에는 이를 관통하는 제3 및 제4 접합 패턴들(752, 754)이 형성될 수 있다. 이때, 제1 및 제3 접합 패턴들(732, 752)은 서로 접촉하여 제1 접합 구조물을 형성할 수 있으며, 제2 및 제4 접합 패턴들(734, 754)은 서로 접촉하여 제2 접합 구조물을 형성할 수 있다.
일 실시예에 있어서, 상기 제2 접합 구조물은 제5 배선(400)과 전기적으로 연결될 수 있으나, 이는 예시적인 것으로서 본 발명의 개념은 이에 한정되지는 않는다.
도 34는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 34를 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 5를 참조로 설명한 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 도면 상에서 제1 구조물(1100F)은 제2 구조물(1100S)의 아래에 배치되어 있으나, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 혹은 위에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 상부 게이트 라인들(UL1, UL2), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함하는 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 35는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 35를 참조하면, 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(Dynamic Random Access Memory: DRAM) 장치(2004)를 포함할 수 있다. 반도체 패키지(2003) 및 DRAM 장치(2004)는 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB, 피씨아이 익스프레스(Peripheral Component Interconnect Express: PCI-Express), 사타(Serial Advanced Technology Attachment: SATA), 유에프에스(Universal Flash Storage: UFS)용 엠-파이(M-Phy) 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 피엠아이씨(Power Management Integrated Circuit: PMIC)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM 장치(2004)는 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM 장치(2004)는 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM 장치(2004)가 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM 장치(2004)를 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 34의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 전극 구조물들(3210), 각 게이트 전극 구조물들(3210)을 관통하는 메모리 채널 구조물들(3220), 및 게이트 전극 구조물들(3210)을 분리시키는 분리 구조물들(3230)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 5를 참조로 설명한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 이와는 달리, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via: TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 36 및 37은 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다. 도 36 및 37은 각각 도 35에 도시된 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 35의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 나타낸다.
도 36을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 기판 바디부(2120), 기판 바디부(2120)의 상면에 배치되는 상부 패드들(2130, 도 35 참조), 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 35에서와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 순차적으로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 전극 구조물(3210), 게이트 전극 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230, 도 35 참조), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드 라인들(WL, 도 34 참조)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 전극 구조물(3210)의 외측에 배치될 수 있으며, 게이트 전극 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210, 도 35 참조)를 더 포함할 수 있다.
도 37을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 회로 배선(4110) 및 제3 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 전극 구조물(4210), 게이트 전극 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(3230, 도 35 참조), 및 메모리 채널 구조물들(4220) 및 게이트 전극 구조물(4210)의 워드 라인들(WL, 도 34 참조)과 각각 전기적으로 연결되는 제4 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제4 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(WL, 도 34 참조)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드 라인들(WL, 도 34 참조)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제3 접합 구조물들(4150) 및 제2 구조물(4200)의 제4 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제3 접합 구조물들(4150) 및 제4 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 입출력 패드(2210, 도 35 참조)를 더 포함할 수 있다.
도 36의 반도체 칩들(2200) 및 도 37의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 36의 반도체 칩들(2200) 및 도 37의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 600: 제1, 제2 기판 110: 절연막
115: 절연 패턴 120: 제1 게이트 전극막
125, 180: 제1, 제2 게이트 전극 130: 제1 층간 절연 패턴
135, 137, 500; 제1 내지 제3 분리 패턴
140, 300: 제2, 제3 개구 150: 갭
160: 수평 채널막 165: 수평 채널
170: 게이트 절연 패턴
190, 290, 320, 360, 390: 제2 내지 제6 층간 절연막
210: 반도체 패턴 220: 블로킹 패턴
230: 전하 저장 패턴 240: 터널 절연 패턴
250: 전하 저장 구조물 260: 수직 채널
270: 매립 패턴 280: 캐핑막
300, 310: 제1, 제2 콘택 플러그
330, 340, 380, 400, 410: 제1, 제2, 제3, 제5, 제6 배선
350, 370: 제1, 제2 비아
400, 410, 420: 제1 내지 제3 희생 패턴
430: 희생 패턴 구조물 440; 지지막
602, 604: 제1, 제2 불순물 영역 605: 액티브 영역
610: 소자 분리 패턴 620: 하부 게이트 절연 패턴
630: 하부 게이트 전극 650: 하부 콘택 플러그
660, 680, 700: 제1 내지 제3 하부 배선
670, 690: 제1, 제2 하부 비아
710, 720, 740: 제1 내지 제3 하부 층간 절연막
732, 734, 752, 754: 제1 내지 제4 접합 패턴

Claims (20)

  1. 기판 상에 절연막, 및 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성하고;
    상기 몰드막을 관통하여 상기 기판의 상면을 노출시키는 개구를 형성하고;
    상기 개구에 인접한 상기 제1 게이트 전극막들 부분을 제거하여 갭들을 형성하고;
    상기 갭들 내에 상기 제1 도전형과 반대 도전형인 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 수평 채널들을 각각 형성하고;
    상기 개구 내에 상기 제1 방향으로 연장되는 수직 게이트 구조물을 형성하고; 그리고
    상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 개구를 형성하기 이전에,
    상기 몰드막을 관통하여 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 서로 이격되는 분리 패턴들을 형성하는 것을 더 포함하며,
    상기 개구는 상기 제3 방향으로 서로 이웃하는 상기 분리 패턴들 사이에 형성되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 갭들을 형성하는 것은 서로 이웃하는 상기 분리 패턴들의 측벽들이 노출되도록 상기 제1 게이트 전극막 부분들을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 개구를 형성하는 것은 상기 각 분리 패턴들의 상기 제2 방향으로의 말단 부분에 인접하도록 상기 개구를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 각 분리 패턴들은 상기 몰드막의 상기 제2 방향으로의 말단부까지는 연장되지 않도록 형성되는 반도체 장치의 제조 방법.
  6. 제2항에 있어서, 상기 개구를 형성하기 이전에, 상기 몰드막의 상기 제2 방향으로의 말단부를 부분적으로 제거하여, 상기 제1 방향으로 적층된 상기 제1 게이트 전극막 및 상기 절연막을 각각 포함하는 계단들이 상기 제3 방향으로 배치되도록 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 계단이 형성된 상기 각 제1 게이트 전극막들의 부분은 패드를 정의하며,
    상기 메모리 채널 구조물을 형성한 이후에,
    상기 패드들의 상면에 각각 접촉하는 제1 콘택 플러그들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 개구는 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성되고, 이에 따라 상기 수직 게이트 구조물은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 메모리 채널 구조물을 형성한 이후에,
    상기 수직 게이트 구조물들의 상면에 각각 접촉하는 제2 콘택 플러그들을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 갭들 내에 상기 수평 채널들을 각각 형성하는 것은,
    상기 갭들의 내부 및 상기 개구의 측벽에 수평 채널막을 형성하고; 그리고
    상기 개구의 측벽에 형성된 상기 수평 채널막 부분을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 기판 상에 절연막 및 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성하고;
    상기 몰드막을 관통하여 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 서로 이격되는 분리 패턴들을 형성하고;
    상기 분리 패턴들 사이에 형성된 상기 각 제1 게이트 전극막의 일부를 수평 채널로 변환시키고;
    상기 수평 채널을 관통하여 상기 제1 방향으로 연장된 수직 게이트 구조물을 형성하고; 그리고
    상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 분리 패턴들 사이에 형성된 상기 각 제1 게이트 전극막의 일부를 상기 수평 채널로 변환시키는 것은,
    상기 몰드막을 관통하는 개구를 형성하고;
    상기 개구에 인접한 상기 각 제1 게이트 전극막들의 부분을 제거하여 갭을 형성하고;
    상기 갭을 채우는 수평 채널막을 상기 개구의 측벽에 형성하고; 그리고
    상기 개구의 측벽에 형성된 상기 수평 채널막 부분을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 분리 패턴들을 형성하기 이전에, 상기 몰드막의 상기 제2 방향으로의 말단부를 부분적으로 제거하여, 상기 제1 방향으로 적층된 상기 제1 게이트 전극막 및 상기 절연막을 각각 포함하는 계단들이 상기 제3 방향으로 배치되도록 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  13. 기판 상에 절연막 및 제1 게이트 전극막을 상기 기판의 상면에 수직한 제1 방향을 따라 교대로 반복적으로 적층하여 몰드막을 형성하고;
    상기 기판 상면에 평행한 제2 방향으로의 상기 몰드막의 말단부를 부분적으로 제거하여, 상기 제1 방향으로 적층된 상기 제1 게이트 전극막 및 상기 절연막을 각각 포함하는 계단들이 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 배치되도록 형성하고;
    상기 몰드막을 관통하여 상기 제2 방향으로 각각 연장되며 상기 제3 방향을 따라 서로 이격되는 분리 패턴들을 형성하고;
    상기 제3 방향으로 서로 이웃하는 상기 분리 패턴들 사이에 형성된 상기 몰드막 부분을 관통하여 상기 기판의 상면을 노출시키는 개구를 형성하고;
    상기 개구에 인접한 상기 제1 게이트 전극막들 부분을 제거하여 상기 분리 패턴들의 측벽을 노출시키는 갭들을 각각 형성하고;
    상기 갭들 내에 수평 채널들을 각각 형성하고;
    상기 개구 내에 상기 제1 방향으로 연장되는 수직 게이트 구조물을 형성하고;
    상기 몰드막을 관통하여 상기 기판 상면에 접촉하는 메모리 채널 구조물을 형성하고; 그리고
    상기 계단이 형성된 상기 제1 게이트 전극막들의 부분들의 상면에 접촉하는 제1 콘택 플러그들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  14. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 게이트 전극들;
    상기 제1 게이트 전극들의 상기 제2 방향으로의 말단들에 각각 접촉하는 수평 채널들;
    상기 수평 채널들에 각각 접촉하는 게이트 전극 연결부들;
    상기 게이트 전극 연결부들에 각각 접촉하는 패드들;
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 수평 채널들을 관통하는 수직 게이트 구조물; 및
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 제1 게이트 전극들을 관통하는 메모리 채널 구조물을 포함하며,
    상기 각 수평 채널들은 상기 수직 게이트 구조물의 측벽을 둘러싸는 반도체 장치.
  15. 제14항에 있어서, 상기 제1 게이트 전극들, 상기 전극 연결부들 및 상기 패드들은 제1 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  16. 제15항에 있어서, 상기 수평 채널들은 상기 제1 도전형의 반대 도전형인 제2 도전형의 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  17. 제14항에 있어서, 상기 제1 방향으로 적층된 상기 제1 게이트 전극들은 제1 게이트 전극 구조물을 형성하며,
    상기 제1 게이트 전극 구조물은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 서로 이격되도록 복수 개로 형성되고, 이에 따라 동일한 높이에서 상기 수평 채널들은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    동일한 높이에서 상기 게이트 전극 연결부는 상기 제3 방향으로 연장되어 상기 제3 방향으로 배치된 상기 수평 채널들에 공통적으로 접촉하는 반도체 장치.
  18. 제17항에 있어서, 상기 패드들은 상기 제3 방향을 따라 계단 형상으로 배치된 반도체 장치.
  19. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 적층되며, 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 게이트 전극들;
    상기 제1 게이트 전극들의 상기 제2 방향으로의 말단들에 각각 접촉하는 수평 채널들;
    상기 수평 채널들에 각각 접촉하는 게이트 전극 연결부들;
    상기 게이트 전극 연결부들에 각각 접촉하는 패드들;
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 수평 채널들을 관통하는 수직 게이트 구조물; 및
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 제1 게이트 전극들을 관통하는 메모리 채널 구조물을 포함하며,
    상기 수직 게이트 구조물의 상면은 상기 제1 게이트 전극들 중에서 최상층에 형성된 제1 게이트 전극의 상면과 동일한 높이에 형성된 반도체 장치.
  20. 제1 내지 제3 영역들을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판의 제1 영역 상에 적층되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 제1 게이트 전극들을 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 제1 게이트 전극 구조물들;
    상기 기판의 제2 영역 상에 형성되어 상기 제1 게이트 전극들의 상기 제2 방향으로의 말단들에 각각 접촉하는 수평 채널들을 포함하며, 상기 제3 방향을 따라 배치된 수평 채널 구조물들;
    상기 기판의 제3 영역 상에 형성되어 상기 제3 방향으로 각각 연장되며, 각각이 상기 제3 방향으로 배치된 상기 수평 채널들에 공통적으로 접촉하는 게이트 전극 연결부들;
    상기 기판의 제3 영역 상에 형성되어 상기 게이트 전극 연결부들에 각각 접촉하는 패드들;
    상기 기판의 제2 영역 상에 형성되어 상기 제1 방향으로 연장되며, 상기 각 수평 채널 구조물들을 관통하는 수직 게이트 구조물;
    상기 기판의 제1 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 각 제1 게이트 전극 구조물들을 관통하는 메모리 채널 구조물들;
    상기 기판 상면에 접촉하고, 상기 기판의 제1 및 제2 영역들 상에서 상기 제2 방향으로 연장되며, 상기 제1 게이트 전극 구조물들 및 상기 수평 채널 구조물들 사이에 형성된 제1 분리 패턴들;
    상기 기판 상면에 접촉하고, 상기 기판의 제2 영역 상에서 상기 제2 방향으로 각각 연장되며, 상기 수평 채널 구조물들 사이에 형성된 제2 분리 패턴들; 및
    상기 기판의 제1 영역 상에서 상기 제2 방향으로 연장되어 상기 제2 분리 패턴들 중 대응하는 제2 분리 패턴과 각각 연결된 제3 분리 패턴들을 포함하며,
    상기 각 제1 분리 패턴들은 상기 메모리 채널 구조물들 사이에 형성되고, 상기 각 제3 분리 패턴들은 상기 메모리 채널 구조물들 중 일부의 상부를 관통하는 반도체 장치.
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