CN103730471B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103730471B
CN103730471B CN201310085518.5A CN201310085518A CN103730471B CN 103730471 B CN103730471 B CN 103730471B CN 201310085518 A CN201310085518 A CN 201310085518A CN 103730471 B CN103730471 B CN 103730471B
Authority
CN
China
Prior art keywords
layer
channel layer
semiconductor devices
channel
pipe gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310085518.5A
Other languages
English (en)
Other versions
CN103730471A (zh
Inventor
李起洪
皮昇浩
宾眞户
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Priority to CN201810948486.XA priority Critical patent/CN109346472A/zh
Publication of CN103730471A publication Critical patent/CN103730471A/zh
Application granted granted Critical
Publication of CN103730471B publication Critical patent/CN103730471B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体器件，所述半导体器件包括：管道栅；字线，所述字线层叠在管道栅上；第一沟道层，所述第一沟道层被配置成穿通字线；以及第二沟道层，所述第二沟道层被形成在管道栅中以将第一沟道层连接，并且具有比第一沟道层高的杂质浓度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年10月16日提交的申请号为10-2012-0114868的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维（3D）非易失性存储器件及其制造方法。
背景技术
非易失性存储器件是一种即使在电源切断时也可以保留其中储存的数据的存储器件。近来，随着存储器单元以单层形成在衬底上的二维（2D）存储器件的集成度的改善已经达到极限，提出了存储器单元层叠在衬底上的三维（3D）非易失性存储器件。
通过在衬底上垂直布置存储串或者在衬底上以“U”形方式布置存储串而层叠存储器单元，来制造3D非易失性存储器件，其中每个存储串包括全部串联连接的漏极选择晶体管、漏极侧存储器单元、管道晶体管、源极侧存储器单元以及源极选择晶体管。
管道晶体管将漏极侧存储器单元与源极侧存储器单元连接。然而，由于管道晶体管位于层叠的漏极侧存储器单元和源极侧存储器单元下方，因此制造管道晶体管困难。尤其，在制造工艺期间，管道晶体管的沟道层可能会被切断，或者阈值电压可能会受到不正确的控制，由此降低存储器件的操作可靠性。
发明内容
本发明涉及一种具有改善的操作可靠性的半导体器件及其制造方法。
本发明的一个方面提供了一种半导体器件，所述半导体器件包括：管道栅；字线，所述字线层叠在管道栅上；第一沟道层，所述第一沟道层被配置成穿通字线；以及第二沟道层，所述第二沟道层形成在管道栅中以将第一沟道层连接，并且具有比第一沟道层更高的杂质浓度。
本发明的另一个方面提供了一种半导体器件，所述半导体器件包括：源极侧存储器单元，所述源极侧存储器单元沿着第一源极侧沟道层层叠；漏极侧存储器单元，所述漏极侧存储器单元沿着第一漏极侧沟道层层叠；以及导电层，所述导电层被配置成将第一源极侧沟道层与第一漏极侧沟道层连接。
本发明的另一方面提供了一种制造半导体器件的方法，所述方法包括以下步骤：通过刻蚀第一导电层来形成沟槽；在沟槽中形成牺牲层；在形成有牺牲层的第一导电层上交替地形成第一材料层和第二材料层；通过刻蚀第一材料层和第二材料层形成沟道孔以与沟槽连接；去除经由沟道孔的底表面暴露出的牺牲层；通过在沟道孔和沟槽中形成沟道层，在沟道孔中形成第一沟道层，并且在沟槽中形成第二沟道层；通过刻蚀沟道孔之间的第一材料层和第二材料层来形成缝隙；以及经由缝隙将杂质注入到第二沟道层中。
附图说明
通过参照附图详细地描述本发明的各种实施例，本发明的以上和其它的特点和优点对于本领域的技术人员将变得更加显然，其中：
图1A至图1D是根据本发明的不同实施例的半导体器件的截面图；
图2A和图2B是说明根据本发明的不同实施例的半导体器件的单元阵列的部分的电路图；
图3A至图3D是根据本发明的一个实施例的用于制造半导体器件的方法的截面图；
图4是根据本发明的另一个实施例的存储系统的框图；以及
图5是根据本发明的另一个实施例的计算系统的框图。
具体实施方式
在下文中，将参照附图更加全面地描述本发明的各种实施例。在附图中，为了清晰起见，对层和区域的厚度以及层和区域之间的间隔进行了夸大处理。在以下说明书中，已知功能或结构如果由于不必要的细节而使本发明模糊，则不进行详细描述。在附图中，每当相同的元件在后续的附图中再次出现时，由相同的附图标记来表示。
图1A至图1D是根据本发明的不同实施例的半导体器件的截面图。
参见图1A，根据本发明的一个实施例的半导体器件包括：管道栅11；字线12，所述字线12层叠在管道栅11上；第一沟道层14，所述第一沟道层14被形成为穿通字线12；以及第二沟道层15，所述第二沟道层15被形成在管道栅11中以与第一沟道层14连接，并且具有比第一沟道层14高的杂质浓度。
第一沟道层14可以用作层叠的存储器单元的沟道层，并且每个第一沟道层14可以由未掺杂的多晶硅层来形成。
第二沟道层15被形成为将相邻的第一沟道层14连接。例如，第二沟道层15将都在第一沟道层14内的彼此相邻的第一漏极侧沟道层和第一源极侧沟道层的下部连接。
第二沟道层15可以包括与第一沟道层接触的第一区15A和设置在第一区15A之间的第二区15B，并且第二沟道层15可以由掺杂的多晶硅层形成。第二沟道层15A包括比第一沟道层14中的杂质更高浓度的杂质，并且第二区15B可以包括比在第一区15A中的杂质更高浓度的杂质。例如，第一区15A可以不包括杂质，而第二区15B可以包括N型或P型杂质。作为另一个实例，第一区15A可以包括低浓度的N型或P型杂质，而第二区15B可以包括高浓度的N型或P型杂质。
第一沟道层14和第二沟道层15每个可以具有管形状，并且共同地形成开放的中心区域。第一沟道层14和第二沟道层15的开放中心区域可以用绝缘层18来填充。
管道栅11被形成为包围第二沟道层15。例如，管道栅11可以被形成为包围第二沟道层15的上表面、侧表面以及下表面中的全部或一些。管道栅11可以由导电层例如多晶硅层形成。
半导体器件还可以包括包围第一沟道层14和第二沟道层15的第一存储层16。第一存储层16可以包括设置在第一沟道层14和第二沟道层15与字线12之中的隧道绝缘层、电荷储存层以及电荷阻挡层中的全部或一些。电荷储存层可以包括用于储存电荷的浮栅（例如，浮栅）、用于捕获电荷的陷阱层（例如，氮化物层）以及纳米点中的至少一种。半导体器件可以包括相变材料层来替换电荷储存层。
半导体器件还可以包括设置在第一存储层16与字线12之间并且包围字线12的上表面和下表面的第二存储层17。第二存储层17可以包括隧道绝缘层、电荷储存层以及电荷阻挡层中的全部或一些。例如，第二存储层17可以包括通过层叠氧化物层和高k电介质材料层而获得的电荷阻挡层。
半导体器件还可以包括第一缝隙S1，所述第一缝隙S1穿通字线12和交替地层叠在字线12之间的层间绝缘层13。第一缝隙S1被设置在沟道孔之间，并且在第二沟道层15的第二区15B之上。第一缝隙S1可以被形成到使得经由第一缝隙S1暴露出管道栅11的表面的深度，或者使得管道栅11的上表面被过刻蚀（over-etch）的深度。然后，用绝缘层19来填充第一缝隙S1。
参见图1B，根据本发明的另一个实施例的半导体器件包括第一沟道层14和第二沟道层15，所述第一沟道层14和第二沟道层15每个采用柱体形状方式——整个区域包括不开放的中心区域——来形成。图1B的半导体器件的其它结构与图1A所示的半导体器件的结构大体相似。
参见图1C，根据本发明的另一个实施例的半导体器件包括：管道栅11，所述管道栅11包围第二沟道层15的侧表面和下表面。与图1A中所描述的实施例相比的区别特点是，在包围第二沟道层15的上表面的管道栅11上形成有虚设管道栅20。
在图1C中，管道栅11可以由导电层例如掺杂的多晶硅层形成，并且虚设管道栅20可以由非导电层例如未掺杂的多晶硅层形成。由于虚设管道栅20由非导电层形成，所以仅管道栅11实质起栅的作用。虚设管道栅20可以在第一缝隙S1的刻蚀期间用作刻蚀阻挡层。
字线12和层间绝缘层13交替地层叠在虚设管道栅上。尽管图1C示出层间绝缘层13和字线12顺序并交替地层叠在管道栅11上，但是字线12和层间绝缘层13可以顺序并交替地层叠在虚设管道栅20上。当字线12中的一个直接层叠在虚设管道栅20上时，可以在虚设管道栅20与字线12之间设置第二存储层17以起层间绝缘层的作用。
图1C的半导体器件的其它结构与图1A所示的半导体器件的结构大体相似。
参见图1D，在根据本发明的另一个实施例的半导体器件中，在第二沟道层15的第一区15A和第二区15B中所包括的杂质都具有相同的浓度。
例如，第一区15A和第二区15B每个包括低浓度的N型或P型杂质。在这种情况下，管道晶体管的阈值电压降低，以改善在编程/擦除操作期间可能会发生的阈值电压的变化。
作为另一个实例，第一区15A和第二区15B每个可以包括高浓度的杂质。在这种情况下，第二沟道层15呈现出导电属性，因而保持相邻的第一漏极侧沟道层14和第一源极侧沟道层14对之间的连接性。换言之，管道晶体管保持导通。
当第二沟道层15呈现出导电属性时，第一漏极侧沟道层14和第一源极侧沟道层14对保持连接，并且随后管道栅11可以用绝缘层来替换。
如上所述，由于在第二沟道层15中的杂质可以比在第一沟道层14中的杂质浓度更高，所以管道晶体管的阈值电压可以降低，以改善在编程/擦除操作期间可能会发生的阈值电压的变化。此外，第二沟道层15的第二区15B由于其中的高浓度杂质而被配置成具有导电属性，使得即使当第二沟道层15的一些部分聚集以防止在半导体器件的制造期间均匀地形成第二沟道层15时，电流也可以容易地流经第二沟道层15的第二区15B。
图2A和图2B是说明根据本发明的不同实施例的半导体器件的单元阵列的部分的电路图。
参见图2A和图2B，根据本发明的实施例的半导体器件包括采用U形状方式布置的存储串。每个存储串包括：全部串联连接的至少一个漏极选择晶体管DST、漏极侧存储器单元D_MC、管道晶体管P_Tr和D_PTr（或管道晶体管S_PTr）、源极侧存储器单元S_MC以及至少一个源极选择晶体管SST。
漏极侧存储器单元D_MC是——沿着经由如图1A至1D中的一个所示的一个第二沟道层15连接的第一沟道层对14之中的第一漏极侧沟道层14——层叠的存储器单元。源极侧存储器单元S_MC是沿着其它的第一源极侧沟道层14层叠的存储器单元。
如图2A所示，一个存储串可以包括多个管道晶体管D_PTr和S_PTr。
在以上参照图1A至图1C中的一个所描述的半导体器件的情况下，在第二沟道层15的第二区域15B中的杂质可以比在第一区15A中的杂质浓度高。尤其，当第二区15B包括高浓度杂质时，第二区15B具有导电属性。此外，第二沟道层15的第一区15A包括低浓度的杂质或不包括杂质，并且具有半导体属性。
因而，与第一漏极侧沟道层14连接的第一区15A包括漏极侧管道晶体管D_PTr，而与第一源极侧沟道层14连接的第一区15A包括源极侧管道晶体管S_PTr。漏极侧管道晶体管D_PTr的第一区沟道层和源极侧管道晶体管S_PTr的第一区沟道层经由第二区导电层连接。此外，漏极侧管道晶体管D_PTr和源极侧管道晶体管S_PTr共用图1A至图1D中所示的管道栅11作为栅电极，并且被同时控制。
如图2B所示，一个存储串可以包括一个导通的管道晶体管P_Tr。
在以上参照图1D描述的半导体器件的情况下，第二沟道层15的第一区15A和第二区15B可以包括高浓度的杂质。在这种情况下，整个第二沟道层15具有导电属性。因而，管道晶体管P_Tr保持导通。
图3A至图3D是根据本发明的另一个实施例的制造半导体器件的方法的截面图。
参见图3A，形成用于管道栅的第一导电层31，然后刻蚀第一导电层31以形成沟槽T。随后，用牺牲层32来大体填充沟槽T。例如，牺牲层32可以包括氮化物层和氮化钛层中的至少一个。
然后，在具有填充有牺牲层32的沟槽T的第一导电层31上形成用于管道栅的第二导电层33。可替选地，可以形成用于虚设管道栅的非导电层来替代用于管道栅的第二导电层33。例如，用于虚设管道栅的非导电层可以由未掺杂的多晶硅层来形成。
在用于管道栅的第二导电层33上交替地形成第一材料层34和第二材料层35。形成第一材料层34，以形成字线或用于选择线的导电层。第二材料层35被形成为将层叠的导电层彼此隔离。例如，在用于管道栅的第二导电层33上首先形成第二材料层35，并且在第二材料层35上形成第二材料层34。作为另一个实例，在用于虚设管道栅的非导电层上形成第一材料层34，并且在第一材料层34上形成第二材料层35。
第一材料层34和第二材料层35由相对于彼此具有高刻蚀选择性的材料形成。例如，第一材料层34每个可以由导电层例如多晶硅层形成，而第二材料层35每个可以由绝缘层例如氧化物层形成。作为另一个实例，第一材料层34每个可以由导电层例如掺杂的多晶硅层或掺杂的非晶硅层形成，而第二材料层35每个可以由牺牲层例如未掺杂的多晶硅层或未掺杂的非晶硅层形成。作为另一个实例，第一材料层34每个可以由牺牲层例如氮化物层来形成，而第二材料层35每个可以由绝缘层例如氧化物层来形成。
然后，刻蚀第一材料层34和第二材料层35以形成与沟槽T连接的沟道孔H。例如，形成沟道孔H，使得每个沟槽T与一对沟道孔H连接。
参见图3B，去除经由沟道孔H的底表面暴露出的牺牲层32。随后，沿着沟槽T和沟道孔H的内表面形成第一存储层36。例如，第一存储层36包括电荷储存层、隧道绝缘层以及可选择的电荷阻挡层。
在第一存储层36上形成沟道层37。沟道层37可以由多晶硅层等来形成。形成在沟道孔H中的沟道层37的部分用作选择晶体管或存储器单元的第一沟道层37A，并且形成在沟槽T中的沟道层37的部分用作管道晶体管的第二沟道层37B。
可替选地，可以采用中心区域开放的管形状方式来形成沟道层37，或者采用整体区域的中心区域不开放的柱体形状方式来形成沟道层37。沟道层37的开放的中心区域可以用绝缘层38来填充。
刻蚀第一材料层34和第二材料层35以形成第一缝隙S1。第一缝隙S1被形成为将形成在一个存储串中的源极侧存储器单元和漏极侧存储器单元的栅电极彼此隔离。因而，第一缝隙S1位于沟道孔H之间，并且具体地，在第二沟道层37B之上。第一缝隙S1被形成到使得经由第一缝隙S1暴露出用于管道栅的第二导电层33的表面的深度。在这种情况下，可利用过刻蚀工艺来刻蚀第一缝隙S1，使得第二导电层33的一部分被刻蚀。
参见图3C，如箭头所示，经由第一缝隙S1注入杂质。例如，杂质可以是N型或P型杂质。可以利用等离子体掺杂或离子注入工艺来执行杂质的注入。在这种情况下，将杂质注入到位于第一缝隙S1的底表面的第二沟道层37B中，并且可以根据杂质注入工艺的条件来控制杂质注入的深度和浓度。
例如，利用离子注入工艺将杂质注入到第二沟道层37B的第二区37BB中。可以采用高浓度或低浓度将杂质注入到第二沟道层37B的第二区37BB中。在这种情况下，第二沟道层37B包括由未掺杂的多晶硅层形成的第一区37BA，以及由包含高浓度杂质或低浓度杂质的多晶硅层形成的第二区37BB。
作为另一个实例，利用离子注入工艺将杂质注入到第二沟道层37B的第二区37BB中，并且利用热处理工艺将注入到第二区37BB中的杂质扩散到第一区37BA中。在这种情况下，第二沟道层37B包括含有低浓度杂质的第一区37BA和含有高浓度杂质的第二区37BB。另外，第二沟道层37B包括第一区37BA和第二区37BB，所述第一区37BA和第二区37BB每个包含低浓度杂质或高浓度杂质。
参见图3D，刻蚀第一材料层34和第二材料层35以形成第二缝隙S2。将第二缝隙S2形成到经由第二缝隙S2完全地暴露出第一材料层34的深度。
然后，去除经由第一缝隙S1和第二缝隙S2暴露出的第一材料层34，以形成每个被导电层41填充的凹陷区。层叠的导电层41之中的至少一个最上面的导电层41可以用作选择线，而其它的导电层41可以用作字线。在这种情况下，在用导电层41填充每个凹陷区之前，还可以在凹陷区中形成第二存储层40。第二存储层40每个可以包括电荷阻挡层。
用绝缘层39来填充第一缝隙S1，且用绝缘层42来填充第二缝隙S2。尽管利用单独的工艺来形成第一缝隙S1和第二缝隙S2，但是它们可以同时形成。第二缝隙S2可以用绝缘层来填充，并且可以对所得结构执行杂质注入工艺。另外，在通过形成第一缝隙S1和第二缝隙S2来用导电层41替换第一材料层34之后，可以经由第一缝隙S1注入杂质。
可以根据用来形成第一材料层34和第二材料层35的材料来部分地改变上述工艺。具体地，可以部分地改变在形成第二缝隙S2之后的工艺。
例如，当第一材料层34由导电层形成，而第二材料层35由层间绝缘层形成时，在形成第二缝隙S2之后，可以将第二缝隙S2中暴露出的第一材料层34硅化，然后在缝隙S2中形成绝缘层42。
作为另一个实例，当第一材料层34由导电层形成，而第二材料层35由牺牲层形成时，去除第二缝隙S2中暴露出的第二材料层35以形成凹陷区。将第二缝隙S2中暴露出的第一材料层34硅化，并且在凹陷区和第二缝隙S2中形成绝缘层42。
根据上述工艺，通过经由第一缝隙S1将杂质注入到第二沟道层37B中，可以容易地控制管道晶体管的阈值电压。具体地，由于第二沟道层37B的第二区37BB被配置成具有导电属性，所以与第二沟道层37B的第二区37BB相对应的管道晶体管的部分可以保持导通。因而，即使如果第二沟道层37B在半导体器件的制造期间聚集，第一沟道层37A也可以经由具有导电属性的第二区37BB而容易连接。
图4是根据本发明的一个实施例的存储系统100的框图。
参见图4，存储系统100包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120可以具有如在本发明的实施例中描述的结构，或者呈现为包括多个快闪存储器芯片的多芯片封装。
存储器控制器110被配置成控制非易失性存储器件120，并且可以包括静态随机存取存储器（SRAM）111、中央处理单元（CPU）112、主机接口113、纠错码（ECC）单元114以及存储器接口115。SRAM111用作CPU112的操作存储器。CPU112执行整体控制操作以在存储器控制器110与非易失性存储器件120之间交换数据。主机接口113包括与存储系统100连接的主机的数据交换协议。ECC114单元检测并纠正从非易失性存储器件120中读取的数据中的错误。存储器接口115与非易失性存储器件120接口。存储器控制器110还可以包括被配置成储存用于与主机接口的码数据的只读存储器（ROM）等。
具有上述结构的存储系统100可以是结合非易失性存储器件120和存储器控制器110的存储卡或固态盘（SSD）。例如，如果存储系统100是SSD，则存储器控制器110可以经由各种接口协议，例如，通用串行总线（USB）、多媒体卡（MMC）、外围组件互连快递（PCI-E）、串行高级技术附件（SATA）、并行高级技术附件（PATA）、小型计算机系统接口（SCSI）、加强型小型设备接口（ESDI）以及电子集成驱动器（IDE）中的一种与主机通信。
图5是根据本发明的一个实施例的计算系统200的框图。
参见图5，计算系统200可以包括经由系统总线260连接的CPU220、随机存取存储器（RAM）230、用户接口240、调制解调器250以及存储系统210。尽管未示出，但当计算系统200是移动设备时，计算系统200还可以包括用于供应操作电压到计算系统200的电池、应用芯片组、照相机图像处理器（CIS）以及移动动态随机存取存储器（DRAM）。
存储系统210可以包括如参照图4所描述的非易失性存储器212和存储器控制器211。
如上所述，通过降低管道晶体管的阈值电压可以改善在编程/擦除过程期间会发生的阈值电压的变化。此外，可以通过将管道晶体管保持在导通状态来改善单元电流。
在附图和说明书中，已经公开了本发明的各种实施例，尽管利用了特定的实施例，但是它们仅是一般性和说明性的意义，并非出于限制的目的。对于本发明的范围，将在所附权利要求中陈列。因此，对于本领域的技术人员将理解的是在不脱离如所附权利要求所限定的本发明的精神和范围的情况下可以在形式和细节上进行各种改变。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：管道栅；多个字线，所述多个字线层叠在所述管道栅上；多个第一沟道层，所述多个第一沟道层被配置成穿通所述字线；以及第二沟道层，所述第二沟道层被形成在所述管道栅中以将所述多个第一沟道层连接，并且具有比所述多个第一沟道层高的杂质浓度。
技术方案2.如技术方案1所述的半导体器件，其中，所述多个第一沟道层每个都包括未掺杂的多晶硅层，以及所述第二沟道层包括掺杂的多晶硅层。
技术方案3.如技术方案2所述的半导体器件，其中，所述第二沟道层包括N型多晶硅层或P型多晶硅层。
技术方案4.如技术方案1所述的半导体器件，其中，所述第二沟道层包括：多个第一区，所述多个第一区与所述多个第一沟道层接触；以及第二区，所述第二区被设置在所述多个第一区之间，并且具有比所述多个第一区高的杂质浓度。
技术方案5.如技术方案4所述的半导体器件，其中，所述多个第一区每个都包括低浓度的N型杂质或P型杂质，以及，所述第二区包括高浓度的N型杂质或P型杂质。
技术方案6.如技术方案4所述的半导体器件，其中，所述多个第一区具有半导体属性，以及，所述第二区具有导电属性。
技术方案7.如技术方案1所述的半导体器件，其中，所述第二沟道层具有导电属性。
技术方案8.如技术方案1所述的半导体器件，还包括缝隙，所述缝隙被配置成穿通所述字线，并且被设置在所述第二沟道层之上。
技术方案9.如技术方案1所述的半导体器件，其中，所述管道栅被配置成包围所述第二沟道层的侧表面和下表面。
技术方案10.如技术方案9所述的半导体器件，还包括虚设管道栅，所述虚设管道栅被形成在所述管道栅上，并且被配置成包围所述第二沟道层的上表面。
技术方案11.如技术方案10所述的半导体器件，其中，所述虚设管道栅包括未掺杂的多晶硅层。
技术方案12.如技术方案1所述的半导体器件，其中，所述管道栅被配置成包围所述第二沟道层的上表面、侧表面以及下表面。
技术方案13.一种半导体器件，包括：源极侧存储器单元，所述源极侧存储器单元沿着第一源极侧沟道层层叠；漏极侧存储器单元，所述漏极侧存储器单元沿着第一漏极侧沟道层层叠；以及，导电层，所述导电层被配置成将所述第一源极侧沟道层与所述第一漏极侧沟道层连接。
技术方案14.如技术方案13所述的半导体器件，还包括：
源极侧管道晶体管，所述源极侧管道晶体管连接在所述源极侧存储器单元与所述导电层之间；以及，漏极侧管道晶体管，所述漏极侧管道晶体管连接在所述漏极侧存储器单元与所述导电层之间。
技术方案15.如技术方案14所述的半导体器件，其中，所述源极侧管道晶体管和所述漏极侧管道晶体管包括具有比所述第一源极侧沟道层和所述第一漏极侧沟道层更高的杂质浓度的第二沟道层。
技术方案16.一种制造半导体器件的方法，包括以下步骤：通过刻蚀第一导电层来形成沟槽；
在所述沟槽中形成牺牲层；在形成有所述牺牲层的所述第一导电层上交替地形成第一材料层和第二材料层；形成穿通所述第一材料层和所述第二材料层并且与所述沟槽连接的沟道孔；去除经由所述沟道孔的底表面暴露出的所述牺牲层；在所述沟道孔和所述沟槽中形成沟道层，其中，所述沟道层包括形成在所述沟道孔中的第一沟道层和形成在所述沟槽中的第二沟道层；形成穿通所述沟道孔之间的所述第一材料层和所述第二材料层的缝隙；以及，经由所述缝隙将杂质注入到所述第二沟道层中。
技术方案17.如技术方案16所述的方法，其中，所述沟道层包括未掺杂的多晶硅层。
技术方案18.如技术方案16所述的方法，其中，所述杂质是N型杂质或P型杂质。
技术方案19.如技术方案16所述的方法，还包括：在掺杂所述杂质之后，执行热处理工艺。
技术方案20.如技术方案1所述的半导体器件，还包括第一存储层，所述第一存储层包括设置在所述第一沟道层和所述第二沟道层以及字线之中的隧道绝缘层、电荷储存层以及电荷阻挡层中的全部或一些。

Claims (18)

1.一种半导体器件，包括：
管道栅；
多个字线，所述多个字线层叠在所述管道栅上；
多个第一沟道层，所述多个第一沟道层被配置成穿通所述字线；以及
第二沟道层，所述第二沟道层被形成在所述管道栅中以将所述多个第一沟道层连接，并且具有比所述多个第一沟道层高的杂质浓度。
2.如权利要求1所述的半导体器件，其中，所述多个第一沟道层每个都包括未掺杂的多晶硅层，以及
所述第二沟道层包括掺杂的多晶硅层。
3.如权利要求2所述的半导体器件，其中，所述第二沟道层包括N型多晶硅层或P型多晶硅层。
4.如权利要求1所述的半导体器件，其中，所述第二沟道层包括：
多个第一区，所述多个第一区与所述多个第一沟道层接触；以及
第二区，所述第二区被设置在所述多个第一区之间，并且具有比所述多个第一区高的杂质浓度。
5.如权利要求4所述的半导体器件，其中，所述多个第一区每个都包括低浓度的N型杂质或P型杂质，以及
所述第二区包括高浓度的N型杂质或P型杂质。
6.如权利要求4所述的半导体器件，其中，所述多个第一区具有半导体属性，以及
所述第二区具有导电属性。
7.如权利要求1所述的半导体器件，其中，所述第二沟道层具有导电属性。
8.如权利要求1所述的半导体器件，还包括缝隙，所述缝隙被配置成穿通所述字线，并且被设置在所述第二沟道层之上。
9.如权利要求1所述的半导体器件，其中，所述管道栅被配置成包围所述第二沟道层的侧表面和下表面。
10.如权利要求9所述的半导体器件，还包括虚设管道栅，所述虚设管道栅被形成在所述管道栅上，并且被配置成包围所述第二沟道层的上表面。
11.如权利要求10所述的半导体器件，其中，所述虚设管道栅包括未掺杂的多晶硅层。
12.如权利要求1所述的半导体器件，其中，所述管道栅被配置成包围所述第二沟道层的上表面、侧表面以及下表面。
13.如权利要求1所述的半导体器件，还包括第一存储层，所述第一存储层包括设置在所述多个第一沟道层和所述第二沟道层与字线之间的隧道绝缘层、电荷储存层以及电荷阻挡层中的全部或一些。
14.一种半导体器件，包括：
源极侧存储器单元，所述源极侧存储器单元沿着第一源极侧沟道层层叠；
漏极侧存储器单元，所述漏极侧存储器单元沿着第一漏极侧沟道层层叠；
导电层，所述导电层被配置成将所述第一源极侧沟道层与所述第一漏极侧沟道层连接；
源极侧管道晶体管，所述源极侧管道晶体管连接在所述源极侧存储器单元与所述导电层之间；以及
漏极侧管道晶体管，所述漏极侧管道晶体管连接在所述漏极侧存储器单元与所述导电层之间，
其中，所述源极侧管道晶体管和所述漏极侧管道晶体管包括具有比所述第一源极侧沟道层和所述第一漏极侧沟道层更高的杂质浓度的第二沟道层。
15.一种制造半导体器件的方法，包括以下步骤：
通过刻蚀第一导电层来形成沟槽；
在所述沟槽中形成牺牲层；
在形成有所述牺牲层的所述第一导电层上交替地形成第一材料层和第二材料层；
形成穿通所述第一材料层和所述第二材料层并且与所述沟槽连接的沟道孔；
去除经由所述沟道孔的底表面暴露出的所述牺牲层；
在所述沟道孔和所述沟槽中形成沟道层，其中，所述沟道层包括形成在所述沟道孔中的第一沟道层和形成在所述沟槽中的第二沟道层；
形成穿通所述沟道孔之间的所述第一材料层和所述第二材料层的缝隙；以及，
经由所述缝隙将杂质注入到所述第二沟道层中。
16.如权利要求15所述的方法，其中，所述沟道层包括未掺杂的多晶硅层。
17.如权利要求15所述的方法，其中，所述杂质是N型杂质或P型杂质。
18.如权利要求15所述的方法，还包括：在掺杂所述杂质之后，执行热处理工艺。
CN201310085518.5A 2012-10-16 2013-03-18 半导体器件及其制造方法 Active CN103730471B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810948486.XA CN109346472A (zh) 2012-10-16 2013-03-18 半导体器件及其制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2012-0114868 2012-10-16
KR1020120114868A KR20140048653A (ko) 2012-10-16 2012-10-16 반도체 장치 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201810948486.XA Division CN109346472A (zh) 2012-10-16 2013-03-18 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103730471A CN103730471A (zh) 2014-04-16
CN103730471B true CN103730471B (zh) 2018-09-21

Family

ID=50454485

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201810948486.XA Pending CN109346472A (zh) 2012-10-16 2013-03-18 半导体器件及其制造方法
CN201310085518.5A Active CN103730471B (zh) 2012-10-16 2013-03-18 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201810948486.XA Pending CN109346472A (zh) 2012-10-16 2013-03-18 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US9269719B2 (zh)
KR (1) KR20140048653A (zh)
CN (2) CN109346472A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150067811A (ko) 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
EP3158588A4 (en) * 2014-06-23 2018-01-17 Intel Corporation Techniques for forming vertical transistor architectures
KR20160025842A (ko) 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102594494B1 (ko) * 2016-02-17 2023-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN109037318B (zh) * 2018-07-26 2019-12-13 长江存储科技有限责任公司 三维存储器件及其制造方法
US10714491B2 (en) * 2018-08-16 2020-07-14 Macronix International Co., Ltd. Memory device and manufacturing method thereof
CN109473440B (zh) * 2018-10-26 2020-09-11 长江存储科技有限责任公司 半导体器件沟道层的制备方法及半导体器件
KR20210106670A (ko) * 2020-02-21 2021-08-31 삼성전자주식회사 수직형 메모리 장치
CN113471212B (zh) * 2021-06-30 2022-05-03 长江存储科技有限责任公司 一种存储装置及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213183A (zh) * 1997-09-10 1999-04-07 日本电气株式会社 一种阈值电压电平设定方法
KR20110093312A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN102184740A (zh) * 2011-01-31 2011-09-14 清华大学 垂直折叠式存储器阵列结构
CN102263108A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 非易失性存储器件及其制造方法
CN102655153A (zh) * 2011-03-04 2012-09-05 海力士半导体有限公司 非易失性存储器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091075B2 (en) * 2004-07-09 2006-08-15 Atmel Corporation Fabrication of an EEPROM cell with SiGe source/drain regions
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101524823B1 (ko) * 2009-01-05 2015-06-01 삼성전자주식회사 3차원 반도체 소자
JP5330027B2 (ja) * 2009-02-25 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
KR20120043475A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치의 제조 방법
KR101149619B1 (ko) * 2010-11-19 2012-05-25 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130044713A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
TW201528439A (zh) * 2013-10-07 2015-07-16 Conversant Intellectual Property Man Inc 用於非揮發性半導體記憶體裝置具有可製造選擇閘極的胞元陣列

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213183A (zh) * 1997-09-10 1999-04-07 日本电气株式会社 一种阈值电压电平设定方法
KR20110093312A (ko) * 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN102263108A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 非易失性存储器件及其制造方法
CN102184740A (zh) * 2011-01-31 2011-09-14 清华大学 垂直折叠式存储器阵列结构
CN102655153A (zh) * 2011-03-04 2012-09-05 海力士半导体有限公司 非易失性存储器件及其制造方法

Also Published As

Publication number Publication date
CN109346472A (zh) 2019-02-15
US9269719B2 (en) 2016-02-23
CN103730471A (zh) 2014-04-16
US20140103417A1 (en) 2014-04-17
KR20140048653A (ko) 2014-04-24

Similar Documents

Publication Publication Date Title
CN103730471B (zh) 半导体器件及其制造方法
CN104952873B (zh) 半导体器件及其制造方法
CN103915398B (zh) 半导体器件及其制造方法
CN103811497B (zh) 半导体器件及其制造方法
CN109148472A (zh) 半导体装置及其制造方法
US8969162B2 (en) Three-dimensional semiconductor device and method for fabricating the same
KR101749056B1 (ko) 3차원 반도체 장치
US8110834B2 (en) Three-dimensional semiconductor devices including select gate patterns having different work function from cell gate patterns
CN103165619B (zh) 半导体器件的电容器和寄存器、存储系统及制造方法
CN103456737B (zh) 半导体器件及其制造方法
CN104979351B (zh) 半导体装置及其制造方法
CN103165618B (zh) 三维非易失性存储器件、存储系统及其制造方法
US11322517B2 (en) Semiconductor device and manufacturing method thereof
US20120139027A1 (en) Vertical structure non-volatile memory devices including impurity providing layer
KR20170139331A (ko) 반도체 장치 및 그 제조 방법
CN103165620B (zh) 三维非易失性存储器件、存储系统及其制造方法
KR20170029795A (ko) 비휘발성 메모리 장치 및 그의 제조 방법
CN104916646A (zh) 半导体器件及其制造方法
KR20130089076A (ko) 반도체 장치 및 그 제조 방법
US10770474B2 (en) Manufacturing method of semiconductor device
KR20140020558A (ko) 반도체 장치 및 그 제조 방법
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
US20220320025A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
CN1828900A (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
KR20140020145A (ko) 불휘발성 메모리 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant