CN103811497B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，所述半导体器件包括：第一导电层；至少一个第一缝隙，所述至少一个第一缝隙穿过第一导电层，并且被配置成以存储块为单位来划分第一导电层；第二导电层，所述第二导电层层叠在第一导电层上；以及第二缝隙，所述第二缝隙在与第一缝隙不同的位置穿过第二导电层，并且被配置成以存储块为单位来划分第二导电层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年11月14日提交的申请号为10-2012-0128765的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使电源停止供应也能保留储存的数据。近来，由于二维非易失性存储器件（存储器单元以单层形成在硅衬底上）的集成度的增强存在限制，所以已经研发了三维非易失性存储器件（存储器单元垂直地层叠在硅衬底上）。
三维非易失性存储器件通过设置具有线形或U形的存储串来层叠存储器单元。然而，由于层叠字线的工艺的难度水平高，所以存在层叠材料变得倾斜或者导电材料保留在不期望的区域上等等的问题。
发明内容
本发明的实施例提供一种可以更容易地制造的半导体器件及其制造方法。
根据本发明的一个实施例的半导体器件可以包括：第一导电层；一个或更多个第一缝隙，所述一个或更多个第一缝隙穿过第一导电层，并且被配置成以存储块为单位来划分第一导电层；第二导电层，所述第二导电层层叠在第一导电层上；以及第二缝隙，所述第二缝隙在与第一缝隙不同的位置穿过第二导电层，并且被配置成以存储块为单位来划分第二导电层。
根据本发明的一个实施例的半导体器件可以包括：第一源极层；至少一个第一缝隙，所述至少一个第一缝隙穿过第一源极层，并且被配置成以存储块为单位来划分第一源极层；导电层，所述导电层层叠在第一源极层上；以及一个或更多个第二缝隙，所述一个或更多个第二缝隙在与第一缝隙不同的位置穿过第二导电层，并且被配置成以存储块为单位来划分导电层。
根据本发明的一个实施例的制造半导体器件的方法可以包括以下步骤：形成穿过第一导电层的至少一个第一缝隙，第一缝隙以存储块为单位来划分第一导电层；在第一缝隙中形成第一绝缘层；在第一导电层上依次地形成第一材料层和第二材料层；以及形成穿过第一材料层和第二材料层的至少一个第二缝隙，第二缝隙在与第一缝隙不同的位置以存储块为单位来划分第一材料层和第二材料层。
本发明可以降低制造半导体器件的工艺的难度水平，并且可以增强半导体器件的可靠性。
附图说明
通过结合附图参照以下详细的描述，本发明的以上和其他的特点和优点将变得明显，其中：
图1A和图1B是说明根据本发明的一个实施例的半导体器件的布局和截面的示图；
图2A是说明根据本发明的第一实施例的半导体器件的截面图；
图2B是说明根据本发明的第二实施例的半导体器件的截面图；
图2C是说明根据本发明的第三实施例的半导体器件的截面图；
图2D是说明根据本发明的第四实施例的半导体器件的截面图；
图3A至图8B是说明制造根据本发明的第一实施例的半导体存储器件的方法的示图；
图9A和图9B是说明根据本发明的第一实施例的半导体器件的源极层的立体图；
图10A至图10G是说明根据本发明的第一实施例的半导体器件的布局的示图；
图11是说明根据本发明的一个实施例的存储系统的框图；
图12是说明根据本发明的一个实施例的计算系统的示图。
具体实施方式
在下文中，将参照附图更详细地描述本发明的优选实施例。尽管参照本发明的若干说明性的实施例来描述实施例，但是应当理解的是，本领域技术人员可以设计出的大量其他的变型和实施例将落入本公开原理的精神和范围内。
图1A和图1B是说明根据本发明的一个实施例的半导体器件的布局和截面的示图。为了便于描述，图1A仅示出相邻的存储块之间的边界。
在图1A和图1B中，本实施例的半导体器件可以包括第一导电层11以及依次层叠的第二导电层13和层间电介质层14。另外，半导体器件还可以包括：至少一个第一缝隙SL1，所述至少一个第一缝隙SL1用于穿过第一导电层11而以存储块MB1、MB2为单位来划分第一导电层11；第一绝缘层12，所述第一绝缘层12填充在第一缝隙SL1中；一个或更多个第二缝隙SL2，所述一个或更多个第二缝隙SL2用于穿过第二导电层13而以存储块MB1、MB2为单位来划分第二导电层13；以及第二绝缘层15，所述第二绝缘层15填充在第二缝隙SL2中。
这里，第一导电层11可以是管道栅（pipe gate），至少一个最上面的第二导电层13可以是选择线，其他的第二导电层13可以是字线。在其他的实施例中，第一导电层11可以是源极层，至少一个最上面的第二导电层13可以是上选择线，至少一个最下面的第二导电层13可以是下选择线，其他的第二导电层13可以是字线。
在以上结构中，第一导电层11和第二导电层13通过位置不同的第一缝隙SL1和第二缝隙SL2而以存储块MB1、MB2为单位被划分，第二导电层13位于第一导电层11之上。尤其，位于第一存储块MB1和第二存储块MB2的边界处的第一缝隙SL1和第二缝隙SL2彼此错开。即，第一缝隙SL1和第二缝隙SL2不重叠。
图2A是说明根据本发明的第一实施例的半导体器件的截面图。
在图2A中，本实施例的半导体器件可以包括：衬底20；绝缘层21，所述绝缘层21形成在衬底20上；第一源极层S1，所述第一源极层S1形成在绝缘层21上；至少一个第二源极层S2，所述至少一个第二源极层S2形成在第一源极层S1中；导电层23，所述导电层23层叠在第一源极层S1上；沟道层CH，所述沟道层CH穿过导电层23与第二源极层S2连接；存储器层M，所述存储器层M包围沟道层CH和第二源极层S2的外表面；以及一个或更多个第三源极层S3，所述一个或更多个第三源极层S3穿过第二源极层S2和存储器层M与第一源极层S1连接。第三源极层S3形成在第二源极层S2中。
层间电介质层24形成在层叠的导电层23之间。沟道层CH可以具有沟道层CH的中间区域开放的管结构，或者具有沟道层CH被某种材料完全填充的柱体结构。在沟道层CH具有管结构的情况下，开放的中间区域用绝缘层28来填充。
第一源极层S1和第二源极层S2可以用掺杂的多晶硅层形成，第三源极层S3可以用诸如钨等的金属层来形成。即，源极层的一部分用金属层形成，因而源极电阻可以减小。
至少一个最上面的导电层23可以是上选择线，至少一个最下面的导电层23可以是下选择线，其他的导电层23可以是字线。结果，可以垂直地设置存储串，并且存储器件的集成度可以增强。
存储器层可以包括隧道绝缘层、电荷储存层以及电荷阻挡层，或者包括这些层中的一些。这里，电荷储存层可以包括诸如多晶硅层等的浮栅、诸如氮化物层等的陷阱层以及纳米点这几种中的一种或更多种。浮栅储存电荷，陷阱层捕获电荷。存储器层可以包括取代电荷储存层的相变材料层。
半导体器件还可以包括位于上述存储器层和导电层23之间并且包围导电层23的上表面和下表面的新的存储器层（未示出）。这里，所述新的存储器层可以包括隧道绝缘层、电荷储存层以及电荷阻挡层，或者包括这些层中的一些。所述新的存储器层中的电荷阻挡层可以是氧化物层和具有高介电常数的材料层的叠层。
半导体器件还可以包括穿过第一源极层S1的第一缝隙SL1和穿过导电层23和层间电介质层24的第二缝隙SL2。这里，第一缝隙SL1以存储块MB1、MB2为单位来划分第一源极层S1，第二缝隙SL2以存储块MB1、MB2为单位来划分导电层23。第一缝隙SL1和第二缝隙SL2位于相邻的存储块MB1和MB2的边界处，并且每个被设置在不同的位置上以不重叠。第一缝隙SL1和第二缝隙SL2分别用绝缘层22和绝缘层25来填充。
半导体器件还可以包括至少一个第三缝隙SL3，所述至少一个第三缝隙SL3位于相应存储块MB1和MB2的单元区中，第三缝隙SL3具有穿通第二缝隙S2和存储器层M的深度。这里，第三缝隙SL3可以位于共用一个第二源极层S2的沟道层CH之间，并且可以具有暴露出第一源极层S1的深度。第三缝隙SL3的下部区域被第三源极层S3填充，第三缝隙SL3的其他区域用绝缘层26来填充。
半导体器件还可以包括一个或更多个第四缝隙SL4，所述一个或更多个第四缝隙SL4位于相应存储块MB1和MB2的单元区中，第四缝隙SL4具有穿通导电层23的深度。这里，第四缝隙SL4可以位于不共用第二源极层S2的沟道层CH之间，并且具有暴露出第一源极层S1的深度。第四缝隙SL4用绝缘层27来填充。
半导体器件还可以包括位于相应存储块MB1和MB2的接触区中的第五缝隙（未示出）。这里，第五缝隙可以具有线形、包括至少一个突出部分的线形、“c”形、“c”形及具有至少一个突出部分的线形这些形状中的一种或更多种，或者具有这些形状的组合。第五缝隙用绝缘层来填充。
图2B是说明根据本发明的第二实施例的半导体器件的截面图。在下文中，将省略与图2A相同或相似的描述。
在图2B中，本实施例的半导体器件可以包括：衬底20；绝缘层21，所述绝缘层21形成在衬底20上；第一导电层C，所述第一导电层C形成在绝缘层21上；绝缘层29，所述绝缘层29形成在第一导电层C上；以及第二导电层23，所述第二导电层23层叠在绝缘层29上。半导体器件还可以包括：第一源极层S1，所述第一源极层S1形成在绝缘层29中；沟道层CH，所述沟道层CH穿过第二导电层23与第一源极层S1连接；第二源极层S2，所述第二源极层S2形成在第一源极层S1中；以及存储器层M，所述存储器层M包围沟道层CH和第一源极层S1的外表面。
半导体器件还可以包括穿过第一导电层C的第一缝隙SL1和穿过第二导电层23、层间电介质层24和绝缘层29的第二缝隙SL2。
这里，第一导电层C用作在形成第二缝隙SL2时的刻蚀停止层。形成在半导体器件的外围电路区中的第一导电层C用作晶体管（未示出）的栅电极。例如，在包括单元区和外围电路区的衬底20上顺序地形成绝缘层21和第一导电层C。随后，通过刻蚀第一导电层C来形成第一缝隙SL1。结果，在外围电路区中形成晶体管的栅电极，在单元区中的第一导电层C以存储块MB1、MB2为单位被划分。
第一源极层S1沿着形成在绝缘层29中的沟槽的内表面形成。在第三缝隙SL3具有穿通所述沟槽的深度的情况下，绝缘层29可以经由第一源极层S1和存储器层M与第二源极层S2接触。
图2C是说明根据本发明的第三实施例的半导体器件的截面图。在下文中，将省略与图2A和图2B相同或相似的描述。
在图2C中，本实施例的半导体器件可以包括：源极层S；导电层23，所述导电层23依次地层叠在源极层S上；沟道层CH，所述沟道层CH穿过导电层23与源极层S连接；以及存储器层M，所述存储器层M包围沟道层CH的外表面。
这里，源极层S可以通过将杂质注入到衬底20中来形成，或者利用额外的导电层来形成。层间电介质层24位于层叠的导电层23之间，具有管结构的沟道层23的开放的中间区域用绝缘层28来填充。至少一个最上面的导电层23可以是上选择线，至少一个最下面的导电层23可以是下选择线，其他的导电层23可以是字线。
半导体器件还可以包括穿过源极层S的第一缝隙SL1和穿过导电层23和层间电介质层24的第二缝隙SL2。这里，第一缝隙SL1和第二缝隙SL2分别用绝缘层22和绝缘层25来填充。
图2D是说明根据本发明的第四实施例的半导体器件的截面图。在下文中，将省略与图2A至图2C相同或相似的描述。
在图2D中，本实施例的半导体器件可以包括：衬底20；绝缘层21，所述绝缘层21形成在衬底20上；管道栅PG，所述管道栅PG形成在绝缘层21上；导电层23，所述导电层23层叠在管道栅PG上；沟道层CH，所述沟道层CH穿过导电层23；以及存储器层M，所述存储器层M包围沟道层CH的外表面。半导体器件还可以包括形成在管道栅PG上的保护层（未示出）。这里，保护层可以是多晶硅层。
沟道层CH可以包括形成在管道栅PG中的管道沟道层和与管道沟道层连接的垂直沟道层。沟道层CH可以根据与管道沟道层连接的垂直沟道层的数目而大体具有U形、W形等。
至少一个最上面的导电层23可以是选择线，其他的导电层23可以是字线。结果，存储串可以具有诸如U形等的三维结构，所以存储器件的集成度可以增强。
半导体器件还可以包括穿过管道栅PG的第一缝隙SL1和穿过导电层23和层间电介质层24的第二缝隙SL2。这里，第一缝隙SL1以存储块MB1、MB2为单位来划分管道栅PG，第二缝隙SL2以存储块MB1、MB2为单位来划分导电层23。第一缝隙SL1和第二缝隙SL2分别用绝缘层22和绝缘层25来填充。
半导体器件还可以包括至少一个第四缝隙SL4，所述至少一个第四缝隙SL4位于相应存储块MB1、MB2的单元区中，具体地位于共用一个管道沟道层的垂直沟道层之间。这里，第四缝隙SL4可以具有穿通导电层23的深度。第四缝隙SL4用绝缘层27来填充。
图3A至图8B是说明制造根据本发明的第一实施例的半导体存储器件的方法的示图。附图中的（A）示出布局，附图中的（B）示出截面。在下文中，将省略与图2A至图2D相同或相似的描述。
在图3A和图3B中，在衬底30上形成绝缘层31，然后在绝缘层31上形成导电层。这里，绝缘层31将第一源极层32与衬底30电分离，并且可以用氧化物层来形成。导电层可以是掺入杂质的多晶硅层，例如，掺入N型或P型杂质的多晶硅层。导电层可以是管道栅或源极层。在下文中，假设导电层是第一源极层32。
随后，通过刻蚀第一源极层32来形成沟槽T。每个沟槽T限定要在随后的工艺中形成第二源极层和第三源极层的区域，并且位于相应存储块MB1和MB2的单元区C中。这里，存储块MB1和MB2中的每个包括单元区C和位于单元区两侧或一侧的接触区CT1和CT2。单元区C表示要形成存储器单元的区域，接触区CT1和CT2表示层叠的字线或选择线的接触焊盘所在的区域。
每个沟槽T可以用岛形、线形或它们的组合来形成。在附图中，沟槽T具有包括线沟槽和与线沟槽连接的岛沟槽的梯子形状。
接着，在每个沟槽T中形成牺牲层33。在一个实施例中，牺牲层33可以由氮化硅SiN层或氮化钛TiN层制成。
随后，通过刻蚀第一源极层32来形成用于暴露出绝缘层31的一个或更多个第一缝隙SL1。第一缝隙SL1位于相邻的第一存储块MB1和第二存储块MB2的边界处，并且以存储块MB1、MB2为单位来划分第一源极层32。接着，用绝缘层34来填充第一缝隙SL1。在一个实施例中，绝缘层34可以是氧化物层等。
可以在用绝缘层34填充第一缝隙SL1之后形成沟槽T。
在图4A和图4B中，在填充有绝缘层34的第一源极层32上依次地形成第一材料层35和第二材料层36。使用第一材料层35来形成用于字线或选择线的导电层，第二材料层将层叠的导电层分开。第一材料层35的厚度可以根据第一材料层35的用途而变化，用于选择线的第一材料层35的厚度可以具有大体等于或大于用于字线的第一材料层35的厚度。
利用具有高刻蚀选择性的材料来形成第一材料层35和第二材料层36。在一个实施例中，第一材料层35可以用诸如多晶硅层等的导电层来形成，第二材料层36可以用诸如氧化物层等的绝缘层来形成。在其他的实施例中，第一材料层35可以用诸如掺杂的多晶硅层、掺杂的非晶硅层等的导电层来形成，第二材料层36可以用诸如未掺杂的多晶硅层、未掺杂的非晶硅层等的牺牲层来形成。在其他的实施例中，第一材料层35可以用诸如氮化物层等的牺牲层来形成，第二材料层36可以用诸如氧化物层等的绝缘层来形成。
在下文中，假设第一材料层35用牺牲层来形成，第二材料层36用绝缘层来形成。
随后，通过刻蚀第一材料层35和第二材料层36来形成与沟槽T连接的沟道孔H。这里，沟道孔H的宽度可以在沟道孔H的下部变窄。沟道孔H可以利用矩阵形状来设置，或者错开地设置。为了便于描述，图4A和图4B示出位于同一截面上的四个沟道孔H。与每个沟槽T连接的沟道孔H的数目可以根据存储器件的集成度而改变。
接着，在去除暴露在沟道孔H的下表面的牺牲层33之后，沿着沟槽T和沟道孔H的内表面形成存储器层37。存储器层37用于储存数据，并且可以包括电荷阻挡层、电荷储存层以及隧道绝缘层、或者这些层中的一部分。
随后，在存储器层37上形成半导体层38。例如，半导体层38可以用未掺入杂质的多晶硅层形成。
由于沟道孔H的宽度在沟道孔H的下部变窄，所以沟槽T和沟道孔H的连接部分在沟槽T被半导体层38完全填充之前被完全封闭。因此，在沟槽T中形成了空的空间。沟道孔H可以不被半导体层38完全填充，沟道孔H的中央区域可以开放。在这种情况下，在半导体层38的开放的中央区域中形成绝缘层39。
在图5A和图5B中，穿过每个沟槽T而形成第三缝隙SL3。例如，通过在刻蚀第一材料层35、第二材料层36、存储器层37以及半导体层38之后深刻蚀第一源极层32的一部分来形成第三缝隙SL3。第三缝隙SL3可以位于沟槽T的中央区域，并且由于其端部的宽度扩大而大体具有I形。
可以在形成第三缝隙SL3时与第三缝隙SL3一起形成相应存储块MB1和MB2的接触区CT1和CT2中的第五缝隙SL5。例如，第五缝隙SL5可以大体具有沿着一个方向延伸的线形。在第一源极层32是用绝缘层形成的情况下，第三缝隙SL3可以被形成为具有与沟槽T连接的深度。
接着，通过经由第三缝隙SL3将杂质掺入沟槽T中的半导体层38来形成第二源极层38B。例如，通过经由等离子体掺杂工艺将N型杂质掺入沟槽T中的半导体层38来形成第二源极层38B。在其他的实例中，在半导体层38上形成掺入杂质的氧化物层，通过经由热处理工艺将氧化物层中的杂质扩散到半导体层38然后去除氧化物层来形成第二源极层38B。结果，半导体层38的形成在沟槽T中的水平区域变成第二源极层38B，而半导体层38的穿过叠层的垂直区域变成沟道层38A。
在图6A和图6B中，在第二源极层38B中和第三缝隙SL3的下部形成第三源极层40。例如，沿着第三缝隙SL3和形成有第二源极层38B的沟槽T的内表面形成阻挡层，并且在阻挡层上形成金属层。接着，通过去除形成在除了第一源极层32和第二源极层38B的内部区域以外的其他区域上的阻挡层和金属层来形成第三源极层40。这里，阻挡层可以是钛Ti层、氮化钛TiN层中的一种，或者是这些层的组合，金属层可以是钨W层。在刻蚀阻挡层和金属层时形成在第三缝隙SL3的下部中的钨层和形成在第二源极层38B中的钨层分离开的情况下，本发明可以通过利用选择性生长工艺生长钨层来再次连接钨层。
随后，在第三缝隙SL3中形成绝缘层41。此时，第五缝隙SL5也可以用绝缘层41来填充。这里，绝缘层41可以是利用高温氧化HTO工艺或高密度等离子体HDP工艺形成的氧化物层，或者是诸如旋涂电介质SOD或聚硅氮烷PSZ的氧化物层。
接着，通过刻蚀第一材料层35和第二材料层36而将接触区CT1和CT2图案化成具有台阶形状，这并未示出。例如，可以将一对第一材料层35和第二材料层36图案化以形成一个阶梯。
如图7A和图7B中所示，通过刻蚀第一材料层35和第二材料层36来形成第二缝隙SL2，第二缝隙SL2以存储块MB1、MB2为单位来划分第一材料层35和第二材料层36。这里，第二缝隙SL2被形成为具有暴露出每个第一材料层35的深度。
第二缝隙SL2位于相邻的存储块MB1和MB2的边界，并且形成在与第一缝隙SL1不同的位置。在绝缘层34暴露在第一缝隙SL1的下表面的情况下，在形成第二缝隙SL2的工艺中绝缘层34可能被刻蚀。因此，在与第一缝隙SL1不同的位置处形成第二缝隙SL2，使得绝缘层34不被刻蚀。
在形成第二缝隙SL2时，也可以在每个存储块MB1和MB2的单元区C中形成一个或更多个第四缝隙SL4。第四缝隙SL4可以位于不共用第二源极层S2的沟道层38A之间，并且可以形成在暴露出每个第一材料层35的深度。
在形成第二缝隙SL2时，还可以在相应存储块MB1和MB2的接触区CT1或CT2中形成至少一个第五缝隙SL5（未示出）。
随后，可以通过刻蚀在第二缝隙SL2和第四缝隙SL4中暴露的第一材料层35来形成第一凹陷区。由于在第三缝隙SL3和第五缝隙SL5被绝缘层41填充的条件下刻蚀第一材料层35，所以可以防止保留的第二材料层36倾斜或坍塌。
接着，在第一凹陷区中形成导电层42。例如，在第二缝隙SL2和第四缝隙SL4中形成导电层42，使得第一凹陷区被导电层42填充，然后通过刻蚀形成在第二缝隙SL2和第四缝隙SL4的内表面上的导电层42而将第一凹陷区中的导电层42分开。
如果第一缝隙SL1和第二缝隙SL2重叠，则在形成第二缝隙SL2的同时第一缝隙SL1中的绝缘层34被刻蚀。因此，导电层42被形成在第一缝隙SL1中，并且形成在第一缝隙SL1中的导电层42未被去除而是保留下来。然而，第一缝隙SL1和第二缝隙SL2位置不同，因而可以防止以上的现象。
随后，在第二缝隙SL2和第四缝隙SL4中形成绝缘层43。另外，可以通过控制沉积条件而在第二缝隙SL2和第四缝隙SL4中形成空气间隙。
还可以在形成导电层42之前在第一凹陷区中形成包括电荷阻挡层等的存储器层。另外，还可以在形成第二缝隙SL2时形成第五缝隙SL5。在这种情况下，刻蚀在第二缝隙SL2、第四缝隙SL4以及第五缝隙SL5中暴露的第一材料层35，然后在第二缝隙SL2、第四缝隙SL4以及第五缝隙SL5中形成绝缘层43。
在图8A和图8B中，形成穿过第三缝隙SL3与第三源极层40连接的一个或更多个第一接触插塞CP1。在接触区CT1、CT2中形成第二接触插塞CP2，它们分别与导电层42连接。
经由以上工艺来制造包括第一源极层至第三源极层32、38B以及40的半导体器件。沿着沟槽T和沟道孔H的内表面形成存储器层37，然后在存储器层37中形成第二源极层38B、第三源极层40以及沟道层38A。因此，不需要用于暴露出沟道孔下表面的源极层的刻蚀工艺，因此可以降低制造半导体器件的工艺的难度水平。
可以根据第一材料层35和第二材料层36的种类而改变以上工艺中的一些。具体地，可以改变在形成第二缝隙SL2和第四缝隙SL4的工艺之后所执行的工艺中的一些。
在一个实施例中，在第一材料层35是用导电层来形成而第二材料层36是用层间电介质层来形成的情况下，可以将在第二缝隙SL2和第四缝隙SL4暴露的第一材料层35硅化。接着，用绝缘层43来填充第二缝隙SL2和第四缝隙SL4。
在其他的实施例中，在第一材料层35是用导电层来形成而第二材料层36是用牺牲层来形成的情况下，可以通过选择性地刻蚀在第二缝隙SL2和第四缝隙SL4暴露的第二材料层36来形成第二凹陷区。随后，将在第二缝隙SL2和第四缝隙SL4暴露的第一材料层35硅化，并且用绝缘层43来填充第二凹陷区、第二缝隙SL2以及第四缝隙SL4。
以上描述了制造根据第一实施例的半导体器件的方法。可以利用第一实施例来制造根据第二实施例至第四实施例的半导体器件。可以通过调整第三缝隙SL3的深度来制造第二实施例的半导体器件。可以通过省略形成沟槽T、牺牲层33、第三缝隙SL3、第二源极层38B和第三源极层40等的步骤来制造第三实施例的半导体器件。可以通过形成沟槽以将沟道孔对连接并且省略形成第三缝隙SL3、第二源极层38B以及第三源极层40等的步骤来制造第四实施例的半导体器件。
图9A和图9B是说明根据本发明的第一实施例的半导体器件的源极层的立体图。
如图9A和图9B中所示，第二源极层S2形成在第一源极层S1中，并且第一源极层S1包围第二源极层S2的侧面和下表面。另外，第三源极层S3形成在第二源极层S2中，并且第二源极层S2包围第三源极层S3的上表面、侧面以及下表面。
第二源极层S2包括形成在其下表面的至少一个第一开口部分OP1和形成在其上表面的一个或更多个第二开口部分OP2。第一开口部分OP1可以如图9A中所示具有岛形，第一开口部分OP1以恒定的间隔分隔开地设置。第一开口部分OP1可以如图9B中所示具有线形。第二开口部分OP2可以具有线形，并且与第一开口部分OP1重叠。
第三源极层S3包括第二源极层S2中的板层S3-1和从板层S3-1的下表面突出的至少一个突出层S3-2。突出层S3-2可以具有如图9A中所示的岛形，或者如图9B中所示的线形，并且与第二源极层S2的第一开口部分OP1相对应。因此，突出层S3-2经由第二源极层S2的第一开口部分OP1与第一源极层S1直接连接。
图10A至图10G是说明根据本发明的第一实施例的半导体器件的布局的示图。如图10A至图10G所示，本实施例的半导体器件可以包括：第一缝隙SL1和第二缝隙SL2，所述第一缝隙SL1和第二缝隙SL2位于相邻的存储块的边界；第三缝隙SL3和第四缝隙SL4，所述第三缝隙SL3和第四缝隙SL4设置在相应存储块的单元区中；以及第五缝隙SL5，所述第五缝隙SL5位于每个存储块的接触区中。第一缝隙SL1形成在与第二缝隙SL2不同的位置。第一缝隙SL1至第五缝隙SL5可以同时形成或分开地形成。
在下文中，将参照图10A至图10G详细地描述形成在接触区中的第五缝隙SL5的各种形状和制造方法。为了便于理解，附图示出相邻的存储块的沟道的一部分。
如图10A中所示，相应第五缝隙SL5可以具有沿着一个方向大体平行地延伸的线形。具体地，第五缝隙SL5可以形成在接触区CT1和CT2的中央区域内，并且具有沿着与第一缝隙SL1和第二缝隙SL2的交叉方向的线形。
如图10B中所示，第五缝隙SL5可以大体具有“c”形。具体地，第五缝隙SL5可以形成在接触区CT1和CT2的边缘，并且利用分隔开的线来形成或利用一个线来形成。
如图10C中所示，第五缝隙SL5可以包括沿着一个方向延伸的线部分和从线部分（或例如线形）突出的突出部分。突出部分可以形成在线部分的两侧或一侧，第二接触插塞CP2可以位于突出部分之间。第五缝隙SL5可以位于接触区CT1和CT2的边缘，并且对称地形成或不对称地形成。
具有图10A至图10C中所示布局的半导体器件中的缝隙形成顺序如下。形成第三缝隙SL3和第五缝隙SL5，然后用绝缘层41来填充第三缝隙SL3和第五缝隙SL5。随后，形成第二缝隙SL2和第四缝隙SL4，并且用导电层42来替换第一材料层35。由于用导电层42来替换第一材料层35的工艺是在第五缝隙SL5被绝缘层41填充的条件下执行的，所以第一材料层35的一部分可以根据第五缝隙SL5的位置和形状而保留在接触区CT1和CT2中。即，第一材料层35和第二材料层36可以在接触区CT1和CT2的一部分中、例如中央区域中依次地层叠，导电层42和第二材料层36可以在单元区C中和接触区CT1和CT2的其他部分中、例如边缘中交替地层叠。
如图10D中所示，第五缝隙可以包括具有线形的缝隙SL5-1和具有线形的缝隙SL5-2，缝隙SL5-1包括突出部分，缝隙SL5-2形成在缝隙SL5-1之间。缝隙SL5-1可以具有大体相同的形状，或者缝隙SL5-1中的一些可以具有大体对称的形状而其他的缝隙SL5-1可以具有不同的形状。缝隙SL5-2可以形成在一些缝隙SL5-1之间。
如图10E中所示，第五缝隙可以包括缝隙SL5-1和在缝隙SL5-1之间以线形形成的缝隙SL5-2，缝隙SL5-1包括沿着一个方向延伸的线部分和从线部分两侧突出的突出部分。第五缝隙SL5-1和SL5-2可以具有鱼骨形状。缝隙SL5-2可以形成在每个缝隙SL5-1之间。
如图10F中所示，第五缝隙可以包括沿着一个方向以线形延伸的缝隙SL5-1，以及沿着与缝隙SL5-1不同的方向在缝隙SL5-1之间形成的缝隙SL5-2。缝隙SL5-1可以具有大体相同的长度。缝隙SL5-1可以在与第一缝隙SL1和第二缝隙SL2的交叉方向上延伸，缝隙SL5-2可以沿着与第一缝隙SL1和第二缝隙SL2大体相同的方向延伸。尤其，缝隙SL5-2可以形成为与第四缝隙SL4大体相同的线。
如图10G中所示，第五缝隙可以包括沿着一个方向以线形延伸的缝隙SL5-1，以及沿着与缝隙SL5-1不同的方向形成在缝隙SL5-1之间的缝隙SL5-2。缝隙SL5-1可以具有不同的长度。缝隙SL5-2可以沿着与第四缝隙SL4大体相同的方向延伸，并且被设置成与第四缝隙SL4错开。
具有图10A至图10G所示布局的半导体器件中的缝隙形成顺序如下。形成缝隙SL3和SL5-1，然后用绝缘层41来填充缝隙SL3和SL5-1。在缝隙SL3和SL5-1被绝缘层41填充的条件下，形成缝隙SL2、SL4以及SL5-2，并且用导电层42来替换第一材料层35。
结果，在接触区CT1和CT2的形成有缝隙SL5-2的区域中，第一材料层35被导电层42替换，因而导电层42和第二材料层36在该区域中层叠。第一材料层35保留在接触区CT1和CT2的未形成有缝隙SL5-2的区域中，所以第一材料层35和第二材料层36在该区域中层叠。因此，第二接触插塞CP2可以形成在接触区CT1和CT2的中央区域和边缘。
图11是说明根据本发明的一个实施例的存储系统的框图。
在图11中，本实施例的存储系统100可以包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120可以具有根据上述布局的结构。非易失性存储器件120可以是包括快闪存储器芯片的多芯片封装。
存储器控制器110控制非易失性存储器件120，并且可以包括SRAM111、CPU112、主机接口113、ECC114以及存储器接口115。SRAM111用作CPU112的操作存储器。CPU112执行用于存储器控制器110的数据交换的控制操作，主机接口113具有访问存储系统100的主机的数据交换协议。ECC114检测并校正从非易失性存储器件120读取的数据的错误，存储器接口115与本发明的非易失性存储器件120接口。存储器控制器110还可以包括用于储存与主机等进行接口的码数据的ROM。
存储系统100可以是包括非易失性存储器件120和存储器控制器110的存储卡或固态盘SSD。例如，存储器控制器110经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等的各种接口协议中的一种与外部设备（例如主机）通信。
图12是说明根据本发明的一个实施例的计算系统的示图。
在图12中，本发明的计算系统200包括与系统总线260电连接的CPU220、RAM230、用户接口240、调制解调器250以及存储系统210。在计算系统200是移动设备的情况下，还可以提供用于将操作电压供应给计算系统200的电池。计算系统200还可以包括应用芯片组、CMOS图像处理器CIS、移动DRAM等。
存储系统210可以包括如图11所示的非易失性存储器件212和存储器控制器211。
在以上描述中，描述了非易失性存储器件的结构和制造方法，但是本发明不局限于非易失性存储器件。本发明可以应用于包括层叠的导电层和用于以存储块为单位来划分导电层的缝隙的任何半导体器件，例如，易失性存储器件和非易失性存储器件。
尽管已经参照本发明的若干说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出的大量其他的变型和实施例将落入本公开原理的精神和范围内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：第一导电层；至少一个第一缝隙，所述至少一个第一缝隙穿过所述第一导电层，并且被配置成以存储块为单位来划分所述第一导电层；第二导电层，所述第二导电层层叠在所述第一导电层上；以及第二缝隙，所述第二缝隙在与所述第一缝隙不同的位置穿过所述第二导电层，并且被配置成以所述存储块为单位来划分所述第二导电层。
技术方案2.如技术方案1所述的半导体器件，其中，所述第一缝隙和所述第二缝隙彼此不重叠。
技术方案3.如技术方案1所述的半导体器件，其中，所述第一导电层是管道栅，至少一个最上面的第二导电层是选择线，其他的第二导电层是字线。
技术方案4.如技术方案1所述的半导体器件，其中，所述第一导电层是源极层，至少一个最上面的第二导电层是上选择线，至少一个最下面的第二导电层是下选择线，其他的第二导电层是字线。
技术方案5.一种半导体器件，包括：第一源极层；至少一个第一缝隙，所述至少一个第一缝隙穿过所述第一源极层，并且被配置成以存储块为单位来划分所述第一源极层；导电层，所述导电层层叠在所述第一源极层上；以及至少一个第二缝隙，所述至少一个第二缝隙在与所述第一缝隙不同的位置穿过所述导电层，并且被配置成以所述存储块为单位来划分所述导电层。
技术方案6.如技术方案5所述的半导体器件，其中，所述第一缝隙与所述第二缝隙不重叠。
技术方案7.如技术方案5所述的半导体器件，还包括：至少一个第二源极层，所述至少一个第二源极层形成在所述第一源极层中；沟道层，所述沟道层与所述第二源极层连接，并且穿通所述导电层；存储器层，所述存储器层被配置成包围所述沟道层和所述第二源极层的外表面；以及至少一个第三源极层，所述至少一个第三源极层形成在所述第二源极层中，并且穿过所述第二源极层和所述存储器层与所述第一源极层连接。
技术方案8.如技术方案7所述的半导体器件，还包括：至少一个第三缝隙，所述至少一个第三缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述第二源极层和所述存储器层的深度。
技术方案9.如技术方案8所述的半导体器件，还包括：至少一个第一接触插塞，所述至少一个第一接触插塞形成在所述第三缝隙中，并且与所述第三源极层连接。
技术方案10.如技术方案5所述的半导体器件，还包括：至少一个第四缝隙，所述至少一个第四缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述导电层的深度。
技术方案11.如技术方案5所述的半导体器件，还包括：第二接触插塞，所述第二接触插塞位于相应存储块的接触区中，并且分别与所述导电层连接。
技术方案12.如技术方案5所述的半导体器件，还包括：第五缝隙，所述第五缝隙位于相应存储块的接触区中。
技术方案13.如技术方案12所述的半导体器件，其中，所述第五缝隙大体具有线形、包括至少一个突出部分的线形、“c”形、“c”形及包括至少一个突出部分的线形中的一种，或者它们的组合。
技术方案14.如技术方案13所述的半导体器件，还包括：第二接触插塞，所述第二接触插塞位于相应存储块的接触区中，并且分别与所述导电层连接，其中，所述第二接触插塞位于所述突出部分之间或所述线形部分之间。
技术方案15.一种包括存储系统和中央处理单元的计算系统，所述存储系统包括半导体器件，并且所述半导体器件包括：第一导电层；至少一个第一缝隙，所述至少一个第一缝隙穿过所述第一导电层，并且配置成以存储块为单位来划分所述第一导电层；第二导电层，所述第二导电层层叠在所述第一导电层上；以及第二缝隙，所述第二缝隙在与所述第一缝隙不同的位置穿过所述第二导电层，并且被配置成以存储块为单位来划分所述第二导电层。
技术方案16.如技术方案15所述的计算系统，其中，所述第一缝隙和所述第二缝隙彼此不重叠。
技术方案17.如技术方案15所述的计算系统，其中，所述第一导电层是管道栅，至少一个最上面的第二导电层是选择线，其他的第二导电层是字线。
技术方案18.如技术方案15所述的计算系统，其中，所述第一导电层是第一源极层，至少一个最上面的第二导电层是上选择线，至少一个最下面的第二导电层是下选择线，其他的第二导电层是字线。
技术方案19.如技术方案18所述的计算系统，还包括：至少一个第二源极层，所述至少一个第二源极层形成在所述第一源极层中；沟道层，所述沟道层与所述第二源极层连接，并且穿通所述导电层；存储器层，所述存储器层被配置成包围所述沟道层和所述第二源极层的外表面；以及至少一个第三源极层，所述至少一个第三源极层形成在所述第二源极层中，并且穿过所述第二源极层和所述存储器层与所述第一源极层连接。
技术方案20.如技术方案19所述的计算系统，还包括：至少一个第三缝隙，所述至少一个第三缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述第二源极层和所述存储器层的深度。

Claims (18)

1.一种半导体器件，包括：
第一导电层；
至少一个第一缝隙，所述至少一个第一缝隙穿过所述第一导电层，并且被配置成以存储块为单位来划分所述第一导电层；
第二导电层，所述第二导电层层叠在所述第一导电层上；
第二缝隙，所述第二缝隙在与所述第一缝隙不同的位置穿过所述第二导电层，并且被配置成以所述存储块为单位来划分所述第二导电层；
至少一个第三导电层，所述至少一个第三导电层形成在所述第一导电层中；以及
至少一个第三缝隙，所述至少一个第三缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述第三导电层的深度。
2.如权利要求1所述的半导体器件，其中，所述第一缝隙和所述第二缝隙彼此不重叠。
3.如权利要求1所述的半导体器件，其中，所述第一导电层是管道栅，至少一个最上面的第二导电层是选择线，其他的第二导电层是字线。
4.如权利要求1所述的半导体器件，其中，所述第一导电层是源极层，至少一个最上面的第二导电层是上选择线，至少一个最下面的第二导电层是下选择线，其他的第二导电层是字线。
5.一种半导体器件，包括：
第一源极层；
至少一个第一缝隙，所述至少一个第一缝隙穿过所述第一源极层，并且被配置成以存储块为单位来划分所述第一源极层；
导电层，所述导电层层叠在所述第一源极层上；
至少一个第二缝隙，所述至少一个第二缝隙在与所述第一缝隙不同的位置穿过所述导电层，并且被配置成以所述存储块为单位来划分所述导电层；
至少一个第二源极层，所述至少一个第二源极层形成在所述第一源极层中；以及
至少一个第三缝隙，所述至少一个第三缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述第二源极层的深度。
6.如权利要求5所述的半导体器件，其中，所述第一缝隙与所述第二缝隙不重叠。
7.如权利要求5所述的半导体器件，还包括：
沟道层，所述沟道层与所述第二源极层连接，并且穿通所述导电层；
存储器层，所述存储器层被配置成包围所述沟道层和所述第二源极层的外表面；以及
至少一个第三源极层，所述至少一个第三源极层形成在所述第二源极层中，并且穿过所述第二源极层和所述存储器层与所述第一源极层连接。
8.如权利要求7所述的半导体器件，还包括：
至少一个第一接触插塞，所述至少一个第一接触插塞形成在所述第三缝隙中，并且与所述第三源极层连接。
9.如权利要求5所述的半导体器件，还包括：
至少一个第四缝隙，所述至少一个第四缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述导电层的深度。
10.如权利要求5所述的半导体器件，还包括：
第二接触插塞，所述第二接触插塞位于相应存储块的接触区中，并且分别与所述导电层连接。
11.如权利要求5所述的半导体器件，还包括：
第五缝隙，所述第五缝隙位于相应存储块的接触区中。
12.如权利要求11所述的半导体器件，其中，所述第五缝隙具有线形、包括至少一个突出部分的线形、及“c”形中的一种，或者它们的组合。
13.如权利要求12所述的半导体器件，还包括：
第二接触插塞，所述第二接触插塞位于相应存储块的接触区中，并且分别与所述导电层连接，
其中，所述第二接触插塞位于所述突出部分之间或所述线形部分之间。
14.一种包括存储系统和中央处理单元的计算系统，所述存储系统包括半导体器件，并且所述半导体器件包括：
第一导电层；
至少一个第一缝隙，所述至少一个第一缝隙穿过所述第一导电层，并且配置成以存储块为单位来划分所述第一导电层；
第二导电层，所述第二导电层层叠在所述第一导电层上；
第二缝隙，所述第二缝隙在与所述第一缝隙不同的位置穿过所述第二导电层，并且被配置成以存储块为单位来划分所述第二导电层；
至少一个第三导电层，所述至少一个第三导电层形成在所述第一导电层中；以及
至少一个第三缝隙，所述至少一个第三缝隙位于相应存储块的单元区中，并且被配置成具有穿通所述第三导电层的深度。
15.如权利要求14所述的计算系统，其中，所述第一缝隙和所述第二缝隙彼此不重叠。
16.如权利要求14所述的计算系统，其中，所述第一导电层是管道栅，至少一个最上面的第二导电层是选择线，其他的第二导电层是字线。
17.如权利要求14所述的计算系统，其中，所述第一导电层是第一源极层，至少一个最上面的第二导电层是上选择线，至少一个最下面的第二导电层是下选择线，其他的第二导电层是字线。
18.如权利要求14所述的计算系统，还包括：
沟道层，所述沟道层与所述第三导电层连接，并且穿通所述第二导电层；以及
存储器层，所述存储器层被配置成包围所述沟道层和所述第三导电层的外表面。
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