CN103765575A - 垂直存储器单元 - Google Patents

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Abstract

本发明提供与垂直存储器单元相关联的形成方法、装置及设备。一种形成垂直存储器单元的实例性方法可包含在导体线上方形成半导体结构。所述半导体结构可具有第一区域，所述第一区域包含第一掺杂材料与第二掺杂材料之间的第一结。在所述半导体结构的第一对侧壁上于所述第一区域上面形成蚀刻保护材料。在第一尺寸上相对于所述半导体结构的主体区域减小所述第一区域的体积。

Description

垂直存储器单元
相关申请案交叉参考
本申请案涉及2010年3月2日申请的标题为“绝缘体上半导体-金属结构、形成此类结构的方法及包含此类结构的半导体装置(SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES,METHODS OFFORMING SUCH STRUCTURES，AND SEMICONDUCTOR DEVICES INCLUDINGSUCH STRUCTURES)”的同在申请中的第12／715,704号美国专利申请案，此专利申请案的揭示内容以全文引用的方式并入本文中。
技术领域
本发明一股来说涉及半导体存储器装置及方法，且更特定来说，涉及垂直存储器单元结构、装置及形成方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻性存储器及快闪存储器以及其它存储器。电阻性存储器的类型包含可编程导体存储器及电阻性随机存取存储器(RRAM)以及其它存储器。
存储器装置用作需要高存储器密度、高可靠性及在无电力的情况下的数据保留的宽广范围的电子应用的非易失性存储器。举例来说，非易失性存储器可用于个人计算机、便携式存储器棒、固态驱动器(SSD)、数码相机、蜂窝式电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置。
垂直存储器单元可包含邻近控制栅极的电浮动主体区域。所述电浮动主体区域可存储电荷。存储于电浮动主体区域中的电荷的存在或不存在可分别表示逻辑高或二进制“1”数据状态或者逻辑低或二进制“0”数据状态。
一股来说，电浮动主体区域的体积越大，其中可存储的电荷就越多。然而，随着在更小尺度上制造垂直存储器单元，电浮动主体区域的体积也减小。电荷可(举例来说)跨越电容泄漏路径(其跨越涉及电浮动主体区域及其它掺杂材料的结)从电浮动主体区域的体积泄漏。存在采用高级集成电路及／或使用改进性能、减少泄漏电流及增强总体按比例缩放的技术、材料及装置来制造高级集成电路的持续趋势。随着电浮动主体区域的体积减小，控制从电浮动主体区域的体积的电荷泄漏变得越来越重要，因为所存储电荷的总数量随着装置大小变小而减少。
附图说明
图1图解说明现有技术垂直存储器单元的横截面图。
图2A到2B图解说明根据本发明的实施例的垂直存储器单元的横截面图。
图3A到3H图解说明根据本发明的实施例与形成垂直存储器单元相关联的工艺阶段。
具体实施方式
本发明提供与垂直存储器单元相关联的形成方法、装置及设备。一种形成垂直存储器单元的实例性方法可包含在导体线上方形成半导体结构。所述半导体结构可具有第一区域，所述第一区域包含第一掺杂材料与第二掺杂材料之间的第一结。在所述半导体结构的第一对侧壁上于所述第一区域上面形成蚀刻保护材料。在第一尺寸上相对于所述半导体结构的主体区域减小第一区域的体积。
如本发明中所描述，具有邻近主体区域的减小体积的各种区域的垂直存储器单元将因而也具有减小的结横截面积。各种区域的减小的体积以及减小的结横截面积是相对于垂直存储器单元的主体区域而减小。减小结横截面积会减小跨越相应结的电容，借此减少所存储电荷远离主体区域的泄漏。
在本发明的以下详细描述中，参考形成本发明的一部分的随附图式，且在随附图式中以图解说明的方式展示可如何实践本发明的一个或一个以上实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的前提下作出程序、电及／或结构改变。
本文中的图遵循一编号惯例，其中第一个数字或前几个数字对应于图式的图编号，且其余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。如应了解，可添加、交换及／或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，所述图中所提供的元件的比例及相对尺度打算图解说明本发明的各种实施例且不应在限制意义上使用。
图1图解说明现有技术垂直存储器单元的横截面图。图1展示垂直基于晶闸管的1T动态随机存取存储器(DRAM)单元100，其具有N+掺杂材料102、P-掺杂材料104、N-掺杂材料106、P+掺杂材料108、接触材料114及导电(例如，金属)材料116。举例来说，金属材料116可为数据线(例如，位线)。在N+掺杂材料102与P-掺杂材料104之间的是结103。在P-掺杂材料104与N-掺杂材料106之间的是结105。在N-掺杂材料106与P+掺杂材料108之间的是结107。
邻近P-掺杂材料104的一部分形成栅极结构，所述栅极结构包含通过栅极绝缘体材料112与P-掺杂材料104分离的导电材料110。P-掺杂材料104的邻近所述栅极结构的部分称为主体区域120。主体区域120具有在第一尺寸上的宽度118，及在第二尺寸上的深度(延伸进出图1的平面，正交于宽度118)。主体区域120具有等于宽度118乘以所述深度的主体区域120的横截面积。主体区域120还具有等于主体区域120的横截面积乘以高度的体积。
结103具有等于在第一尺寸上的宽度122与在第二尺寸上的深度的横截面积。类似地，结105具有等于在第一尺寸上的结宽度122与在第二尺寸上的深度的横截面积。垂直基于晶闸管的1T DRAM100展示为经制造而具有等于主体区域的宽度118的结宽度103及结宽度105。因此，在每一者的深度也一致的情况下，结103及105的横截面积等于主体区域120的横截面积。
图2A到2B图解说明根据本发明的实施例的垂直存储器单元的横截面图。图2A展示根据一个或一个以上实施例的垂直存储器单元225。举例来说，垂直存储器单元225可为基于晶闸管的1T DRAM。垂直存储器单元225可具有布置成垂直结构的N+掺杂材料232、P-掺杂材料234、N-掺杂材料236、P+掺杂材料238、接触材料244及导电(例如，金属)材料246。举例来说，金属材料246可为位线。在N+掺杂材料232与P-掺杂材料234之间的是结233。在P-掺杂材料234与N-掺杂材料236之间的是结235。在N-掺杂材料236与P+掺杂材料238之间的是结237。
可邻近P-掺杂材料234的一部分形成一个或一个以上控制栅极结构，所述控制栅极结构包含通过栅极绝缘体材料242与P-掺杂材料234分离的导电材料240。举例来说，导电材料240可为垂直存储器单元的存取线(例如，字线)或可耦合到所述存取线。本发明中所提及的导电材料可包含低电阻率材料，包含但不限于：相变材料、钛、硅化钛、氧化钛、氮化钛、钽、硅化钽、氧化钽、氮化钽、钨、硅化钨、氧化钨、氮化钨、其它金属、金属硅化物、金属氧化物或金属氮化物材料或其组合(包含多种不同导电材料)。
P-掺杂材料234的邻近所述控制栅极结构的部分称为主体区域227。垂直存储器单元225的在控制栅极结构下面的包含结233的一部分称为第一区域226。垂直存储器单元225的在控制栅极结构上面的包含结235且可包含结237的一部分称为第二区域228。
主体区域227具有在第一尺寸上的宽度248及在第二尺寸上的深度(延伸进出图2A的平面，正交于宽度248)。主体区域227具有等于宽度248乘以主体区域深度的横截面积。主体区域227还具有等于主体区域227的横截面积乘以主体区域227的高度的体积。
结233具有等于在第一尺寸上的宽度252与在第二尺寸上的深度的横截面积。类似地，结235具有等于在第一尺寸上的结宽度254与在第二尺寸上的深度的横截面积。垂直存储器单元225展示为经制造而具有小于主体区域227的宽度248的结宽度252。如此，结233的横截面积可小于主体区域227的横截面积(针对一致的结233深度及主体区域227)。
垂直存储器单元225展示为经制造而具有可小于宽度248的结宽度254。如此，结235的横截面积可小于主体区域227的横截面积(针对一致的结235深度及主体区域227深度)。垂直存储器单元225还展示为经制造而具有可小于结宽度252的结宽度254。如此，结235的横截面积可小于结235的横截面积(对于一致的结233深度及结235深度)。然而，本发明的实施例并不受如此限制。例如，结宽度254可相同于、等于或大于结宽度252。结235的横截面积可相同于、等于或大于结233的横截面积。
垂直存储器单元225展示为经制造而具有结237，结237具有类似于结235的宽度254的宽度。结237也可具有在第二尺寸上的与结235的深度相同的深度。如此，结237的横截面积可等于结235的横截面积。然而，本发明的实施例并不受如此限制，且结237的横截面积可相同于或大于第一结233及／或第二结235的横截面积。
垂直存储器单元225的主体区域227可为电浮动的且可存储电荷。举例来说，存储于主体区域227中的电荷的存在可表示一种逻辑数据状态，例如“1”。举例来说，电浮动主体区域227中的电荷的不存在可表示另一种逻辑数据状态，例如“0”。
可存储于主体区域227中的电荷的数量与主体区域227的体积相关。主体区域227的体积与主体区域的高度、宽度248及深度成比例。然而，电荷可(举例来说)经由跨越邻近所述主体区域的结(例如结233及／或235)的电容泄漏路径从主体区域227的体积泄漏。一股来说，体积的尺寸越大，涉及所述体积的结的横截面积就越大。结的横截面积越大，结电容就越大，且存储于主体区域227的体积中的电荷可泄漏得越快。
提供具有足够体积234的主体区域227的垂直存储器单元(即，提供具有大尺寸的主体区域)以支持改进的电荷存储能力可与提供涉及主体区域227的结(例如，结233及结235)的小横截面积相冲突。然而，本发明的技术同时满足针对给定垂直存储器单元大小提供大体积的主体区域227以及减小主体区域227的结横截面积。可看出，图2A中所展示的垂直存储器单元225通过相对于主体区域227的宽度248(及横截面积)减小结233及235的宽度(及横截面积)而满足这些同时约束。举例来说，可通过关于图3A到3H所描述的技术相对于主体区域227的宽度248(及横截面积)减小结233及235的宽度(及横截面积)。
垂直基于晶闸管的DRAM(例如垂直存储器单元225)的保留是基于结233及235的横截面积，如上文所论述，例如，减少所存储电荷泄漏会改进电荷保留，且因此改进数据及／或逻辑状态保留。可通过相对于跨越结233及235的电容来提供跨越控制栅极结构(即，跨越栅极电介质242)的大电容而改进垂直基于晶闸管的DRAM(例如垂直存储器单元225)的性能。因此，与先前垂直存储器单元(例如，图1中所展示的单元100)相比，提供结233及235的减小的宽度且借此减小的横截面积。
图2B展示根据本发明的一个或一个以上实施例的垂直存储器单元245。举例来说，垂直存储器单元245可为基于晶闸管的1T DRAM。垂直存储器单元245可具有布置成垂直结构的N+掺杂材料202、P-掺杂材料204、N-掺杂材料206、P+掺杂材料208、接触材料244及导电(例如，金属)材料246。举例来说，金属材料246可为位线或可耦合到位线。在N+掺杂材料202与P-掺杂材料204之间的是结239。在P-掺杂材料204与N-掺杂材料206之间的是结241。在N-掺杂材料206与P+掺杂材料208之间的是结243。
可邻近P-掺杂材料204的一部分形成一个或一个以上控制栅极结构，所述一个或一个以上控制栅极结构包含通过栅极绝缘体材料242与P-掺杂材料204分离的导电材料240。举例来说，导电材料240可为垂直存储器单元的字线或可耦合到所述字线。P-掺杂材料204的邻近所述控制栅极结构的部分称为主体区域227。垂直存储器单元245的在控制栅极结构下面的包含结239的一部分称为第一区域226。垂直存储器单元245的在控制栅极结构上面的包含结241(且可包含结243)的一部分称为第二区域228。
主体区域227具有在第一尺寸上的宽度248及在第二尺寸上的深度(延伸进出图2B的平面，正交于宽度248)。主体区域227具有等于主体区域的宽度248乘以深度的横截面积。主体区域227还具有等于主体区域227的横截面积乘以主体区域227的高度的体积。
结239具有等于在第一尺寸上的宽度239与第一结在第二尺寸上的深度的横截面积。结241具有等于在第一尺寸上的宽度241与在第二尺寸上的深度的横截面积。垂直存储器单元245展示为经制造而具有小于宽度248的宽度239。宽度239由氧化材料201减小。可通过氧化第一区域226形成氧化材料201，使得消耗某一体积的N+掺杂材料202及P-掺杂材料204，借此减小N+掺杂材料202与P-掺杂材料204之间的宽度及横截面积(即，结239)。结239的横截面积可经制造而小于主体区域227的横截面积。
垂直存储器单元245展示为经制造而具有可小于主体区域227的宽度248的结241的宽度。如此，结241的横截面积可小于主体区域227的横截面积(针对一致的结241深度及主体区域227深度)。垂直存储器单元245还展示为经制造而具有可小于结239的宽度的结241的宽度。如此，结241的横截面积可小于结239的横截面积(针对一致的结239深度及结241深度)。然而，本发明的实施例并不受如此限制。结241的宽度(及横截面积)可相同于、等于或大于结239的宽度(及横截面积)。
垂直存储器单元245还展示为经制造而具有结243，结243具有类似于结241的宽度的宽度。结243还可具有在第二尺寸上的与结241的深度相同的深度。如此，结243的横截面积可等于结241的横截面积。然而，本发明的实施例并不受如此限制，且结237的横截面积可相同于、小于或大于结239及／或241的横截面积。
结241及／或结243的宽度可由氧化材料209减小。可通过氧化第二区域228形成氧化材料209，使得消耗某一体积的N-掺杂材料206及P+掺杂材料208，借此减小N-掺杂材料206与P+掺杂材料208之间的宽度及横截面积(即，结241及结243)。结241及243的横截面积可小于主体区域227的横截面积。
垂直存储器单元245的主体区域227可电浮动且存储电荷。存储于主体区域227中的电荷的数量可表示各种逻辑数据状态。如关于图2A所详细论述，可通过关于图3A到3H所描述的技术(包含各种氧化工艺以消耗相应结附近的各种半导体材料)相对于主体区域227的宽度248(及横截面积)减小结(例如，239、241及／或243)的宽度(及横截面积)。
图3A到3H图解说明根据本发明的实施例与形成垂直存储器相关联的工艺阶段。图3A展示垂直存储器单元结构356的早期形成阶段。在图3A中所展示的垂直存储器单元结构356的形成中先前已发生某一材料处理，如下文所描述。垂直存储器单元结构356可包含掩埋氧化物372、掩埋氧化物372上方的接合材料373、接合材料373上方的导电材料374及导电材料374上方的半导体结构。
所述半导体结构可包含可经掺杂的材料332及334。接合材料373及导电材料374已经图案化且形成为掩埋氧化物372上的各种线。根据一些实施例，导电材料374可为掩埋阴极线。可对半导体材料(例如材料332及334)进行沉积、图案化并形成为对应于导电材料374的线的半导体结构。根据各种实施例，材料332可为N+掺杂材料且材料334可为P-掺杂材料。结333位于材料332与材料334之间。根据一些实施例，N+掺杂材料332可为垂直存储器单元的阴极。
可通过各种技术形成本文中所描述的材料，所述技术包含但不限于旋涂、毯覆式涂覆、化学气相沉积(“CVD”)(例如低压CVD或等离子增强CVD)、等离子增强化学气相沉积(“PECVD”)、原子层沉积(“ALD”)、等离子增强ALD、物理气相沉积(“PVD”)、热分解及／或热生长以及其它技术。或者，可对材料进行原位生长。尽管本文中所描述及图解说明的材料可形成为若干层，但所述材料并不受限于此且可以其它三维配置形成。
举例来说，掺杂材料332及334可为锗(Ge)、硅(S)、碳化硅(SiC)及／或氮化镓(GaN)以及各种其它半导体材料或其组合中的至少一者。根据一些实施例，可单独地沉积材料332及材料334。根据一些实施例，可沉积前驱物半导体材料且随后用原子物质进行植入以形成特定掺杂区域。
图3A中所展示的垂直存储器单元结构356可为例如在2010年3月2日申请的标题为“绝缘体上半导体-金属结构、形成此类结构的方法及包含此类结构的半导体装置(SEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES，METHODS OFFORMING SUCH STRUCTURES，AND SEMICONDUCTOR DEVICES INCLUDINGSUCH STRUCTURES)”的同在申请中的第12／715,704号美国专利申请案中所描述的绝缘体上半导体(SOI)或绝缘体上半导体-金属(SMOI)，以及其它配置。
SMOI结构的掩埋氧化物372可包含(举例来说)半导体衬底上的绝缘体材料。所述半导体衬底可为半导体材料(例如硅、砷化镓、磷化铟等)的完全或部分晶片、完全或部分绝缘体上硅-金属(SMOI)型衬底(例如玻璃上硅(SOG)、陶瓷上硅(SOC)或蓝宝石上硅(SOS)衬底)或其它适合的制造衬底。如本文中所使用，术语“晶片”包含常规晶片以及其它块体半导体衬底。绝缘体材料可为电介质材料，以非限制性实例的方式包含二氧化硅、硼磷硅酸玻璃(BPSG)、硼硅酸玻璃(BSG)、磷硅酸玻璃(PSG)等。
接合材料373可为接合到绝缘体材料的非晶硅材料，其中导电材料374形成于非晶硅材料上方且半导体衬底材料形成于导电材料374上方。可对所述半导体衬底材料进行图案化并形成为图3A中所展示的半导体结构。
根据本发明的各种实施例形成的SMOI结构可包含非晶硅材料，所述非晶硅材料以放热方式使绝缘体材料及／或导电材料374结晶或与其发生反应，此允许硅原子重排。此硅原子重排可改进在非晶硅材料、绝缘体材料及／或导电材料之间的界面处的接合强度。如此，在非晶硅材料与绝缘体材料及／或导电材料374之间形成的接合可实质上强于在两种绝缘体材料(例如两种氧化物材料)之间形成的接合。
如图3A中所展示，SMOI结构可导致导电材料374安置于掩埋氧化物373的绝缘体材料与半导体结构之间。即，导电材料374掩埋于所述半导体结构下方。在一些实施例中，可使用导电材料374来形成互连件(例如字线或位线)或形成金属条带。此互连件可用于促进对从半导体结构最终形成的半导体装置的接达。本发明的实施例并不限于导电材料374的任何特定配置，包含SOI及／或SMOI配置。即，可利用各种方法及／或配置来制造半导体结构下面的掩埋导体。
垂直存储器单元结构356可包含形成于掩埋氧化物372上方的接合材料373、导电材料374及半导体结构的多个实例，如图3A中所展示。此类实例的数目并不限于图3A中所展示的三个(其为简化及图解说明制造技术起见而在数目上受限制)，且可包含更多。形成于掩埋氧化物372上方的接合材料373、导电材料374及半导体结构的交替实例可沿一个方向彼此偏移，如在图3A的左侧处由括号379所指示的距离展示。尽管在图3A中未展示，但为了展示内部配置，形成于掩埋氧化物372上方的接合材料373、导电材料374及半导体结构的实例可在每一结构的右侧上沿相同方向彼此偏移。举例来说，此偏移可用于例如通过额外导电材料结构而将一些或所有替代实例可连通地耦合到共同连通路径。
举例来说，可通过以下操作形成图3A中所展示的垂直存储器单元结构356：形成在掩埋氧化物372上方形成的接合材料373、导电材料374及半导体结构的实例，接着在其上方沉积块体材料332及材料334，及将材料332及334图案化及蚀刻成对应于导电材料374的实例的半导体结构。用以形成半导体结构的蚀刻工艺可包含数个单独蚀刻工艺。
垂直存储器单元结构356展示在半导体结构的侧壁上的蚀刻保护材料375，例如聚合物或氧化物衬里。在每一半导体结构(例如，硅线)的顶部上展示图案化掩模376(例如氮化物盖帽)。蚀刻保护材料375也位于材料334与图案化掩模376之间。
图3A中所展示的垂直存储器单元结构356可由沉积于接合材料373及导电材料374的实例上方的块体材料332及334形成。举例来说，可向材料334中图案化及蚀刻对应于导电材料374的相应实例的沟槽。可向材料334中蚀刻所述沟槽达恰在结333上面的深度。向材料334中蚀刻沟槽可通过(举例来说)接近结333停止的反应性离子蚀刻而实现。接着可将蚀刻保护材料375沉积于经蚀刻材料334上方使得其覆盖材料334的侧壁及顶部。接着可在半导体结构顶部上于材料334的顶部上的蚀刻保护材料375上方沉积图案化掩模376。
可使用对掩埋氧化物372的另一蚀刻(例如，反应性离子蚀刻)而将其余块体材料332及334进一步蚀刻成图3A中所展示的半导体结构。图案化掩模376用作图案，且蚀刻保护材料375保护材料334的侧壁的部分，在对掩埋氧化物372的后续蚀刻期间所述部分由蚀刻保护材料375覆盖。根据某些实施例，蚀刻保护材料375将材料334的侧壁覆盖到对应于将形成未来的控制栅极结构的底部边缘的位置的位置。换句话说，蚀刻保护材料375覆盖材料334的侧壁，但材料334的包含于第一区域(例如，在图2A的226处)中的部分除外。
对掩埋氧化物372的后续蚀刻不仅移除不对应于相应导电材料374的块体材料332及334，而且移除对应于相应导电材料374的某一体积的块体材料332及334。即，对掩埋氧化物372的后续蚀刻可相对于主体区域(在对掩埋氧化物372的后续蚀刻期间由蚀刻保护材料375覆盖)减小第一区域的体积。对掩埋氧化物372的后续蚀刻在一个尺寸(例如，所述尺寸定向成进出图3A的平面且对应于关于图2A及2B所描述的第二尺寸)上有效地底切半导体结构的材料332及334。第一尺寸(如也关于图2A及2B所描述)是沿跨越图3A的水平方向。
在图3A中的377处展示相对于主体区域减小的第一区域的体积，此发生于半导体结构的每一实例的相对侧壁上，如从每一所图解说明的半导体结构的右端处可见。以此方式相对于主体区域减小第一区域的体积操作以减小结333(例如，P-N结)的横截面积，因为第一区域并不受蚀刻保护材料375保护且包含结333。相对于主体区域减小第一区域的体积会减小与结333的横截面积相关联的尺寸中的一者(例如，结333的深度)。在保护块体材料334的侧壁之后，通过对掩埋氧化物372的后续蚀刻相对于主体区域减小第一区域的体积并不趋于减小材料334的主体区域(例如，在图2A的227处)中的体积。
类似于上文关于图2B所提供的描述，可通过氧化第一区域使得消耗某一体积的材料332及334来减小结333的宽度。此氧化可结合某一蚀刻(例如，反应性离子蚀刻)发生。举例来说，最初可使用反应性离子蚀刻来移除不对应于相应导电材料374的块体材料332及334。此后，半导体结构的经暴露材料332及334可经氧化以消耗对应于相应导电材料374的某一体积的材料332及334，借此减小结333的宽度及横截面积。
或者，氧化可发生于处理中稍后的某一时间处，举例来说，与通过氧化形成绝缘体材料间隔件385(例如，如图3D中所展示)的时间同时，或在通过蚀刻形成沟槽390之后(但在材料332及334的任何底切之前，借此如图3F中所展示)，使得可通过氧化同时在两个尺寸上减小第一区域的体积。
图3B展示在形成图3A中所展示的垂直存储器单元结构356之后的垂直存储器单元的另一形成阶段。图3B展示垂直存储器单元结构358。根据一些实施例，垂直存储器单元结构358包含图3A中所展示的垂直存储器单元结构356，其中在所述半导体结构周围的空间(例如，沟槽及体积377)填充有绝缘体材料380。绝缘体材料380及本文中所描述的其它绝缘材料可为高k电介质材料，其可由(举例来说)二氧化硅、氧化铪及其它氧化物、硅酸盐或者锆、铝、镧、锶、钛的铝酸盐或其组合(包含但不限于Ta2O5、ZrO2、HfO2、TiO2、Al2O3、Y2O3、La2O3、HfSiOx、ZrSiOx、LaSiOx、YSiOx、ScSiOx、CeSiOx、HfLaSiOx、HfAlOx、ZrAlOx及／或LaAlOx)组成。另外，可使用多金属氧化物(例如氮氧化铪、氮氧化铱及／或呈单一或复合组合形式的其它高k电介质材料)。
举例来说，可在垂直存储器单元结构356上方沉积绝缘体材料380，其中通过沉积后工艺(例如化学-机械抛光(CMP))移除过量绝缘体材料380。绝缘体材料380可形成为(举例来说)氧化物及／或其它绝缘材料。出于说明性目的，在结333附近的材料332及334的体积377(借以减小第一区域)未展示为填充有绝缘体材料380，但垂直存储器单元结构358的端视图展示绝缘体材料380可如何在每一侧壁上占据减小的体积377。
图3C展示在形成图3B中所展示的垂直存储器单元结构358之后的垂直存储器单元的另一形成阶段。图3C展示垂直存储器单元结构360。根据一些实施例，垂直存储器单元结构360包含形成于如图3B中所展示的垂直存储器单元结构358内的沟槽381。沟槽381穿过材料334及绝缘体材料380而形成。如果需要，那么可添加对应于将不被移除的材料334及绝缘体材料380区(其又对应于沟槽)的额外硬掩模以便图案化及蚀刻所述沟槽，如所展示。
沟槽381垂直于半导体结构的最长尺寸定向，如图3A中所展示。如此，沟槽381垂直于体积377定向。沟槽381平行于第二尺寸定向，如上文所描述，使得半导体结构的材料334的一部分形成为柱结构，其中在柱中间具有在第二尺寸上邻近的绝缘体材料380。
可将沟槽381蚀刻到对应于控制栅极结构的上部边缘(即，主体区域227的上部边界，稍后将在此处界定控制栅极结构)的深度382。如此，沟槽381移除块体材料334以界定垂直存储器单元的第二区域(例如，在图2A的228处)。沟槽381可经布置成使得柱结构具有所要的第二区域尺寸。第二及第三结(例如，分别在图2A的235及237处)位于第二区域(例如，在图2A的228处)内。因此，沟槽381可经布置成使得柱结构具有针对将随后形成的第二及第三结所要的尺寸。举例来说，沟槽381可经布置成使得柱结构具有使得第二及第三结的横截面积大于、等于及／或小于结333将被形成为的横截面积的尺寸。
图3D展示在形成图3C中所展示的垂直存储器单元结构360之后的垂直存储器单元的另一形成阶段。图3D展示垂直存储器单元结构362。根据一些实施例，垂直存储器单元结构362包含在沟槽381的侧壁上沉积到对应于沟槽381形成到的深度的深度382的绝缘体材料间隔件385。举例来说，绝缘体材料间隔件385可为氧化物且可相同于或不同于绝缘体材料380。
根据一个或一个以上替代实施例，沟槽381的侧壁可经氧化以形成绝缘体材料间隔件385。此替代氧化工艺可经控制以便也消耗材料334的某一部分以减小随后形成的393及395(见图3G)的尺寸。即，绝缘体材料间隔件385可对应于图2B中所展示的氧化材料209。
在将间隔件385沉积于沟槽381的侧壁上之后，可例如通过向沟槽381的底部中蚀刻另一沟槽384而使材料334及绝缘体材料380进一步凹入。可将沟槽384蚀刻到对应于随后形成的控制栅极结构的下部边缘及在图2A中的227处所展示的主体区域的下部边界的深度383。即，蚀刻沟槽384界定主体区域的尺寸。深度382与深度383之间的距离389对应于主体区域的界定控制栅极结构高度的垂直尺寸。沟槽384的宽度及／或位置界定主体区域的宽度(例如，在图2A的234处)，随后将在此处界定控制栅极结构。如此，沟槽384移除块体材料334以界定垂直存储器单元的主体区域(例如，在图2A的227处)。
图3E展示在形成图3D中所展示的垂直存储器单元结构362之后的垂直存储器单元的另一形成阶段。图3E展示垂直存储器单元结构364。根据一些实施例，垂直存储器单元结构364包含栅极电介质386，其形成(例如，沉积)于蚀刻到沟槽381的底部中的沟槽384(见图3D)的侧壁及底面上。即，栅极电介质材料386可沉积于通过沟槽384的形成而暴露的材料334上方(包含沉积于沟槽384的底面上方)，如图3E中所展示。根据替代实施例，通过沟槽384的形成而暴露的材料334可经氧化以在沟槽384的侧壁及底面上形成栅极电介质材料386。
在将栅极电介质材料386形成于沟槽384的侧壁上之后，可在栅极电介质材料386上方于沟槽384的侧壁上沉积导电材料387。根据一些实施例，导电材料387可为金属。举例来说，导电材料387可为配置为用于垂直存储器单元的字线的控制栅极电极。导电材料387的沉积可致使导电材料387也沉积于沟槽384的底面上(例如，在也沉积于沟槽384的底面上的任何栅极电介质材料386上方)。可使用间隔件蚀刻将沟槽384的侧壁上的导电材料387彼此隔离，例如，以便将沟槽384的邻近侧壁上的栅极字线彼此分离。
导电材料387在沟槽384的侧壁上的栅极电介质材料386上的形成(例如，沉积)可通过沉积某一导电材料387高于深度382(图3C中所展示)而导致导电材料387与沉积于沟槽381的侧壁上的绝缘体材料间隔件385之间的某一重叠388。此重叠388并不增加控制栅极高度，因为控制栅极结构由栅极电介质材料386的位置界定，所述位置由于绝缘体材料间隔件385的绝缘性质及厚度并不有效地支持朝向额外电荷存储的控制栅极操作而保持在沟槽384的高度389(图3D中所示)处。
图3F展示在形成图3E中所展示的垂直存储器单元结构364之后的垂直存储器单元的另一形成阶段。图3F展示垂直存储器单元结构366。根据一些实施例，通过向沟槽384的底部中蚀刻额外沟槽390而形成垂直存储器单元结构366。图案化掩模376(例如，氮化物盖帽)、绝缘体材料380(例如，氧化物)、绝缘体材料间隔件385(例如，氧化物)及导电材料387(例如，金属)均用作用于蚀刻沟槽390的硬掩模。蚀刻沟槽390界定第一区域(在图2A的226处)中的半导体柱的材料332及334的尺寸。
类似于关于形成图3A中所展示的半导体结构所描述的蚀刻，可通过(举例来说)对导电材料374及／或导电材料374的实例之间的掩埋氧化物372的蚀刻(例如，反应性离子蚀刻)而实现用以形成沟槽390的蚀刻。保护半导体柱的材料334的那些部分以免蚀刻到对应于控制栅极结构的底部边缘(例如，导电材料387的下部边缘)的位置。换句话说，图案化掩模376、绝缘体材料380、绝缘体材料间隔件385及导电材料387保护第一区域(例如，在图2A的226处)外侧的材料334的部分。
与沟槽390的形成相关联的对导电材料374及／或掩埋氧化物372的蚀刻不仅移除不对应于相应导电材料374的块体材料332及334，而且移除确实对应于相应导电材料374的某一体积的块体材料332及334。即，对导电材料374及／或掩埋氧化物372的反应性离子蚀刻可相对于被覆盖及被保护的主体区域减小第一区域的体积。对掩埋氧化物372的反应性离子蚀刻在垂直于移除体积377(图3A所展示)的尺寸的尺寸上底切半导体结构的材料332及334。图3F指示第一尺寸399及第二尺寸398的定向。尺寸399经定向以便与在图2A中沿着其展示宽度248、252及254的方向对应。
因此，在沟槽390的形成中对导电材料374及／或掩埋氧化物372的反应性离子蚀刻在尺寸399上移除对应于相应导电材料374的一体积的材料332及334，从而底切在第一区域中的材料332及334。在图3F中的391处展示相对于主体区域而减小的第一区域的体积。此体积减小可发生于半导体柱的每一实例的相对侧壁上。以此方式相对于主体区域减小第一区域的体积391操作以减小结333(例如，P-N结)的横截面积，因为第一区域包含结333。根据一些实施例，结333为用于垂直存储器单元的P-基底主体材料与阴极材料之间的结。
相对于主体区域减小第一区域的体积391减小了与结333的横截面积相关联的尺寸中的另一尺寸(例如对应于图2A中所展示的宽度252)，而不减小主体区域(例如，在图2A的227处)的体积。如在图3F中可见，可通过本发明所描述的技术而在横截面的每一尺寸上减小第一区域的体积及因此结333的横截面积。
图3G展示在形成图3F中所展示的垂直存储器单元结构366之后的垂直存储器单元的另一形成阶段。图3G展示垂直存储器单元结构368。根据一些实施例，垂直存储器单元结构368反映以下处理：移除图案化掩模376(例如，氮化物盖帽)，及植入掺杂剂以将材料334的一部分转变成掺杂材料392且将另一部分转变成掺杂材料394。举例来说，可执行N-基底植入工艺以邻近轻掺杂P-基底材料334形成基于N的掺杂材料392，其之间具有结393。可执行P+植入工艺以邻近基于N的掺杂材料392形成P+掺杂材料394，其之间具有结395。根据一些实施例，掺杂材料394可为垂直存储器单元的阳极。在植入上文所描述的掺杂剂之后，可实现掺杂的活化。
图3H展示在形成图3G中所展示的垂直存储器单元结构368之后的垂直存储器单元的另一形成阶段。图3H展示垂直存储器单元结构370。根据一些实施例，垂直存储器单元结构370包含在掺杂材料394(在图2A中的244处展示)及导电(例如，金属)材料396上形成接触材料(例如，在图2A中展示为244)。根据各种实施例，导电材料396可为垂直存储器单元的阳极线。所述接触材料可形成于掺杂材料394与导电材料396之间。
垂直存储器单元可具有邻近主体区域的结，所述结具有小于主体的横截面积的横截面积。以此方式，跨越所述结的电容可减小(相对于具有与主体区域相同的横截面积的结)。跨越结的较低电容可减小存储于主体区域中的跨越结经由电容泄漏路径损失的电荷量，借此改进垂直存储器单元的保留特性。此外，以此方式相对于栅极电容减小结电容也改进垂直存储器单元的操作性能。在垂直存储器单元的形成期间，邻近主体区域的区域中的结的横截面积可通过减小所述结附近的半导体材料的体积来减小。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解可用旨在实现相同结果的布置来替代所展示的特定实施例。本发明打算涵盖本发明的各种实施例的调适或变化形式。应理解，以说明性方式而非限制性方式作出以上描述。在审阅以上描述之后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的各种实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的各种实施例的范围应参考所附权利要求书以及授权此权利要求书的等效物的全部范围来确定。
在前述详细描述中，出于简化本发明的目的，将各种特征一起集合在单个实施例中。本发明的此方法不应视为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多特征的意图。而是，如所附权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求本身独立地作为单独实施例。

Claims (31)

1.一种形成垂直存储器单元的方法，其包括：
在导体线上方形成半导体结构，所述半导体结构具有第一区域，所述第一区域包含第一掺杂材料与第二掺杂材料之间的第一结；
在所述半导体结构的第一对侧壁上于所述第一区域上面形成蚀刻保护材料；及
在第一尺寸上相对于所述半导体结构的主体区域减小所述第一区域的体积。
2.根据权利要求1所述的方法，其进一步包括在第二尺寸上相对于所述主体区域减小所述第一区域的体积，其中所述第二尺寸正交于所述第一尺寸。
3.根据权利要求2所述的方法，其中在所述第一尺寸及所述第二尺寸中的至少一者上相对于所述主体区域减小所述第一区域的所述体积包含通过反应性离子蚀刻来进行蚀刻。
4.根据权利要求2所述的方法，其中在所述第一尺寸及所述第二尺寸中的至少一者上相对于所述主体区域减小所述第一区域的所述体积包含通过氧化来消耗所述第一区域的所述体积。
5.根据权利要求2所述的方法，其进一步包括：
在所述半导体结构的第二对侧壁上于所述第一区域上面形成蚀刻保护导电材料；及
在第二尺寸上相对于所述半导体结构的所述主体区域减小所述第一区域的体积。
6.根据权利要求5所述的方法，其中在所述第一尺寸及所述第二尺寸中的至少一者上相对于所述主体区域减小所述第一区域的所述体积包含通过反应性离子蚀刻来进行蚀刻。
7.根据权利要求5所述的方法，其中在所述第一尺寸及所述第二尺寸中的至少一者上相对于所述主体区域减小所述第一区域的所述体积包含通过氧化来消耗所述第一区域的所述体积。
8.根据权利要求5所述的方法，其进一步包括：
对所述半导体结构进行植入以在第二区域中形成第二掺杂材料与第三掺杂材料之间的第二结；及
在所述第一尺寸上相对于所述半导体结构的主体区域减小所述第二区域的体积。
9.根据权利要求5所述的方法，其进一步包括在所述第一尺寸上相对于所述半导体结构的主体区域减小所述第二区域的体积。
10.根据权利要求9所述的方法，其中在所述第一尺寸及／或所述第二尺寸上相对于所述主体区域减小所述第二区域的所述体积包含通过反应性离子蚀刻来进行蚀刻及通过氧化来消耗所述第二区域的所述体积中的一者。
11.一种通过根据权利要求1到10中任一权利要求所述的方法形成的垂直存储器单元。
12.一种形成垂直存储器单元的方法，其包括：
在导体线上方形成半导体结构，所述半导体结构具有第一区域，所述第一区域包含第一掺杂材料与第二掺杂材料之间的第一结；
在所述半导体结构的第一对侧壁上于所述第一区域上面形成蚀刻保护材料；
在第一尺寸上相对于所述半导体结构的主体区域减小所述第一区域的体积；
从所述半导体结构形成多个半导体柱；及
在第二尺寸上相对于所述主体区域减小所述第一区域的体积，其中所述第二尺寸正交于所述第一尺寸。
13.根据权利要求12所述的方法，其中从所述半导体结构形成多个半导体柱包含：
用绝缘体材料填充所述半导体结构周围的空间；
蚀刻所述半导体结构及绝缘体材料以形成实质上垂直于所述半导体结构定向的第一沟槽，所述第一沟槽在第二区域中延伸到对应于第一栅极边缘的深度；
在所述第一沟槽的侧壁上沉积绝缘体材料间隔件；
蚀刻所述半导体结构以在所述第一沟槽的底部处形成第二沟槽，所述第二沟槽在所述主体区域中且延伸到第二栅极边缘的深度；
在所述第二沟槽的侧壁上形成栅极电介质；
在所述第二沟槽的侧壁上的所述栅极电介质上方沉积导电材料；及
蚀刻所述半导体结构以在所述第二沟槽的底部处形成第三沟槽，所述第三沟槽在所述第一区域中且延伸到所述导体线。
14.根据权利要求13所述的方法，其中蚀刻所述半导体结构及绝缘体材料以形成第一沟槽包含在第二尺寸上相对于所述主体区域减小所述第二区域的体积。
15.根据权利要求14所述的方法，其中相对于所述主体区域减小所述第一区域的所述体积及相对于所述主体区域减小所述第二区域的所述体积中的至少一者包含进行氧化以消耗所述半导体结构的一部分。
16.根据权利要求13到15中任一权利要求所述的方法，其中蚀刻所述半导体结构及绝缘体材料以形成第一沟槽包含在第二尺寸上相对于所述第一区域减小所述第二区域的体积。
17.根据权利要求13到15中任一权利要求所述的方法，其进一步包括：
对所述半导体结构进行植入以在所述第二区域中的所述第二掺杂材料上面形成第三掺杂材料；及
对所述半导体进行植入以在所述第二区域中的所述第三掺杂材料上面形成第四掺杂材料，
其中所述第一掺杂材料为N+掺杂材料，所述第二掺杂材料为掺杂P-基底材料，所述第三掺杂材料为N-基底材料，且所述第四掺杂材料为P+掺杂材料。
18.一种垂直存储器单元，其包括：
半导体材料，其位于两个电极之间，所述半导体材料具有多个掺杂区域及在每一对邻近掺杂区域之间的结；及
栅极导体，其邻近所述掺杂区域中的一者形成，
其中每一结的横截面积小于具有邻近于其形成的栅极导体的所述掺杂区域的横截面积。
19.根据权利要求18所述的垂直存储器单元，其中涉及具有邻近于其形成的栅极导体的所述掺杂区域的一侧的结的横截面积小于涉及具有邻近于其形成的栅极导体的所述掺杂区域的相对侧的结的横截面积。
20.根据权利要求18所述的垂直存储器单元，其中涉及在较接近阴极处具有邻近于其形成的栅极导体的所述掺杂区域的一侧的结的横截面积小于涉及在较接近阳极处具有邻近于其形成的栅极导体的所述掺杂区域的相对侧的结的横截面积。
21.根据权利要求18所述的垂直存储器单元，其中结横截面积的一个尺寸相对于具有邻近于其形成的栅极导体的所述掺杂区域的所述横截面积的类似尺寸而减小。
22.根据权利要求18到21中任一权利要求所述的垂直存储器单元，其中结横截面积的两个尺寸相对于具有邻近于其形成的栅极导体的所述掺杂区域的所述横截面积的类似尺寸而减小。
23.根据权利要求22所述的垂直存储器单元，其中在形成至少一个栅极结构之后，第一结的所述横截面积通过反应性离子蚀刻而在第二尺寸上减小。
24.一种垂直存储器单元，其包括：
N+掺杂半导体阴极区域，其形成于阴极导体上；
掺杂P型半导体P-基底区域，其形成于所述N+掺杂半导体阴极区域上，其之间具有第一结；
N型半导体区域，其形成于所述掺杂P型半导体P-基底区域上，其之间具有第二结；
P+掺杂半导体阳极区域，其形成于所述N型半导体区域上，其之间具有第三结；及
至少一个栅极结构，其邻近所述掺杂P型半导体P-基底区域形成，所述至少一个栅极结构包含通过栅极电介质从所述掺杂P型半导体P-基底区域偏移的导电材料，
其中所述第一结、所述第二结或所述第三结中的至少一者的横截面积小于所述掺杂P型半导体P-基底区域的横截面积。
25.根据权利要求24所述的垂直存储器单元，其中所述第一结的所述横截面积小于所述掺杂P型半导体P-基底区域的所述横截面积。
26.根据权利要求25所述的垂直存储器单元，其中所述第一结的所述横截面积大于所述第二结及所述第三结中的每一者的所述横截面积。
27.根据权利要求24所述的垂直存储器单元，其中所述第二结的所述横截面积小于所述掺杂P型半导体P-基底区域的所述横截面积。
28.根据权利要求24到27中任一权利要求所述的垂直存储器单元，其中所述第三结的所述横截面积小于所述掺杂P型半导体P-基底区域的所述横截面积。
29.根据权利要求28所述的垂直存储器单元，其中在形成所述至少一个栅极结构之前，所述第一结的所述横截面积通过反应性离子蚀刻而在第一尺寸上减小。
30.根据权利要求24到27中任一权利要求所述的垂直存储器单元，其中所述第一结、所述第二结及所述第三结中的每一者的所述横截面积小于所述掺杂P型半导体P-基底区域的所述横截面积，且所述第二结及所述第三结中的每一者的所述横截面积小于所述第一结的所述横截面积。
31.根据权利要求24到27中任一权利要求所述的垂直存储器单元，其中所述第一结、所述第二结及所述第三结中的每一者的所述横截面积通过氧化接近所述第一结、所述第二结及所述第三结的相应半导体而在至少第一尺寸上减小。
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