CN107919362A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底的顶部突出；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2016年10月5日在韩国知识产权局提交的韩国专利申请No.10-2016-0128216的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及半导体存储器件。
背景技术
消费者的价格和性能要求对于提高集成度的半导体存储器件产生了越来越多的需求。在2D或平面半导体存储器件的情况下，由于集成度可以部分地由单位存储单元所占据的面积来确定，所以集成度可能受到微图案形成技术的等级影响。然而，由于用于图案的微型化的设备可能是昂贵的，因此会限制2D半导体存储器件的集成度。
发明内容
本发明构思提供具有改进可靠性的半导体存储器件。
本发明构思不限于上述技术目的，并且本领域普通技术人员根据下面的描述将理解以上未提及的其它技术目的。
本发明构思的示例实施例提供了一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和竖直沟道图案，在竖直绝缘图案的内表面上，并与下半导体图案接触，其中下半导体图案的上部包括具有曲面形外形的凹入区域，并且在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。
本发明构思的另一示例实施例提供了一种半导体存储器件，包括：堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；从衬底突出的下半导体图案；竖直绝缘图案，在相对于衬底的竖直方向上延伸并穿透堆叠结构；和竖直沟道图案，位于竖直绝缘图案的内表面上并接触下半导体图案，其中下半导体图案包括掺杂有第一杂质的第一区域和掺杂有与衬底相同导电类型的第二杂质的第二区域。
本发明构思的另一示例实施例提供了一种半导体存储器件，包括：衬底；堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；下半导体图案，从衬底沿第一方向延伸；竖直沟道图案，在下半导体图案上，并且从下半导体图案的凹入区域内开始沿第一方向延伸；以及竖直绝缘图案，在竖直沟道图案和堆叠结构之间沿第一方向延伸。下半导体图案的第一区域可以包括第一杂质。在第一区域和衬底之间的下半导体图案的第二区域可以包括不同于第一杂质的第二杂质。
根据本发明构思的示例实施例，由于半导体存储器件可以包括具有较小厚度的竖直沟道图案，所以沟道的电子迁移率可以增加，并且可以提高半导体存储器件的电特性。
此外，可以抑制或防止下半导体图案在制造过程中被过度蚀刻，以减少或防止接触下半导体图案的小厚度竖直沟道图案的断开。结果，可以提供具有改进可靠性的半导体存储器件。
附图说明
根据结合附图给出的以下详细描述，将更清楚地理解本发明构思的以上和其他方面、特征和其他优点，在附图中：
图1是示出了根据本发明构思的示例实施例的3D半导体存储单元阵列的示意电路图。
图2A是示出了根据本发明构思的示例实施例的半导体存储器件的一部分的透视图，图2B是图2A的区域A的放大图，图2C是沿图2B的线C-C的截面图。
图3A是示出了根据本发明构思的另一示例实施例的半导体存储器件的一部分的透视图，图3B是图3A的区域A的放大图。
图4A是示出了根据本发明构思的另一示例实施例的半导体存储器件的一部分的透视图，图4B是图4A的区域A的放大图。
图5、6、7、8、9A、10A、11A、12A、13A、14A、15、16、17、18、19和20是用于描述根据本发明构思的示例实施例的半导体存储器件的制造方法的截面图，图9B、10B、11B、12B、13B和14B是根据制造方法的对应图的区域A的放大图。
图21A和21B分别是用于描述根据本发明构思的示例实施例的半导体存储器件的制造方法的横截面图和放大图。
图22是示出了根据本发明构思的示例实施例的下半导体图案的横截面形状的图，图23是示出了根据比较示例的下半导体图案的截面形状的图。
图24是示出了依赖于施加到图22的示例实施例和图23的比较示例的栅电压的电流的曲线图，图25是示出了最差导通单元电流特性的曲线图。
图26是示意性地示出了根据本发明构思的示例实施例的包括半导体存储器件的电子系统的一个示例的框图，图27是示意性地示出了根据本发明构思的示例实施例的包括半导体存储器件的存储卡的一个示例的框图。
具体实施方式
图1是示出了根据本发明构思的示例实施例的3D半导体存储单元阵列的示意电路图。
参照图1，存储单元阵列可以包括沿竖直方向延伸的多个单元串CS11、CS12、CS21和CS22。这多个单元串可以具有竖直结构，在该竖直结构中该多个单元串沿与形成有该多个单元串的衬底的平面相垂直的方向(例如，z方向)延伸。
该多个单元串CS11、CS12、CS21和CS22可以分别包括串联连接的接地选择晶体管GST，多个存储单元晶体管MC1、MC2、...、MC6和串选择晶体管SST。在图1中，示出了每个单元串CS11、CS12、CS21和CS22具有一个串选择晶体管SST，但是本发明构思不限于此。此外，示出了每个单元串CS11、CS12、CS21和CS22具有6个存储单元晶体管MC1、MC2、...、MC6，但是每个单元串CS11、CS12、CS21和CS22可以包括至少8个存储单元晶体管MCx，而本发明构思不限于此。
该多个单元串CS11、CS12、CS21和CS22可以按矩阵布置并连接。每个单元串CS11、CS12、CS21和CS22的串选择晶体管SST可以与对应位线BTL1和BTL2连接。例如，共同连接到第一位线BTL1的单元串CS11和CS21可以沿着第一列排列，并且共同连接到第二位线BTL2的单元串CS12和CS22可以沿第二列排列。每个单元串CS11、CS12、CS21和CS22的串选择晶体管SST可以与串选择线SSL1和SSL2连接。例如，共同连接到第一串选择线SSL1的单元串CS11和CS12可以沿着第一行排列，并且共同连接到第二串选择线SSL2的单元串CS21和CS22可以沿第二行排列。
每个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST可以与接地选择线GSL连接。公共源极线CSL可以与每个单元串CS11、CS12、CS21和CS22的接地选择晶体管GST连接。
位于相同高度的存储单元晶体管MC1、MC2、...、MC6可以分别连接到位于相同高度的字线WL1、WL2、...、WL6。例如，与接地选择晶体管GST连接的第一存储单元晶体管MC1可以通过第一字线WL1与相邻列的第一存储单元晶体管MC1连接。
公共源极线CSL可以共同连接到接地选择晶体管GST的源极。此外，设置在公共源极线CSL与位线BTL1和BTL2之间的接地选择线GSL，多条字线WL1、WL2、...、WL6以及串选择线SSL1和SSL2可以分别用作接地选择晶体管GST，存储单元晶体管MC1、MC2、...、MC6和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MC1、MC2、...、MC6可以包括数据存储元件。
在下文中，将参照图2A和2B描述根据本发明构思的示例实施例的半导体存储器件。图2A是示出了根据本发明构思的示例实施例的半导体存储器件的一部分的透视图，图2B是图2A的区域A的放大图，图2C是沿图2B的线C-C的截面图。
参照图2A和2B，根据示例实施例的半导体存储器件可以包括含有半导体材料的衬底100。衬底100可以是例如硅衬底、锗衬底、硅锗衬底或绝缘体上硅(SOI)衬底。衬底100可以包括例如P型杂质之类的杂质。
第一衬底100可以包括掺杂有杂质的公共源极区域280。公共源极区域280可以沿x方向平行于衬底100的顶部延伸。多个公共源极区域280可以沿与x方向正交的y方向布置。公共源极区域280可以包括例如注入衬底100中的N型杂质。
多个绝缘层110和多个栅电极300交替地堆叠的堆叠结构SS位于衬底100上。可以提供多个堆叠结构SS，但是下面将主要描述一个堆叠结构SS。
相对于xy方向平面，堆叠结构SS可以沿x方向延伸，并且公共源极区域280可以位于堆叠结构SS的两侧。堆叠结构SS和公共源极区域280可以沿y方向交替地设置。
公共源极线CSL可以位于相邻的堆叠结构SS之间，并且可以沿垂直于衬底100顶部的方向(例如，z方向)穿透多个栅电极300和多个绝缘层110。
公共源极线CSL可以接触衬底100，并且更具体地接触衬底100中包括的公共源极区域280。设置在公共源极线CSL与栅电极300之间的沟槽间隔件285可以使沿y方向彼此相邻的公共源极线CSL和栅电极300电绝缘。下绝缘层105可以位于衬底100与堆叠结构SS之间。下绝缘层105可以包括高介电层，例如氮化硅层、氧化铝层和/或氧化铪层。下绝缘层105可以具有比绝缘层110小的厚度。
多个栅电极300可以沿与衬底100的顶部垂直的z方向堆叠。多个栅电极300可以通过位于多个栅电极300中各个栅电极300之间的多个绝缘层110，沿z方向彼此间隔开。
多个栅电极300中位于最下端(例如，最靠近衬底100)的栅电极300G可以是参照图1描述的接地选择晶体管GST的接地选择线。多个栅电极300中位于最上端(例如，离衬底100最远)的栅电极300S可以是参照图1描述的串选择晶体管SST的串选择线。位于最下端的栅电极300G与最上端的栅电极300S之间的多个栅电极300可以是参照图1描述的存储单元晶体管MCx的字线。
多个栅电极300可以包括掺杂的硅、金属(例如，钨、铜和/或铝)、金属氮化物(例如，氮化钛，氮化钽等)、金属硅化物或其组合。多个绝缘层110可以包括二氧化硅层。
下半导体图案140可以从衬底100的顶部突出。衬底100可以包括从衬底100的顶部凹陷的凹入区域，并且下半导体图案140可以设置成从凹入区域在衬底100的顶部上突出。下半导体图案140可以从衬底100突出，以穿透下绝缘层105和多个栅电极300中位于最下端的栅电极300G。下半导体图案140可以部分地穿透位于多个栅电极300中位于最下端的栅电极300G上的绝缘层110。下半导体图案140的顶部可以位于如下绝缘层110的底部和顶部之间的高度处，该绝缘层110位于多个栅电极300中位于最下端的栅电极300G上。
栅绝缘层GI可以位于下半导体图案140和位于最下端的栅电极300G之间。栅绝缘层GI可以是通过对在制造工艺中外表面暴露的下半导体图案140执行氧化处理而形成的氧化物层。在一些实施例中，栅绝缘层GI可以是可选的。
下半导体图案140可以是具有与衬底100相同导电性的半导体(例如，p型)或本征半导体。下半导体图案140可以通过使用衬底100作为籽晶来形成。在一些实施例中，下半导体图案140可以包含单晶结构或多晶结构半导体材料。作为一个示例，下半导体图案140可以包括硅。
由于可以通过使用半导体材料进行外延生长(SEG)工艺来形成下半导体图案140，所以下半导体图案140的顶部可以具有不为0(零)的曲率。下半导体图案140可以具有向上凸起的顶部。具体地，下半导体图案140的平面(例如，yz方向平面)可以包括随着距衬底100的距离增加(例如，朝向z方向)而宽度减小的上部140_UP，以及位于上部140_UP下方的下部140_LP。在一些实施例中，如图2B所示，下半导体图案140的上部140_UP的上表面可以从上部140_UP的外边缘(例如，最靠近堆叠结构SS的边缘)远离衬底100向上倾斜。下部140_LP可以具有实质上均匀的宽度。
下半导体图案140可以包括上部140_UP内的第一凹入区域RS1。第一凹入区域RS1的yz方向截面可以具有曲面形外形。第一凹入区域RS1可以具有凹曲面形外形，其中宽度朝向衬底100减小。第一凹入区域RS1可以穿透下半导体图案140的上部140_UP。
多个竖直图案结构VS可以通过穿透堆叠结构SS而与下半导体图案140连接。竖直图案结构VS可以沿xy方向布置在xy方向平面上。例如，竖直图案结构VS可以沿x方向以之字形布置，但是本发明构思不限于此。此外，竖直图案结构VS可以在xy方向平面中被堆叠结构SS包围。
每个竖直图案结构VS可以包括与下半导体图案140连接的竖直沟道图案220，位于竖直沟道图案220和堆叠结构SS之间的竖直绝缘图案210，以及在竖直沟道图案220的内部区域内和/或填充竖直沟道图案220的内部区域的填充绝缘图案230。
导电焊盘240可以通过穿透堆叠结构SS而连接到竖直图案结构VS。导电焊盘240的顶部可以与堆叠结构SS的顶部实质上上共面，并且导电焊盘240的底部可以直接接触竖直图案结构VS。导电焊盘240可以包括掺杂的多晶硅和/或金属。
与封盖层245和堆叠结构SS交叉的位线BTL可以位于堆叠结构SS上。位线BTL可以通过穿透封盖层245的位线接触部315与导电焊盘240连接。
参照图2B，竖直绝缘图案210可以包括顺序地堆叠在堆叠结构SS的内表面上的阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL。
阻挡绝缘层BL可以直接接触多个栅电极300和多个绝缘层110的内表面(例如，一个侧壁)并且直接接触下半导体图案140的上部140_UP。在一些实施例中，阻挡绝缘层BL可以不接触下半导体图案140的上部140_UP中的第一凹入区域RS1。隧道绝缘层TL可以直接接触竖直沟道图案220的外表面，同时围绕竖直沟道图案220的外围。
在一些实施例中，电荷存储层CL可以包括氮化硅层、氮氧化硅层、富硅(Si)氮化物层、纳米晶硅(Si)和层叠陷阱层中的至少一种。隧道绝缘层TL可以包含带隙比电荷存储层CL大的材料。在一些实施例中，隧道绝缘层TL可以是氧化硅层。阻挡绝缘层BL可以包含能带隙比电荷存储层CL大的材料。在一些实施例中，阻挡绝缘层BL可以是氧化硅层、氮氧化硅层、氧化铝层和/或氧化铪层。
阻挡绝缘层BL可以包括沿z方向延伸的竖直部分BL_V和从竖直部分BL_V的底部朝向竖直沟道图案220延伸的突起BL_P。阻挡绝缘层BL的突起BL_P可以直接接触下半导体图案140的上部140_UP的顶部。在一些实施例中，阻挡绝缘层BL的突起BL_P可以不接触下半导体图案140的上部140_UP中的第一凹入区域RS1。在一些实施例中，阻挡绝缘层BL的突起BL_P可以在下半导体图案140的上部140_UP的顶部上倾斜。具体地说，阻挡绝缘层BL的突起BL_P可以具有以下外形：该突起BL_P从与竖直部分BL_V连接的部分朝向竖直沟道图案220远离衬底100倾斜。
电荷存储层CL可以包括沿z方向延伸的竖直部分CL_V和从竖直部分CL_V的底部朝向竖直沟道图案220延伸的突起CL_P。电荷存储层CL的突起CL_P的底部可以直接接触阻挡绝缘层BL的突起BL_P的顶部。电荷存储层CL的突起CL_P可以具有以下外形：该突起CL_P沿着阻挡绝缘层BL的突起BL_P倾斜。具体地说，电荷存储层CL的突起CL_P可以具有以下外形：该突起CL_P从与竖直部分CL_V连接的部分朝向竖直沟道图案220远离衬底100倾斜。
隧道绝缘层TL可以包括沿z方向延伸的竖直部分TL_V。隧道绝缘层TL的竖直部分TL_V的底部可以直接接触电荷存储层CL的突起CL_P的顶部。隧道绝缘层TL的竖直部分TL_V的底部可以具有以下外形：该底部如同电荷存储层CL的突起CL_P的顶部那样倾斜。在这种情况下，隧道绝缘层TL实质上不包括像电荷存储层CL和阻挡绝缘层BL那样的突起。
阻挡绝缘层BL的突起BL_P的内表面(例如，最靠近竖直沟道图案220的表面)、电荷存储层CL的突起CL_P的内表面和隧道绝缘层TL的竖直部分TL_V的内表面可以是实质上共面的。可以在相同的工艺中蚀刻阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL，使得各层的边缘实质上是共面的。
竖直沟道图案220可以位于下半导体图案140上，并且可以具有一端封闭的管道形状，一端封闭的中空圆柱形状，或杯形，但是本发明构思不限于此。
竖直沟道图案220的上部220_UP可以具有上部220_UP直接接触隧道绝缘层TL的内表面的管道形状。竖直沟道图案220的下部220_LP可以具有杯形，其中下部220_LP通过穿透隧道绝缘层TL、电荷存储层CL和阻挡绝缘层BL直接接触下半导体图案140。
竖直沟道图案220的下部220_LP可以接触下半导体图案140的上部140_UP。在一些实施例中，竖直沟道图案220的下部220_LP的底部可以在第一凹入区域RS1中接触下半导体图案140的上部140_UP。第一凹入区域RS1可以具有曲面形状，并且与第一凹入区域RS1接触的竖直沟道图案220的下部220_LP的外表面可以具有该曲面形状。竖直沟道图案220可以沿着该曲面接触下半导体图案140。
竖直沟道图案220的下部220_LP的最下端可以位于比多个栅电极300中位于最下端的栅电极300G的顶部高的高度处(例如，距衬底100更远的位置)。从竖直沟道图案220的下部220_LP的最下端到衬底100的距离可以大于从位于最下端的栅电极300G的顶部到衬底100的距离。
竖直沟道图案220的下部220_LP的外表面可以接触隧道绝缘层TL的竖直部分TL_V的内表面、电荷存储层CL的突起CL_P的内表面和阻挡绝缘层BL的突起BL_P的内表面。
竖直沟道图案220的下部220_LP可以具有宽度朝向衬底100减小的外形。由于竖直沟道图案220的下部220_LP的外表面直接接触第一凹入区域RS1，所以该外表面可以具有对应于第一凹入区域RS1的曲面外形。
此外，如图2C所示，竖直沟道图案220的xy方向截面的外表面的边缘与竖直绝缘图案210的xy方向截面的内表面的边缘可以彼此匹配。具体地，竖直沟道图案220的xy方向截面的外表面的边缘与隧道绝缘层TL的xy方向截面的内表面的边缘可以彼此匹配。这可能是由于以下事实：竖直沟道图案220的形状在竖直沟道图案220的整个上部和下部在竖直方向上具有相同的厚度，并且竖直绝缘图案210中的隧道绝缘层TL不包括单独的突起。
竖直沟道图案220可以是整个上部220_UP和下部220_LP具有相同厚度t1的单层。由于竖直沟道图案220可以具有相对较小的厚度t1，所以可以减小竖直沟道图案220中的晶界。当竖直沟道图案220的晶界减小时，电子的移动路径会缩短，陷阱位置也会减少。因此，沟道的电子迁移率可以增加，结果可以提高器件的电特性(例如，工作速度)。
竖直沟道图案220可以包括单晶硅、多晶硅和/或非晶硅。在一些实施例中，竖直沟道图案220可以处于未掺杂状态，或掺杂有与衬底100相同导电类型的杂质。竖直沟道图案220可以包括具有多晶结构或单晶结构的半导体材料。在一些实施例中，竖直沟道图案220可以包括硅。
填充绝缘图案230可以填充竖直沟道图案220的内部。填充绝缘图案230可以包括诸如氧化硅、氮氧化硅和/或氮化硅等绝缘材料。
填充绝缘图案230可以直接接触竖直沟道图案220的内表面。与竖直沟道图案220的下部220_LP类似，填充绝缘图案230的下部可以具有越靠近衬底100宽度越小的外形。
在下文中，将参照图3A和图3B描述根据本发明构思的另一示例实施例的半导体存储器件。图3A是示出了根据本发明构思的另一示例实施例的半导体存储器件的一部分的透视图，图3B是图3A的区域A的放大图。与参照图1、2A和2B描述的技术特征重复的技术特征的详细描述将被省略，并且描述将主要关注示例实施例之间的差异。
参照图3A和3B，下半导体图案140可以包括凹形顶部，其中中心比边缘低(例如，更靠近衬底100)，并且第一凹入区域RS1可以限定凹形顶部。因此，下半导体图案140的上部140_UP的上表面可以从上部140_UP的外边缘(例如，距竖直沟道图案220最远的边缘)朝向衬底100向下倾斜。在本发明构思中，示出了下半导体图案140的顶部凸起或凹下的形状，但不限于此，也可以提供平坦形状。
下半导体图案140的边缘可以位于比第一凹入区域RS1的底部高的高度处。从下半导体图案140的上部140_UP的边缘到衬底100的距离可以大于从第一凹入区域RS1的最下端到衬底100的距离。
阻挡绝缘层BL可以包括沿z方向延伸的竖直部分BL_V和从竖直部分BL_V的底部朝向竖直沟道图案220延伸的突起BL_P。阻挡绝缘层BL的突起BL_P可以直接接触下半导体图案140的上部140_UP的顶部。在一些实施例中，突起BL_P可以不接触第一凹入区域RS1。阻挡绝缘层BL的突起BL_P可以具有以下外形：该突起BL_P在下半导体图案140的上部140_UP的顶部上倾斜。更具体地，突起BL_P可以具有以下外形：该突起BL_P从与竖直部分BL_V连接的部分沿朝向竖直沟道图案220的方向朝向衬底100倾斜。
电荷存储层CL可以包括沿z方向延伸的竖直部分CL_V和从竖直部分CL_V的底部朝向竖直沟道图案220延伸的突起CL_P。具体地，突起CL_P可以具有以下外形：该突起CL_P从与竖直部CL_V连接的部分沿朝向竖直沟道图案220的方向朝向衬底100倾斜。
隧道绝缘层TL的竖直部分TL_V的底部可以直接接触电荷存储层CL的突起CL_P的顶部。隧道绝缘层TL的竖直部分TL_V的底部可以具有以下外形：该底部如同电荷存储层CL的突起CL_P的顶部那样倾斜。
竖直沟道图案220的下部220_LP的底部可以位于比下半导体图案140的距衬底100最远的边缘低的高度处，并且可以位于比多个栅电极300中位于最下端的栅电极300G的顶部高的高度处。换句话说，从竖直沟道图案220的下部220_LP的最下端到衬底100的距离可以小于从下半导体图案140的上边缘到衬底100的距离，并且大于从位于最下端的栅电极300G的顶部到衬底100的距离。
在一些实施例中，如图3A和3B所示，可以从下半导体图案140与多个栅电极300中位于最下端的栅电极300G之间省略栅绝缘层GI。
在下文中，将参照图4A和图4B描述根据本发明构思的另一示例实施例的半导体存储器件。图4A是示出了根据本发明构思的另一示例实施例的半导体存储器件的一部分的透视图，图4B是图4A的区域A的放大图。与参照图1、2A和2B描述的技术特征重复的技术特征的详细描述将被省略，并且描述将主要关注示例实施例之间的差异。
参照4A和4B，下半导体图案140可以包括穿过上部140_UP的第一凹入区域RS1。第一凹区域RS1的yz方向截面的外形可以具有包括不平坦表面的形状。第一凹入区域RS1可以基本上具有宽度朝向衬底100减小的外形。
竖直沟道图案220的下部220_LP的外表面可以包括不规则的不平坦表面。具体地，与竖直沟道图案220的下部220_LP的外表面直接接触的阻挡绝缘层BL的突起BL_P的侧表面，电荷存储层CL的突起CL_P的侧表面和隧道绝缘层TL的竖直部分TL_V的内表面可能不形成共面表面，而是形成不平坦表面。
在与下半导体图案140连接的竖直沟道图案220中，竖直沟道图案220的上部220_UP的yz方向截面的第一厚度t1和下部220_LP的yz方向截面的第二厚度t2可以彼此不同。具体地，第二厚度t2可以大于第一厚度t1。
填充绝缘图案230的下表面可以具有不平坦形状。填充绝缘图案230的下表面可以形成在竖直沟道图案220的表面上，同时直接接触竖直沟道图案220的表面。
在下文中，将参照图5到20描述根据本发明构思的示例实施例的半导体存储器件的制造方法。图5、6、7、8、9A、10A、11A、12A、13A、14A、15、16、17、18、19和20是用于描述根据本发明构思的示例实施例的3D半导体存储器件的制造方法的截面图，图9B、10B、11B、12B、13B和14B分别是根据制造方法的对应附图的区域A的放大图。
参照图5，多个绝缘层110和多个牺牲层120沿z方向交替地堆叠在衬底100上。
多个牺牲层120可以具有实质上相同的厚度。然而，本发明构思不限于此，并且堆叠的多个牺牲层120中最下部和最上部的牺牲层120可以形成为比位于它们之间的其它牺牲层120厚。在一些实施例中，多个绝缘层110可以具有实质上相同的厚度，但是在一些实施例中，位于堆叠的多个绝缘层110中最下部和最上部的绝缘层110可以具有与位于它们之间的其它绝缘层110不同的厚度。
多个牺牲层120可以包括氮化硅层、氮氧化硅层和/或硅层，并且多个绝缘层110可以包括氧化硅层。多个牺牲层120和多个绝缘层110可以通过使用热CVD、等离子体增强CVD、物理CVD或原子层沉积(ALD)工艺来沉积，但本发明构思不限于此。
此外，下绝缘层105可以形成在衬底100与位于最下端的牺牲层120之间。下绝缘层105可以由刻蚀选择比比多个牺牲层120和多个绝缘层110高的材料制成。作为一个示例，下绝缘层105可以包括高介电层，例如氮化硅层、氧化铝层和/或氧化铪层。下绝缘层105可以形成为具有比多个牺牲层120和多个绝缘层110小的厚度。
参照图6，可以形成沟道孔130，沟道孔130通过沿垂直于衬底100的方向(例如，z方向)穿透多个绝缘层110和多个牺牲层120来暴露衬底100。在一些实施例中，形成沟道孔130可以包括在位于最上部的绝缘层110上形成掩模图案(未示出)，并且通过使用掩模图案(未示出)作为蚀刻掩模，各向异性地蚀刻绝缘层110、牺牲层120和下绝缘层105，直到暴露衬底100的顶部为止。在各向异性蚀刻工艺中，沟道孔130中衬底100的顶部可以通过过蚀刻而凹入预定深度。接下来，可以去除掩模图案。
如图6所示，沟道孔130可以通过各向异性蚀刻形成为根据自衬底100的高度而具有统一宽度，但是本发明构思不限于此，并且沟道孔130可以形成为根据自衬底100的高度而具有不同的宽度。也就是说，沟道孔130可以具有向衬底100倾斜的侧壁。从平行于衬底的平面(例如，x-y平面)的角度来看，沟道孔130可以具有圆形、椭圆形或多边形。
接下来，如图7所示，可以形成在凹入区域内和/或填充凹入区域的下半导体层LSL。可以通过使用通过沟道孔130而暴露的衬底100作为籽晶执行选择性外延生长(SEG)工艺来形成下半导体层LSL。下半导体层LSL可以与衬底100集成。
下半导体层LSL可以形成为柱状形状，下半导体层LSL沿z方向从衬底100的顶部突出，以填充沟道孔130的下部区域。下半导体层LSL可以覆盖多个牺牲层120中最下部的牺牲层120的侧壁。下半导体层LSL的顶部可以位于多个牺牲层120中最下牺牲层120上的绝缘层110的底部和顶部之间的高度处。从下半导体层LSL的最上部分到衬底100的距离可以大于从位于最下端的牺牲层120的顶部到衬底100的距离。
作为执行选择性外延生长工艺的结果，每个下半导体层LSL可以具有凸起的顶部。具体地，下半导体层LSL的上部的宽度可以沿z方向远离衬底100减小。
下半导体层LSL可以包括与衬底100相同导电类型的半导体材料。在选择性外延生长工艺中，下半导体层LSL可以原位掺杂有杂质。下半导体层LSL可以包括单晶结构和/或多晶结构半导体材料，并且在一些实施例中，下半导体层LSL可以包括硅。
接下来，如图8所示，在选择性外延生长工艺之后，可以相对于包括下半导体层LSL的衬底100的顶表面执行离子注入工艺。下半导体层LSL可以包括通过离子注入工艺而包括第一杂质的第一区域LSL1。第一杂质可以是C、N、O、Cl、F、B、P和As中的至少一种。其中，C、N、O和Cl可能更合适。第一区域LSL1可以形成在下半导体层LSL的上部。具体地，第一区域LSL1可以形成在比位于最下端的牺牲层120的顶部高的高度处。
同时，下半导体层LSL可以在选择性外延生长工艺中掺杂有杂质。在一些实施例中，掺杂的杂质可以是第二杂质，并且可以形成包括第二杂质的第二区域LSL2。第二杂质可以是与衬底100相同导电类型的杂质。
当通过离子注入工艺注入第一杂质时，第一杂质可以形成第一杂质在下半导体层LSL中连续或不连续的分布，其中第一区域LSL1可以包括第一杂质分布最多的区域。与此类似，第二区域LSL2可以包括在掺杂有第二杂质的区域中第二杂质分布最多的区域。
第一区域LSL1可以位于下半导体层LSL的上部，并且第二区域LSL2可以位于下半导体层LSL的下部，并且第一区域LSL1所在的高度可以高于第二区域LSL2所在的高度。换句话说，从第一区域LSL1到衬底100的距离可以大于从第二区域LSL2到衬底100的距离。
此外，第一区域LSL1可以被形成为位于比位于最下端的牺牲层120的顶部高的高度处，并且第二区域LSL2可以形成为位于与位于最下端的牺牲层120实质上相同的高度处。也就是说，从第一区域LSL1到衬底100的距离可以大于从位于最下端的牺牲层120的顶部到衬底100的距离，并且第二区域LSL2可以与位于最下端的牺牲层120在y方向上交叠。
同时，对衬底100的顶面执行离子注入工艺，因此可以将第一杂质注入位于最上端的绝缘层110以及下半导体层LSL中。因此，位于最上端的绝缘层110可以包括第一杂质。
参照图9A，可以形成竖直绝缘层210a，竖直绝缘层210a在沟道孔130的内壁上，并且在下半导体层LSL的顶部上。沟道孔130可以不被竖直绝缘层210a完全填充。竖直绝缘层210a的下部可以具有该下部在下半导体层LSL的顶部上倾斜的外形。具体地，竖直绝缘层210a的下部可以具有该下部朝向下半导体层LSL的中心远离衬底100倾斜的形状。
形成竖直绝缘层210a可以包括在沟道孔130的内壁上顺序地共形形成阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL，如图9B所示。在一些实施例中，阻挡绝缘层BL可以包括氧化硅层、氮氧化硅层、氧化铝层和/或氧化铪层。电荷存储层CL可以包括氮化硅层、氮氧化硅层、富硅(Si)氮化物层、纳米晶硅(Si)和/或层叠陷阱层中的至少一种。隧道绝缘层TL可以包括氧化硅层。可以通过使用等离子体增强CVD、物理CVD或原子层沉积(ALD)工艺来沉积阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL中的每一层，但是本发明构思不限于此。
参照图10A和图10B，可以在沟道孔130中形成牺牲沟道层220a。牺牲沟道层220a可以形成在竖直绝缘层210a上。牺牲沟道层220a可以包括单晶硅、多晶硅和/或非晶硅。牺牲沟道层220a可以通过使用原子层沉积(ALD)或化学气相沉积(CVD)来形成，但是本发明构思不限于此。
牺牲沟道层220a可以形成为覆盖竖直绝缘层210a的内表面。在一些实施例中，沟道孔130可以不被牺牲沟道层220a完全填充。牺牲沟道层220a的下部可以具有以下外形：该下部沿着竖直绝缘层210a的下部朝向下半导体层LSL的中心远离衬底100倾斜。
接下来，可以通过各向异性蚀刻牺牲沟道层220a和竖直绝缘层210a，在沟道孔130中形成竖直绝缘中间图案210b和牺牲沟道图案220b，如图11A所示。竖直绝缘中间图案210b和牺牲沟道图案220b中的每一个可以具有顶部和底部开放的管道形状。竖直绝缘中间图案210b和牺牲沟道图案220b可以暴露通过部分地蚀刻下半导体层LSL而形成的下半导体中间图案LSL_a的一部分。
具体地，参照图11B，竖直绝缘中间图案210b可以形成为包括阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL，阻挡绝缘层BL包括竖直部分BL_V和从竖直部分BL_V朝向沟道孔130延伸的突起BL_P，电荷存储层CL包括竖直部分CL_V和从竖直部分CL_V朝向沟道孔130延伸的突起CL_P，隧道绝缘层TL包括竖直部分TL_V和从竖直部分TL_V朝向沟道孔130延伸的突起TL_P。在一些实施例中，阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL中包括的突起BL_P、CL_P和TL_P的内表面分别通过相同的工艺蚀刻，因此这些内表面可以形成相同(例如，共面)的表面。
可以去除牺牲沟道图案220b，使得与突起的下半导体层LSL的顶部相交叠的底部被去除。可以通过去除与沟道孔130的底部交叠的牺牲沟道层220a来形成牺牲沟道图案220b。牺牲沟道图案220b可以直接接触隧道绝缘层TL的竖直部分TL_V，并且可以不接触阻挡绝缘层BL和电荷存储层CL。
此外，由于在各向异性蚀刻牺牲沟道层220a和竖直绝缘层210a的同时进行过蚀刻，因此下半导体中间图案LSL_a可以包括凹进地朝向衬底100凹入的中间凹入区域RS_a。中间凹入区域RS_a的最下端的高度可以形成为高于多个牺牲层120中位于最下端的牺牲层120的顶部的高度。
接下来，如图12A所示，可以完全去除牺牲沟道图案220b，并且可以部分地蚀刻与牺牲沟道图案220b交叠的下半导体中间图案LSL_a，以形成包括第一凹入区域RS1的下半导体图案140。
作为蚀刻牺牲沟道图案220b的溶液，可以使用碱溶液，例如氨溶液、氢氧化钾或氢氧化四甲基铵(TMAH)，和/或蚀刻气氛可以采用诸如NF3、Cl2和HBr等气体。
在蚀刻牺牲沟道图案220b的过程中，下半导体中间图案LSL_a可以被蚀刻溶液过蚀刻和/或以预定形状图案化。然而，根据本发明构思的示例实施例的下半导体图案140可以包括掺杂有第一杂质的第一区域LSL1，并且第一区域LSL1中包括的第一杂质可以对蚀刻溶液有抵抗性以防止下半导体图案140被过蚀刻。第一区域LSL1可以用作蚀刻停止件，因此可以防止或抑制下半导体图案140凹陷到第一区域LSL1或更低。下半导体图案140中包括的第一区域LSL1可以通过蚀刻而暴露。
如图12B所示，第一凹入区域RS1的边缘可以与去除的牺牲沟道图案(参见图11B的220b)的外表面的边缘实质上匹配。
此外，与牺牲沟道图案(参见图11B的220b)交叠的阻挡绝缘层BL的突起BL_P的一部分、电荷存储层CL的突起CL_P的一部分和隧道绝缘层TL的突起TL_P的整体(参见图11B)在去除牺牲沟道图案(参见图11B的220b)时被刻蚀，因此可以形成阻挡绝缘层BL、电荷存储层CL和隧道绝缘层TL，如图12B所示。阻挡绝缘层BL和电荷存储层CL中分别包括的突起BL_P和CL_P的内表面以及隧道绝缘层TL的竖直部分TL_V的内表面可以配置为形成相同(例如，共面)的表面。
接下来，如图13A和13B所示，可以在沟道孔130中形成竖直沟道层220c。竖直沟道层220c可以形成为具有不能完全填充沟道孔130的厚度，即沟道孔130中的预定厚度。
竖直沟道层220c可以包括具有多晶结构或单晶结构的半导体材料。在一些实施例中，竖直沟道层220c可以包括多晶硅层、单晶硅层和/或非晶硅层。竖直沟道层220c可以通过使用原子层沉积(ALD)或化学气相沉积(CVD)来形成，但是本发明构思不限于此。
竖直沟道层220c的厚度可以通过对竖直沟道层220c执行清洗工艺而减小。作为一个示例，清洗工艺可以是标准清洗(SC)-1工艺。在清洗工艺中，可以使用氢氧化铵和过氧化氢的混合清洗溶液。在清洗工艺中，竖直沟道层220c的暴露部分会被氧化，随后可以去除竖直沟道层220c的被氧化的部分。因此，作为清洗工艺的结果，竖直沟道层220c可以形成为具有第一厚度t1。
随后，如图14A和图14B所示，填充绝缘层230a可以形成在沟道孔130的内部，并且在一些实施例中完全填充沟道孔130的内部。填充绝缘层230a可以是通过使用SOG技术而形成的氧化硅层。
此后，如图15所示，填充沟道孔130的竖直沟道图案220和填充绝缘图案230可以通过在位于最上端的绝缘层110的上部中进行诸如蚀回工艺或CMP工艺等平坦化工艺来形成。
在平坦化工艺之后，位于最上端的绝缘层110可以根据图8中执行的离子注入工艺的离子注入深度包括第一杂质。
竖直沟道图案220可以按一端(例如，最接近下半导体图案140的一端)闭合的管道形状、一端封闭的中空圆柱形状或者杯形形状形成在沟道孔130中。填充绝缘图案230可以形成为柱状，处于形成有竖直沟槽图案220的沟道孔130的内部，并且在一些实施例中填充形成有竖直沟槽图案220的沟道孔130的内部。竖直绝缘图案210、竖直沟道图案220和填充绝缘图案230可以构成竖直图案结构VS。
此外，可以形成导电焊盘240，其连接到竖直图案结构VS。可以通过在竖直图案结构VS上填充导电材料来形成导电焊盘240，竖直图案结构VS基于位于多个绝缘层110的最上部的绝缘层110的顶部而凹陷。在一些实施例中，导电焊盘240可以由掺杂有与衬底100具有相同导电类型的杂质的多晶硅和/或金属制成。如图15所示，由最上绝缘层110、竖直图案结构VS和导电焊盘240形成的顶部可以被平坦化。
如图16所示，可以形成封盖层245，然后可以在相邻的竖直图案结构VS之间各向异性地蚀刻封盖层245、绝缘层110、牺牲层120和下绝缘层105，因此可以形成沟槽250。具体地，形成沟槽250可以包括形成限定要在多个绝缘层110和多个牺牲层120中形成沟槽250的平面位置的第二掩模图案(未示出)，并且通过使用第二掩模图案作为蚀刻掩模来蚀刻多个绝缘层110和多个牺牲层120。接下来，可以去除第二掩膜图案。
可以形成沟槽250以暴露牺牲层120和绝缘层110的侧壁。在竖直深度中，可以形成沟槽250以暴露下绝缘层105的侧壁。此外，尽管未示出，但是通过各向异性蚀刻工艺，沟槽250可以根据距衬底100的距离而具有不同的宽度。
沟槽250可以沿x方向延伸。封盖层245、绝缘层110、牺牲层120和下绝缘层105的侧表面可以暴露于沟槽250的内壁。
接下来，如图17所示，由沟槽250暴露的牺牲层120被选择性地去除以在绝缘层110之间形成间隙260。间隙260可以对应于去除牺牲层120的区域。当牺牲层120包括氮化硅层或氮氧化硅层时，牺牲层120的去除工艺可以通过使用包括磷酸的蚀刻溶液来执行。竖直图案结构VS的外表面的一部分可以被间隙260暴露。此外，下半导体图案140的外表面的一部分可以被间隙260暴露。
接下来，如图18所示，可以形成填充间隙260的栅电极300。具体地，可以形成导电层以在填充间隙260同时不完全填充沟槽250。此后，可以通过去除在间隙260的外部(例如，沟槽250内)形成的导电层，来形成位于间隙260中的多个栅电极300。堆叠的多个栅电极层300和多个绝缘层110可以构成堆叠结构SS。
在一些实施例中，在形成栅电极300之前，可以在位于下半导体图案140与位于最下端的栅电极300G之间形成栅绝缘层GI。栅绝缘层GI可以通过在由间隙260暴露的下半导体图案140的外表面上执行氧化工艺而形成(参见图17)。在一些实施例中，可以省略栅绝缘层GI的形成。
接下来，如图19所示，可以在衬底100上形成公共源极区域280。公共源极区域280可以通过由沟槽250暴露的衬底100中的离子注入工艺而形成。公共源极区域280可以与衬底100配置PN结。
接下来，可以在沟槽250的侧壁上形成沟槽间隔件285，并且可以形成在填充沟槽250的同时沿x方向延伸的公共源极线CSL。公共源极线CSL可以通过接触公共源极区域280而电连接。沟槽间隔件285可以使多个栅电极300和公共源极线CSL电绝缘。沟槽间隔件285可以包括诸如氧化硅或者氮化硅之类的绝缘材料。公共源极线CSL可以包括诸如钨、钛、钽、铂和/或金属硅化物等金属性材料。
可以形成连接到图20所示的导电焊盘240的位线接触部315。位线接触部315可以包括诸如钨和/或铜等金属。此后，可以形成与位线接触315的顶部接触并沿y方向延伸的位线BTL。位线BTL可以包括诸如钨和/或铜等金属。
在下文中，将参照图21A和21B描述根据本发明构思的其他示例实施例的半导体存储器件的制造方法。将省略与图5至20相同或相似的工艺的描述。
首先，执行与图5至7相同的制造工艺。
此后，下半导体层LSL可以掺杂有第二杂质。包括第二杂质的第二区域LSL2可以形成在下半导体层LSL中。第二杂质可以是与衬底100相同导电类型的杂质。
接下来，如图9A所示，可以形成竖直绝缘层210a，覆盖沟道孔130的内壁并覆盖下半导体层LSL的顶部。
此后，如图21A和21B所示，可以在竖直绝缘层210a上对衬底100的顶表面执行离子注入工艺。下半导体层LSL可以包括通过离子注入工艺而包括第一杂质的第一区域D。第一杂质可以是C、N、O、Cl、F、B、P和As中的至少一种。其中，C、N、O和Cl可能更合适。
第一区域D的宽度可以小于第二区域LSL2的宽度。在图21A中，当对衬底100的顶表面执行第一杂质的离子注入工艺时，第一区域D可以形成在与沟道孔130交叠的区域中。在一些实施例中，第一区域D的宽度可以小于或等于沟道孔130的宽度。
同时，第二区域LSL2可以通过将第二杂质注入到没有形成竖直绝缘层210a的沟道孔130中而形成，如图8所示。根据图8，第二区域LSL2的宽度可以实质上与沟道孔130的宽度相匹配。
因此，第一区域D可以形成为具有比第二区域LSL2小的宽度。
此后，可以类似地执行通过图10A至图20示出和描述的工艺。
在下文中，将参照图22到25描述根据示例实施例和比较示例的半导体存储器特性。图22是示出了根据本发明构思的示例实施例的下半导体图案的截面形状的图，图23是示出了根据比较示例的下半导体图案的截面形状的图，图24是示出了针对图22的示例实施例和图23的比较示例的所施加电流相对于所施加栅极电压的曲线图，图25是示出了最差导通单元电流特性的曲线图。
根据示例实施例，在包括掺杂有碳C的第一区域LSL1的半导体存储器件中，下半导体图案140中包括的第一凹入区域RS1的最宽部分可以具有与沟道孔130实质上相同的直径，如图22所示。
在去除与竖直绝缘图案210接触的牺牲沟道层(参见图11A的附图标记220a)的工艺中，去除牺牲沟道层的蚀刻溶液甚至可以蚀刻由沟道孔130暴露的下半导体图案140。然而，根据示例实施例的半导体存储器件包括第一区域LSL1，因此可以防止蚀刻溶液对下半导体图案140的过蚀刻，并且下半导体图案140的第一凹入区域RS1可以形成具有与后续沉积有竖直沟道层的沟道孔130实质上相同尺寸的平面。因此，尽管形成有较小厚度的竖直沟道图案，但沟道可以稳定地形成。
然而，根据比较示例的不包括第一区域LSL1(参见图22)的半导体存储器件可以由于在去除牺牲沟道层的工艺中使用的蚀刻溶液而过刻蚀暴露的下半导体图案140的上部，如图23所示。因此，比较示例的下半导体图案140包括在其最宽点处直径比沟道孔130大的凹入区域RS2，并且当竖直沟道层沉积在凹区域RS2上时，沟道在下半导体图案140与竖直绝缘图案210之间极可能断开，并且器件的可靠性可能劣化。
同时，图24示出了根据施加的电压而流动的电流，表明了存储单元的开-关特性优良，因为曲线图的斜率较大。根据图24，可以看出根据示例实施例的半导体存储器件的曲线图斜率形成为大于根据比较示例的半导体存储器件的曲线图斜率。根据本发明构思的示例实施例的半导体存储器件包括第一区域LSL1，因此可以看出，与比较示例相比，提高了包括稳定的竖直沟道图案的半导体存储器件的开-关特性。
此外，图25所示的关于最差导通单元电流特性的曲线图是示出了在施加相同电压时在对应单元中流动的电流的曲线图。参照该曲线图，可以看出，当向每个存储单元施加电压时，示例实施例具有比比较示例高的电流值。这意味着当将相同的电压施加到每个存储单元时，较高的电流可以在根据示例实施例的存储单元中流动，因此可以看出，根据本发明构思的半导体存储器件的电特性得到提高。
在下文中，将参照图26和27简要地描述包括半导体存储器件的电子系统和存储卡。。图26是示意性地示出根据本发明构思的示例实施例的包括半导体存储器件的电子系统的一个示例的框图，图27是示意性地示出根据本发明构思的示例实施例的包括半导体存储器件的存储卡的一个示例的框图。
参照图26，根据本发明构思的示例实施例的电子系统1100可以包括控制器1110、输入/输出设备(I/O)1120、存储器件1130、接口1140和总线1150。控制器1110、输入/输出设备1120、存储器件1130和接口1140中的至少两个可以通过总线1150彼此耦接。总线1150可以对应于数据移动的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和/或能够执行类似功能的逻辑器件中的至少一种。输入/输出设备1120可以包括键区、键盘和/或显示设备。存储器件1130可以存储数据和/或命令。存储器件1130可以包括在上述示例实施例中公开的半导体存储器件。存储器件1130还可以包括相变存储器件、磁存储器件，DRAM器件和/或SRAM器件中的至少一种。接口1140可以执行向通信网络发送数据和/或从通信网络接收数据的功能。接口1140可以是有线和/或无线类型。例如，接口1140可以包括天线和/或有线/无线收发器。虽然未示出，但是电子系统1100可以包括用于改进控制器1110的操作的存储器件，并且还可以包括高速DRAM器件和/或高速SRAM器件中的至少一种。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、web平板电脑、无线电话、移动电话、数字音乐播放器、存储卡和/或可以在无线环境中发送和接收信息的电子产品。
参照图27，根据本发明构思的示例实施例的存储器卡1200可以包括存储器件1210。存储器件1210可以包括根据上述示例实施例的半导体存储器件。存储器件1210还可以包括相变存储器件、磁存储器件、DRAM器件和/或SRAM器件中的至少一种。存储卡1200可以包括控制主机与存储器件1210之间的数据交换的存储器控制器1220。
存储器控制器1220可以包括控制存储卡的操作的处理单元1222。此外，存储器控制器1220可以包括用作处理单元1222的工作存储器的SRAM 1221。此外，存储器控制器1220还可以包括主机接口1223和存储器接口1225。主机接口1223可以包括存储卡1200和主机之间的数据交换协议。存储器接口1225可以访问存储器控制器1220和存储器件1210。此外，存储器控制器1220还可以包括纠错块(ECC)1224。纠错块1224可以检测并校正从存储器件1210读取的数据的错误。尽管未示出，但是存储卡1200还可以包括存储用于与主机接口连接的代码数据的ROM器件。存储卡1200可以用作便携式数据存储卡。在一些实施例中，存储卡1200可被实现为可以替代计算机系统的硬盘的固态盘(SSD)。
在根据本发明构思的半导体存储器件中，下半导体图案和竖直沟道图案彼此稳定地接触，因此可以提高半导体存储器件的可靠性。此外，存储卡或电子系统可以包括根据示例实施例的半导体存储器件，以提高系统的操作速度和电特性(例如，抗噪性等)。
应当理解，尽管在本文中使用术语“第一”、“第二”等来描述本发明构思的示例实施例中的构件、区域、层、部分、部件、组件和/或元件，但是这些构件、区域、层、部分、部件、组件和/或元素不应受这些术语的限制。这些术语仅用于将一个构件、区域、部分、部件、组件或元件与其他构件、区域、部分、部件、组件或元件区分开。因此，在不脱离本发明构思的范围的前提下，下面描述的第一构件、区域、部分、部件、组件或元件也可以被称为第二构件、区域、部分、部件、组件或元件。例如，在不脱离本发明构思的范围的前提下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。
为了便于描述在本文中可以使用空间上的相对术语如“下方”、“之下”、“下部”、“上方”、“上部”等来描述一个元件或特征与另一元件或特征在附图中示出的关系。将理解的是，空间上的相对术语除了涵盖附图中示出的方向之外，还意在涵盖器件在使用中或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或者特征“下方”或者“之下”的元件将定向在其它元件或者特征的“上方”。因此，示例术语“下方”可以涵盖上方和下方两种取向。器件可以以其他方式定向(旋转90度或在其他方向)，且可以相应地解释本文中使用的空间上的相对描述语。
本文使用的术语仅仅是为了描述具体实施例的目的，而并非意在限制示例实施例。本文中使用的单数形式“一”、“一个”和“该”意在还包括复数形式，除非上下文另外明确指出。还应理解，术语“包括”、“具有”和/或“包含”在本文中使用时指定存在所陈述的特征、整数、步骤、操作、元件和/或组件，但并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其组合。
除非另外定义，否则本文使用的所有术语(包括技术和科学术语)具有本发明构思所属领域的普通技术人员通常所理解的相同意义。还将理解，诸如在通用词典中定义的术语应被解释为与它们在本说明书的上下文和相关技术中的意义相一致，而不应被解释为理想或过于正式的意义，除非本文明确地如此定义。
当可以不同地实现某个示例实施例时，可以不同于所描述的顺序执行特定的处理顺序。例如，两个连续描述的处理可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
在附图中，应预期到例如由于制造技术和/或公差造成的与所示意形状的不同。因此，本发明构思的示例实施例不应解释为受限于在本文示出的区域的具体形状，而应解释为包括例如由于制造工艺而造成的形状偏差。例如，示为矩形形状的蚀刻区域可以是圆形或特定曲率形状。因此，附图中所示出的区域本质上是示意性的，并且附图中所示出的区域的形状旨在说明器件区域的特定形状，并非旨在限制本发明构思的范围。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。诸如“......中的至少一个”之类的表述在元素列表之前时修饰整个元素列表，而不是修饰列表中的单独元素。
应理解，当提及元件“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件时，不存在中间元件。用于描述元件或层之间关系的其他词语应以类似的方式来解释(例如，“在......之间”与“直接在......之间”，“相邻”与“直接相邻”，“在......上”与“直接在......上”等)。
贯穿附图，类似附图标记表示类似的元件。因此，相同或相似的数字可以参照其他附图来描述，即使它们在对应的图中既未提及也未描述。另外，也可以参照其他附图来描述没有用附图标记表示的元件。
虽然已经如上所述参照附图描述了本发明构思的示例实施例，但是本领域技术人员应能够理解，在不改变技术精神或本质特性的前提下，本发明构思可以以其他详细形式实现。因此，应当理解，上述示例实施例在所有方面都是示意性的，并不限于此。因此，本发明构思的范围应当被确定为所附权利要求及其等同物的允许分析的最宽范围。
[符号描述]
100：衬底
110：绝缘层
140：下半导体图案
210：竖直绝缘图案
220：竖直沟道图案
300：存储单元栅电极
300S：串选择晶体管栅电极
300G：接地选择晶体管栅电极
RS1：第一凹入区域

Claims (25)

1.一种半导体存储器件，包括：
堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；
从衬底突出的下半导体图案；
竖直绝缘图案，从衬底沿竖直方向延伸并穿透堆叠结构；和
竖直沟道图案，在竖直绝缘图案的内表面上并且接触下半导体图案，
其中下半导体图案的上部包括凹入区域，所述凹入区域包括曲面形外形，以及
在凹入区域中，竖直沟道图案的下部的外表面沿着凹入区域的曲面接触下半导体图案。
2.根据权利要求1所述的半导体存储器件，其中：
下半导体图案的上部的宽度随着距衬底的距离增加而减小。
3.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案具有实质上相同的厚度。
4.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案的底部的第一高度高于所述多个栅电极中位于所述多个栅电极的最下端的栅电极的顶表面的第二高度。
5.根据权利要求1所述的半导体存储器件，其中，下半导体图案的上表面倾斜，使得下半导体图案的上表面的更靠近竖直沟道图案的第一部分比下半导体图案的上表面的距竖直沟道图案更远的第二部分靠近衬底。
6.根据权利要求1所述的半导体存储器件，其中，竖直绝缘图案包括：
隧道绝缘层，接触竖直沟道图案的表面；
电荷存储层，位于隧道绝缘层与堆叠结构之间；和
阻挡绝缘层，位于电荷存储层与堆叠结构之间，
其中隧道绝缘层、电荷存储层和阻挡绝缘层中的每一个包括沿相对于衬底的竖直方向延伸的竖直部分，以及
其中阻挡绝缘层和电荷存储层中的每一个包括与竖直部分连接并在下半导体图案上延伸的突起。
7.根据权利要求6所述的半导体存储器件，其中：
隧道绝缘层的竖直部分的内表面、电荷存储层的突起的侧表面和竖直沟道图案与阻挡绝缘层的突起的侧表面相接触的外表面是共面的。
8.根据权利要求1所述的半导体存储器件，其中：
竖直绝缘图案的平面内边缘与竖直沟道图案的平面外边缘共面。
9.根据权利要求1所述的半导体存储器件，其中，凹入区域穿透下半导体图案的上部。
10.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案的接触竖直绝缘图案的上部具有第一厚度，
其中凹入区域中竖直沟道图案的下部具有第二厚度，并且
其中第二厚度大于第一厚度。
11.根据权利要求1所述的半导体存储器件，其中，竖直沟道图案的下部包括弯曲外表面。
12.一种半导体存储器件，包括：
堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；
从衬底突出的下半导体图案；
竖直绝缘图案，沿相对于衬底的竖直方向延伸并穿透堆叠结构；和
竖直沟道图案，位于竖直绝缘图案的内表面上并接触下半导体图案，
其中下半导体图案包括：
掺杂有第一杂质的第一区域，以及
掺杂有与衬底相同导电性的第二杂质的第二区域。
13.根据权利要求12所述的半导体存储器件，其中，下半导体图案的上部包括凹入区域，所述凹入区域包括曲面形外形，
其中，第一区域在凹入区域与衬底之间，
其中，第一区域和竖直沟道图案的下部在凹入区域中彼此接触。
14.根据权利要求13所述的半导体存储器件，其中，第一区域包括下半导体图案中掺杂有第一杂质的多个区域中最大含量的第一杂质，以及
其中，第二区域包括下半导体图案中掺杂有第二杂质的多个区域中最大含量的第二杂质。
15.根据权利要求13所述的半导体存储器件，其中，第一区域的第一宽度小于第二区域的第二宽度。
16.根据权利要求13所述的半导体存储器件，其中，第一杂质是C、N、O、Cl、F、B、P和As中的至少一种。
17.根据权利要求13所述的半导体存储器件，其中，第一区域的第一顶表面高于所述多个栅电极中位于所述多个栅电极的最下端的栅电极的第二顶表面。
18.根据权利要求17所述的半导体存储器件，其中，第二区域的第三顶表面低于第一区域的第一顶表面。
19.根据权利要求18所述的半导体存储器件，还包括：
栅绝缘层，位于下半导体图案与位于所述多个栅电极的最下端的栅电极之间，
其中栅绝缘层和第二区域彼此交叠。
20.根据权利要求13所述的半导体存储器件，还包括：
在所述多个绝缘层的最上端处包括第一杂质的绝缘层。
21.一种半导体存储器件，包括：
衬底；
堆叠结构，包括交替地堆叠在衬底上的多个绝缘层和多个栅电极；
从衬底沿第一方向延伸的下半导体图案；和
竖直沟道图案，在下半导体图案上并且从下半导体图案的凹入区域内沿第一方向延伸；
竖直绝缘图案，在竖直沟道图案与堆叠结构之间沿第一方向延伸，
其中下半导体图案的第一区域包括第一杂质，以及
其中下半导体图案的在第一区域与衬底之间的第二区域包括不同于第一杂质的第二杂质。
22.根据权利要求21所述的半导体存储器件，其中，竖直绝缘图案的最靠近衬底的底表面在堆叠结构与竖直沟道图案之间沿相对于衬底的顶表面倾斜的第二方向延伸，以接触竖直沟道图案。
23.根据权利要求22所述的半导体存储器件，其中，竖直绝缘图案包括：
阻挡绝缘层，与堆叠结构相邻，其中阻挡绝缘层包括沿第一方向延伸的第一竖直部分和接触竖直沟道图案的第一突起；
隧道绝缘层，在阻挡绝缘层与竖直沟道图案之间沿第一方向延伸；和
电荷存储层，在阻挡绝缘层与隧道绝缘层之间，其中电荷存储层包括沿第一方向延伸的第二竖直部分和接触竖直沟道图案的第二突起，
其中阻挡绝缘层的第一突起沿相对于衬底的顶表面倾斜的第二方向延伸以接触竖直沟道图案。
24.根据权利要求23所述的半导体存储器件，其中，阻挡绝缘层的第一突起从阻挡绝缘层的第一竖直部分沿第二方向远离衬底延伸以接触竖直沟道图案。
25.根据权利要求23所述的半导体存储器件，其中，阻挡绝缘层的第一突起从阻挡绝缘层的第一竖直部分沿着第二方向朝向衬底延伸以接触竖直沟道图案。
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