TWI711160B - 半導體裝置 - Google Patents

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TWI711160B
TWI711160B TW108106347A TW108106347A TWI711160B TW I711160 B TWI711160 B TW I711160B TW 108106347 A TW108106347 A TW 108106347A TW 108106347 A TW108106347 A TW 108106347A TW I711160 B TWI711160 B TW I711160B
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内田佳祐
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日商東芝記憶體股份有限公司
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    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

實施形態之半導體裝置具備：第1絕緣膜壁，其將同一橢圓柱區域於橢圓之長徑方向分離成兩個區域；第1記憶體膜，其沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之一個區域之側壁面配置為筒狀，且具有第1電荷儲存膜；第2記憶體膜，其沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之另一個區域之側壁面配置為筒狀，且具有第2電荷儲存膜；第1配線群，其等於上述橢圓柱區域之長度方向上設置複數層，各自為板狀且於與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第1記憶體膜；第2配線群，其等於與上述第1配線群相同之層內設置複數層，各自為板狀且於與上述第1配線群平行且與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第2記憶體膜；第1通道膜，其配置為沿著上述第1記憶體膜之內側壁面之柱狀；第2通道膜，其配置為沿著上述第2記憶體膜之內側壁面之柱狀；及第2絕緣膜壁，其與上述第1絕緣膜壁一體地形成，將上述複數層第1配線群與上述複數層第2配線群之間分離。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
於半導體裝置、尤其是半導體記憶裝置之開發中，為了達成大容量化、低成本化等，正不斷推進記憶胞之微細化。例如，正積極開發三維地配置記憶胞之三維NAND(Not AND，反及)型快閃記憶體裝置。於三維NAND型快閃記憶體裝置中，於介隔絕緣層積層之字元線層，形成沿與字元線層面垂直之方向(所謂縱向)使記憶胞相連而成之NAND串。藉此，與二維配置記憶胞之情形相比達成了高積體化。而且，為了達成更進一步之高積體化，提出了使用光微影技術，藉由縱向切割將記憶體膜物理地分斷，形成沿縱向延伸之複數個記憶體膜，藉此，形成先前之例如2倍之記憶胞。然而，存在若使用光微影技術將已形成之記憶體膜物理地分斷，則可能會對記憶體膜構造造成損傷之問題。
實施形態提供一種可實現三維NAND型快閃記憶體裝置之更進一步之高積體化之半導體裝置。
一實施形態之半導體裝置包含第1絕緣膜壁、第1記憶體膜、第2記憶體膜、第1配線群、第2配線群、第1通道膜、第2通道膜、及第2絕緣膜壁。第1絕緣膜壁將同一橢圓柱區域於橢圓之長徑方向分離成兩個區域。第1記憶體膜係沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之 一個區域之側壁面配置為筒狀，且具有第1電荷儲存膜之膜。第2記憶體膜係沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之另一個區域之側壁面配置為筒狀，且具有第2電荷儲存膜之膜。第1配線群於上述橢圓柱區域之長度方向設置複數層，各自為板狀且於與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第1記憶體膜。第2配線群於與上述第1配線群相同之層內設置複數層，各自為板狀且於與上述第1配線群平行且與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第2記憶體膜。第1通道膜配置為沿著上述第1記憶體膜之內側壁面之柱狀。第2通道膜配置為沿著上述第2記憶體膜之內側壁面之柱狀。第2絕緣膜壁係與上述第1絕緣膜壁一體地形成，將上述複數層第1配線群與上述複數層第2配線群之間分離。
10a:配線
10b:配線
10c:配線
11:障壁金屬
12:絕緣層
13:基底膜
14:絕緣膜壁
14a:絕緣膜壁
14b:絕緣膜壁
15:置換用孔
16:絕緣膜壁
16a:絕緣膜壁
16b:絕緣膜壁
17:氧化膜
20:記憶體膜
20a:記憶體膜
20b:記憶體膜
20c:記憶體膜
20d:記憶體膜
21:通道膜
22:記憶體膜
24:隧道絕緣膜
26:電荷儲存膜
28:阻擋絕緣膜
30:犧牲膜層
32:犧牲金屬膜
33:犧牲金屬膜
34:基底膜
35:犧牲膜
37:犧牲金屬膜
50:導電層
60:橢圓柱區域
150a:分離槽
150b:分離槽
151:開口部
151a:開口部
151b:開口部
152:橢圓孔
153:分離槽
154:記憶體孔
154a:記憶體孔
154b:記憶體孔
156:空間
S102:犧牲金屬膜形成步驟
S104:基底膜形成步驟
S106:積層膜形成步驟
S108:分離槽形成步驟
S110:絕緣膜嵌埋步驟
S112:橢圓孔形成步驟
S114:犧牲金屬膜再沈積步驟
S116:氧化處理步驟
S118:犧牲膜嵌埋步驟
S120:分離槽形成步驟
S121:絕緣膜嵌埋步驟
S122:犧牲膜去除步驟
S124:犧牲金屬膜形成步驟
S126:犧牲金屬膜凹槽步驟
S128:犧牲金屬膜再沈積步驟
S130:分離槽形成步驟
S132:絕緣膜形成步驟
S134:犧牲金屬膜蝕刻步驟
S136:置換步驟
S138:記憶體孔蝕刻步驟
S140:記憶體膜形成步驟
S142:阻擋絕緣膜形成步驟
S144:電荷儲存膜形成步驟
S146:隧道絕緣膜形成步驟
S148:通道膜形成步驟
S150:置換用孔形成步驟
S152:置換步驟
W1:字元線
W2:字元線
WL1:第1配線之一例
WL2:第2配線之一例
圖1係表示第1實施形態中之半導體裝置之構成之一例之立體圖。
圖2係表示第1實施形態中之半導體裝置之導電層及記憶胞之構成之一例之俯視圖。
圖3係表示第1實施形態中之半導體裝置之製造方法之主要步驟之流程圖。
圖4A至圖4C係表示第1實施形態中之半導體裝置之製造方法之步驟之一部分的立體圖。
圖5A至圖5C係表示第1實施形態中之半導體裝置之製造方法之步驟之其他部分的立體圖。
圖6A至圖6C係表示第1實施形態中之半導體裝置之製造方法之步驟 之其他部分的立體圖。
圖7係表示第1實施形態中之記憶胞區域之構成之一例之俯視圖。
圖8係表示第1實施形態中之記憶胞區域之構成之一例之剖視圖。
圖9係表示第2實施形態中之半導體裝置之構成之一例之立體圖。
圖10係表示第2實施形態中之半導體裝置之導電層與記憶胞之構成之一例之俯視圖。
圖11係表示第2實施形態中之半導體裝置之製造方法之主要步驟之流程圖。
圖12A至圖12C係表示第2實施形態中之半導體裝置之製造方法之步驟之一部分的立體圖。
圖13A至圖13C係表示第2實施形態中之半導體裝置之製造方法之步驟之其他部分的立體圖。
圖14A至圖14C係表示第2實施形態中之半導體裝置之製造方法之步驟之其他部分的立體圖。
圖15係表示第2實施形態中之記憶胞區域之構成之一例之俯視圖。
圖16係用以對第2實施形態中替換為導電層之方法之變化例進行說明之圖。
圖17係表示第3實施形態中之半導體裝置之構成之一例之剖視圖。
圖18係表示第3實施形態中之半導體裝置之構成之一例之其他位置上之剖視圖。
圖19係表示第3實施形態中之半導體裝置之導電層與記憶胞之構成之一例之俯視圖。
圖20係表示第3實施形態中之半導體裝置之製造方法之主要步驟之流 程圖。
圖21A至圖21F係示出表示第3實施形態中之半導體裝置之製造方法之步驟之一部分的截面及截面位置之圖。
圖22A至圖22F係示出表示第3實施形態中之半導體裝置之製造方法之步驟之其他部分的截面及截面位置之圖。
圖23A至圖23F係示出表示第3實施形態中之半導體裝置之製造方法之步驟之其他部分的截面及截面位置之圖。
圖24A至圖24C係示出表示第3實施形態中之半導體裝置之製造方法之步驟之其他部分的截面及截面位置之圖。
圖25係用以對第3實施形態中替換為導電層之方法進行說明之圖。
以下，於實施形態中，對可實現三維NAND型快閃記憶體裝置之更進一步之高積體化之半導體裝置進行說明。
又，以下，於實施形態中，作為半導體裝置之一例，對三維NAND型快閃記憶體裝置進行說明。以下，使用圖式進行說明。
第1實施形態
圖1係表示第1實施形態中之半導體裝置之構成之一例之立體圖。圖2係表示第1實施形態中之半導體裝置之導電層與記憶胞之構成之一例之俯視圖。再者，圖1與圖2之比例尺不一致。於圖1及圖2之例中，表示作為半導體裝置之一例之半導體記憶裝置中之記憶體元件區域之構成之一例。又，於圖1中，通道膜21及障壁金屬11僅記載符號，省略圖示。於圖1中，第1實施形態中之半導體裝置具有成為半導體記憶裝置中之字元線 (WL)之複數根配線10a、10b、10c並列形成之複數層導電層50。又，第1實施形態中之半導體裝置具有將鄰接之層之導電層50彼此間絕緣之複數層絕緣層12。複數層導電層50之各層導電層50與複數層絕緣層12之各層絕緣層12交替地積層。藉由絕緣膜壁14(第2絕緣膜壁)將複數層配線10a群(第1配線群)與複數層配線10b群(第2配線群)之間分離。同樣地，藉由絕緣膜壁14將複數層配線10b群與複數層配線10c群之間分離。如此，各層導電層50中之複數根配線10a、10b、10c分別被絕緣膜壁14分離。於各層導電層50中，配線10a(WL1：第1配線之一例)形成於相同位置。同樣地，於各層導電層50中，配線10b(WL2：第2配線之一例)形成於相同位置。同樣地，於各層導電層50中，配線10c形成於相同位置。複數根配線10a、10b、10c係使用相同導電性材料之板狀之配線。
而且，於配線10a與配線10b介隔絕緣膜壁14相互對向之部分，複數個橢圓柱區域60排列成一排地配置。又，於配線10b與配線10c介隔絕緣膜壁14相互對向之部分，複數個橢圓柱區域60排列成一排地配置。各橢圓柱區域60於與積層面正交之方向上貫通複數層導電層50與複數層絕緣層12之積層體。相鄰排之複數個橢圓柱區域60例如於俯視時配置成錯位狀。於各橢圓柱區域60分別配置有兩個記憶體膜20、22。記憶體膜20(第1記憶體膜)配置於同一橢圓柱區域60被絕緣膜壁16(第1絕緣膜壁)於橢圓之長徑方向上分離而成之兩個區域中之一個。記憶體膜22(第2記憶體膜)配置於同一橢圓柱區域60被絕緣膜壁16(第1絕緣膜壁)於橢圓之長徑方向上分離而成之兩個區域中之另一個。如此，絕緣膜壁16將各橢圓柱區域60於橢圓之長徑方向分離成兩個區域。而且，通道膜21(第1通道膜)(亦稱為溝道體)沿記憶體膜20(第1記憶體膜)之內側壁面配置為柱狀。 同樣地，通道膜21(第2通道膜)沿記憶體膜22(第2記憶體膜)之內側壁面配置為柱狀。換言之，於各橢圓柱區域60，配置有絕緣膜壁16、記憶體膜20、22、及各記憶體膜20、22內側之通道膜21。如此，於圖1及圖2之例中，分別設置有絕緣膜壁16、記憶體膜20、22、及各記憶體膜20、22內側之通道膜21之複數個橢圓柱區域60、及複數層配線群10a與複數層配線群10b介隔絕緣膜壁14相互對向之複數個部分於橢圓柱區域60之橢圓之短徑方向上交替地排列。於圖1及圖2之例中，將各層導電層50之配線10a與配線10b分離之絕緣膜壁14係與位於配線10a與配線10b相互對向之部分之橢圓柱區域60之絕緣膜壁16一體地形成。同樣地，將各層導電層50之配線10b與配線10c分離之絕緣膜壁14係與位於配線10b與配線10c相互對向之部分之橢圓柱區域60之絕緣膜壁16一體地形成。再者，實施形態中之「橢圓柱」並不限定於水平截面為正橢圓形狀，亦可為長徑方向之一側之曲面與另一側之曲面之間以平面連接而成之水平截面為所謂卵形狀者。
又，如圖1及圖2所示，複數層導電層50之配線10a群在位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之長度方向上設置有複數層。如上所述，複數層導電層50之配線10a群各自為板狀且於與橢圓柱區域60之柱之長度方向正交之方向延伸。於圖1及圖2之例中，複數層導電層50之配線10a群於橢圓柱區域60之橢圓之短徑方向上延伸。而且，配線10a群連接於位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之各橢圓柱區域60之記憶體膜20。複數層導電層50之配線10b群於與配線10a群相同之層內設置有複數層。配線10b群各自為板狀，且於與配線10a群平行且與位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之柱之長度方向正交的方向延伸。於圖1及 圖2之例中，複數層導電層50之配線10b群於橢圓柱區域60之橢圓之短徑方向上延伸。而且，配線10b群連接於位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之各橢圓柱區域60之記憶體膜22。又，各層導電層50之配線10b群在與位於配線10b與配線10c介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之柱之長度方向正交的方向上延伸。而且，配線10b群亦連接於位於配線10b與配線10c介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之記憶體膜20。複數層導電層50之配線10c群於與配線10a、10b群相同之層內設置有複數層。配線10c群各自為板狀，且於與配線10a、10b群平行且與位於配線10b與配線10c介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之柱之長度方向正交的方向延伸。而且，配線10c群連接於位於配線10b與配線10c介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之記憶體膜22。於各層導電層50中，藉由成為字元線之配線10a、位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜20、及被該記憶體膜20包圍之通道膜21之組合而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜20之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。同樣地，於各層導電層50中，藉由成為字元線之配線10b、位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜22、及被該記憶體膜22包圍之通道膜21之組合而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜22之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。同樣地，於各層導電層50中，藉由成為字元線之配線 10b、位於配線10b與配線10c介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜20、及被記憶體膜20包圍之通道膜21之組合而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜20之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。同樣地，於各層導電層50中，藉由成為字元線之配線10c、位於配線10b與配線10c介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜22、及被該記憶體膜22包圍之通道膜21之組合而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜22之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。而且，位元線接點係以跨及被相同橢圓柱區域60之記憶體膜20包圍之通道膜21與被記憶體膜22包圍之通道膜21之方式連接。換言之，使用形成於相同橢圓柱區域60之記憶體膜20之NAND串與使用記憶體膜22之NAND串之相同之一端連接於共用之位元線接點，另一端連接於共用之源極線。
如上，於第1實施形態中，於各導電層50中，並非於同一橢圓柱區域60藉由一個記憶體膜與一個通道膜之組合形成一個記憶胞，而是藉由記憶體膜20與通道膜21之組合、以及記憶體膜22與通道膜21之組合而形成兩個記憶胞，藉此可提高記憶胞之密度。因此，於三維NAND型快閃記憶體裝置中，可進一步達成高積體化。
圖3係表示第1實施形態中之半導體裝置之製造方法之主要步驟之流程圖。於圖3中，於第1實施形態中之半導體裝置之製造方法中，實施如下之一連串步驟，即：積層膜形成步驟(S106)、橢圓孔形成步驟 (S112)、犧牲金屬膜形成步驟(S124)、犧牲金屬膜凹槽步驟(S126)、犧牲金屬膜再沈積步驟(S128)、分離槽形成步驟(S130)、絕緣膜形成步驟(S132)、犧牲金屬膜蝕刻步驟(S134)、置換步驟(S136)、記憶體孔蝕刻步驟(S138)、記憶體膜形成步驟(S140)、通道膜形成步驟(S148)。於記憶體膜形成步驟(S140)中，作為內部步驟，實施阻擋絕緣膜形成步驟(S142)、電荷儲存膜形成步驟(S144)、隧道絕緣膜形成步驟(S146)這一連串步驟。
圖4A至圖4C係表示第1實施形態中之半導體裝置之製造方法之步驟之一部分之立體圖。於圖4A至圖4C中，表示圖3之積層膜形成步驟(S106)至犧牲金屬膜凹槽步驟(S126)。其後之步驟將於下文敍述。
首先，作為積層膜形成步驟(S106)，於未圖示之半導體基板上，例如使用原子層氣相沈積(atomic layer deposition：ALD、或atomic layer chemical vapor deposition：ALCVD(原子層化學氣相沈積))法或者化學氣相沈積(chemical vapor deposition：CVD)法，交替地積層犧牲膜層30與絕緣層12。藉由該步驟，形成交替地積層複數層犧牲膜層30之各層犧牲膜層30、及複數層絕緣層12之各層絕緣層12而成之積層膜。作為用作犧牲膜層30之犧牲膜，例如較佳為使用氮化矽膜(SiN膜)。又，作為用作絕緣層12之絕緣膜，例如較佳為使用氧化矽膜(SiO2膜)。又，作為半導體基板，例如使用直徑300毫米之矽晶圓。再者，亦可於交替地積層有犧牲膜層30與絕緣層12之半導體基板上或基板內，形成未圖示之其他絕緣膜、配線、接點及/或電晶體等半導體元件。
於圖4A中，作為橢圓孔形成步驟(S112)，自絕緣層12上形成貫通上述積層膜之橢圓形之開口部(橢圓孔152)。此處，複數個橢圓孔152係沿配線10之長度方向形成於圖1所示之成為字元線之相鄰配線10彼 此間之位置。對於經過未圖示之光阻劑塗佈步驟、曝光步驟等光微影步驟而於絕緣層12之上形成有光阻劑膜之狀態，藉由各向異性蝕刻法，去除露出之絕緣層12、位於其下層之犧牲膜層30與絕緣層12之積層膜。藉此，可相對於絕緣層12表面大致垂直地形成橢圓孔152。例如，作為一例，亦可藉由反應性離子蝕刻(RIE)法形成橢圓孔152。此處之各橢圓孔152較佳為以長徑方向朝向與圖1所示之成為字元線之配線10之長度方向大致正交之方向之方式形成。又，各橢圓孔152並不限定於嚴格之橢圓形狀。只要為具有長徑與短徑，且長徑方向之邊部分之曲率大於短徑方向之邊部分之曲率之形狀即可。例如亦可為上述卵形狀等。
於圖4B中，作為犧牲金屬膜形成步驟(S124)，例如使用ALD法、ALCVD法、或CVD法，於橢圓孔152內形成犧牲金屬膜32。作為犧牲金屬膜32之材料，例如較佳為使用鎢(W)。此處，不將犧牲金屬膜32堆積至完全填滿橢圓孔152內。例如，較理想為以於橢圓孔152之橢圓中央部呈柱狀地保留未被填埋之空洞之方式形成。於第1實施形態中，由於嵌埋至橢圓孔152中，故曲率半徑較小之(曲率較大之)長徑方向之側壁部分與曲率半徑較大之(曲率較小之)短徑方向之側壁部分相比，犧牲金屬膜32之成膜更快。因此，曲率較大之長徑方向之側壁部分與曲率較小之短徑方向之側壁部分相比，可使成膜之犧牲金屬膜32之膜厚更大。
於圖4C中，作為犧牲金屬膜凹槽步驟(S126)，例如藉由利用濕式蝕刻法(例如混酸處理)對橢圓孔152內之犧牲金屬膜32進行蝕刻而於犧牲金屬膜32形成凹槽形狀。具體而言，以去除曲率較小之短徑方向之側壁部分之犧牲金屬膜32，並且於曲率較大之長徑方向之側壁部分保留犧牲金屬膜32之方式形成犧牲金屬膜32之凹槽形狀。
圖5A至圖5C係表示第1實施形態中之半導體裝置之製造方法之步驟之其他部分之立體圖。於圖5A至圖5C中，表示圖3之犧牲金屬膜再沈積步驟(S128)至絕緣膜形成步驟(S132)。其後之步驟將於下文敍述。
於圖5A中，作為犧牲金屬膜再沈積步驟(S128)，例如使用ALD法、ALCVD法、或CVD法，使橢圓孔152內之成為凹槽形狀之犧牲金屬膜32再沈積。於曲率較大之長徑方向之側壁部分，成為凹槽形狀之犧牲金屬膜32成為基底膜而使犧牲金屬膜32之成膜進展。因此，於不存在該基底膜之曲率較小之短徑方向之側壁部分，於犧牲金屬膜32之沈積開始前，可保留短徑方向之兩側壁部分之間之小空間(小區域)而將橢圓孔152內以犧牲金屬膜32填埋。藉由該步驟，可於短徑方向之兩側壁部分及兩側壁部分間之空間不存在犧牲金屬膜32之狀態下，以犧牲金屬膜32填埋被短徑方向之兩側壁部分間之空間分隔之橢圓孔152內之兩個區域。
於圖5B中，作為分離槽形成步驟(S130)，例如藉由濕式蝕刻法(例如熱磷酸處理)，經由保留於橢圓孔152內之短徑方向之兩側壁部分間之空間而在複數層犧牲膜層30之各層犧牲膜層30形成分離槽153。此處，沿配線10之長度方向於圖1所示之成為字元線之相鄰配線10彼此間之位置形成複數個橢圓孔152，並且橢圓孔152之短徑方向朝向該配線10之長度方向。然後，成為於短徑方向之兩側壁部分不存在犧牲金屬膜32而絕緣層12之絕緣膜與犧牲膜層30之犧牲膜露出之狀態。因此，藉由對各層犧牲膜層30之犧牲膜選擇性地進行蝕刻，可於各橢圓孔152內，從自犧牲金屬膜32露出之部分，朝向配線10之長度方向進行具有指向性之犧牲膜層30之蝕刻(側蝕)。藉此，由於各橢圓孔152間之距離較短，故各橢圓孔152內之短徑方向之兩側壁部分間之空間彼此沿該指向性之方向相連，換 言之，可沿圖1所示之配線10之長度方向形成將各層犧牲膜層30分離成複數個犧牲膜之分離槽153。
於圖5C中，作為絕緣膜形成步驟(S132)，例如使用ALD法、ALCVD法、或CVD法，用絕緣材料將各橢圓孔152內之短徑方向之兩側壁部分間之空間內嵌埋而形成絕緣膜壁16，並且一併將使各層犧牲膜層30分離之分離槽153內用絕緣材料嵌埋而形成絕緣膜壁14。作為絕緣膜壁16及絕緣膜壁14所使用之絕緣材料，使用與犧牲膜層30之犧牲膜之材料不同之材料。例如，較佳為使用SiO2。
圖6A至圖6C係表示第1實施形態中之半導體裝置之製造方法之步驟之其他部分之立體圖。於圖6A至圖6C中，表示圖3之犧牲金屬膜蝕刻步驟(S134)至記憶體孔蝕刻步驟(S138)。其後之步驟將於下文敍述。
於圖6A中，作為犧牲金屬膜蝕刻步驟(S134)，例如藉由濕式蝕刻法(例如混酸處理)，將堆積於在橢圓孔152內被絕緣膜壁16分離之兩個區域之犧牲金屬膜32蝕刻去除。藉此，可於橢圓孔152內形成被絕緣膜壁16分離之兩個記憶體孔154(開口部)。
於圖6B中，作為置換(替換)步驟(S136)，經由於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154，藉由蝕刻將各層犧牲膜層30去除，置換成導電性材料。具體而言，藉由濕式蝕刻法(例如熱磷酸處理)，經由於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154，藉由蝕刻將各層犧牲膜層30去除。藉此，如圖6B所示，於各層絕緣層12間形成空間156。此處，於與各層絕緣層12正交之方向上延伸之絕緣膜壁16成為支柱(pillar)，從而可支持各層絕緣層12使其等不變形。
其次，使用ALD法、ALCVD法、或CVD法，經由被絕緣 膜壁16分離之兩個記憶體孔154，於該各層絕緣層12間之空間156之上下壁面及側壁，首先形成未圖示之障壁金屬膜。其後，使用ALD法、ALCVD法、或CVD法，於該各層絕緣層12間之空間156內嵌埋成為配線10之導電性材料。作為障壁金屬膜，例如較佳為使用氮化鈦(TiN)。又，作為成為配線10之導電性材料，較佳為使用鎢(W)。藉此，可於圖1所示之導電層50形成被絕緣壁膜14分離之複數根配線10(10a、10b、10c)。
此處，於置換(替換)步驟(S136)中，於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154側壁亦成膜障壁金屬膜及導電性材料。因此，於圖6C中，作為記憶體孔蝕刻步驟(S138)，藉由蝕刻去除成膜於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154內之障壁金屬膜及導電性材料。
其次，作為記憶體膜形成步驟(5140)，於各橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154內分別形成記憶體膜20、22。記憶體膜20具有阻擋絕緣膜(第1阻擋絕緣膜)、電荷儲存膜(第1電荷儲存膜)、及隧道絕緣膜(第1隧道絕緣膜)。記憶體膜22具有阻擋絕緣膜(第2阻擋絕緣膜)、電荷儲存膜(第2電荷儲存膜)、及隧道絕緣膜(第2隧道絕緣膜)。以下，對內部步驟具體進行說明。
圖7係表示第1實施形態中之記憶胞區域之構成之一例之俯視圖。圖8係表示第1實施形態中之記憶胞區域之構成之一例之剖視圖。於圖8中，表示沿圖7之橢圓區域之短徑方向觀察之截面(E-E截面)。再者，圖7與圖8之比例尺不一致。
作為阻擋絕緣膜形成步驟(S142)，例如使用ALD法、ALCVD法、或CVD法，沿兩個記憶體孔154之側壁面形成阻擋絕緣膜 28。阻擋絕緣膜28係抑制電荷流入電荷儲存膜26與配線10之間之膜。作為阻擋絕緣膜28之材料，例如較佳為使用氧化鋁(Al2O3)。藉此，可形成沿被絕緣膜壁16分離之橢圓柱區域中之一個區域之側壁面配置為筒狀之阻擋絕緣膜28(第1阻擋絕緣膜)作為記憶體膜20(第1記憶體膜)之一部分。同樣地，可形成沿被絕緣膜壁16分離之橢圓柱區域中之另一個區域之側壁面配置為筒狀之阻擋絕緣膜28(第2阻擋絕緣膜)作為記憶體膜22(第2記憶體膜)之一部分。換言之，記憶體膜20、22分別具備配置為沿橢圓柱區域60之長度方向連續之筒狀之作為阻擋絕緣膜28之Al2O3膜。
此處，作為將犧牲膜層30置換成導電性材料之方法，有如下方法：於形成記憶體膜及通道膜後，將該記憶體膜及通道膜用作支持各層絕緣層12之支柱(pillar)，並自另一置換用開口部將犧牲膜層30置換成導電性材料。於形成記憶體膜及通道膜後，將該等記憶體膜及通道膜用作支持各層絕緣層12之支柱(pillar)，並自另一置換用開口部將犧牲膜層30置換成導電性材料之情形時，Al2O3膜對於蝕刻犧牲膜層30之例如磷酸之耐性較小，因此恐怕會於對犧牲膜層30進行蝕刻時同時被去除。因此，於該方法中，通常為當形成記憶體膜時，不形成阻擋絕緣膜28而先形成其餘之電荷儲存膜26與隧道絕緣膜24，於對犧牲膜層30進行蝕刻後且堆積障壁金屬膜及導電性材料前，經由上述置換用開口部而形成成為阻擋絕緣膜28之Al2O3膜。因此，會於積層之各層絕緣層12表面成膜Al2O3膜，成為於字元線之層間夾著Al2O3膜之構造。其結果，有各層字元線之層間之電容變大之傾向。與此相對，於第1實施形態中，於形成記憶體膜20、22前，將犧牲膜層30置換成以障壁金屬膜11與配線10所形成之字元線，故如圖8所示，可於各層導電層50之配線10與絕緣層12之間不隔著Al2O3膜 而形成字元線。換言之，於第1實施形態中，可獲得如下構造，即：於複數層導電層50之各層導電層50與複數層絕緣層12相對應之層之絕緣層12之間不介隔Al2O3膜，而分別配置Al2O3膜作為記憶體膜20之阻擋絕緣膜28及記憶體膜22之阻擋絕緣膜28。進而換言之，可不於字元線之層間隔著Al2O3膜而配置Al2O3膜作為阻擋絕緣膜28。因此，可減小各層之字元線之層間之電容。
其次，作為電荷儲存膜形成步驟(S144)，例如使用ALD法、ALCVD法、或CVD法，沿兩個記憶體孔154內之阻擋絕緣膜28之側壁面形成電荷儲存膜26。電荷儲存膜26係包含可儲存電荷之材料之膜。作為電荷儲存膜26之材料，例如較佳為使用SiN。藉此，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第1電荷儲存膜)作為記憶體膜20(第1記憶體膜)之一部分。同樣地，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第2電荷儲存膜)作為記憶體膜22(第2記憶體膜)之一部分。
其次，作為隧道絕緣膜形成步驟(S146)，例如使用ALD法、ALCVD法、或CVD法，沿兩個記憶體孔154內之電荷儲存膜26之側壁面形成隧道絕緣膜24。隧道絕緣膜24係具有絕緣性但藉由施加特定電壓而流通電流之絕緣膜。作為隧道絕緣膜24之材料，例如較佳為使用SiO2。藉此，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第1隧道絕緣膜)作為記憶體膜20(第1記憶體膜)之一部分。同樣地，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第2隧道絕緣膜)作為記憶體膜22(第2記憶體膜)之一部分。
其次，作為通道膜形成步驟(S148)，例如使用ALD法、 ALCVD法、或CVD法，沿兩個記憶體孔154內之隧道絕緣膜24之內側壁面全周，分別呈柱狀地形成通道膜21。換言之，沿記憶體膜20之內側壁面呈柱狀地形成通道膜21。同樣地，沿記憶體膜22之內側壁面呈柱狀地形成通道膜21。於圖7與圖8之例中，沿記憶體膜20之內側壁面全周呈柱狀地形成通道膜21。同樣地，沿記憶體膜22之內側壁面全周呈柱狀地形成通道膜21。作為通道膜21之材料，使用半導體材料。例如較佳為使用摻雜有雜質之矽(Si)。藉此，可沿記憶體膜20(第1記憶體膜)之一部分即隧道絕緣膜24之內側壁面，呈柱狀地形成通道膜21(第1通道膜)。同樣地，可沿記憶體膜22(第2記憶體膜)之一部分即隧道絕緣膜24之內側壁面呈柱狀地形成通道膜21(第2通道膜)。再者，柱狀之各通道膜21亦可為使用半導體材料形成具有底部之筒狀之構造，且於其內部配置有使用絕緣材料之核心部者。
藉由以上，如圖8所示，可形成具備由金屬(M)-氧化鋁(A)-氮化膜(N)-氧化膜(O)-矽(S)而成之MANOS構造之記憶胞的第1實施形態中之半導體裝置。
再者，於上述之例中，對使用Al2O3作為阻擋絕緣膜28之材料之情形進行了說明，但並不限定於此。作為阻擋絕緣膜28，除了使用Al2O3膜，亦可使用SiO2膜。於使用SiO2膜作為阻擋絕緣膜28之情形時，可形成由金屬(M)-氧化膜(O)-氮化膜(N)-氧化膜(O)-矽(S)而成之MONOS構造之記憶胞。
又，於第1實施形態中，並不排除將記憶體膜20、22及通道膜21用作支持各層絕緣層12之支柱(pillar)，而自另一置換用開口部將犧牲膜層30置換成導電性材料之方法。此時，作為成為支柱(pillar)之記 憶體膜20、22，亦可不形成阻擋絕緣膜28而先形成其餘之電荷儲存膜26與隧道絕緣膜24，於對犧牲膜層30進行蝕刻後且堆積障壁金屬膜及導電性材料前，經由上述置換用開口部而形成阻擋絕緣膜28。換言之，亦可為於對犧牲膜層30進行蝕刻後且堆積障壁金屬膜及導電性材料前，經由置換用開口部而形成阻擋絕緣膜28之形態。該方法例如於使用SiO2膜作為阻擋絕緣膜28之情形時尤其有效。
如上，根據第1實施形態，可於三維NAND型快閃記憶體裝置中形成先前之2倍之記憶胞。因此，可實現三維NAND型快閃記憶體裝置之更進一步之高積體化。又，根據第1實施形態，不使用光微影技術藉由縱向切割將記憶體膜20、22物理地分斷，因此可抑制對記憶體膜構造之損傷。又，根據第1實施形態，可確實地用筒狀之記憶體膜20、22包圍2倍化之各記憶胞所使用之通道膜21周圍，從而可充分發揮記憶體性能。
第2實施形態
圖9係表示第2實施形態中之半導體裝置之構成之一例之立體圖。圖10係表示第2實施形態中之半導體裝置之導電層與記憶胞之構成之一例之俯視圖。再者，圖9與圖10之比例尺不一致。於圖9及圖10之例中，表示作為半導體裝置之一例之半導體記憶裝置中之記憶體元件區域之構成之一例。又，於圖9中，通道膜21及障壁金屬11僅記載符號，省略圖示。於圖9中，第2實施形態中之半導體裝置與圖1同樣具有成為半導體記憶裝置中之字元線(WL)之複數根配線10a、10b、10c並列形成之複數層導電層50。又，第2實施形態中之半導體裝置具有將鄰接之層之導電層50彼此間絕緣 之複數層絕緣層12。複數層導電層50之各層導電層50與複數層絕緣層12之各層絕緣層12交替地積層。複數層導電層50與複數層絕緣層12之積層體被絕緣膜壁14(第2絕緣膜壁)分離。其結果，於各層導電層50分別配置被絕緣膜壁14(第2絕緣膜壁)分離之複數根配線10a、10b、10c。換言之，藉由絕緣膜壁14a(第2絕緣膜壁)將複數層配線10a群(第1配線群)與複數層配線10b群(第2配線群)之間分離。同樣地，藉由絕緣膜壁14b將複數層配線10b群與複數層配線10c群之間分離。於各層導電層50中，配線10a(WL1：第1配線之一例)形成於相同位置。同樣地，於各層導電層50中，配線10b(WL2：第2配線之一例)形成於相同位置。同樣地，於各層導電層50中，配線10c形成於相同位置。複數根配線10a、10b、10c係使用相同導電性材料之板狀之配線。
而且，於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分，複數個橢圓柱區域60排列成一排地配置。又，於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分，複數個橢圓柱區域60排列成一排地配置。各橢圓柱區域60於與積層面正交之方向上貫通複數層導電層50與複數層絕緣層12之積層體。相鄰排之複數個橢圓柱區域60例如於俯視時配置成錯位狀。於各橢圓柱區域60分別配置有兩個記憶體膜20、22。記憶體膜20(第1記憶體膜)配置於同一橢圓柱區域60被絕緣膜壁16(第1絕緣膜壁)於橢圓之長徑方向上分離而成之兩個區域中之一個。記憶體膜22(第2記憶體膜)配置於同一橢圓柱區域60被絕緣膜壁16(第1絕緣膜壁)於橢圓之長徑方向上分離而成之兩個區域中之另一個。如此，絕緣膜壁16將各橢圓柱區域60於橢圓之長徑方向分離成兩個區域。而且，遍及橢圓柱區域60中之橢圓之短徑方向之一側及另一側，沿記憶體膜20之內側壁面全 周呈柱狀地配置有通道膜21(第1通道膜)。同樣地，遍及橢圓柱區域中之橢圓之短徑方向之一側及另一側，沿記憶體膜22之內側壁面全周呈柱狀地配置有通道膜21(第2通道膜)。換言之，於各橢圓柱區域60，配置有絕緣膜壁16、記憶體膜20、22、及各記憶體膜20、22內側之通道膜21。如此，於圖9及圖10之例中，分別設置有絕緣膜壁16、記憶體膜20、22、及記憶體膜20、22內側之通道膜21之複數個橢圓柱區域60、及複數層配線群10a與複數層配線群10b介隔絕緣膜壁14相互對向之複數個部分於橢圓柱區域60之橢圓之長徑方向上交替地排列。於圖9及圖10之例中，與第1實施形態不同，各橢圓柱區域60之橢圓之長徑方向與各配線10延伸之方向大致平行地配置。因此，於圖9及圖10之例中，與第1實施形態不同，將各層導電層50之配線10a與配線10b分離之絕緣膜壁14a與位於配線10a與配線10b相互對向之部分之橢圓柱區域60之絕緣膜壁16不接觸，作為獨立個體形成。換言之，絕緣膜壁16a與絕緣膜壁14a不接觸地配置，絕緣膜壁16a之壁面之方向與絕緣膜壁14a之壁面之方向朝向不同方向。同樣地，將各層導電層50之配線10b與配線10c分離之絕緣膜壁14b與位於配線10b與配線10c相互對向之部分之橢圓柱區域60之絕緣膜壁16不接觸，作為獨立個體形成。
又，如圖9及圖10所示，複數層導電層50之配線10a群在位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之橢圓柱區域之長度方向上設置有複數層。配線10a群各自為板狀，且於與橢圓柱區域60之柱之長度方向正交之方向延伸。於圖9及圖10之例中，複數層導電層50之配線10a群於橢圓柱區域60之橢圓之長徑方向上延伸。配線10a群在位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之各橢圓柱區域60中 之橢圓之短徑方向之一側，連接於各橢圓柱區域60之記憶體膜20之一部分(A部)及記憶體膜22之一部分(B部)。複數層導電層50之配線10b群於與配線10a群相同之層內設置有複數層。配線10b群各自為板狀，且於與配線10a群平行且與位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之橢圓柱區域60之柱之長度方向正交之方向延伸。於圖9及圖10之例中，複數層導電層50之配線10b群於橢圓柱區域60之橢圓之長徑方向上延伸。配線10b群在位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之各橢圓柱區域60中之橢圓之短徑方向之另一側，連接於各橢圓柱區域60之記憶體膜20之另一部分(C部)及記憶體膜22之另一部分(D部)。
又，各層導電層50之配線10b群在與位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分之橢圓柱區域60之柱之長度方向正交的方向上延伸。配線10b群亦連接於位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分的橢圓柱區域60之記憶體膜20之一部分及記憶體膜22之一部分。複數層導電層50之配線10c群於與配線10a、10b群相同之層內設置有複數層。配線10c群各自為板狀，且於與配線10a、10b群平行且與位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分之橢圓柱區域60之柱之長度方向正交的方向延伸。配線10c群連接於位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分的橢圓柱區域60之記憶體膜20之另一部分及記憶體膜22之另一部分。
於各層導電層50中，藉由成為字元線之配線10a、位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之一個橢圓柱區域60之記憶體膜20、及被該記憶體膜20包圍之通道膜21之組合而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜20之複數層導電層50 之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
又，於各層導電層50中，藉由成為字元線之配線10b、位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之一個橢圓柱區域60之記憶體膜20、及被該記憶體膜20包圍之通道膜21之組合，亦構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜20之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
同樣地，於各層導電層50中，藉由成為字元線之配線10a、位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之一個橢圓柱區域60之記憶體膜22、及被該記憶體膜22包圍之通道膜21之組合，而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜22之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
又，於各層導電層50中，藉由成為字元線之配線10b、位於配線10a與配線10b介隔絕緣膜壁14a相互對向之部分之一個橢圓柱區域60之記憶體膜22、及被該記憶體膜22包圍之通道膜21之組合，亦構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜22之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
又，於各層導電層50中，藉由成為字元線之配線10b、位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分之一個橢圓柱區域60之記憶體膜20、及被該記憶體膜20包圍之通道膜21之組合，而構成一 個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜20之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
又，於各層導電層50中，藉由成為字元線之配線10c、位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分之一個橢圓柱區域60之記憶體膜20、及被該記憶體膜20包圍之通道膜21之組合，亦構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜20之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
同樣地，於各層導電層50中，藉由成為字元線之配線10b、位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分之一個橢圓柱區域60之記憶體膜22、及被該記憶體膜22包圍之通道膜21之組合，而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜22之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
又，於各層導電層50中，藉由成為字元線之配線10c、位於配線10b與配線10c介隔絕緣膜壁14b相互對向之部分之一個橢圓柱區域60之記憶體膜22、及被該記憶體膜22包圍之通道膜21之組合，而構成一個記憶胞。將形成於連接於相同橢圓柱區域60之記憶體膜22之複數層導電層50之各層的記憶胞藉由相同橢圓柱區域60之通道膜21相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
使用各層導電層50中通過2個字元線連接之相同橢圓柱區域60之記憶體膜20的一對NAND串之一端連接於一個位元線接點，另一端 連接於1根源極線。而且，使用各層導電層50中通過2個字元線連接之相同橢圓柱區域60之記憶體膜22的一對NAND串之一端連接於另一個位元線接點，另一端連接於1根源極線。
如上，於第2實施形態中，於同一橢圓柱區域60中，並非藉由一個記憶體膜與一個通道膜之組合而形成一個記憶胞，而是藉由記憶體膜20與通道膜21之組合、及記憶體膜22與通道膜21之組合而形成兩個組合。而且，於各導電層50中，於每個同一橢圓柱區域60，藉由兩個組合形成4個記憶胞(A、B、C、D部)。藉此，與第1實施形態相比可進一步提高記憶胞之密度。因此，於三維NAND型快閃記憶體裝置中，可進一步達成高積體化。
圖11係表示第2實施形態中之半導體裝置之製造方法之主要步驟之流程圖。於圖11中，於第2實施形態中之半導體裝置之製造方法中，於積層膜形成步驟(S106)與橢圓孔形成步驟(S112)之間，實施分離槽形成步驟(S108)、絕緣膜嵌埋步驟(S110)，不實施分離槽形成步驟(S130)，除此以外，與圖3相同。因此，於圖11中，第2實施形態中之半導體裝置之製造方法實施如下之一連串步驟，即：積層膜形成步驟(S106)、分離槽形成步驟(S108)、絕緣膜嵌埋步驟(S110)、橢圓孔形成步驟(S112)、犧牲金屬膜形成步驟(S124)、犧牲金屬膜凹槽步驟(S126)、犧牲金屬膜再沈積步驟(S128)、絕緣膜形成步驟(S132)、犧牲金屬膜蝕刻步驟(S134)、置換步驟(S136)、記憶體孔蝕刻步驟(S138)、記憶體膜形成步驟(S140)、及通道膜形成步驟(S148)。作為內部步驟，記憶體膜形成步驟(S140)實施阻擋絕緣膜形成步驟(S142)、電荷儲存膜形成步驟(S144)、隧道絕緣膜形成步驟(S146)這一連串步驟。
圖12A至圖12C係表示第2實施形態中之半導體裝置之製造方法之步驟之一部分之立體圖。於圖12A至圖12C中，表示圖11之積層膜形成步驟(S106)至絕緣膜嵌埋步驟(S110)。其後之步驟將於下文敍述。
於圖12A中，作為積層膜形成步驟(S106)，於未圖示之半導體基板上，例如使用ALD法、ALCVD法、或CVD法，交替地積層犧牲膜層30與絕緣層12。積層膜形成步驟(S106)之內容與第1實施形態相同。
於圖12B中，作為分離槽形成步驟(S108)，於犧牲膜層30與絕緣層12之積層膜形成用以將區域分離之分離槽150a、150b。於使圖9所示之各層複數根字元線10分離之位置，以貫通積層膜之方式形成分離槽150a、150b。對於經過未圖示之光阻劑塗佈步驟、曝光步驟等光微影步驟而於絕緣層12之上形成有光阻劑膜之狀態，藉由各向異性蝕刻法，去除露出之絕緣層12、及位於其下層之犧牲膜層30與絕緣層12之積層膜。藉此，可相對於絕緣層12之表面大致垂直地形成分離槽150a、150b。例如，作為一例，亦可藉由RIE法形成分離槽150a、150b。
於圖12C中，作為絕緣膜嵌埋步驟(S110)，例如使用ALD法、ALCVD法、或CVD法，藉由絕緣材料將各分離槽150a、150b內嵌埋，形成絕緣膜壁14(14a、14b)。作為用作絕緣膜壁14之絕緣材料，使用與犧牲膜層30之犧牲膜之材料不同之材料。例如，較佳為使用SiO2。
圖13A至圖13C係表示第2實施形態中之半導體裝置之製造方法之步驟之其他部分之立體圖。於圖13A至圖13C中，表示圖11之橢圓孔形成步驟(S112)至犧牲金屬膜凹槽步驟(S126)。其後之步驟將於下文敍述。
於圖13A中，作為橢圓孔形成步驟(S112)，自絕緣層12上 形成貫通上述積層膜之橢圓形之開口部(橢圓孔152)。此處，複數個橢圓孔152係沿配線10之長度方向形成於圖9所示之成為字元線之相鄰配線10彼此間之絕緣膜壁14上之位置。對於經未圖示之光阻劑塗佈步驟、曝光步驟等光微影步驟而於絕緣層12之上形成有光阻劑膜之狀態，藉由各向異性蝕刻法，將露出之絕緣層12、位於其下層之犧牲膜層30與絕緣層12之積層膜、及絕緣膜壁14去除。藉此，可相對於絕緣層12表面大致垂直地形成橢圓孔152。例如，作為一例，可藉由RIE法形成橢圓孔152。與第1實施形態不同，此處之各橢圓孔152較佳為以長徑方向朝向圖9及圖10所示之成為字元線之配線10之長度方向之方式形成。又，各橢圓孔152並不限定於嚴格之橢圓形狀。只要為具有長徑與短徑，且長徑方向之邊部分之曲率大於短徑方向之邊部分之曲率之形狀即可。例如，亦可為上述卵形狀。
於圖13B中，作為犧牲金屬膜形成步驟(S124)，例如使用ALD法、ALCVD法、或CVD法，於橢圓孔152內形成犧牲金屬膜32。犧牲金屬膜形成步驟(S124)之內容亦可與第1實施形態相同。
於圖13C，作為犧牲金屬膜凹槽步驟(S126)，例如藉由利用濕式蝕刻法(例如混酸處理)對橢圓孔152內之犧牲金屬膜32進行蝕刻，於犧牲金屬膜32形成凹槽形狀。犧牲金屬膜凹槽步驟(S126)之內容亦可與第1實施形態相同。橢圓之朝向與第1實施形態不同，但與第1實施形態同樣地以去除曲率較小之短徑方向之側壁部分之犧牲金屬膜32，並且於曲率較大之長徑方向之側壁部分保留犧牲金屬膜32之方式形成犧牲金屬膜32之凹槽形狀。
圖14A至圖14C係表示第2實施形態中之半導體裝置之製造方法之步驟之其他部分之立體圖。於圖14A至圖14C中，表示圖11之犧牲 金屬膜再沈積步驟(S128)至置換(替換)步驟(S136)。其後之步驟將於下文敍述。
於圖14A中，作為犧牲金屬膜再沈積步驟(S128)，例如使用ALD法、ALCVD法、或CVD法，使橢圓孔152內之成為凹槽形狀之犧牲金屬膜32再沈積。犧牲金屬膜再沈積步驟(S128)之內容亦可與第1實施形態相同。藉此，可於在短徑方向之兩側壁部分及兩側壁部分間之空間不存在犧牲金屬膜32之狀態下，用犧牲金屬膜32填埋被短徑方向之兩側壁部分間之空間隔開之橢圓孔152內之兩個區域。
於圖14B中，作為絕緣膜形成步驟(S132)，例如使用ALD法、ALCVD法、或CVD法，用絕緣材料將各橢圓孔152內之短徑方向之兩側壁部分間之空間內嵌埋，形成絕緣膜壁16。作為用於絕緣膜壁16之絕緣材料，使用與犧牲膜層30之犧牲膜之材料不同之材料。例如，較佳為使用SiO2。與第1實施形態不同，由於已經形成有絕緣膜壁14，故此處僅需形成絕緣膜壁16即可。再者，由於橢圓之朝向與第1實施形態不同，因而絕緣膜壁16與絕緣膜壁14不接觸。但當然與積層膜之各層絕緣層12接觸。
其次，作為犧牲金屬膜蝕刻步驟(S134)，例如藉由濕式蝕刻法(例如混酸處理)，將於橢圓孔152內被絕緣膜壁16分離成兩個區域且堆積於橢圓孔152內之犧牲金屬膜32蝕刻去除。藉此，形成於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154a、154b。
於圖14C中，作為置換(替換)步驟(S136)，經由於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154，藉由蝕刻將各層犧牲膜層30去除，置換成導電性材料。具體而言，藉由濕式蝕刻法(例如熱磷酸處 理)，經由於橢圓孔152內被絕緣膜壁16分離之兩個記憶體孔154，藉由蝕刻將各層犧牲膜層30去除。藉此，於各層絕緣層12間形成空間。此處，於與各層絕緣層12正交之方向上延伸之絕緣膜壁14及絕緣膜壁16成為支柱(pillar)，從而可支持各層絕緣層12使其等不變形。
其次，例如使用ALD法、ALCVD法、或CVD法，經由被絕緣膜壁16分離之兩個記憶體孔154，於該各層絕緣層12間之空間之上下壁面及側壁首先形成未圖示之障壁金屬膜。其後，使用ALD法、ALCVD法、或CVD法，經由被絕緣膜壁16分離之兩個記憶體孔154，於該各層絕緣層12間之空間內嵌埋成為配線10之導電性材料。作為障壁金屬膜，例如較佳為使用TiN。又，作為成為配線10之導電性材料，較佳為使用鎢(W)。藉由該步驟，可於圖9所示之導電層50形成被絕緣壁膜14分離之複數根配線10(10a、10b、10c)。
記憶體孔蝕刻步驟(S138)、記憶體膜形成步驟(S140)(阻擋絕緣膜形成步驟(S142)、電荷儲存膜形成步驟(S144)、及隧道絕緣膜形成步驟(S146))、通道膜形成步驟(S148)之內容與第1實施形態相同。
圖15係表示第2實施形態中之記憶胞區域之構成之一例之俯視圖。圖15之去除絕緣膜壁14之位置上沿橢圓區域之短徑方向觀察之截面(E-E截面)與圖8相同。於第2實施形態中，例如，使用與第1實施形態同樣之材料，形成記憶體膜20、22及通道膜21。藉此，具體而言，如圖15所示，可形成沿被絕緣膜壁16分離之橢圓柱區域中之一個區域之側壁面配置為筒狀之阻擋絕緣膜28(第1阻擋絕緣膜)作為記憶體膜20(第1記憶體膜)之一部分。同樣地，可形成沿被絕緣膜壁16分離之橢圓柱區域中之另一個區域之側壁面配置為筒狀之阻擋絕緣膜28(第2阻擋絕緣膜)作為記 憶體膜22(第2記憶體膜)之一部分。又，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第1電荷儲存膜)作為記憶體膜20(第1記憶體膜)之一部分。同樣地，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第2電荷儲存膜)作為記憶體膜22(第2記憶體膜)之一部分。又，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第1隧道絕緣膜)作為記憶體膜20(第1記憶體膜)之一部分。同樣地，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第2隧道絕緣膜)作為記憶體膜22(第2記憶體膜)之一部分。又，可沿隧道絕緣膜24之內側壁面呈柱狀地形成通道膜21(第1通道膜)。同樣地，可沿隧道絕緣膜24之內側壁面呈柱狀地形成通道膜21(第2通道膜)。於圖15之例中，沿記憶體膜20之內側壁面全周呈柱狀地形成通道膜21。同樣地，沿記憶體膜22之內側壁面全周呈柱狀地形成通道膜21。再者，柱狀之各通道膜21亦可使用半導體材料形成為具有底部之筒狀之構造，且於其內部配置使用絕緣材料之核心部。
此處，於將Al2O3膜用作阻擋絕緣膜28之情形時，於第2實施形態中，與第1實施形態同樣地，於形成記憶體膜20、22前，將犧牲膜層30置換成由障壁金屬膜11及配線10形成之字元線，因此可於各層導電層50之配線10與絕緣層12之間形成字元線而不夾入Al2O3膜。換言之，於第2實施形態中，可與第1實施形態同樣地獲得如下構造：於複數層導電層50之各層導電層50與複數層絕緣層12之對應之層之絕緣層12之間不介隔Al2O3膜而分別配置Al2O3膜作為記憶體膜20之阻擋絕緣膜28及記憶體膜22之阻擋絕緣膜28。進而換言之，可於字元線之層間不夾入Al2O3膜而配置Al2O3膜作為阻擋絕緣膜28。因此，可使各層字元線之層間之電容變 小。
藉由以上，如圖8所示，可形成具備以金屬(M)-氧化鋁(A)-氮化膜(N)-氧化膜(O)-矽(S)所形成之MANOS構造之記憶胞的第1實施形態中之半導體裝置。
再者，於上述例中，對使用Al2O3作為阻擋絕緣膜28之材料之情形進行了說明，但並不限定於此。作為阻擋絕緣膜28，除了使用Al2O3膜，亦可使用SiO2膜。於使用SiO2膜作為阻擋絕緣膜28之情形時，可形成金屬(M)-氧化膜(O)-氮化膜(N)-氧化膜(O)-矽(S)所形成之MONOS構造之記憶胞。
又，於上述例中，表示了經由記憶體孔154而實施置換(替換)步驟(S136)之情形，但並不限定於此。
圖16係用以對第2實施形態中替換為導電層之方法之變化例進行說明之圖。於圖16之變化例中，於實施通道膜形成步驟(S148)後，形成置換用孔15。此處，於圖9所示之成為字元線之相鄰配線10彼此間之絕緣膜壁14上之位置、且與記憶體膜20、22不重疊之位置形成直徑尺寸較絕緣膜壁14之寬度尺寸大之置換用孔15。其後，作為置換(替換)步驟(S136)，經由置換用孔15，藉由蝕刻將各層犧牲膜層30去除，置換成導電性材料。具體而言，利用濕式蝕刻法(例如熱磷酸處理)，經由置換用孔15，藉由蝕刻將各層犧牲膜層30去除。藉此，於各層絕緣層12間形成空間。此處，記憶體膜20、22、通道膜21及絕緣膜壁14、16成為支柱(pillar)，從而可支持各層絕緣層12使其等不變形。但，於圖16之變化例中，形成記憶體膜20、22及通道膜21後，將犧牲膜層30置換成以障壁金屬膜11及配線10形成之字元線。因此，於將Al2O3膜用作阻擋絕緣膜28之 情形時，於對犧牲膜層30進行蝕刻時恐怕會將與犧牲膜層30接觸之部位之Al2O3膜、及與犧牲膜層30相同種類之電荷儲存膜26同時去除。因此，於形成記憶體膜20、22時，不形成阻擋絕緣膜28而先形成其餘之電荷儲存膜26及隧道絕緣膜24。又，於電荷儲存膜26之外周側(最外周)形成保護電荷儲存膜26之護罩SiO2膜。而且，於對犧牲膜層30進行蝕刻後且使障壁金屬膜及導電性材料堆積前，經由置換用孔15形成阻擋絕緣膜28。因此，成為在積層膜之各層絕緣層12表面成膜Al2O3膜，且於字元線之層間夾著Al2O3膜之構造。再者，於將SiO2膜用作阻擋絕緣膜28之情形時，不會產生該問題，因此圖16之變化例在將SiO2膜用作阻擋絕緣膜28之情形時尤其有效。
如上，根據第2實施形態，可於三維NAND型快閃記憶體裝置中形成先前之4倍之記憶胞。因此，可實現三維NAND型快閃記憶體裝置之更進一步之高積體化。又，根據第2實施形態，不使用光微影技術藉由縱向切割將記憶體膜及通道膜物理地分斷，因此可抑制對記憶體膜構造之損傷。又，根據第2實施形態，可確實地以筒狀之記憶體膜20、22將4倍化之各記憶胞所使用之通道膜21之周圍包圍，從而可充分發揮記憶體性能。
第3實施形態
圖17係表示第3實施形態中之半導體裝置之構成之一例之剖視圖。圖18係表示第3實施形態中之半導體裝置之構成之一例之其他位置上之剖視圖。圖19係表示第3實施形態中之半導體裝置之導電層與記憶胞之構成之一例之俯視圖。再者，圖17~圖19之比例尺不一致。於圖17~圖19之例 中，表示作為半導體裝置之一例之半導體記憶裝置中之記憶體元件區域之構成之一例。圖17表示去除圖19之絕緣膜壁14之位置上之橢圓之長徑方向之截面(F'-F'截面)。圖18表示去除圖19之絕緣膜壁16之位置上之橢圓之短徑方向之截面(F"-F"截面)。又，於圖17及圖18中，障壁金屬11僅記載符號，省略圖示。於圖17及圖18中，第3實施形態中之半導體裝置具有形成有成為半導體記憶裝置中之字元線(WL)之配線10的複數層導電層50。又，第3實施形態中之半導體裝置具有將鄰接之層之導電層50彼此間絕緣之複數層絕緣層12。複數層導電層50之各層導電層50與複數層絕緣層12之各層絕緣層12交替地積層。而且，複數層導電層50與複數層絕緣層12之積層體被絕緣膜壁14(第2絕緣膜壁)分離。其結果，如圖19所示，於各層導電層50中，並列形成被絕緣膜壁14(第2絕緣膜壁)分離之成為字元線(WL)之複數根配線10a、10b。換言之，藉由絕緣膜壁14(第2絕緣膜壁)將複數層配線10a群(第1配線群)與複數層配線10b群(第2配線群)之間分離。於各層導電層50中，配線10a(WL1：第1配線之一例)形成於相同位置。同樣地，於各層導電層50中，配線10b(WL2：第2配線之一例)形成於相同位置。複數根配線10a、10b係使用相同導電性材料之板狀之配線。又，於圖17及圖18之例中，表示於複數層導電層50與複數層絕緣層12之積層體之下層配置基底膜34，且於基底膜34之下層配置基底膜13之情形。
而且，於配線10a與配線10b介隔絕緣膜壁14相互對向之部分，複數個橢圓柱區域60排列成一排地配置。於圖17~圖19之例中，表示複數個橢圓柱區域60中之一個。各橢圓柱區域60於與積層面正交之方向上貫通複數層導電層50與複數層絕緣層12之積層體。又，於各橢圓柱區域60，分別配置4個記憶體膜20a、20b、20c、20d。各橢圓柱區域60於橢 圓之長徑方向被絕緣膜壁16(第1絕緣膜壁)分離，並且於橢圓之短徑方向上被絕緣膜壁14(第2絕緣膜壁)分離，分成4個區域A~D。記憶體膜20a(第1記憶體膜)配置於將同一橢圓柱區域60分離出之4個區域A~D中之一個即區域A(第1區域)。記憶體膜20b(第2記憶體膜)配置於同一橢圓柱區域60中之區域B(第2區域)。記憶體膜20c(第3記憶體膜)配置於同一橢圓柱區域60中之區域C(第3區域)。記憶體膜20d(第4記憶體膜)配置於同一橢圓柱區域60中之區域D(第4區域)。如此，絕緣膜壁14與絕緣膜壁16將各橢圓柱區域60於橢圓之長徑方向及短徑方向分離成4個區域。而且，沿記憶體膜20a之內側壁面呈柱狀地配置通道膜21。同樣地，沿記憶體膜20b之內側壁面呈柱狀地配置通道膜21。同樣地，沿記憶體膜20c之內側壁面呈柱狀地配置通道膜21。同樣地，沿記憶體膜20d之內側壁面呈柱狀地配置通道膜21。於圖17~圖19之例中，與第2實施形態同樣地，各橢圓柱區域60之橢圓之長徑方向與各配線10延伸之方向大致平行地配置。又，於圖17~圖19之例中，與第1實施形態及第2實施形態不同，將各層導電層50之配線10a與配線10b分離之絕緣膜壁14與位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分的橢圓柱區域60之絕緣膜壁16大致正交並接觸。
又，雖然圖19中省略圖示，但第3實施形態中之半導體裝置中，與第1實施形態及第2實施形態同樣地，半導體記憶裝置中之將成為複數根字元線(WL)之複數層配線群間分離之複數排絕緣膜壁14係相互並列地形成。而且，貫通複數層導電層50與複數層絕緣層12之積層體之複數個橢圓柱區域60於俯視下與複數排絕緣膜壁14重疊之位置例如配置成錯位狀。
又，如圖17~圖19所示，複數層導電層50之配線10a群在位 於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之長度方向設置複數層。配線10a群各自為板狀且於與橢圓柱區域60之柱之長度方向正交之方向上延伸。而且，配線10a群連接於位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之記憶體膜20a(區域A)及記憶體膜20b(區域B)。複數層導電層50之配線10b群於與第1配線群相同之層內設置複數層。配線10b群各自為板狀且於與配線10a群平行且與位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之橢圓柱區域60之柱之長度方向正交的方向延伸。而且，配線10b群連接於位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分的橢圓柱區域60之記憶體膜20c(區域C)及記憶體膜20d(區域D)。
於各層導電層50中，藉由成為字元線之配線10a、位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜20a、及被該記憶體膜20a包圍之通道膜21之組合而構成一個記憶胞。又，於各層導電層50中，藉由成為字元線之配線10a、位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜20b、及被該記憶體膜20b包圍之通道膜21之組合而構成一個記憶胞。又，於各層導電層50中，藉由成為字元線之配線10b、位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜20c、及被該記憶體膜20c包圍之通道膜21之組合而構成一個記憶胞。又，於各層導電層50中，藉由成為字元線之配線10b、位於配線10a與配線10b介隔絕緣膜壁14相互對向之部分之一個橢圓柱區域60之記憶體膜20d、及被該記憶體膜20d包圍之通道膜21之組合而構成一個記憶胞。
而且，同一橢圓柱區域60之4個記憶體膜20a、20b、20c、 20d中，如圖18所示，記憶體膜20a、20c於與較複數層導電層50及複數層絕緣層12之積層體之更下層的基底膜34、13相同之層內跨及絕緣膜壁14下而連結。而且，如圖18所示，被記憶體膜20a、20c包圍之各通道膜21亦於與較複數層導電層50及複數層絕緣層12之積層體更下層的基底膜34、13相同之層內跨及絕緣膜壁14下而連結。因此，藉由U字型之通道膜21使連接於相同橢圓柱區域60之記憶體膜20a的形成於配線10a群之導電層50之各層之記憶胞、與連接於相同橢圓柱區域60之記憶體膜20c的形成於配線10b群之導電層50之各層之記憶胞相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
又，同一橢圓柱區域60之4個記憶體膜20a、20b、20c、20d中，記憶體膜20b、20d與記憶體膜20a、20c之情形相同，於與較複數層導電層50及複數層絕緣層12之積層體更下層的基底膜34、13相同之層內跨及絕緣膜壁14下而連結。而且，被記憶體膜20b、20d包圍之各通道膜21亦於與較複數層導電層50及複數層絕緣層12之積層體更下層的基底膜34、13相同之層內跨及絕緣膜壁14下而連結。因此，藉由U字型之通道膜21使連接於相同橢圓柱區域60之記憶體膜20b之形成於配線10a群之導電層50之各層之記憶胞、與連接於相同橢圓柱區域60之記憶體膜20d之形成於配線10b群之導電層50之各層之記憶胞相連而成為複數個記憶胞，藉由該複數個記憶胞而構成一個NAND串。
而且，於構成一個NAND串之相同橢圓柱區域60之記憶體膜20a所包圍之通道膜21連接位元線接點，於相同橢圓柱區域60之記憶體膜20c所包圍之通道膜21連接源極線接點。同樣地，於構成一個NAND串之相同橢圓柱區域60之記憶體膜20b所包圍之通道膜21連接位元線接點， 於相同橢圓柱區域60之記憶體膜20d所包圍之通道膜21連接源極線接點。或，於構成一個NAND串之相同橢圓柱區域60之記憶體膜20a所包圍之通道膜21連接源極線接點，於相同橢圓柱區域60之記憶體膜20c所包圍之通道膜21連接位元線接點。同樣地，於構成一個NAND串之相同橢圓柱區域60之記憶體膜20b所包圍之通道膜21連接源極線接點，於相同橢圓柱區域60之記憶體膜20d所包圍之通道膜21連接位元線接點。
如上，於第3實施形態中，並非於同一橢圓柱區域60形成由一個記憶體膜及一個通道膜所形成之一個記憶胞，而是形成4個記憶體膜20a、20b、20c、20d及各者之通道膜。藉此，於各導電層50中，於每個橢圓柱區域60形成4個記憶胞。因此，與第1實施形態相比可進一步提高記憶胞之密度。因此，於三維NAND型快閃記憶體裝置中，可進一步達成高積體化。
圖20係表示第3實施形態中之半導體裝置之製造方法之主要步驟之流程圖。於圖20中，於第3實施形態中之半導體裝置之製造方法中，於積層膜形成步驟(S106)前，實施犧牲金屬膜形成步驟(S102)、基底膜形成步驟(S104)，於橢圓孔形成步驟(S112)、犧牲金屬膜形成步驟(S124)之間，實施犧牲金屬膜再沈積步驟(S114)、氧化處理步驟(S116)、犧牲膜嵌埋步驟(S118)、分離槽形成步驟(S120)、絕緣膜嵌埋步驟(S121)、犧牲膜去除步驟(S122)，省去分離槽形成步驟(S130)、置換步驟(S136)、及記憶體孔蝕刻步驟(S138)，於通道膜形成步驟(S148)後，實施置換用孔形成步驟(S150)、置換步驟(S152)，除此以外，與圖3相同。
因此，於圖20中，第3實施形態中之半導體裝置之製造方法實施以下之一連串步驟，即：犧牲金屬膜形成步驟(S102)、基底膜形成 步驟(S104)、積層膜形成步驟(S106)、橢圓孔形成步驟(S112)、犧牲金屬膜再沈積步驟(S114)、氧化處理步驟(S116)、犧牲膜嵌埋步驟(S118)、分離槽形成步驟(S120)、絕緣膜嵌埋步驟(S121)、犧牲膜去除步驟(S122)、犧牲金屬膜形成步驟(S124)、犧牲金屬膜凹槽及蝕刻步驟(S126)、犧牲金屬膜再沈積步驟(S128)、絕緣膜形成步驟(S132)、犧牲金屬膜蝕刻步驟(S134)、記憶體膜形成步驟(S140)、通道膜形成步驟(S148)、置換用孔形成步驟(S150)、置換步驟(S152)。記憶體膜形成步驟(S140)作為內部步驟，實施阻擋絕緣膜形成步驟(S142)、電荷儲存膜形成步驟(S144)、隧道絕緣膜形成步驟(S146)這一連串步驟。
首先，作為犧牲金屬膜形成步驟(S102)，例如使用ALD法、ALCVD法、或CVD法，於半導體基板上形成犧牲金屬膜33。作為犧牲金屬膜33之材料，例如較佳為使用鎢(W)。又，作為半導體基板，例如使用直徑300毫米之矽晶圓。再者，亦可於半導體基板上或基板內形成未圖示之絕緣膜、背閘極電極、配線、接點及/或電晶體等半導體元件。
其次，作為基底膜形成步驟(S104)，例如使用ALD法、ALCVD法、或CVD法，於犧牲金屬膜33上形成基底膜34。作為基底膜34之材料，例如較佳為使用多晶矽。
其次，作為積層膜形成步驟(S106)，例如使用ALD法、ALCVD法、或CVD法，於基底膜34上交替地積層犧牲膜層30與絕緣層12。除了形成於基底膜34上以外，積層膜形成步驟(S106)之內容與第1實施形態相同。
圖21A至圖21F係示出表示第3實施形態中之半導體裝置之製造方法之步驟之一部分之截面及截面位置之圖。於圖21A至圖21F中， 表示圖20之橢圓孔形成步驟(S112)至犧牲膜嵌埋步驟(S118)。其後之步驟將於下文敍述。圖21A表示圖21B之F-F截面。圖21C表示圖21D之F-F截面。圖21E表示圖21F之F-F截面。
於圖21A及圖21B中，作為橢圓孔形成步驟(S112)，自絕緣層12上形成貫通上述積層膜之橢圓形之開口部(橢圓孔152)。此處，複數個橢圓孔152係沿配線10之長度方向形成於圖19所示之成為字元線之相鄰配線10彼此間之絕緣膜壁14上之位置。對於經未圖示之光阻劑塗佈步驟、曝光步驟等光微影步驟而於絕緣層12之上形成有光阻劑膜之狀態，以犧牲金屬膜33作為蝕刻終止層，藉由各向異性蝕刻法，將露出之絕緣層12、位於其下層之犧牲膜層30與絕緣層12之積層膜、及基底膜34去除。藉此，可相對於絕緣層12表面大致垂直地形成橢圓孔152。例如，作為一例，亦可藉由RIE法形成橢圓孔152。與第1實施形態不同，此處之各橢圓孔152較佳為以長徑方向朝向圖19所示之成為字元線之配線10之長度方向之方式形成。又，各橢圓孔152並不限定於嚴格之橢圓形狀。只要為具有長徑與短徑，且長徑方向之邊部分之曲率大於短徑方向之邊部分之曲率之形狀即可。例如，亦可為上述卵形狀。
於圖21C及圖21D中，作為犧牲金屬膜再沈積步驟(S114)，例如使用ALD法、ALCVD法、或CVD法，使犧牲金屬膜33中於橢圓孔152底露出之部分再沈積。例如成膜至基底膜34之中間高度位置。此處，以犧牲金屬膜33之表面成為較犧牲膜層30與絕緣層12之積層膜中之最下層之犧牲膜層30更低之位置之方式沈積。
又，作為氧化處理步驟(S116)，藉由對於橢圓孔152之側壁露出之犧牲膜層30之犧牲膜露出面進行加熱而實施氧化處理，對於露出 面部分，使氧化膜17變質。作為氧化膜17，例如使SiO2膜變質。先實施犧牲金屬膜再沈積步驟(S114)與氧化處理步驟(S116)中之任一者均可。或者亦可同時進行。
於圖21E及圖21F中，作為犧牲膜嵌埋步驟(S118)，例如使用ALD法、ALCVD法、或CVD法，於橢圓孔152內嵌埋犧牲膜35。作為犧牲膜35之材料，例如較佳為使用SiN。
圖22A至圖22F係示出表示第3實施形態中之半導體裝置之製造方法之步驟之其他部分之截面及截面位置之圖。於圖22A至圖22F中，表示圖20之分離槽形成步驟(S120)至犧牲金屬膜形成步驟(S124)。其後之步驟將於下文敍述。圖22A表示圖22B之F-F截面。圖22C表示圖22D之F-F截面。圖22E表示圖22F之F'-F'截面。
於圖22A及圖22B中，首先，作為分離槽形成步驟(S120)，於犧牲膜層30與絕緣層12之積層膜及嵌埋在形成於積層膜之橢圓孔152內之犧牲膜35，形成用以將區域分離之分離槽。於圖19所示之將各層複數根字元線10分離之位置，以貫通積層膜及犧牲膜35之方式形成分離槽。換言之，沿嵌埋有犧牲膜35之橢圓孔152之長徑方向，於將橢圓孔152沿短徑方向一分為二之位置形成分離槽。對於經未圖示之光阻劑塗佈步驟、曝光步驟等光微影步驟而於絕緣層12之上形成有光阻劑膜之狀態，以犧牲金屬膜33作為蝕刻終止層，藉由各向異性蝕刻法，將露出之絕緣層12、位於其下層之犧牲膜層30與絕緣層12之積層膜、及犧牲膜35去除。藉此，可相對於絕緣層12之表面大致垂直地形成分離槽。例如，作為一例，亦可藉由RIE法形成分離槽。
其次，作為絕緣膜嵌埋步驟(S121)，例如使用ALD法、 ALCVD法、或CVD法，用絕緣材料將形成之分離槽內嵌埋，形成絕緣膜壁14。作為用作絕緣膜壁14之絕緣材料，使用與犧牲膜層30之犧牲膜及犧牲膜35之材料不同之材料。例如較佳為使用SiO2。由於絕緣膜壁14形成於犧牲金屬膜33上，故可使橢圓孔152內之絕緣膜壁14之底面高度成為較犧牲膜層30與絕緣層12之積層膜中之最下層之犧牲膜層30更低之位置，且約為基底膜34之中間高度位置。
於圖22C及圖22D中，作為犧牲膜去除步驟(S122)，藉由濕式蝕刻法(例如熱磷酸處理)，將嵌埋於橢圓孔152內之犧牲膜35去除。犧牲膜層30之橢圓孔152側壁部分係使氧化膜17變質而成，因此可避免犧牲膜層30被該處理去除。藉此，形成藉由絕緣膜壁14將橢圓孔152沿短徑方向一分為二而成之兩個開口部151。
於圖22E及圖22F中，作為犧牲金屬膜形成步驟(S124)，例如使用ALD法、ALCVD法、或CVD法，於橢圓孔152被絕緣膜壁14於短徑方向上一分為二而成之兩個開口部151(151a、151b)內形成犧牲金屬膜37。作為犧牲金屬膜37之材料，使用與犧牲金屬膜33相同種類之材料。例如較佳為使用鎢(W)。此處，不使犧牲金屬膜37堆積至將各開口部151內完全填埋。例如，較理想為以於各開口部151之中央部呈柱狀地保留未被填埋之空洞之方式形成。於第3實施形態中，由於嵌埋至橢圓孔152被絕緣膜壁14於短徑方向上一分為二而成之兩個開口部151中，故曲率半徑較小之(曲率較大之)長徑方向之側壁部分與曲率半徑較大之(曲率較小之)短徑方向之側壁部分相比，犧牲金屬膜37之成膜更快。因此，曲率較大之長徑方向之側壁部分與曲率較小之短徑方向之側壁部分相比，可使所成膜之犧牲金屬膜37之膜厚更大。
圖23A至圖23F係示出表示第3實施形態中之半導體裝置之製造方法之步驟之其他部分之截面及截面位置之圖。於圖23A至圖23F中，表示圖20之犧牲金屬膜凹槽及蝕刻步驟(S126)至犧牲金屬膜蝕刻步驟(S134)。其後之步驟將於下文敍述。圖23A表示圖23B之F'-F'截面。圖23C表示圖23D之F'-F'截面。圖23E表示圖23F之F'-F'截面。
於圖23A及圖23B中，作為犧牲金屬膜凹槽及蝕刻步驟(S126)，例如藉由利用濕式蝕刻法(例如混酸處理)對各開口部151內之犧牲金屬膜37進行蝕刻而於犧牲金屬膜37形成凹槽形狀。具體而言，以將曲率較小之短徑方向之側壁部分之犧牲金屬膜37完全去除，並且於曲率較大之長徑方向之側壁部分保留犧牲金屬膜37之方式，形成犧牲金屬膜37之凹槽形狀。其次，維持犧牲金屬膜37之凹槽形狀，並使用RIE法將開口部151底部之犧牲金屬膜33藉由蝕刻去除。
於圖23C及圖23D中，作為犧牲金屬膜再沈積步驟(S128)，例如使用ALD法、ALCVD法、或CVD法，使各開口部151內之成為凹槽形狀之犧牲金屬膜37再沈積。犧牲金屬膜再沈積步驟(S128)之內容亦可與第1實施形態相同。藉此，可於橢圓孔152之短徑方向之兩側壁部分、橢圓孔152之短徑位置附近之絕緣膜壁14之側壁部分、及橢圓孔152之短徑位置附近之橢圓孔152側壁部分與絕緣膜壁14之間之空間不存在犧牲金屬膜37之狀態下，用犧牲金屬膜37填埋被短徑方向之兩側壁部分間之空間分隔之各開口部151內之兩個區域。
其次，作為絕緣膜形成步驟(S132)，例如使用ALD法、ALCVD法、或CVD法，用絕緣材料將各開口部151內所保留之空間內嵌埋，形成絕緣膜壁16。作為用於絕緣膜壁16之絕緣材料，使用與犧牲膜 層30之犧牲膜之材料不同之材料。例如較佳為使用SiO2。於第3實施形態中，於橢圓孔152內，絕緣膜壁14與絕緣膜壁16大致正交且接觸地配置。此處，絕緣膜壁14之底面高度約為基底膜34之中間高度位置，與此相對，絕緣膜壁16之底面高度達到了犧牲金屬膜33之底面高度位置。
於圖23E及圖23F中，作為犧牲金屬膜蝕刻步驟(S134)，例如藉由濕式蝕刻法(例如混酸處理)，將各開口部151內被絕緣膜壁16分離成兩個區域且堆積於各區域之犧牲金屬膜37蝕刻去除。又，同時亦一併將犧牲金屬膜33去除。藉由該步驟，於橢圓孔152內，形成被大致正交之絕緣膜壁14與絕緣膜壁16(16a、16b)分離之4個記憶體孔154。進而，4個記憶體孔154中，於橢圓孔152內於橢圓孔152之長徑方向上被絕緣膜壁16相互隔開之兩個區域之一側，介隔絕緣膜壁14對向之兩個記憶體孔154係以於較絕緣膜壁14之底面更下層側相連之方式形成。同樣地，於橢圓孔152內於橢圓孔152之長徑方向上被絕緣膜壁16相互隔開之兩個區域之另一側，介隔絕緣膜壁14對向之又兩個記憶體孔154係以於較絕緣膜壁14之底面更下層側相連之方式形成。
圖24A至圖24C係示出表示第3實施形態中之半導體裝置之製造方法之步驟之其他部分之截面及截面位置之圖。於圖24A至圖24C中，表示圖20之記憶體膜形成步驟(S140)、通道膜形成步驟(S148)。其後之步驟將於下文敍述。圖24A表示圖24C之F'-F'截面。圖24B表示圖24C之F"-F"截面。再者，圖24A~圖24C之比例尺不一致。
於圖24A~圖24C中，作為記憶體膜形成步驟(S140)，於在下層側兩兩相連之4個記憶體孔154內，分別形成記憶體膜20(20a、20b、20c、20d)。記憶體膜形成步驟(S140)(阻擋絕緣膜形成步驟(S142)、電荷 儲存膜形成步驟(S144)、及隧道絕緣膜形成步驟(S146))之內容與第1實施形態相同。但，於第3實施形態中，作為以阻擋絕緣膜形成步驟(S142)形成之阻擋絕緣膜28之材料，使用SiO2。
於第3實施形態中，如圖24C所示，可形成沿被絕緣膜壁14及絕緣膜壁16分離之橢圓柱區域之4個區域中之一個區域A之側壁面配置為筒狀之阻擋絕緣膜28(第1阻擋絕緣膜)作為記憶體膜20a(第1記憶體膜)之一部分。同樣地，可形成沿被絕緣膜壁14及絕緣膜壁16分離之橢圓柱區域之4個區域中之另一個區域B之側壁面配置為筒狀之阻擋絕緣膜28(第2阻擋絕緣膜)作為記憶體膜20b(第2記憶體膜)之一部分。同樣地，可形成沿被絕緣膜壁14及絕緣膜壁16分離之橢圓柱區域之4個區域中之另一個區域C之側壁面配置為筒狀之阻擋絕緣膜28(第3阻擋絕緣膜)作為記憶體膜20c(第3記憶體膜)之一部分。同樣地，可形成沿被絕緣膜壁14及絕緣膜壁16分離之橢圓柱區域之4個區域中之另一個區域D之側壁面配置為筒狀之阻擋絕緣膜28(第4阻擋絕緣膜)作為記憶體膜20d(第4記憶體膜)之一部分。又，各記憶體膜20a、20b、20c、20d中，如圖24B所示，記憶體膜20a、20c係以於較絕緣膜壁14之底面更下層側相連之方式形成。同樣地，記憶體膜20b、20d係以於較絕緣膜壁14之底面更下層側相連之方式形成。因此，記憶體膜20a、20c之阻擋絕緣膜28係以於較絕緣膜壁14之底面更下層側相連之方式形成。同樣地，記憶體膜20b、20d之阻擋絕緣膜28係以於較絕緣膜壁14之底面更下層側相連之方式形成。又，對於藉由犧牲金屬膜蝕刻步驟(S134)將犧牲金屬膜33去除而形成之空間，於阻擋絕緣膜形成步驟(S142)中用阻擋絕緣膜28之材料同時將橢圓柱區域60周圍之積層膜下方之區域嵌埋封閉而形成基底膜13。另一方面，對於在橢圓柱 區域60內之絕緣膜壁14之下方將犧牲金屬膜33去除而產生之空間，可與在犧牲金屬膜再沈積步驟(S114)中堆積增加犧牲金屬膜33相應地保留未被阻擋絕緣膜28之材料嵌埋之空間，但對於絕緣膜壁14及絕緣膜壁16交叉之絕緣膜壁14之下方(絕緣膜壁16a與絕緣膜壁16b之間之空間)，用阻擋絕緣膜28之材料將空間嵌埋並封閉。
又，於第3實施形態中，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第1電荷儲存膜)作為記憶體膜20a(第1記憶體膜)之一部分。同樣地，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第2電荷儲存膜)作為記憶體膜20b(第2記憶體膜)之一部分。同樣地，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第3電荷儲存膜)作為記憶體膜20c(第3記憶體膜)之一部分。同樣地，可形成沿阻擋絕緣膜28之內側壁面配置為筒狀之電荷儲存膜26(第4電荷儲存膜)作為記憶體膜20d(第4記憶體膜)之一部分。又，各記憶體膜20a、20b、20c、20d中，記憶體膜20a、20c之電荷儲存膜26係以於較絕緣膜壁14之底面更下層側相連之方式形成。同樣地，記憶體膜20b、20d之電荷儲存膜26係以於較絕緣膜壁14之底面更下層側相連之方式形成。
又，於第3實施形態中，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第1隧道絕緣膜)作為記憶體膜20a(第1記憶體膜)之一部分。同樣地，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第2隧道絕緣膜)作為記憶體膜20b(第2記憶體膜)之一部分。同樣地，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第3隧道絕緣膜)作為記憶體膜20c(第3記憶體膜)之一部分。同樣地，可形成沿電荷儲存膜26之內側壁面配置為筒狀之隧道絕緣膜24(第4隧道絕 緣膜)作為記憶體膜20d(第4記憶體膜)之一部分。又，各記憶體膜20a、20b、20c、20d中，記憶體膜20a、20c之隧道絕緣膜24係以於較絕緣膜壁14之底面更下層側相連之方式形成。同樣地，記憶體膜20b、20d之隧道絕緣膜24係以於較絕緣膜壁14之底面更下層側相連之方式形成。又，到此為止，記憶體膜20a、20b、20c、20d於較絕緣膜壁14之底面更下層側相連而形成之部分(區域A與區域C之間之絕緣膜壁14之下方之空間、及區域B與區域D之間之絕緣膜壁14之下方之空間)未被記憶體膜20a、20b、20c、20d嵌埋並封閉，從而分別於隧道絕緣膜24之內側確保空間。
於圖24A~圖24C中，作為通道膜形成步驟(S148)，沿筒狀之各隧道絕緣膜24(第1~4隧道絕緣膜)之內側壁面，分別呈柱狀地形成通道膜21(第1~4通道膜)。於圖24A~圖24C中，各通道膜21(第1~4通道膜)分別沿對應之隧道絕緣膜24之內側壁面全周呈柱狀地形成。又，相同橢圓柱區域60之各通道膜21中，如圖24B所示，被記憶體膜20a、20c包圍之兩個通道膜21係以使用半導體材料形成之一對柱狀部分介隔較絕緣膜壁14之底面更下層側之連接部分而呈U字型地相連的方式形成。同樣地，被記憶體膜20b、20d包圍之兩個通道膜21係以使用半導體材料形成之一對柱狀部分介隔較絕緣膜壁14之底面更下層側之連接部分而呈U字型地相連的方式形成。於圖24A~圖24C之例中，被記憶體膜20a、20c包圍之兩個通道膜21之組與被記憶體膜20b、20d包圍之兩個通道膜21之組不接觸地配置。另一方面，由於已經形成有基底膜13，因而可避免通道膜21彼此於另一橢圓柱區域60間連接。又，由於被絕緣膜壁16分隔，故可避免於相同橢圓柱區域60內，介隔絕緣膜壁16對向之通道膜21彼此連接。再者，於柱狀之各通道膜21中，亦可使用半導體材料形成筒狀之構造，且於其內 部配置使用絕緣材料之核心部。
圖25係用以對第3實施形態中替換為導電層之方法進行說明之圖。於第3實施形態中，實施記憶體膜形成步驟(S140)後，形成置換用孔15。
於圖25中，作為置換用孔形成步驟(S150)，於圖19所示之成為字元線之相鄰配線10彼此間之絕緣膜壁14上之位置、且與記憶體膜20a、20b、20c、20d不重疊之位置，形成直徑尺寸較絕緣膜壁14之寬度尺寸更大之置換用孔15。
其次，作為置換(替換)步驟(S152)，經由置換用孔15，藉由蝕刻將各層犧牲膜層30去除，置換成導電性材料。具體而言，藉由濕式蝕刻法(例如熱磷酸處理)，經由置換用孔15，藉由蝕刻將各層犧牲膜層30去除。藉此，於各層絕緣層12間形成空間。此處，於較絕緣膜壁14之底面更下層側連結之記憶體膜20a、20c及通道膜21、與同樣於較絕緣膜壁14之底面更下層側連結之記憶體膜20b、20d及通道膜21成為支柱(pillar)，從而可支持各層絕緣層12使其等不變形。
其次，例如使用ALD法、ALCVD法、或CVD法，經由置換用孔15，於該各層絕緣層12間之空間之上下壁面及側壁，形成圖17及圖18中僅表示符號之障壁金屬膜11。其後，使用ALD法、ALCVD法、或CVD法，經由置換用孔15，於該各層絕緣層12間之空間內嵌埋成為配線10之導電性材料。作為障壁金屬膜11，例如較佳為使用TiN。又，作為成為配線10之導電性材料，較佳為使用鎢(W)。藉由該步驟，可於圖19所示之導電層50形成被絕緣壁膜14分離之複數根配線10(10a、10b)。
如上，根據第3實施形態，可於三維NAND型快閃記憶體 裝置中形成先前之4倍之記憶胞。因此，可實現三維NAND型快閃記憶體裝置之更進一步之高積體化。又，根據第3實施形態，不使用光微影技術藉由縱向切割將形成後之記憶體膜20及通道膜21物理地分斷，因此可抑制對記憶體膜構造之損傷。又，根據第3實施形態，可確實地用筒狀之記憶體膜20包圍4倍化之各記憶胞所使用之通道膜21之周圍，從而可充分發揮記憶體性能。
以上，一面參照具體例一面對實施形態進行了說明。然而，本發明並不限定於該等具體例。
又，對於各膜之膜厚、或開口部之尺寸、形狀、數量等，亦可適當選擇使用半導體積體電路或各種半導體元件中所需者。
而且，具備本發明之要素、且業者可適當設計變更之所有半導體裝置及其製造方法均包含於本發明之範圍內。
又，為了簡化說明，省略了半導體產業通常使用之方法、例如光微影工藝、處理前後之清潔等，但毋庸置疑亦可包含該等方法。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意在限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，並且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其等之變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案]
本申請案享受以日本專利申請2018-166980號(申請日：2018年9月6日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎 申請案之所有內容。
10a:配線
10b:配線
14:絕緣膜壁
16:絕緣膜壁
20:記憶體膜
21:通道膜
22:記憶體膜
WL1:第1配線之一例
WL2:第2配線之一例

Claims (20)

  1. 一種半導體裝置，其具備： 第1絕緣膜壁，其將同一橢圓柱區域於橢圓之長徑方向分離成兩個區域； 第1記憶體膜，其沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之一個區域之側壁面配置為筒狀，且具有第1電荷儲存膜； 第2記憶體膜，其沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之另一個區域之側壁面配置為筒狀，且具有第2電荷儲存膜； 第1配線群，其等於上述橢圓柱區域之長度方向設置複數層，各自為板狀且於與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第1記憶體膜； 第2配線群，其等於與上述第1配線群相同之層內設置複數層，各自為板狀且於與上述第1配線群平行且與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第2記憶體膜； 第1通道膜，其配置為沿著上述第1記憶體膜之內側壁面之柱狀； 第2通道膜，其配置為沿著上述第2記憶體膜之內側壁面之柱狀；及 第2絕緣膜壁，其與上述第1絕緣膜壁一體地形成，將上述複數層第1配線群與上述複數層第2配線群之間分離。
  2. 如請求項1之半導體裝置，其中上述第1及第2記憶體膜具有各自配置為於上述橢圓柱區域之長度方向上連續之筒狀的作為阻擋絕緣膜之氧化鋁(Al2 O3 )膜。
  3. 如請求項1之半導體裝置，其中上述複數層第1配線群與上述複數層第2配線群於上述橢圓柱區域之上述橢圓之短徑方向延伸。
  4. 如請求項1之半導體裝置，其中上述第1通道膜配置為沿著上述第1記憶體膜之內側壁面全周之柱狀， 上述第2通道膜配置為沿著上述第2記憶體膜之內側壁面全周之柱狀。
  5. 如請求項1之半導體裝置，其中上述第1記憶體膜與上述第2記憶體膜係與上述第1絕緣膜壁之兩壁面中互為相反之壁面接觸而配置。
  6. 如請求項3之半導體裝置，其中於上述橢圓柱區域之上述橢圓之短徑方向上交替地排列有：各自設置有上述第1絕緣膜壁、上述第1與第2記憶體膜、及上述第1與第2通道膜之複數個橢圓柱區域；及上述複數層第1配線群與上述複數層第2配線群介隔上述第2絕緣膜壁而相互對向之複數個部分。
  7. 如請求項6之半導體裝置，其中上述複數層第1配線群連接於上述複數個橢圓柱區域之各第1記憶體膜， 上述複數層第2配線群連接於上述複數個橢圓柱區域之各第2記憶體膜。
  8. 一種半導體裝置，其具備： 第1絕緣膜壁，其將同一橢圓柱區域於橢圓之長徑方向分離成兩個區域； 第1記憶體膜，其沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之一個區域之側壁面配置為筒狀，且具有第1電荷儲存膜； 第2記憶體膜，其沿被上述第1絕緣膜壁分離之上述橢圓柱區域中之另一個區域之側壁面配置為筒狀，且具有第2電荷儲存膜； 第1配線群，其等於上述橢圓柱區域之長度方向設置複數層，各自為板狀且於與上述橢圓柱區域之長度方向正交之方向延伸，且於上述橢圓柱區域中之橢圓之短徑方向之一側，連接於上述第1記憶體膜之一部分與上述第2記憶體膜之一部分； 第2配線群，其等於與上述第1配線群相同之層內設置有複數層，各自為板狀，且於與上述第1配線群平行且與上述橢圓柱區域之長度方向正交之方向延伸，且於上述橢圓柱區域中之橢圓之短徑方向之另一側，連接於上述第1記憶體膜之另一部分與上述第2記憶體膜之另一部分； 第1通道膜，其遍及上述橢圓柱區域中之橢圓之短徑方向之上述一側及上述另一側，配置為沿著上述第1記憶體膜之內側壁面之柱狀； 第2通道膜，其遍及上述橢圓柱區域中之橢圓之短徑方向之上述一側及上述另一側，配置為沿著上述第2記憶體膜之內側壁面之柱狀；及 第2絕緣膜壁，其將上述第1配線群與上述第2配線群之間分離。
  9. 如請求項8之半導體裝置，其中上述第1及第2記憶體膜具備各自配置為於上述橢圓柱區域之長度方向上連續之筒狀的作為阻擋絕緣膜之氧化鋁(Al2 O3 )膜。
  10. 如請求項8之半導體裝置，其中上述第1絕緣膜壁與上述第2絕緣膜壁不接觸且壁面朝向不同方向。
  11. 如請求項8之半導體裝置，其中上述複數層第1配線群與上述複數層第2配線群於上述橢圓柱區域之上述橢圓之長徑方向延伸。
  12. 如請求項8之半導體裝置，其中上述第1通道膜配置為沿著上述第1記憶體膜之內側壁面全周之柱狀，且 上述第2通道膜配置為沿著上述第2記憶體膜之內側壁面全周之柱狀。
  13. 如請求項8之半導體裝置，其中上述第1記憶體膜與上述第2記憶體膜係與上述第1絕緣膜壁之兩壁面中互為相反之壁面接觸地配置。
  14. 如請求項11之半導體裝置，其中於上述橢圓柱區域之上述橢圓之長徑方向上交替地排列有：各自設置有上述第1絕緣膜壁、上述第1與第2記憶體膜、及上述第1與第2通道膜之複數個橢圓柱區域；及上述複數層第1配線群與上述複數層第2配線群介隔上述第2絕緣膜壁而相互對向之複數個部分。
  15. 如請求項14之半導體裝置，其中上述複數層第1配線群於上述複數個橢圓柱區域之各橢圓之短徑方向之一側，連接於上述複數個橢圓柱區域之各第1記憶體膜之一部分與各第2記憶體膜之一部分，且 上述複數層第2配線群於上述複數個橢圓柱區域之各橢圓之短徑方向之另一側，連接於上述複數個橢圓柱區域之各第1記憶體膜之另一部分與各第2記憶體膜之另一部分。
  16. 一種半導體裝置，其具備： 第1與第2絕緣膜壁，其等將同一橢圓柱區域於橢圓之長徑方向與短徑方向分離，而形成第1至第4區域； 第1記憶體膜，其沿被上述第1與第2絕緣膜壁分離之上述橢圓柱區域之第1區域之側壁面配置為筒狀，且具有第1電荷儲存膜； 第2記憶體膜，其沿被上述第1與第2絕緣膜壁分離之上述橢圓柱區域之第2區域之側壁面配置為筒狀，且具有第2電荷儲存膜； 第3記憶體膜，其沿被上述第1與第2絕緣膜壁分離之上述橢圓柱區域之第3區域之側壁面配置為筒狀，於上述第2絕緣膜壁之下層側與上述第1記憶體膜連接，且具有第3電荷儲存膜； 第4記憶體膜，其沿被上述第1與第2絕緣膜壁分離之上述橢圓柱區域之第4區域之側壁面配置為筒狀，於上述第2絕緣膜壁之下層側與上述第2記憶體膜連接，且具有第4電荷儲存膜； 第1配線群，其等於上述橢圓柱區域之長度方向設置複數層，各自為板狀且於與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第1與第2記憶體膜； 第2配線群，其等於與上述第1配線群相同之層內設置複數層，各自為板狀且於與上述第1配線群平行且與上述橢圓柱區域之長度方向正交之方向延伸，且連接於上述第3與第4記憶體膜； 第1通道膜，其沿上述第1記憶體膜之內側壁面配置為柱狀； 第2通道膜，其沿上述第2記憶體膜之內側壁面配置為柱狀； 第3通道膜，其沿上述第3記憶體膜之內側壁面配置為柱狀，且於上述第2絕緣膜壁之下層側與上述第1通道膜連接； 第4通道膜，其沿上述第4記憶體膜之內側壁面配置為柱狀，且於上述第2絕緣膜壁之下層側與上述第2通道膜連接；且 上述第2絕緣膜壁進而將上述第1配線群與上述第2配線群之間分離。
  17. 如請求項16之半導體裝置，其中上述第1通道膜與上述第3通道膜U字狀地相連，且 上述第2通道膜與上述第4通道膜U字狀地相連。
  18. 如請求項16之半導體裝置，其中上述第1通道膜及上述第3通道膜之組係與上述第2通道膜及上述第4通道膜之組不接觸地配置。
  19. 如請求項16之半導體裝置，其中上述複數層第1配線群與上述複數層第2配線群於上述橢圓柱區域之上述橢圓之長徑方向延伸。
  20. 如請求項16之半導體裝置，其中上述第1通道膜配置為沿著上述第1記憶體膜之內側壁面全周之柱狀， 上述第2通道膜配置為沿著上述第2記憶體膜之內側壁面全周之柱狀， 上述第3通道膜配置為沿著上述第3記憶體膜之內側壁面全周之柱狀，且 上述第4通道膜配置為沿著上述第4記憶體膜之內側壁面全周之柱狀。
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