CN114188327A - 三维存储装置及其制作方法 - Google Patents

三维存储装置及其制作方法 Download PDF

Info

Publication number
CN114188327A
CN114188327A CN202111320108.5A CN202111320108A CN114188327A CN 114188327 A CN114188327 A CN 114188327A CN 202111320108 A CN202111320108 A CN 202111320108A CN 114188327 A CN114188327 A CN 114188327A
Authority
CN
China
Prior art keywords
stacked structure
layer
semiconductor layer
etching
channel hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111320108.5A
Other languages
English (en)
Inventor
肖为引
李明
杨罡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111320108.5A priority Critical patent/CN114188327A/zh
Publication of CN114188327A publication Critical patent/CN114188327A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

本发明提供了一种三维存储装置及其制作方法。其中，所述三维存储装置包括：在衬底上形成第一堆叠结构；所述第一堆叠结构至少包括层叠设置的牺牲半导体层和阻挡层；在所述第一堆叠结构上形成第二堆叠结构；所述第二堆叠结构包括若干间隔设置的第一介质层和第二介质层；对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔；其中，在进行所述刻蚀的过程中，刻蚀源对所述阻挡层的刻蚀速率低于对所述第一堆叠结构的刻蚀速率；在所述虚设沟道孔中填充绝缘材料；去除所述衬底及所述第一堆叠结构；形成半导体层。

Description

三维存储装置及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储装置及其制作方法。
背景技术
三维存储装置，例如3D NAND，是一种新兴的闪存类型，三维存储装置通过垂直堆叠多层数据存储单元来解决二维或者平面闪存带来的限制。三维存储装置具备卓越的精度，支持在更小的空间内容纳更高的存储容量，成本低，功耗低，能全面满足众多需求。然而，形成三维存储装置的方法还面临诸多的挑战。
发明内容
为解决相关技术问题，本发明实施例提出一种三维存储装置及其制作方法。
本发明实施例一方面提供了一种三维存储装置的制作方法，包括：
在衬底上形成第一堆叠结构；所述第一堆叠结构至少包括层叠设置的牺牲半导体层和阻挡层；
在所述第一堆叠结构上形成第二堆叠结构；所述第二堆叠结构包括若干间隔设置的第一介质层和第二介质层；
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔；其中，在进行所述刻蚀的过程中，刻蚀源对所述阻挡层的刻蚀速率低于对所述第一堆叠结构的刻蚀速率；
在所述虚设沟道孔中填充绝缘材料；
去除所述衬底及所述第一堆叠结构；
形成半导体层。
上述方案中，所述牺牲半导体层位于所述阻挡层与所述第二堆叠结构之间；
所述对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔，包括：
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成贯穿所述第二堆叠结构，且延伸至所述牺牲半导体层或所述阻挡层中的虚设沟道孔。
上述方案中，所述阻挡层位于所述牺牲半导体层与所述第二堆叠结构之间；
所述对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔，包括：
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成贯穿所述第二堆叠结构，且延伸至所述牺牲半导体层中的虚设沟道孔。
上述方案中，所述阻挡层的材料包括掺碳氮化硅。
上述方案中，所述第一堆叠结构还包括缓冲层；所述缓冲层位于所述牺牲半导体层和阻挡层之间。
上述方案中，牺牲半导体层的材料包括多晶硅；所述缓冲层的材料包括氧化硅。
上述方案中，所述牺牲半导体层位于所述阻挡层与所述第二堆叠结构之间，在去除所述阻挡层之后，去除所述缓冲层；
或者，
所述阻挡层位于所述牺牲半导体层与所述第二堆叠结构之间，在去除所述牺牲半导体层之后，去除所述缓冲层。
上述方案中，所述方法还包括：
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，延伸至所述牺牲半导体层中的存储沟道孔。
上述方案中，在形成所述第二堆叠结构之前，在所述第一堆叠结构上形成保护层；
所述在所述第一堆叠结构上形成第二堆叠结构，包括：
在所述保护层上形成第二堆叠结构；
所述方法还包括：
在所述存储沟道孔中形成存储沟道结构；所述存储沟道结构包括沿所述存储沟道孔径向方向依次层叠设置的阻挡介电层、电荷捕获层、隧穿介电层及沟道层；
在去除所述第一堆叠结构后，去除延伸出所述第二堆叠结构的所述阻挡介电层、电荷捕获层、隧穿介电层以及所述虚设沟道孔中延伸出所述保护层的部分绝缘材料，以暴露出延伸出所述第二堆叠结构的沟道层；
在暴露的沟道层上形成所述半导体层。
上述方案中，所述方法还包括：
在形成所述第一堆叠结构之前，在所述衬底上形成第一绝缘层；在形成所述保护层之前，在所述第一堆叠结构上形成第二绝缘层；
所述方法还包括：
在去除所述衬底及所述第一堆叠结构时，去除所述第一绝缘层和所述第二绝缘层。
本发明实施例另一方面提供了一种三维存储装置，包括：根据本发明上述实施例中任一项所述的三维存储装置的制作方法制作得到的三维存储装置。
本发明实施例提供了一种三维存储装置及其制作方法。其中，三维存储装置的制作方法包括：在衬底上形成第一堆叠结构；所述第一堆叠结构至少包括层叠设置的牺牲半导体层和阻挡层；在所述第一堆叠结构上形成第二堆叠结构；所述第二堆叠结构包括若干间隔设置的第一介质层和第二介质层；对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔；其中，在进行所述刻蚀的过程中，刻蚀源对所述阻挡层的刻蚀速率低于对所述第一堆叠结构的刻蚀速率；在所述虚设沟道孔中填充绝缘材料；去除所述衬底及所述第一堆叠结构；形成半导体层。本发明实施例中，通过在第一堆叠结构中设置阻挡层，该阻挡层的刻蚀速率低于第一堆叠结构的刻蚀速率，以减缓形成虚设沟道孔速率，进而减小虚设沟道孔的深度。可以理解的是，由于用于起支撑作用的虚设沟道孔的孔径一般较大，在利用材料填充虚设沟道孔时，容易在填充物中形成缝隙(缝隙也可以称为空洞)。本发明实施例中，形成的虚设沟道孔深度减小，使得在填充该虚设沟道孔后，形成在填充物中的缝隙的绝对位置升高，从而降低了由于缝隙位置过低造成的在去除第一堆叠结构后缝隙暴露的概率，进而降低了半导体层进入缝隙后与栅极连接的概率，如此，降低了三维存储装置的电学性能被影响的概率。
附图说明
图1a为相关技术中提供的一种三维存储器制程中理想的虚设沟道孔剖面示意图；
图1b为相关技术中提供的一种三维存储器制程中过刻蚀的虚设沟道孔剖面示意图；
图1c为相关技术中提供的一种三维存储器制程中去除衬底的虚设沟道孔剖面示意图；
图1d为相关技术中提供的一种三维存储器制程中虚设沟道孔具有填充物的剖面示意图；
图1e为相关技术中提供的一种三维存储器制程中去除衬底的剖面示意图；
图1f为相关技术中提供的一种三维存储器制程中形成半导体层的剖面示意图；
图2为本发明实施例提供的一种三维存储器的制作方法流程示意图；
图3a-图3i为本发明实施例提供的一种三维存储器的制作过程示的剖面示意图；
图4a-图4c为本发明实施例提供的另一种三维存储器的制作过程示的剖面示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
可以理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。
在本发明实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本发明实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。
在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
相关技术中，在形成三维存储装置，例如3D NAND架构的过程中，需要进行深孔刻蚀，例如存储沟道孔(CH，Channel Hole)和虚设沟道孔(DCH，Dummy Channel Hole)的刻蚀，以形成多个存储单元和支撑结构。其中，形成的DCH的底部需要停在底部多晶硅层(BottomPoly)中，如图1a所示，即深孔底部在多晶硅层中刻蚀的深度L1不能超过底部多晶硅层的厚度L，即L1＜L。
然而，相关技术中在刻蚀DCH的过程中，为了满足三维存储装置中对DCH底部的关键尺寸的要求，以及为了确保设置在DCH周围的各种布线图案均能被分割开，在对DCH的底部进行刻蚀时，容易出现过刻蚀，如图1b所示，即将DCH的底部停留在三维存储装置的衬底中，从而使得DCH的实际深度L2比预设深度要深L，即L2＞L。
实际应用中，在后续制程中会对DCH进行填充，而用于起支撑作用的虚设沟道孔的孔径一般较大，在DCH中形成的填充物中易于形成缝隙(Seam)，如图1c所示，部分缝隙位于底部多晶硅层中。并且，可以理解的是，随着DCH深度的增加，缝隙所在的绝对位置降低。
接下来需要去除衬底；具体地，如图1d所示，将形成的含有填充物的三维存储装置倒置，并对三维存储装置底部的结构进行刻蚀，以去除衬底和底部多晶硅层，以暴露出CH中部分的沟道结构以及DCH中的部分填充物。
接下来，需要去除CH中暴露出的沟道结构中的ONO(氧化硅-氮化硅-氧化硅)。然而，如图1e所示，在对ONO进行去除的过程中，DCH底部的填充物也会有一定的消耗；具体地，在去除ONO的同时，若是暴露出缝隙，去除ONO时所用到的刻蚀源则会沿着缝隙继续消耗DCH孔内的填充物。
接下来，如图1f所示，在形成半导体层的工艺过程中，对CH底部暴露的区域形成一层半导体层，而该半导体层将三维存储装置的部分字线层连接在一起，进而影响了三维存储装置的电学性能。
基于此，本发明实施例提供了一种三维存储装置的制作方法，图2为本发明实施例三维存储装置的制作方法的实现流程示意图。如图2所示，所述方法包括以下步骤：
步骤201：在衬底上形成第一堆叠结构；所述第一堆叠结构至少包括层叠设置的牺牲半导体层和阻挡层；
步骤202：在所述第一堆叠结构上形成第二堆叠结构；所述第二堆叠结构包括若干间隔设置的第一介质层和第二介质层；
步骤203：对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔；其中，在进行所述刻蚀的过程中，刻蚀源对所述阻挡层的刻蚀速率低于对所述第一堆叠结构的刻蚀速率；
步骤204：在所述虚设沟道孔中填充绝缘材料；
步骤205：去除所述衬底及所述第一堆叠结构；
步骤206：形成半导体层。
图3a-图3i为本发明实施例提供的一种三维存储装置的制作过程的剖视图的示例。应当理解，图2中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。下面结合图2、图3a-图3i描述本实施例的半导体结构的形成方法。
实际应用中，在步骤201之前，所述方法还包括：提供衬底。
这里，所述衬底可以包括单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)、绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。优选地，所述衬底为硅衬底。
在步骤201中，如图3a所示，在衬底301上形成第一堆叠结构302。第一堆叠结构302可以包括多层层叠设置的不同薄膜层；这里，至少包括层叠设置的牺牲半导体层3021和阻挡层3022。
需要说明的是，这里，牺牲半导体层3021可以位于阻挡层3022上，也可以位于阻挡层3022下。为了描述的简洁性，在图3a-图3i中以牺牲半导体层3021位于阻挡层3022上，即牺牲半导体层3021位于阻挡层3022与所述第二堆叠结构303之间为例进行说明。
图3a所示的对应实施例中，牺牲半导体层3021位于阻挡层3022与所述第二堆叠结构303之间。实际应用中，在形成第一堆叠结构302时，先在衬底301上形成阻挡层3022，再在阻挡层3022上形成牺牲半导体层3021。
这里，阻挡层3022可以包括不同于牺牲半导体层3021材料的任何合适的材料。
实际应用中，刻蚀源对阻挡层3022的刻蚀速率低于对第一堆叠结构302的刻蚀速率，因此，在相同刻蚀条件下，阻挡层3022可以用于减缓刻蚀速率，以阻挡或减缓位于阻挡层3022下方的材料层或衬底层被刻蚀。
实际应用中，形成牺牲半导体层3021和阻挡层3022的方式包括但不限于化学气相沉积(CVD，Chemical Vapor Deposition)、物理气相沉积(PVD，Physical VaporDeposition)、原子层沉积(ALD，Atomic Layer Deposition)等。
需要说明的是，在一些实施例中，如图3b所示，在形成所述第二堆叠结构303之前，在所述第一堆叠结构302上形成保护层304；
所述在所述第一堆叠结构302上形成第二堆叠结构303，包括：
在所述保护层304上形成第二堆叠结构303。
实际应用中，所述保护层304可以用于后续工艺制程中，在去除延伸出所述第二堆叠结构303的所述阻挡介电层、电荷捕获层、隧穿介电层(ONO)时，保护第二堆叠结构303不被破坏。
这里，形成保护层304的材料包括多晶硅，但不限于此。
实际应用中，形成保护层304的方法包括但不限于CVD、PVD、ALD等。
需要说明的是，在后续工艺制程中，牺牲半导体层3021将被去除，并在该保护层304的位置处形成半导体层。所述半导体层可以作为公共源极层。
在步骤202中，如图3b所示，在第一堆叠结构302上形成第二堆叠结构303。
可以理解的是，所述第一堆叠结构302上形成第二堆叠结构303，可以理解为，在衬底301上形成阻挡层3022，在阻挡层3022上形成牺牲半导体层3021，然后，在牺牲半导体层3021上形成保护层304，再在保护层304上形成第二堆叠结构303。
实际应用中，第二堆叠结构303包括若干间隔设置的第一介质层3031和第二介质层3032。
这里，第一介质层3031可以包括绝缘层；第二介质层3032可以包括牺牲层。实际应用中，所述第一介质层3031也可以称为介电层，第一介质层3031的材料包括但不限于硅氧化物层、碳化硅层中的一种或多种；所述第二介质层3032的材料包括但不限于硅氮化物层、硅氮氧化物中的一种或多种；实际应用时，第一介质层3031和第二介质层3032均可以通过CVD、PVD或ALD等工艺形成，但不限于此；其中，第一介质层3031和第二介质层3032可以具有彼此相同的厚度，也可以具有彼此不同的厚度。
实际应用中，在形成第二堆叠结构303时，一般在与第二堆叠结构303接触的材料层上先形成第一介质层3031，再在第一介质层3031上形成第二介质层3032。
需要说明的是，第二介质层3032在后栅工艺中将被去除，并替换成栅极层。而在将第二介质层3032替换成栅极层之后，栅极层具有导电功能；若与第二介质层接触的材料层也具有导电功能时，可能影响器件的可靠性。示例性的，第一介质层3031的材料为氮化硅；第二介质层3032的材料为氧化硅。换栅工艺之后，将第二介质层的氮化硅替换成金属钨；金属钨具由导电功能。若与栅极层接触的材料层同时也具有导电功能时，则在器件通电后，栅极层及与其接触的材料层将一同被导通，造成电流泄露，影响器件的可靠性。
在一些具体实施例中，第一介质层3031可以由氧化硅(SiO2)形成；第二介质层3032可由氮化硅(SiN)形成，从而形成的第二堆叠结构为氮化物-氧化物(NO)叠层。
在一些实施例中，如图3c所示，所述第一堆叠结构302还包括缓冲层3023；所述缓冲层3023位于所述牺牲半导体层3021和阻挡层3022之间。
实际应用中，参考图3c，缓冲层3023位于阻挡层3022的上方，牺牲半导体层3021位于缓冲层3023的上方。
这里，缓冲层3023一方面可以用于消除牺牲半导体层3021和阻挡层3022之间的应力；另一方面，缓冲层3023还可以用于提高牺牲半导体层3021和阻挡层3022之间的粘附力。
在一些实施例中，牺牲半导体层的材料包括多晶硅(Poly)；所述缓冲层的材料包括氧化硅。
实际应用中，形成缓冲层的方法包括但不限于CVD、PVD、ALD等。
在步骤203中，如图3c所示，形成虚设沟道孔305。
在一些实施例中，所述牺牲半导体层3021位于所述阻挡层3022与所述第二堆叠结构303之间；
所述对所述第一堆叠结构302和所述第二堆叠结构303进行刻蚀，形成至少贯穿所述第二堆叠结构303，且未贯穿所述第一堆叠结构302的虚设沟道孔305，包括：
对所述第一堆叠结构302和所述第二堆叠结构303进行刻蚀，形成贯穿所述第二堆叠结构303，且延伸至所述牺牲半导体层3021或所述阻挡层3022中的虚设沟道孔305。
实际应用中，可以采用干法刻蚀对第一堆叠结构302和第二堆叠结构303进行刻蚀，以形成虚设沟道孔305。在一些具体实施例中，所述干法刻蚀具体可以为等离子体刻蚀，所述刻蚀源可以是CF4等，或者在本领域已知的其它可用于刻蚀第一堆叠结构302和第二堆叠结构303的刻蚀气体。
这里，在对第一堆叠结构302和第二堆叠结构303进行刻蚀的过程中，虚设沟道孔305的底部可以位于所述牺牲半导体层3021中；也可以位于所述阻挡层3022中。而在形成虚设沟道孔305的过程中存在过刻蚀情况时，阻挡层3022可以用于作为第一堆叠结构302的刻蚀停止层，使得虚设沟道孔305的底部位于阻挡层3022中，以防止虚设沟道孔305的深度过深，对后续工艺产生影响。在一些实施例中，所述阻挡层3022的材料包括掺碳的氮化硅(NDC，Carbon-Doped Silicon Nitride)。
实际应用中，形成NDC的过程一般是先采用硅烷、氨气和氮气形成氮化硅层，再对氮化硅层进行掺杂碳，以形成NDC层。可以理解的是，碳元素的掺杂浓度与NDC的刻蚀速率成反比关系，即碳元素的掺杂浓度越高，NDC的刻蚀速率越慢；因此，在实际应用中，可以通过改变碳元素的掺杂浓度，以调控NDC的刻蚀速率。
在一些实施例中，如图3c示，所述方法还包括：
对所述第一堆叠结构302和所述第二堆叠结构303进行刻蚀，形成至少贯穿所述第二堆叠结构303，延伸至所述牺牲半导体层3021中的存储沟道孔306。
实际应用中，存储沟道孔306与虚设沟道孔305可以在同一工艺制程中形成，也可以在不同的工艺制程中形成；具体的操作步骤可以根据工艺流程的实际需求而定。同样，形成存储沟道孔306所采用刻蚀条件与形成虚设沟道孔305的刻蚀条件可以相同，也可以不同，具体的刻蚀条件均可以根据实际情况或者根据本领域人员对器件的实际需求而定。这里，形成存储沟道孔306和形成虚设沟道孔305的工艺，前已述及，这里不再赘述。需要说明的是，在三维存储装置中，虚设沟道孔与存储沟道孔的作用不同，其结构尺寸(例如，关键尺寸(CD，Critical Dimension))可以相同，也可以不相同，具体结构尺寸也可以根据实际情况或者根据本领域人员对上述结构尺寸的实际需求而定。
实际应用中，在存储沟道孔306与虚设沟道孔305刻蚀条件相同，且对二者的结构尺寸等条件无特殊要求时，可以将存储沟道孔306与虚设沟道孔305设置在同一工艺制程中形成，以便减少工艺步骤，节省制造成本。
实际应用中，存储沟道孔306的底部位于所述牺牲半导体层3021中，用于为形成多个存储单元提供结构基础。
在一些实施例中，如图3d所示，所述方法还包括：
在所述存储沟道孔306中形成存储沟道结构307；所述存储沟道结构包括沿所述存储沟道孔径向方向依次层叠设置的阻挡介电层3071、电荷捕获层3072、隧穿介电层3073及沟道层3074。
实际应用中，阻挡介电层3071、电荷捕获层3072、隧穿介电层3073及沟道层3074是沿着存储沟道孔306的侧壁和底表面按该顺序依次形成的。阻挡介电层3071用于阻挡所述存储层中的电荷流出，材料可以为氧化硅(OX)；电荷捕获层3072用于捕获并存储电荷，材料可以为氮化硅(SiN)；隧穿介电层3073用于产生电荷，材料可以为氧化硅(OX)；沟道层3074材料可以为多晶硅。在一些具体实施例中，阻挡介电层3071、电荷捕获层3072、隧穿介电层3073和沟道层3074被称为ONOP薄膜。
需要说明的是，形成的存储沟道结构307的阻挡介电层3071、电荷捕获层3072、隧穿介电层3073和沟道层3074均贯穿第二堆叠结构303，并延伸至牺牲半导体层3021中。
实际应用中，形成阻挡介电层3071、电荷捕获层3072、隧穿介电层3073和沟道层3074的方法包括但不限于CVD、PVD、ALD等。
在一些实施例中，如图3e所示，所述方法还包括：
在形成所述第一堆叠结构302之前，在所述衬底上形成第一绝缘层308；
在形成所述保护层304之前，在所述第一堆叠结构上形成第二绝缘层309。
实际应用中，第一绝缘层308位于衬底301与第一堆叠结构302之间；第二绝缘层309位于保护层304与第一堆叠结构302之间。
其中，第一绝缘层308和第二绝缘层309的材料均可以包括绝缘的材料，如氧化硅。
实际应用中，形成第一绝缘层308和第二绝缘层309的方法包括但不限于CVD、PVD、ALD等。
接下来，在步骤204中，向虚设沟道孔305中填充绝缘材料。
实际应用中，如图3f所示，形成存储沟道结构307后，向沟道层3074以及虚设沟道孔305中填充绝缘材料，如氧化硅等。
可以理解的是，在牺牲半导体层3021的下方设置有刻蚀速率较高的阻挡层3022，因此，在形成虚设沟道孔时不会出现过刻蚀，造成虚设沟道孔深度过深。基于此，在虚设沟道孔305中填充绝缘材料时，可以将填充物中的缝隙的绝对位置控制得比较高，如在第一堆叠结构302所对应的虚设沟道孔305区域内，参考图3f中缝隙所在的位置。
在步骤205中，如图3g所示，去除所述衬底301及所述第一堆叠结构302。
在一些实施例中，所述牺牲半导体层位于所述阻挡层与所述第二堆叠结构之间；在去除所述阻挡层之后，去除所述缓冲层。
实际应用中，在形成三维存储装置的过程中，为了便于工艺操作，将上述结构倒置，可以采用化学机械研磨(CMP，Chemical Mechanical Polish)工艺去除衬底301；之后，可以采用干法刻蚀或者湿法刻蚀工艺去除第一堆叠结构302。
需要说明的是，在第一堆叠结构302中，牺牲半导体层3021位于所述阻挡层3022之上，因此，将上述形成的结构倒置后，牺牲半导体层3021位于阻挡层3022的下方。基于此，在去除第一堆叠结构的过程中，需要去除阻挡层3022之后，再去除缓冲层3023，之后，再去除牺牲半导体层3021。
在一些实施例中，所述方法还包括：
在去除所述衬底及所述第一堆叠结构302时，去除所述第一绝缘层308和所述第二绝缘层309。
实际应用中，第一绝缘层308和第二绝缘层309的去除方法可以包括但不限于CMP、刻蚀等。
然后，得到如图3g所示的结构。
在一些实施例中，如图3h所示，在去除所述第一堆叠结构302后，去除延伸出所述第二堆叠结构303的所述阻挡介电层3071、电荷捕获层3072、隧穿介电层3073以及所述虚设沟道孔305中延伸出所述保护层304的部分绝缘材料，以暴露出延伸出所述第二堆叠结构的沟道层3074。
实际应用中，可以依次执行多次湿法刻蚀工艺达到依次去除延伸出所述第一堆叠结构302的存储沟道孔部分对应的阻挡介电层3071、电荷捕获层3072、隧穿介电层3073的目的。
这里，可以使用如磷酸之类的适当的刻蚀源，选择性地去除包括氮化硅的电荷捕获层，然后，可以使用如氢氟酸之类的适当的刻蚀源，选择性地去除包括氧化硅的阻挡介质层和遂穿介质层。同时，可以通过控制刻蚀时间和/或刻蚀速率来控制对阻挡介质层、电荷捕获层、遂穿介质层的刻蚀，使得刻蚀不会影响沟道孔部分其余部分对应的阻挡介质层、电荷捕获层、遂穿介质层。
可以理解的是，从背面去除延伸出所述第一堆叠结构302的存储沟道孔部分对应的阻挡介电层3071、电荷捕获层3072、隧穿介电层3073的方式可以降低制造复杂性和成本，并且可以增加成品率。此外，该方法也可以很好的适应不同层数的堆叠结构。
实际应用中，在去除延伸出所述第一堆叠结构302的所述阻挡介电层3071、电荷捕获层3072、隧穿介电层3073的同时，将虚设沟道孔305中延伸出保护层304的部分绝缘材料一同去除。
同样，去除延伸出保护层304的部分绝缘材料所采用的方法可以包括湿法刻蚀工艺。
这样，参考图3h，仅剩存储沟道结构307中的沟道层3074及沟道层3074中填充的绝缘材料延伸出所述保护层。
在步骤206中，如图3i所示，形成半导体层310。
实际应用中，在去除延伸出第一堆叠结构302的阻挡介电层3071、电荷捕获层3072、隧穿介电层3073后，在暴露的沟道层3074上形成所述半导体层310。这里，形成所述半导体材料层的方式包括但不限于CVD、PVD、ALD等。
需要说明的是，半导体层310可以包括导电材料，如多晶硅；实际应用中，半导体层310可以作为公共源极层。
基于上述方法形成的三维存储装置，通过将牺牲半导体层设置在阻挡层与第二堆叠结构之间；该阻挡层的刻蚀速率低于第一堆叠结构的刻蚀速率，使得形成虚设沟道孔时的刻蚀速率得以减缓，进而减小虚设沟道孔的深度。使得在向虚设沟道孔填充介质材料时，在填充物中形成缝隙位置向虚设沟道孔端口的位置上移；从而降低了由于缝隙位置过低造成的在去除第一堆叠结构后缝隙暴露的概率，进而降低了半导体层进入缝隙后与栅极连接的概率，如此，降低了三维存储装置的电学性能被影响的概率。
需要说明的是，在本发明实施例中，三维存储装置中还可以将阻挡层设置在牺牲半导体层与第二堆叠结构之间，其中，阻挡层作为刻蚀缓冲层，以减缓虚设沟道孔形成的刻蚀速率，并进一步的控制缝隙的形成位置。
在一些实施例中，如图4a所示，所述阻挡层4022位于所述牺牲半导体层4021与所述第二堆叠结构303之间；
所述对所述第一堆叠结构402和所述第二堆叠结构403进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔405，包括：
对所述第一堆叠结构402和所述第二堆叠结构403进行刻蚀，形成贯穿所述第二堆叠结构，且延伸至所述牺牲半导体层4021中的虚设沟道孔405。
实际应用中，阻挡层4022位于牺牲半导体层4021与第二堆叠结构403之间，因此，在形成第一堆叠结构402时，先形成牺牲半导体层4021，之后，再在牺牲半导体层4021上形成阻挡层4022。
同样，在牺牲半导体层4021与阻挡层4022之间形成缓冲层4023，一方面为了减缓牺牲半导体层4021与阻挡层4022之间的应力作用，另一方面为了提高牺牲半导体层4021与阻挡层4022之间的粘附力。
需要说明的是，在形成第一堆叠结构402之前，需要先形成第一绝缘层408。
接下来，在所述衬底401在第一堆叠结构402上形成第二绝缘层409，用于绝缘。
接下来，在所述第一堆叠结构402上在第二绝缘层409上形成保护层404。
接下来，在保护层404上形成第二堆叠结构403；这里，第二堆叠结构403包括若干间隔设置的第一介质层4031和第二介质层4032。
这里，第一介质层4031可以包括绝缘层；第二介质层4032可以包括牺牲层。
在一些具体实施例中，第一介质层4031可以由氧化硅(SiO2)形成；第二介质层4032可由氮化硅(SiN)形成，从而形成的第二堆叠结构为氮化物-氧化物(NO)叠层。
接下来，对所述第一堆叠结构402和所述第二堆叠结构403进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔405；其中，在进行所述刻蚀的过程中，刻蚀源对所述阻挡层4022的刻蚀速率低于对所述第一堆叠结构402的刻蚀速率。
实际应用中，所述方法还包括：对所述第一堆叠结构402和所述第二堆叠结构403进行刻蚀，形成至少贯穿所述第二堆叠结构，延伸至所述牺牲半导体层4021中的存储沟道孔406。
接下来，在所述存储沟道孔406中形成存储沟道结构407；所述存储沟道结构407包括沿所述存储沟道孔径向方向依次层叠设置的阻挡介电层4071、电荷捕获层4072、隧穿介电层4073及沟道层4074。
接下来，向沟道层4074与虚设沟道孔405中填充绝缘材料；该绝缘材料可以包括二氧化硅。
需要说明的是，如图4a所示，向虚设沟道孔405中填充的绝缘材料中形成有缝隙；该缝隙的位置位于第二堆叠结构区域多对应的虚设沟道孔405中。
接下来，如图4a、4b所示，从形成的上述结构的背面，去除衬底401、第一绝缘层408、第一堆叠结构402及第二绝缘层409。
接下来，在去除所述第一堆叠结构402后，去除延伸出所述第一堆叠结构的所述阻挡介电层4071、电荷捕获层4072、隧穿介电层4073以及所述虚设沟道孔405中延伸出所述保护层404的部分绝缘材料，以暴露出延伸出所述第一堆叠结构的沟道层4074。
接下来，如图4c所示，形成半导体层410。
需要说明的是，在一些实施例中，所述阻挡层4022位于所述牺牲半导体层4021与所述第二堆叠结构403之间，在去除所述牺牲半导体层之后，去除所述缓冲层。
需要说明的是，相较于前述实施例中将牺牲半导体层3021设置在阻挡层3022与第二堆叠结构303之间；而在本实施例中的三维存储装置中是将阻挡层4022设置在牺牲半导体层4021与第二堆叠结构403之间。前述实施例与本实施例中形成的两种结构中，除阻挡层4022与在牺牲半导体层4021之间的相对位置不同以外，其他结构均相同。因此，在描述本实施例的形成过程中，将与前述实施例中相同的附图省略，这些省略的附图可以参考前述实施例的附图。
本发明实施例中，通过在第一堆叠结构中设置阻挡层，该阻挡层的刻蚀速率低于第一堆叠结构的刻蚀速率，以减缓形成虚设沟道孔速率，进而减小虚设沟道孔的深度。可以理解的是，由于用于起支撑作用的虚设沟道孔的孔径一般较大，在利用材料填充虚设沟道孔时，容易在填充物中形成缝隙。本发明实施例中，形成的虚设沟道孔的深度减小，使得在填充虚设沟道孔后，形成在填充物中的缝隙的绝对位置升高，从而降低了由于缝隙位置过低造成的在去除第一堆叠结构后缝隙暴露的概率，进而降低了半导体层进入缝隙后与栅极连接的概率，如此，降低了三维存储装置的电学性能被影响的概率。
需要说明的是：本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (11)

1.一种三维存储装置的制作方法，其特征在于，包括：
在衬底上形成第一堆叠结构；所述第一堆叠结构至少包括层叠设置的牺牲半导体层和阻挡层；
在所述第一堆叠结构上形成第二堆叠结构；所述第二堆叠结构包括若干间隔设置的第一介质层和第二介质层；
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔；其中，在进行所述刻蚀的过程中，刻蚀源对所述阻挡层的刻蚀速率低于对所述第一堆叠结构的刻蚀速率；
在所述虚设沟道孔中填充绝缘材料；
去除所述衬底及所述第一堆叠结构；
形成半导体层。
2.根据权利要求1所述的方法，其特征在于，所述牺牲半导体层位于所述阻挡层与所述第二堆叠结构之间；所述对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔，包括：
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成贯穿所述第二堆叠结构，且延伸至所述牺牲半导体层或所述阻挡层中的虚设沟道孔。
3.根据权利要求1所述的方法，其特征在于，所述阻挡层位于所述牺牲半导体层与所述第二堆叠结构之间所述对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，且未贯穿所述第一堆叠结构的虚设沟道孔，包括：
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成贯穿所述第二堆叠结构，且延伸至所述牺牲半导体层中的虚设沟道孔。
4.根据权利要求2或3所述的方法，其特征在于，所述阻挡层的材料包括掺碳氮化硅。
5.根据权利要求4所述的方法，其特征在于，所述第一堆叠结构还包括缓冲层；所述缓冲层位于所述牺牲半导体层和阻挡层之间。
6.根据权利要求5所述的方法，其特征在于，牺牲半导体层的材料包括多晶硅；所述缓冲层的材料包括氧化硅。
7.根据权利要求5所述的方法，其特征在于，
所述牺牲半导体层位于所述阻挡层与所述第二堆叠结构之间，在去除所述阻挡层之后，去除所述缓冲层；
或者，
所述阻挡层位于所述牺牲半导体层与所述第二堆叠结构之间，在去除所述牺牲半导体层之后，去除所述缓冲层。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述第一堆叠结构和所述第二堆叠结构进行刻蚀，形成至少贯穿所述第二堆叠结构，延伸至所述牺牲半导体层中的存储沟道孔。
9.根据权利要求8所述的方法，其特征在于，在形成所述第二堆叠结构之前，在所述第一堆叠结构上形成保护层；
所述在所述第一堆叠结构上形成第二堆叠结构，包括：
在所述保护层上形成第二堆叠结构；
所述方法还包括：
在所述存储沟道孔中形成存储沟道结构；所述存储沟道结构包括沿所述存储沟道孔径向方向依次层叠设置的阻挡介电层、电荷捕获层、隧穿介电层及沟道层；
在去除所述第一堆叠结构后，去除延伸出所述第二堆叠结构的所述阻挡介电层、电荷捕获层、隧穿介电层以及所述虚设沟道孔中延伸出所述保护层的部分绝缘材料，以暴露出延伸出所述第二堆叠结构的沟道层；
在暴露的沟道层上形成所述半导体层。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
在形成所述第一堆叠结构之前，在所述衬底上形成第一绝缘层；
在形成所述保护层之前，在所述第一堆叠结构上形成第二绝缘层；
所述方法还包括：
在去除所述衬底及所述第一堆叠结构时，去除所述第一绝缘层和所述第二绝缘层。
11.一种三维存储装置，其特征在于，包括：根据权利要求1至10任一项所述的三维存储装置的制作方法制作得到的三维存储装置。
CN202111320108.5A 2021-11-09 2021-11-09 三维存储装置及其制作方法 Pending CN114188327A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111320108.5A CN114188327A (zh) 2021-11-09 2021-11-09 三维存储装置及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111320108.5A CN114188327A (zh) 2021-11-09 2021-11-09 三维存储装置及其制作方法

Publications (1)

Publication Number Publication Date
CN114188327A true CN114188327A (zh) 2022-03-15

Family

ID=80602008

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111320108.5A Pending CN114188327A (zh) 2021-11-09 2021-11-09 三维存储装置及其制作方法

Country Status (1)

Country Link
CN (1) CN114188327A (zh)

Similar Documents

Publication Publication Date Title
EP3631847B1 (en) Interconnect structure containing a metal silicide hydrogen diffusion barrier and method of making thereof
US10957648B2 (en) Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
US10833100B2 (en) Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
CN109155316B (zh) 3d存储器中的堆叠连接件及其制造方法
US9240419B2 (en) Three-dimensional semiconductor devices and methods of fabricating the same
KR101735810B1 (ko) 3차원 반도체 장치
CN102097387B (zh) 制造非易失性存储器的方法
KR20160049159A (ko) 반도체 장치 및 그 제조방법
CN111627918B (zh) 一种3d nand存储器及其制造方法
US20210057336A1 (en) Three-dimensional memory device containing horizontal and vertical word line interconnections and methods of forming the same
US11844216B2 (en) Three-dimensional memory devices and fabricating methods thereof
US7951671B2 (en) Method of fabricating non-volatile memory device having separate charge trap patterns
US8470704B2 (en) Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion
US10854627B1 (en) Three-dimensional memory device containing a capped insulating source line core and method of making the same
US11049568B1 (en) Three-dimensional memory device with depletion region position control and method of erasing same using gate induced leakage
CN112909011B (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
US9640432B2 (en) Memory device structure and fabricating method thereof
US6569736B1 (en) Method for fabricating square polysilicon spacers for a split gate flash memory device by multi-step polysilicon etch
US20070004099A1 (en) NAND flash memory device and method of manufacturing the same
CN111354734A (zh) 立体存储器元件及其制作方法
CN111788686B (zh) 三维存储器件及用于形成其的方法
CN114188327A (zh) 三维存储装置及其制作方法
US20200152648A1 (en) Semiconductor device
TWI698985B (zh) 立體記憶體元件及其製作方法
US20240072028A1 (en) Bonded assembly containing conductive via structures extending through word lines in a staircase region and methods for making the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination