CN102097387B - 制造非易失性存储器的方法 - Google Patents

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Abstract

本发明提供一种制造非易失性存储器的方法，包括在衬底上形成非易失性存储单元的竖直堆叠。这通过以下步骤进行：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及处理该竖直硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度。该处理能包括将该第二侧壁暴露于氧化物种，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。

Description

制造非易失性存储器的方法
技术领域
本发明涉及制造存储器的方法，更特别地，涉及制造可重写的存储器的方法。
背景技术
为了满足消费者对优异性能和低廉价格的需要，要求提高半导体器件的集成度。在半导体存储器中，由于集成度是确定产品价格的重要因素，所以尤其需要高集成度。在常规的二维或平面半导体存储器的情况下，由于器件的集成度主要由单位存储单元占据的面积决定，所以器件的集成度受到形成精细图案的技术水平很大影响。然而，由于需要非常昂贵的设备来实现图案的小型化，所以二维半导体存储器在提高集成度方面受到限制。
为了克服该限制，已经提出了包括三维布置的存储单元的三维半导体存储器。然而，为了批量制造三维半导体存储器，需要一种工艺技术，其能实现可靠的产品特性，且同时每位的制造成本小于二维半导体存储器的每位制造成本。
发明内容
根据本发明实施方式的形成非易失性存储器的方法包括在衬底上形成非易失性存储单元的竖直堆叠。这通过在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠且处理该竖直的硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度(interface trap density)来完成。该处理能包括使该第二侧壁暴露到氧化物种(oxidizing species)，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。
根据本发明的一些实施方式，处理竖直的硅有源层的第二侧壁可包括使用干法热氧化工艺将硅有源层的第二侧壁转化为二氧化硅钝化层。特别地，该处理可包括在干法热氧化工艺中使用O2、O2/N2和/或O2/N2O气体将硅有源层的第二侧壁转化为二氧化硅钝化层。备选地，该处理可包括在湿法热氧化工艺中使用H2/O2和/或H2O气体将硅有源层的第二侧壁转化为二氧化硅钝化层。
根据本发明的又一些实施方式，该处理可包括在基团氧化工艺(radicaloxidation process)中使用氢气、氧气和/或氯化氢气体将硅有源层的第二侧壁转化为二氧化硅钝化层。本发明的另一些实施方式还可包括通过在包含选自包括HCl、HF、NF3、HBr、Cl2、BCl3、F2和Br2的组的含卤素的气体的气氛下氧化第二侧壁而将硅有源层的第二侧壁转化为二氧化硅钝化层。
附图说明
包括附图以提供对本发明概念的进一步理解，附图并入在本说明书中且构成本说明书的一部分。附图示出本发明概念的示范性实施方式，且与文字描述一起用于说明本发明概念的原理。附图中：
图1是根据本发明概念的实施方式的三维半导体存储器的电路图；
图2是根据本发明概念的实施方式的三维半导体存储器的透视图；
图3是流程图，示出根据本发明概念一实施方式的制造三维半导体存储器的方法；
图4至图10是顺序示出根据本发明概念一实施方式的制造三维半导体存储器的方法的视图；
图11至图15是顺序示出根据本发明概念另一实施方式的制造三维半导体存储器的方法的视图；
图16是流程图，示出根据本发明概念另一实施方式的制造三维半导体存储器的方法；
图17至图21是顺序示出根据本发明概念另一实施方式的制造三维半导体存储器的方法的视图；
图22至图27是顺序示出根据本发明概念另一实施方式的制造三维半导体存储器的方法的视图；
图28是框图，示出包括根据本发明概念的实施方式的半导体存储器的存储系统的示例；
图29是框图，示出包括根据本发明概念的实施方式的半导体存储器的存储卡的示例；
图30是框图，示出包括根据本发明概念的实施方式的半导体存储器的信息处理系统的示例。
具体实施方式
下面将参照附图更详细地描述本发明概念的优选实施方式。然而，本发明概念的实施方式可以以不同形式体现且不应解释为局限于这里阐述的实施方式。而是，提供这些实施方式以使得本公开彻底和完整，且将向本领域技术人员充分传达发明概念的范围。相似的附图标记始终表示相似的元件。
将理解，当元件诸如层、区域或衬底被称为“在”或延伸“到”另一元件“上”时，它能直接在或者直接延伸到另一元件上，或者还可存在居间元件。相反，当元件被称为“直接在”或者“直接”延伸“到”另一元件“上”时，则没有居间元件存在。还将理解，当元件被称为“连接到”或“耦接到”另一元件时，它能直接连接或耦接到另一元件，或者可存在居间元件。相反，当元件被称为“直接连接到”或“直接耦接到”另一元件时，则没有居间元件存在。
相对术语诸如“之下”或“之上”或“上”或“下”或“水平”或“横向”或“竖直”可在这里用来描述如图所示的一个元件、层或区域相对于另一元件、层或区域的关系。将理解，这些术语旨在涵盖器件的除了图示取向之外的不同取向。
将理解，尽管术语第一、第二等可在这里用来描述各种元件、组元、区域、层和/或部件，但是这些元件、组元、区域、层和/或部件不应受到这些术语限制。这些术语仅用于将一个元件、组元、区域、层或部件与另一区域、层或部件区别开。因此，下面论述的第一元件、组元、区域、层或部件可以称为第二元件、组元、区域、层或部件而不偏离本发明的教导。
除非另外定义，否则这里使用的全部术语(包括技术和科学术语)具有与本发明所属述领域的普通技术人员一般理解的相同含义。还将理解，这里使用的术语应理解为具有与它们在本说明书和相关领域的背景中的含义一致的含义，将不会在理想化或过于正式的意义上理解，除非这里清楚地如此定义。
这里参照剖视图描述本发明的实施方式，剖视图是本发明的理想化实施方式(和中间结构)的示意图。图中层的厚度和区域可为了清楚而被夸大。此外，将预期有由于例如制造技术和/或容差引起的图示形状的变化。因此，本发明的实施方式不应解释为局限于这里示出的区域的特定形状，而是将包括例如制造引起的形状偏差。
下面将参照视图详细描述本发明概念的实施方式。根据本发明概念的实施方式的半导体存储器具有三维结构。
图1是根据本发明概念的实施方式的三维半导体存储器的电路图。图2是根据本发明概念的实施方式的三维半导体存储器的透视图。参照图1和图2，根据一实施方式的三维半导体存储器可包括公共源极线CSL、多条位线BL0、BL1、BL2和BL3以及设置在公共源极线CSL和位线BL0、BL1、BL2和BL3之间的多个单元串CSTR。
公共源极线CSL可以是设置在衬底100上的导电薄层或者是形成在衬底100中的杂质区。位线BL0-BL3可以是设置在衬底100上方且同时与衬底100间隔开的导电图案(例如金属线)。位线BL0-BL3布置成二维且多个串CSTR并联连接到每条位线BL0-BL3。因此，单元串CSTR在公共源极线CSL或衬底100上布置成二维。
每个单元串CSTR可包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线的串选择晶体管SST和设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可彼此串联连接。此外，设置在公共源极线CSL与位线BL0-BL3之间的接地选择线GSL、多条字线WL0-WL3和多条串选择线SSL可分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。
所有的接地选择晶体管GST可设置在与衬底100间隔开相同距离的位置，接地选择晶体管GST的栅电极可共同连接到接地选择线GSL，由此具有等势状态。接地选择线GSL可以是设置在公共源极线CSL与最靠近公共源极线CSL的存储单元晶体管MCT之间的具有板形或梳形的导电图案。类似地，设置在距离公共源极线CSL相同距离的位置处的多个存储单元晶体管MCT的栅电极也可共同连接到字线WL0-WL3之一，由此具有等势状态。每条字线WL0-WL3可以是具有梳形或者与衬底100的顶表面平行的板形的导电图案。由于一个单元串CSTR包括与公共源极线CSL间隔开不同距离的多个存储单元，所以多层的字线WL0-WL3设置在公共源极线CSL与位线BL0-BL3之间。
每个单元串可包括从公共源极线CSL竖直延伸从而连接到位线BL0-BL3的半导体柱PL。半导体柱PL可形成得穿透接地选择线GSL和字线WL0-WL3。此外，半导体柱PL可包括体部分B和形成在体部分B一侧或两侧的杂质区。例如，如图2所示，漏极区D可形成在半导体柱PL的上部分上(即，体部分B与位线BL0-BL3之间)。
数据储存层可设置在字线WL0-WL3与半导体柱PL之间。根据一实施方式，数据储存层可以是电荷储存层。例如，数据储存层可以是包括陷阱(trap)绝缘层、浮置栅电极或导电纳米点的绝缘层之一。
用作接地选择晶体管GST或串选择晶体管SST的栅绝缘层的电介质层可设置在接地选择线GSL与半导体柱PL之间或者在串选择线SSL与半导体柱PL之间。接地选择晶体管GST和串选择晶体管SST的至少之一的栅绝缘层可由与存储单元晶体管MCT的数据储存层相同的材料形成，但是可以是用于常规MOSFET的栅绝缘层(例如硅氧化物层)。
接地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以是使用半导体柱PL作为沟道区的MOSFET。根据另一实施方式，半导体柱PL可与接地选择线GSL、字线WL0-WL3和串选择线SSL一起构成MOS电容器。在该情况下，接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可通过共用来自接地选择线GSL、字线WL0-WL3和串选择线SSL的弥散场形成的反型层而彼此电连接。
下面参照图3至图10详细描述根据本发明概念一实施方式的制造三维半导体存储器的方法。图3是流程图，示出根据本发明概念一实施方式的制造三维半导体存储器的方法。图4至图10是顺序示出根据本发明概念一实施方式的制造三维半导体存储器的方法的视图。
参照图3和图4，在衬底100上形成薄层结构(S10)。衬底100可以是具有半导体特性的材料(例如硅晶片)、绝缘材料(例如玻璃)和覆盖有绝缘材料和导体的半导体之一。
薄层结构可包括多个绝缘层(211-216:210)和多个牺牲层(SC1-SC6:SC)。绝缘层210和牺牲层SC可如图4所示地交替且重复地堆叠。绝缘层210和牺牲层SC可由相对于彼此具有蚀刻选择性的材料形成。例如，绝缘层210可以是硅氧化物层和硅氮化物层中的至少一种，牺牲层SC可以是选自包括硅层、硅氧化物层、硅碳化物和硅氮化物层的组的与绝缘层210不同的材料。
根据一实施方式，在形成薄层结构之前，还可包括在衬底100上或衬底100中形成导电区域。在衬底100是具有半导体特性的材料的情况下，导电区可以是形成在衬底100中的杂质区。在衬底100是绝缘材料的情况下，导电区可以是形成在衬底100上的导电层或导电图案。根据一实施方式，导电区可以用作公共源极线。
参照图3和图5，构图薄层结构以形成暴露衬底100的顶表面的多个第一穿透区50(S20)。根据一实施方式，每个穿透区50可形成得具有圆柱孔形或矩形平行六面体孔形。穿透区50还可具有根据距衬底100的距离而不同的宽度。更具体地，形成第一穿透区50可包括在薄层结构上形成定义第一穿透区50的平面位置的掩模图案(未示出)，且使用掩模图案作为蚀刻掩模各向异性地蚀刻薄层结构。第一穿透区50可以二维地且规则地形成。例如，第一穿透区50的位置可以由坐标组(x0+n*a，y0+m*b)表示(这里，x0和y0是参考点的坐标，n和m是在单元阵列的尺寸内选择的自然数，a和b是常数)。
参照图3和图6，在第一穿透区50中形成半导体层300(S30)。半导体层300可形成得直接接触导电区的顶表面。半导体层300可形成得基本共形地覆盖第一穿透区50的内壁。在此情况下，半导体层300可形成得具有中空圆柱形。
半导体层300可以是利用外延技术或化学气相沉积技术形成的半导体材料之一。半导体层300的晶体结构可以是多晶结构、单晶结构和非晶结构之一。此外，晶体结构中的不连续界面可以形成在衬底100与半导体层300之间。
半导体层300的宽度(即单元宽度)可以小于将要产生在其中的耗尽区的宽度，或者可小于构成多晶硅的硅晶粒的平均长度。如果半导体层300的宽度基本等于将要在半导体层300中产生的耗尽区的宽度，则在三维半导体存储器操作时半导体层300可完全耗尽。随着半导体层300的宽度减小，半导体层300的宽度可基本等于将要在半导体层300中产生的耗尽区的宽度。在此情况下，用作晶体管沟道的半导体层300的背侧(即，盖住第一掩埋图案310的一侧)的状态愈加影响电荷迁移率。半导体层300形成为具有与半导体层300接触的衬底100相同的导电类型。结果，半导体层300不与衬底100形成二极管，由此半导体层300可具有与衬底100相同的电势。
参照图3、图7和图8，在其中包括间隙区的半导体层300内形成第一掩埋图案(S50)。第一掩埋图案310可形成来填充其中形成半导体层300的第一穿透区50且可包括绝缘材料中的至少一种。例如，第一掩埋图案310可以是硅氧化物层或者利用SOG(玻璃上旋涂)技术形成的绝缘材料。也就是说，第一掩埋图案310可以是CVD氧化物层、PECVD氧化物层、HDP氧化物层或SOG层。即，第一掩埋图案310可通过使用包括硅原子的反应气体(例如SiH4气体)和包括氧原子的反应气体(例如O2气体)在半导体层300内沉积硅氧化物层而形成。根据一实施方式，还可在包括氢或重氢的气氛下进行处理其中形成半导体层300的所得结构的氢退火步骤。氢退火步骤可修复半导体层300中存在的晶体缺陷。
根据本发明概念的实施方式，具有中空圆柱形的半导体层300的外壁可接触暴露到第一穿透区50的薄层结构，具有中空圆柱形的半导体层300的内壁可接触填充第一穿透区50的第一掩埋图案310。在该情况下，晶体结构中的不连续界面可形成在第一掩埋图案310与半导体层300之间。大量缺陷可存在于包括硅氧化物层的第一掩埋图案310与包括多晶硅的半导体层300之间的界面中。例如，可以存在许多缺陷，诸如硅原子之间的弱键、硅原子与氧原子之间的应力键、以及硅原子的悬键。也就是说，晶体缺陷可存在于第一掩埋图案310和半导体层300彼此接触的界面处，该界面可具有不一致的形态。此外，界面陷阱密度会由于第一掩埋图案310与半导体层300之间的晶体差异而增大。第一掩埋图案310与半导体层300之间的界面陷阱可使半导体层300用作沟道的特性变差。
因此，在形成第一掩埋图案310之前，表面处理半导体层300的内壁(S40)。半导体层300的表面处理工艺是用于化学结合氧原子与在半导体层300的表面处存在的半导体原子。结果，氧化物钝化层302可形成在半导体层300的表面上。也就是说，在半导体层300的表面处理工艺期间，存在于半导体层300的表面上的硅原子被消耗以形成硅氧化物层。当形成填充半导体层300的间隙区的第一掩埋图案300时，半导体层300和氧化物层之间的界面陷阱密度可通过进行半导体层300的表面处理工艺而减小。更具体地，热氧化工艺或基团氧化工艺可作为半导体层300的表面处理工艺进行。
使用O2气体、O2/N2气体或O2/N2O气体在高温下形成氧化物层的干法热氧化工艺或使用H2/O2或H2O在高温下形成氧化物层的湿法热氧化工艺可作为热氧化工艺进行。此外，基团氧化工艺能使用氧气、氢气和/或氯化氢气体作为源气并将源气激励成基团状态以与半导体层300反应。氧化反应能在半导体层300的表面上积极发生，均匀的氧化物钝化层能通过基团氧化工艺形成在半导体层300的整个表面上。
此外，在半导体层300的氧化工艺期间能添加包括卤素的气体。包括卤素的氧化物钝化层302可通过在包括卤素的气氛下氧化半导体层300而形成。选自包括HCl、HF、NF3、HBr、Cl2、CIF3、BCl3、F2和Br2的组的至少一种可用作包括卤素的气体。在氧化物钝化层包括卤素元素的情况下，半导体层300表面上的缺陷可被卤素元素消除。
氧化物钝化层302可通过表面处理工艺形成在半导体层300的内侧(即沟道的背侧)。通过表面处理工艺形成的氧化物钝化层302能减少或去除在半导体层300的表面上存在的缺陷。也就是说，半导体层300与第一掩埋图案310之间的界面陷阱密度能通过表面处理工艺减少。因此，当三维半导体存储器件操作时，在用作沟道的半导体层300中的电荷迁移率能得到改善。
参照图3、图8和图9，形成水平互连结200，其形成面对半导体层300的侧壁顺序堆叠的导电图案201-206。形成水平互连结构200可包括形成第二穿透区225(S60)和用导电材料层替代薄层结构的牺牲层(S70)，第二穿透区225在半导体层300之间穿透构成薄层结构的薄层的一部分或整个部分。
更具体地，如图8所示，第二穿透区225可形成来暴露牺牲结构SC和绝缘层结构210的侧壁。第二穿透区225与半导体层300间隔开。从水平形状的视点看，第二穿透区225可形成得具有线形或矩形。从竖直深度的视点看，第二穿透区225可形成来暴露衬底100的顶表面。根据一修改实施方式，可用作公共源极线的导电区(未示出)可部分形成在第二穿透区225的下部的衬底100中。导电区可通过利用其中形成第二穿透区225的薄层结构作为离子掩模的离子注入工艺形成。
替代步骤(S70)可包括以下步骤：在其侧壁通过第二穿透区225被暴露的牺牲层SC被选择性去除以在绝缘层210之间形成凹入区226之后，如图9所示，在每个凹入区226中形成数据储存层230和导电图案201-206。
凹入区226可以是从第二穿透区225起在绝缘层210之间水平延伸的间隙区，可形成来暴露半导体层300的侧壁。形成凹入区226可包括利用相对于绝缘层210具有蚀刻选择性的蚀刻配方(etching recipe)各向同性地蚀刻牺牲层SC。例如，如果牺牲层SC是硅氮化物层且绝缘层210是硅氧化物层，则蚀刻可利用包括磷的蚀刻溶液进行。
形成数据储存层230和导电图案201-206可包括形成顺序覆盖第二穿透区225和凹入区226的数据储存层230和导电层且通过去除第二穿透区225中的导电层而留下凹入区226中的导电图案201-206。随后，如图9所示，可进一步形成填充第二穿透区225的电极分隔图案265。导电图案201-206可构成水平互连结构200。
数据储存层230可利用能提供优异的台阶差涂覆能力的沉积工艺诸如化学气相沉积或原子层沉积来形成。数据储存层230可形成至比凹入区226的厚度的一半更小的厚度。因此，数据储存层230可形成来基本共形地覆盖其中形成凹入区226的所得结构。根据本发明概念的用于闪存的一实施方式，数据储存层230可包括电荷储存层。例如，数据储存层230可包括陷阱绝缘层、浮置栅电极和包括导电纳米点的绝缘层中的一种。根据一实施方式，数据储存层230还可包括隧道绝缘层和阻挡绝缘层。隧道绝缘层可包括硅氧化物层和硅氮化物层的至少之一，阻挡绝缘层可包括铝氧化物层、硅氧化物层和硅氮化物层的至少之一。
导电层可形成来填充覆盖有数据储存层230的凹入区226和第二穿透区225。导电层可包括掺杂的硅、钨、金属氮化物和金属硅化物中的至少一种。由于本发明概念的技术思想不受限制地应用到闪存器件，所以数据储存层230和导电层可由各种材料形成且可具有各种结构。
去除第二穿透区225中的导电层可包括使用构成薄层结构的顶绝缘层210或其额外形成的硬掩模图案(未示出)作为蚀刻掩模各向异性地蚀刻导电层。在第二穿透区225中的导电层被去除的情况下，导电层形成彼此竖直地分隔开的导电图案201-206。即，导电图案201-206可部分形成在凹入区226中且可构成水平互连结构200。
形成电极分隔图案265可包括用绝缘材料中的至少一种填充其中导电层被去除的第二穿透区225。根据一实施方式，电极分隔图案265可以是硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
根据一实施方式，在形成电极分隔图案265之前，杂质区102可形成在衬底100中。杂质区102可形成得具有与衬底100不同的导电类型。在此情况下，杂质区可用作参照图2描述的公共源极线(CSL)。
参照图10，接触垫(contact pad)D可形成在第一掩埋图案310和半导体层300的上部分上。可形成将半导体层300彼此电连接的位线BL。位线BL可沿交叉第二穿透区225和水平互连结构200的方向形成，如图10所示。位线BL可通过接触塞(未示出)连接到半导体层300。
下面将参照图3和图11至图15详细描述根据本发明概念另一实施方式的制造三维半导体存储器的方法。图11至图15是顺序示出根据本发明概念另一实施方式的制造三维半导体存储器的方法的视图。参照图3和图11，形成薄层结构，然后构图该薄层结构以形成暴露衬底100顶表面的第一穿透区50。根据该实施方式，每个第一穿透区50可形成得具有线形或条形。此外，第一穿透区50可具有根据离衬底100的距离而不同的宽度。
参照图3和图12，形成覆盖第一穿透区50内壁的半导体层300。根据该实施方式，半导体层300可利用化学气相沉积工艺形成得共形地覆盖第一穿透区50的内壁。即，半导体层300可覆盖以线形形成的第一穿透区50的内壁且在其中可具有间隙区。
参照图3和图13，半导体层300的内侧壁被表面处理且第一掩埋图案310形成在半导体层300的间隙区中。即，半导体层300的暴露于第一穿透区50的内侧壁被氧化以形成氧化物钝化层302。氧化物钝化层302可通过使由多晶硅形成的半导体层300的硅原子与外界提供的氧原子反应来形成。之后，第一掩埋图案310可通过使用提供硅原子的反应气体(例如SiH4气体)和提供氧原子的反应气体(例如O2气体)在半导体层300内沉积硅氧化物层来形成。
参照图14，在形成第一掩埋图案310之后，半导体层300被构图以在第一穿透区中形成彼此分隔开的多个半导体图案301。在形成多个半导体图案301之后，可进一步形成填充半导体图案301之间的空间的第二掩埋图案320。形成半导体图案301可包括通过使用交叉第一穿透区50的长轴的蚀刻掩模图案构图第一掩埋图案310来暴露半导体层300的内壁并蚀刻半导体层300的暴露内壁以将半导体图案301彼此水平分隔开。
第二掩埋图案320可由至少一种绝缘材料形成。根据一实施方式，形成第二掩埋图案320可包括在形成填充分隔开的半导体图案301之间的空间的第二掩埋层之后，向下平坦化第二掩埋层和半导体图案301以暴露薄层结构的顶表面的步骤。在此情况下，通过第二掩埋图案320被节点分隔开(node-separatd)的半导体图案301形成在第一穿透区50中。
之后，进行形成水平互连结构的工艺。水平互连结构可形成面对半导体图案301的侧壁顺序堆叠的导电图案201-206。形成水平互连结构的工艺可包括形成第二穿透区225(S60)和用导电材料层替代薄层结构的牺牲层(S70)，第二穿透区225在半导体图案301之间穿透构成薄层结构的薄层的一部分或整个部分。
形成第二穿透区225(S60)可利用与参照图8和图9描述的实施方式相同的方法进行。此外，在用导电材料层替代牺牲层SC的步骤(S70)中，凹入区226可填充有数据储存层230和导电图案201-206，导电图案201-206可通过填充第二穿透区225的电极分隔图案265而在空间上彼此分隔开。此外，根据一实施方式，在形成电极分隔图案265之前，杂质区102可形成在衬底100中。杂质区102可形成得具有与衬底100不同的导电类型，且可用作参照图2描述的公共源极线CSL。
参照图15，接触垫D可形成在第一掩埋图案310和半导体图案301的上部分上。之后，形成电连接到半导体图案301的位线270。形成位线270可包括在水平互连结构200的上部分上沉积导电层且然后以线形构图导电层的步骤。位线270可形成得交叉导电图案201-206。位线270可直接接触半导体图案301或者可通过接触塞连接到半导体图案301。
下面将参照图16至图21详细描述根据另一实施方式的制造三维半导体存储器的方法。图16是流程图，示出根据本发明概念另一实施方式的制造三维半导体存储器的方法。图17至图21是顺序示出根据本发明概念另一实施方式的制造三维半导体存储器的方法的视图。参照图16和图17，下栅绝缘层110和下栅极层125顺序形成在衬底100上。衬底100可包括其中形成存储单元的单元阵列区和其中形成用于操作存储单元的周边电路的周边电路区。
下栅绝缘层110可以是通过热氧化工艺形成的硅氧化物层，可形成至约40埃至300埃的厚度。闪存器件可包括具有各种厚度和各种材料的栅绝缘层，形成栅绝缘层的方法被良好地建立。下栅绝缘层110可利用形成闪存器件的栅绝缘层的已公布技术中的至少一种形成。下栅极层125由至少一种导电材料形成从而用作栅电极。例如，下栅极层125可由导电材料诸如掺杂多晶硅形成。下栅极层125和下栅绝缘层110可分别用作接地选择线(GSL)和电容器电介质层CD。
薄层结构利用与参照图3描述的相同方法形成在下栅极层125上。根据本实施方式，薄层结构可通过交替堆叠上栅极层201、202、203和205和层间绝缘层211、212、213、214、215和216而形成。这里，通过层间绝缘层211、212、213、214、215和216而彼此分开地堆叠的上栅极层201、202、203和205构成上栅极结构200，插置在上栅极层201、202、203和205之间的层间绝缘层211、212、213、214、215和216构成层间绝缘结构210。
根据本发明概念，上栅极层201-205可用作字线平面(WL_PT)或串选择线(SSL)。如前所述，上栅极层201-205之间的间隔(即层间绝缘层211-216的厚度)可形成得具有比形成在半导体层300中的反型区的最大宽度更小的范围。此外，上栅极层201-205可由至少一种导电材料(例如掺杂多晶硅)形成从而用作栅电极。
由于根据本发明概念上栅极层201-205用作存储单元晶体管的栅极，所以上栅极层201-205的厚度决定存储单元晶体管的沟道长度。由于上栅极层201-205通过沉积工艺形成，所以与通过构图工艺形成上栅极层201-205的情况相比，沟道长度可被更精确地控制。此外，存储单元晶体管的沟道的长度方向垂直于衬底100，根据本发明概念的半导体存储器的集成度独立于上栅极层201-205的厚度。因此，可在能防止与短沟道效应相关的技术问题的范围中选择上栅极层201-205。
层间绝缘层211-216可通过硅氧化物层形成。由于施加到上栅极层201-205的电势引起的反型区的形成可受到由于施加到栅极导电层的电压引起的弥散场的控制。层间绝缘层211-216还可包括高介电层从而容易地形成反型区。高介电层可以是具有比硅氧化物层更高的介电常数的高介电层之一(例如硅氮化物层、硅氮氧化物层)。上栅极层201-205和下栅极图案125构成栅极导电层。
构成上栅极结构200和栅极层间绝缘结构210的薄层的数量、每个薄层的厚度以及每个薄层的材料可考虑到存储单元晶体管的电特性和构图薄层的工艺中的技术困难而多样地改变。
参照图16和图18，上栅极结构200、栅极层间绝缘结构210和下栅极图案125被构图以形成暴露单元阵列区中的衬底100的顶表面的穿透区220(S120)。在穿透区220的侧壁形成得倾斜的情况下，由于存储单元晶体管的沟道宽度变得不同，所以会产生存储单元的电特性的非均匀性。为了最小化该非均匀性，用于形成穿透区220的构图工艺可利用各向异性蚀刻技术进行从而穿透区220可具有垂直于衬底100的侧壁。根据一修改实施方式，上栅极层201-205可形成为具有彼此不同的厚度以改善单元之间的电特性的均匀性。
参照图16和图19，栅绝缘层235(即信息储存器件)共形地形成在其中形成穿透区220的所得结构上(S130)。栅绝缘层235可以是硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种且可通过用作栅绝缘层的已公布绝缘材料中的其中一种形成。
根据本发明概念一实施方式，栅绝缘层235可包括用于储存信息的薄层。例如，栅绝缘层235可包括顺序堆叠的阻挡绝缘层、电荷储存层和隧道绝缘层。电荷储存层可以是包括电荷陷阱位的硅氮化物层或硅氮氧化物层且可用作用于储存信息的薄层。隧道绝缘层可以是热氧化物层或化学气相沉积硅氧化物层。阻挡绝缘层可包括具有比隧道绝缘层更高的介电常数的材料中的至少一种。阻挡绝缘层、电荷储存层和隧道绝缘层可利用出版文献中公开的技术或者利用修改的技术形成。
如上所述，衬底100电连接到填充穿透区220的半导体层300。由于需要暴露衬底100的顶表面，所以间隔物形成为用于构图穿透区220中的栅绝缘层235的蚀刻掩模。间隔物形成得覆盖穿透区220中的栅绝缘层235的内侧壁，由此减少在后面的蚀刻栅绝缘层235的构图工艺中与栅绝缘层235相关的蚀刻损伤。
根据一实施方式，间隔物可以是能被去除且同时最小化与栅绝缘层235相关的蚀刻损伤的材料之一。例如，当接触间隔物的栅绝缘层235是硅氧化物层时，间隔物可由硅氮化物形成。根据一修改实施方式，间隔物可由与半导体层相同的材料形成。例如，间隔物可由非晶硅或多晶硅形成。在该情况下，间隔物可用作半导体层300而没有额外的去除工艺。
随后，暴露的栅绝缘层235利用间隔物作为蚀刻掩模被蚀刻。因此，衬底100的顶表面暴露到穿透区220的底部。此时，蚀刻停止层可在栅绝缘层235的蚀刻期间或之前被去除。
随后，在穿透区220中形成半导体层300(S140)。在形成半导体层300之前，间隔物被去除同时最小化与栅绝缘层235相关的蚀刻损伤。接触衬底100的半导体层300形成在穿透区220的底部，同时覆盖栅绝缘层235。半导体层300可利用化学气相沉积技术之一形成。在此情况下，半导体层300可由多晶硅或非晶硅形成，晶体结构中的不连续边界可形成在衬底100与半导体层300之间。
半导体层300可形成得共形覆盖其中形成栅绝缘层235的穿透区220。即，半导体层300可形成得具有中空圆柱形或壳体形(shell shape)，半导体层300的内部空间可填充有绝缘材料。半导体层300的厚度(即，壳体的厚度)可小于即将形成在其中的耗尽区的宽度或可小于构成多晶硅的硅晶粒的平均长度。
根据本发明概念，半导体层300形成得具有与半导体层300接触的衬底100相同的导电类型。结果，半导体层300不与衬底100构成二极管，由此半导体层300可具有与衬底100相同的电势。
在圆筒形(cylindrical shape)的半导体层300形成之后，在半导体层300上进行表面处理工艺(S150)。热氧化工艺或基团氧化工艺可作为半导体层300的表面处理工艺进行。
氧化物钝化层302可通过表面处理工艺形成在半导体层300的内侧壁(即沟道的背侧)上。通过表面处理工艺形成的氧化物钝化层302可减少或去除在半导体层300的表面上存在的缺陷。
之后，由绝缘材料形成的第一掩埋图案310可形成在其中形成半导体层300和氧化物钝化层302的穿透区220中(S160)。由于氧化物钝化层302形成在第一掩埋图案310与半导体层300之间，所以在半导体层300与第一掩埋图案310之间的界面处的界面陷阱密度可减小。
参照图20，用作单元串的漏电极的漏极区D形成在半导体层300的上区域上。参照图21，最上面的栅极层205被构图以形成串选择线270。每条串选择线270形成来将半导体层300彼此一维地连接。
根据一实施方式，形成串选择线270可包括在导电层形成于漏极区D上之后构图导电层、最上面的栅极层间绝缘层216和最上面的栅极层205。导电层防止半导体层300在随后的工艺中被蚀刻损伤且能直接接触半导体层300的上区域(即，漏极区D)。考虑到直接接触，导电层可由能欧姆接触半导体层300的材料之一形成。
之后，参照图16和图22至图27，将详细描述根据本发明概念另一实施方式的制造三维半导体存储器的方法。图22至图27是顺序示出根据本发明概念另一实施方式的制造三维半导体存储器的方法的视图。参照图22，准备包括单元阵列区和芯区(core region)的衬底100。单元阵列区的顶表面形成得低于芯区的顶表面。根据一实施方式，该结构可通过使单元阵列区中的衬底100凹陷的构图步骤来形成。根据另一实施方式，该结构可通过以下步骤形成：在形成具有与单元阵列区和芯区之间的台阶差对应的厚度的预定薄层之后，在该单元阵列区上蚀刻该薄层。
之后，如图22所示，绝缘层31、32、33、34、35、36和37以及导电层41、42、43、44、45和46顺序且交替沉积在衬底100上。绝缘层31-37和导电层41-46可共形形成在衬底100上。绝缘层31-37和导电层41-46的总厚度可小于单元阵列区与芯区之间的台阶差。
绝缘层31-37可以是硅氧化物层、硅氮化物层和硅氮氧化物层。插置在导电层41-46之间的绝缘层31-37的厚度可在满足用于交迭在图1中描述的反型区的技术特性的范围中选择。然而，由于最上面的绝缘层37可在随后的构图工艺中用作蚀刻掩模，所以最上面的绝缘层37可形成得具有比其他绝缘层31-36更大的厚度。此外，最下面的绝缘层31可形成得具有比插置在导电层41-46之间的其他绝缘层32-36更大的厚度从而防止图23的最下中间互连141与衬底100或下杂质区120之间的绝缘击穿。
导电层41-46可包括掺杂的半导体、金属、金属氮化物和金属硅化物中的至少一种。如图1所示，根据本发明概念的实施方式的存储单元晶体管具有竖直沟道，导电层41-46的厚度定义存储单元晶体管的沟道长度。就此而言，导电层41-46的厚度可在满足与存储单元晶体管的沟道长度相关的技术要求(例如，防止短沟道效应)的范围中选择。
根据一实施方式，在形成绝缘层31-37和导电层41-46之前，下杂质区120可形成在衬底100的单元阵列区中。下杂质区120可形成得具有与衬底100不同的导电类型且在该情况下，可用作参照图3描述的公共源极线CSL。
参照图23，绝缘层31-37和导电层41-46被构图以形成定义暴露衬底100的顶表面的沟槽T的中间互连结构200。中间互连结构200可包括通过构图绝缘层31-37和导电层41-46而形成的绝缘层图案131、132、133、134、135、136和137和中间互连141、142、143、144、145和146。如图23所示，中间互连141-146和绝缘层图案131-137的侧表面被暴露以定义沟槽T。
在通过光刻工艺和蚀刻工艺构图最上面的绝缘层37之后，中间互连结构200可通过使用最上面的绝缘层37作为硬掩模的构图工艺形成。
根据一修改实施方式，在形成中间互连结构200之前，为了减小在构图中由单元阵列区和芯区之间的台阶差引起的困难，还可包括以下步骤：在用于蚀刻掩模的单独掩模层形成在衬底100的整个表面上之后，平坦化所得结构。
根据另一修改实施方式，中间互连结构200可通过进行多个构图工艺形成。例如，绝缘层31-37和导电层41-46可在芯区和单元阵列区中独立构图。更具体地，构图可包括首先在芯区中构图薄层，然后在形成覆盖被构图的芯区的掩模层之后，构图单元阵列区。
参照图24，在覆盖中间互连结构200的侧表面的数据储存层图案55形成之后，半导体层300形成在所得结构上。
数据储存层图案55可从中间互连结构200的侧表面延伸以覆盖中间互连结构200的顶表面。根据本实施方式，数据储存层图案55可形成得暴露在沟槽T的底部上的衬底100的顶表面。还可在沟槽T的底部上进行去除数据储存层图案55的蚀刻工艺。
根据一修改实施方式，可进行蚀刻工艺，同时用预定保护层覆盖数据储存层图案55，以防止对数据储存图案55的损害。例如，半导体层300可通过至少两个沉积工艺形成，首先沉积的半导体层可用作保护层。
根据一实施方式，数据储存层图案55可包括电荷储存层。例如，数据储存层图案55可包括顺序堆叠的阻挡绝缘层、电荷储存层和隧道绝缘层。阻挡绝缘层可包括硅氧化物层、硅氮化物层、硅氮氧化物层和高介电层中的至少一种且可包括多个层。这里，高介电层意味着具有比硅氧化物层更大的介电常数的绝缘材料且可包括钽氧化物层、钛氧化物层、铪氧化物层、锆氧化物层、铝氧化物层、钇氧化物层、铌氧化物层、铯氧化物层、铟氧化物层、铱氧化物层、BST层和PZT层。隧道绝缘层可由具有比阻挡绝缘层更低的介电常数的材料形成。电荷储存层可以是包括大量电荷陷阱位的绝缘薄层(例如硅氮化物层)或者可以是包括导电颗粒的绝缘薄层。根据一实施方式，隧道绝缘层是硅氧化物层，电荷储存层是硅氮化物层，阻挡绝缘层可以是包括铝氧化物层的绝缘层。
半导体层300可以是单晶半导体或多晶半导体，且可利用气相沉积技术或外延技术形成。如图24所示，半导体层300可形成得具有共形厚度或基本填充其中形成数据储存层图案55的沟槽T。根据一实施方式，半导体层300可具有与下杂质区120不同的导电类型从而与下杂质区120构成二极管。
在形成半导体层300之后，如参照图7所述的那样，半导体层300被表面处理(S150)。热氧化工艺或基团氧化工艺可作为半导体层300的表面处理工艺进行。
氧化物钝化层302可通过表面处理工艺形成在半导体层300的内侧上(即沟道的背侧)。通过表面处理工艺形成的氧化物钝化层302可减少或去除在半导体层300的表面上存在的缺陷。
参照图25，其中形成半导体层300的所得结构被平坦化以暴露衬底100的顶表面。如上所述，绝缘层31-37和导电层41-46的总厚度可小于单元阵列区与芯区之间的台阶差。在本实施方式中，中间互连141-146和绝缘层图案131-137通过平坦化工艺而受限地设置在单元阵列区内。
限制到单元阵列区中的中间互连141-146的每个可具有与衬底100的顶表面平行的互连区和从互连区一侧或两侧延伸的接触区。此时，中间互连141-146的接触区设置在单元阵列区和芯区之间的边界处，接触区的顶表面可与通过平坦化工艺形成的衬底100的暴露顶表面持平。
根据一实施方式，在进行平坦化工艺之前，可进一步形成填充沟槽T且同时覆盖其中形成表面处理的半导体层300的所得结构的掩埋绝缘层310。在该情况下，中间互连141-146的接触区的顶表面可暴露在衬底100和掩埋绝缘层310之间。
参照图26，半导体层300被构图以形成交叉中间互连结构200的多个半导体图案301。形成半导体图案301可包括以下步骤：在通过构图掩埋绝缘层310而形成定义暴露半导体层300的开口312的掩埋绝缘层图案314之后，暴露的半导体层300被蚀刻。此时，开口312可沿交叉中间互连结构200的方向形成，由此半导体图案301沿交叉中间互连结构200的方向形成。
蚀刻掩埋绝缘层310可利用相对于半导体层300具有蚀刻选择性的各向异性蚀刻方法进行。蚀刻半导体层300可利用相对于掩埋绝缘层310具有蚀刻选择性的蚀刻方法进行。蚀刻半导体层300可利用各向同性蚀刻方法进行，从而从中间互连结构200的视点看，半导体层300可分隔开。然而，蚀刻半导体层300可利用各向异性蚀刻方法、各向同性蚀刻方法或其组合进行。
根据一实施方式，在形成半导体图案301之后，如图26所示，数据储存层图案55可进一步被蚀刻从而暴露中间互连结构200。
参照图27，在填充开口312的绝缘层(未示出)形成在其中形成半导体图案301的所得结构上之后，形成接触半导体图案301和中间互连141-146的上互连75。接触半导体图案301和中间互连141-146的上互连75分别可用作参照图3描述的位线(BL)和全局字线(GWL)。
此外，在形成上互连75之后，可形成分别接触最上面的中间互连146和最下面的中间互连141的上选择线USL和下选择线LSL。上选择线USL和下选择线LSL可沿交叉位线BL的方向形成。
图28是框图，示出包括根据本发明概念的实施方式的半导体存储器的存储系统的示例。参照图28，存储系统1100可以应用到PDA、便携式计算机、上网本(web tablet)、无线电话、移动电话、数字音乐播放器、存储卡或能在无线环境中收发信息的全部器件。存储系统1100包括控制器1110、输入/输出器件1120诸如键板和显示器、存储器1130、接口1140和总线(bus)1150。存储器1130和接口1140通过总线1150彼此通信。
控制器1110包括至少一个微处理器、数字信号处理器、微控制器或其他处理器。存储器1130可以用于储存控制器1110执行的指令。输入/输出器件1120可接收来自系统1100外界的数据或信号或者能发送数据或信号到系统1100外界。例如，输入/输出器件1120可包括键盘(keyboard)、键板(keypad)或显示器。
存储器1130包括根据本发明概念的实施方式的非易失性存储器。存储器1130还可包括不同种类的存储器、随机存取易失性存储器和各种存储器。
接口1140具有发送数据到通信网络或者接收来自通信网络的数据的功能。
图29是框图，示出包括根据本发明概念的实施方式的半导体存储器的存储卡的示例。参照图29，用于支持巨量数据存储容量的存储卡1200配有根据本发明概念的闪存器件1210。存储卡1200包括控制主机与闪存器件1210之间的整个数据交换的存储控制器1220。SRAM 1221用作处理单元1222的可操作存储器。主机接口1223包括与存储卡1200接触的主机的数据交换协议。纠错块1224检测和校正从多位闪存器件1210读取的数据中包括的错误。存储接口1225与闪存器件1210接口连接。处理单元1222进行用于存储控制器1220的交换的整个控制操作。尽管图29未示出，但是存储卡1200还可包括存储用于与主机接口连接的编码数据的ROM(未示出)。
图30是框图，示出包括根据本发明概念的实施方式的半导体存储器的信息处理系统的示例。参照图30，闪存系统1310构建于信息处理系统诸如移动器件或桌面计算机中。根据本发明概念的信息处理系统1300包括电连接到系统总线760的闪存系统1310和调制解调器1320、中央处理单元1330、RAM 1340和用户接口1350。闪存系统1310可形成得与前述存储系统或闪存系统基本相同。闪存系统1310储存被中央处理单元1330处理的数据和从外界接收的数据。这里，闪存系统1310可由固态驱动器(SSD)构成且在该情况下，信息处理系统1300可在闪存系统1310中稳定地储存巨量数据。随着可靠性增加，闪存系统1310能减少纠错所需的资源且由此信息处理系统1300能高速交换数据。尽管图30中未示出，但是信息处理系统1300还可包括应用芯片组、摄像图像处理器(CIS)和输入/输出器件。
根据本发明概念的闪存器件或存储系统可通过各种类型的封装安装，诸如层叠封装(package on package，PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、带引线的塑料芯片载体(plastic leaded chip carrier，PLCC)、塑料双列直插封装(PDIP)、窝伏尔组件中管芯封装(die in waffle pack)、晶圆形式管芯封装(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小轮廓封装(SOIC)、缩小轮廓封装(SSOP)、薄小轮廓封装(TSOP)、系统级系统(system in package，SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)和晶圆级处理堆叠封装(WSP)。
根据本发明概念一实施方式，通过对用作三维布置的存储单元晶体管的沟道的圆筒形半导体层的背侧进行表面处理工艺以形成氧化物钝化层，能减小在半导体和填充圆筒形半导体层内部的掩埋层之间的边界处由于晶体结构差异引起的界面陷阱密度。因此，使用与衬底垂直的半导体层作为沟道的晶体管的电特性(例如，电荷迁移率)能得到改善。
尽管已经显示和描述了本发明总发明概念的一些实施方式，但是本领域技术人员将意识到，可以在这些实施方式中作出改变而不偏离本发明总发明概念的原理和思想，本发明总发明概念的范围定义于所附权利要求书及其等价物中。因此，以上公开的主题将视为示范性的，而不是限制性的。

Claims (23)

1.一种形成非易失性存储器的方法，包括：
通过以下步骤在衬底上形成非易失性存储单元的竖直堆叠：
在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及
用氧化物种处理该竖直的硅有源层的第二侧壁，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层，
其中所述形成非易失性存储单元的竖直堆叠还包括在该二氧化硅钝化层上形成掩埋绝缘图案，使得该二氧化硅钝化层位于该硅有源层与该掩埋绝缘图案之间。
2.如权利要求1所述的方法，其中所述处理包括利用干法热氧化工艺将该硅有源层的第二侧壁转化为二氧化硅钝化层。
3.如权利要求1所述的方法，其中所述处理包括在干法热氧化工艺中使用O2、O2/N2和/或O2/N2O气体将该硅有源层的第二侧壁转化为二氧化硅钝化层。
4.如权利要求1所述的方法，其中所述处理包括在湿法热氧化工艺中使用H2/O2和/或H2O气体将该硅有源层的第二侧壁转化为二氧化硅钝化层。
5.如权利要求1所述的方法，其中所述处理包括在基团氧化工艺中使用氢气、氧气和/或氯化氢气体将该硅有源层的第二侧壁转化为二氧化硅钝化层。
6.如权利要求1所述的方法，其中所述处理包括通过在包含卤素的气体的气氛下氧化该第二侧壁将该硅有源层的第二侧壁转化为二氧化硅钝化层，所述包含卤素的气体选自包括HCl、HF、NF3、HBr、Cl2、BCl3、F2和Br2的组。
7.如权利要求1所述的方法，其中在该二氧化硅钝化层上形成掩埋绝缘图案包括直接在该二氧化硅钝化层上形成掩埋绝缘图案。
8.一种制造三维半导体存储器的方法，包括：
在衬底上形成由多个薄层构成的薄层结构；
通过构图该薄层结构形成暴露该衬底的穿透区；
在该穿透区的内壁上共形地形成半导体层；
通过对该半导体层进行表面处理工艺在该半导体层的暴露于该穿透区的表面上形成氧化物钝化层，
在对该半导体层进行表面处理工艺之后，还包括形成填充该穿透区的绝缘层，使得该氧化物钝化层位于该半导体层与该绝缘层之间。
9.如权利要求8所述的方法，其中对该半导体层进行表面处理工艺是在该半导体层上进行热氧化工艺或基团氧化工艺。
10.如权利要求8所述的方法，其中该半导体层的厚度小于该穿透区的厚度的一半。
11.如权利要求8所述的方法，其中该半导体层由多晶硅层形成，该半导体层包括接触该薄层结构的外壁和与该外壁间隔开的内壁，对该半导体层进行表面处理工艺是使该半导体层的该内壁中的硅原子与氧原子反应。
12.如权利要求8所述的方法，其中该绝缘层利用包括硅原子的第一反应气体和包括氧气的第二反应气体形成。
13.如权利要求8所述的方法，其中该绝缘层包括CVD氧化物层、PECVD氧化物层、HDP氧化物层或SOG层。
14.如权利要求8所述的方法，其中该穿透区以孔形或线形形成。
15.如权利要求8所述的方法，其中该薄层结构包括顺序且重复堆叠的第一材料层和第二材料层，其中该第一材料层和第二材料层由彼此不同的材料形成。
16.如权利要求15所述的方法，还包括：
在该半导体层之间形成穿透该薄层结构的沟槽；
通过去除该第二材料层，形成暴露该半导体层的在该第一材料层之间的侧壁的凹入区；
形成填充该凹入区的导电图案。
17.如权利要求16所述的方法，在形成该导电图案之前，还包括形成覆盖该第一材料层的表面和该半导体层的暴露于该凹入区的侧壁的数据储存层。
18.如权利要求8所述的方法，其中该薄层结构包括顺序且重复堆叠的第一材料层和第二材料层，其中该第一材料层由绝缘层形成，该第二材料层由导电层形成。
19.如权利要求18所述的方法，在形成该半导体层之前，还包括形成覆盖该穿透区的内壁的数据储存层。
20.一种制造三维半导体存储器的方法，该三维半导体存储器包括三维布置的存储晶体管，该方法包括：
形成具有垂直于衬底的圆筒形状且同时用作该存储晶体管的沟道区的多个半导体层；以及
通过对该半导体层进行表面处理工艺而在该半导体层的内表面上形成氧化物钝化层，
在对该半导体层进行表面处理工艺之后，还包括形成填充该半导体层内部的绝缘层，使得该氧化物钝化层位于该半导体层与该绝缘层之间。
21.如权利要求20所述的方法，其中对该半导体层进行表面处理工艺是在该半导体层上进行热氧化工艺或基团氧化工艺。
22.如权利要求20所述的方法，其中该绝缘层包括CVD氧化物层、PECVD氧化物层、HDP氧化物层或SOG层。
23.如权利要求20所述的方法，在形成该半导体层之前或之后，还包括形成三维布置在该衬底上的导电图案，其中该半导体层交叉该导电图案的侧壁。
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