KR20230139506A - 반도체 장치 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템 - Google Patents

반도체 장치 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템 Download PDF

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KR20230139506A
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김채훈
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Abstract

반도체 장치는 기판 상에 형성된 CSL 드라이버; 상기 CSL 드라이버 상에 형성된 공통 소스 플레이트(CSP); 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물; 상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 CSP를 관통하되 이와 접촉하지 않으며, 상기 제1 상부 배선 구조물 및 상기 CSL 드라이버에 전기적으로 연결된 제1 관통 비아; 및 상기 CSP의 상면에 접촉하되, 상기 CSL 드라이버 회로에는 전기적으로 연결되지 않는 더미 배선 구조물을 포함한다.

Description

반도체 장치 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND MASSIVE DATA STORAGE SYSTEM INCLUDING THE SEMICONDUCTOR STRUCTURE}
본 발명은 반도체 장치 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템에 관한 것으로, 보다 자세하게는 수직형 메모리 장치 및 이를 포함하는 대용량 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
상기 반도체 장치는 기판 상에 수직 방향으로 적층되는 게이트 전극들을 형성하고 이를 관통하는 메모리 채널 구조물을 형성하는데, 상기 메모리 채널 구조물에 포함된 채널은 이를 형성하기 위한 증착 공정 및 식각 공정과, 이후 다른 구조물들을 형성하기 위한 열 공정 등으로 인해 손상받아 그 특성이 열화되는 문제점이 있다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 전기적 특성을 반도체 장치를 구비하는 대용량 데이터 저장 시스템을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 CSL 드라이버; 상기 CSL 드라이버 상에 형성된 공통 소스 플레이트(CSP); 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물; 상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 CSP를 관통하되 이와 접촉하지 않으며, 상기 제1 상부 배선 구조물 및 상기 CSL 드라이버에 전기적으로 연결된 제1 관통 비아; 및 상기 CSP의 상면에 접촉하되, 상기 CSL 드라이버 회로에는 전기적으로 연결되지 않는 더미 배선 구조물을 포함할 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 하부 회로 패턴; 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP); 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물; 상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물; 상기 CSP의 상면에 접촉하며 상기 제1 상부 배선 구조물과 이격된 제2 상부 배선 구조물; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 CSP를 관통하되 이와 접촉하지 않으며, 상기 하부 회로 패턴에 전기적으로 연결된 관통 비아; 및 상기 관통 비아의 상면에 접촉하는 제3 상부 배선 구조물을 포함할 수 있으며, 상기 제1 상부 배선 구조물은 상기 관통 비아와 연결될 수 있고, 상기 제2 상부 배선 구조물은 상기 관통 비아와 연결되지 않으며, 이에 따라 상기 하부 회로 패턴으로부터 전기적 신호를 인가받지 않을 수 있다.
본 발명의 일 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 기판 상에 형성된 CSL 드라이버; 상기 기판 상에 형성된 페이지 버퍼; 상기 CSL 드라이버 및 상기 페이지 버퍼 상에 형성된 공통 소스 플레이트(CSP); 상기 CSP와 동일한 층에 형성되어 이를 관통하는 매립막; 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물; 상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물; 상기 CSP의 상면에 접촉하며 상기 제1 상부 배선 구조물과 이격된 제2 상부 배선 구조물; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 매립막을 관통하며, 상기 CSL 드라이버에 전기적으로 연결된 제1 관통 비아; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 매립막을 관통하며, 상기 페이지 버퍼에 전기적으로 연결된 제2 관통 비아; 상기 게이트 전극 구조물에 전기적으로 연결된 제3 상부 배선 구조물; 및 상기 메모리 채널 구조물과 상기 제2 관통 비아에 전기적으로 연결된 비트 라인을 포함할 수 있으며, 상기 제1 상부 배선 구조물은 상기 제3 상부 배선 구조물과 연결될 수 있고, 상기 제2 상부 배선 구조물은 상기 제3 상부 배선 구조물과 연결되지 않으며, 이에 따라 상기 CSL 드라이버로부터 전기적 신호를 인가받지 않을 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 대용량 데이터 저장 시스템은 반도체 장치 및 컨트롤러를 포함할 수 있다. 상기 반도체 장치는 기판 상에 형성된 하부 회로 패턴; 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP); 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물; 상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물; 상기 CSP의 상면에 접촉하며 상기 제1 상부 배선 구조물과 이격된 제2 상부 배선 구조물; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 CSP를 관통하되 이와 접촉하지 않으며, 상기 하부 회로 패턴에 전기적으로 연결된 관통 비아; 상기 관통 비아의 상면에 접촉하는 제3 상부 배선 구조물; 및 상기 하부 회로 패턴과 전기적으로 연결되는 입출력 패드를 포함할 수 있다. 상기 컨트롤러는 상기 입출력 패드를 통해 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어할 수 있다. 상기 제1 상부 배선 구조물은 상기 제3 상부 배선 구조물과 연결될 수 있고, 상기 제2 상부 배선 구조물은 상기 제3 상부 배선 구조물과 연결되지 않으며, 이에 따라 상기 하부 회로 패턴으로부터 전기적 신호를 인가받지 않을 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 폴리실리콘을 포함하는 채널이 식각 공정 및/또는 이후 다른 구조물들을 형성하기 위한 각종 열 공정들에 의해 손상되어 그 전기적 특성이 열화된 경우, 공통 소스 플레이트에 연결된 더미 배선 구조물을 통해 채널로 이동한 수소에 의해 큐어링될 수 있으며, 이에 따라 개선된 전기적 특성을 확보할 수 있다. 또한, CSL 노이즈 변경에 따른 왜곡 개선이 필요한 경우에는, 상기 더미 배선 구조물의 일부를 CSL 드라이버에 전기적으로 연결된 상부 배선 구조물에 연결함으로써 이를 간편하게 수행함으로써, 이에 따른 비용과 시간을 절감할 수 있다.
도 1 내지 도 35는 예시적인 실시예들에 따른 반도체 장치, 예를 들어 수직 채널 낸드(NAND) 플래시 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 36 및 37은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 도 35에 대응하는 도면들이다.
도 38 내지 도 43은 예시적인 실시예들에 따른 반도체 장치에 포함된 제4 및 제5 상부 콘택 플러그들(638, 639)의 레이아웃을 설명하기 위한 평면도들로서, 도 28에 대응하는 도면들이다.
도 44는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 33에 대응하는 단면도이다.
도 45는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 33에 대응하는 단면도이다.
도 46 내지 도 49는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 32 내지 도 35에 대응하는 단면도들이다.
도 50은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 51은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 52 및 도 53은 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1 내지 도 35는 예시적인 실시예들에 따른 반도체 장치, 예를 들어 수직 채널 낸드(NAND) 플래시 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-2, 4, 7, 12-13, 18, 25 및 28은 평면도들이고, 도 3, 5-6, 8-11, 14-17, 19-24, 26-27 및 29-35는 단면도들이다.
이때, 도 3, 5-6, 8, 29 및 32는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 9-11, 14-17, 19-21, 23, 26 및 33은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 22, 24, 27, 30 및 34는 대응하는 각 평면도들의 C-C'선을 절단한 단면도들이고, 도 31 및 35는 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이다. 한편, 도 2 내지 도 35는 도 1의 X 영역에 대한 도면들이고, 도 11은 도 10의 Y 영역에 대한 확대 단면도이다.
이하에서는, 기판(100) 상면에 수직한 방향을 제1 방향(D1)으로 정의하고, 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 셀 어레이 영역일 수 있고, 기판(100)의 제2 영역(II)은 패드 영역 혹은 연장 영역일 수 있으며, 이들은 함께 셀 영역을 형성할 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 각각이 게이트 전극, 채널 및 전하 저장 구조물을 포함하는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 상기 메모리 셀들에 신호를 전달하는 상부 콘택 플러그들 및 이와 접촉하는 상기 게이트 전극들의 패드들이 형성될 수 있다. 도면 상에서는 제2 영역(II)이 제1 영역(I)을 완전히 둘러싸고 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 제2 영역(II)은 제1 영역(I)의 제2 방향(D2)으로의 양 측에만 형성될 수도 있다.
한편, 기판(100)의 제2 영역(II)을 둘러싸는 제3 영역(도시되지 않음)이 더 형성될 수도 있으며, 상기 제3 영역 상에는 상기 상부 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 추가적으로 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 설명하기로 한다.
도 2 및 3을 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하며, 예를 들어 실리콘 산화물과 같은 산화물을 포함하는 제1 및 제2 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다. 상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
도 9와 함께 참조하면, 예를 들어, 기판(100)의 제2 및 제1 영역들(II, I) 상에는 제1 및 제2 트랜지스터들이 각각 형성될 수 있다. 이때, 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(142), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있으며, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(146), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제3 및 제4 불순물 영역들(106, 107)을 포함할 수 있다.
제1 하부 게이트 구조물(142)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122) 및 제1 하부 게이트 전극(132)을 포함할 수 있으며, 제2 하부 게이트 구조물(146)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(126) 및 제2 하부 게이트 전극(136)을 포함할 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제4 불순물 영역들(102, 103, 106, 107)에 각각 접촉하는 제1, 제2, 제4 및 제5 하부 콘택 플러그들(162, 163, 168, 169), 및 제1 하부 게이트 전극(132)에 접촉하는 제3 하부 콘택 플러그(164)가 형성될 수 있다. 한편 도시하지는 않았으나, 제1 층간 절연막(150)을 관통하여 제2 하부 게이트 전극(136)에 접촉하는 제6 하부 콘택 플러그가 더 형성될 수도 있다.
제1 내지 제5 하부 배선들(182, 183, 184, 188, 189)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제5 하부 콘택 플러그들(162, 163, 164, 168, 169) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제6 하부 배선(202), 제3 하부 비아(212) 및 제8 하부 배선(222)이 순차적으로 적층될 수 있고, 제4 하부 배선(188) 상에는 제2 하부 비아(196), 제7 하부 배선(206), 제4 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제9 하부 배선들(182, 183, 184, 188, 189, 202, 206, 222, 226) 및 제1 내지 제4 하부 비아들(192, 196, 212, 216)을 커버할 수 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
상기 각 제1 및 제2 트랜지스터들은 예를 들어, 페이지 버퍼(page buffer), 디코더(decoder), 공통 소스 라인 드라이버(common source line driver: CSL driver) 회로 등과 같은 상기 하부 회로 패턴의 일부일 수 있다. 도 3 및 8에 도시된 상기 제1 및 제2 트랜지스터들은 상기 회로 패턴의 일부를 단순히 예시적으로 도시한 것이며, 이보다 많은 개수 및 종류의 트랜지스터들이 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있다.
도 4를 참조하면, 제2 층간 절연막(170) 상에 공통 소스 전압을 공급하는 공통 소스 플레이트(common source plate: CSP)(240)를 형성할 수 있으며, CSP(240)의 일부를 제거하여 제2 층간 절연막(170) 상부를 노출시키는 제1 개구(245)를 형성한 후, 이를 채우는 매립막(250)을 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 매립막(250)은 제2 방향(D2)으로 연장될 수 있고, 기판(100)의 제1 및 제2 영역들(I, II) 상에서 하나 혹은 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 도 4에는 이들 중에서 하나만이 도시되어 있다. 일 실시예에 있어서, 매립막(250)은 기판(100)의 제2 영역(II)의 제2 방향(D2)으로의 양 단까지는 연장되지 않을 수 있으며, 이에 따라 CSP(240)는 매립막(250)에 의해 제3 방향(D3)으로 완전히 분리되지는 않을 수 있다. 다만, 본 발명의 개념은 이에 반드시 한정되지는 않으며, 경우에 따라서 매립막(250)이 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로의 제2 영역(II)의 양 단까지 연장되어 CSP(240)를 제3 방향(D3)으로 분리시킬 수도 있다.
매립막(250)은 예를 들어, 산화물, 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 5를 참조하면, CSP(240) 및 매립막(250) 상에 제1 희생막 구조물(290)을 형성하고, 제1 희생막 구조물(290)을 부분적으로 제거하여 CSP(240) 및/또는 매립막(250)의 상면을 노출시키는 제2 개구(302)를 형성한 후, 제1 희생막 구조물(290)의 상면 및 상기 노출된 CSP(240) 및/또는 매립막(250)의 상면에 제1 지지막(300)을 형성할 수 있다.
제1 희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 개구(302)는 상부에서 보았을 때, 기판(100)의 제1 및 제2 영역들(I, II) 상에서 다양한 레이아웃으로 형성될 수 있으며, 도 5에는 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서 제3 방향(D3)으로 연장되는 제2 개구(302)가 도시되어 있다.
제1 지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 지지막(300)은 일정한 두께로 형성될 수 있으며, 이에 따라 제2 개구(302) 내에 형성된 제1 지지막(300) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제2 개구(302) 내에 형성된 제1 지지막(300) 부분을 지지 패턴(305)으로 지칭하기로 한다.
이후, 제1 지지막(300) 및 지지 패턴(305) 상에 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 절연막들(310) 및 제4 희생막들(320)을 포함하는 몰드막이 형성될 수 있다. 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
다만 도 7을 함께 참조하면, 최하층 제4 희생막(320)의 일부를 관통하는 제1 분리 패턴(330)이 더 형성될 수 있다. 제1 분리 패턴(330)은 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(330)은 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 6을 참조하면, 최상층에 형성된 절연막(310) 상에 이를 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(310) 및 그 하부의 최상층 제4 희생막(320)을 식각한다. 이에 따라, 최상층 제4 희생막(320) 하부에 형성된 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 최상층 절연막(310), 최상층 제4 희생막(320), 상기 노출된 절연막(310), 및 그 하부의 제4 희생막(320)을 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(320) 및 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 제2 방향(D2)을 따라 배치될 수 있다. 다른 실시예들에 있어서, 상기 계단은 제3 방향(D3)으로도 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 상기 계단들의 제2 방향(D2)으로의 길이는 일부를 제외하고는 일정할 수 있다. 이때, 상기 일부 계단들의 제2 방향(D2)으로의 길이는 다른 계단들의 제2 방향(D2)으로의 길이보다 클 수 있으며, 이하에서는 상대적으로 작은 길이를 갖는 계단들을 제1 계단들로, 상대적으로 큰 길이를 갖는 계단들을 제2 계단들로 지칭하기로 한다. 도 6에는 예시적으로 2개의 상기 제2 계단들이 도시되어 있다. 한편, 도 7 이후의 각 평면도들에서 상기 계단들은 점선으로 표시되어 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 지지막(300) 및 지지 패턴(305) 상에 형성될 수 있으며, 제1 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 상기 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 7 내지 도 9를 참조하면, 상기 몰드 및 상기 노출된 제1 지지막(300) 상면을 커버하며 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제3 층간 절연막(340)을 CSP(240) 상에 형성하고, 최상층의 절연막(310)의 상면이 노출될 때까지 제3 층간 절연막(340)을 평탄화할 수 있다. 이에 따라, 상기 몰드의 측벽은 제3 층간 절연막(340)에 의해 커버될 수 있다. 이후, 상기 몰드의 상면 및 제3 층간 절연막(340)의 상면에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제4 층간 절연막(350)을 형성할 수 있다.
이후, 식각 공정을 수행하여, 제4 층간 절연막(350), 상기 몰드, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통하여 제1 방향(D1)으로 연장되며 CSP(240)의 상면을 노출시키는 채널 홀(360)을 기판(100)의 제1 영역(I) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 채널 홀(360)은 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있다.
도 10 및 11을 참조하면, 채널 홀(360)의 측벽, 상기 노출된 CSP(240)의 상면, 및 제4 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(360)의 나머지 부분을 채우는 충전막을 형성할 수 있다.
상기 전하 저장 구조물 막은 순차적으로 적층된 제1 블로킹 막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이때, 상기 제1 블로킹 막 및 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 채널막은 예를 들어, 불순물이 도핑되지 않거나 혹은 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있고, 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제4 층간 절연막(350)의 상면이 노출될 때까지 상기 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화할 수 있다. 이에 따라, 채널 홀(360) 내에는 전하 저장 구조물(402), 채널(412) 및 충전 패턴(442)이 형성될 수 있다. 이때, 전하 저장 구조물(402)은 순차적으로 적층된 제1 블로킹 패턴(372), 전하 저장 패턴(382) 및 터널 절연 패턴(392)을 포함할 수 있다.
이후, 충전 패턴(442) 및 채널(412)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 캐핑 패턴(452)을 형성할 수 있다. 이때, 캐핑 패턴(452)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
채널 홀(360) 내에 형성된 전하 저장 구조물(402), 채널(412), 충전 패턴(442) 및 캐핑 패턴(452)은 함께 메모리 채널 구조물(462)을 형성할 수 있다. 예시적인 실시예들에 있어서, 메모리 채널 구조물(462)은 제1 방향(D1)으로 연장되는 필라(pillar) 형상을 가질 수 있다. 이때, 메모리 채널 구조물(462)은 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 12를 참조하면, 제4 층간 절연막(350), 절연막들(310)의 일부 및 제4 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제3 개구를 형성한 후, 이를 채우는 제2 분리 패턴(470)을 형성할 수 있다.
예시적인 실시예에 있어서, 제2 분리 패턴(470)은 일부 메모리 채널 구조물(462)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(470)은 상기 메모리 채널 구조물(462)의 상부뿐만 아니라, 제4 층간 절연막(350), 상부 2개의 층들에 형성된 제4 희생막들(320), 및 상부의 2개의 층들에 형성된 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(470)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 예를 들어, 상기 몰드에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(470)에 의해서 예를 들어, 상부 2개의 층들에 형성된 제4 희생막들(320)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 13 및 14를 참조하면, 제4 층간 절연막(350), 메모리 채널 구조물(462) 및 제2 분리 패턴(470) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제5 층간 절연막(480)을 형성한 후, 식각 공정을 통해 제3 내지 제5 층간 절연막들(340, 350, 480) 및 상기 몰드를 관통하는 제4 및 제5 개구들(490, 495)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 개구(490)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장되어, 계단 형상의 상기 몰드의 제2 방향(D2)으로의 각 양단들까지 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 상기 몰드는 각 제4 개구들(490)에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 분리될 수 있다. 제4 개구(490)가 형성됨에 따라서, 상기 몰드에 포함된 절연막들(310) 및 제4 희생막들(320)은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)로 분리될 수 있다.
예시적인 실시예들에 있어서, 제5 개구(495)는 기판(100)의 제1 영역 (I) 상에서는 제2 방향(D2)으로 끊임없이 연장되도록 형성될 수 있으나, 제2 영역(II) 상에서는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)을 따라 형성되는 제5 개구들(495)은 제2 방향(D2)으로 서로 이웃하는 제4 개구들(490) 사이에 형성될 수 있다. 다만, 제5 개구들(495)은 제2 방향(D2)으로 상기 각 몰드의 양단까지 연장되는 제4 개구(490)와는 달리, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되므로, 상기 몰드는 제5 개구(495)에 의해 완전히 분리되지는 않을 수 있다. 예시적인 실시예들에 있어서, 제2 방향(D2)으로 서로 이격된 제5 개구들(495) 사이에 형성된 상기 몰드의 각 부분들은 제1 방향(D1)으로 제1 분리 패턴(330)과 적어도 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 하부에 매립막(250)이 형성된 영역에서는 제3 방향(D3)으로 서로 이웃하는 제4 개구들(490) 사이에 제5 개구(495)는 형성되지 않을 수 있다.
한편, 각 제5 개구들(495)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)을 따라 끊임없이 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서도 상기 몰드의 예를 들어, 상부 2개 층들에 형성된 계단층의 각 양단들까지는 계속 연장될 수 있다. 이에 따라, 상기 몰드의 예를 들어, 상부 2개 층들에 형성된 제4 희생 패턴들(325)은 제5 개구(495) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제2 분리 패턴들(470)에 의해서 제3 방향(D3)으로 서로 분리되어 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제4 및 제5 개구들(490, 495)이 제1 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다.
이후, 제4 및 제5 개구들(490, 495)의 측벽 및 제5 층간 절연막(480) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제4 및 제5 개구들(490, 495)의 저면에 형성된 부분을 제거하여 제1 스페이서(500)를 형성할 수 있으며, 이에 따라 제1 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(300) 부분 및 그 하부의 제1 희생막 구조물(290) 부분을 제거함으로써, 각 제4 및 제5 개구들(490, 495)을 하부로 확장할 수 있다. 이에 따라, 각 제4 및 제5 개구들(490, 495)은 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(500)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 희생막 구조물(290)이 부분적으로 제거될 때, 각 제4 및 제5 개구들(490, 495)의 측벽은 제1 스페이서(500)에 의해 커버되므로, 상기 몰드에 포함된 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)은 제거되지 않을 수 있다.
도 15를 참조하면, 제4 및 제5 개구들(490, 495)를 통해 제1 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(295)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서 각 제4 및 제5 개구들(490, 495)은 제1 지지막(300) 및 그 하부에 형성된 제1 희생막 구조물(290)을 관통하는 대신에, 지지 패턴(305)을 관통할 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에서는 상기 습식 식각 공정에 의해 제1 희생막 구조물(290)이 제거되지 않을 수 있다.
제1 갭(295)이 형성됨에 따라서, 제1 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제1 갭(295)에 의해 전하 저장 구조물(402)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(402)의 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(412)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(402)은 상기 몰드를 관통하여 채널(412)의 대부분의 외측벽을 커버하는 상부와, 채널(412)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 16을 참조하면, 제1 스페이서(500)를 제거하고, 각 제4 및 제5 개구들(490, 495)의 측벽 및 제1 갭(295) 내에 채널 연결층 혹은 소스 층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 각 제4 및 제5 개구들(490, 495) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(295) 내에 채널 연결 패턴(510)(혹은 소스 패턴)을 형성할 수 있다.
채널 연결 패턴(510)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제4 및 제5 개구들(490, 495) 사이에 형성된 채널들(412)이 서로 연결될 수 있다. 채널 연결 패턴(510)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(510) 내에는 에어 갭(515)이 형성될 수도 있다.
도 17을 참조하면, 제4 및 제5 개구들(490, 495, 도 18 참조)을 각각 채우는 제2 및 제3 희생막 구조물들(550, 555)을 형성할 수 있다.
제2 및 제3 희생막 구조물들(550, 555)은 제4 및 제5 개구들(490, 495)의 측벽 및 이들에 의해 노출된 CSP(240) 상면에 식각 저지막 및 제2 스페이서 막을 순차적으로 형성하고, 상기 제2 스페이서 막 상에 제4 및 제5 개구들(490, 495)을 채우는 제5 희생막을 형성한 후, 제5 층간 절연막(480) 상면이 노출될 때까지 상기 제5 희생막, 상기 제2 스페이서 막 및 상기 식각 저지막을 평탄화함으로써 형성할 수 있다.
이때, 제2 희생막 구조물(550)은 순차적으로 적층된 제1 식각 저지 패턴, 제2 스페이서 및 제5 희생 패턴을 포함할 수 있고, 제3 희생막 구조물(555)은 순차적으로 적층된 제2 식각 저지 패턴(525), 제3 스페이서(535) 및 제6 희생 패턴(545)을 포함할 수 있다.
상기 식각 저지막은 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 제2 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제5 희생막은 예를 들어, 폴리실리콘 혹은 실리콘 산화물을 포함할 수 있다.
도 18 및 19를 참조하면, 제5 층간 절연막(480) 및 제2 및 제3 희생막 구조물들(550, 555) 상에 제2 지지막(560)을 형성하고, 이를 부분적으로 식각하여 제6 및 제7 개구들(570, 575)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제6 개구(570)는 제2 희생막 구조물(550)에 제1 방향(D1)을 따라 오버랩될 수 있다. 도면 상에서는 제6 개구(570)가 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 끊임없이 연장되고, 기판(100)의 제1 영역(I) 상에서는 동일한 제2 희생막 구조물(550) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 기판(100)의 제2 영역(II) 상에서도 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수도 있다. 일 실시예에 있어서, 제6 개구(570)는 제2 희생막 구조물(550)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제7 개구(575)는 제3 희생막 구조물(555)에 제1 방향(D1)을 따라 오버랩될 수 있다. 이에 따라, 제7 개구(575)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제7 개구(575)는 기판(100)의 제1 영역(I) 상에서도 동일한 제3 희생막 구조물(555) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제7 개구(575)는 제3 희생막 구조물(555)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제6 및 제7 개구들(570, 575)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)을 따라 지그재그 형상으로 배치될 수 있다. 이때, 제6 및 제7 개구들(570, 575)은 제3 방향(D3)으로 서로 부분적으로 오버랩될 수 있다.
제2 지지막(560)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 20을 참조하면, 제6 및 제7 개구들(570, 575)을 통한 식각 공정을 수행하여 제2 및 제3 희생막 구조물들(550, 555)을 제거할 수 있으며, 이에 따라 제4 및 제5 개구들(490, 495)이 다시 형성될 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에서는 각 제2 및 제3 희생막 구조물들(550, 555) 상에서 제6 및 제7 개구들(570, 575)이 이들을 전면적으로 노출시키지 않고 부분적으로 그 상면을 커버하므로, 상기 식각 공정을 통해 제4 및 제5 개구들(490, 495)이 다시 형성되더라도, 이들의 상면은 제2 지지막(560)에 의해 적어도 부분적으로 커버되어, 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 희생막 구조물들(550, 555)은 습식 식각 공정을 통해 제거될 수 있다.
이후, 제4 및 제5 개구들(490, 495)에 의해 노출되며 실리콘을 포함하는 막 구조물에 산화 공정을 수행하여 실리콘 산화물을 포함하는 보호막(580)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 산화 공정을 수행함에 따라서, 제4 및 제5 개구들(490, 495)에 의해 노출된 CSP(240)의 상면, 채널 연결 패턴(510)의 측벽, 제1 지지막(300)의 측벽 및 지지 패턴(305)의 측벽에 보호막(580)이 형성될 수 있다.
도 21 및 22를 참조하면, 제4 및 제5 개구들(490, 495)에 의해 노출된 제4 희생 패턴들(325)을 제거하여, 각 층에 형성된 제1 절연 패턴들(315) 사이에 제2 갭(590)을 형성할 수 있으며, 제2 갭(590)에 의해서 메모리 채널 구조물(462)에 포함된 전하 저장 구조물(402)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(325)을 제거할 수 있다.
상기 습식 식각 공정은 제4 및 제5 개구들(490, 495)을 통해 수행될 수 있으며, 제4 및 제5 개구들(490, 495)을 통해 양 방향으로 각각 유입되는 식각액에 의해서 이들 사이에 형성된 제4 희생 패턴(325) 부분이 모두 제거될 수 있다. 다만, 제4 개구들(490) 사이에 제5 개구(495)가 형성되지 않은 영역에서는 제4 개구(490)를 통해서 일 방향으로만 상기 식각액이 유입되므로, 제4 희생 패턴(325)이 모두 제거되지 않고 부분적으로 잔류할 수 있으며, 이를 제3 절연 패턴(327)으로 지칭하기로 한다. 또한, 제3 절연 패턴들(327)과 제1 방향(D1)으로 오버랩되는 제1 절연 패턴(315) 부분은 제2 절연 패턴(317)으로 지칭하기로 한다. 제1 방향(D1)을 따라 교대로 반복적으로 형성된 제2 및 제3 절연 패턴들(317, 327)은 함께 절연 패턴 구조물(600)을 형성할 수 있다.
일 실시예에 있어서, 절연 패턴 구조물(600)은 기판(100)의 제2 영역(II) 상에서 상기 몰드의 일부를 관통할 수 있으며, 상부에서 보았을 때 예를 들어, 직사각형, 타원형, 원형, 혹은 제2 방향(D2)으로 서로 대향하는 각 양 변들이 오목한 직사각형일 수 있다. 이때, 절연 패턴 구조물(600)은 상기 각 몰드들에서 제2 방향(D2)으로 상대적으로 큰 길이를 갖는 상기 제2 계단을 관통할 수 있다.
또한, 절연 패턴 구조물(600)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 하부에 매립막(250)이 형성된 영역, 즉 제3 방향()으로 서로 이웃하는 제4 개구들(490) 사이에 제5 개구(495)가 형성되지 않은 영역에서 상기 몰드의 일부를 관통할 수 있으며, 상부에서 보았을 때 제2 방향(D2)으로 연장되는 바(bar) 형상을 가질 수 있다.
도 23 및 24를 참조하면, 제4 및 제5 개구들(490, 495)에 의해 노출된 전하 저장 구조물(402)의 외측벽, 제2 갭들(590)의 내벽, 제1 절연 패턴들(315)의 표면, 보호막(580)의 상면, 제5 층간 절연막(480)의 측벽 및 일부 상면, 및 제2 지지막(560)의 측벽 및 상면에 제2 블로킹 막(610)을 형성하고, 제2 블로킹 막(610) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다. 제2 블로킹 막(610)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(590) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 결국, 순차적으로 적층된 제4 희생 패턴(325) 및 제1 절연 패턴(315)을 각 계단층으로 포함하는 계단 형상의 상기 몰드에서 제4 희생 패턴(325)이 상기 게이트 전극 및 그 상하면을 커버하는 제2 블로킹 막(610)으로 치환될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있다. 한편, 상기 각 게이트 전극들의 제2 방향(D2)으로의 말단 부분으로서 상부 게이트 전극들에 의해 제1 방향(D1)으로 오버랩되지 않는 부분, 즉 각 계단층들의 계단에 해당하는 부분은 패드로 지칭될 수 있다. 상기 게이트 전극 구조물은 제2 방향(D2)으로의 길이가 상대적으로 작은 제1 패드들과, 제2 방향(D2)으로의 길이가 상대적으로 큰 제2 패드들을 포함할 수 있으며, 상기 제1 및 제2 패드들의 개수에는 제한이 없다.
또한, 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 이들은 제4 개구들(490)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 전술한 바와 같이, 제5 개구들(495)은 제2 방향(D2)을 따라 상기 게이트 전극 구조물의 양단들까지 연장되지 않고 서로 이격되도록 복수 개로 형성되므로, 상기 게이트 전극 구조물은 제5 개구들(495)에 의해 제3 방향(D3)으로 서로 완전히 분리되지 않을 수 있다. 다만, 상기 게이트 전극 구조물에서 최하층에 형성된 게이트 전극의 경우는, 제5 개구들(495), 제1 분리 패턴(330), 및 기판(100)의 제2 영역(II) 상에 형성된 절연 패턴 구조물(600)에 의해서 제3 방향(D3)으로 서로 분리될 수 있으며, 또한 상부 각 2개 층들에 형성된 게이트 전극의 경우는 제5 개구(495)에 의해서, 또한 제2 분리 패턴(470)에 의해서 제3 방향(D3)으로 각각 분리될 수 있다.
한편, 하부의 매립막(250)과 제1 방향(D1)으로 오버랩되는 영역에서는, 전술한 대로 제5 개구(495)가 형성되지 않아서 제2 갭들(590)이 형성되지 않으며, 이에 따라 상기 게이트 전극 구조물 대신에 절연 패턴 구조물(600)이 형성될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(752, 754, 756)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(752)은 예를 들어, 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(756)은 예를 들어, 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(754)은 제1 및 제3 게이트 전극들(752, 754) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제3 방향(D3)으로 서로 이웃하는 제4 개구들(490) 사이에 형성되어 제1 내지 제3 게이트 전극들(752, 754, 756), 전하 저장 구조물들(402) 및 채널들(412)을 포함하는 메모리 블록은 각 층 당 2개의 GSL들, 1개의 워드 라인, 및 4개의 SSL들을 포함할 수 있으며, 다만 본 발명의 개념은 이에 한정되지는 않는다. 본 명세서에서 예를 들어, 도 25와 같은 평면도에는 하나의 메모리 블록만이 도시되어 있다.
도 25 내지 도 27을 참조하면, 제4 및 제6 개구들(490, 570)을 채우는 제3 분리 패턴(620), 및 제5 및 제7 개구들(495, 575)을 채우는 제4 분리 패턴(625)을 제2 블로킹 막(610) 상에 형성하고, 제2 지지막(560)의 상면이 노출될 때까지 이들을 평탄화할 수 있다. 이에 따라, 제2 블로킹 막(610)은 제2 블로킹 패턴(615)으로 변환될 수 있다.
제3 및 제4 분리 패턴들(620, 625)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 28 내지 및 도 31을 참조하면, 제2 지지막(560), 제3 내지 제5 층간 절연막들(340, 350, 480), 및 제1 절연 패턴(315)을 관통하는 제1 내지 제5 상부 콘택 플러그들(632, 634, 636, 638, 639)을 형성할 수 있으며, 또한 제2 지지막(560), 제3 내지 제5 층간 절연막들(340, 350, 480), 절연 패턴 구조물(600), 제1 지지막(300), 제1 희생막 구조물(290), CSP(240) 및 제2 층간 절연막(170)의 상부를 관통하여 제8 및 제9 하부 배선들(222, 226)의 상면에 접촉하는 제1 내지 제3 관통 비아들(642, 644, 646)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)은 제1 내지 제3 게이트 전극들(752, 754, 756)의 패드들에 각각 접촉할 수 있다. 또한, 제4 및 제5 콘택 플러그들(638, 639)은 매립막(250)에 인접한 CSP(240)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 관통 비아(642)는 기판(100)의 제1 영역(I) 상에 형성될 수 있으며, 상기 제1 및 제2 트랜지스터들 중에서 예를 들어, 페이지 버퍼에 포함된 트랜지스터에 전기적으로 연결된 제8 및 제9 하부 배선들(222, 226)에 접촉할 수 있다. 또한, 제2 관통 비아(644)는 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있으며, 상기 제1 및 제2 트랜지스터들 중에서 예를 들어, CSL 드라이버에 포함된 트랜지스터에 전기적으로 연결된 제8 및 제9 하부 배선들(222, 226)에 접촉할 수 있다.
한편, 제3 관통 비아(646)는 도면 상에서는 기판(100)의 제2 영역(II) 상에 형성된 것만 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 기판(100)의 제1 영역(I) 상에 형성될 수도 있다. 제3 관통 비아(646)는 상기 제1 및 제2 트랜지스터들 중에서 예를 들어, 디코더에 포함된 트랜지스터에 전기적으로 연결된 제8 및 제9 하부 배선들(222, 226)에 접촉할 수 있다.
각 제1 내지 제5 상부 콘택 플러그들(632, 634, 636, 638, 639) 및 제1 내지 제3 관통 비아들(642, 644, 646)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 일 실시예에 있어서, 금속을 포함하는 금속 패턴 및 이의 저면 및 측벽을 커버하며 금속 질화물을 포함하는 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제5 상부 콘택 플러그들(632, 634, 636, 638, 639) 및 제1 내지 제3 관통 비아들(642, 644, 646)은 상부에서 보았을 때, 원형, 타원형, 다각형, 혹은 코너가 라운드진 다각 형상을 가질 수 있다. 도 28에는 제4 및 제5 상부 콘택 플러그들(638, 639) 사이의 구별의 용이성을 위해서, 상부에서 보았을 때, 이들이 각각 원형 및 사각 형상을 갖는 것으로 도시하였으나, 본 발명의 개념은 이에 한정되지 않는다.
도 32 내지 도 35를 참조하면, 제2 지지막(560), 제1 내지 제5 상부 콘택 플러그들(632, 634, 636, 638, 639) 및 제1 내지 제3 관통 비아들(642, 644, 646) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제6 층간 절연막(650)을 형성할 수 있다.
이후, 제6 층간 절연막(650)을 관통하여 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)의 상면에 접촉하는 제1 상부 비아(662), 제4 및 제5 상부 콘택 플러그들(638, 639)의 상면에 각각 접촉하는 제2 및 제3 상부 비아들(664, 669), 제1 관통 비아(642)의 상면에 접촉하는 제4 상부 비아(도시되지 않음), 제2 관통 비아(644)의 상면에 접촉하는 제5 상부 비아(665), 및 제3 관통 비아(646)의 상면에 접촉하는 제6 상부 비아(666)을 형성할 수 있다.
한편, 제5 및 제6 층간 절연막들(480, 650) 및 제2 지지막(560)을 관통하여 각 메모리 채널 구조물(462)의 캐핑 패턴(452)의 상면에 접촉하는 제7 상부 비아(668)도 형성할 수 있다.
이후, 제6 층간 절연막(650), 제1 내지 제3 상부 비아들(662, 664, 669), 상기 제4 상부 비아, 및 제5 내지 제7 상부 비아들(665, 666, 668) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제7 층간 절연막(670)을 형성할 수 있다.
이후, 제7 층간 절연막(670)을 관통하여 제1 내지 제3 상부 비아들(662, 664, 669)의 상면에 각각 접촉하는 제1 내지 제3 상부 배선들(682, 684, 689), 상기 제4 상부 비아의 상면에 접촉하는 제4 상부 배선, 및 제5 내지 제7 상부 비아들(665, 666, 668)의 상면에 각각 접촉하는 제5 내지 제7 상부 배선들(685, 686, 688)을 형성할 수 있다.
이후, 제7 층간 절연막(670), 제1 내지 제3 상부 배선들(682, 684, 689), 상기 제4 상부 배선, 및 제5 내지 제7 상부 배선들(685, 686, 688) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제8 층간 절연막(690)을 형성할 수 있다.
이후, 제8 층간 절연막(690)을 관통하여 제1 내지 제3 상부 배선들(682, 684, 689)의 상면에 각각 접촉하는 제8 내지 제10 상부 비아들(702, 704, 709), 상기 제4 상부 배선의 상면에 접촉하는 제11 상부 비아, 및 제5 내지 제7 상부 배선들(685, 686, 688)의 상면에 접촉하는 제12 내지 제14 상부 비아들(705, 706, 708)을 형성할 수 있다.
이후, 제8 층간 절연막(690), 제8 내지 제10 상부 비아들(702, 704, 709), 상기 제11 상부 비아, 및 제12 내지 제14 상부 비아들(705, 706, 708) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제9 층간 절연막(710)을 형성할 수 있다.
이후, 제9 층간 절연막(710)을 관통하여 제8 내지 제10 상부 비아들(702, 704, 709)의 상면에 각각 접촉하는 제8 내지 제10 상부 배선들(722, 724, 729), 상기 제11 상부 비아 및 제14 상부 비아(708)의 상면에 공통적으로 접촉하는 제11 상부 배선(728), 및 제12 및 제13 상부 비아들(705, 706)의 상면에 각각 접촉하는 제12 및 제13 상부 배선들(725, 726)을 형성할 수 있다.
이후, 제9 층간 절연막(710), 제8 내지 제13 상부 배선들(722, 724, 729, 728, 725, 726)상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제10 층간 절연막(730)을 형성할 수 있다.
이후, 제10 층간 절연막(730)을 관통하여 제8 및 제9 상부 배선들(722, 724)의 상면에 각각 접촉하는 제15 및 제16 상부 비아들(742, 744), 및 제12 및 제13 상부 배선들(725, 726)의 상면에 각각 접촉하는 제17 및 제18 상부 비아들(745, 746)을 각각 형성할 수 있다.
이후, 제10 층간 절연막(730), 및 제15 내지 제18 상부 비아들(742, 744, 745, 746) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제11 층간 절연막(760)을 형성할 수 있다.
이후, 제11 층간 절연막(760)을 관통하여 제15 상부 비아(742)의 상면에 접촉하는 제14 상부 배선(772), 제16 및 제17 상부 비아들(744, 745)의 상면에 공통적으로 접촉하는 제15 상부 배선(774), 및 제18 상부 비아(746)의 상면에 접촉하는 제16 상부 배선(776)을 형성할 수 있다.
각 제1 내지 제3 상부 비아들(662, 664, 669), 상기 제4 상부 비아, 제5 내지 제10 상부 비아들(665, 666, 668, 702, 704, 709), 상기 제11 상부 비아, 제12 내지 제18 상부 비아들(705, 706, 708, 742, 744, 745, 746), 제1 내지 제3 상부 배선들(682, 684, 689), 상기 제4 상부 배선, 및 제5 내지 제16 상부 배선들(685, 686, 688, 722, 724, 729, 728, 725, 726, 772, 774, 776)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 일 실시예에 있어서, 금속을 포함하는 금속 패턴 및 이의 저면 및 측벽을 커버하며 금속 질화물을 포함하는 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 페이지 버퍼에 포함된 트랜지스터는 제8 및 제9 하부 배선들(222, 226), 제1 관통 비아(642), 상기 제4 상부 비아, 상기 제4 상부 배선 및 상기 제11 상부 비아를 통해서 제11 상부 배선(728)에 전기적으로 연결될 수 있으며, 제11 상부 배선(728)은 제3 방향(D3)으로 연장되어 제14 상부 비아(708), 제7 상부 배선(688), 제7 상부 비아(668) 및 캐핑 패턴(452)을 통해 채널(412)에 전기적으로 연결될 수 있다.
이에 따라, 상기 페이지 버퍼에 포함된 트랜지스터는 제11 상부 배선(728)을 통해서 채널(412)에 전기적 신호를 인가할 수 있다. 예시적인 실시예들에 있어서, 제11 상부 배선(728)은 비트 라인일 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 CSL 드라이버에 포함된 트랜지스터는 제8 및 제9 하부 배선들(222, 226), 제2 관통 비아(644), 제5 상부 비아(665), 제5 상부 배선(685), 제12 상부 비아(705), 제12 상부 배선(725) 및 제17 상부 비아(745)를 통해서 제15 상부 배선(774)에 전기적으로 연결될 수 있으며, 제15 상부 배선(774)은 제16 상부 비아(744), 제9 상부 배선(724), 제9 상부 비아(704), 제2 상부 배선(684), 제2 상부 비아(664) 및 제4 상부 콘택 플러그(638)를 통해서 CSP(240)에 전기적으로 연결될 수 있다. 이에 따라, 상기 CSL 드라이버에 포함된 트랜지스터는 제15 상부 배선(774)을 통해서 CSP(240)에 전기적 신호를 인가할 수 있다.
예시적인 실시예들에 있어서, 상기 디코더에 포함된 트랜지스터는 제8 및 제9 하부 배선들(222, 226), 제3 관통 비아(646), 제6 상부 비아(666), 제6 상부 배선(686), 제13 상부 비아(706), 제13 상부 배선(726) 및 제18 상부 비아(746)를 통해서 제16 상부 배선(776)에 전기적으로 연결될 수 있다. 또한, 제1 내지 제3 게이트 전극들(752, 754, 756)의 패드들에 각각 접촉하는 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)은 제1 상부 비아(662), 제1 상부 배선(682), 제8 상부 비아(702), 제8 상부 배선(722) 및 제15 상부 비아(742)를 통해서 제14 상부 배선(772)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제14 및 제16 상부 배선들(772, 776)은 서로 직접적으로 혹은 간접적으로 접촉하여 전기적으로 연결될 수 있으며, 이에 따라 상기 디코더에 포함된 트랜지스터는 제14 및 제16 상부 배선들(772, 776)을 통해서 각 제1 내지 제3 게이트 전극들(752, 754, 756)에 전기적 신호를 인가할 수 있다.
예시적인 실시예들에 있어서, CSP(240)에 전기적으로 연결된 제5 상부 콘택 플러그(639)는 제3 상부 비아(669), 제3 상부 배선(689), 제10 상부 비아(709) 및 제10 상부 배선(729)에 연결될 수 있으나, 제10 상부 배선(729)은 추가적으로 다른 상부 배선에 전기적으로 연결되지 않을 수 있으며, 이에 따라 상기 추가 상부 배선을 통해 하부 회로 패턴, 예를 들어 상기 CSL 드라이버에 전기적으로 연결되지 않을 수 있다. 즉, CSP(240)에 연결하도록 형성된 제5 상부 콘택 플러그(639), 제3 상부 비아(669), 제3 상부 배선(689), 제10 상부 비아(709) 및 제10 상부 배선(729)에는 다른 회로 패턴으로부터 전기적 신호가 인가되지 않을 수 있으며, 이에 따라 일종의 더미 배선 구조물일 수 있다.
각 제1 내지 제5 상부 콘택 플러그들(632, 634, 636, 638, 639), 제1 내지 제3 관통 비아들(642, 644, 646), 제1 내지 제3 상부 비아들(662, 664, 669), 상기 제4 상부 비아, 제5 내지 제10 상부 비아들(665, 666, 668, 702, 704, 709), 상기 제11 상부 비아, 제12 내지 제18 상부 비아들(705, 706, 708, 742, 744, 745, 746), 제1 내지 제3 상부 배선들(682, 684, 689), 상기 제4 상부 배선, 및 제5 내지 제16 상부 배선들(685, 686, 688, 722, 724, 729, 728, 725, 726, 772, 774, 776)은 다마신 공정 즉, 증착 공정 및 평탄화 공정에 의해 형성되거나, 혹은 양각 패터닝 공정 즉, 증착 공정 및 식각 공정에 의해 형성될 수 있다.
상기 증착 공정, 평탄화 공정 및/또는 식각 공정을 수행하는 과정에서 수소가 발생할 수 있으며, CSP(240)에 연결되도록 형성되는 콘택 플러그들, 비아들 및 상부 배선들은 상기 발생된 수소의 통로가 될 수 있다. 한편, CSP(240)에 채널 연결 패턴(510)을 통해 연결되는 채널(412)은 이를 형성하기 위한 증착 공정, 식각 공정 및/또는 이후 다른 구조물들을 형성하기 위한 각종 열 공정들에 의해 손상되어 그 전기적 특성이 열화될 수 있다. 하지만, CSP(240)에 연결된 상기 콘택 플러그들, 비아들 및 상부 배선들을 통해 이동한 상기 수소가 채널 연결 패턴(510)을 통해 채널(412)로 이동할 수 있으며, 이에 따라 채널(412)에 포함된 폴리실리콘 성분을 큐어링하여 그 전기적 특성을 개선시킬 수 있다.
전술한 바와 같이, CSP(240)에는 제4 상부 콘택 플러그(638), 제2 상부 비아(664), 제2 상부 배선(684), 제9 상부 비아(704), 제9 상부 배선(724), 제16 상부 비아(744) 및 제15 상부 배선(774)이 연결될 수 있으며, 이들은 수소의 통로가 되어 채널(412)을 큐어링하는 역할을 수행할 수 있다. 이때, 제15 상부 배선(774)은 제17 상부 비아(745), 제12 상부 배선(725), 제12 상부 비아(705), 제5 상부 배선(685), 제5 상부 비아(665), 제2 관통 비아(644) 및 제8 및 제9 하부 배선들(222, 226)을 통해 상기 CSL 드라이버에 전기적으로 연결되어 이로부터 전기적 신호를 인가받고 전달할 수 있다.
하지만, CSP(240)에 연결된 제5 상부 콘택 플러그(639), 제3 상부 비아(669), 제3 상부 배선(689), 제10 상부 비아(709) 및 제10 상부 배선(729) 역시 수소의 통로가 되어 채널(412)을 큐어링하는 역할을 수행할 수 있으나, 상기 CSL 드라이버와 같은 하부 회로 패턴에 전기적으로 연결되지 않으므로, 전기적 신호의 이동 통로는 되지 않는 더미 배선 구조물일 수 있다. 즉, 상기 더미 배선 구조물은 CSP(240)에 접촉하지만 이에 전기적 신호를 전달하는 역할을 위해서 형성되는 것이 아니라, CSP(240)에 연결된 채널(412)을 큐어링하는 역할을 수행하기 위해서 형성될 수 있다. 이에 따라, 상기 더미 배선 구조물은 CSP(240)를 통해 상기 CSL 드라이버에 전기적으로 연결된 각 메모리 블록들 내에 인가되는 전압 및 이에 흐르는 전류에 영향을 주지 않을 수 있다.
다만 이와는 달리, 제5 상부 콘택 플러그(639), 제3 상부 비아(669), 제3 상부 배선(689), 제10 상부 비아(709) 및 제10 상부 배선(729)은 더미 배선 구조물이 아니라, 상기 CSL 드라이버에 전기적으로 연결되어 실제 신호를 인가받고 전달하는 배선 구조물로 사용될 수도 있다.
즉, 상기 반도체 장치에서 CSL 노이즈(noise)가 변경될 경우, 이에 의해서 메모리 블록들 사이 혹은 상기 각 메모리 블록들 내에 왜곡(skew)이 발생할 수 있으며, 이를 조정하기 위해서는 CSP(240)에 전기적으로 연결된 회로 패턴에 대한 수정이 필요하다. 하지만 이를 위해서는 CSP(240)에 전기적으로 연결되는 상기 콘택 플러그들, 비아들 및 상부 배선들의 개수를 증감시켜야 하므로, 이에 의해 추가되는 비용과 시간이 매우 클 수 있다.
즉, CSL 노이즈 변경에 따른 왜곡을 개선하기 위해서는, 상기 CSL 드라이버에 전기적으로 연결되는 제8 및 제9 하부 배선들(222, 226), 제2 관통 비아(644), 제5 상부 비아(665), 제5 상부 배선(685), 제12 상부 비아(705), 제12 상부 배선(725), 제17 상부 비아(745) 및 제15 상부 배선(774), 혹은 CSP(240)에 전기적으로 연결되는 제16 상부 비아(744), 제9 상부 배선(724), 제9 상부 비아(704), 제2 상부 배선(684), 제2 상부 비아(664) 및 제4 상부 콘택 플러그(638)의 개수를 증감시켜야 한다.
하지만 예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 더미 배선 구조물 즉, CSP(240)에는 접촉하되 상기 CSL 드라이버에는 전기적으로 연결되지 않는 제5 상부 콘택 플러그(639), 제3 상부 비아(669), 제3 상부 배선(689), 제10 상부 비아(709) 및 제10 상부 배선(729)을 포함하고 있으며, 만약 CSL 노이즈 변경에 따른 왜곡 개선이 필요한 경우에는, 상기 더미 배선 구조물의 일부를 상기 CSL 드라이버에 전기적으로 연결된 상부 배선 구조물에 연결함으로써 이를 간편하게 수행할 수 있다. 예를 들어, 제10 상부 배선(729)을 이와 동일한 층에 형성된 제9 상부 배선(724) 혹은 제12 상부 배선(725)에 연결하거나, 혹은 제3 상부 배선(689)을 이와 동일한 층에 형성된 제2 상부 배선(684) 혹은 제5 상부 배선(685)에 연결함으로써, CSL 노이즈 변경에 따른 왜곡을 간편하게 개선할 수 있으며, 이에 따른 비용과 시간을 절감할 수 있다.
한편, 지금까지는 상기 상부 회로 패턴이 제6 내지 제11 층간 절연 막들(650, 670, 690, 710, 730, 760) 내에 형성되어, 상부 배선들이 3개의 층들에 형성되는 것이 설명되었으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 상기 상부 배선들은 이보다 더 많거나 혹은 적은 개수의 층들에 형성될 수도 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 28 및 도 32 내지 도 35를 함께 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 CSP(240), CSP(240)와 동일한 층에 형성되어 이를 관통하는 매립막(250), 제1 방향(D1)을 따라 CSP(240) 상에서 서로 이격되고 제2 방향(D2)으로 각각 연장된 게이트 전극들(752, 754, 756)을 포함하는 게이트 전극 구조물, CSP(240) 상에서 상기 게이트 전극 구조물을 관통하여 CSP(240)에 연결된 메모리 채널 구조물(462), CSP(240)의 상면에 접촉하는 제1 상부 배선 구조물, CSP(240)의 상면에 접촉하며 상기 제1 상부 배선 구조물과 이격된 제2 상부 배선 구조물, 기판(100) 상에서 제1 방향(D1)으로 연장되어 매립막(250)을 관통하며 상기 하부 회로 패턴에 전기적으로 연결된 제2 관통 비아(644), 기판(100) 상에서 제1 방향(D1)으로 연장되어 매립막(250)을 관통하며 상기 하부 회로 패턴에 전기적으로 연결된 제1 관통 비아(642), 상기 게이트 전극 구조물에 전기적으로 연결된 제3 상부 배선 구조물, 제1 관통 비아(642)의 상면에 접촉하는 제4 상부 배선 구조물, 및 메모리 채널 구조물(462)과 제1 관통 비아(642) 즉, 상기 제4 상부 배선 구조물에 전기적으로 연결된 비트 라인(728)을 포함할 수 있으며, 상기 제1 상부 배선 구조물은 제2 관통 비아(644)과 연결될 수 있고, 상기 제2 상부 배선 구조물은 제2 관통 비아(644) 연결되지 않으며, 이에 따라 상기 하부 회로 패턴으로부터 전기적 신호를 인가받지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 회로 패턴은 페이지 버퍼, 디코더, CSL 드라이버를 포함할 수 있으며, 제1 관통 비아(642)는 상기 페이지 버퍼에 전기적으로 연결될 수 있고, 제2 관통 비아(644)는 상기 CSL 드라이버에 전기적으로 연결될 수 있으며, 상기 제3 상부 배선 구조물은 상기 디코더에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 배선 구조물은 제1 방향(D1)으로 순차적으로 적층된 제4 상부 콘택 플러그(638), 제2 상부 비아(664), 제2 상부 배선(684), 제9 상부 비아(704), 제9 상부 배선(724), 제16 상부 비아(744) 및 제15 상부 배선(774)을 포함할 수 있으며, 제2 관통 비아(644) 상에 제1 방향(D1)으로 순차적으로 적층된 제5 상부 비아(665), 제5 상부 배선(685), 제12 상부 비아(705), 제12 상부 배선(725) 및 제17 상부 비아(745)를 통해서 상기 CSL 드라이버로부터 신호를 인가받을 수 있다. 이때, 제15 상부 배선(774)은 제16 상부 비아(744) 및 제17 상부 비아(745)에 공통적으로 접촉할 수 있다.
반면, 상기 제2 상부 배선 구조물은 제1 방향(D1)으로 순차적으로 적층된 제5 상부 콘택 플러그(639), 제3 상부 비아(669), 제3 상부 배선(689), 제10 상부 비아(709) 및 제10 상부 배선(729)을 포함할 수 있으며, 상기 CSL 드라이버로부터 신호를 인가받지 않는 더미 배선 구조물일 수 있다.
예시적인 실시예들에 있어서, 상기 제3 상부 배선 구조물은 제1 내지 제3 게이트 전극들(752, 754, 756)의 패드들에 각각 접촉하는 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)을 포함할 수 있으며, 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636) 상에는 제1 상부 비아(662), 제1 상부 배선(682), 제8 상부 비아(702), 제8 상부 배선(722), 제15 상부 비아(742) 및 제14 상부 배선(772)이 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 배선 구조물은 제1 방향(D1)으로 순차적으로 적층된 상기 제4 상부 비아, 상기 제4 상부 배선 및 상기 제11 상부 비아를 포함할 수 있으며, 상기 비트 라인 역할을 수행하는 제11 상부 배선(728)에 전기적으로 연결될 수 있다. 한편, 제11 상부 배선(728)은 채널(412) 상에 제1 방향(D1)으로 순차적으로 적층된 캐핑 패턴(452), 제7 상부 비아(668), 제7 상부 배선(688) 및 제14 상부 비아(708)를 통해 채널(412)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 배선 구조물에 포함된 제3 상부 배선(689) 및 제10 상부 배선(729)은 상기 제1 상부 배선 구조물에 포함된 제2 상부 배선(684) 및 제9 상부 배선(724)과 각각 동일한 높이에 형성되되 이들과 연결되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 상부 배선 구조물은 CSP(240)의 가장자리 및/또는 매립막(250)에 인접한 CSP(240) 부분 상에서 서로 이격되도록 복수 개로 형성될 수 있으며, 상기 제2 상부 배선 구조물은 상기 복수의 제1 상부 배선 구조물들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 메모리 채널 구조물(462)은 제1 방향(D1)으로 연장되고 폴리실리콘을 포함하는 채널(412) 및 채널(412)의 외측벽을 감싸는 전하 저장 구조물(402)을 포함할 수 있다.
예시적인 실시예들에 있어서, CSP(240) 상에는 폴리실리콘을 포함하는 채널 연결 패턴(510)이 형성될 수 있으며, 채널(412)은 채널 연결 패턴(510)을 통해 CSP(240)에 연결될 수 있다.
도 36 및 37은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 도 35에 대응하는 도면들이다. 상기 반도체 장치는 상기 더미 배선 구조물의 구성을 제외하고는 도 28 및 도 32 내지 도 35에 도시된 반도체 장치와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 36을 참조하면, 상기 더미 배선 구조물은 제10 층간 절연막(730)을 관통하여 제10 상부 배선(729)의 상면에 접촉하는 제19 상부 비아(749), 및 제11 층간 절연막(760)을 관통하여 제19 상부 비아(749)의 상면에 접촉하는 제17 상부 배선(779)을 더 포함할 수 있다.
즉, 상기 더미 배선 구조물은 CSP(240)에 접촉하되 상기 CSL 드라이버에는 전기적으로 연결되지 않으며, 필요에 따라 상기 CSL 드라이버에 전기적으로 연결된 상부 배선 구조물에 용이하게 연결될 수 있는 구조를 가지면 되므로, 도 35에 도시된 반도체 장치는 2개의 층들에 각각 형성된 제3 및 제10 상부 배선들(689, 729)을 포함하여 이들 중 예를 들어, 제10 상부 배선(729)이 동일한 층에 형성된 제9 상부 배선(724) 혹은 제12 상부 배선(725)에 필요에 따라 전기적으로 연결될 수 있는 것에 비하여, 도 36에 도시된 반도체 장치는 3개의 층들에 각각 형성된 제3, 제10 및 제17 상부 배선들(689, 729, 779)을 포함하여, 이들 중 예를 들어, 제17 상부 배선(779)이 동일한 층에 형성된 제15 상부 배선(774)에 필요에 따라 전기적으로 연결될 수 있다.
한편, 도 37을 참조하면, 상기 더미 배선 구조물은 제10 상부 비아(709) 및 제10 상부 배선(729)을 포함하지 않을 수 있다.
즉, 상기 더미 배선 구조물은 CSP(240)에 접촉하되 상기 CSL 드라이버에는 전기적으로 연결되지 않으며, 필요에 따라 상기 CSL 드라이버에 전기적으로 연결된 상부 배선 구조물에 용이하게 연결될 수 있는 구조를 가지면 되므로, 상기 반도체 장치는 1개의 층에 형성된 제3 상부 배선(689)을 포함하여, 제3 상부 배선(689)이 동일한 층에 형성된 제2 상부 배선(684) 혹은 제5 상부 배선(685)에 필요에 따라 전기적으로 연결될 수 있다.
도 35 내지 도 37을 참조로 설명한 바와 같이, 상기 더미 배선 구조물은 1개 층에만 형성되거나, 2개 혹은 3개 층들에 각각 형성된 상부 배선들을 포함할 수 있으며, 영역에 따라 이들 중 일부 혹은 전부가 형성될 수도 있다. 물론, 상기 더미 배선 구조물은 3개보다 더 많은 층들에 형성된 상부 배선들을 포함할 수도 있다.
도 38 내지 도 43은 예시적인 실시예들에 따른 반도체 장치에 포함된 제4 및 제5 상부 콘택 플러그들(638, 639)의 레이아웃을 설명하기 위한 평면도들로서, 도 28에 대응하는 도면들이다.
상기 도면들에는 CSP(240) 내에 형성된 매립막(250), 및 CSP(240) 상면에 접촉하는 제4 및 제5 상부 콘택 플러그들(638, 639)만이 도시되어 있으며, 예시적으로 제3 방향(D3)으로 서로 이격된 2개의 매립막들(250)이 도시되어 있으나 본 발명의 개념은 이에 한정되지 않는다. 또한 구별의 용이성을 위해서, 제4 상부 콘택 플러그(638)는 원형으로, 제5 상부 콘택 플러그(639)는 사각형으로 도시되어 있다.
도 38을 참조하면, CSP(240)의 상면에 접촉하며 CSL 드라이버에 전기적으로 연결되는 제4 상부 콘택 플러그(638)는 CSP(240)의 제3 방향(D3)으로의 각 양 가장자리들, 및 각 매립막들(250)에 제3 방향(D3)으로 인접한 영역에 형성될 수 있으며, CSP(240)의 상면에 접촉하되 상기 CSL 드라이버에 전기적으로 연결되지 않는 제5 상부 콘택 플러그(639)는 CSP(240)의 제3 방향(D3)으로의 각 양 가장자리들에 형성된 제4 상부 콘택 플러그들(638) 사이에 형성될 수 있다.
도 39를 참조하면, 도 38에 도시된 제5 상부 콘택 플러그들(639) 중에서 CSP(240)의 제3 방향(D3)으로의 일 가장자리에 형성된 일부가 형성되지 않을 수 있으며, 이에 따라 제5 상부 콘택 플러그(639)는 상기 CSP(240)의 제3 방향(D3)으로의 일 가장자리에서 제2 방향(D2)으로 서로 이웃하는 제4 상부 콘택 플러그들(638) 중 일부 사이에만 형성될 수 있다.
도 40을 참조하면, 제5 상부 콘택 플러그(639)는 CSP(240)의 제2 방향(D2)으로의 각 양 가장자리들에서도 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 41을 참조하면, 도 40에 도시된 제5 상부 콘택 플러그들(639) 중에서 CSP(240)의 제3 방향(D3)으로의 일 가장자리에 형성된 것들은 형성되지 않을 수 있다.
도 42를 참조하면, 도 38에 도시된 제5 상부 콘택 플러그들(639)에 더하여, 매립막(250)에 제3 방향(D3)으로 인접한 각 양 측들에도 제2 방향(D2)으로 서로 이웃하는 제4 콘택 플러그들(638) 사이에 제5 상부 콘택 플러그(639)가 더 형성될 수 있다.
도 43을 참조하면, 도 42에 도시된 제5 상부 콘택 플러그들(639) 중에서 매립막(250)의 제3 방향(D3)으로의 각 양 측들에 형성된 일부가 형성되지 않을 수 있으며, 이에 따라 제5 상부 콘택 플러그(639)는 매립막(250)의 제3 방향(D3)으로의 각 양 측들에 제2 방향(D2)으로 서로 이웃하는 제4 상부 콘택 플러그들(638) 중 일부 사이에만 형성될 수 있다.
도 38 내지 도 43을 참조로 설명한 바와 같이, CSP(240)의 상면에 접촉하되 상기 CSL 드라이버에 전기적으로 연결되지 않는 제5 상부 콘택 플러그들(639)은 CSP(240) 상에서 다양한 레이아웃으로 배치될 수 있으며, 제5 상부 콘택 플러그들(639)은 상기 CSP 드라이버에 전기적으로 연결되는 제4 상부 콘택 플러그들(638) 및/또는 다른 상부 콘택 플러그들의 위치나, 매립막(250)에 의해 분할된 CSP(240) 영역의 넓이 등을 고려하여 배치될 수 있다.
도 44는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 33에 대응하는 단면도이다. 상기 반도체 장치는 메모리 채널 구조물(462), 채널 연결 패턴(510), 제1 지지막(300), 지지 패턴(305) 및 보호막(580)을 제외하고는 도 28 및 도 32 내지 도 35에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 44를 참조하면, 메모리 채널 구조물(462)은 기판(100) 상에 형성된 반도체 패턴(780)을 더 포함할 수 있으며, 반도체 패턴(780) 상에 전하 저장 구조물(402), 채널(412), 충전 패턴(442) 및 캐핑 패턴(452)이 형성될 수 있다.
반도체 패턴(780)은 예를 들어, 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 반도체 패턴(780)의 상면은 제1 및 제2 게이트 전극들(752, 754) 사이에 형성된 제1 절연 패턴(315)의 하면 및 상면 사이의 높이에 위치할 수 있다. 전하 저장 구조물(402)은 반도체 패턴(780) 상면에서 저면 가운데가 뚫린 컵 형상을 가질 수 있으며, 반도체 패턴(780) 상면의 가장자리 부분에 접촉할 수 있다. 채널(412)은 반도체 패턴(780) 상면에서 컵 형상을 가질 수 있으며, 반도체 패턴(780) 상면의 가운데 부분에 접촉할 수 있다. 이에 따라, 채널(412)은 반도체 패턴(780)을 통해 CSP(240)와 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, CSP(240)에 연결된 콘택 플러그들, 비아들 및 상부 배선들을 형성하는 공정 시 이들을 통해 이동하는 수소는 반도체 패턴(780)을 통해 채널(412)로 이동할 수 있으며, 이에 따라 채널(412)에 포함된 폴리실리콘 성분을 큐어링하여 그 전기적 특성을 개선시킬 수 있다.
한편, CSP(240)와 제1 게이트 전극(752) 사이에는 채널 연결 패턴(510), 제1 지지막(300) 및 지지 패턴(305)이 형성되지 않을 수 있으며, 또한 보호막(580) 역시 형성되지 않을 수 있다. 일 실시예에 있어서, 제1 및 제2 게이트 전극들(752, 754) 사이의 제1 절연 패턴(315)은 상층의 제1 절연 패턴들(315)보다 더 큰 두께를 가질 수 있다.
도 45는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 33에 대응하는 단면도이다. 상기 반도체 장치는 메모리 채널 구조물(462)의 형상을 제외하고는 도 28 및 도 32 내지 도 35에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 45를 참조하면, 상기 반도체 장치에 포함된 메모리 채널 구조물(462)은 순차적으로 적층된 하부 및 상부를 포함할 수 있으며, 상기 각 하부 및 상부는 제1 방향(D1)을 따라 위에서 아래로 갈수록 점차 감소하는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 메모리 채널 구조물(462)에서 상기 하부의 상면은 상기 상부의 저면보다 더 큰 폭을 가질 수 있다.
한편 도면 상에서는 메모리 채널 구조물(462)이 하부 및 상부의 2개 부분들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 3개 이상의 부분들을 포함할 수도 있다. 이때, 상기 각 부분들은 위에서 아래로 갈수록 점차 감소하는 폭을 가질 수 있으며, 상대적으로 아래에 형성된 부분의 상면의 폭은 바로 위에 형성된 부분의 저면의 폭보다 더 클 수 있다.
도 46 내지 도 49는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 32 내지 도 35에 대응하는 단면도들이다. 다만 도 46 내지 도 49에 도시된 상기 반도체 장치는 도 32 내지 도 35에 도시된 반도체 장치에 비해서, 수직 방향으로의 가운데 부분이 생략되어 있다.
상기 반도체 장치는 도 28 및 도 32 내지 도 35에 도시된 반도체 장치에 포함되 구조물들의 상하가 뒤집히고, 하부 기판, 하부 회로 패턴, 및 접합 패턴들을 더 포함하는 것을 제외하고는 상기 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
상기 반도체 장치는 하부 기판(800) 상에 회로 패턴, 접합 패턴 및 이를 커버하는 층간 절연막들은 형성하고, 도 32 내지 도 35에 도시된 반도체 장치 상에 역시 접합 패턴 및 이를 커버하는 층간 절연막을 형성한 후, 이를 180도 뒤집은 다음, 상기 접합 패턴들이 서로 접촉하도록 기판(100) 및 하부 기판(800)을 본딩함으로써 형성될 수 있다.
이에 따라, 이하에서는 기판(100) 상에 형성된 각종 구조물들의 상하가 뒤바뀐 상태를 기준으로 설명하기로 한다. 예를 들어, 기판(100) 상에 형성된 상기 하부 회로 패턴은 기판(100) 하부에 형성된 상부 회로 패턴으로 지칭될 수 있다.
또한, 기판(100)의 제1 및 제2 영역들(I, II)에 수직 방향으로 오버랩되는 하부 기판(800)의 영역들을 각각 제1 및 제2 영역들(I, II)로 정의한다.
예시적인 실시예들에 있어서, 하부 기판(800) 상에는 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함하는 하부 회로 패턴이 형성될 수 있다. 하부 기판(800)은 상부에 소자 분리 패턴(810)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(801)으로 구분될 수 있다.
예를 들어, 기판(100)의 제2 및 제1 영역들(II, I) 상에는 제3 및 제4 트랜지스터들이 각각 형성될 수 있다. 이때, 상기 제3 트랜지스터는 하부 기판(800) 상에 형성된 제3 하부 게이트 구조물(842), 및 이에 인접하는 액티브 영역(801) 상부에 형성되어 소스/드레인 역할을 수행하는 제5 및 제6 불순물 영역들(802, 803)을 포함할 수 있으며, 상기 제4 트랜지스터는 하부 기판(800) 상에 형성된 제4 하부 게이트 구조물(846), 및 이에 인접하는 액티브 영역(801) 상부에 형성되어 소스/드레인 역할을 수행하는 제7 및 제8 불순물 영역들(806, 807)을 포함할 수 있다.
제3 하부 게이트 구조물(842)은 하부 기판(800) 상에 순차적으로 적층된 제3 하부 게이트 절연 패턴(822) 및 제3 하부 게이트 전극(832)을 포함할 수 있으며, 제4 하부 게이트 구조물(846)은 하부 기판(800) 상에 순차적으로 적층된 제4 하부 게이트 절연 패턴(826) 및 제4 하부 게이트 전극(836)을 포함할 수 있다.
제12 층간 절연막(850)은 하부 기판(100) 상에 형성되어 상기 제3 및 제4 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제5 내지 제8 불순물 영역들(802, 803, 806, 807)에 각각 접촉하는 제7, 제8, 제10 및 제11 하부 콘택 플러그들(862, 863, 868, 869), 및 제3 하부 게이트 전극(832)에 접촉하는 제9 하부 콘택 플러그(864)가 형성될 수 있다. 한편 도시하지는 않았으나, 제12 층간 절연막(850)을 관통하여 제4 하부 게이트 전극(836)에 접촉하는 제12 하부 콘택 플러그가 더 형성될 수도 있다.
제10 내지 제14 하부 배선들(882, 883, 884, 888, 889)은 제12 층간 절연막(850) 상에 형성되어 제7 내지 제11 하부 콘택 플러그들(862, 863, 864, 868, 869) 상면에 각각 접촉할 수 있다. 제10 하부 배선(882) 상에는 제5 하부 비아(892), 제15 하부 배선(902), 제7 하부 비아(912) 및 제17 하부 배선(922)이 순차적으로 적층될 수 있고, 제13 하부 배선(888) 상에는 제6 하부 비아(896), 제16 하부 배선(906), 제8 하부 비아(916) 및 제18 하부 배선(926)이 순차적으로 적층될 수 있다.
제13 층간 절연막(870)은 제12 층간 절연막(850) 상에 형성되어 제10 내지 제18 하부 배선들(882, 883, 884, 888, 889, 902, 906, 922, 926) 및 제5 내지 제8 하부 비아들(892, 896, 912, 916)을 커버할 수 있다.
상기 각 제3 및 제4 트랜지스터들은 예를 들어, 페이지 버퍼(page buffer), 디코더(decoder), 공통 소스 라인 드라이버(common source line driver: CSL driver) 회로 등과 같은 상기 하부 회로 패턴의 일부일 수 있다.
제17 및 제18 하부 배선들(922, 926) 및 제13 층간 절연막(870) 상에는 순차적으로 적층된 제14 및 15 층간 절연막들(930, 950)이 형성될 수 있다.
한편, 제14 층간 절연막(930) 내에는 이를 관통하여 제17 하부 배선(922)에 접촉하는 제1 접합 패턴(940)이 형성될 수 있으며, 제15 층간 절연막(950) 내에는 이를 관통하여 제1 접합 패턴(940)에 접촉하는 제3 접합 패턴(960)이 형성될 수 있다. 또한, 제14 층간 절연막(930) 내에는 이를 관통하여 제18 하부 배선(926)에 접촉하는 제2 접합 패턴(945)이 형성될 수 있으며, 제15 층간 절연막(950) 내에는 이를 관통하여 제2 접합 패턴(945)에 접촉하는 제4 접합 패턴(965)이 형성될 수 있다. 이때, 상기 제1 내지 제4 접합 패턴들(940, 945, 960, 965)은 예를 들어, 구리, 알루미늄과 같은 금속을 포함할 수 있으며, 예를 들어 듀얼 다마신 공정에 의해 형성될 수 있다.
한편, 제11 층간 절연막(760) 내에는 이를 관통하여 제4 접합 패턴(965)에 접촉하는 제18 상부 배선(970)이 형성될 수 있으며, 제10 층간 절연막(730) 내에는 이를 관통하여 제18 상부 배선(970)에 접촉하는 제20 상부 비아(980)가 형성될 수 있다.
이에 따라, 예를 들어, 비트 라인으로 사용되는 제11 배선(728)은 제20 상부 비아(980), 제18 상부 배선(970), 제4 접합 패턴(965) 및 제2 접합 패턴(945)을 통해 상기 하부 회로 패턴의 일부인 제18 하부 배선(926)과 전기적으로 연결될 수 있다.
또한, 기판(100) 하부에 형성된 상기 CSL 드라이버에 포함된 트랜지스터에 전기적으로 연결된 제2 관통 비아(644) 및 제4 상부 콘택 플러그(638)는 제4 접합 패턴(965) 및 제2 접합 패턴(945)을 통해 상기 하부 회로 패턴의 일부인 제18 하부 배선(926)과 전기적으로 연결될 수 있으며, 제18 하부 배선(926)에 전기적으로 연결되어 하부 기판(800) 상에 형성된 트랜지스터 역시 CSL 드라이버 역할을 수행할 수 있다.
이와는 달리, 제5 상부 콘택 플러그(639)에 전기적으로 연결된 제10 상부 배선(729)은 하부 기판(800) 상에 형성된 상기 하부 회로 패턴, 예를 들어 상기 CSL 드라이버에 전기적으로 연결되지 않을 수 있다.
자세히 도시하지는 않았으나, 제14 내지 제16 상부 배선들(772, 774, 776)의 적어도 일부는 제1 및 제3 접합 패턴들(940, 960) 혹은 제2 및 제4 접합 패턴들(945, 965)을 통해 상기 하부 회로 패턴과 전기적으로 연결될 수 있다.
도 50은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 50을 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 28 및 도 32 내지 도 35를 참조로 설명한 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 도면 상에서 제1 구조물(1100F)은 제2 구조물(1100S)의 아래에 배치되어 있으나, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 혹은 위에 배치될 수도 있다. 제1 구조물(1100F)은 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 상부 게이트 라인들(UL1, UL2), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함하는 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 51은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 51을 참조하면, 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(Dynamic Random Access Memory: DRAM) 장치(2004)를 포함할 수 있다. 반도체 패키지(2003) 및 DRAM 장치(2004)는 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB, 피씨아이 익스프레스(Peripheral Component Interconnect Express: PCI-Express), 사타(Serial Advanced Technology Attachment: SATA), 유에프에스(Universal Flash Storage: UFS)용 엠-파이(M-Phy) 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 피엠아이씨(Power Management Integrated Circuit: PMIC)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM 장치(2004)는 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM 장치(2004)는 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM 장치(2004)가 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM 장치(2004)를 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 50의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 전극 구조물들(3210), 각 게이트 전극 구조물들(3210)을 관통하는 메모리 채널 구조물들(3220), 및 게이트 전극 구조물들(3210)을 분리시키는 분리 구조물들(3230)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 28 및 도 32 내지 도 35를 참조로 설명한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 이와는 달리, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via: TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 52 및 도 53은 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다. 도 52 및 도 53은 각각 도 51에 도시된 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 51의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 나타낸다.
도 52를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 기판 바디부(2120), 기판 바디부(2120)의 상면에 배치되는 상부 패드들(2130, 도 51 참조), 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 51에서와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 순차적으로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 전극 구조물(3210), 게이트 전극 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230, 도 51 참조), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드 라인들(WL, 도 50 참조)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 전극 구조물(3210)의 외측에 배치될 수 있으며, 게이트 전극 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210, 도 51 참조)를 더 포함할 수 있다.
도 53을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 전극 구조물(4210), 게이트 전극 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(3230, 도 51 참조), 및 메모리 채널 구조물들(4220) 및 게이트 전극 구조물(4210)의 워드 라인들(WL, 도 50 참조)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(WL, 도 50 참조)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드 라인들(WL, 도 50 참조)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 입출력 패드(2210, 도 51 참조)를 더 포함할 수 있다.
도 52의 반도체 칩들(2200) 및 도 53의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 52의 반도체 칩들(2200) 및 도 53의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101, 801: 액티브 영역
102, 103, 106, 107, 802, 803, 806, 807: 제1 내지 제8 불순물 영역
110, 810: 소자 분리 패턴
122, 126, 822, 826: 제1 내지 제4 하부 게이트 절연 패턴
132, 136, 832, 836: 제1 내지 제4 하부 게이트 전극
142, 146, 842, 846: 제1 내지 제4 하부 게이트 구조물
150, 170, 340, 350, 480, 650, 670, 690, 710, 730, 760, 850, 870, 930, 950: 제1 내지 제15 층간 절연막
162, 163, 164, 168, 169: 제1 내지 제5 하부 콘택 플러그
182, 183, 184, 188, 189, 202, 206, 222, 226, 882, 883, 884, 888, 889, 902, 906, 922, 926: 제1 내지 제18 하부 배선
192, 196, 212, 216, 제1 내지 제8 하부 비아
240: CSP 250: 매립막
260, 270, 280, 320: 제1 내지 제4 희생막
290, 550, 555: 제1 내지 제3 희생막 구조물
300, 560: 제1, 제2 지지막 245, 302: 제1, 제2 개구
310: 절연막
315, 317, 327: 제1 내지 제3 절연 패턴
325, 545: 제4 및 제6 희생 패턴
330, 470, 620, 625: 제1 내지 제4 분리 패턴
360: 채널 홀 372, 615: 제1, 제2 블로킹 패턴
382: 전하 저장 패턴 392: 터널 절연 패턴
402: 전하 저장 구조물 412: 채널
442: 충전 패턴 452: 캐핑 패턴
462: 메모리 채널 구조물 490, 495, 570, 575: 제4 내지 제7 개구
500, 535: 제1, 제3 스페이서 510: 채널 연결 패턴
525: 제2 식각 저지 패턴
580: 보호막 600: 절연 패턴 구조물
610: 제2 블로킹 막
632, 634, 636, 638, 639: 제1 내지 제5 상부 콘택 플러그
662, 664, 669: 제1 내지 제3 상부 비아
665, 666, 668, 702, 704, 709: 제5 내지 제10 상부 비아
682, 684, 689: 제1 내지 제3 상부 배선
685, 686, 688, 722, 724, 729, 728, 725, 726, 772, 774, 776, 779, 970: 제5 내지 제18 상부 배선
705, 706, 708, 742, 744, 745, 746, 749, 980: 제12 내지 제20 상부 비아
780: 제1 반도체 패턴
752, 754, 756: 제1 내지 제3 게이트 전극
800: 하부 기판
940, 945, 960, 965: 제1 내지 제4 접합 패턴
862, 863, 864, 868, 869: 제7 내지 제11 하부 콘택 플러그

Claims (20)

  1. 기판 상에 형성된 CSL 드라이버;
    상기 CSL 드라이버 상에 형성된 공통 소스 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물;
    상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 CSP를 관통하되 이와 접촉하지 않으며, 상기 제1 상부 배선 구조물 및 상기 CSL 드라이버에 전기적으로 연결된 제1 관통 비아; 및
    상기 CSP의 상면에 접촉하되, 상기 CSL 드라이버 회로에는 전기적으로 연결되지 않는 더미 배선 구조물을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 더미 배선 구조물은
    상기 CSP의 상면에 접촉하며 상기 제1 방향으로 연장된 제1 상부 콘택 플러그;
    상기 제1 상부 콘택 플러그의 상면에 접촉하는 제1 상부 비아; 및
    상기 제1 상부 비아의 상면에 접촉하는 제1 상부 배선을 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 더미 배선 구조물은
    상기 제1 상부 배선의 상면에 접촉하는 제2 상부 비아; 및
    상기 제2 상부 비아의 상면에 접촉하는 제2 상부 배선을 더 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 더미 배선 구조물은
    상기 제2 상부 배선의 상면에 접촉하는 제3 상부 비아; 및
    상기 제3 상부 비아의 상면에 접촉하는 제3 상부 배선을 더 포함하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 상부 배선 구조물은
    상기 CSP의 상면에 접촉하며 상기 제1 방향으로 연장된 제2 상부 콘택 플러그;
    상기 제2 상부 콘택 플러그의 상면에 접촉하는 제4 상부 비아;
    상기 제4 상부 비아의 상면에 접촉하는 제4 상부 배선;
    상기 제4 상부 배선의 상면에 접촉하는 제5 상부 비아;
    상기 제5 상부 비아의 상면에 접촉하는 제5 상부 배선;
    상기 제5 상부 배선의 상면에 접촉하는 제6 상부 비아; 및
    상기 제6 상부 비아의 상면에 접촉하는 제6 상부 배선을 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 제4, 제5 및 제6 상부 배선들은 상기 제1, 제2 및 제3 상부 배선들과 각각 동일한 높이에 형성되되 이들과 연결되지 않는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 상부 배선 구조물은
    상기 CSP의 상면에 접촉하며 상기 제1 방향으로 연장된 제1 상부 콘택 플러그;
    상기 제1 상부 콘택 플러그의 상면에 접촉하는 제1 상부 비아;
    상기 제1 상부 비아의 상면에 접촉하는 제1 상부 배선;
    상기 제1 상부 배선의 상면에 접촉하는 제2 상부 비아;
    상기 제2 상부 비아의 상면에 접촉하는 제2 상부 배선;
    상기 제2 상부 배선의 상면에 접촉하는 제3 상부 비아; 및
    상기 제3 상부 비아의 상면에 접촉하는 제3 상부 배선을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1 관통 비아의 상면에 접촉하며 상기 제1 상부 배선 구조물에 전기적으로 연결된 제2 상부 배선 구조물을 더 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 제2 상부 배선 구조물은
    상기 제1 관통 비아의 상면에 접촉하는 제4 상부 비아;
    상기 제4 상부 비아의 상면에 접촉하는 제4 상부 배선;
    상기 제4 상부 배선의 상면에 접촉하는 제5 상부 비아;
    상기 제5 상부 비아의 상면에 접촉하는 제5 상부 배선;
    상기 제5 상부 배선의 상면에 접촉하는 제6 상부 비아; 및
    상기 제6 상부 비아의 상면에 접촉하는 제6 상부 배선을 포함하는 반도체 장치.
  10. 제9항에 있어서, 상기 제3 및 제6 상부 배선들은 동일한 층에 형성되어 서로 접촉하여 연결된 반도체 장치.
  11. 제1항에 있어서, 상기 제1 상부 배선 구조물은 상기 CSP의 가장자리에 형성된 반도체 장치.
  12. 제11항에 있어서, 상기 제1 상부 배선 구조물은 상기 CSP 상에서 서로 이격되도록 복수 개로 형성된 반도체 장치.
  13. 제12항에 있어서, 상기 더미 배선 구조물은 상기 CSP 상에서 상기 복수의 제1 상부 배선 구조물들 사이에 형성된 반도체 장치.
  14. 제1항에 있어서, 상기 CSP와 동일한 층에 형성되어 이를 관통하며 절연 물질을 포함하는 매립막을 더 구비하며,
    상기 제1 관통 비아는 상기 매립막을 관통하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1 상부 배선 구조물은 상기 매립막에 인접한 상기 CSP 부분 상에 형성된 반도체 장치.
  16. 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물;
    상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물;
    상기 CSP의 상면에 접촉하며 상기 제1 상부 배선 구조물과 이격된 제2 상부 배선 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 CSP를 관통하되 이와 접촉하지 않으며, 상기 하부 회로 패턴에 전기적으로 연결된 관통 비아; 및
    상기 관통 비아의 상면에 접촉하는 제3 상부 배선 구조물을 포함하며,
    상기 제1 상부 배선 구조물은 상기 제3 상부 배선 구조물과 연결되고,
    상기 제2 상부 배선 구조물은 상기 제3 상부 배선 구조물과 연결되지 않으며, 이에 따라 상기 하부 회로 패턴으로부터 전기적 신호를 인가받지 않는 반도체 장치.
  17. 제16항에 있어서, 상기 제1 상부 배선 구조물은
    상기 CSP의 상면에 접촉하며 상기 제1 방향으로 연장된 제1 상부 콘택 플러그;
    상기 제1 상부 콘택 플러그의 상면에 접촉하는 제1 상부 비아;
    상기 제1 상부 비아의 상면에 접촉하는 제1 상부 배선;
    상기 제1 상부 배선의 상면에 접촉하는 제2 상부 비아;
    상기 제2 상부 비아의 상면에 접촉하는 제2 상부 배선;
    상기 제2 상부 배선의 상면에 접촉하는 제3 상부 비아; 및
    상기 제3 상부 비아의 상면에 접촉하는 제3 상부 배선을 포함하는 반도체 장치.
  18. 제17항에 있어서, 상기 제2 상부 배선 구조물은
    상기 CSP의 상면에 접촉하며 상기 제1 방향으로 연장된 제2 상부 콘택 플러그;
    상기 제2 상부 콘택 플러그의 상면에 접촉하는 제4 상부 비아; 및
    상기 제4 상부 비아의 상면에 접촉하는 제4 상부 배선을 포함하는 반도체 장치.
  19. 제18항에 있어서, 상기 제2 상부 배선 구조물은
    상기 제4 상부 배선의 상면에 접촉하는 제5 상부 비아; 및
    상기 제5 상부 비아의 상면에 접촉하는 제5 상부 배선을 더 포함하는 반도체 장치.
  20. 기판 상에 형성된 CSL 드라이버;
    상기 기판 상에 형성된 페이지 버퍼;
    상기 CSL 드라이버 및 상기 페이지 버퍼 상에 형성된 공통 소스 플레이트(CSP);
    상기 CSP와 동일한 층에 형성되어 이를 관통하는 매립막;
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결된 메모리 채널 구조물;
    상기 CSP의 상면에 접촉하는 제1 상부 배선 구조물;
    상기 CSP의 상면에 접촉하며 상기 제1 상부 배선 구조물과 이격된 제2 상부 배선 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 매립막을 관통하며, 상기 CSL 드라이버에 전기적으로 연결된 제1 관통 비아;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 매립막을 관통하며, 상기 페이지 버퍼에 전기적으로 연결된 제2 관통 비아;
    상기 게이트 전극 구조물에 전기적으로 연결된 제3 상부 배선 구조물; 및
    상기 메모리 채널 구조물과 상기 제2 관통 비아에 전기적으로 연결된 비트 라인을 포함하며,
    상기 제1 상부 배선 구조물은 상기 제1 관통 비아와 연결되고,
    상기 제2 상부 배선 구조물은 상기 제1 관통 비아와 연결되지 않으며, 이에 따라 상기 CSL 드라이버로부터 전기적 신호를 인가받지 않는 반도체 장치.
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