CN103904080B - 三维存储器结构及其操作方法 - Google Patents

Abstract

本发明公开了一种三维存储器结构及其操作方法，该三维存储器结构包括多个叠层结构垂直形成于衬底上、多个电荷捕捉复合层位于该多个叠层结构外围、多个超薄通道、和一介电层填充于超薄通道外和叠层结构之间。各叠层结构包括相连接的底部栅极，多个栅极和栅极绝缘层交错叠层于底部栅极上方，和两条选择线分隔地位于栅极的上方且独立控制，该多个选择线之间、选择线和栅极之间以及选择线的顶部是以栅极绝缘层绝缘。超薄通道位于电荷捕捉复合层外侧和衬里式地位于叠层结构之间，相邻叠层结构的相对侧面的每两超薄通道构成一超薄U形通道。两相邻叠层结构间有一字线选择器区域包括多个超薄U形通道和一对字线选择器位于超薄U形通道两侧以控制该多个超薄U形通道。

Description

三维存储器结构及其操作方法

技术领域

本发明的实施例是有关于三维存储器结构及其操作方法，且特别是有关于一种单栅极式的三维存储器结构及其操作方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。

在提出的一些三维存储器结构中，除了有单栅极(Single-Gate)的存储单元，还包括了双栅极(double gate)的存储单元，和环绕式栅极(surroundinggate)的存储单元等等，使元件的开关速度与电流趋动都得以提升。然而，在追求尺寸微缩的电子世代，存储单元中的电荷捕捉复合层(如ONO复合层)占的空间越多，缩小存储单元尺寸时的考虑和困难就越多，对存储单元缩小越不利。因此，比起单栅极存储单元，双栅极和环绕式栅极存储单元中其电荷捕捉复合层(如ONO复合层)占较大空间会限制存储单元尺寸微缩的能力。再者，对非易失性存储器元件而言，电荷捕捉复合层本身就不容易缩小，若其厚度减至太薄，电荷保存能力(Charge retention)会有问题。因此缩小存储单元尺寸时仍须使电荷捕捉复合层具有足以良好保存电荷的厚度。另外，缩小存储单元尺寸不仅只是考虑电荷捕捉复合层，整体上需搭配考虑其他元件的设计规则也多，双栅极和环绕式栅极存储单元的元件设计复杂度较高也限制了三维存储器尺寸微缩的发展，若要使其兼具小尺寸和良好的各种电子特性，其高度的设计困难度势必耗费许多时间和大幅增加制造成本。

据此，相关设计者无不期望可以构建出一三维存储器结构，不但具有许多叠层平面而达到更高的储存容量，更具有小尺寸和优异的电子特性(如具有良好的数据保存可靠性)，使缩小的存储器结构仍然可以被稳定和快速的如进行擦除和编程等操作。再者，也希望能透过不过度复杂的步骤和低制造成本，就能制造出此三维存储器结构。

发明内容

本发明有关于一种三维存储器结构，并对于此结构提出一相关操作方法。本发明的实施例为一种单栅极式的三维存储器结构，其特殊的设计不但具备优异的电子特性和具有尺寸微缩的发展潜力，操作时亦可减少字线之间的干扰。

根据本发明的一实施例，提出一种三维存储器结构(3D memorystructure)，包括多个叠层结构，垂直形成于一衬底上，各叠层结构包括一底部栅极(bottom gate)，该多个叠层结构的底部栅极相互连接，多个栅极(gate)(作为字线)和多个栅极绝缘层(gateinsulator)交错叠层于底部栅极上方，和两条选择线(selection lines)分隔地位于栅极的上方且独立控制，该多个选择线之间、选择线和栅极之间以及选择线的顶部是以栅极绝缘层绝缘；三维存储器结构还包括多个电荷捕捉复合层(charge trapping multilayers)位于该多个叠层结构外围并延伸至底部栅极上，多个超薄通道(ultra-thinchannels)，位于电荷捕捉复合层外侧和衬里式地位于叠层结构之间(linedbetween the stackedstructures)，和一介电层填充于超薄通道外和叠层结构之间。

根据本发明的又一实施例，提出一种三维存储器结构，包括第一指状叠层件和第二指状叠层件是垂直形成于衬底上，且第一、第二指状叠层件是相对(对向)交错设置，第一指状叠层件至少包括第一叠层结构和第二叠层结构于xy平面上朝-x方向延伸，第二指状叠层件至少包括第三叠层结构和第四叠层结构于xy平面上朝+x方向延伸，第三叠层结构延伸于第一叠层结构和第二叠层结构之间，第二叠层结构延伸于第三叠层结构和第四叠层结构之间，第一至第四叠层结构中的各叠层结构沿着z方向包括一底部栅极、多个栅极和多个栅极绝缘层交错叠层于底部栅极上方、和两选择线独立地位于该多个栅极的上方，其中第一至第四叠层结构的该多个底部栅极相互连接。三维存储器结构还包括第一电荷捕捉复合层和第二电荷捕捉复合层，分别形成于该第一指状叠层件和该第二指状叠层件的外围，并沿着z方向延伸至该第一至该第四叠层结构两相邻叠层结构之间的该多个底部栅极上。三维存储器结构还包括多个超薄通道，相互间隔地位于第一和第二电荷捕捉复合层外侧并向下延伸，位于第一至第四叠层结构的相邻该多个叠层结构的相对侧面的每两个超薄通道构成一超薄U形通道。三维存储器结构还包括多条字线选择器(Word line selectors)，分别设置于第一至第四叠层结构的各叠层结构的尾端两侧并分别连接第一和第二电荷捕捉复合层。三维存储器结构还包括一介电层，填充于超薄通道和字线选择器之外和第一和第二指状叠层件之间。其中，三维存储器结构具有多个存储单元(unit cells)，各存储单元包括一电荷捕捉复合层和单一栅极。

根据本发明的一应用例，提出一种芯片，包括多个如上述又一实施例中所述的三维存储器结构排成至少一列，且该多个三维存储器结构之间是独立操作。

根据本发明的一实施例，提出一种操作方法。首先，提供一三维存储器结构，包括多个叠层结构形成于衬底上，各叠层结构包括相连通的底部栅极，多条字线和多个绝缘层垂直交错地叠层于底部栅极上方，和两条选择线独立分隔地位于该多条字线上方，其中相邻两叠层结构各具有一串行选择线SSL和一接地选择线GSL；多个电荷捕捉复合层位于叠层结构外围并延伸至底部栅极上；多个超薄U形通道(ultra-thin U-shaped channels)位于电荷捕捉复合层外侧和衬里式地位于叠层结构之间，两相邻叠层结构间有一字线选择器区域对应包括数个超薄U形通道和一对字线选择器，其中该对字线选择器对应该多个超薄U形通道的前后两侧以控制该多个超薄U形通道；和多条位线设置于选择线上方和垂直于字线。关闭欲编程的字线选择器区域，开启欲编程WLS区域之外的其他所有非编程WLS区域，其中通过开启或关闭选择的该对字线选择器，以开启或关闭对应的字线选择器区域内的该多个U形超薄通道。开启非编程WLS区域的串行选择线和关闭其接地选择线GSL，以及令非编程WLS区域的所有位线荷电至初始偏压(如Vcc-Vt)，之后关闭非编程WLS区域的串行选择线SSL。通过对应的该多个对字线选择器，关闭非编程WLS区域和开启欲编程WLS区域。令欲编程WLS区域的所有位线荷电至初始偏压。于欲编程WLS区域中，令选择的一或多条位线释放电荷，施加高电压于所选择的字线和施加通道电压(Vpass)于未选择的字线，此时未选择的位线是自我升压(self-boosting)。之后对选择的一或多个位进行编程。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A为依照本发明实施例的一三维存储器结构的上视图。

图1B为依图1A的剖面线1B-1B所绘示的三维存储器结构的剖面示意图。

图2A为图1A的三维存储器结构的标示存储单元(unit cells)的示意图。

图2B为依图2A的剖面线2B-2B所绘示的三维存储器结构的剖面示意图。

图3A为图1A的三维存储器结构具遮蔽层的示意图。

图3B为依图3A的剖面线3B-3B所绘示的三维存储器结构的剖面示意图。

图4A是如图1A的三维存储器结构具字线选择器的示意图。

图4B为依图4A的剖面线4B-4B所绘示的剖面示意图。

图5A为图4A的三维存储器结构的示意图。

图5B和图5C分别为图5A中沿剖面线5B-5B和5C-5C所绘示的剖面简示图。

图6A是如图1A的三维存储器结构具有层接点的示意图。

图6B为依图6A中剖面线6B-6B所绘示的剖面示意图。

图6C为依图6A中剖面线6C-6C所绘示的剖面示意图。

图7A是如图1A的三维存储器结构具有位线的示意图。

图7B为依图7A中沿位线方向的剖面示意图。

图8A是如图1A的三维存储器结构具有接地线的示意图。

图8B是同图7A中剖面方向的示意图。

图9A即结合图7A位线和图8A接地线的上视图。

图9B即结合图7B位线和图8B接地线的剖面示意图。

图10A为本发明一实施例的三维存储器结构的剖面示意图。

图10B为图10A的三维存储器结构的电容示意图。

图11A为本发明另一实施例的三维存储器结构的剖面示意图。

图11B为图11A的三维存储器结构的电容示意图。

图12为应用本发明实施例的三维存储器结构的一种芯片结构的上视图。

图13为应用本发明实施例的三维存储器结构的另一种芯片结构的上视图。

图14为应用本发明实施例的三维存储器结构的再一种芯片结构的上视图。

图15为如图4A所示的三维存储器结构的2D平面图。

图16A至图16C为如图15所示的三维存储器结构的一种操作方法平面示意图。

【主要元件符号说明】

10：衬底

11：第一叠层结构

12：第二叠层结构

13：第三叠层结构

14：第四叠层结构

F1：第一指状叠层件

F2：第二指状叠层件

15：底部栅极(UBG)

11G/12G/13G/14G：栅极

112/122/132/142：栅极绝缘层

114/124/134/144、115/125/135/145：选择线

16：电荷捕捉复合层

170、171、171’、172、172’、173、173’、174超薄通道

171+171、172+172′、173+173′：超薄U形通道

180、181、181′、182、182′、183、183′、184：字线选择器(Word lineselectors，WLS)

19：介电层

21：遮蔽层

22：接地接点

24：高浓度掺杂的多晶硅部份

30：U形区域

SSL：串行选择线

GSL：接地选择线

Lch：字线的通道长度

Wch：字线的通道宽度

LWLS：字线选择器的通道长度

Tch：通道厚度

WLS-1、WLS-2、WLS-3：字线选择器区域

11P/12P：低浓度掺杂或无掺杂的多晶硅部份

Layer1-Layer4：存储层

L1/L2/L3/L4、R1/R2/R3/R4、L_Top/R_Top/L_Bottom/R_Bottom：层接线

W1/W2/W3/W4/W5/W6/W7/W8：字线

BL1、BL2、BL3、BL4、...BLn：位线

BLc：位接触点

GND-1：第一接地线

GND-2：第二接地线

具体实施方式

在本发明内容的实施例中，是提出一种三维存储器结构，其存储单元主要包括单栅极和单侧的电荷捕捉复合层。本发明内容中，亦举例说明此三维存储器结构的相关操作方法，但本发明并不以该多个操作步骤为限制。相较于双栅极和环绕式栅极的三维存储器，实施例的单栅极式三维存储器结构通过其特殊的设计不但仍具高储存容量，更具有小尺寸和优异的电子特性(如具有良好的数据保存可靠性)，且操作时又可减少字线之间的干扰，对三维存储器的尺寸微缩的发展实为一大突破。

以下是提出相关实施例，以详细说明本发明所提出的三维存储器结构及其操作方法。然而实施例中的叙述，如细部构建、操作步骤和材料应用等等，仅为举例说明的用，并非对本发明欲保护的范围做限缩。

<三维存储器结构>

请同时参照图1A和图1B。图1A为依照本发明实施例的一三维存储器结构的上视图。图1B为依图1A的剖面线1B-1B所绘示的三维存储器结构的剖面示意图。其中，图1A和图1B例如分别呈现一xy平面和一zy平面。

实施例中，三维存储器结构具有多个叠层结构11-14，垂直(如沿着z方向)形成于一衬底10，衬底10例如是具有氧化硅层的绝缘基板。如图1A所示，三维存储器结构例如是(但不限制)包括两相对(对向)交错设置的一第一指状叠层件F1和一第二指状叠层件F2。第一指状叠层件F1至少包括一第一叠层结构11和一第二叠层结构12，两者例如是在xy平面上朝-x方向延伸；第二指状叠层件F2至少包括一第三叠层结构13和一第四叠层结构14，两者例如是于xy平面上朝+x方向延伸，第三叠层结构13延伸于第一叠层结构11和第二叠层结构12之间，第二叠层结构12延伸于第三叠层结构13和第四叠层结构14之间。

如图1B所示，第一至第四叠层结构11-14中，每个叠层结构沿着z方向自底层往顶层依序包括一底部栅极(bottom gate)15、多个栅极(gate)11G/12G/13G/14G和多个栅极绝缘层(gate insulator)112/122/132/142交错叠层于底部栅极15上方、和两选择线(selection lines)114/124/134/144和115/125/135/145独立地位于栅极11G/12G/13G/14G的上方。其中各叠层结构的底部栅极15相互连接，形成例如是一U形底部栅极15(U-shapedbottom gate，UBG)，以作为一通道栅极(pass gate)。栅极11G/12G/13G/14G为三维存储器结构的字线。以第一叠层结构11为例，两选择线114和115是分隔地和独立控制地位于栅极11G的上方，且选择线114和选择线115之间、选择线和栅极11G之间以及选择线114和115的顶部是以一绝缘层(例如同栅极绝缘层112的材料，如SiO2)绝缘。实施例中，栅极和选择线是由导电材料制成，例如是重掺杂的多晶硅，选择线该层的厚度不限制地例如是大于各栅极层的厚度。

实施例的三维存储器结构更包括电荷捕捉复合层(chargetrappingmultilayers)16，位于叠层结构11-14外围并延伸至底部栅极15上。如图1A所示，电荷捕捉复合层16分别形成于第一指状叠层件F1和第二指状叠层件F2的外围，并如图1B所示沿着z方向延伸至第一至第四叠层结构11-14两相邻叠层结构之间的底部栅极15上。电荷捕捉复合层16在两相邻叠层结构之间例如是呈一U形剖面(图1B)。电荷捕捉复合层16例如是ONO复合层或ONONO复合层或BE-SONOS复合层，在此不多作限制。

实施例的三维存储器结构更包括多个超薄通道(ultra-thin channels)170、171、171′、172、172′、173、173′和174，位于电荷捕捉复合层16外侧和衬里式地位于该多个叠层结构之间(lined between the stacked structures)。如图1A所示，该多个超薄通道在各叠层结构处中，如x方向上相同y位置的多个超薄通道(170或171或171′或172...或174)，是相隔一间距设置。如图1B所示，该多个超薄通道是于电荷捕捉复合层16外侧并向下延伸，两相邻叠层结构的相对侧面的两个超薄通道构成一超薄U形通道；如第一叠层结构11和第三叠层结构13之间的超薄通道171、171′构成一超薄U形通道，第三叠层结构13和第二叠层结构12之间的超薄通道172、172′构成一超薄U形通道，第二叠层结构12和第四叠层结构14之间的超薄通道173、173′构成一超薄U形通道。一实施例中，电流在超薄U形通道中的流动方向如箭号所示。

实施例中，各叠层结构中的两条选择线为两条串行选择线(stringselectionline，SSL)或是两条接地选择线(ground selection line，GSL)，且两相邻叠层结构间的电荷捕捉复合层16分别与一条SSL和一条GSL对应连接。图1B中，第一叠层结构11的选择线114、115和第二叠层结构12的选择线124、125例如是接地选择线GSL，则第三叠层结构13的选择线134、135和第四叠层结构14的选择线144、145是串行选择线SSL。而相邻的第一叠层结构11和第三叠层结构13，其电荷捕捉复合层16(超薄通道171和171′旁)分别与一条接地选择线GSL(115)和一条串行选择线SSL(134)对应连接；同样的，相邻的第三叠层结构13和第二叠层结构12，其电荷捕捉复合层16(超薄通道172和172′旁)分别与一条串行选择线SSL(135)和一条接地选择线GSL(124)对应连接；相邻的第二叠层结构12和第四叠层结构14，其电荷捕捉复合层(超薄通道173和173′旁)分别与一条接地选择线GSL(125)和一条串行选择线SSL(144)对应连接。相邻的一条串行选择线SSL和一条接地选择线GSL可作为对应超薄U形通道的一组开关。例如相邻的接地选择线GSL(115)和串行选择线SSL(134)可用以选择打开第一叠层结构11和第三叠层结构13之间的超薄U形通道(171+171′)；相邻的串行选择线SSL(135)和接地选择线GSL(124)可用以选择第三叠层结构13和第二叠层结构12之间的超薄U形通道(172+172′)；相邻的接地选择线GSL(155)和串行选择线SSL(144)可用以选择第二叠层结构12和第四叠层结构14之间的超薄U形通道(173+173′)。

实施例中，各栅极11G/12G/13G/14G的厚度为一通道长度(channellength)Lch如图1B标示，通道宽度(channel width)Wch如图1A标示。一实施例中，超薄通道170/171/171′/172/172′/173/173′/174的厚度Tch(图1B)例如约为1/4的通道长度Lch。一实施例中，1/10通道长度Lch＜通道厚度Tch＜1/2通道长度Lch；各栅极的通道长度Lch是于范围一实施例中，各超薄通道的通道厚度Tch不限制地例如约为

请同时参照图2A和图2B。图2A为图1A的三维存储器结构的标示存储单元(unitcells)的示意图。图2B为依图2A的剖面线2B-2B所绘示的三维存储器结构的剖面示意图。其中，图2A、图2B中方框虚线是标示一存储单元(unit cell)。图2A、图2B中和图1A、图1B相同的元件是沿用相同标号，且在此不再重复叙述。实施例中，位于字线(即栅极)和通道之间的电荷捕捉复合层16即为存储元件(memory element)。实施例中，在y方向上(位线方向)，各存储单元只有一个电荷捕捉复合层和单一栅极。如图1B、图2B所示的实施例中，两相邻存储单元是共享(share)一栅极(11G/12G/13G/14G)。相较于双栅极和环绕式栅极的存储单元，实施例所提出的单栅极存储单元的三维存储器结构具有更佳的尺寸微缩能力，且微缩时电荷捕捉复合层16仍可维持在足以良好保存电荷(Charge retention)的厚度，以稳定地保存数据。因此实施例的三维存储器结构不但可达到缩小尺寸和兼具良好电子特性的优点，其化繁为简的整体设计使工艺简单，不会大幅增加制造成本。另外，相较于垂直栅极式(finger VG)三维存储器，实施例所提出的三维存储器结构在相同工艺条件限制下是2倍的存储器密度。

再者，如图1A、图2A所示，实施例的三维存储器结构更包括一介电层19，填充超薄通道外和叠层结构之间。例如填充于第一至第四叠层结构11-14的各叠层结构之间，和超薄通道170、171、171′、172、172′、173、173′与174之外。

一实施例的三维存储器结构中，可视实际应用状况，而决定是否于介电层19中更形成一遮蔽层(shielding layer)。请同时参照图3A和图3B。图3A为图1A的三维存储器结构具遮蔽层的示意图。图3B为依图3A的剖面线3B-3B所绘示的三维存储器结构的剖面示意图。图3A、图3B中和第1A、1B图相同的元件是沿用相同标号，且在此不再重复叙述。如图3A、图3B所示，介电层19中更包括一遮蔽层21，延伸于相邻两叠层结构间的该多个超薄通道之间，以降低相邻两叠层结构间的电荷捕捉复合层之间的干扰。遮蔽层21例如是一U形通道遮蔽层(U-shaped channel shieldinglayer)，连续地蜿蜒于相邻两叠层结构的超薄通道之间。再者，遮蔽层21亦可包括一接地接点(ground contact)22；遮蔽层21例如是由导电材料制成，例如是导电的多晶硅。实际应用时，可依三维存储器结构电性表现作评估，亦可省略遮蔽层21的制作。没有遮蔽层21整体结构(在y方向上)的尺寸可以更缩小。

再者，如图1A、图2A所示，实施例的三维存储器结构更包括多条字线选择器(Wordline selectors，WLS)180、181、181′、182、182′、183、183′和184，分别设置于第一至第四叠层结构的各叠层结构的尾端的两侧，并分别连接电荷捕捉复合层16。请同时参照图4A和图4B。图4A是如图1A的三维存储器结构具字线选择器的示意图。图4B为依图4A的剖面线4B-4B所绘示的剖面示意图。图4A、图4B中和图1A、图1B相同或类似的元件是沿用相同或类似的标号，且在此不再重复叙述。实施例中，如图4A、图4B所示的字线选择器180、181、181′、182、182′、183、183′和184为多个单侧岛状字线选择器(single side island WL selector)，每一个单侧岛状字线选择器是形成于各叠层结构尾端的一侧，并向下延伸至该叠层结构的底部的绝缘层，且单侧岛状字线选择器的一顶部可(但不限制地)耦接至对应的电荷捕捉复合层16。

请参照图4A，实施例中于相邻两叠层结构间的多个超薄U形通道例如是于xy平面上排列成m列×n行的一矩阵(如图4A中字线选择器区域WLS-1-WLS-3区域共横向的3列和直向的4行)。而位于同一列(row)的超薄U形通道的前后方是分别设置有一对(pair)字线选择器，操作三维存储器结构时，是选择成对的字线选择器。如WLS-1区域中具有一对字线选择器181和181′，WLS-2区域中具有一对字线选择器182和182′，WLS3区域中具有一对字线选择器183和183′。操作三维存储器结构是通过选择该对字线选择器来选择该区的字线，例如若选择字线选择器182和182′，则表示选择到WLS-2区域中的四个超薄U形通道。自译码器(decorder)传送过来的信2号欲传送到WLS-2区域中的超薄U形通道，则选择和开启字线选择器182和182′。相较于传统如垂直栅极式(finger VG)三维存储器其许多字线连接在一起，实施例所提出的三维存储器结构，由于有字线选择器的设置，其分区选择方式可以大幅降低字线之间的干扰，仅两相邻存储单元所共享的同一栅极线/字线会相互干扰。

如图4B所示，字线选择器180、181、182′、183所设置的第一和第二叠层结构11-12的尾端，为使字线选择器180、181、182′、183可关闭，其绝缘层112/122之间对应字线选择器的多晶硅部份(11P/12P)必须是低掺杂或无掺杂。另外，一实施例中，字线选择器例如是由一厚氧化层所制成，氧化层厚度例如是大于字线选择器的通道长度(channellength)LWLS例如是大于1μm，以适用于高压操作。实施例中，于电荷捕捉复合层16外侧至字线选择器之间例如是一介电材料，可相同于介电层19的材料(例如是SiO2或其他材料)。一实施例中，字线选择器例如是单栅极设计(singlegate design)的一晶体管，如NMOS晶体管或PMOS晶体管，视设计需求而定。本发明并不以该多个数值或构造为限制。

请参照图5A-图5C，图5A为图4A的三维存储器结构的示意图，图5B和图5C分别为图5A中沿剖面线5B-5B和5C-5C所绘示的剖面简示图。图5A中，两条剖面线5B-5B对应第一叠层结构11处并分别偏向选择器180和181，从图5B可看出前端的多晶硅部份是高浓度掺杂以作为字线(栅极11G)和选择线114/115的区域，而对应字线选择器180、181的多晶硅部份是低浓度掺杂或无掺杂，而后端的的多晶硅部份24亦是高浓度掺杂而为层接点区域(layercontact area)(如后述)。图5A中，剖面线5C-5C是位于选择器180和181之间并对应第一叠层结构11中央处，因此图5C则没有出现对应选择线114/115的该多晶硅层(实施例中选择线114和115是断开一间距，如图1B所示)，其余部份同图5B。

再者，实施例的三维存储器结构更包括多条层接线(layer contact lines)分别形成于第一指状叠层件F1和一第二指状叠层件F2的一侧，层接在线有多个层接点(layercontacts)，分别与底部栅极、栅极和选择线的各层耦接，信号可透过该多个层接点传送至对应的各层。请同时参照图6A和图6B。图6A是如图1A的三维存储器结构具有层接点的示意图。图6B为依图6A中剖面线6B-6B所绘示的剖面示意图。图6A、图6B中和图1A、图1B相同或类似的元件是沿用相同或类似的标号，且在此不再重复叙述。若三维存储器结构具有N层存储层，则形成2N+4个层接点。以实施例具有四层存储层Layer1-Layer4为例，2N个层接点是指层接线L1/L2/L3/L4和R1/R2/R3/R4上的8个(＝2×4)层接点，4个层接点是指层接线L_Top/R_Top/L_Bottom/R_Bottom上的4个层接点，其中层接线L_Top上的层接点例如是耦接至选串行选择线SSL，层接线R_Top上的层接点例如是耦接至选接地选择线GSL，层接线L_Bottom和R_Bottom上的层接点是耦接至底部栅极(底部栅极为短接)。实施例中，由于有字线选择器(180、181、181′、182、182′、183、183′和184)的设置，该多个层接线可以是平行位线、垂直字线的方向设置。

图6C为依图6A中剖面线6C-6C所绘示的剖面示意图。请同时参照图6A和图6C。图6C的元件同图1B，请参考与对照前述说明，在此不再重复叙述。以图6A、图6C中的U形区域(U-shaped block)30为例，超薄U形通道的左右两侧分别有W1/W2/W3/W4/W5/W6/W7/W8等字线，顶层有串行选择线SSL和接地选择线GSL，底层有底部栅极15。其中，字线W1/W2/W3/W4的信号分别自层接线L1/L2/L3/L4传送而来，字线W5/W6/W7/W8的信号分别自层接线R1/R2/R3/R4传送而来，串行选择线SSL和接地选择线GSL的信号分别自层接线L_Top和R_Top传送而来，底部栅极15的信号则来自层接线L_Bottom和/或R_Bottom。而字线选择器(WLS)将控制这些信号(底部栅极信号除外)是否可以进入U形区域30。如选择开启字线选择器182和182′，则该多个信号可以进入U形区域30。就上视图(图6A)而言，字线选择器是在层接线/层接点的后方设置(behindthe layer contacts)。实施例中，字线选择器是设置在存储器阵列区域内(inside the memory array)。实施例中，多条字线选择器共享一条层接线(请参考图4A、图6A)。

实施例的三维存储器结构更包括多条位线BL1-BLn与字线垂直(即垂直于该多个栅极的延伸方向)，且各条位线是耦接排列于同一行(column)的各超薄U形通道。该多个位线BL1-BLn被耦接至页缓冲器(page buffer)。请同时参照图7A和图7B。图7A是如图1A的三维存储器结构具有位线的示意图。图7B为依图7A中沿位线方向的剖面示意图。图7A、图7B中和图1A-图1B、图2A-图2B相同元件是沿用相同标号，且在此不再重复叙述。实施例中是以4条位线BL1-BL4垂直字线作说明，为了在减少工艺挑战的情况下达到更高的存储器密度，位线的各个位接触点(bit linecontact)BLc可以是连接2个U形通道(图7B)，以简化工艺，但实际应用时并不以此方式为限。

实施例的三维存储器结构更包括多条接地线耦接至页缓冲器。请同时参照图8A和图8B。图8A是如图1A的三维存储器结构具有接地线的示意图。图8B是同图7A中剖面方向的示意图。图8A、图8B和图1A-图1B、图7A-图7B相同元件是沿用相同标号，且在此不再重复叙述。实施例中，接地线包括第一接地线GND-1和第二接地线GND-2，第一接地线GND-1平行于位线(与栅极的延伸方向垂直)设置，且第一接地线GND-1是电性连接同一行(column)但不同列(row)位置的多个超薄通道。第二接地线GND-2垂直连接第一接地线GND-1，第二接地线GND-2则是电性连接位于同一叠层结构两侧的超薄通道。类似于位接触点，如图8B所示，实施例中第二接地线GND-2的宽度是可覆盖2个U形通道，以简化工艺，但实际应用时并不以此方式为限。图9A即结合图7A位线和图8A接地线的上视图。图9B即结合图7B位线和图8B接地线的剖面示意图。

上述实施例的三维存储器结构和传统三维存储器结构在存储元件排列和功能上有很大的差异。若相较于垂直栅极式(Finger VG)存储器结构，其具有位线叠层层和双栅极式岛状SSL，而实施例的三维存储器结构具有字线叠层层、单栅极存储单元和单侧岛状字线选择器(single side island WLselector)。而实施例的三维存储器结构所设置的单侧岛状字线选择器，是视信号需传递的区域而选择性地开启该区域的该对字线选择器，因此可以大幅降低字线之间的干扰；而实施例也因此可以设计共同的层接线，节省层接线所占的空间。再者，传统三维存储器结构由于所有字线短接在一起，若欲操作某条字线，其他未被选择的字线亦被施以电压，因此所产生的电容为各字线电容的叠加(C＝C1+C2+...Cn)总和。而阻容延迟(RC delay，导线链接在传输时因为电阻与电容产生的延迟效应)对存储器结构也是十分重要的，若电阻电容过高，不仅是造成信号传递的延迟也会产生信号干扰。解决RC-delay最简单直接的方法就是设法降低电阻与电容。实施例的三维存储器结构通过分区设置字线选择器，使得字线电容可以分成几个独立部分，选择到的字线选择器被施以电压，其他未被选择的字线选择器则不需施以电压，不但降低操作时的电容(ex：C＝C1 or C2or...Cn)而降低阻容延迟，节省功耗，也可加速信号传递和降低字线之间信号的干扰。

图10A为本发明一实施例的三维存储器结构的剖面示意图。其各元件请参考图1B及其说明，且在此不再赘述。图10B为图10A的三维存储器结构的电容示意图。由于两相邻存储单元共享(share)一栅极，因此字线选择器如标示WLS1的电容为C1+C2，标示WLS2的电容为C3+C4。然本发明并不以此为限，如工艺能力允许，共享栅极亦可区分开来且电性独立(如SSL和GSL)。图11A为本发明另一实施例的三维存储器结构的剖面示意图。图11B为图11A的三维存储器结构的电容示意图。如图11A所示，在各叠层结构中，各栅极层包括分隔开来且电性独立的两栅极块。

实际应用本发明的三维存储器结构时，可依应用条件所需适当地变化与修饰如上述图1A的结构。

图12为应用本发明实施例的三维存储器结构的一种芯片结构的上视图。相较于图1A，如图12所示的芯片，第一指状叠层件F1和第二指状叠层件F2的四个叠层结构是于x方向上延长，可以形成许多组存储单元，同样设置字线选择器180/181/181′/182/182′/183/183′/184，经选择成对的字线选择器来控制是否选择对应区域内的字线。而多条层接线(layercontact lines)同样如图6A所示形成于第一指状叠层件F1和一第二指状叠层件F2的旁侧。

图13为应用本发明实施例的三维存储器结构的另一种芯片结构的上视图。其中，多个如图1A所示的三维存储器结构是排成至少一列，且各三维存储器结构之间是独立操作。图14为应用本发明实施例的三维存储器结构的再一种芯片结构的上视图。图14和图13不同的是指状叠层件的设置方式。图13中，每个三维存储器结构，其第一和第二指状叠层件都是相同的对向交错设置方式。图14中，相邻的两三维存储器结构中，其两相邻的第一指状叠层件是呈镜像设置，两相邻的第二指状叠层件亦呈镜像设置。图13、图14中，各个独立操作的三维存储器结构具有对应的多条层接线(如图6A所示)，邻接叠层件的层接线可以共享，阵列效率可以更高。虽然如图13所示的构建其阻容延迟是如图12所示结构的阻容延迟的1/5，但需要更多空间设置更多数量的层接线和设置更多的层译码器(layer decorder)。再者，如图12所示的芯片可以设置更高密度的存储单元。因此，实际应用时本发明的三维存储器结构时，可考虑所需要制成芯片的尺寸和电性表现等各项规格而适当地变化与设计。

<三维存储器结构的相关操作方法>

以下是配合相关图式叙述实施例的三维存储器结构的一种操作方法，但本发明并不以该操作方法为限。实施例的三维存储器结构，请参考图1A、图1B、图4A、图6A和图6C及前述相关说明。图15为如图4A所示的三维存储器结构的2D平面图。需注意的是，为清楚显示实施例的三维存储器结构的各元件，是将该多个元件延展开来而成为2D平面图，此平面图并非三维存储器结构的剖面图示。

如图15所示，各字线WL1-WL8是与位线BL1-BLn相互垂直设置。字线WL1-WL4和字线WL5-WL8是分属两叠层结构，其中z方向上字线WL1和WL8同层，字线WL2和WL7同层，字线WL3和WL6同一层，字线WL4和WL5同一层。字线下方有相连接的底部栅极UBG上方有独立的两选择线SSL或GSL。两叠层结构间有第1到第n个超薄U形通道连接选择线SSL、字线WL1-WL4和选择线GSL、字线WL5-WL8。在WLS-1区域中具有一对字线选择器181和181′，WLS-2区域中具有一对字线选择器182和182′，WLS-3区域中具有一对字线选择器183和183′。通过选择该对字线选择器来选择该区的字线，例如若选择字线选择器182和182′，则表示选择到WLS-2区域中的n个超薄U形通道。

图16A至图16C为如图15所示的三维存储器结构的一种操作方法平面示意图。假设若欲编程WLS-2区域中的字线WL5。

首先，开启欲编程字线选择器(WLS)区域之外的其他所有WLS区域，如开启WLS-1和WLS-3区域(施加一高电压Vhigh，如25V)，关闭欲编程WLS-2区域，并施加一通道电压(Vpass，如10V，Vpass＞阈值电压Vt)于WLS-1和WLS-3区域中所有的字线和底部栅极UBG，对接地选择线GSL施加0V(GSL关闭)和对串行选择线SSL施加电源电压Vcc(SSL开启)，对所有的位线BL1-BLn施加电源电压Vcc。接着，关闭WLS-1和WLS-3区域的串行选择线SSL(SSL＝0V)，此时欲编程WLS-2区域外的所有邻近WLS区域的位线都漂移地荷电在Vcc-Vt的偏压，如图16A所示。

接着，关闭WLS-1和WLS-3区域(WLS-1/WLS-3＝0V)，此时所有邻近WLS-1和WLS-3区域的串行选择线SSL都是0V。之后，开启欲编程WLS-2区域(施加一高电压Vhigh，如25V)，对欲编程WLS-2区域中的所有的字线和底部栅极UBG施加一通道电压(Vpass，如10V)，对接地选择线GSL和串行选择线SSL分别施加0V和电源电压Vcc，对所有的位线BL1-BLn施加电源电压Vcc。此时(关闭SSL前)所选择的欲编程WLS-2区域的所有位线都荷电至Vcc-Vt的偏压，如图16B所示。

假设选择的位线是BL2/BL3/BL7。施加0V于选择的位线BL2/BL3/BL7以释放所有选择位线BL2/BL3/BL7的电荷，其余未选择的位线BL1/BL4/BL5/BL6/BL8通道则如前述步骤维持漂移在Vcc-Vt的偏压。对欲编程WLS2区域中所选择的字线(如欲编程WLS-2区域中的字线WL5)施加一高电压(如25V)，其余未选择的字线是施加一通道电压(Vpass，如10V)，如图16C所示。当选择的位线是0V，此时未被选择的该多个位线漂移通道会产生自我升压(self-boosting)至更高的电压。此时欲编程字线WL5和选择位线BL2/BL3/BL7间的压差(25V-0V)大于和未选择位线BL1/BL4/BL5/BL6/BL8间的压差。之后，被选择的位，如欲编程WLS-2区域中字线WL5和位线BL2/BL3/BL7处，可进行编程例如FN穿隧(Fowler-Nordheim Tunneling)编程。由于欲编程WLS-2区域进行编程时WLS-1和WLS-3区域完全关闭，可确保欲编程WLS-2区域不受邻近区域的干扰。

上述编程方法仅为举例说明的用，通常领域知识者当可参考实施例和根据其领域的知识，变化和调整实施例的三维存储器结构的操作步骤，而进行编程、读取和擦除的操作，本发明并不仅限于上述操作方法。而上述电压值亦为举例说明的用，通常领域知识者当参考实施例后，可视进行编程(/读取/擦除)的操作时的实际应用所需，对该多个电压值进行适当的调整。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (7)

1.一种三维存储器结构，包括：

多个叠层结构，垂直形成于一衬底上，该多个叠层结构是在一xy平面上成指状交错排列，每个叠层结构均包括：

一底部栅极，其中该多个叠层结构的多个底部栅极相互连接；

多个栅极和多个栅极绝缘层交错叠层于该底部栅极上方；和

两条选择线分隔地位于该多个栅极上方且独立控制，两条选择线之间、两条选择线和多个栅极之间以及两条选择线的顶部是以栅极绝缘层绝缘；

多个电荷捕捉复合层，位于该多个叠层结构外围并延伸至多个底部栅极上；

多个超薄通道，位于该多个电荷捕捉复合层外侧和衬里式地位于该多个叠层结构之间；和

一介电层，填充于该多个超薄通道外和该多个叠层结构之间。

2.根据权利要求1所述的三维存储器结构，其中每个叠层结构中的两条选择线为两条串行选择线或是两条接地选择线，其中相邻的两个叠层结构间的该多个电荷捕捉复合层分别与一串行选择线和一接地选择线对应连接。

3.根据权利要求1所述的三维存储器结构，其中在相邻的两个叠层结构之间的多个超薄通道向下延伸，而衬里式地形成一超薄U形通道于相邻的两个叠层结构之间。

4.根据权利要求1所述的三维存储器结构，更包括多个层接点，分别与底部栅极、多个栅极和多个选择线电性连接。

5.一种三维存储器结构的操作方法，包括：

提供一三维存储器结构，包括

多个叠层结构形成于一衬底上，该多个叠层结构是在一xy平面上成指状交错排列，每个叠层结构均包括相连通的一底部栅极，多条字线和多个绝缘层垂直交错地叠层于该底部栅极上方，和两条选择线独立分隔地位于该多条字线上方，其中相邻的两个叠层结构各具有一串行选择线和一接地选择线；

多个电荷捕捉复合层位于该多个叠层结构外围并延伸至底部栅极上；

多个超薄U形通道位于该多个电荷捕捉复合层外侧和衬里式地位于该多个叠层结构之间，相邻的两个叠层结构间有一字线选择器区域对应包括该多个超薄U形通道和一对字线选择器，其中这一对字线选择器对应该多个超薄U形通道的前后两侧以控制该多个超薄U形通道；和

多条位线设置于多个选择线上方和垂直于该多条字线；

关闭欲编程的字线选择器区域，开启欲编程字线选择器区域之外的其他所有非编程字线选择器区域，其中通过开启或关闭选择的这一对字线选择器，以开启或关闭对应的字线选择器区域内的多个U形超薄通道；

开启多个非编程字线选择器区域的多个串行选择线和关闭多个接地选择线，以及令该多个非编程字线选择器区域的所有位线荷电至一初始偏压，之后关闭该多个非编程字线选择器区域的多个串行选择线；

通过对应的多对字线选择器，关闭该多个非编程字线选择器区域和开启该欲编程字线选择器区域；

令该欲编程字线选择器区域的所有位线荷电至该初始偏压；

于该欲编程字线选择器区域中，令选择的一或多条位线释放电荷，施加高电压于所选择的字线和施加通道电压于未选择的多条字线，此时未选择的一条或多条位线是自我升压；和

对选择的一或多个位进行编程。

6.根据权利要求5所述的操作方法，其中在开启该多个非编程字线选择器区域的多个串行选择线的步骤中，是施加通道电压于该多个非编程字线选择器区域所有的字线和该多个底部栅极，对该多个接地选择线和该多个串行选择线分别施加0V和电源电压，令该多个非编程字线选择器区域的所有位线荷电至该初始偏压，其中该初始偏压为电源电压和阈值电压的差值。

7.根据权利要求5所述的操作方法，其中在令编程字线选择器区域的所有位线荷电至该初始偏压的步骤中，是施加通道电压于该编程字线选择器区域所有的字线和该多个底部栅极，对多个接地选择线和多个串行选择线分别施加0V和电源电压，令该编程字线选择器区域的所有位线荷电至该初始偏压，其中该初始偏压为电源电压和阈值电压的差值。