KR101759814B1 - 낮은 누설, 낮은 임계 전압, 스플릿 게이트 플래시 셀 동작 - Google Patents

낮은 누설, 낮은 임계 전압, 스플릿 게이트 플래시 셀 동작 Download PDF

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Abstract

기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서, 각각의 메모리 셀은, 사이에 채널 영역(18)을 두는 이격된 제1 영역(16) 및 제2 영역(14), 채널 영역의 제1 부분 위에 배치되는 플로팅 게이트(22), 채널 영역의 제2 부분 위에 배치되는 선택 게이트(20), 플로팅 게이트 위에 배치되는 제어 게이트(26), 및 제1 영역 위에 배치되는 소거 게이트(24)를 포함한다. 상기 방법은, 판독 동작 동안에, 선택되지 않은 소스 라인들(16) 상에 작은 포지티브 전압이 그리고/또는 선택되지 않은 워드 라인들(20) 상에 작은 네거티브 전압을 주어, 서브임계 누설을 억제하고, 이에 의해 판독 성능을 개선하는 것을 포함한다.

Description

낮은 누설, 낮은 임계 전압, 스플릿 게이트 플래시 셀 동작{LOW LEAKAGE, LOW THRESHOLD VOLTAGE, SPLIT-GATE FLASH CELL OPERATION}
관련 출원
본 출원은 2013년 3월 14일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제61/784,912호의 이익을 주장한다.
본 발명은 스플릿 게이트 비휘발성 메모리 셀들의 동작에 관한 것이다.
스플릿 게이트 비휘발성 메모리 셀 디바이스들의 구조, 형성 및 동작은 공지되어 있다. 예를 들어, 미국 특허 제7,927,994호는 스플릿 게이트 비휘발성 메모리 셀 디바이스 및 그의 동작을 기재하고 있고, 모든 목적을 위해 참고로 본 명세서에 포함된다. 이러한 스플릿 게이트 메모리 셀 디바이스는 로우(row)들 및 컬럼(column)들로 배열된 메모리 셀들의 어레이를 포함한다. 도 1은 반도체 기판(12) 상에 형성된 그러한 메모리 셀들의 쌍을 도시한다. 소스 및 드레인 확산 영역들(16/14)이 기판(12)에 형성되어, 그들 사이에서 채널 영역(18)을 정의한다. 각각의 메모리 셀들은 다음과 같은 네 개의 전도성 게이트들을 갖는다: 채널 영역(18)의 제1 부분 위에 배치되면서 그로부터 절연되는 선택 게이트(20), 채널 영역(18)의 제2 부분 및 소스 영역(16)의 일부분 위에 배치되면서 그들로부터 절연되는 플로팅 게이트(22), 소스 영역(16) 위에 배치되면서 그로부터 절연되는 소거 게이트(24), 및 플로팅 게이트(22) 위에 배치되면서 그로부터 절연되는 제어 게이트(26). 바람직하게는, 소거 게이트(24)는 플로팅 게이트(22) 위에 수직으로 배치되는 상측 부분(예컨대, 수직 돌출부)을 가질 수 있다.
메모리 셀들은 어레이로 배열되는데, 그러한 메모리 셀들의 컬럼들은 분리 영역들의 컬럼들에 의해 인터레이싱 방식으로 분리된다. 메모리 셀들의 각각의 컬럼은 단 대 단(end to end)으로 배열된 도 1의 메모리 셀들의 쌍들을 포함하며, 이에 의해 각각의 쌍의 메모리 셀들은 동일한 소스 영역(16)을 공유하고, 인접 쌍들은 동일한 드레인 영역(14)을 공유한다. 전체 로우의 메모리 셀들에 대한 선택 게이트들(20)은 단일 전도성 라인(보통, 워드 라인 WL로 지칭됨)으로서 형성되어, 각각의 워드 라인이 각각의 메모리 셀 컬럼 내의 메모리 셀들 중 하나에 대한 선택 게이트(20)를 형성하게 한다(즉, 각각의 워드 라인이 하나의 로우의 선택 게이트들(20)을 함께 전기적으로 접속시킨다). 유사하게, 제어 게이트들(26)은 메모리 셀들의 로우를 따라서 연장되는(즉, 하나의 로우의 제어 게이트들(26)을 함께 전기적으로 접속시키는) 연속적인 제어 게이트 라인으로서 형성되고, 소거 게이트들(24)도 또한 유사하게 메모리 셀들의 로우를 따라서 연장되는(즉, 하나의 로우의 소거 게이트들(24)을 함께 전기적으로 접속시키는) 연속적인 소거 게이트 라인으로서 형성된다. 소스 영역들(16)도 또한, 로우 방향으로 연장되고 소스 영역들(16)에서 전체 로우의 메모리 셀 쌍들에 대해 작용하는(즉, 하나의 로우의 소스 영역들(16)을 함께 전기적으로 접속시키는) 소스 라인 SL으로서 연속적으로 형성된다. 전도성 비트 라인 접촉부들(72)은 드레인들(14)을 비트 라인(70)에 전기적으로 접속시키고, 이에 의해 각각의 컬럼의 드레인 영역들(14)이 비트 라인(70)에 의해 함께 전기적으로 접속된다. 도 2는 메모리 어레이의 일부분의 개략도를 나타낸다.
개별적인 타깃 메모리 셀은 다양한 전압들을 타깃 메모리 셀에 대한 선택된 라인들(즉, 타깃 메모리 셀과 연관되는 워드 라인(20), 비트 라인(70), 소스 라인(16), 제어 게이트 라인(26), 및 소거 게이트 라인(24))에 인가함으로써 그리고 다양한 전압들을 선택되지 않은 라인들(즉, 타깃 메모리 셀과 연관되지 않은 워드 라인들(20), 비트 라인들(70), 소스 라인들(16), 제어 게이트 라인들(26), 및 소거 게이트 라인들(24))에 인가함으로써 소거, 프로그래밍, 및 판독될 수 있다.
예를 들어, 소거 동작의 경우, 하기의 전압들이 선택된 라인들(선택) 및 선택되지 않은 라인들(비선택)에 인가될 수 있다:
Figure 112015078647642-pct00001
소거 동안, 9 내지 11 볼트의 전압이 소거 게이트(24)에 인가되어, 전자들이 플로팅 게이트(22)로부터 소거 게이트(24)로 터널링하게 한다. -6 내지 -9 볼트 정도의 네거티브 전압이 선택된 제어 게이트(26)에 인가될 수 있다. 그러한 경우, 선택된 소거 게이트(24)에 인가되는 전압은 대략 7 내지 9 볼트로 낮춰질 수 있다. 선택된 소거 게이트 라인(24) 상에서 11.5 볼트의 전압을 사용하고 다른 라인들 전체에는 0 전압을 사용하는 것도 또한 공지되어 있다.
프로그래밍의 경우, 하기의 전압들이 선택된 라인들(선택) 및 선택되지 않은 라인들(비선택)에 인가될 수 있다:
Figure 112015078647642-pct00002
프로그래밍 동안, 타깃 메모리 셀은 효율적인 열 전자 주입을 통해 프로그래밍되는데, 플로팅 게이트 아래의 채널의 부분이 역전된다. 3 내지 6 볼트의 중간 전압이 열 전자들을 생성하도록 선택된 소스 라인 SL에 인가된다. 선택된 제어 게이트(26) 및 소거 게이트(24)는 높은 커플링 비(coupling ratio)를 이용하도록 그리고 플로팅 게이트(22)에 대한 전압 커플링을 최대화하도록 고전압(6 내지 9 볼트)으로 바이어싱된다. 플로팅 게이트에 커플링된 고전압은 FG 채널 역전을 유도하며, 플로팅 게이트(22) 상으로 주입되는 열 전자들을 더 효과적으로 생성하도록 분리 영역에 횡방향 전계를 집중시킨다. 추가로, 전압들은 열 전자를 플로팅 게이트 내로 유인하고 주입 에너지 장벽을 감소시키도록 높은 수직 전계를 제공한다.
프로그래밍 전압들의 하기의 조합을 사용하는 것도 또한 공지되어 있다:
Figure 112015078647642-pct00003
판독의 경우, 하기의 전압들이 선택된 라인들(선택) 및 선택되지 않은 라인들(비선택)에 인가될 수 있다:
Figure 112015078647642-pct00004
판독 동작 동안, 프로그램 동작과 판독 동작 사이의 밸런스에 따라, 선택된 제어 게이트(26) 및 선택된 소거 게이트(24) 상의 전압들이 밸런싱될 수 있는데, 그 이유는 각각이 플로팅 게이트에 커플링되기 때문이다. 따라서, 선택된 제어 게이트(26) 및 선택된 소거 게이트(24)의 각각에 인가되는 전압들은 최적의 윈도우(window)를 달성하는 0 내지 3.7 볼트의 범위에 있는 전압들의 조합일 수 있다. 추가로, 선택된 제어 게이트(26) 상의 전압은 RC 커플링으로 인해 바람직하지 않기 때문에, 선택된 소거 게이트(24) 상의 전압들은 더 빠른 판독 동작을 유발할 수 있다. 판독 동작 시, 선택된 워드 라인 상에 1.2 볼트의 전압을 그리고 선택되지 않은 제어 게이트(26) 상에 2.5 볼트의 전압을 인가하는 것도 또한 공지되어 있다. 판독 동작 동안, 선택 게이트 상의 전압은 선택 게이트(20) 아래의 채널 영역의 부분을 턴온시킨다(전도성이 되게 한다). 플로팅 게이트가 전자들로 프로그래밍되는 경우, 플로팅 게이트 아래의 채널 영역의 부분은 전도성으로 되지 않거나 또는 거의 전도성으로 되지 않을 것이다. 플로팅 게이트가 전자들로 프로그래밍되지 않는 경우, 플로팅 게이트 아래의 채널 영역은 전도성이 될 것이다. 채널 영역의 전도성이 감지되어, 플로팅 게이트가 전자들로 프로그래밍 되었는지 아닌지의 여부를 판정하게 한다.
메모리 셀들이 크기가 감소됨에 따라, 셀 전류는 감소하며, 이는 판독 에러들을 초래할 수 있다. 셀 전류를 증가시키는 한 가지 옵션은 메모리 셀 임계 전압 WLVT를 감소시키는 것이다. 그러나, WLVT를 낮추는 것은 컬럼 누설 전류를 증가시킬 것이며, 이는 프로그래밍 에러들을 야기할 수 있다. 따라서, 메모리 셀 임계 전압 WLVT를 반드시 변화시킬 필요 없이 판독 성능 및 신뢰성을 개선할 필요가 있다.
제1 전도성 타입을 갖는 반도체 재료의 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 개선된 방법으로서,
메모리 셀들 각각은:
기판에 형성되고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 이격된 제1 및 제2 영역들 - 제1 영역과 제2 영역 사이에는 기판의 채널 영역이 배치됨 -,
채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트,
플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및
제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
메모리 디바이스는:
각각이 하나의 로우의 선택 게이트들을 함께 전기적으로 접속시키는 복수의 워드 라인들,
각각이 하나의 컬럼의 제2 영역들을 함께 전기적으로 접속시키는 복수의 비트 라인들,
각각이 하나의 로우의 제1 영역들을 함께 전기적으로 접속시키는 복수의 소스 라인들,
각각이 하나의 로우의 제어 게이트들을 함께 전기적으로 접속시키는 복수의 제어 게이트 라인들, 및
각각이 하나의 로우의 소거 게이트들을 함께 전기적으로 접속시키는 복수의 소거 게이트 라인들을 추가로 포함하고;
메모리 디바이스를 판독하는 방법은:
워드 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 워드 라인에 포지티브 전압을 인가하고, 다른 워드 라인들 전체에 0 전압을 인가하는 단계;
비트 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 비트 라인에 포지티브 전압을 인가하고, 다른 비트 라인들 전체에 0 전압을 인가하는 단계; 및
소스 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 소스 라인에 0 전압을 인가하고, 다른 소스 라인들 전체에 포지티브 전압을 인가하는 단계를 포함한다.
본 발명의 다른 태양에서, 제1 전도성 타입을 갖는 반도체 재료의 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서,
메모리 셀들 각각은:
기판에 형성되고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 이격된 제1 및 제2 영역들 - 제1 영역과 제2 영역 사이에는 기판의 채널 영역이 배치됨 -,
채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트,
플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및
제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
메모리 디바이스는:
각각이 하나의 로우의 선택 게이트들을 함께 전기적으로 접속시키는 복수의 워드 라인들,
각각이 하나의 컬럼의 제2 영역들을 함께 전기적으로 접속시키는 복수의 비트 라인들,
각각이 하나의 로우의 제1 영역들을 함께 전기적으로 접속시키는 복수의 소스 라인들,
각각이 하나의 로우의 제어 게이트들을 함께 전기적으로 접속시키는 복수의 제어 게이트 라인들, 및
각각이 하나의 로우의 소거 게이트들을 함께 전기적으로 접속시키는 복수의 소거 게이트 라인들을 추가로 포함하고;
메모리 디바이스를 판독하는 방법은:
워드 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 워드 라인에 포지티브 전압을 인가하고, 다른 워드 라인들 전체에 네거티브 전압을 인가하는 단계;
비트 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 비트 라인에 포지티브 전압을 인가하고, 다른 비트 라인들 전체에 0 전압을 인가하는 단계; 및
소스 라인들에 0 전압을 인가하는 단계를 포함한다.
본 발명의 또 다른 태양에서, 제1 전도성 타입을 갖는 반도체 재료의 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서,
메모리 셀들 각각은:
기판에 형성되고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 이격된 제1 및 제2 영역들 - 제1 영역과 제2 영역 사이에는 기판의 채널 영역이 배치됨 -,
채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트,
플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및
제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
메모리 디바이스는:
각각이 하나의 로우의 선택 게이트들을 함께 전기적으로 접속시키는 복수의 워드 라인들,
각각이 하나의 컬럼의 제2 영역들을 함께 전기적으로 접속시키는 복수의 비트 라인들,
각각이 하나의 로우의 제1 영역들을 함께 전기적으로 접속시키는 복수의 소스 라인들,
각각이 하나의 로우의 제어 게이트들을 함께 전기적으로 접속시키는 복수의 제어 게이트 라인들, 및
각각이 하나의 로우의 소거 게이트들을 함께 전기적으로 접속시키는 복수의 소거 게이트 라인들을 추가로 포함하고;
메모리 디바이스를 판독하는 방법은:
워드 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 워드 라인에 포지티브 전압을 인가하고, 다른 워드 라인들 전체에 네거티브 전압을 인가하는 단계;
비트 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 비트 라인에 포지티브 전압을 인가하고, 다른 비트 라인들 전체에 0 전압을 인가하는 단계; 및
소스 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 소스 라인에 0 전압을 인가하고, 다른 소스 라인들 전체에 포지티브 전압을 인가하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 본 발명에 적용가능한 통상의 메모리 셀들의 측단면도이다.
도 2는 메모리 어레이의 일부분의 개략도이다.
본 발명은 도 1 및 도 2에 나타낸 유형의 비휘발성 메모리 셀들의 어레이를 판독하는 개선된 기술이다. 판독 동작 동안, 선택되지 않은 소스 라인들 SL 상에 작은 포지티브 전압이 그리고/또는 선택되지 않은 워드 라인들 WL 상에 작은 네거티브 전압을 주는 것은, 서브임계 누설(sub-threshold leakage)을 억압하고, 이에 의해 판독 성능을 개선한다는 것이 발견되었다.
제1 실시예에서, 판독 동작 동안, 판독 동작과 관련하여 전술한 다른 전압들 외에도, 하기에 나타낸 바와 같은 작은 포지티브 전압(예를 들어, ~0.1 V 내지 0.5 V, 예컨대 0.2 V)이 선택되지 않은 소스 라인들(20)에 주어진다:
Figure 112015078647642-pct00005
선택되지 않은 소스 라인들 상의 작은 포지티브 전압은 그들 소스 라인들을 따르는 메모리 셀들에 대한 서브임계 누설을 억제한다. 선택된 소스 라인을 따르는 메모리 셀들의 서브임계 누설만이 판독 동작 동안의 컬럼 누설을 좌우(dominate)한다. 이는 컬럼 누설을 전반적으로 현저히 감소시킬 것인데, 여기서 메모리 셀들 중 대부분은 작은 소스 바이어스로 바이어싱된다. 그러한 컬럼 누설의 감소는 판독 동작 동안의 프로그래밍 에러들을 감소시키거나 제거할 것이다.
이러한 제1 실시예에 대한 예시적이지만 제한적이지 않은 바람직한 전압들은 하기와 같을 수 있다:
Figure 112015078647642-pct00006
제2 실시예에서, 판독 동작 동안, 판독 동작과 관련하여 전술한 다른 전압들 외에도, 하기에 나타낸 바와 같은 작은 네거티브 전압(예를 들어, ~-0.1 V 내지 -0.5 V, 예컨대 -0.2 V)이 선택되지 않은 워드 라인들에 주어진다:
Figure 112015078647642-pct00007
선택되지 않은 워드 라인들 상의 작은 네거티브 전압은 그들 소스 라인들을 따르는 메모리 셀들에 대한 서브임계 누설을 억제한다. 선택된 로우 내의 메모리 셀들의 서브임계 누설만이 판독 동작 동안의 컬럼 누설을 좌우한다. 이는 컬럼 누설을 전체적으로 현저히 감소시킬 것인데, 여기서 선택되지 않은 메모리 셀들 모두는 작은 네거티브 워드 라인 바이어스로 바이어싱된다. 그러한 컬럼 누설의 감소는 판독 동작 동안의 프로그래밍 에러들을 감소시키거나 제거할 것이다.
이러한 제2 실시예에 대한 예시적이지만 제한적이지 않은 바람직한 전압들은 하기와 같을 수 있다:
Figure 112015078647642-pct00008
제3 실시예에서, 제1 실시예의 선택되지 않은 소스 라인들에 대한 낮은 포지티브 전압 및 제2 실시예의 선택되지 않은 워드 라인들에 대한 낮은 네거티브 전압이 하기에 나타낸 바와 같이 판독 동작 동안에 둘 다 적용된다:
Figure 112015078647642-pct00009
최적의 결과들을 달성하는 데 필수적인 이러한 제3 실시예에서의 (선택되지 않은 소스 라인들 및 선택되지 않은 워드 라인들 상의) 이들 두 개의 전압들의 크기는 제1 또는 제2 실시예들에서와 같이 이들 전압들 중 단 하나만이 인가되었을 경우보다 작을 수 있다.
이러한 제3 실시예에 대한 예시적이지만 제한적이지 않은 바람직한 전압들은 하기와 같을 수 있다:
Figure 112015078647642-pct00010
본 발명은 본 명세서에 전술되고 도시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 물질들, 프로세스들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 마지막으로, 물질의 단일 층들이 그러한 또는 유사한 물질들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 물질들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 물질들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 물질들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 물질들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 물질들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 물질들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 제1 전도성 타입을 갖는 반도체 재료의 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서,
    상기 메모리 셀들 각각은:
    상기 기판에 형성되고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 이격된 제1 및 제2 영역들 - 상기 제1 영역과 상기 제2 영역 사이에는 상기 기판의 채널 영역이 배치됨 -,
    상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및
    상기 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
    상기 메모리 디바이스는:
    각각이 하나의 로우의 상기 선택 게이트들을 함께 전기적으로 접속시키는 복수의 워드 라인들,
    각각이 하나의 컬럼의 상기 제2 영역들을 함께 전기적으로 접속시키는 복수의 비트 라인들,
    각각이 하나의 로우의 상기 제1 영역들을 함께 전기적으로 접속시키는 복수의 소스 라인들,
    각각이 하나의 로우의 상기 제어 게이트들을 함께 전기적으로 접속시키는 복수의 제어 게이트 라인들, 및
    각각이 하나의 로우의 상기 소거 게이트들을 함께 전기적으로 접속시키는 복수의 소거 게이트 라인들을 추가로 포함하고;
    상기 메모리 디바이스를 판독하는 방법은:
    상기 워드 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 워드 라인에 포지티브 전압을 인가하고, 다른 워드 라인들 전체에 0 전압을 인가하는 단계;
    상기 비트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 비트 라인에 포지티브 전압을 인가하고, 다른 비트 라인들 전체에 0 전압을 인가하는 단계; 및
    상기 소스 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 소스 라인에 0 전압을 인가하고, 다른 소스 라인들 전체에 포지티브 전압을 인가하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 제어 게이트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 제어 게이트 라인에 0 또는 포지티브 전압을 인가하고, 다른 제어 게이트 라인들 전체에 포지티브 전압을 인가하는 단계; 및
    상기 소거 게이트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 소거 게이트 라인에 포지티브 전압을 인가하고, 다른 소거 게이트 라인들 전체에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 타깃 메모리 셀과 연관되는 워드 라인에 인가되는 포지티브 전압은 1.2 내지 3.7 볼트이고;
    상기 타깃 메모리 셀과 연관되는 비트 라인에 인가되는 포지티브 전압은 0.5 내지 1.5 볼트이고; 그리고
    상기 다른 소스 라인들 전체에 인가되는 포지티브 전압은 0.1 내지 0.5 볼트인, 방법.
  4. 청구항 3에 있어서,
    상기 타깃 메모리 셀과 연관되는 워드 라인에 인가되는 포지티브 전압은 1.2 볼트이고;
    상기 타깃 메모리 셀과 연관되는 비트 라인에 인가되는 포지티브 전압은 0.6 볼트이고; 그리고
    상기 다른 소스 라인들 전체에 인가되는 포지티브 전압은 0.2 볼트인, 방법.
  5. 청구항 4에 있어서,
    상기 제어 게이트 라인들에 2.5 볼트를 인가하는 단계를 추가로 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 소거 게이트 라인들에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  7. 제1 전도성 타입을 갖는 반도체 재료의 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서,
    상기 메모리 셀들 각각은:
    상기 기판에 형성되고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 이격된 제1 및 제2 영역들 - 상기 제1 영역과 상기 제2 영역 사이에는 상기 기판의 채널 영역이 배치됨 -,
    상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및
    상기 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
    상기 메모리 디바이스는:
    각각이 하나의 로우의 상기 선택 게이트들을 함께 전기적으로 접속시키는 복수의 워드 라인들,
    각각이 하나의 컬럼의 상기 제2 영역들을 함께 전기적으로 접속시키는 복수의 비트 라인들,
    각각이 하나의 로우의 상기 제1 영역들을 함께 전기적으로 접속시키는 복수의 소스 라인들,
    각각이 하나의 로우의 상기 제어 게이트들을 함께 전기적으로 접속시키는 복수의 제어 게이트 라인들, 및
    각각이 하나의 로우의 상기 소거 게이트들을 함께 전기적으로 접속시키는 복수의 소거 게이트 라인들을 추가로 포함하고;
    상기 메모리 디바이스를 판독하는 방법은:
    상기 워드 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 워드 라인에 포지티브 전압을 인가하고, 다른 워드 라인들 전체에 네거티브 전압을 인가하는 단계;
    상기 비트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 비트 라인에 포지티브 전압을 인가하고, 다른 비트 라인들 전체에 0 전압을 인가하는 단계;
    상기 소스 라인들에 0 전압을 인가하는 단계; 및
    상기 제어 게이트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 제어 게이트 라인에 0 또는 포지티브 전압을 인가하고, 다른 제어 게이트 라인들 전체에 포지티브 전압을 인가하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 소거 게이트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 소거 게이트 라인에 포지티브 전압을 인가하고, 다른 소거 게이트 라인들 전체에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  9. 청구항 7에 있어서,
    상기 타깃 메모리 셀과 연관되는 워드 라인에 인가되는 포지티브 전압은 1.2 내지 3.7 볼트이고;
    상기 타깃 메모리 셀과 연관되는 비트 라인에 인가되는 포지티브 전압은 0.5 내지 1.5 볼트이고; 그리고
    상기 다른 워드 라인들 전체에 인가되는 네거티브 전압은 -0.1 내지 -0.5 볼트인, 방법.
  10. 청구항 9에 있어서,
    상기 타깃 메모리 셀과 연관되는 워드 라인에 인가되는 포지티브 전압은 1.2 볼트이고;
    상기 타깃 메모리 셀과 연관되는 비트 라인에 인가되는 포지티브 전압은 0.6 볼트이고; 그리고
    상기 다른 워드 라인들 전체에 인가되는 네거티브 전압은 -0.2 볼트인, 방법.
  11. 청구항 10에 있어서,
    상기 제어 게이트 라인들에 2.5 볼트를 인가하는 단계를 추가로 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 소거 게이트 라인들에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  13. 제1 전도성 타입을 갖는 반도체 재료의 기판 상에 형성되는 로우들 및 컬럼들의 메모리 셀들을 갖는 메모리 디바이스를 판독하는 방법으로서,
    상기 메모리 셀들 각각은:
    상기 기판에 형성되고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 이격된 제1 및 제2 영역들 - 상기 제1 영역과 상기 제2 영역 사이에는 상기 기판의 채널 영역이 배치됨 -,
    상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 및
    상기 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
    상기 메모리 디바이스는:
    각각이 하나의 로우의 상기 선택 게이트들을 함께 전기적으로 접속시키는 복수의 워드 라인들,
    각각이 하나의 컬럼의 상기 제2 영역들을 함께 전기적으로 접속시키는 복수의 비트 라인들,
    각각이 하나의 로우의 상기 제1 영역들을 함께 전기적으로 접속시키는 복수의 소스 라인들,
    각각이 하나의 로우의 상기 제어 게이트들을 함께 전기적으로 접속시키는 복수의 제어 게이트 라인들, 및
    각각이 하나의 로우의 상기 소거 게이트들을 함께 전기적으로 접속시키는 복수의 소거 게이트 라인들을 추가로 포함하고;
    상기 메모리 디바이스를 판독하는 방법은:
    상기 워드 라인들 중에서 타깃 메모리 셀과 연관되는 하나의 워드 라인에 포지티브 전압을 인가하고, 다른 워드 라인들 전체에 네거티브 전압을 인가하는 단계;
    상기 비트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 비트 라인에 포지티브 전압을 인가하고, 다른 비트 라인들 전체에 0 전압을 인가하는 단계; 및
    상기 소스 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 소스 라인에 0 전압을 인가하고, 다른 소스 라인들 전체에 포지티브 전압을 인가하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제어 게이트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 제어 게이트 라인에 0 또는 포지티브 전압을 인가하고, 다른 제어 게이트 라인들 전체에 0 또는 포지티브 전압을 인가하는 단계; 및
    상기 소거 게이트 라인들 중에서 상기 타깃 메모리 셀과 연관되는 하나의 소거 게이트 라인에 0 또는 포지티브 전압을 인가하고, 다른 소거 게이트 라인들 전체에 0 전압을 인가하는 단계를 추가로 포함하는, 방법.
  15. 청구항 13에 있어서,
    상기 타깃 메모리 셀과 연관되는 워드 라인에 인가되는 포지티브 전압은 1.2 내지 3.7 볼트이고;
    상기 타깃 메모리 셀과 연관되는 비트 라인에 인가되는 포지티브 전압은 0.5 내지 1.5 볼트이고;
    상기 다른 워드 라인들 전체에 인가되는 네거티브 전압은 -0.1 내지 -0.5 볼트이고; 그리고
    상기 다른 소스 라인들 전체에 인가되는 포지티브 전압은 0.1 내지 0.5 볼트인, 방법.
  16. 청구항 15에 있어서,
    상기 타깃 메모리 셀과 연관되는 워드 라인에 인가되는 포지티브 전압은 1.2 볼트이고;
    상기 타깃 메모리 셀과 연관되는 비트 라인에 인가되는 포지티브 전압은 0.6 볼트이고;
    상기 다른 워드 라인들 전체에 인가되는 네거티브 전압은 -0.2 볼트이고; 그리고
    상기 다른 소스 라인들 전체에 인가되는 포지티브 전압은 0.2 볼트인, 방법.
  17. 청구항 16에 있어서,
    상기 제어 게이트 라인들에 2.5 볼트를 인가하는 단계를 추가로 포함하는, 방법.
  18. 청구항 17에 있어서,
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