KR101974759B1 - 가상 접지 비휘발성 메모리 어레이 - Google Patents

가상 접지 비휘발성 메모리 어레이 Download PDF

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Abstract

단일의 연속적인 채널 영역, 채널 영역의 제1 및 제2 부분들 위의 제1 및 제2 플로팅 게이트들, 제1 채널 영역 부분과 제2 채널 영역 부분 사이의 채널 영역의 제3 부분 위의 소거 게이트, 및 제1 및 제2 플로팅 게이트들 위의 제1 및 제2 제어 게이트들을 각각 갖춘 메모리 셀 쌍들을 갖는 메모리 디바이스가 개시된다. 메모리 셀들의 쌍들의 각각에 대해, 제1 영역이 동일한 활성 영역 내에서 메모리 셀들의 인접한 쌍의 제2 영역에 전기적으로 접속되고, 제2 영역이 동일한 활성 영역 내에서 메모리 셀들의 인접한 쌍의 제1 영역에 전기적으로 접속된다.

Description

가상 접지 비휘발성 메모리 어레이{VIRTUAL GROUND NON-VOLATILE MEMORY ARRAY}
관련 출원
본 출원은 2014년 11월 12일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/078,873호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 어레이들에 관한 것이다.
분리형 게이트 비휘발성 플래시 메모리 셀들은 주지되어 있다. 예를 들어, 미국 특허 제6,747,310호에는 소스 영역과 드레인 영역 - 채널 영역이 이들 사이에 한정됨 -, 채널 영역들 중 일부분 위의 선택 게이트, 채널 영역의 다른 부분 위의 플로팅 게이트, 및 소스 영역 위의 소거 게이트를 갖는 그러한 메모리 셀들이 개시되어 있다. 메모리 셀들은 공통 소스 영역 및 공통 소거 게이트를 공유하는 쌍들로 형성되는데, 각각의 메모리 셀은 기판 내에서 소스 영역과 드레인 영역 사이에 연장되는 자기 자신의 채널 영역을 갖는다(즉, 메모리 셀들의 각각의 쌍에 대해 2개의 분리된 채널 영역들이 있다). 주어진 컬럼(column)에서의 메모리 셀들에 대한 모든 제어 게이트들을 접속시키는 라인들은 수직으로 이어진다. 소거 게이트들 및 선택 게이트들을 접속시키는 라인들과 소스 라인들에 대해서도 동일하다. 메모리 셀들의 각각의 로우(row)에 대한 드레인 영역들을 접속시키는 비트 라인들은 수평으로 이어진다.
각각의 셀에 대한 전극들(소스, 드레인, 선택 게이트, 제어 게이트, 및 소거 게이트)의 개수, 및 메모리 셀들의 각각의 쌍에 대한 2개의 분리된 채널 영역들이 주어지면, 이들 전극들에 접속된 모든 다양한 라인들을 사용하여 아키텍처 및 어레이 레이아웃을 구성 및 형성하는 것은, 특히 임계 치수들이 계속해서 축소하게 됨에 따라, 구현하기에는 과도하게 복잡하고 어려울 수 있다.
전술된 문제들 및 요구들은, 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들을 포함하고, 각각의 쌍의 인접 분리 영역들 사이의 활성 영역이 또한 제1 방향으로 연장되는 메모리 디바이스에 의해 다루어진다. 활성 영역들의 각각은 복수의 메모리 셀들의 쌍들을 포함한다. 메모리 셀 쌍들의 각각은, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 제1 영역 및 제2 영역 - 기판 내의 연속적인 채널 영역이 제1 영역과 제2 영역 사이에 연장됨 -, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 제1 채널 영역 부분과 제2 채널 영역 부분 사이에서 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트, 및 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트를 포함한다. 메모리 셀들의 쌍들은, 메모리 셀들의 쌍들의 각각에 대해, 채널 영역이 제1 방향으로 제1 영역으로부터 제2 영역으로 연장되고, 제1 영역이 동일한 활성 영역 내에서 메모리 셀들의 인접한 쌍의 제2 영역에 전기적으로 접속되고, 제2 영역이 동일한 활성 영역 내에서 메모리 셀들의 인접한 쌍의 제1 영역에 전기적으로 접속되도록 하는 어레이로 구성된다.
메모리 디바이스는 제1 전도성 타입의 반도체 재료의 기판, 및 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들을 포함하고, 각각의 쌍의 인접 분리 영역들 사이의 활성 영역이 또한 제1 방향으로 연장된다. 활성 영역들의 각각은 복수의 메모리 셀들의 쌍들을 포함한다. 메모리 셀 쌍들의 각각은, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 제1 영역 및 제2 영역 - 기판 내의 연속적인 채널 영역이 제1 영역과 제2 영역 사이에 연장됨 -, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 제1 채널 영역 부분과 제2 채널 영역 부분 사이에서 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트, 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트, 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 및 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트를 포함한다. 메모리 셀들의 쌍들은, 메모리 셀들의 쌍들의 각각에 대해, 채널 영역이 제1 방향으로 제1 영역으로부터 제2 영역으로 연장되고, 제1 영역이 동일한 활성 영역 내에서 메모리 셀들의 인접한 쌍의 제2 영역에 전기적으로 접속되고, 제2 영역이 동일한 활성 영역 내에서 메모리 셀들의 인접한 쌍의 제1 영역에 전기적으로 접속되도록 하는 어레이로 구성된다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 제1 메모리 셀 설계(셀 #1)의 측단면도이다.
도 2는 제2 메모리 셀 설계(셀 #2)의 측단면도이다.
도 3은 제3 메모리 셀 설계(셀 #3)의 측단면도이다.
도 4는 셀 #2에 적용가능한 제1 메모리 셀 어레이 아키텍처(아키텍처 #1)의 개략도이다.
도 5는 아키텍처 #1에 대한 메모리 셀 어레이 레이아웃의 평면도이다.
도 6은 아키텍처 #1에 대한 제1 대안의 메모리 셀 어레이 레이아웃의 평면도이다.
도 7은 아키텍처 #1에 대한 제2 대안의 메모리 셀 어레이 레이아웃의 평면도이다.
도 8 및 도 9는 아키텍처 #1에 대한 동작 전압들의 표들이다.
도 10은 셀 #1 및 셀 #2에 적용가능한 제2 메모리 셀 어레이 아키텍처(아키텍처 #2)의 개략도이다.
도 11은 아키텍처 #2에 대한 메모리 셀 어레이 레이아웃의 평면도이다.
도 12 및 도 13은 아키텍처 #2에 대한 동작 전압들의 표들이다.
도 14는 셀 #1 및 셀 #2에 적용가능한 제3 메모리 셀 어레이 아키텍처(아키텍처 #3)의 개략도이다.
도 15는 아키텍처 #3에 대한 메모리 셀 어레이 레이아웃의 평면도이다.
도 16은 아키텍처 #3에 대한 제1 대안의 메모리 셀 어레이 레이아웃의 평면도이다.
도 17 및 도 18은 아키텍처 #3에 대한 동작 전압들의 표들이다.
도 19는 셀 #1 및 셀 #2에 적용가능한 제4 메모리 셀 어레이 아키텍처(아키텍처 #4)의 개략도이다.
도 20은 아키텍처 #4에 대한 메모리 셀 어레이 레이아웃의 평면도이다.
도 21 및 도 22는 아키텍처 #4에 대한 동작 전압들의 표들이다.
도 23은 셀 #1에 적용가능한 제5 메모리 셀 어레이 아키텍처(아키텍처 #5)의 개략도이다.
도 24는 아키텍처 #5에 대한 메모리 셀 어레이 레이아웃의 평면도이다.
도 25는 아키텍처 #5에 대한 제1 대안의 메모리 셀 어레이 레이아웃의 평면도이다.
도 26 및 도 27은 아키텍처 #5에 대한 동작 전압들의 표들이다.
도 28은 셀 #3에 적용가능한 제6 메모리 셀 어레이 아키텍처(아키텍처 #6)의 개략도이다.
도 29는 아키텍처 #6에 대한 메모리 셀 어레이 레이아웃의 평면도이다.
도 30 및 도 31은 아키텍처 #6에 대한 동작 전압들의 표들이다.
도 32는 모든 아키텍처들에 대한 메모리 셀 디바이스의 컴포넌트들의 평면도이다.
본 발명은 가상 접지 메모리 셀 구성을 활용하는 메모리 셀 설계, 아키텍처 및 어레이 레이아웃이다. 도 1은 제1 메모리 셀 설계(셀 #1)를 도시하는데, 여기서 각각의 메모리 셀은 기판(10) 위에 배치되면서 그로부터 절연되는 플로팅 게이트(12)(FG), 플로팅 게이트(12) 위에 배치되면서 그로부터 절연되는 제어 게이트(14)(CG), 플로팅 및 제어 게이트들(12/14)에 인접하게 배치되면서 그로부터 절연되고 기판(10) 위에 배치되면서 그로부터 절연되는 소거 게이트(16)(EG) - 소거 게이트는 T자 형상으로 생성되어, 제어 게이트(CG)의 상측 코너가 T자 형상 소거 게이트의 내측 코너에 대면하게 되어 소거 효율을 개선함 -, 및 플로팅 게이트(12)에 인접한 기판 내의 드레인 영역(18)(DR)(비트 라인 콘택트(20)(BL)가 드레인 확산 영역들(18)(DR)에 접속됨)을 포함한다. 메모리 셀들은 메모리 셀들의 쌍들(좌측의 A 및 우측의 B)로서 형성되어 공통 소거 게이트(16)를 공유한다. 이러한 셀 설계는, 적어도, 그것에 소거 게이트(EG) 아래의 소스 영역이 없고, 선택 게이트(워드 라인으로도 지칭됨)가 없고, 각각의 메모리 셀에 대한 채널 영역이 없다는 점에서, 전술된 '310호 특허의 것과는 상이하다. 대신, 단일의 연속적인 채널 영역(22)이 양측의 메모리 셀들 아래에서 연장된다(즉, 하나의 메모리 셀의 드레인 영역(18)으로부터 다른 메모리 셀의 드레인 영역(18)으로 연장된다). 하나의 메모리 셀을 판독 또는 프로그래밍하기 위해, 다른 메모리 셀의 제어 게이트(14)는 하부 채널 영역 부분을 그들 사이의 플로팅 게이트(12)와의 전압 커플링을 통해 턴온시키도록 충분한 전압으로 상승된다(예컨대, 셀(A)을 판독 또는 프로그래밍하기 위해, FGB 상의 전압은 CGB로부터의 전압 커플링을 통해 상승되어, FGB 아래의 채널 영역 부분을 턴온시킨다).
도 2는 제2 메모리 셀 설계(셀 #2)를 도시하는데, 이는, 드레인 영역들(18)(DR)과 전기 접촉 상태인 비트 라인 콘택트들(20)이 없고, 대신, 메모리 셀들의 로우에서 모든 소거 게이트들(16)(EG)을 함께 접속시키는 소거 게이트 라인(24)(EGL)이 있다는 점을 제외하면, 셀 #1과 동일하다.
도 3은 제3 메모리 셀 설계(셀 #3)를 도시하는데, 여기서 각각의 메모리 셀은 기판 위에 배치되면서 그로부터 절연되는 플로팅 게이트(12)(FG), 및 플로팅 게이트(12) 위에 배치되면서 그로부터 절연되는 제어 게이트(14)(CG)를 포함한다. 플로팅 및 제어 게이트들(12/14)의 일측에는 워드 라인(선택) 게이트(26)(WL)가 있고, 플로팅 및 제어 게이트들(12/14)의 다른 측에는 소거 게이트(16)(EG)가 있다. 드레인 영역(18)(DR)이 소거 게이트(16)(EG) 하부의 기판(10) 내에 배치된다. 메모리 셀들은 공통 워드 라인 게이트(26)를 공유하는 메모리 셀들의 쌍들로서 형성되고, 단일의 연속적인 채널 영역(22)이 양측의 메모리 셀들 아래에서 연장된다(즉, 하나의 메모리 셀의 드레인 영역(18)으로부터 다른 메모리 셀(18)의 드레인 영역(18)으로 연장된다). 셀 #1 및 셀 #2에서와 같이, 하나의 메모리 셀을 판독 또는 프로그래밍하기 위해, 다른 메모리 셀의 제어 게이트(14)는 하부 채널 영역 부분을 그들 사이의 플로팅 게이트(12)와의 전압 커플링을 통해 턴온시키도록 충분한 전압으로 상승된다.
본 발명은 셀 #1, 셀 #2, 및 셀 #3의 희망하는 동작 및 성능을 달성하기 위해 다양한 콘택트들 및 전압 라인들의 여러 개의 메모리 셀 어레이 아키텍처들 및 레이아웃들을 포함한다.
아키텍처 #1
도 4는 제1 아키텍처(#1)를 도시하고, 도 5는 셀 #2에 적용가능한 대응하는 메모리 셀 어레이 레이아웃을 도시한다. 메모리 셀 쌍들, 및 그들이 형성되는 활성 영역들(36)은 수평으로 연장되며, 수평으로 연장되는 분리 영역들(34)(예컨대, 기판 내에 형성되는 STI 절연 재료) 사이에 인터레이싱(interlacing)된다. 비트 라인들(BL0, BL1 등)은 메모리 셀들의 컬럼들을 따라서 이어지는 기판(10) 내의 전도성 확산부의 라인들이다(즉, 각각의 컬럼에 대해, 드레인 영역들(18) 및 컬럼 방향으로 그들 사이에 연장되는 확산부가 드레인 영역들의 컬럼을 서로 전기적으로 접속시키는 전도성 비트 라인을 형성한다). 소거 게이트 라인들(EG0, EG1 등)은, 바람직하게는, 각각이 메모리 셀들의 그 로우에 대한 소거 게이트들(EG)(16)을 형성하고 각각이 폴리실리콘 스트라이프 위에서 (수평 방향으로) 이어진 금속 라인(28)에 스트랩되는(즉, 반복해서 접속되는)전도성 폴리실리콘의 스트라이프들(24)이다. 제어 게이트 라인들(CG0, CG1 등)은, 바람직하게는, 각각이 메모리 셀들의 그 컬럼에 대한 제어 게이트들(CG)(14)을 형성하는 전도성 폴리실리콘의 스트라이프들이고, 각각은 폴리실리콘 스트라이프 위에서 (수직 방향으로) 이어진 금속 라인에 스트랩될 수 있다(즉, 각각의 제어 게이트 라인은 제어 게이트들(14) 및 이들을 접속시키는 폴리실리콘일 수 있고/있거나 제어 게이트 폴리실리콘에 스트랩되는 금속 라인일 수 있다).
이러한 실시예에서, 메모리 셀들의 쌍들은, 메모리 셀들의 쌍들의 각각에 대해, 채널 영역이 동일한 방향으로 (도 5에서 우측으로 수평으로) 제1 드레인 영역(DRA)으로부터 제2 드레인 영역(DRB)으로 연장되도록 하는 어레이로 구성된다. 추가로, 각각의 활성 영역에서, 메모리 셀들의 쌍들은, 하나의 메모리 셀 쌍의 제1 영역이 동일한 활성 영역 내의 인접한 메모리 셀 쌍의 제2 영역과 인접하게 형성(그에 전기적으로 접속)되고 하나의 메모리 셀 쌍의 제2 영역이 동일한 활성 영역 내의 다른 인접한 메모리 셀 쌍의 제1 영역에 연속하게 형성(그에 전기적으로 접속)되도록 엔드투엔드(end to end)로 구성된다.
도 6은 셀 #1 및 셀 #2에 적용가능한 제1 아키텍처(#1)에 대한 제1 대안의 레이아웃을 도시한다. 이러한 레이아웃은, 소거 게이트들(16)(EG)이 개별 폴리 블록들로서 형성되고 수직 콘택트들(30)에 의해 (수평 방향으로 연장되는) 금속 스트랩 라인(28)에 접속된다는 점을 제외하면, 도 5에서와 동일하다. 추가로, 수직 방향으로 연장되는 금속 비트 라인들(32)은 각각의 메모리 셀에 대해 콘택트들(20)을 통해 드레인 확산부에 접속한다.
도 7은 셀 #1 및 셀 #2에 적용가능한 제1 아키텍처(#1)에 대한 제2 대안의 레이아웃을 도시한다. 이러한 레이아웃은, 소거 게이트 블록들(16)이 활성 영역들(36)로부터 STI 분리 영역들(34) 내로 연장되고 금속 EG 라인들(28) 및 그들로부터 소거 게이트 블록들(16)로의 콘택트들(30)이 분리 영역(34)에 배치된다(이는 소거 게이트들(16) 아래의 산화물을 더 잘 보호하게 됨)는 점을 제외하면, 도 6에서와 동일하다.
도 8은 아키텍처 #1에 대한 선택된 메모리 셀(이 경우, EG0, BL0, 및 CG0_A에 대응하는 메모리 셀(M0))을 프로그래밍 및 판독하기 위한 동작 전압들(실제 전압들의 비제한적인 예들을 포함함)의 표를 포함한다. 이 도면에 나타난 소거 전압(선택된 EG 라인 상의 VEGE)은 선택된 메모리 셀(M0)을 포함하는 로우 쌍 내의 모든 메모리 셀들을 소거할 것이다. 도 9는, 더 낮은 소거 전압(VEGE)이 사용되고 소거 동안 네거티브 전압(VCGE)이 제어 게이트들에 인가된다는 점을 제외하면, 도 8에서와 동일한 동작 전압들의 제2 표를 포함한다. 판독 동작에서, (선택된 메모리 셀 쌍 내의 선택된 메모리 셀의 BL, EG, 및 CG에 접속하는) 선택된 메모리 셀 쌍의 선택된 BL, EG 및 CG 라인들은 선택된 판독 바이어스 전압들로 바이어스되고, (선택된 메모리 셀 쌍의 비선택된 메모리 셀의 다른 CG에 접속하는) 선택된 메모리 쌍의 다른 CG 라인은 판독 통과 바이어스(pass read bias) 전압으로 바이어스되는 반면, 다른 비선택된 CG 라인들은 0 볼트로 바이어스되고, 다른 BL 라인들은 0 볼트로 바이어스된다. 프로그래밍 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG 및 CG는 선택된 프로그래밍 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 BL은 프로그래밍 전류로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG 라인은 프로그래밍 통과 바이어스 전압으로 바이어스되고, 선택된 메모리 셀 쌍에 인접해 있는 다음으로 인접한 메모리 셀 쌍들의 인접한 CG 라인들은 프로그래밍 금지 바이어스(inhibit program bias)로 바이어스되고, 다른 비선택된 CG 라인들은 0 볼트로 바이어스된다.
아키텍처 #2
도 10은 제2 아키텍처(#2)를 도시하고, 도 11은 셀 #1 및 셀 #2에 적용가능한 대응하는 레이아웃을 도시한다. 이러한 구성에서, 메모리 셀들의 쌍들은 아키텍처 #1에 대해 수직으로 배향된다(즉, 아키텍처 #2에서, 공통 소거 게이트(16)(EG)를 공유하는 메모리 셀들의 각각의 쌍은 활성 및 분리 영역들(36/34)에서와 같이 수직 방향으로 연장되는데, 이는 소거 게이트를 공유하는 메모리 셀들의 쌍 중 하나의 메모리 셀이 컬럼 내의 다른 메모리 셀 위에 있음을 의미한다). 이는, 또한, 제어 게이트 라인들(14)(CG0, CG1 등)이 수직 대신 수평으로 이어짐을 의미한다. 비트 라인들(32)(BL)은 (컬럼들의 길이를 따라서) 일반적으로 수직으로 이어지는 상태를 유지한다. 그러나, 순수 수직 비트 라인들(32)(BL)은 각각의 메모리 셀 쌍에 대해 2개의 드레인 영역들(18)을 독립적으로(즉, 상이한 전압들로) 동작시킬 필요성 때문에 가상 접지 메모리 셀 구성과 호환가능하지 않다. 따라서, 비트 라인들(32)(BL0, BL1, BL2 등)(즉, 콘택트들(20)에 의해 개별 드레인 영역들에 접속된 금속과 같은 전도성 라인들)은 지그재그 구성으로 되는데, 여기서 그들은 교번 방식으로 메모리 셀들의 2개의 인접한 컬럼들에 접속한다. 구체적으로, 공통 소거 게이트(16)를 공유하는 임의의 주어진 메모리 셀 쌍에 대해, 2개의 상이한 비트 라인들(32)이 2개의 드레인 영역들(18)에 각각 접속한다. 도 10 및 도 11에 도시된 바와 같이, 각각의 비트 라인(32)은 메모리 셀 쌍 중 하나의 메모리 셀의 드레인(18)에 접속하고, 이어서 측방향으로 이동하여 다른 드레인 영역(18)에 접속하지만 상이한 컬럼에 있고, 이어서, 메모리 셀들의 다음 쌍에 대해서는 그 역방향으로 성립되고, 등등이다. 따라서, (공통 소거 게이트(16)를 공유하는) 메모리 셀들의 각각의 쌍에 대한 2개의 드레인 영역들(18)은 2개의 상이한 비트 라인들(32)에 접속된다. 바람직하게는, 메모리 셀들의 각각의 로우에 대한 소거 게이트들(16)은 수평 금속 라인(28)에 스트랩된 연속적인 폴리실리콘 스트라이프이다. 유사하게, 메모리 셀들의 각각의 로우에 대한 제어 게이트들(14)은 연속적인 수평 폴리인데, 이는 또한 수평 금속 라인에 스트랩될 수 있다.
이러한 실시예에서, 메모리 셀들의 쌍들은, 메모리 셀들의 쌍들의 각각에 대해, 채널 영역이 동일한 방향으로 (도 11에서 수직으로 아래로) 제1 드레인 영역(DRA)으로부터 제2 드레인 영역(DRB)으로 연장되도록 하는 어레이로 구성된다. 추가로, 각각의 활성 영역에서, 메모리 셀들의 쌍들은, 하나의 메모리 셀 쌍의 제1 영역이 동일한 활성 영역 내의 인접한 메모리 셀 쌍의 제2 영역과 인접하게 형성(그에 전기적으로 접속)되고 하나의 메모리 셀 쌍의 제2 영역이 동일한 활성 영역 내의 다른 인접한 메모리 셀 쌍의 제1 영역에 연속하게 형성(그에 전기적으로 접속)되도록 엔드투엔드로 구성된다.
도 12는 아키텍처 #2에 대한 선택된 메모리 셀(이 경우, EG0, BL1, 및 CG0_A에 대응하는 메모리 셀(M2))을 프로그래밍 및 판독하기 위한 동작 전압들(실제 전압들의 비제한적인 예들을 포함함)의 표를 포함한다. 이 도면에 나타난 소거 전압(선택된 EG 라인 상의 VEGE)은 선택된 메모리 셀(M2)을 포함하는 로우 쌍 내의 모든 메모리 셀들을 소거할 것이다. 도 13은, 더 낮은 소거 전압(VEGE)이 사용되고 소거 동안 네거티브 전압(VCGE)이 제어 게이트들에 인가된다는 점을 제외하면, 도 12에서와 동일한 동작 전압들의 제2 표를 포함한다. 판독 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG 및 CG 라인들은 선택된 판독 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG는 판독 통과 바이어스 전압으로 바이어스되는 반면, 다른 비선택된 CG들은 0 볼트로 바이어스되고, 다른 BL 라인들은 0 볼트로 바이어스된다. 프로그래밍 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG, 및 CG 라인들은 선택된 프로그래밍 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 BL 라인은 프로그래밍 전류로 바이어스되는 반면, 선택된 BL 및 CG 라인들을 공유하는 비선택된 메모리 셀 쌍의 다른 인접한 BL 라인은 금지 전압(VBLINH)으로 바이어스되고, 다른 비선택된 BL 라인들은 금지 전압(VBLINH)(또는 부동 또는 0 볼트)으로 바이어스되는 반면, 선택된 메모리 셀 쌍의 다른 CG 라인은 프로그래밍 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG들은 0 볼트로 바이어스된다.
아키텍처 #3
도 14는 제3 아키텍처(#3)를 도시하고, 도 15는 셀 #1 및 셀 #2에 적용가능한 대응하는 레이아웃을 도시한다. 이러한 구성은 제2 아키텍처 #2의 것과 유사하지만, 비트 라인(32)(BL)이 지그재그 구성 대신에 (활성 영역들의 방향에 대해) 대각 구성으로 배열되어, 각각의 연속적인 드레인 접속부가 인접한 컬럼 내에 있게 한다. 구체적으로, 각각의 비트 라인(32)(BL)은 하나의 컬럼 내의 하나의 드레인 영역(18)(DR)에 접속하고, 이어서 다음 드레인 영역(18)(DR)에 접속하지만 다시 다음 컬럼에 있고, 등등이다. 예를 들어, 비트 라인(BL3)은 컬럼 3에서 메모리 쌍 0에 대한 좌측 드레인에 접속하고, 이어서 메모리 쌍 0에 대한 우측 드레인에 접속하지만 컬럼 2에 있고, 이어서 컬럼 1에서 메모리 쌍 1에 대한 좌측 드레인에 접속하고, 등등이다. 따라서, (공통 소거 게이트(16)를 공유하는) 메모리 셀들의 각각의 쌍에 대한 2개의 드레인 영역들(18)은 2개의 상이한 비트 라인들(32)에 접속된다. 바람직하게는, 소거 게이트들(16)은 수평 금속 라인(28)에 스트랩된 연속적인 폴리실리콘 스트라이프이다. 유사하게, 제어 게이트들은 메모리 셀들의 각각의 로우에 대한 연속적인 수평 폴리이고, 수평 금속 라인에 스트랩될 수 있다.
하기의 도 16은 아키텍처 #3에 대한 대안의 레이아웃을 도시한다. 이러한 레이아웃은, 비트 라인들(32)(BL)이 선형 슬란트(slant)를 갖는 대신, 그들이 (컬럼 방향으로 연장되는) 콘택트들 위에 수직 부분들(32v)을 갖고 (컬럼 방향에 대해 0이 아닌 각도로 연장되는) 슬란트 부분들(32s)을 가져서 다음의 인접한 컬럼과 접속한다는 점을 제외하면, 도 16에서의 것과 동일하다.
도 17은 아키텍처 #3에 대한 선택된 메모리 셀(이 경우, EG0, BL1, 및 CG0_A에 대응하는 메모리 셀(M2))을 프로그래밍 및 판독하기 위한 동작 전압들(실제 전압들의 비제한적인 예들을 포함함)의 표를 포함한다. 이 도면에 나타난 소거 전압(선택된 EG 라인 상의 VEGE)은 선택된 메모리 셀(M2)을 포함하는 로우 쌍 내의 모든 메모리 셀들을 소거할 것이다. 도 18은, 더 낮은 소거 전압(VEGE)이 사용되고 소거 동안 네거티브 전압(VCGE)이 제어 게이트들에 인가된다는 점을 제외하면, 도 17에서와 동일한 동작 전압들의 제2 표를 포함한다. 판독 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG 및 CG 라인들은 선택된 판독 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG 라인은 판독 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG들은 0 볼트로 바이어스되고, 다른 BL 라인들은 0 볼트로 바이어스된다. 프로그래밍 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG, 및 CG 라인들은 선택된 프로그래밍 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 BL 라인은 프로그래밍 전류로 바이어스되고, 선택된 BL 및 CG 라인들을 공유하는 비선택된 메모리 셀 쌍들의 다른 인접한 BL 라인은 금지 전압(VBLINH)으로 바이어스되고, 다른 비선택된 BL들은 금지 전압(VBLINH)(또는 부동 또는 0 볼트)으로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG는 프로그래밍 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG들은 0 볼트로 바이어스된다.
아키텍처 #4
도 19는 제4 아키텍처(#4)를 도시하고, 도 20은 셀 #1 및 셀 #2에 적용가능한 대응하는 레이아웃을 도시한다. 이러한 구성은 제2 및 제3 아키텍처들 #2 및 #3의 것과 유사하지만, 비트 라인들(32)(BL)이 (공통 소거 게이트를 공유하는 메모리 셀들의 각각의 쌍에 대한 양측 드레인 영역들이 동일한 비트 라인에 접속되는 것을 피하도록 하기 위해) 지그재그, 선형 대각, 또는 슬란트형 수직 세그먼트들로 배열되는 대신, 메모리 셀들의 각각의 컬럼에 대해 2개의 수직 비트 라인들(32a, 32b)이 있는데, 여기서 비트 라인들(32a, 32b)로부터 드레인 영역들(18)에 이르기까지의 콘택트들(20)은 스태거되어 있다. 구체적으로, 컬럼 3에 대해, 제1 비트 라인(32a)(BL3_A)은 콘택트들(20)을 통해 각각의 메모리 쌍에 대한 바로 우측 드레인(18)에 접속되고, 제2 비트 라인(32b)(BL3_B)은 콘택트들(20)을 통해 각각의 메모리 쌍에 대한 바로 좌측 드레인(18)에 접속된다. 드레인 영역들(20)은 양측 비트 라인들(32a, 32b)이 각각의 드레인 영역(18) 위를 수직으로 지나갈 정도로 수평 방향으로 충분히 넓다. 따라서, (공통 소거 게이트(16)를 공유하는) 메모리 셀들의 각각의 쌍에 대한 2개의 드레인 영역들(18)은 2개의 상이한 비트 라인들(32a/32b)에 접속된다.
도 21은 아키텍처 #4에 대한 선택된 메모리 셀(이 경우, EG0, BL0_A, 및 CG0_A에 대응하는 메모리 셀(M0))을 프로그래밍 및 판독하기 위한 동작 전압들(실제 전압들의 비제한적인 예들을 포함함)의 표를 포함한다. 이 도면에 나타난 소거 전압(선택된 EG 라인 상의 VEGE)은 선택된 메모리 셀(M0)을 포함하는 로우 쌍 내의 모든 메모리 셀들을 소거할 것이다. 도 22는, 더 낮은 소거 전압(VEGE)이 사용되고 소거 동안 네거티브 전압(VCGE)이 제어 게이트들에 인가된다는 점을 제외하면, 도 21에서와 동일한 동작 전압들의 제2 표를 포함한다. 판독 동작에서, 선택된 셀 쌍의 선택된 BL, EG 및 CG 라인들은 선택된 판독 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG 라인은 판독 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG 라인들은 0 볼트로 바이어스되고, 다른 BL 라인들은 0 볼트로 바이어스된다. 프로그래밍 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG, 및 CG 라인들은 선택된 프로그래밍 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 BL 라인은 프로그래밍 전류로 바이어스되고, 다른 비선택된 BL들은 금지 전압(VBLINH)으로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG는 프로그래밍 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG들은 0 볼트로 바이어스된다.
아키텍처 #5
도 23은 제5 아키텍처(#5)를 도시하고, 도 24 및 도 25는 셀 #1에 적용가능한 대응하는 레이아웃들을 도시한다. 이러한 구성에서, 비트 라인들(32)(BL)이 (공통 소거 게이트를 공유하는 메모리 셀들의 각각의 쌍에 대한 양측 드레인 영역들이 동일한 비트 라인에 접속되는 것을 피하도록 하기 위해) 지그재그, 선형 대각, 또는 슬란트형 수직 세그먼트들, 또는 메모리 셀들의 컬럼당 다수의 비트 라인들로 배열되는 대신, 메모리 셀들의 각각의 컬럼에 대해 단일의 수직 비트 라인(32)이 있는데, 여기서 각각의 비트 라인(32)은 컬럼 내의 모든 다른 드레인 영역(18)에만 접속된다. 예를 들어, 비트 라인(BL0)은 (드레인 영역들(18)이 인접한 메모리 셀 쌍들 사이에서 공유된다면) 로우 1, 로우 4와 5, 로우 8과 9 등등에 대한 드레인(18)에 접속된다. 비트 라인(BL1)은 로우 2와 3, 로우 6과 7, 로우 10과 11 등등에 대한 드레인(18)에 접속된다. 비트 라인(32)에 대한 콘택트를 갖는 임의의 드레인(18)이 또한 인접한 컬럼들 중 하나의 컬럼에서의 드레인(18)에 전기적으로 접속된다. 이들 전기 접속부들은 또한 교번한다. 예를 들어, 로우 1에서, 컬럼 1과 2, 컬럼 3과 4, 컬럼 5와 6 등등에 대한 드레인들(18)이 함께 접속된다. 로우 2와 3에서, 컬럼 0과 1, 컬럼 2와 3, 컬럼 4와 5 등등에 대한 드레인들(18)이 함께 접속된다. 접속부들은, 도 24에 도시된 바와 같이, 분리 영역들을 통해 연장되는 확산 접속부들일 수 있다. 대안으로, 금속 커넥터들(28)이, 도 25에 도시된 바와 같이, 전기 접속부들을 이룰 수 있다. 따라서, (공통 소거 게이트(16)를 공유하는) 메모리 셀들의 각각의 쌍에 대한 2개의 드레인 영역들(18)은 2개의 상이한 비트 라인들(32)에 접속된다.
도 26은 아키텍처 #5에 대해 선택된 메모리 셀(이 경우, EG0, BL2, 및 CG0_A에 대응하는 메모리 셀(M2))을 프로그래밍 및 판독하기 위한 동작 전압들(실제 전압들의 비제한적인 예들을 포함함)의 표를 포함한다. 이 도면에 나타난 소거 전압(선택된 EG 라인 상의 VEGE)은 선택된 메모리 셀(M2)을 포함하는 로우 쌍 내의 모든 메모리 셀들을 소거할 것이다. 도 27은, 더 낮은 소거 전압(VEGE)이 사용되고 소거 동안 네거티브 전압(VCGE)이 제어 게이트들에 인가된다는 점을 제외하면, 도 26에서와 동일한 동작 전압들의 제2 표를 포함한다. 판독 동작에서, 선택된 셀 쌍의 선택된 BL, EG 및 CG 라인들은 선택된 판독 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG 라인은 판독 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG 라인들은 0 볼트로 바이어스되고, 다른 BL 라인들은 0 볼트로 바이어스된다. 프로그래밍 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, EG, 및 CG 라인들은 선택된 프로그래밍 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 BL 라인은 프로그래밍 전류로 바이어스되고, 다른 비선택된 BL들은 금지 전압(VBLINH)(또는 부동 또는 0 볼트)으로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG는 프로그래밍 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG들은 0 볼트로 바이어스된다.
아키텍처 #6
도 28은 제6 아키텍처(#6)를 도시하고, 도 29는 셀 #3에 적용가능한 대응하는 레이아웃을 도시한다. 이러한 구성에서, 활성 영역들(36)에 형성된 메모리 셀들의 쌍들은 수직으로 연장된다. 폴리실리콘 워드 라인들(26)(WL) 및 제어 게이트 폴리 라인들(14)(CG)은 수평으로 연장된다. 소거 게이트들(16)(EG)의 쌍들은 2개의 인접한 활성 영역들(36) 사이의 분리 영역(34)을 가로질러서 수평으로 연장되는 폴리 라인들로서 형성된다(즉, 동일한 로우에 있지만 상이한 컬럼들에 있는 EG 게이트들(16)의 쌍들이 폴리의 단일 스트라이프에 의해 형성된다). EG 콘택트(30)는 각각의 EG 폴리를, 동일한 로우에서의 모든 EG 폴리들 위로 연장되어 그에 접속하는 금속 EG 라인(28)에 접속시킨다. 이전의 아키텍처에서와 같이, 메모리 셀들의 각각의 컬럼에 대해 단일의 수직 비트 라인(32)이 있는데, 여기서 각각의 비트 라인(32)은 콘택트들(20)에 의해 컬럼에 있는 모든 다른 드레인 영역(18)에만 접속된다. 유사하게, 분리 영역들(34)을 통해 연장되는 인접한 컬럼들의 교번하는 드레인 영역들(18) 사이에 확산 접속부들(18a)이 있다. 각각의 확산 접속부에 대한 드레인(18) 콘택트들은 제어 게이트 라인들 중 하나 초과의 제어 게이트 라인에 하향 연장되는, 그에 접속된 금속 브리지(42)와 함께 분리 영역들(34)에 형성되는데, 여기에 그 컬럼 쌍에 대한 금속 비트 라인(32)에 접속하는 비트 라인 콘택트(20a)가 형성된다. 각각의 금속 비트 라인(32)은 그것이 접속하는 메모리 셀들의 2개의 컬럼들 사이에서 분리 영역(34) 위에 수직으로 연장된다. 따라서, (공통 소거 게이트를 공유하는) 메모리 셀들의 각각의 쌍에 대한 2개의 드레인 영역들(18)은 2개의 상이한 비트 라인들(32)에 접속된다.
도 30은 아키텍처 #6에 대한 선택된 메모리 셀(이 경우, EG0, BL2, WL0, 및 CG0_A에 대응하는 메모리 셀(M2))을 프로그래밍 및 판독하기 위한 동작 전압들(실제 전압들의 비제한적인 예들을 포함함)의 표를 포함한다. 이 도면에 나타난 소거 전압(선택된 EG 라인 상의 VEGE)은 선택된 메모리 셀(M2)을 포함하는 로우 쌍 내의 모든 메모리 셀들을 소거할 것이다. 도 31은, 더 낮은 소거 전압(VEGE)이 사용되고 소거 동안 네거티브 전압(VCGE)이 제어 게이트들에 인가된다는 점을 제외하면, 도 30에서와 동일한 동작 전압들의 제2 표를 포함한다. 판독 동작에서, 선택된 셀 쌍의 선택된 BL, WL, EG 및 CG 라인들은 선택된 판독 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG 라인은 판독 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG 라인들은 0 볼트로 바이어스되고, 다른 BL 라인들은 0 볼트로 바이어스되고, 다른 비선택된 WL 라인들은 0 볼트로 바이어스된다. 프로그래밍 동작에서, 선택된 메모리 셀 쌍의 선택된 BL, WL, EG, 및 CG 라인들은 선택된 프로그래밍 바이어스 전압들로 바이어스되고, 선택된 메모리 셀 쌍의 다른 BL 라인은 프로그래밍 전류로 바이어스되고, 다른 비선택된 BL들은 금지 전압(VBLINH)(또는 부동 또는 0 볼트)으로 바이어스되고, 선택된 메모리 셀 쌍의 다른 CG는 프로그래밍 통과 바이어스 전압으로 바이어스되고, 다른 비선택된 CG들은 금지 전압(VCGINH) 또는 0 볼트로 바이어스되고, 다른 비선택된 WL 라인들은 0 볼트로 바이어스된다.
상기의 6개의 기술된 아키텍처들 중 임의의 것에 따른 메모리 디바이스(50)의 컴포넌트들이 도 32에 도시되어 있다. 메모리 디바이스(50)는 단일 칩 상에 형성되는, 전술된 실시예들 중 임의의 것에 따른 비휘발성 메모리 셀들의 2개의 별개의 어레이들(52, 54)을 포함한다. 비휘발성 메모리 셀들의 어레이들(52, 54)에는 선택된 메모리 셀들에 대한 판독, 프로그래밍, 및 소거 동작들 동안 어드레스들을 디코딩하는 데 그리고 다양한 전압들을 전술된 라인들에 공급하는 데 사용되는 어드레스 디코더들(56, 58, 60)이 인접해 있다. 전하 펌프들(62)이 동작 동안 전압들을 공급한다. 감지 증폭기들(64)이 선택된 메모리 셀의 상태를 판정하기 위해 판독 동작들 동안 메모리 셀 채널 전류들을 판독하는 데 사용된다. 제어 회로(66)가 판독, 프로그래밍, 및 소거 동작들 동안 전술된 다양한 라인들 상에 다양한 전압들 및 전류들을 제공하기 위해 메모리 디바이스(50)의 컴포넌트들을 제어하도록 구성된다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀 어레이의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (41)

  1. 삭제
  2. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판; 및
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들을 포함하고,
    각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장되고,
    상기 활성 영역들의 각각은 복수의 메모리 셀의 쌍들을 포함하고,
    상기 메모리 셀 쌍들의 각각은,
    상기 기판 내에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 제1 영역 및 제2 영역 - 상기 기판 내의 연속적인 채널 영역이 상기 제1 영역과 상기 제2 영역 사이에 연장됨 -,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 제2 부분 사이의 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트, 및
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트를 포함하고,
    상기 메모리 셀의 쌍들은, 상기 메모리 셀의 쌍들의 각각에 대해, 상기 채널 영역이 상기 제1 방향으로 상기 제1 영역으로부터 상기 제2 영역으로 연장되고, 상기 제1 영역이 동일한 활성 영역 내의 메모리 셀의 인접한 쌍의 제2 영역에 전기적으로 접속되고, 상기 제2 영역이 동일한 활성 영역 내의 상기 메모리 셀의 인접한 쌍의 제1 영역에 전기적으로 접속되도록 하는 어레이로 구성되고,
    상기 제1 방향에 직교하는 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 제1 제어 게이트들 중 하나의 제어 게이트에 전기적으로 접속되는 복수의 제1 제어 게이트 라인들;
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 제2 제어 게이트들 중 하나의 제어 게이트에 전기적으로 접속되는 복수의 제2 제어 게이트 라인들;
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 상기 제1 영역들 중 하나의 영역 및 상기 제2 영역들 중 하나의 영역에 전기적으로 접속되는 복수의 비트 라인들; 및
    상기 제1 방향으로 연장되고, 각각이 상기 활성 영역들 중 하나의 활성 영역 내의 소거 게이트들에 전기적으로 접속되는 복수의 소거 게이트 라인들을 추가로 포함하는, 메모리 디바이스.
  3. 청구항 2에 있어서,
    상기 소거 게이트 라인들은, 상기 활성 영역들 위에서 상기 제1 방향으로 연장되고 수직으로 연장된 콘택트들을 통해 상기 소거 게이트들에 전기적으로 접속되는 금속 라인들인, 메모리 디바이스.
  4. 청구항 2에 있어서,
    상기 소거 게이트들의 각각은 상기 분리 영역들 중 하나의 영역 내로 연장되고, 상기 소거 게이트 라인들은, 상기 분리 영역들 위에서 상기 제1 방향으로 연장되고 상기 분리 영역들 내의 수직으로 연장된 콘택트들을 통해 상기 소거 게이트들에 전기적으로 접속되는 금속 라인들인, 메모리 디바이스.
  5. 청구항 2에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0(zero) 전압을; 그리고
    상기 선택된 메모리 셀이 아닌 메모리 셀들에 전기적으로 접속된 비트 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  6. 청구항 2에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그래밍 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 전기 전류를; 그리고
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  7. 청구항 6에 있어서, 상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하는 메모리 셀 쌍에 인접한 메모리 셀 쌍의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 네거티브 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않고 상기 선택된 메모리 셀을 포함하는 메모리 셀의 쌍에 인접하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  8. 청구항 2에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 소거 동작 동안,
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 네거티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  9. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판; 및
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들을 포함하고,
    각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장되고,
    상기 활성 영역들의 각각은 복수의 메모리 셀의 쌍들을 포함하고,
    상기 메모리 셀 쌍들의 각각은,
    상기 기판 내에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 제1 영역 및 제2 영역 - 상기 기판 내의 연속적인 채널 영역이 상기 제1 영역과 상기 제2 영역 사이에 연장됨 -,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 제2 부분 사이의 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 소거 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트, 및
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트를 포함하고,
    상기 메모리 셀의 쌍들은, 상기 메모리 셀의 쌍들의 각각에 대해, 상기 채널 영역이 상기 제1 방향으로 상기 제1 영역으로부터 상기 제2 영역으로 연장되고, 상기 제1 영역이 동일한 활성 영역 내의 메모리 셀의 인접한 쌍의 제2 영역에 전기적으로 접속되고, 상기 제2 영역이 동일한 활성 영역 내의 상기 메모리 셀의 인접한 쌍의 제1 영역에 전기적으로 접속되도록 하는 어레이로 구성되고,상기 제1 방향에 직교하는 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 제1 제어 게이트들 중 하나의 제어 게이트에 전기적으로 접속되는 복수의 제1 제어 게이트 라인들;
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 제2 제어 게이트들 중 하나의 제어 게이트에 전기적으로 접속되는 복수의 제2 제어 게이트 라인들; 및
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 소거 게이트들 중 하나의 소거 게이트에 전기적으로 접속되는 복수의 소거 게이트 라인들을 추가로 포함하는, 메모리 디바이스.
  10. 청구항 9에 있어서,
    복수의 비트 라인들을 추가로 포함하고,
    상기 비트 라인들의 각각은,
    상기 활성 영역들 중 제1 활성 영역의 제1 영역 및 제2 영역 중 일부 위에 배치되면서 그에 전기적으로 접속되는 제1 부분들;
    상기 활성 영역들 중 제1 활성 영역에 인접한 상기 활성 영역들 중 제2 활성 영역의 제1 영역 및 제2 영역 중 일부 위에 배치되면서 그에 전기적으로 접속되는 제2 부분들; 및
    각각이 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 분리 영역을 횡단하는 제3 부분들을 포함하는 지그재그 구성을 갖는, 메모리 디바이스.
  11. 청구항 10에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  12. 청구항 10에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그래밍 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 전류를;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  13. 청구항 12에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않고, 상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인 및 제어 게이트 라인을 공유하는 상기 메모리 셀의 쌍에 전기적으로 접속된 비트 라인에 포지티브 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  14. 청구항 12에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않고, 상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인 및 제어 게이트 라인을 공유하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 포지티브 또는 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  15. 청구항 9에 있어서,
    각각이 상기 활성 영역들의 각각 내의 상기 제1 영역들 중 하나의 영역 및 상기 제2 영역들 중 하나의 영역에 전기적으로 접속된 복수의 비트 라인들을 추가로 포함하고, 상기 비트 라인들의 각각은 상기 제1 방향에 대해 대각으로 배향되는(diagonally oriented), 메모리 디바이스.
  16. 청구항 9에 있어서,
    각각이 상기 활성 영역들의 각각 내의 상기 제1 영역들 중 하나의 영역 및 상기 제2 영역들 중 하나의 영역에 전기적으로 접속된 복수의 비트 라인들을 추가로 포함하고,
    상기 비트 라인들의 각각은,
    각각이 상기 활성 영역들 중 하나의 활성 영역을 따라서 연장되는 제1 세그먼트들, 및
    각각이 상기 제1 세그먼트들 중 하나의 세그먼트로부터 상기 제1 세그먼트들 중 다른 세그먼트로 상기 분리 영역들 중 하나의 분리 영역을 가로질러서 횡단하는 제2 세그먼트들을 포함하는, 메모리 디바이스.
  17. 청구항 15에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  18. 청구항 15에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그래밍 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 전류를;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  19. 청구항 18에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않고 상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인 및 제어 게이트 라인을 공유하는 상기 메모리 셀의 쌍에 전기적으로 접속된 비트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않고 상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인 및 제어 게이트 라인을 공유하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 포지티브 또는 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  20. 청구항 18에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  21. 청구항 9에 있어서,
    상기 활성 영역들의 각각은,
    상기 제1 방향으로 연장되고, 상기 활성 영역 내의 상기 제1 영역 및 상기 제2 영역 중 일부 영역에 전기적으로 접속되는 제1 비트 라인; 및
    상기 제1 방향으로 연장되고, 상기 활성 영역 내의 상기 제1 영역 및 상기 제2 영역 중 다른 영역들에 전기적으로 접속되는 제2 비트 라인을 추가로 포함하는, 메모리 디바이스.
  22. 청구항 21에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  23. 청구항 21에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그래밍 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 전기 전류를;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  24. 청구항 23에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  25. 청구항 9에 있어서,
    상기 활성 영역들 중 하나의 활성 영역 각각에 대해,
    상기 하나의 활성 영역 내의 제1 복수의 제1 영역들은 상기 제2 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 제1 복수의 제1 영역들에 전기적으로 접속되고;
    상기 하나의 활성 영역 내의 제2 복수의 제1 영역들은 상기 제2 방향에 반대인 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 제2 복수의 제1 영역들에 전기적으로 접속되고,
    상기 제1 복수의 제1 영역들은 상기 제2 복수의 제1 영역들과 교번하고,
    상기 메모리 디바이스는,
    각각이 제1 복수의 활성 영역들 중 하나의 활성 영역을 따라서 연장되고 그 내부의 상기 제1 복수의 제1 영역들에 전기적으로 접속되는 제1 복수의 비트 라인들; 및
    각각이 제2 복수의 활성 영역들 중 하나의 활성 영역을 따라서 연장되고 그 내부의 상기 제2 복수의 제1 영역들에 전기적으로 접속되는 제2 복수의 비트 라인들을 추가로 포함하고,
    상기 제1 복수의 활성 영역들은 상기 제2 복수의 활성 영역들과 교번하는, 메모리 디바이스.
  26. 청구항 25에 있어서,
    상기 활성 영역들 중 하나의 활성 영역 각각에 대해,
    상기 하나의 활성 영역 내의 상기 제1 복수의 제1 영역들은 상기 분리 영역들 중 하나의 분리 영역을 가로질러서 확산 연장됨으로써 상기 제2 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 상기 제1 복수의 제1 영역들에 전기적으로 접속되고;
    상기 하나의 활성 영역 내의 상기 제2 복수의 제1 영역들은 상기 분리 영역들 중 다른 하나의 분리 영역을 가로질러서 확산 연장됨으로써 상기 제2 방향에 반대인 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 상기 제2 복수의 제1 영역들에 전기적으로 접속되는, 메모리 디바이스.
  27. 청구항 25에 있어서,
    상기 활성 영역들 중 하나의 활성 영역 각각에 대해,
    상기 하나의 활성 영역 내의 상기 제1 복수의 제1 영역들은 상기 분리 영역들 중 하나의 분리 영역을 가로질러서 연장되는 금속 커넥터들에 의해 상기 제2 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 상기 제1 복수의 제1 영역들에 전기적으로 접속되고;
    상기 하나의 활성 영역 내의 상기 제2 복수의 제1 영역들은 상기 분리 영역들 중 다른 하나의 분리 영역을 가로질러서 연장되는 금속 커넥터들에 의해 상기 제2 방향에 반대인 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 상기 제2 복수의 제1 영역들에 전기적으로 접속되는, 메모리 디바이스.
  28. 청구항 25에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 0 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  29. 청구항 25에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그래밍 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 전기 전류를;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  30. 청구항 29에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 포지티브 전압 또는 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  31. 메모리 디바이스로서,
    제1 전도성 타입의 반도체 재료의 기판; 및
    상기 기판 상에 형성되며 실질적으로 서로 평행하고 제1 방향으로 연장되는 이격된 분리 영역들을 포함하고,
    각각의 쌍의 인접한 분리 영역들 사이의 활성 영역이 또한 상기 제1 방향으로 연장되고;
    상기 활성 영역들의 각각은 복수의 메모리 셀의 쌍들을 포함하고,
    상기 메모리 셀 쌍들의 각각은,
    상기 기판 내에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖는 제1 영역 및 제2 영역 - 상기 기판 내의 연속적인 채널 영역이 상기 제1 영역과 상기 제2 영역 사이에 연장됨 -,
    상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트,
    상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트,
    상기 채널 영역의 제1 부분과 상기 제2 부분 사이의 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트,
    상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 제어 게이트,
    상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 제어 게이트,
    상기 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 및
    상기 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트를 포함하고,
    상기 메모리 셀의 쌍들은, 상기 메모리 셀의 쌍들의 각각에 대해, 상기 채널 영역이 상기 제1 방향으로 상기 제1 영역으로부터 상기 제2 영역으로 연장되고, 상기 제1 영역이 동일한 활성 영역 내의 메모리 셀의 인접한 쌍의 제2 영역에 전기적으로 접속되고, 상기 제2 영역이 동일한 활성 영역 내에서 상기 메모리 셀의 인접한 쌍의 제1 영역에 전기적으로 접속되도록 하는 어레이로 구성되는, 메모리 디바이스.
  32. 청구항 31에 있어서,
    상기 제1 방향에 직교하는 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 제1 제어 게이트들 중 하나의 제어 게이트에 전기적으로 접속되는 복수의 제1 제어 게이트 라인들;
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 제2 제어 게이트들 중 하나의 제어 게이트에 전기적으로 접속되는 복수의 제2 제어 게이트 라인들;
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 상기 제1 소거 게이트 및 상기 제2 소거 게이트 중 하나의 소거 게이트에 전기적으로 접속되는 복수의 소거 게이트 라인들; 및
    상기 제2 방향으로 연장되고, 각각이 상기 활성 영역들의 각각에서의 워드 라인 게이트들 중 하나의 워드 라인 게이트에 전기적으로 접속되는 복수의 워드 라인들을 추가로 포함하는, 메모리 디바이스.
  33. 청구항 32에 있어서,
    상기 활성 영역들 중 하나의 활성 영역 각각에 대해,
    상기 하나의 활성 영역 내의 제1 복수의 소거 게이트들은 상기 제2 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 제1 복수의 소거 게이트들에 전기적으로 접속되고;
    상기 하나의 활성 영역 내의 제2 복수의 소거 게이트들은 상기 제2 방향에 반대인 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 제2 복수의 소거 게이트들에 전기적으로 접속되고;
    상기 제1 복수의 소거 게이트들은 상기 제2 복수의 소거 게이트들과 교번하는, 메모리 디바이스.
  34. 청구항 33에 있어서,
    각각이 상기 제1 복수의 소거 게이트들 중 하나의 소거 게이트와 상기 소거 게이트 라인들 중 하나의 소거 게이트 라인 사이에 전기적으로 접속되는 제1 복수의 전기 콘택트들; 및
    각각이 상기 제2 복수의 소거 게이트들 중 하나의 소거 게이트와 상기 소거 게이트 라인들 중 하나의 소거 게이트 라인 사이에 전기적으로 접속되는 제2 복수의 전기 콘택트들을 추가로 포함하는, 메모리 디바이스.
  35. 청구항 32에 있어서,
    상기 활성 영역들 중 하나의 활성 영역 각각에 대해,
    상기 하나의 활성 영역 내의 제1 복수의 제1 영역들은 상기 제2 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 제1 복수의 제1 영역들에 전기적으로 접속되고;
    상기 하나의 활성 영역 내의 제2 복수의 제1 영역들은 상기 제2 방향에 반대인 방향으로 상기 하나의 활성 영역에 인접한 상기 활성 영역들 중 다른 활성 영역 내의 제2 복수의 제1 영역들에 전기적으로 접속되고,
    상기 제1 복수의 제1 영역들은 상기 제2 복수의 제1 영역들과 교번하고,
    상기 메모리 디바이스는,
    각각이 제1 복수의 활성 영역들 중 하나의 활성 영역에 평행하게 연장되고 그 내부의 상기 제1 복수의 제1 영역들에 전기적으로 접속되는 제1 복수의 비트 라인들; 및
    각각이 제2 복수의 활성 영역들 중 하나의 활성 영역에 평행하게 연장되고 그 내부의 상기 제2 복수의 제1 영역들에 전기적으로 접속되는 제2 복수의 비트 라인들을 추가로 포함하고,
    상기 제1 복수의 활성 영역들은 상기 제2 복수의 활성 영역들과 교번하는, 메모리 디바이스.
  36. 청구항 35에 있어서,
    상기 제1 및 제2 복수의 비트 라인들의 각각은 상기 분리 영역들 중 하나의 분리 영역 위로 연장되는, 메모리 디바이스.
  37. 청구항 36에 있어서,
    상기 제1 및 제2 영역들 중 하나의 영역에 전기적으로 접속된 제1 콘택트와 상기 제1 및 제2 복수의 비트 라인들 중 하나의 비트 라인에 전기적으로 접속된 제2 콘택트 사이에서 각각이 상기 제1 방향으로 연장되는 복수의 금속 브리지들을 추가로 포함하는, 메모리 디바이스.
  38. 청구항 35항에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 0 전압을;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 워드 라인 게이트에 전기적으로 접속된 워드 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 0 전압을;
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 워드 라인 게이트들에 전기적으로 접속된 워드 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  39. 청구항 35에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 프로그래밍 동작 동안,
    상기 선택된 메모리 셀에 전기적으로 접속된 비트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀에 전기적으로 접속된 비트 라인에 전기 전류를;
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀과 쌍을 이루는 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 포지티브 전압을;
    상기 선택된 메모리 셀의 워드 라인 게이트에 전기적으로 접속된 워드 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 워드 라인 게이트들에 전기적으로 접속된 워드 라인들에 0 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
  40. 청구항 39에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들에 전기적으로 접속된 비트 라인들에 포지티브 전압 또는 0 전압을; 그리고
    상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀의 쌍들의 제어 게이트들에 전기적으로 접속된 제어 게이트 라인들에 포지티브 전압 또는 0 전압을
    인가하도록 추가로 구성되는, 메모리 디바이스.
  41. 청구항 32에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀에 대한 소거 동작 동안,
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된 소거 게이트 라인에 포지티브 전압을; 그리고
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된 제어 게이트 라인에 네거티브 전압을
    인가하도록 구성된 제어 회로를 추가로 포함하는, 메모리 디바이스.
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