CN104091801B - 存储器单元阵列及其形成方法和驱动方法 - Google Patents

Abstract

一种存储器单元阵列及其形成方法和驱动方法，所述存储器单元阵列包括：半导体衬底，包括：第一有源区、第二有源区、隔离结构；第一有源区上的存储器单元包括：第一存储单元、第二存储单元、第一存储单元和第二存储单元之间的选择栅、位于第二存储单元一侧的第二有源区内的源极、位于第一存储单元另一侧的第一有源区内的漏极；平行排列的位线，同一个第一有源区上的存储器单元的漏极与同一位线连接；平行排列的第一控制线、第二控制线和字线，同一行的第一存储单元与同一根第一控制线连接，同一行的第二存储单元与同一根第二控制线连接，同一行的选择栅与同一根字线连接。所述存储器单元阵列可以降低读取操作时的能耗，提高读取效率。

Description

存储器单元阵列及其形成方法和驱动方法

技术领域

本发明涉及半导体技术领域，特别涉及一种存储器单元阵列及其形成方法和驱动方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。

存储器中，闪存的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存结构一般包括浮栅结构和位于所述浮栅结构上方的控制栅。

请参考图1，为现有技术形成的闪存单元的结构示意图。

所述闪存单元主要包括：半导体衬底10，位于半导体衬底10表面的浮栅介质层21、位于所述浮栅介质层21表面的浮栅极22、位于浮栅极22表面的控制栅介质层31、位于控制栅介质层31表面的控制栅极32，以及位于控制栅极32、控制栅介质层31、浮栅极22、浮栅介质层21侧面的选择栅40、位于所述选择栅40和浮栅极22、浮栅介质层21、半导体衬底10之间的隧穿氧化层33，位于控制栅极32远离选择栅40一侧的半导体衬底10内的源漏区11。

上述闪存单元包括位于选择栅40两侧的两个对称的存储单元：第一存储单元和第二存储单元。

请参考图2，为现有闪存单元构成的闪存阵列。

所述闪存阵列包括若干字线(WLn、WLn+1、……)、若干第一控制线CG1、若干第二控制线CG2、与第一控制线CG1连接的若干第一存储单元51、与第二控制线CG2连接的若干第二存储单元52、若干平行排列的位线(BL1-n、BL1-2、BL1-1、BL1、BL2、BL2+1、BL2+2、BL2+n)与对应的源漏区之间通过接触孔60连接，同一行的闪存单元中第一存储单元51和第二存储单元52共用一条与选择栅连接的字线，第一控制线CG1和第二控制线CG2分别位于同一条字线的两侧且与其平行，字线和位线垂直且绝缘。相邻闪存单元之间共用源漏极。

上述闪存阵列通过对字线、第一控制线、第二控制线以及源漏极区域施加不同的工作电压以实现对闪存单元的读取、编程和擦除操作。

上述闪存阵列在工作过程中，能耗较大，工作效率较低。

发明内容

本发明解决的问题是提供一种存储器单元阵列及其形成方法和驱动方法，可以减少所述存储器单元阵列的能耗。

为解决上述问题，本发明提供一种存储器单元阵列，包括：半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；位于相邻第二有源区之间的第一有源区上的若干存储器单元，所述若干存储器单元按矩阵排列，所述存储器单元包括：沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极、位于所述第一存储单元另一侧的第一有源区内的漏极；若干平行排列的位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一位线连接；若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行存储器单元的选择栅通过金属互连结构与同一根字线连接。

可选的，所述第一存储单元包括：位于选择栅一侧的第一有源区表面的第一浮栅结构和位于所述第一浮栅结构上的第一控制栅结构；所述第二存储单元包括：位于选择栅另一侧的第一有源区表面的第二浮栅结构和位于所述第二浮栅结构上的第二控制栅结构。

可选的，还包括位于第一控制栅结构上和第二控制栅结构上的第一侧墙；位于第一侧墙、第一控制栅结构、第一浮栅结构侧壁表面和所述第一侧墙、第二控制栅结构、第二浮栅结构侧壁表面的第二侧墙。

可选的，所述位线位于第一有源区的上方且沿第一有源区的长度方向平行排列。

可选的，同一个第一有源区上的相邻存储单元之间共享同一漏极或同一源极。

可选的，所述第二有源区为源极，位于同一行的存储器单元共享同一源极。

为解决上述问题本发明的技术方案还提供一种上述存储器单元阵列的形成方法，包括：提供半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；在相邻第二有源区之间的第一有源区上形成若干矩阵排列的存储器单元，所述存储器单元包括沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极和所述第一存储单元另一侧的第一有源区内的漏极；形成若干位线，位于同一有源区上的存储单元的漏极通过金属互连结构与同一根位线连接；形成若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储器单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行的存储器单元的选择栅通过金属互连结构与同一根字线连接。

本发明的技术方案还提供一种上述存储器单元阵列的驱动方法，包括：提供上述存储器单元阵列；确定待读取的存储单元所在的存储器单元；将该存储器单元的源极接地；对与该存储器单元的选择栅连接的字线施加第一电压，所述第一电压适于在选择栅下方的半导体衬底内形成反型层；对与该存储器单元的漏极连接的位线施加第二电压，所述第二电压适于使半导体衬底内的载流子发生迁移；若对该存储器单元的第一存储单元进行读取操作，则对与该存储器单元的第二存储单元连接的第二控制线施加第三电压，与该存储器单元的第一存储单元连接的第一控制线接地，所述第三电压适于使第二存储单元下方的半导体衬底内形成反型层；若对该存储器单元的第二存储单元进行读取操作，则对与该存储器单元的第一存储单元连接的第一控制线施加第四电压，与该存储器单元的第二存储单元连接的第二控制线接地，所述第四电压适于使第一存储单元下方的半导体衬底内形成反型层。

可选的，所述第一电压与第三电压或第四电压相同。

可选的，所述第一电压范围为4V～5V，所述第二电压范围为0.6V～1V，所述第三电压范围为4V～5V。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，所述存储器单元阵列的半导体衬底包括若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构，不同的第一有源区之间通过隔离结构隔离，仅通过第二有源区连接；相邻第二有源区之间的第一有源区上形成有若干矩阵排列的存储器单元，所述存储器单元包括第一存储单元、第二存储单元、选择栅和位于第一有源区内的漏极和第二有源区内的源极。由于所述存储器单元阵列的不同第一有源区之间仅通过第二有源区连接，当第二有源区接地时，相邻的第一有源区之间相互隔离，与不同第一有源区上的存储器单元连接的相邻位线之间无法连通。在对存储器单元进行读取操作时，不会出现在某一位线上施加的电压被相邻的位线分压而导致电压下降的情况，因此只需要对待读取存储器单元的漏极连接的单根位线施加电压，从而可以降低能耗，提高所述存储器单元阵列的读取效率。

进一步的，所述存储器单元阵列中的同一个第一有源区上的相邻存储器单元共享同一漏极或同一源极。并且，所述第二有源区整体均被掺杂形成源极，位于第二有源区两侧的同一行的存储器单元共享同一源极，从而可以提高所述存储器单元阵列的集成度。

进一步的，在对所述存储器单元阵列进行读取操作时，将待读取的存储器单元的源极接地，与该存储器单元漏极连接的位线上施加第二电压，由于源极接地，即第二有源区接地，而所述存储器单元阵列的不同第一有源区之间仅通过第二有源区连接，所以所述第二有源区接地时，相邻的有源区之间也相互隔离，相邻位线之间无法连通。在对上述存储器单元进行读取操作时，在该存储器单元漏极连接的位线上施加第二电压不会被相邻的位线分压而导致电压下降，因此只需要对与待读取存储器单元的漏极连接的单根位线施加电压，从而可以降低能耗，提高所述存储器单元阵列的读取效率。

附图说明

图1是本发明的现有技术的闪存单元的结构示意图；

图2是本发明的现有技术的闪存单元阵列的示意图；

图3是本发明的实施例的存储器单元阵列的示意图；

图4是本发明的实施例的存储器单元的剖面示意图；

图5至图11是本发明的实施例的存储器单元阵列的形成过程的示意图；

图12是本发明的实施例的存储器单元阵列的读取操作示意图。

具体实施方式

如背景技术中所述，现有技术的闪存单元阵列在读取数据的过程中，存储器的能耗较高，导致存储器的效率降低。

请参考图2，以图2中虚线框中的闪存单元作为示例，当需要读取该闪存单元的第一存储单元51a中的数据时，与所述闪存单元的选择栅连接的字线WLn上施加4.5V高电平，使该闪存单元的选择栅下方的半导体衬底沟道导通；在与该闪存单元的第二存储单元52a连接的第二控制线CG2上施加4.5V高电平，使得该第二存储单元52a下方的半导体衬底沟道导通；在与该闪存单元的第一存储单元51a连接的第一控制线CG1上施加0V；在与第一存储单元51a一侧的源漏区连接的位线BL1上施加0V；在与第二存储单元52a一侧的源漏区连接的位线BL2上施加0.8V，其他字线和控制线的电压均为0V。

为了提高存储器的集成高度，相邻列的闪存单元共享同一源漏区以及与该源漏区连接的同一位线，所以在所述位线BL2上施加的电压也同时作用到与该闪存单元相邻的另一闪存单元(包括第一存储单元51b和第二存储单元52b)的源漏区上，由于第二存储单元52b以及选择栅下方的沟道导通，若所述第一存储单元51b为擦除状态，则所述第一存储单元51b下方的半导体衬底沟道也导通，使得位线BL2与位线BL2+1之间连通，使得位线BL2的电压下降，导致所述第一存储单元51a的读取电流减小，使得所述闪存阵列的读取准确性下降。

所以，为了避免上述问题，通常需要位线BL2+1和位线BL2+2上同时施加与位线BL2上相同的电压，以避免BL2上的电压下降。这样在对一个闪存单元进行读取操作时，需要对三根位线施加电压，不仅需要增加存储器外围电路的器件数量，降低存储器的集成度，还会增加存储器的能耗，使存储器的效率降低。

本发明的实施例提供一种存储器单元阵列及其形成方法和驱动方法，通过改变存储器单元阵列的排布方式，使得在对存储器单元进行读取的过程中，仅需要对一根位线施加电压，从而可以节约存储器的能耗，并提高存储器集成度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图3，为本实施例的存储器单元阵列的示意图。

所述存储器单元阵列包括：半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区101、与第一有源区101垂直的若干平行排列的第二有源区102、包围所述第一有源区101和第二有源区102的隔离结构103；位于相邻第二有源区102之间的第一有源区上的若干矩阵排列的存储器单元，所述存储器单元包括：沿第一有源区101长度方向排列的第一存储单元111和第二存储单元112，所述第二存储单元112位于第一有源区101上靠近第二有源区102一侧、位于第一存储单元111和第二存储单元112之间的选择栅113、位于所述第二存储单元112一侧的第二源区102内的源极(图中未示出)、位于所述第一存储单元111另一侧的第一有源区101内的漏极(图中未示出)；若干平行排列的位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构200与同一位线连接；若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储器单元的第一存储单元111通过金属互连结构与同一根第一控制线连接，位于同一行的第二存储单元112通过金属互连结构与同一根第二控制线连接，位于同一行的选择栅113通过金属互连结构与同一根字线连接。

本实施例中，以四个第一有源区101和一个第二有源区102作为示例。本实施例中的位线包括：位线BL1、位线BL2、位线BL3、位线BL4；所述存储器单元阵列的第一控制线包括：第一控制线CG1和第一控制线CG4；第二控制线包括CG2和第二控制线CG3；字线包括：字线WL1和字线WL2。在本发明的而其他实施例中，所述存储器单元阵列可以包括两个以上的第二有源区102，以及其他数量的第一有源区101。

所述位线BL1、位线BL2、位线BL3、位线BL4分别位于不同的第一源区101的上方，与存储器单元的漏极电连接而与所述存储器单元的其他部分绝缘，所述第一控制线CG1、第一控制线CG4位于存储器单元的第一存储单元111的上方，且与所述第一存储单元111电连接，与所述存储器单元的其他部分绝缘；所述第二控制线CG2、第二控制线CG3位于存储器单元的第二存储单元112上方，与所述第二存储单元112电连接，与所述存储器单元的其他部分绝缘；所述字线WL1、字线WL2位于存储器单元的控制栅113上方，与所述控制栅113电连接，与所述存储器单元的其他部分绝缘；且所述第一控制线CG1、第一控制线CG4、第二控制线CG2、第二控制线CG3、字线WL1、字线WL2和位线BL1、位线BL2、位线BL3、位线BL4均为金属互连线，所述第一控制线CG1、第一控制线CG4、第二控制线CG2、第二控制线CG3、字线WL1、字线WL2位于同一布线金属层内，而位线BL1、位线BL2、位线BL3、位线BL4位于第一控制线、第二控制线和字线的上层的布线金属层内。

本实施例中，位线BL1、位线BL2、位线BL3、位线BL4分别位于不同第一有源区101的上方且沿第一有源区101的长度方向平行排列。字线、第一控制线与第二控制线与位线之间垂直。

请参考图4，为沿图3中割线AA’方向的存储器单元的剖面示意图。图4中忽略位线BL1(请参考图3)、第一控制线CG1(请参考图3)、第二控制线CG2(请参考图3)、字线WL1(请参考图3)以及金属互连结构200(请参考图3)。

所述存储器单元包括第一存储单元111、第二存储单元112、位于第一存储单元111和第二存储单元112之间的选择栅113、位于所述第二存储单元112一侧的第二有源区102内的源极402、位于所述第一存储单元111另一侧的第一有源区101内的漏极401。第一有源区101和第二有源区102通过虚线分割。

所述第一存储单元111包括：位于选择栅113一侧的第一有源区101表面的第一浮栅结构和位于所述第一浮栅结构上的第一控制栅结构，所述第一浮栅结构包括：第一浮栅介质层121、位于第一浮栅介质层121表面的第一浮栅极122，所述第一控制栅结构包括：位于第一浮栅极122表面的第一控制栅介质层123、位于所述第一控制栅介质层123表面的第一控制栅极124。

所述第二存储单元112包括：位于选择栅113另一侧的第一有源区101表面的第二浮栅结构和位于所述第二浮栅结构上的第二控制栅结构，所述第二浮栅结构包括：第二浮栅介质层131、位于第二浮栅介质层131表面的第二浮栅极132，所述第二控制栅结构包括：位于第二浮栅极132表面的第二控制栅介质层133、位于所述第二控制栅介质层133表面的第二控制栅极134。

本实施例中，所述第一浮栅介质层121和第二浮栅介质层131的材料为氧化硅，厚度为第一浮栅极122和第二浮栅极132的材料可以为多晶硅，厚度为所述第一控制栅介质层123和第二控制栅介质层133的材料为ONO(氧化硅-氮化硅-氧化硅)结构，厚度为 本发明的其他实施例中，所述第一控制栅介质层123和第二控制栅介质层133的材料还可以是单层的氧化硅层。

所述第一存储单元111还包括：位于第一控制栅结构上的第一侧墙201a、位于第一控制栅结构、第一浮栅结构侧壁表面的第二侧墙202a。本实施例中，所述第一浮栅介质层121的宽度大于第一浮栅极122的宽度，第二侧墙202a位于部分第一浮栅介质层121表面。

所述第二存储单元112还包括：位于第二控制栅结构上的第一侧墙201b、位于第二控制栅结构、第二浮栅结构侧壁表面的第二侧墙202b。本实施例中，所述第二浮栅介质层131的宽度大于第二浮栅极132的宽度，第二侧墙202b位于部分第二浮栅介质层131表面。

所述第一侧墙201a和第二侧墙202a用于保护第一存储单元111的第一控制栅结构、第一浮栅结构，所述第一侧墙201b和第二侧墙202b用于保护第二存储单元112的第二控制栅结构、第二浮栅结构。所述第一侧墙201a、第二侧墙202a、第一侧墙201b和第二侧墙202b的材料为氮化硅。

所述选择栅113包括选择栅极300以及位于所述选择栅极200与第一存储单元111、第二存储单元112和第一有源区101之间的隧穿氧化层302。本实施例中，所述选择栅113还包括位于选择栅极300表面的氧化层301，所述氧化层301用于保护所述选择栅极300。所述选择栅极300的材料为多晶硅，所述隧穿氧化层302的材料为氧化硅。

所述第一控制栅极124、第二控制栅极134与所述选择栅113之间还具有氧化硅层303和位于所述氧化硅层303表面第三侧墙304，所述氧化硅层303和第三侧墙304用于形成第一控制栅极124、第二控制栅极134与选择栅113之间的隔离结构。所述氧化硅层303和第三侧墙304还覆盖部分第一侧墙201a和部分第一侧墙201b。

所述存储器单元的第一存储单元111和第二存储单元112共享一个选择栅113，所述第一存储单元111和第二存储单元112分别能够存储一个比特的数据，从而使得所述存储器单元具有两个比特的存储位。

请综合参考图3和图4，所述存储器单元的漏极401通过金属互连结构与位线BL1连接，所述存储器单元的选择栅极300通过金属互连结构与字线WL1连接，所述第一存储单元111的第一控制栅极124通过金属互连结构与第一控制线CG1连接，所述第二存储单元112的第二控制栅极134通过金属互连结构与第二控制线CG2连接。

同一个第一有源区101上的相邻存储器单元共享同一漏极或同一源极，例如，本实施例中，位于所述第二有源区102两侧的同一个第一有源区101上的相邻存储单元共享所述第二有源区102内的源极402。相邻第二有源区102之间的单个第一有源区101上可以形成两个存储器单元，这两个存储器单元可以共享一个漏极401。并且，本实施例中，所述第二有源区102整体均被掺杂形成源极，位于第二有源区102两侧的同一行的存储器单元共享同一源极。从而可以提高所述存储器单元阵列的集成度。

所述字线WL1、字线WL2、第一控制线CG1、第一控制线CG4、第二控制线CG2、第二控制线CG3、位线BL1、位线BL2、位线BL3、位线BL4分别与存储器外围的控制晶体管连接，通过控制晶体管对所述字线、第一控制线、第二控制线、位线施加电压分别施加，以控制所述存储器单元阵列里的不同存储器单元例的不同存储单元的读取、写入和擦除操作。

由于所述存储器单元阵列的不同的第一有源区101之间仅通过第二有源区102连接，当第二有源区102接地时，相邻的第一有源区101之间相互隔离，相邻位线之间无法连通。在对存储器单元进行读取操作时，不会出现在位线BL1、位线BL2、位线BL3或位线BL4上施加的电压被相邻的位线分压而导致电压下降的情况，因此只需要对待读取存储器单元的单根位线施加电压，从而可以降低能耗，提高所述存储器单元阵列的读取效率。

本实施例还提供一种上述存储器单元阵列的形成方法。

请参考图5，提供半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区101、与第一有源区101垂直的若干平行排列的第二有源区102、包围所述第一有源区101和第二有源区102的隔离结构。

所述半导体衬底可以由基底形成，所述基底材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为硅片。

对上述基底进行阱掺杂以及阈值调整注入形成有源区之后，对所述有源区进行图形化，在所述基底内形成凹槽，所述凹槽将有源区分割为第一有源区101和第二有源区102，然后在所述凹槽内填充绝缘介质材料，形成包围所述第一有源区和第二有源区的隔离结构103，所述隔离结构103可以是浅沟槽隔离结构。

请参考图6，在相邻第二有源区102之间的第一有源区101上形成若干矩阵排列的存储器单元，所述存储器单元包括沿第一有源区101长度方向排列的第一存储单元111和第二存储单元112，所述第二存储单元112位于第一有源区101上靠近第二有源区102一侧、位于第一存储单元111和第二存储单元112之间的选择栅113、位于所述第二存储单元112一侧的第二有源区102内的源极和所述第一存储单元111另一侧的第一有源区101内的漏极。

请参考图7，为沿图6中割线AA’的存储器单元的剖面示意图。

请参考图7至图11，为上述存储器单元的形成过程的结构示意图，所述图8至图11均与图7为同一位置处的不同步骤的剖面意图。

请参考图7，在所述半导体衬底表面依次形成第一介质层120，位于第一介质层120表面浮栅材料层130、位于浮栅材料层130表面的第二介质层140和位于所述第二介质层140表面的控制栅材料层150。

所述第一介质层120的材料为氧化硅，所述第一介质层120后续用于形成浮栅介质层，作为浮栅极和半导体衬底之间的隧穿氧化层。所述第一介质层120的形成方法为热氧化或化学气相沉积。所述第一介质层120的厚度范围为

所述浮栅材料层130的材料可以为多晶硅，所述浮栅材料层130后续用于形成浮栅极，所述浮栅材料层130形成方法为化学气相沉积。所述浮栅材料层130的厚度范围为

所述第二介质层140的材料为ONO(氧化硅-氮化硅-氧化硅)结构，所述第二介质层140后续用于形成控制栅介质层，作为控制栅极和浮栅极之间的耦合氧化层。所述第二介质层140的形成方法为热氧化或化学气相沉积。所述第二介质层140的厚度范围为本发明的其他实施例中，所述第二介质层140的材料还可以是单层的氧化硅层。

所述控制栅材料层150材料可以为多晶硅，所述控制栅材料层150后续用于形成控制栅，所述控制栅材料层150的形成方法为化学气相沉积。所述控制栅材料层150的厚度范围为

请参考图8，在所述控制栅材料层150表面具有开口501的掩膜层500，所述开口501暴露出部分第一有源区101上的控制栅材料层150的表面，在所述开口501侧壁表面形成第一侧墙201a和第一侧墙201b。

所述掩膜层500的材料可以是氮化硅，所述第一侧墙201a和第一侧墙201b的材料可以是氧化硅。

请参考图9，以所述第一侧墙201a、第一侧墙201b和掩膜层500为掩膜，沿所述开口501刻蚀所述控制栅材料层150，暴露出部分第二介质层140的表面，形成第一凹槽502；在所述掩膜层500、第一侧墙201a、第一侧墙201b以及第一凹槽502内壁表面形成氧化硅层303；然后在所述第一凹槽502侧壁的氧化硅层303表面形成第三侧墙304。

所述氧化硅层303的厚度为采用化学气相沉积工艺形成所述氧化硅层303。所述氧化硅层303可以避免后续直接在第一凹槽502侧壁表面形成第三侧墙304的过程中，所述第三侧墙304与控制栅材料层150之间发生晶格失配而产生缺陷。在本发明的其他实施例中，还可以采用热氧化工艺，直接在所述第一凹槽502侧壁的控制栅材料层150侧壁表面形成氧化硅层303。

所述第三侧墙304的材料为氮化硅。由于所述氧化硅层303的厚度较薄，不足以作为后续在第一凹槽501内形成的选择栅极与控制栅材料层150之间的隔离结构，所以形成第三侧墙304，作为字线与控制栅材料层150之间的隔离结构。在所述氧化硅层303表面形成所述第三侧墙304可以提高所述第三侧墙304的质量，提高隔离效果。

请参考图10，沿所述开口501(请参考图9)、第一凹槽502(请参考图9)刻蚀氧化硅层303、第二介质层140、浮栅材料层130和第一介质层120，暴露出第一有源区101的部分表面；然后形成覆盖开口501、第一凹槽502、浮栅材料层130、第一介质层120和部分第一有源区101表面的隧穿氧化层302；然后在所述隧穿氧化层302表面形成填充满所述开口501、第一凹槽502的选择栅极300。

所述选择栅极300的材料为多晶硅，采用化学气相沉积工艺形成所述选择栅极300。

本实施例中，还可以在所述选择栅极300表面形成氧化层301以保护所述选择栅极300。

所述选择栅极300、隧穿氧化层302和氧化层301构成选择栅113。

请参考图11，去除所述掩膜层500(请参考图10)和位于所述掩膜层500下方的部分控制栅材料层150(请参考图10)、部分第二介质层140(请参考图10)、部分浮栅材料层130(请参考图10)、部分第一介质层120(请参考图10)，形成位于选择栅113两侧的第一控制栅极124、第二控制栅极134、第一控制栅介质层123、第二控制栅介质层133、第一浮栅极122、第二浮栅极132；在所述第一侧墙201a、第一控制栅极124、第一控制栅介质层123、第一浮栅极122、第一浮栅介质层121的侧壁表面形成第二侧墙202a，在第二控制栅极134、第二控制栅介质层133、第二浮栅极132和第二浮栅介质层131的侧壁表面形成第二侧墙202b，并去除未被覆盖的部分第一介质层120(请参考图10)，形成第一浮栅介质层121和第二浮栅介质层131。

所述存储器单元的第一存储单元111包括：位于选择栅113一侧的第一有源区101表面的第一浮栅介质层121、位于第一浮栅介质层121表面的第一浮栅极122位于第一浮栅极122表面的第一控制栅介质层123、位于所述第一控制栅介质层123表面的第一控制栅极124，以及第二侧墙202a和第一侧墙201a。

所述存储器单元的第二存储单元112包括：位于选择栅113一侧的第一有源区101表面的第二浮栅介质层131、位于第二浮栅介质层131表面的第二浮栅极132位于第二浮栅极132表面的第二控制栅介质层133、位于所述第二控制栅介质层133表面的第二控制栅极134，以及第二侧墙202b和第一侧墙201b。

然后，以所述存储单元111、第二存储单元112和选择栅113为掩膜，对半导体衬底进行离子注入，在第一有源区101内形成漏极401(请参考图4)，在第二有源区102内形成源极402(请参考图4)。

最后请参考图3，形成若干位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一根位线连接；形成若干平行排列的第一控制线、第二控制线和字线，位于同一行的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行的选择栅通过金属互连结构与同一根字线连接。

本实施例中的位线包括：位线BL1、位线BL2、位线BL3、位线BL4；所述存储器单元阵列的第一控制线包括：第一控制线CG1和第一控制线CG4；第二控制线包括CG2和第二控制线CG3；字线包括：字线WL1和字线WL2。在本发明的而其他实施例中，所述存储器单元阵列可以包括两个以上的第二有源区，以及其他数量的第一有源区。本实施例中，位线BL1、位线BL2、位线BL3、位线BL4分别位于不同第一有源区101的上方且沿第一有源区101的长度方向平行排列。字线、第一控制线与第二控制线与位线之间垂直。

本发明的实施例还提供一种上述存储器单元阵列的驱动方法。

所述存储器单元阵列的驱动方法包括：确定待读取的存储单元所在的存储器单元；将该存储器单元的源极接地；对与该存储器单元的选择栅连接的字线施加第一电压，所述第一电压适于在选择栅下方的半导体衬底内形成反型层；对与该存储器单元的漏极连接的位线施加第二电压，所述第二电压适于使半导体衬底内的载流子发生迁移；若对该存储器单元的第一存储单元进行读取操作，则对与该存储器单元的第二存储单元连接的第二控制线施加第三电压，与该存储器单元的第一存储单元连接的第一控制线接地，所述第三电压适于使第二存储单元下方的半导体衬底内形成反型层；若对该存储器单元的第二存储单元进行读取操作，则对与该存储器单元的第一存储单元连接的第一控制线施加第四电压，与该存储器单元的第二存储单元连接的第二控制线接地，所述第四电压适于使第一存储单元下方的半导体衬底内形成反型层。

具体的，请参考图12，以所述图12中的虚线框中的第一存储单元111作为待读取的存储单元，确定该第一存储单元111所在的存储器单元。

将该存储器单元的源极402(请参考图4)接地，由于本实施例中，由于所述第二有源区102内均被离子注入形成源极402，所以，可以直接将所述第二有源区102接地，即施加0V电压；对与该存储器单元的选择栅113连接的字线WL1施加第一电压V1，通过所述字线WL1向选择栅113的选择栅极300施加电压，所述第一电压V1要求能够在选择栅113下方的第一有源区101内形成反型层，本实施例中，所述第一电压V1大小为4V～5V；对与该存储器单元的漏极401(请参考图3)连接的位线BL1施加第二电压V2，通过所述位线BL1对存储器单元的漏极402施加电压，所述第二电压V2适于使第一有源区101内的载流子发生迁移，产生从漏极401流向源极402的读取电流；对与该存储器单元的第二存储单元112连接的第二控制线CG2施加第三电压V3，通过所述第二控制线CG2对第二存储单元112的第二控制栅极134施加电压，所述第三电压V3适于使第二存储单元112下方的第一有源区101形成反型层；并且将与该存储器单元的第一存储单元111连接的第一控制线CG1接地(即施加0V电压)。其他位置处的位线、第一控制线、第二控制线、字线均接地。

本实施例中，所述第一电压V1可以与第三电压V3相同，具体的，所述第一电压V1范围为4V～5V，所述第二电压V2范围为0.6V～1V，所述第三电压V3范围为4V～5V。本发明的一个实施例中，所述第一电压V1为4.5V，所述第二电压V2为0.8V，所述第三电压V3为4.5V。

由于所述选择栅113、第二存储单元112下方的第一有源区101内均形成反型层，使得所述选择栅113和第二存储单元112下方的第一有源区102导通。当所述待读取的第一存储单元111为擦除状态时，所述第一存储单元111的第一浮栅极122上带有正电压，使得所述第一存储单元111下方的第一有源区101内也形成反型层，使得所述存储器单元下方的第一有源区101完全导通，形成较大的读取电流；当所述待读取的第一存储单元111为写入状态时，所述第一存储单元111的第一浮栅极122上带有负电压，使得所述第一存储单元111下方的第一有源区101内无法形成反型层，使得所述存储器单元下方的第一有源区101具有较大的电阻，形成的读电流较小。

在对所述第一存储单元111进行读取时，由于源极，即第二有源区102接地，而所述存储器单元阵列的不同第一有源区101之间仅通过第二有源区102连接，所以所述第二有源区102接地时，相邻的有源区101之间相互隔离，相邻位线之间无法连通。在对上述存储器单元进行读取操作时，不会出现在位线BL1、位线BL2、位线BL3或位线BL4上施加的电压被相邻的位线分压而导致电压下降的情况，因此只需要对与待读取存储器单元的漏极连接的单根位线施加电压，从而可以降低能耗，提高所述存储器单元阵列的读取效率。

在本方的其他实施例中，也可以对所述第二存储单元112进行读取操作，此时应该将待读取的第二存储单元112所在的存储器单元的源极即第二有源区102接地；对与该存储器单元的选择栅113连接的字线WL1施加第一电压V1，通过所述字线WL1向选择栅113的选择栅极300施加电压，所述第一电压V1要求能够在选择栅113下方的第一有源区101内形成反型层，本实施例中，所述第一电压V1大小为4V～5V；对与该存储器单元的漏极401(请参考图3)连接的位线BL1施加第二电压V2，通过所述位线BL1对存储器单元的漏极402施加电压，所述第二电压V2适于使第一有源区101内的载流子发生迁移，产生从漏极401流向源极402的读取电流；与第二存储单元112所在的该存储器单元的第一存储单元111连接的第一控制线CG1施加第四电压V4，与该存储器单元的第二存储单元112连接的第二控制线CG2接地，所述第四电压V4适于使第一存储单元111下方的第一有源区内形成反型层。所述第四电压V4可以与第一电压V1相同，为4V～5V。

在分别对同一个存储器单元中的第一存储单元111和第二存储单元112进行读取操作的过程中，不需要改变位线、源极以及字线上施加的电压，仅需改变第一控制线和第二控制线上施加的电压，从而可以简化读取步骤。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种存储器单元阵列，其特征在于，包括：

半导体衬底，所述半导体衬底包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；

位于相邻第二有源区之间的单个第一有源区上的两个存储器单元，所述两个存储器单元按矩阵排列，所述存储器单元包括：沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极、位于所述第一存储单元另一侧的第一有源区内的漏极；

若干平行排列的位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一位线连接；

若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行存储器单元的选择栅通过金属互连结构与同一根字线连接。

2.根据权利要求1所述的存储器单元阵列，其特征在于，所述第一存储单元包括：位于选择栅一侧的第一有源区表面的第一浮栅结构和位于所述第一浮栅结构上的第一控制栅结构；所述第二存储单元包括：位于选择栅另一侧的第一有源区表面的第二浮栅结构、和位于所述第二浮栅结构上的第二控制栅结构。

3.根据权利要求2所述的存储器单元阵列，其特征在于，还包括：位于第一控制栅结构上和第二控制栅结构上的第一侧墙；位于第一侧墙、第一控制栅结构、第一浮栅结构侧壁表面和所述第一侧墙、第二控制栅结构、第二浮栅结构侧壁表面的第二侧墙。

4.根据权利要求1所述的存储器单元阵列，其特征在于，所述位线位于第一有源区的上方且沿第一有源区的长度方向平行排列。

5.根据权利要求1所述的存储器单元阵列，其特征在于，同一个第一有源区上的相邻存储单元之间共享同一漏极或同一源极。

6.根据权利要求1所述的存储器单元阵列，其特征在于，所述第二有源区为源极，位于同一行的存储器单元共享同一源极。

7.一种根据权利要求1至6中任一项权利要求所述的存储器单元阵列的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底内包括：若干平行排列的第一有源区、与第一有源区垂直的若干平行排列的第二有源区、包围所述第一有源区和第二有源区的隔离结构；

在相邻第二有源区之间的单个第一有源区上形成两个矩阵排列的存储器单元，所述存储器单元包括沿第一有源区长度方向排列的第一存储单元和第二存储单元，所述第二存储单元位于第一有源区上靠近第二有源区一侧、位于第一存储单元和第二存储单元之间的选择栅、位于所述第二存储单元一侧的第二有源区内的源极和所述第一存储单元另一侧的第一有源区内的漏极；

形成若干位线，位于同一个第一有源区上的存储器单元的漏极通过金属互连结构与同一根位线连接；

形成若干平行排列的第一控制线、第二控制线和字线，位于同一行的存储单元的第一存储单元通过金属互连结构与同一根第一控制线连接，位于同一行的存储器单元的第二存储单元通过金属互连结构与同一根第二控制线连接，位于同一行的存储器单元的选择栅通过金属互连结构与同一根字线连接。

8.一种存储器单元阵列的驱动方法，其特征在于，包括：

提供如权利要求1至6中任一项权利要求所述的存储器单元阵列；

确定待读取的存储单元所在的存储器单元；

将该存储器单元的源极接地；

对与该存储器单元的选择栅连接的字线施加第一电压，所述第一电压适于在选择栅下方的半导体衬底内形成反型层；

对与该存储器单元的漏极连接的位线施加第二电压，所述第二电压适于使半导体衬底内的载流子发生迁移；

若对该存储器单元的第一存储单元进行读取操作，则对与该存储器单元的第二存储单元连接的第二控制线施加第三电压，与该存储器单元的第一存储单元连接的第一控制线接地，所述第三电压适于使第二存储单元下方的半导体衬底内形成反型层；

若对该存储器单元的第二存储单元进行读取操作，则对与该存储器单元的第一存储单元连接的第一控制线施加第四电压，与该存储器单元的第二存储单元连接的第二控制线接地，所述第四电压适于使第一存储单元下方的半导体衬底内形成反型层。

9.根据权利要求8中所述的存储器单元阵列的驱动方法，其特征在于，所述第一电压与第三电压或第四电压相同。

10.根据权利要求9中所述的存储器单元阵列的驱动方法，其特征在于，所述第一电压范围为4V～5V，所述第二电压范围为0.6V～1V，所述第三电压范围为4V～5V。