KR100551632B1 - 반도체 기억장치 및 그 제조 방법 - Google Patents

반도체 기억장치 및 그 제조 방법 Download PDF

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마스오카 후지오
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Abstract

전하축적층 및 제어게이트를 갖는 반도체 기억장치의 백바이어스 효과에 의한 영향을 감소시킴으로써 집적도를 향상시키고, 점유 면적을 늘리지 않고 부유게이트와 제어게이트의 용량의 비를 보다 한층 더 증가시키는 동시에, 제조 프로세스에 기인하는 셀 특성의 불규칙이 억제된 반도체 기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
제1 도전형의 반도체 기판과, 적어도 하나의 섬모양 반도체층, 상기 섬모양 반도체층의 측벽의 주위의 전부 또는 일부에 형성된 전하축적층 및 제어게이트로 구성되는 메모리셀을 갖는 반도체 기억장치에 있어서, 상기 메모리셀이 직렬로 배치되고, 상기 메모리셀이 배치되는 상기 섬모양 반도체층이, 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 형상을 갖고, 또한 상기 섬모양 반도체층의 상기 반도체 기판에 대한 수평면의 적어도 일부의 영역에 전하를 통과시킬 수 있는 절연막을 갖는 반도체 기억장치를 제공한다.

Description

반도체 기억장치 및 그 제조 방법{A Semiconductor Memory and Its Production Process}
도1은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀 어레이를 도시하는 평면도이다.
도2는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시하는 평면도이다.
도3은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시하는 평면도이다.
도4는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시하는 평면도이다.
도5는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시하는 평면도이다.
도6은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시하는 평면도이다.
도7은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도8은, 전하축적층으로서 부유게이트를 갖는 다른 반도체 기억장치의 도1에 서의 B-B' 단면도에 대응하는 단면도이다.
도9는, 전하축적층으로서 부유게이트를 갖는 다른 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도10은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도11은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도12는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도13은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도14는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도15는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도16은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도17은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도18은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도19는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도20은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도21은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도22는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도23은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도24는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도25는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도26은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도27은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도28은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도29는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도30은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도31은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도32는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도33은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도34는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도35는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도36은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도37은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도38은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도39는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도40은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도41은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도42는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도43은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도44는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도45는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도46은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도47은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도48은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도49는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도50은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도51은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도52는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도53은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도54는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도55는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도56은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도57은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도58은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도59는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 A-A' 단면도에 대응하는 단면도이다.
도60은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에서의 B-B' 단면도에 대응하는 단면도이다.
도61은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도62는, 본 발명의 반도체 기억장치의 등가 회로도이다.
도63은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도64는, 본 발명의 반도체 기억장치의 등가 회로도이다.
도65는, 본 발명의 반도체 기억장치의 등가 회로도이다.
도66은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도67은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도68은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도69는, 본 발명의 반도체 기억장치의 등가 회로도이다.
도70은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도71은, 본 발명의 반도체 기억장치의 등가 회로도이다.
도72는, 본 발명의 반도체 기억장치의 등가 회로도이다.
도73은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도74는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도75는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도76은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도77은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도78은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도79는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도80은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도81은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도82는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도83은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도84는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도85는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도86은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도87은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도88은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도89는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도90은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도91은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도92는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도93은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도94는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도95는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도96은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도97은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도98은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도99는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도100은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도101은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도102는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도103은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도104는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하 는 도면이다.
도105는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도106은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도107은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도108은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도109는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도110은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도111은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도112는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도113은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도114는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하 는 도면이다.
도115는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도116은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도117은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도118은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도119는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도120은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도121은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도122는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도123은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도124는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하 는 도면이다.
도125는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도126은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도127은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도128은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도129는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도130은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도131은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도132는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도133은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트를 도시하는 도면이다.
도134는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트의 일례를 도시하는 도면이다.
도135는, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트의 일례를 도시하는 도면이다.
도136은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트의 일례를 도시하는 도면이다.
도137은, 본 발명의 반도체 기억장치의 동작시 전압의 타이밍챠트의 일례를 도시하는 도면이다.
도138은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도139는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도140은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도141은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도142는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도143은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도144는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A- A'선) 공정도이다.
도145는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도146은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도147은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도148은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도149는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도150은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도151은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도152는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도153은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도154는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A- A'선) 공정도이다.
도155는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도156은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도157은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도158은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도159는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도160은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도161은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도162는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도163은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도164는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A- A'선) 공정도이다.
도165는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도166은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도167은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도168은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도169는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도170은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도171은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도172는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도173은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도174는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A- A'선) 공정도이다.
도175는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도176은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도177은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도178은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도179는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도180은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도181은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도182는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도183은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도184는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A- A'선) 공정도이다.
도185는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도186은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도187은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도188은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도189는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도190은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도191은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도192는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도193은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도194는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A- A'선) 공정도이다.
도195는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도196은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도197은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도198은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도199는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도200은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도201은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도202는, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 A-A'선) 공정도이다.
도203은, 본 발명의 반도체 기억장치의 제조예 1을 도시하는 단면(도1의 B-B'선) 공정도이다.
도204는, 본 발명의 반도체 기억장치의 제조예 2를 도시하는 단면(도1의 A- A'선) 공정도이다.
도205는, 본 발명의 반도체 기억장치의 제조예 2를 도시하는 단면(도1의 B-B'선) 공정도이다.
도206은, 본 발명의 반도체 기억장치의 제조예 2를 도시하는 단면(도1의 A-A'선) 공정도이다.
도207은, 본 발명의 반도체 기억장치의 제조예 2를 도시하는 단면(도1의 B-B'선) 공정도이다.
도208은, 본 발명의 반도체 기억장치의 제조예 2를 도시하는 단면(도1의 A-A'선) 공정도이다.
도209는, 본 발명의 반도체 기억장치의 제조예 2를 도시하는 단면(도1의 B-B'선) 공정도이다.
도210은, 본 발명의 반도체 기억장치의 제조예 3을 도시하는 단면(도1의 A-A'선) 공정도이다.
도211은, 본 발명의 반도체 기억장치의 제조예 3을 도시하는 단면(도1의 B-B'선) 공정도이다.
도212는, 본 발명의 반도체 기억장치의 제조예 3을 도시하는 단면(도1의 A-A'선) 공정도이다.
도213은, 본 발명의 반도체 기억장치의 제조예 3을 도시하는 단면(도1의 B-B'선) 공정도이다.
도214는, 본 발명의 반도체 기억장치의 제조예 3을 도시하는 단면(도1의 A- A'선) 공정도이다.
도215는, 본 발명의 반도체 기억장치의 제조예 3을 도시하는 단면(도1의 B-B'선) 공정도이다.
도216은, 본 발명의 반도체 기억장치의 제조예 4를 도시하는 단면(도1의 A-A'선) 공정도이다.
도217은, 본 발명의 반도체 기억장치의 제조예 4를 도시하는 단면(도1의 B-B'선) 공정도이다.
도218은, 본 발명의 반도체 기억장치의 제조예 4를 도시하는 단면(도1의 A-A'선) 공정도이다.
도219는, 본 발명의 반도체 기억장치의 제조예 4를 도시하는 단면(도1의 B-B'선) 공정도이다.
도220은, 본 발명의 반도체 기억장치의 제조예 4를 도시하는 단면(도1의 A-A'선) 공정도이다.
도221은, 본 발명의 반도체 기억장치의 제조예 4를 도시하는 단면(도1의 B-B'선) 공정도이다.
도222는, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 A-A'선) 공정도이다.
도223은, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 B-B'선) 공정도이다.
도224는, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 A- A'선) 공정도이다.
도225는, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 B-B'선) 공정도이다.
도226은, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 A-A'선) 공정도이다.
도227은, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 B-B'선) 공정도이다.
도228은, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 A-A'선) 공정도이다.
도229는, 본 발명의 반도체 기억장치의 제조예 5를 도시하는 단면(도1의 B-B'선) 공정도이다.
도230은, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 A-A'선) 공정도이다.
도231은, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 B-B'선) 공정도이다.
도232는, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 A-A'선) 공정도이다.
도233은, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 B-B'선) 공정도이다.
도234는, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 A- A'선) 공정도이다.
도235는, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 B-B'선) 공정도이다.
도236은, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 A-A'선) 공정도이다.
도237은, 본 발명의 반도체 기억장치의 제조예 6을 도시하는 단면(도1의 B-B'선) 공정도이다.
도238은, 종래의 EEPROM을 도시하는 평면도이다.
도239는, 도238의 A-A' 및 B-B' 단면도이다.
도240은, 종래의 EEPROM의 제조 방법을 도시하는 공정 단면도이다.
도241은, 종래의 EEPROM의 평면도 및 대응하는 등가회로도이다.
도242는, 종래의 MNOS 구조의 메모리셀의 단면도이다.
도243은, 종래의 다른 MNOS 구조의 메모리셀의 단면도이다.
도244는, 하나의 주상 실리콘층에 복수의 메모리셀을 형성한 반도체 장치의 단면도이다.
본 발명은, 반도체 기억장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 전하축적층과 제어게이트를 구비하는 메모리·트랜지스터를 사용한 반도체 기 억장치 및 그 제조 방법에 관한 것이다.
EEPROM의 메모리셀로서, 게이트부에 전하축적층과 제어게이트를 갖고, 터널 전류를 이용하여 전하축적층으로의 전하의 주입, 전하축적층으로부터의 전하의 방출을 행하는 MOS 트랜지스터 구조의 디바이스가 알려져 있다. 이 메모리셀에서는, 전하축적층의 전하축적 상태의 차이에 의한 문턱 전압의 차이를 데이터 "0", "1"로서 기억한다.
예컨대, 전하축적층으로서 부유게이트를 사용한 n채널의 메모리셀의 경우, 부유게이트에 전자를 주입하려면, 소스/드레인 확산층과 기판을 접지하고, 제어게이트에 정(正)의 고전압을 인가한다. 이 때, 기판측으로부터 터널 전류에 의해 부유게이트에 전자가 주입된다. 이 전자 주입에 의해, 메모리셀의 문턱 전압은 정(正) 방향으로 이동한다. 한편, 부유게이트의 전자를 방출시키려면, 제어게이트를 접지하고, 소스/드레인 확산층 또는 기판의 어느 하나에 정(正)의 고전압을 인가한다. 이 때, 부유게이트로부터 터널 전류에 의해 기판측의 전자가 방출된다. 이 전자 방출에 의해, 메모리셀의 문턱 전압은 부(負) 방향으로 이동한다.
이상의 동작에 있어서, 전자 주입과 방출, 즉 기입과 소거를 효율 좋게 행하기 위해서는, 부유게이트와 제어게이트 및 기판 사이의 용량 결합의 관계가 중요하다. 즉, 부유게이트와 제어게이트 사이의 용량이 클수록, 제어게이트의 전위를 효과적으로 부유게이트에 전달할 수 있어, 기입 및 소거가 용이하게 된다.
그러나, 최근의 반도체 기술의 진보, 특히 미세 가공 기술의 진보에 의해, EEPROM의 메모리셀의 소형화와 대용량화가 급속하게 진행되고 있다.
따라서, 메모리셀 면적이 작고, 또한 부유게이트와 제어게이트 사이의 용량을 어떻게 크게 확보하는지가 중요한 문제로 되고 있다.
부유게이트와 제어게이트 사이의 용량을 크게 하기 위해서는, 이들 사이의 게이트 절연막을 얇게 하거나, 그 유전율을 크게 하거나 또는 부유게이트와 제어게이트의 대향 면적을 크게 하는 것이 필요하다.
그러나, 게이트 절연막을 얇게 하는 것은 신뢰성상 한계가 있다. 게이트 절연막의 유전율을 크게 하는 것은, 예컨대 실리콘 산화막에 대신하여 실리콘 질소막 등을 사용하는 것이 고려되지만, 이것도 주로 신뢰성상 문제가 있어 실용적이지 않다.
따라서, 충분한 용량을 확보하기 위해서는, 부유게이트와 제어게이트의 오버랩 면적을 일정치 이상 확보하는 것이 필요하게 되지만, 이는 메모리셀의 면적을 작게 하여 EEPROM의 대용량화를 도모하는 것과는 상반되게 된다.
이에 대해, 반도체 기판이 격자 줄무늬 모양의 홈에 의해 분리되고, 매트릭스 형태로 배열된 복수의 주상 반도체층의 측벽을 이용하여 메모리·트랜지스터가 구성되는 EEPROM이 제안되어 있다(예컨대, 특허 문헌 1).
이 EEPROM을 도238에 도시한다. 도238은, 주상 실리콘층(2)이 원주 형태인 경우, 즉 상면이 원형인 EEPROM의 평면도이고, 도239a 및 도239b는, 각각 도238의 A-A' 및 B-B' 단면도이다. 또, 도238에서는, 선택게이트·트랜지스터의 게이트 전극이 연속하여 형성되는 선택게이트선은, 복잡하게 되기 때문에 나타내고 있지 않다.
이 EEPROM은, p형 실리콘 기판(1)을 사용하여, 이 위에 격자 줄무늬 모양의 홈(3)에 의해 분리된 복수의 p형의 주상 실리콘층(2)이 매트릭스 배열되고, 이들 각 주상 실리콘층(2)이 각각 메모리셀 영역으로 되어 있다. 메모리·트랜지스터는, 각 주상 실리콘층(2)의 상면에 형성된 드레인 확산층(10), 홈(3)의 저부에 형성된 공통 소스 확산층(9), 주상 실리콘층(2)의 주위를 둘러싸도록, 주상 실리콘층(2)의 하부에, 터널산화막(5)을 통해 형성된 부유게이트(6), 또한 그 외측에 층간절연막(7)을 통해 형성된 제어게이트(8)에 의해 구성된다. 또, 홈(3)의 저부에 소정 두께의 산화막(4)이 매립 형성되어 있다. 또한, 제어게이트(8)는, 도238 및 239b에 도시된 바와 같이, 일 방향의 복수의 메모리셀에 대해 연속적으로 설치되어, 제어게이트선, 즉 워드선 WL(WL1, WL2, …)을 구성하고 있다. 또한, 제어게이트선과 교차하는 방향으로, 복수의 메모리·트랜지스터의 드레인 확산층에 접속된 비트선이 제공되어 있다.
또한, 1트랜지스터/1셀 구성에서는, 메모리·트랜지스터가 과잉 소거의 상태, 즉 독출 전위가 OV이고, 문턱치가 부의 상태로 되면, 비선택에서도 셀 전류가 흐르게 되어, 부적합하다. 따라서, 이를 확실히 방지하기 위해, 주상 반도체층의 상부에, 메모리·트랜지스터와 마찬가지로 그 주위를 둘러싸도록, 게이트 산화막(31)을 통해 게이트 전극(32)이 설치되어 선택게이트·트랜지스터가 구성되어 있다. 이 트랜지스터의 게이트 전극(32)은, 메모리셀의 제어게이트(8)와 마찬가지로, 제어게이트선과 동일한 방향에는 연속적으로 설치되어 선택게이트선으로 된다.
제어게이트선은, 셀 어레이의 단부의 주상 실리콘층 위치에 PEP에 의한 마스크를 형성하여 놓고, 그 표면에 제어게이트선과 연속하는 다결정 실리콘막으로 이루어지는 콘택트부(14)를 남기고, 선택게이트선도 제어게이트와 반대의 단부의 실리콘층에 콘택트부(15)를 남기고, 이들에 각각 워드선 WL 및 제어게이트선 CG로 되는 알루미늄 배선(13,16)을 콘택트시키고 있다.
이와 같이 형성된 메모리셀의 기판 표면은, CVD 산화막(11)에 의해 덮히고, 이에 콘택트홀이 개구되고, 워드선 WL과 교차하는 방향의 메모리셀의 드레인 확산층(10)을 공통 접속하는 비트선 BL(BL1, BL2, …)로 되는 알루미늄 배선(12)이 설치되어 있다.
이와 같은 구성에 의해, 작은 점유 면적으로, 전하축적층과 제어게이트 사이의 용량을 충분히 크게 확보할 수 있다. 또한, 각 메모리셀의 비트선에 연결되는 드레인 확산층은, 각각 주상 반도체층의 상면에 형성되고, 홈에 의해 전기적으로 완전히 절연되어 있다. 또한, 소자 분리 영역을 작게 할 수 있어, 메모리셀 사이즈가 작아진다. 따라서, 우수한 기입, 소거 효율을 갖는 메모리셀을 집적한 대용량화 EEPROM을 얻을 수 있다.
상기 도239a에 도시된 EEPROM의 구체적인 제조 방법을, 도240a∼240g를 참조하여 설명한다.
우선, 웨이퍼로, 고불순물 농도의 p형 실리콘 기판(1)에, 저불순물 농도의 p형 실리콘층(2)을 에피택셜 성장시킨다. 그 표면에 마스크층(21)을 퇴적하고, 공지된 PEP 공정에 의해 포토레지스트·패턴(22)을 형성한다. 이를 사용하여 마스크층(21)을 에칭한다(도240a).
마스크층(21)을 사용하여, 반응성 이온 에칭법에 의해 실리콘층(2)을 에칭하여, 기판(1)에 도달하는 깊이의 격자 줄무늬 모양의 홈(3)을 형성한다. 이에 의해, 실리콘층(2)은, 주상을 이루며 복수의 섬으로 분리된다. 그 후, CVD법에 의해 실리콘 산화막(23)을 퇴적한다. 이를 이방성 에칭에 의해 각 주상 실리콘층(2)의 측벽에 남긴다. n형 불순물을 이온 주입하여, 각 주상 실리콘층(2)의 상면에, 각각 드레인 확산층(10)을 형성한다. 홈저부에는, 공통 소스 확산층(9)을 형성한다(도240b).
그 후, 등방성 에칭에 의해 각 주상 실리콘층(2)의 주위의 산화막(23)을 에칭 제거한다. 필요에 따라 경사 이온 주입을 이용하여 각 실리콘층(2)의 측벽에 채널이온주입을 행한다. 채널이온주입에 대신하여 CVD법에 의해, 보론을 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 보론 확산을 이용해도 좋다. CVD 실리콘 산화막(4)을 퇴적하고, 이를 등방성 에칭에 의해 에칭하여, 홈(3)의 저부에 매립한다. 그 후, 열산화에 의해. 각 주상 실리콘층(2)의 주위에, 예컨대 10nm 정도의 터널산화막(5)을 형성한다. 그 위에, 제1층 다결정 실리콘막을 퇴적한다. 이 제1층 다결정 실리콘막을 이방성 에칭에 의해 에칭하고, 주상 실리콘층(2)의 하부 측벽에 남겨, 실리콘층(2)을 둘러싸는 형태의 부유게이트(6)를 형성한다(도240c).
다음, 각 주상 실리콘층(2)의 주위에 형성된 부유게이트(6)의 표면에 층간절연막(7)을 형성한다. 이 층간절연막(7)은, 예컨대 ONO막으로 한다. 그 위에, 제2층 다결정 실리콘막을 퇴적하고, 이방성 에칭에 의해 에칭하여, 주상 실리콘층(2)의 하부에 제어게이트(8)를 형성한다(도240d). 이 때, 제어게이트(8)는 주상 실리콘층(2)의 간격을, 도238의 종방향에 대해 사전에 소정의 값 이하로 설정하여 둠으로써, 마스크 공정을 사용하지 않고, 그 방향으로 연속하는 제어게이트선으로서 형성할 수 있다. 불필요한 층간절연막(7) 및 그 아래의 터널산화막(2)을 에칭 제거한다. CVD 실리콘 산화막(111)을 퇴적하고, 홈(3)의 도중까지, 즉 메모리셀의 부유게이트(7) 및 제어게이트(8)가 가려질 정도까지 에칭함으로써, CVD 실리콘 산화막(111)을 매립한다(도240e).
그 후, 노출된 주상 실리콘층(2)의 상부에 열산화에 의해 20nm 정도의 게이트 산화막(31)을 형성한다. 제3층 다결정 실리콘막을 퇴적하고, 이를 이방성 에칭에 의해 에칭하여 MOS 트랜지스터의 게이트 전극(32)을 형성한다(도240f). 이 게이트 전극(32)도, 제어게이트선과 동일한 방향으로 연속적으로 패턴 형성되어 선택게이트선으로 된다. 또, 선택게이트선도 셀프 얼라인에 의해 연속적으로 형성할 수 있지만, 메모리셀의 제어게이트(8)의 경우에 비해 어렵다. 왜냐하면, 메모리·트랜지스터부는 2층 게이트인 것에 대해, 선택게이트·트랜지스터가 단층 게이트이기 때문에, 인접 셀 사이의 게이트 전극 간격이 제어게이트 간격보다 넓기 때문이다. 따라서, 확실히 게이트 전극(32)을 연속시키기 위해서는, 이를 2층 다결정 실리콘 구조로 하고, 최초의 다결정 실리콘막에 대해서는, 마스크 공정에 의해 게이트 전극을 연결하는 부분에만 남기고, 다음의 다결정 실리콘막에 대해 측벽 잔류를 행한다.
제어게이트선 및 선택게이트선은, 각각 상이한 단부에 있어서, 주상 실리콘 층 상면에 콘택트부(14,15)가 형성되도록, 다결정 실리콘막 에칭시에 마스크를 형성한다. 마지막으로, CVD 실리콘 산화막(112)을 퇴적하고, 필요하면 평탄화 처리를 행하고, 콘택트홀을 개구하여, 알루미늄을 증착 및 패터닝하고, 비트선 BL로 되는 알루미늄 배선(12), 제어게이트선 CG로 되는 알루미늄 배선(13) 및 워드선 WL로 되는 알루미늄 배선(16)을 동시에 형성한다(도240g).
도241a는, 상기 EEPROM의 1메모리셀의 주요부를 개략 단면도로서 도시하고, 도241b는 등가 회로를 도시하고 있다. 도241a 및 도241b를 사용하여, 이 EEPROM의 동작을 간단히 설명하면, 다음과 같다.
우선, 기입에 핫 캐리어 주입을 이용하는 경우, 기입은, 선택 워드선 WL에 충분히 높은 정전위를 인가하고, 선택 제어게이트선 CG 및 선택 비트선 BL에 소정의 정전위를 인가한다. 이에 의해, 선택게이트·트랜지스터 Qs를 통해 정전위를 메모리·트랜지스터 Qc의 드레인으로 전달하여, 메모리·트랜지스터 Qc에 의해 채널 전류를 흘려 보내고, 핫 캐리어 주입을 행하여, 그 메모리셀의 문턱치를 정방향으로 이동시킨다.
소거는, 선택 제어게이트 CG를 OV로 하고, 워드선 WL 및 비트선 BL에 높은 정전위를 인가하여, 드레인측으로 부유게이트의 전자를 방출시킨다. 일괄 소거는, 공통 소스에 높은 정전위를 인가하여, 소스측으로 전자를 방출시킨다. 이에 의해, 메모리셀의 문턱치는 부방향으로 이동한다.
독출은, 워드선 WL에 의해, 선택게이트·트랜지스터 Qs를 열고, 제어게이트선 CG의 독출 전위를 인가한다. 전류의 유무에 의해 "0", "1" 판별을 행한다.
전자 주입에 Fowler-Nordheim 터널링을 이용하는 경우에는, 선택 제어게이트선 CG 및 선택 워드선 WL에 높은 정전위를 인가하고, 선택 비트선 BL을 OV로 하여, 기판으로부터 부유게이트로 전자를 주입한다.
또, 이 EEPROM에서는, 마스크를 사용하지 않고 각 메모리셀의 제어게이트를 일 방향에 대해 연속하도록 형성하고 있는데, 이는, 주상 실리콘층의 배치가 대칭적이지 않은 경우에 처음 가능하다. 즉, 워드선 방향의 주상 실리콘층의 인접 간격을, 비트선 방향으로 그보다 작게 함으로써, 비트선 방향으로는 분리되고, 워드선 방향으로 연결되는 제어게이트선이, 마스크 없이 자동적으로 얻어진다.
이에 대해, 예컨대 주상 실리콘층의 배치를 대칭적으로 한 경우에는, PEP 공정을 필요로 한다. 구체적으로는, 제2층 다결정 실리콘막을 두껍게 퇴적하고, PEP 공정을 거쳐, 제어게이트선으로서 연속하게 해야 하는 부분에 이를 남기도록 선택 에칭한다. 이어서, 제3층 다결정 실리콘막을 퇴적하고, 상기와 마찬가지로 측벽 잔류의 에칭을 행한다. 주상 실리콘층의 배치가 대칭적이지 않은 경우에도, 그 배치의 간격에 따라서는 상기와 같이 자동적으로 연속하는 제어게이트선을 형성할 수 없는 경우도 있다. 이와 같은 경우에도, 상술과 같은 마스크 공정을 사용함으로써, 일 방향으로 연속하는 제어게이트선을 형성하면 좋다. 또한, 이 EEPROM에서는, 부유게이트 구조의 메모리셀을 사용했지만, 전하축적층은 반드시 부유게이트 구조일 필요는 없고, 전하축적층을 다층절연막으로의 트랩에 의해 실현하고 있는, 예컨대 MNOS 구조의 경우에도 유효하다.
MNOS 구조의 메모리셀을, 도242에 도시한다. 도242는, 도239a에 대응하는 단 면도이다.
전하축적층으로 되는 적층절연막(24)은, 터널산화막과 실리콘 질화막의 적층 구조 또는 그 질화막 표면에, 또한 산화막을 형성한 구조로 한다.
도243은, 상기 종래예에 있어서, 메모리·트랜지스터와 선택게이트·트랜지스터를 반대로 한 EEPROM, 즉 주상 실리콘층(2)의 하부에 선택게이트·트랜지스터를 형성하고, 상부에 메모리·트랜지스터를 형성한 EEPROM(도239a)에 대응하는 단면도이다. 공통 소스측으로 선택게이트·트랜지스터를 제공하는 이 구조는, 기입 방식으로서 핫 일렉트론 주입 방식을 사용하는 경우에 채용할 수 있다.
도244는, 하나의 주상 실리콘층에 복수의 메모리셀을 구성한 예이다. 또, 도244 중, 앞의 예와 대응하는 부분에는 동일 부호를 첨부하고 상세한 설명은 생략한다.
이 EEPROM에서는, 주상 실리콘층(2)의 최하부에 선택게이트·트랜지스터 Qs1을 형성하고, 그 위에 3개의 메모리·트랜지스터 Qc1, Qc2, Qc3을 배치하고, 또한 그 위에 선택게이트·트랜지스터 Qs2를 배치하고 있다.
[특허 문헌 1]
특허 제2877462호
그런데, 상기 예에서는, 도240a에 도시된 바와 같이, 선택게이트·트랜지스터 Qs와 메모리·트랜지스터 Qc 사이에는 확산층이 없다. 이는, 주상 실리콘층의 측면에 선택적으로 확산층을 형성하는 것이 곤란하기 때문이다.
따라서, 도239a 및 도239b의 구조에 있어서, 메모리·트랜지스터의 게이트부 와 선택게이트·트랜지스터의 게이트부 사이의 분리산화막은 가능한 한 얇은 것이 바람직하다. 특히, 핫 일렉트론 주입을 이용하는 경우에는, 메모리·트랜지스터의 드레인부에 충분한 "H" 레벨 전위를 전달하기 위해, 이 분리산화막 두께가 30∼40nm 정도인 것이 필요하게 된다.
그러나, 이와 같은 미소 간격은, 앞의 제조 공정에서 설명한 CVD에 의한 산화막의 매립만으로는 실제상은 곤란하다.
또한, 상기 예에서는, 기판에 대해 수직 방향으로 트랜지스터를 형성할 때, 각 단마다 트랜지스터를 형성하기 때문에, 공정수가 증가하고, 제조 코스트의 증가, 제조 기간의 증가, 수율의 저하를 초래한다. 또한, 제조된 메모리·트랜지스터는, 각 단마다의 열 이력의 차이에 의한 터널산화막의 막 질의 차이나 확산층의 프로파일의 차이에 의해, 셀 특성에 변동을 일으킨다.
또한, 상기 예에서는, 주상 반도체층에 대해 자기 정합으로 전하축적층 및 제어게이트가 형성되지만, 셀 어레이의 대용량화를 고려한 경우, 주상 반도체층은 최소 가공 치수로 형성하는 것이 바람직하다. 여기서 전하축적층으로서 부유게이트를 사용한 경우, 부유게이트와 제어게이트 및 부유게이트와 기판 사이의 용량 결합의 관계는, 주상 반도체층 외주의 면적과 부유게이트 외주의 면적, 주상 반도체층과 부유게이트를 절연하는 터널산화막의 막 두께, 부유게이트와 제어게이트를 절연하는 층간절연막의 막 두께에 의해 정해진다. 상기 예에서는, 주상 반도체층의 측벽을 이용하여, 주상 반도체층을 둘러싸고 형성된 전하축적층 및 제어게이트를 갖고, 작은 점유 면적으로 전하축적층과 제어게이트 사이의 용량을 충분히 크게 확보 하는 것을 목적으로로 하고 있지만, 주상 반도체층을 최소 가공 치수로 형성하고, 또한 터널산화막의 막 두께와 층간절연막의 막 두께를 고정으로 한 경우, 전하축적층과 제어게이트 사이의 용량은, 단순하게 부유게이트 외주의 면적, 즉 부유게이트의 막 두께에 의해 정해진다. 따라서, 이 이상, 메모리셀의 점유 면적을 늘리지 않고 전하축적층과 제어게이트 사이의 용량을 증가시키는 것은 곤란하다. 다시 말하면, 메모리셀의 점유 면적을 늘리지 않고, 부유게이트와 섬모양 반도체층의 용량에 대한 부유게이트와 제어게이트의 용량의 비를 증가시키는 것은 곤란하다.
또한, 상기 예에서는, 하나의 주상 반도체층에 복수의 메모리셀을 직렬로 접속하여 구성하고, 각 메모리셀의 문턱치를 동일한 것으로 고려한 경우, 제어게이트선 CG에 독출 전위를 인가하고, 전류의 유무에 의해 "0", "1" 판별을 행하는 독출 동작 시, 직렬로 접속된 양단에 위치하는 메모리셀은, 기판으로부터의 백바이어스 효과에 의해 문턱치의 변동이 현저하게 된다. 이에 의해 직렬로 접속하는 메모리셀의 개수가 디바이스상 제약되기 때문에, 이 이상의 대용량화는 곤란하게 된다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 메모리·트랜지스터 사이 및 선택게이트·트랜지스터와 메모리·트랜지스터 사이에 불순물 확산층을 제어 좋게, 용이하게 형성하고, 복수의 메모리셀이 반도체 기판면에 대해 수직 방향으로 직렬로 배치되어 이루어지는 구조를 갖는 반도체 기억장치를, 단수의 증가에 수반하여 공정 수가 증가하지 않고, 보다 적은 공정으로 제어 좋게 형성하고, 저렴하고 또한 단기간에 제조할 수 있고, 또한 메모리셀의 점유 면적을 늘리지 않고, 전하축적층과 제어게이트 사이의 용량비를 보다 한층 증가시키는 동시에, 전하축적층 및 제어게이트를 갖는 반도체 기억장치의 백바이어스 효과에 의한 영향을 적게 함으로써, 더욱 집적도의 향상을 도모할 수 있는 반도체 기억장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 제1 도전형의 반도체 기판과, 적어도 하나의 섬모양 반도체층, 상기 섬모양 반도체층의 측벽의 주위의 전부 또는 일부에 형성된 전하축적층 및 제어게이트로 구성되는 메모리셀을 갖는 반도체 기억장치에 있어서,
상기 메모리셀이 직렬로 배치되고,
상기 메모리셀이 배치되는 상기 섬모양 반도체층이, 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 형상을 갖고, 또한
상기 섬모양 반도체층의 상기 반도체 기판에 대한 수평면의 적어도 일부의 영역에 전하를 통과시킬 수 있는 절연막을 갖는 반도체 기억장치가 제공된다.
또한, 본 발명에 의하면, 반도체 기판상에 적어도 하나의 섬모양 반도체층을 형성하는 공정과,
상기 섬모양 반도체층의 측벽에 제1 절연막의 사이드월을 형성하는 공정과,
상기 사이드월을 마스크로 하여 상기 반도체 기판을 더욱 깊이 파고 들고, 상기 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 섬모양 반도체층을 형성하는 공정과,
상기 섬모양 반도체층의 표면에, 그 표면을 덮도록 제15 절연막을 형성하고, 계단 모양으로 형성된 섬모양 반도체층의 측면에 제16 절연막의 사이드월을 형성하 는 공정과,
상기 사이드월을 마스크로 선택적으로 제15 절연막을 제거하는 공정과,
상기 섬모양 반도체층위에 단층 또는 적층 구조의 절연막 및 제1 도전막을 형성하는 공정과,
상기 제1 도전막을, 상기 섬모양 반도체층의 측벽에 절연막을 통해 사이드월 형태로 형성하는 것에 의해 분리하는 공정을 포함함으로써,
상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그 주위에 형성된 전하축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체 기억장치를 형성하는 것으로 이루어지는 반도체 기억장치의 제조 방법이 제공된다.
본 발명의 반도체 기억장치는, 반도체 기판면의 수선 방향으로 전하축적층 및 제어게이트로 되는 제3 전극을 갖는 복수의 메모리셀이 직렬로 접속되어 있다. 이 메모리셀은, 반도체 기판과 반도체 기판상에 격자 줄무늬 모양으로 분리되어 이루어지는 매트릭스 형태로 배열된 복수의 섬모양 반도체층의 측벽에 형성된다.
섬모양 반도체층은, 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 형상을 갖고 있고, 반도체 기판측으로 갈수록 작은 단면적을 갖는 것과 같은 형상, 큰 단면적을 갖는 것과 같은 형상, 일단 작아지고 또는 커지고, 반도체 기판측과 같은 단면적을 갖는 것과 같은 형상 등이다.
전하축적층과 제어게이트는, 섬모양 반도체층의 측벽에 형성된다. 이들은, 섬모양 반도체층의 측벽의 전 주위에 걸쳐 형성되어 있어도 좋고, 주위의 일부의 영역을 제외한 영역에 형성되어 있어도 좋다. 전하축적층과 제어게이트는, 섬모양 반도체층의 하나의 단에 형성되어 있어도 좋고, 2개의 단에 걸쳐 형성되어 있어도 좋다. 단, 제조 프로세스의 간편함 때문에, 하나의 단에 형성되는 것이 바람직하다. 또, 전하축적층은, 플로팅 게이트이어도 좋고, 유전막 및 절연막의 단층 또는 적층막으로 형성해도 좋다.
하나의 섬모양 반도체층에는, 메모리셀이 1개만 형성되어 있어도 좋고, 2개 이상 형성되어 있어도 좋다. 메모리셀이 3개 이상 형성되어 있는 경우에는, 메모리셀의 하부 및/또는 상부에 선택게이트가 형성되고, 이 선택게이트와 섬모양 반도체층에 의해 구성되는 선택 트랜지스터가 형성되어 있는 것이 바람직하다. 즉, 직렬로 접속되는 복수의 메모리셀의 양단부에는, 선택게이트로 되는 제13 전극을 갖는 선택게이트·트랜지스터가 접속되어 있고, 선택게이트는, 섬모양 반도체층의 측벽에 형성된다.
섬모양 반도체층에 배치된 불순물 확산층은, 메모리셀의 소스 또는 드레인으로서 형성되어 있다.
제어게이트는, 일 방향의 복수의 섬모양 반도체층에 대해 연속적으로, 또한 반도체 기판면에 대해 수평 방향으로 배치되어 이루어지는 제3 배선인 제어게이트선을 구성한다. 또한, 제어게이트선과 교차하는 방향으로 불순물 확산층과 전기적으로 접속되고, 또한 반도체 기판면에 대해 수평 방향으로, 제4 배선인 비트선이 배치되어 있다.
메모리셀의 적어도 하나는, 반도체 기판으로부터 「전기적으로 절연」되어 있는 것이 바람직하다. 또한, 이에 따라, 선택게이트·트랜지스터도 반도체 기판으로부터 「전기적으로 절연」되어 있는 것이 바람직하다. 반도체 기판으로부터 「전기적으로 절연」되어 있는 것은, 반도체 기판과 섬모양 반도체층 사이가 전기적으로 절연되어 있는 것이어도 좋고, 메모리셀이 2개 이상 형성되어 있는 경우에는, 메모리셀 사이가 전기적으로 절연됨으로써, 이 절연된 개소보다 상방에 위치하는 메모리셀이 반도체 기판과 전기적으로 절연되어 있는 것이어도 좋다. 또한, 후술하는 바와 같이, 임의로, 메모리셀의 하부에 선택게이트(게이트 전극)가 형성되어 있는 경우에는, 선택게이트에 의해 구성되는 선택 트랜지스터와 반도체 기판 사이가 전기적으로 절연되어 있는 것이어도 좋다. 또한, 선택 트랜지스터와 메모리셀 사이가 전기적으로 절연됨으로써, 이 절연된 영역보다 상방에 위치하는 메모리셀이 반도체 기판과 전기적으로 절연되어 있어도 좋다. 그 중에서도, 반도체 기판과 섬모양 반도체층 사이, 또는 메모리셀의 하부에 선택 트랜지스터가 형성되어 있는 경우에 있어서, 선택 트랜지스터와 반도체 기판 사이가 전기적으로 절연되어 있는 것이 바람직하다.
전기적인 절연은, 예컨대 반도체 기판과 다른 도전형(제2 도전형)의 불순물 확산층을, 절연하려고 하는 영역의 전부에 걸쳐 형성함으로써 행해도 좋고, 절연하려고 하는 영역의 일부에 불순물 확산층을 형성하고, 그 접합부에서의 공핍층을 이용하여 행해도 좋다. 또한, 전기적으로 도전하지 않는 정도로 간격을 둠으로써, 결과적으로 전기적으로 절연되도록 해도 좋다. 반도체 기판과 메모리셀 또는 선택 트 랜지스터는, 예컨대 SiO2 등의 절연막에 의해 전기적으로 절연되어 있어도 좋다. 또, 메모리셀이 복수개 형성되어 있는 경우, 임의로, 메모리셀의 상하부에 선택 트랜지스터가 형성되어 있는 경우에는, 임의의 메모리셀 사이 및/또는 선택 트랜지스터와 메모리셀 사이가, 전기적으로 절연되어 있어도 좋다.
메모리셀 어레이의 평면도에서의 실시예
본 발명의 반도체 기억장치를 구성하는 메모리셀 어레이의 평면도를, 도1∼도6에 도시한다. 또, 이러한 도면에 있어서는, 메모리셀 어레이의 하단 메모리셀이 도시되어 있고, 선택게이트·트랜지스터는 복잡하게 되기 때문에 생략하고 있다. 제2 배선 또는 제5 배선인 선택게이트선, 제3 배선인 제어게이트선, 제4 배선인 비트선 및 제1 배선인 소스선도 표시되어 있다.
도1∼도6은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀 어레이를 도시한다.
도1은, 메모리셀을 형성하는 원주 모양의 섬모양 반도체층이, 1조의 평행선과 다른 조의 평행선이 직교하는 교점에 각각 배치되도록 배열되어 있다. 각 메모리셀을 선택, 제어하기 위한 제1 배선층, 제2 배선층, 제3 배선층 및 제4 배선층은, 각각 기판면에 대해 평행하게 배치되어 있다. 또한, 제4 배선층(840)과 교차하는 방향인 A-A' 방향과, 제4 배선층(840) 방향인 B~B' 방향에서, 섬모양 반도체층의 간격을 바꾸고 있다. 이에 의해, 각 메모리셀의 제어게이트인 제2 도전막이 일 방향으로, 도1에서는 A-A' 방향으로 연속하여 형성되어, 제3 배선층으로 된다. 마 찬가지로 선택게이트·트랜지스터의 게이트인 제2 도전막이 일 방향으로 연속하여 형성되어, 제2 배선층으로 된다.
또한, 섬모양 반도체층의 기판측에 배치되어 이루어지는 제1 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도1의 A-A' 방향으로 접속하는 메모리셀의 A'측의 단부에 제공하고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도1의 A-A' 방향으로 접속하는 메모리셀의 A측의 단부에 제공하고 있다. 섬모양 반도체층의 기판과는 반대측에 배치되어 이루어지는 제4 배선층(840)은, 예컨대 제2 배선층 및 제3 배선층과 교차하는 방향으로 형성되고, 각 섬모양 반도체층에 전기적으로 접속되어 있다. 또한, 제1 배선층과 전기적으로 접속하기 위한 단자는, 섬모양 반도체층으로 형성되어 있고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, 섬모양 반도체층에 피복되어 이루어지는 제2 도전막으로 형성되어 있다.
제1 배선층, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는 각각 제1 콘택트부(910), 제2 콘택트부(921,924), 제3 콘택트부(932,933)와 접속하고 있다.
또한, 제1 콘택트부(910)를 통해 제1 배선층(810)이 반도체 기억장치 상면으로 인출되어 있다.
또, 메모리셀을 형성하는 원주 모양의 섬모양 반도체층은, 상술과 같은 배선층의 위치 관계나 전기적인 접속 관계가 있으면, 어떻게 배열되어 있어도 좋다.
제1 콘택트부(910)에 접속되는 섬모양 반도체층은, A-A' 방향으로 접속하는 메모리셀의 A측의 모든 단부에 배치되어 있는데, A'측의 단부의 일부 또는 전부에 배치해도 좋고, A-A' 방향으로 접속하는 메모리셀을 형성하고 있는 섬모양 반도체층의 어느 것에 배치해도 좋다.
제2 콘택트부(921,924), 제3 콘택트부(932,933)에 접속되어 이루어지는 제2 도전막에 의해 피복되는 섬모양 반도체층은, 제1 콘택트부(910)가 배치되지 않는 측의 단부에 배치해도 좋고, 제1 콘택트부(910)가 배치되는 측의 단부에 연속하여 배치해도 좋고, A-A' 방향으로 접속하는 메모리셀을 형성하고 있는 섬모양 반도체층의 어느 것에 배치해도 좋다. 제2 콘택트부(921,924), 제3 콘택트부(932) 등을 분할하여 배치해도 좋다.
제1 배선층(810), 제4 배선층(840)은, 소망의 배선이 얻어지면 폭이나 형태는 상관없다.
또한, 섬모양 반도체층의 기판측에 배치되는 제1 배선층이 제2 도전막에 의해 형성되어 이루어지는 제2 배선층 및 제3 배선층과 자기 정합으로 형성되는 경우, 제1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체층은, 제2 도전막에 의해 형성되어 이루어지는 제2 배선층 및 제3 배선층과 전기적으로는 절연되어 있는데, 절연막을 통해 접하는 상태인 것을 필요로 한다. 예컨대, 제1 콘택트부(910)가 접속하고 있는 섬모양 반도체층 측면의 일부에 절연막을 통해 제1 도전막이 형성되어 있고, 이 제1 도전막이, 섬모양 반도체층 사이에 배치되고, 이 제1 도전막의 측면에 절연막을 통해 제2 도전막이 형성되어 있고, 이 제2 도전막이 A-A' 방향으로 연속하여 형성되어 이루어지는 제2 배선층 및 제3 배선층과 접속된 다. 이 때, 섬모양 반도체층 측면에 형성되는 제1 및 제2 도전막의 형상은 상관없다.
또한, 제1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체층과 메모리셀이 형성되어 있는 섬모양 반도체층에 있는 제1 도전막의 거리를, 예컨대 제2 도전막의 막 두께의 2배 이하로 함으로써, 제1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체층의 측면의 제1 도전막을 전부 제거해도 좋다.
도1에서는, 제2 및 제3 콘택트부는, 섬모양 반도체층 정상부를 덮도록 형성된 제2 배선층, 제3 배선층 등의 위에 형성하고 있지만, 각각 접속할 수 있는 것이라면 제2 및 제3 배선층의 형상은 상관없다.
도2는, 원주 모양의 섬모양 반도체층은, 제1조의 평행선과 다른 조의 평행선이 직교하는 교점, 제1조 사이에 배치하는 제2조의 평행선과 다른 조의 평행선이 직교하는 교점에, 각각 배치한다. 각 메모리셀을 선택, 제어하기 위한 제1 배선층, 제2 배선층, 제3 배선층 및 제4 배선층은, 각각 기판면에 대해, 평행하게 배치되어 있다. 또한, A-A' 방향과 B-B' 방향에서, 섬모양 반도체층의 배치 간격이 바뀌어 있다. 이에 의해, 각 메모리셀의 제어게이트인 제2 도전막이 일 방향으로, 도2에서는 A-A' 방향으로, 연속하여 형성된 제3 배선층을 구성한다. 마찬가지로, 선택게이트·트랜지스터의 게이트인 제2 도전막이 일 방향으로 연속하여 형성되어, 제2 배선층을 구성한다.
섬모양 반도체층의 기판측에 배치되어 이루어지는 제1 배선층과 전기적으로 접속하기 위한 단자는, A-A' 방향으로 접속하는 메모리셀의 A측의 단부에 배치되 고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, A'측의 단부에 배치되어 있다.
섬모양 반도체층의 기판과는 반대측에 배치되어 이루어지는 제4 배선층(840)은, 섬모양 반도체층의 각각에 전기적으로 접속되어 있고, 제2 배선층 및 제3 배선층과 교차하는 방향으로 제4 배선층(840)이 형성되어 있다.
제1 배선층과 전기적으로 접속하기 위한 단자는, 섬모양 반도체층에 의해 형성되어 있고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, 섬모양 반도체층에 피복되어 이루어지는 제2 도전막에 의해 형성되어 있다. 제1 배선층, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, 각각 제1 콘택트부(910), 제2 콘택트부(921,924), 제3 콘택트부(932,933)와 접속하고 있다.
제1 콘택트부(910)를 통해 제1 배선층(810)이 반도체 기억장치 상면에 인출되어 있다.
또, 원주 모양의 섬모양 반도체층은, 상술과 같은 배선층의 위치 관계나 전기적인 접속 관계가 있으면, 어떠한 배열이어도 좋다. 또한, 제1 콘택트부(910)에 접속되어 이루어지는 섬모양 반도체층은, A-A' 방향으로 접속하는 메모리셀의 A'측의 모든 단부에 배치되어 있는데, A측의 단부의 일부 또는 전부에 배치해도 좋고, A-A' 방향으로 접속하는 메모리셀을 형성하고 있는 섬모양 반도체층의 어느 것에 배치해도 좋다.
제2 콘택트부(921,924), 제3 콘택트부(932,933)에 접속되어 이루어지는 제2 도전막에 의해 피복되는 섬모양 반도체층은, 제1 콘택트부(910)가 배치되지 않는 측의 단부에 배치해도 좋고, 제1 콘택트부(910)가 배치되는 측의 단부에 연속하여 배치해도 좋고, A-A' 방향으로 접속하는 메모리셀을 형성하고 있는 섬모양 반도체층의 어느 것에 배치해도 좋다. 제2 콘택트부(921,924), 제3 콘택트부(932) 등은, 분할하여 배치해도 좋다.
제1 배선층(810), 제4 배선층(840)은 소망의 배선이 얻어지면, 폭이나 형상은 상관없다.
섬모양 반도체층의 기판측에 배치되어 이루어지는 제1 배선층이 제2 도전막으로 형성되어 이루어지는 제2 배선층 및 제3 배선층과 자기 정합으로 형성되는 경우, 제1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체층은, 제2 도전막에 의해 형성되어 이루어지는 제2 배선층 및 제3 배선층과 전기적으로는 절연되어 있는데, 절연막을 통해 접하는 상태인 것을 필요로 한다. 예컨대, 제1 콘택트부(910)가 접속하고 있는 섬모양 반도체층 측면의 일부에 절연막을 통해 제1 도전막이 형성되어 있고, 이 제1 도전막이 섬모양 반도체층과의 사이에 배치되고, 이 제1 도전막의 측면에 절연막을 통해 제2 도전막이 형성되고, 이 제2 도전막이, A-A' 방향으로, 연속하여 형성되어 이루어지는 제2 배선층 및 제3 배선층과 접속되어 있다. 이 때, 섬모양 반도체층 측면에 형성되는 제1 및 제2 도전막의 형상은 상관없다.
제1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체층과 메모리셀이 형성되어 있는 섬모양 반도체층에 있는 제1 도전막의 거리를, 예컨대 제2 도전막의 막 두께의 2배 이하로 함으로써, 제1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체층의 측면의 제1 도전막을 전부 제거해도 좋다.
제2 및 제3 콘택트부는, 섬모양 반도체층 정상부를 덮도록 형성한 제2 배선층, 제3 배선층 등의 위에 형성하고 있는데, 각각 접속할 수 있는 것이라면, 제2 및 제3 배선층의 형상은 상관없다.
도3 및 도4는, 도1 및 도2와는 달리, 섬모양 반도체층의 단면 형상이 사각형이고, 도3과 도4에서 배선하고 있는 방향이 각각 상이하다. 섬모양 반도체층의 단면 형상은, 타원형, 육각형, 팔각형 등의 다각형이어도 좋다. 단, 섬모양 반도체층의 크기가 가공 한계 근처인 경우에는, 설계시에 다각형이더라도, 포토 공정이나 에칭 공정 등에 의해 원형이나 타원형에 가깝다.
도5는, 도1과는 달리, 섬모양 반도체층이 타원이며, 타원의 장축이 B-B' 방향이다.
도6은, 도5에 대해, 타원의 장축의 방향이 A-A' 방향이다. 또, 타원의 장축의 방향은 어떤 방향이어도 좋다.
도1∼도6에 도시된 배치 및 구조는, 여러가지 조합해도 좋다.
메모리셀 어레이의 단면도에서의 실시예
전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 단면도를 도7∼도60에 도시한다. 또, 도7∼도60에 있어서, 홀수 도면은 도1의 A-A' 단면도 및 짝수 도면은 B-B' 단면도이다.
도7∼도60에서는, p형 실리콘 기판(100) 위에 단을 3개 갖는 주상의 섬모양 반도체층(110)이 매트릭스 형태로 배열되어 있다.
섬모양 반도체층 사이의 홈저부에는 소정 두께의 제7 절연막인 실리콘 산화막(460)이 배치되고, 섬모양 반도체층(110)의 주위를 둘러싸도록 형성되는 오목부의 내부에 게이트 절연막(480)을 통해 선택게이트로 되는 제2 전극(500)이 배치되어, 선택게이트·트랜지스터를 구성하고 있다.
이 선택게이트·트랜지스터 상방에는, 섬모양 반도체층(110)의 측벽에 메모리 게이트 산화막(401)을 섬모양 반도체층(110)의 단의 수평면의 적어도 일부에 터널산화막(440)을 통해 부유게이트(510)가 배치되고, 또한 그 부유게이트(510)의 측벽의 적어도 일부에 복층막으로 이루어지는 층간절연막(610)을 통해 제어게이트(520)가 배치되어 메모리·트랜지스터를 구성하고 있다.
또한, 이 메모리·트랜지스터의 상방에, 게이트 절연막(480)을 통해 선택게이트로 되는 제5 전극(500)을 갖는 선택게이트·트랜지스터가 배치되어 있다.
또한, 선택게이트(500) 및 제어게이트(520)는, 도1 및 도7에 도시된 바와 같이, 일 방향의 복수의 트랜지스터에 대해 연속적으로 설치되어, 제2 배선 또는 제5 배선인 선택게이트선 및 제3 배선인 제어게이트선을 구성하고 있다.
반도체 기판면에는, 메모리셀의 소스 확산층(710)이 배치되고, 또한 각 메모리셀 사이 및 선택게이트·트랜지스터와 메모리셀 사이에 확산층(720)이 배치되고, 각 섬모양 반도체층(110)의 상면에는 각 메모리셀마다의 드레인 확산층(725)이 배치되어 있다. 또, 메모리셀의 소스 확산층(710)은, 메모리셀의 활성 영역이 반도체 기판에 대해 플로팅 상태로 되도록 배치해도 좋고, 반도체 기판면의 하방에 절연성의 막을 삽입하는 것과 같은 구조, 예컨대 SOI 기판을 사용해도 좋다. 이와 같이 배치된 메모리셀 사이에는, 드레인 확산층(725)의 상부가 노출되도록, 제8 절연막인 산화막(460)이 배치되고, 제어게이트선과 교차하는 방향의 메모리셀의 드레인 확산층(725)을 공통 접속하는 비트선으로 되는 알루미늄 배선(840)이 설치되어 있다.
또, 확산층(720)의 불순물 농도 분포는 균일한 것 보다, 섬모양 반도체층(110)의 표면으로부터 내측으로 나아가는 방향을 따라 서서히 농도가 옅어지는 것과 같은 분포를 갖는 것이 바람직하다. 이에 의해 확산층(720)과 섬모양 반도체층(110)의 접합 내압이 향상되고, 또한 기생 용량도 감소한다. 또한, 마찬가지로 소스 확산층(710)의 불순물 농도 분포에 대해서도 반도체 기판(100)의 표면으로부터 반도체 기판 내부로 나아가는 방향을 따라 서서히 농도가 옅어지는 것과 같은 분포를 갖는 것이 바람직하다. 이에 의해 소스 확산층(710)과 반도체 기판(100)의 접합 내압이 향상되고, 또한 제1 배선층에서의 기생 용량도 감소한다.
도7 및 도8은, 비트선과 소스 확산층(710)으로 이루어지는 소스선이, 서로 교차한 방향으로 배치되고, 부유게이트(510)의 막 두께가 제어게이트(520)의 막 두께와 동일하다.
도9 및 도10은, 각 트랜지스터 사이에 확산층(720)이 배치되지 않는다.
도11 및 도12는, 확산층(720)이 배치되지 않고, 또한 메모리·트랜지스터 및 선택게이트·트랜지스터의 게이트 전극(500,510,520) 사이에, 다결정 실리콘막(550)이 제3 전극으로서 배치되어 있다.
도13 및 도14는, 층간절연막(610)이 단층막으로 형성되어 있다.
도15 및 도16은, 하나의 게이트의 재료가 다른 게이트의 재료와 상이하다. 즉, 메모리셀의 제어게이트(520) 및 제어게이트를 접속하는 제3 도전막(530)의 재료가, 부유게이트(510)의 재료와 상이하다.
도17 및 도18은, 소스 확산층(710)에 의해 메모리셀의 활성 영역이 반도체 기판에 대해 플로팅 상태로 되어 있다.
도19 및 도20은, 소스 확산층(710) 및 메모리셀간 확산층(720)에 의해, 메모리셀의 활성 영역이 반도체 기판에 대해 플로팅 상태로 되어 있다.
도21 및 도22는, 하나의 단에 부유게이트(510)와 제어게이트(520)의 양방이, 삐져나오지 않게 배치되어 있다.
도23 및 도24는, 제어게이트(520)가 단으로부터 완전히 삐져나와 배치되어 있다.
도25 및 도26은, 섬모양 반도체층의 각 단의 형상이 둔각으로 형성되어 있다.
도27 및 도28은, 섬모양 반도체층의 각 단의 형상이 예각으로 형성되어 있다.
도29 및 도30은, 섬모양 반도체층의 각 단의 횡폭이 반도체 기판 상면으로부터 순서대로 작게 되어 있다.
도31 및 도32는, 섬모양 반도체층의 각 단의 횡폭이 반도체 기판 상면으로부터 순서대로 크게 되어 있다.
도33 및 도34는, 섬모양 반도체층의 각 단의 중심축이 일 방향으로 기울어져 있다.
도35 및 도36은, 섬모양 반도체층의 각 단의 중심축이 랜덤하게 어긋나 있다.
도37 및 도38은, 섬모양 반도체층의 각 단의 각부(角部)가 둥근 형상을 갖고 있다.
도39 및 도40은, 섬모양 반도체층의 각 단의 높이가 기울어져 어긋나 있다.
도41 및 도42는, 섬모양 반도체층의 각 단의 높이가 랜덤하게 어긋나 있다.
도43 및 도44는, 게이트 절연막(480)의 막 두께가 터널산화막(440)의 막 두께보다 크다.
도45 및 도46은, 제어게이트(520)의 막 두께가 부유게이트(510)의 막 두께보다 크다.
도47 및 도48은, 제어게이트(520)의 막 두께가 부유게이트(510)의 막 두께보다 작다.
도49 및 도50은, 반도체 기판으로서 SOI 기판을 사용하여, 메모리셀의 활성 영역이 반도체 기판에 대해 플로팅 상태로 되고, 또한 각 섬모양 반도체층이 플로팅 상태로 되도록 배치하고 있다.
도51 및 도52는, 도49 및 도50에 대해, 각 섬모양 반도체층이 동전위의 상태로 되도록 배치하고 있다.
도53 및 도54는, 비트선과 소스선이 서로 평행하게 배치되어 있다.
도55 및 도56, 도57 및 도58은, 소스선이 각각의 섬모양 반도체층에 공통 접 속되어 있다. 도55 및 도56은 메모리셀의 활성 영역이 반도체 기판에 대해 플로팅 상태로 되어 있고, 도57 및 도58은 각 섬모양 반도체층이 동전위의 상태로 되어 있다.
도59 및 도60은, 메모리·트랜지스터 하방에, 선택게이트로 되는 제5 전극(500)을 갖는 트랜지스터를 게이트 절연막(481)을 통해 배치하고 있고, 이 메모리·트랜지스터 상방에, 선택게이트로 되는 제5 전극(500)을 갖는 트랜지스터를 게이트 절연막(484)을 통해 배치하여, 게이트 절연막(481)과 게이트 절연막(484)이 상이하다.
메모리셀 어레이의 동작 원리에서의 실시예
본 발명의 반도체 기억장치는, 전하축적층에 축적되는 전하의 상태에 따라 메모리 기능을 갖는다. 여기에서는, 전하 축적층으로서 부유게이트를 갖는 메모리셀과 선택게이트·트랜지스터를 구비하는 어레이를 일례로, 독출, 기입, 소거의 동작 원리에 대해 설명한다.
이하, 게이트 전극으로서 제2 전극 및 제5 전극을 구비하는 각 트랜지스터를 선택게이트·트랜지스터로서 갖고, 이들 선택게이트·트랜지스터 사이에, 전하축적층과 제어게이트 전극으로서 제3 전극을 구비하는 메모리셀을 L개(L은 정(正)의 정수(整數)) 직렬로 접속한 섬모양 반도체층을 갖는 반도체 기억장치의 독출 방법에 대해 설명한다.
도61은, 이 메모리셀 구조의 등가 회로를 도시한다.
섬모양 반도체층이 p형 반도체에 의해 형성되는 경우, 도61에 도시되는 선택 셀을 독출하기 위해서는, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 전극(10)에 제1 전위를 인가하고, 선택셀과 직렬로 배치되는 제2 전극(20)에 제2 전위를 인가하고, 선택셀에 접속되는 제3 전극(30-h)(h는 1≤h≤L의 정(正)의 정수(整數))에 제3 전위를 인가하고, 선택셀과 직렬로 배치되는 비선택셀과 접속하는 제3 전극(30-1∼30-(h-1))에 제7 전위를 인가하고, 마찬가지로 제3 전극(30-(h+1)∼30-L)에 제11 전위를 인가하고, 제4 전극(40)에 제4 전위를 인가하고, 선택셀과 직렬로 배치되는 제5 전극(50)에 제5 전위를 인가한다. 전위의 대소 관계는, 제4 전위 〉제1 전위이고, 제4 전극(40)을 흐르는 전류 또는 제1 전극(10)에 흐르는 전류에 의해 "0", "1"을 판정한다.
이 때, 제3 전위는, 전하축적층의 축적 전하량을 구별할 수 있는, 즉 "0", "1"을 판정할 수 있는 전위로서, 제7 전위 및 제11 전위는, 전하축적층의 축적 전하량과 상관없이, 메모리셀에 상시 셀 전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위이면 좋다. 예컨대, 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터가 취할 수 있는 문턱치 이상의 전위이면 좋다.
또, h=1일 때에는 제3 전극(30-2∼30-L)에는, 2≤h≤L-1일 때의 제3 전극(30-(h+1)∼30-L)과 동일한 전위가 인가된다. 또한, h=L일 때에는 제3 전극(30-1∼30-(L-1))에는 2≤h≤L-1일 때의 제3 전극(30-1∼30-(h-1))과 동일한 전위가 인가된다.
이상의 것은, 본 발명에서의 다른 실시예에 대해서도 적용할 수 있다. 제2 전위 및 제5 전위는, 셀 전류가 흐를 수 있는 전위, 예컨대 제2 전극 및 제5 전극 을 게이트 전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다.
또한, 제1 전극(10)이 반도체 기판내에 불순물 확산층으로서 형성되어, 메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 전극(10)에 인가하는 제1 전위는, 이 전위를 더함으로써, 반도체 기판측으로 퍼지는 공핍층에 의해 섬모양 반도체층이 반도체 기판에 대해 전기적으로 플로팅 상태로 되는 전위로 한다. 이에 의해, 섬모양 반도체층의 전위가 제1 전위와 같아지고, 섬모양 반도체층상의 선택셀은 기판 전위에 의한 영향을 받지 않고 독출 동작이 행해진다. 그 결과, 반도체 기판과 섬모양 반도체층의 메모리셀의 채널부가 전기적으로 접속하여 동전위인 경우에 일어날 수 있는 백바이어스 효과를 방지할 수 있다. 즉, 제1 전극에 독출 전류가 흐른 때, 선택된 메모리셀을 포함하는 섬모양 반도체층의 제1 전극으로부터 전원까지 사이의 불순물 확산층의 저항 성분에 기인하여, 제1 전극의 전위가 기판 전위에 대해 상승하고, 선택셀에서는 외관상, 기판에 백바이아스가 인가된 상태로 된다. 이 백바이어스에 의해 문턱치의 상승이 일어나서, 독출 전류의 저하를 방지할 수 있다.
제1 전극(10)이 반도체 기판내에 불순물 확산층으로서 형성되고, 반도체 기판에 인가되는 제10 전위가 접지 전위인 경우는, 일반적으로 제1 전위는 접지 전위이다.
제1 전극(10)이 반도체 기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제1 전극(10)이 형성되고, 반도체 기판과는 절연막에 의해 절연되어 있는 경우는, 제1 전위는, 제10 전위와 반드시 같을 필요는 없다.
또, 제3 전극(30-L)에 접속하고 있는 메모리셀로부터 제3 전극(30-1)에 접속하고 있는 메모리셀까지, 연속하여 독출해도 좋고, 반대 또는 랜덤한 순서이어도 좋다.
도73은, 제1 전위로서 접지 전위를 인가하고, 제2 전극, 제5 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 5.OV∼7.5V, 소거 상태의 정의를 0.5V∼3.0V로 한 경우의 독출에서의 각 전극에 인가하는 전위의 타이밍의 일례를 도시한다.
제1 전극(10), 제2 전극(20), 제3 전극(30), 제4 전극(40), 제5 전극(50)의 각각에 제1 전위인 접지 전위를 인가한다. 제2 전극(20)에 제2 전위로서 3V를 인가하고, 제5 전극(50)에 제5 전위로서 3V를 인가하고, 제4 전극(40)에 제4 전위로서 1V를 인가하고, 선택셀과 접속되는 제3 전극(30-h)에 제3 전위로서 4V를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 전극(30-1∼30-(h-1))에 제7 전위로서 8V를 인가하고, 제3 전극(30-(h+1)∼30-L)에 제11 전위로서 8V를 인가한다. 제4 전극(40)을 흐르는 전극 또는 제1 전극(10)에 흐르는 전류를 센스한다.
그 후, 제3 전극(30-h) 이외의 제3 배선(≠30-h), 제3 전극(30-h), 제4 전극(40), 제2 전극(20) 및 제5 전극(50)을 제1 전위인 접지 전위로 되돌린다.
이 때, 각 전극에 전위를 인가하는 타이밍, 각 전극을 접지 전위로 되돌리는 타이밍은, 전후이어도 동시이어도 좋다. 제2 전위와 제5 전위는 상이한 전위이어도 좋다. 제11 전위와 제7 전위는 상이한 전위이어도 좋다.
처음에, 제1 전극(10), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다. 또한, 제3 전극(30-h)은 상시 제3 전위를 계속하여 인가해도 좋다. 제1 전위와 제4 전위를 바꿔 넣어도 좋다.
또한, 상술에 있어서는 제3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해 설명했지만, 제3 전극(30-h) 이외의 하나의 제3 전극을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법도 마찬가지이다.
도74는, 제1 전위로서 접지 전위를 인가하고, 제2 전극, 제5 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.OV∼3.5V, 소거 상태의 정의를 -1.OV 이하로 한 경우의 독출에서의 각 전극에 인가하는 전위의 타이밍의 일례를 도시한다.
우선, 제1 전극(10), 제2 전극(20), 제3 전극(30), 제4 전극(40), 제5 전극(50)의 각각에 제1 전위인 접지 전위를 인가한다. 제2 전극(20)에 제2 전위로서 3V를 인가하고, 제5 전극(50)에 제5 전위로서 3V를 인가하고, 제4 전극(40)에 제4 전위로서 1V를 인가하고, 선택셀과 접속되어 이루어지는 제3 전극(30-h)에 제3 전위로서 제1 전위인 접지 전위를 계속하여 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 전극(30-1∼30-(h-1))에 제7 전위로서 5V를 인가하고, 제3 전극(30-(h+1)∼30-L)에 제11 전위로서 5V를 인가한다. 제4 전극(40)을 흐 르는 전류 또는 제1 전극(10)에 흐르는 전류를 센스한다.
그 후, 제3 전극(30-h) 이외의 제3 전극(≠30-h), 제4 전극(40), 제2 전극(20) 및 제5 전극(50)을 접지 전위로 되돌린다. 이 때, 각 전극에 전위를 인가하는 타이밍, 각 전극을 접지 전위로 되돌리는 타이밍은, 전후이어도 동시이어도 좋다. 또한, 제2 전위와 제5 전위는 상이한 전위이어도 좋다. 제11 전위와 제7 전위는 상이한 전위이어도 좋다. 제1 전위와 제4 전위를 바꿔 넣어도 좋다. 처음에 제1 전극(10), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다. 또한, 제3 전극(30-h)은 상시 제3 전위를 계속하여 인가해도 좋다. 또한, 제3 전위가 접지 전위이어도 좋다.
상술에 있어서는 제3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해 설명했지만, 제3 전극(30-h) 이외의 하나의 제3 전극을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 마찬가지이다.
또, 상기에서는, 섬모양 반도체층이 p형 반도체에 의해 형성되는 경우에 대해 설명하였지만, n형 반도체의 경우에는, 모든 전극의 극성을 바꿔 넣으면 좋고, 전위의 대소 관계는 상술한 것에 대해 반대로 된다. 이는, 본 발명의 모든 실시예에 적용된다.
이하, 게이트 전극으로서 제2 전극 및 제5 전극을 구비하는 각 트랜지스터를 선택게이트·트랜지스터로서 갖고, 이들 선택게이트·트랜지스터 사이에, 전하축적 층과 제어게이트 전극으로서 제3 전극을 구비하는 메모리셀을 L개(L은 정(正)의 정수(整數)) 직렬로 접속한 섬모양 반도체층을 갖고, 이 섬모양 반도체층을 M×N개(M, N은 정(正)의 정수(整數)) 구비하고, 또한 이 메모리셀 어레이에 있어서 반도체 기판에 평행하게 배치되는 M개의 제4 배선이, 섬모양 반도체층의 각각 일방의 단부에 접속하고, 타방의 단부에는 제1 배선이 접속하고, 반도체 기판에 평행하게, 제4 배선과 교차하는 방향으로 배치되는 N×L개의 제3 배선이 메모리셀의 제3 전극과 접속하는 반도체 기억장치의 독출 방법에 대해 설명한다.
도63은, 제1 배선을 제3 배선과 평행하게 배치한 때의 상기 메모리셀 어레이 구조의 등가 회로를 도시한다.
섬모양 반도체층이 p형 반도체에 의해 형성되는 경우, 도63에 도시되는 선택셀을 독출하기 위해서는, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 배선(1-j)(j는 1≤j≤N의 정(正)의 정수(整數))에 제1 전위를 인가하고, 선택셀과 직렬로 배치되는 제2 전극에 접속하는 제2 배선(2-j)에 제2 전위를 인가하고, 선택셀에 접속되는 제3 배선(3-j-h)(h는 1≤h≤L의 정(正)의 정수(整數))에 제3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 배선(3-j-1∼3-j-(h-1))에 제7 전위를 인가하고, 마찬가지로 제3 배선(3-j-(h+1)∼3-j-L)에 제11 전위를 인가하고, 선택셀과 직렬로 배치되지 않고 비선택셀과 접속되는 제3 배선(≠3-j-1∼3-j-L)에 제12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제4 배선(4-i)(i는 1≤i≤M의 정(正)의 정수(整數))에 제4 전위를 인가하고, 상기 이외의 제4 배선(≠4-i)에 제8 전위를 인가하고, 선택셀과 직렬로 배치되는 제5 전극에 접속하는 제5 배선(5-j)에 제5 전위를 인가하고, 제2 배선(2-j)을 제외한 제2 배선(≠2-j) 또는 제5 배선(5-j)을 제외한 제5 배선(≠5-j)의 적어도 어느 일방에 제6 전위를 인가한다.
단, h=1일 때에는, 제3 전극(3-j-2∼3-j-L)에는 2≤h≤L-1일 때의 제3 전극(3-j-(h+1)∼3-j-L)과 동일한 전위가 인가된다.
또한, h=L일 때에는, 제3 전극(3-j-1∼3-j-(L-1))에는 2≤h≤L-1일 때의 제3 전극(3-j-1∼3-j-(h-1))과 동일한 전위가 인가된다.
이들은, 본 발명에서의 다른 실시예에 대해서도 적용할 수 있다.
전위의 대소 관계는, 제4 전위 〉제1 전위이고, 제4 배선(4-i)을 흐르는 전류 또는 제1 배선(1-j)에 흐르는 전류에 의해 "O", "1"을 판정한다.
이 때, 제3 전위는, 전하축적층의 축적전하량을 구별할 수 있는, 즉 "0", "1"을 판정할 수 있는 전위로 하고, 제7 전위 및 제11 전위는 전하축적층의 축적전하량과 상관없이, 메모리셀에 상시 셀 전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위이면 좋다. 예컨대, 제3 배선에 접속되어 이루어지는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터가 취할 수 있는 문턱치 이상의 전위이면 좋다.
또한, 제2 전위 및 제5 전위는, 셀 전류가 흐를 수 있는 전위, 예컨대 제2 배선에 접속되어 이루어지는 제2 전극 및 제5 배선에 접속되어 이루어지는 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다.
제6 전위는, 셀 전류가 흐를 수 없는 전위, 예컨대 제2 배선에 접속되어 이 루어지는 제2 전극 및 제5 배선에 접속되어 이루어지는 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치 이하의 전위이면 좋다.
제8 전위는, 제1 전위와 동등한 것이 바람직하다.
제1 배선(1-1∼1-N)이 반도체 기판내에 불순물 확산층으로서 형성되고, 메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 배선(1-j)에 인가하는 제1 전위는, 이 전위를 더함으로써, 반도체 기판측으로 퍼지는 공핍층에 의해, 섬모양 반도체층이 반도체 기판에 대해 전기적으로 플로팅 상태로 되는 전위로 한다. 이에 의해, 섬모양 반도체층의 전위가 제1 전위와 같아지고, 섬모양 반도체층상의 선택셀은 기판 전위에 의한 영향을 받지 않고 독출 동작이 행해진다. 그 결과, 반도체 기판과 섬모양 반도체층의 메모리셀의 채널부가 전기적으로 접속하여 동전위인 경우에 일어날 수 있는 백바이어스 효과를 방지할 수 있다. 즉, 선택셀을 포함하는 섬모양 반도체층에 접속되는 제1 배선(1-j)에 독출 전류가 흘렀을 때, 선택된 메모리셀을 포함하는 섬모양 반도체층의 제1 전극으로부터 전원까지 사이의 불순물 확산층의 저항 성분에 기인하여, 제1 전극의 전위가 기판 전위에 대해 상승하고, 선택셀은 외관상, 기판에 백바이어스가 인가된 상태로 되고, 문턱치의 상승이 생겨, 독출 전류의 저하를 방지할 수 있다.
제1 배선(1-1∼1-N)이 반도체 기판내에 불순물 확산층으로서 형성되고, 반도체 기판에 인가되는 제10 전위가 접지 전위인 경우는, 일반적으로 제1 전위는 접지 전위이다.
또한, 제1 배선(1-1∼1-N)이 반도체 기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제1 배선(1-1∼1-N)이 형성되고, 반도체 기판과는 절연막에 의해 절연되어 있을 때는, 제1 전위는 제10 전위와 반드시 동일하지는 않다.
제3 배선(3-j-L)에 접속하고 있는 메모리셀로부터 제3 배선(3-j-1)에 접속하고 있는 메모리셀까지 연속하여 독출해도 좋고, 반대 또는 랜덤한 순서이어도 좋다.
제3 배선(3-j-h)에 접속하고 있는 복수 또는 모든 메모리셀의 독출을 동시에 행해도 좋다. 그 특별한 경우로서, 제3 배선(3-j-h)에 접속하고 있는 메모리셀을 어느 일정 간격, 예컨대 8개 걸러서의 제4 배선마다, 즉 제4 배선(4-(i-16)), 제4 배선(4-(i-8)), 제4 배선(4-i), 제4 배선(4-(i+8)), 제4 배선(4-(i+16))과 같이, 독출을 동시에 행해도 좋다. 또한, 공통이 아닌 제4 배선을 갖는 복수의 제3 배선의 독출을 동시에 행해도 좋다.
상기 독출 방법을 조합하여 사용해도 좋다.
도61은, 제1 배선을 제4 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-i)에 제1 전위를 인가하는 것 이외는, 도63의 독출의 전압과 동일하다.
도70은, 복수의 제1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-1)에 제1 전위를 인가하는 것 이외는, 도63의 독출의 전압과 동일하다.
도75는, 제1 배선을 제3 배선과 평행하게 배치한 때의 독출시의 타이밍챠트를 도시한다. 도75는, 제1 전위로서 접지 전위를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 5.OV∼7.5V, 소거 상태의 정의를 0.5V∼3.OV로 한 경우의 독출에서의 각 전위에 인가하는 전위의 타이밍의 일례를 도시한다.
우선, 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N) 각각에 접지 전위를 인가한다. 제2 배선(2-j)에 제2 전위로서 3V를 인가하고, 제5 배선(5-j)에 제5 전위로서 3V를 인가하고, 제4 배선(4-i)에 제4 전위로서 1V를 인가하고, 선택셀과 접속되어 이루어지는 제3 배선(3-j-h)에 제3 전위로서 4V를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 배선(3-j-1∼3-j-(h-1))에 제7 전위로서 8V를 인가하고, 마찬가지로 제3 배선(3-j-(h+1)∼3-j-L)에 제11 전위로서 8V를 인가한다. 제4 배선(4-i)을 흐르는 전류 또는 제1 배선(1-j)에 흐르는 전류를 센스한다.
그 후, 제3 배선(3-j-h) 이외의 제3 배선(≠3-j-h), 제3 배선(3-j-h), 제4 배선(4-i), 제2 배선(2-j) 및 제5 배선(5-j)을 접지 전위로 되돌린다. 이 때, 각 전극에 전위를 인가하는 타이밍 및 각 전극을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다. 또한, 제2 전위와 제5 전위는 상이한 전위이어도 좋다. 제11 전위와 제7 전위는 상이한 전위이어도 좋다.
처음에 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다. 또한, 제3 배선(3-j-h)은 상시 제3 전위를 계속하여 인가해도 좋다.
상술에 있어서는 제3 배선(3-j-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해 설명했지만, 제3 배선(3-j-h) 이외의 하나의 제3 배선을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 마찬가지이다.
도76은, 제1 배선을 제3 배선과 평행하게 배치한 때의 독출시의 다른 타이밍챠트를 도시한다. 도76은, 제1 전위로서 접지 전위를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 예컨대 1.0V∼3.5V, 소거 상태의 정의를 -1.OV 이하로 한 경우의 독출에서의 각 전위에 인가하는 전위의 타이밍의 일례를 도시한다.
우선, 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N)의 각각에, 제1 전위인 접지 전위를 인가한다. 제2 배선(≠2-j) 및 제5 배선(≠5-j)에 제6 전위로서 -1V를 인가하고, 제2 배선(2-j)에 제2 전위로서 3V를 인가하고, 제5 배선(5-j)에 제5 전위로서 3V를 인가하고, 제4 배선(4-i)에 제4 전위로서 1V를 인가하고, 선택셀과 접속되어 이루어지는 제3 배선(3-j-h)에 제3 전위로서 접지 전위를 계속하여 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 배선(3-j-1∼3-j-(h-1))에 제7 전 위로서 5V를 인가하고, 마찬가지로 제3 배선(3-j-(h+1)∼3-j-L)에 제11 전위로서 5V를 인가하고, 선택셀과 직렬로 배치되지 않고 비선택셀과 접속되는 제3 배선(≠3-j-1∼3-j-L)에 제12 전위를 인가한다. 제4 배선(4-i)을 흐르는 전류 또는 제1 배선(1-j)에 흐르는 전류를 센스한다.
그 후, 제3 배선(-3-j-h) 이외의 제3 배선(≠3-j-h), 제4 배선(4-i), 제2 배선(2-j) 및 제5 배선(5-j), 제2 배선(≠2-j) 및 제5 배선(≠5-j)을 접지 전위로 되돌린다. 이 때, 각 전극에 전위를 인가하는 타이밍 및 각 전극을 접지 전위로 되돌리는 타이밍은 전후이어도 동시어도 좋다. 제2 전위와 제5 전위는 상이한 전위이어도 좋다. 제11 전위와 제7 전위는 상이한 전위이어도 좋다.
처음에 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3~1-1∼3~N~L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다. 제3 배선(3-j-h)은, 상시 제3 전위를 계속하여 인가해도 좋다. 제6 전위가 접지 전위이어도 좋다.
상술에 있어서는 제3 배선(3-j-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해 설명했지만, 제3 배선(3-j-h) 이외의 하나의 제3 배선을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 마찬가지이다.
도77은, 제1 배선을 제4 배선과 평행하게 배치하고 있는 경우의 독출시의 타이밍챠트를 도시한다. 도77은, 제1 전위로서 접지 전위를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀 의 기입 상태의 정의를, 메모리셀의 문턱치가 5.OV∼7.5V, 소거 상태의 정의를 0.5V∼3.OV로 한 경우의 독출에서의 각 전위에 인가되는 전위의 타이밍의 일례를 도시한다.
도77은, 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이, 제1 배선(1-i)으로 바뀐 것 이외에는 도75에 준한다.
도78은, 제1 배선을 제4 배선과 평행하게 배치하고 있는 경우의 다른 독출시의 타이밍챠트를 도시한다. 도78은, 제1 전위로서 접지 전위를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.OV∼3.5V, 소거 상태의 정의를 -1.OV 이하로 한 경우의 독출에서의 각 전위에 인가되는 전위의 타이밍의 일례를 도시한다.
도78은, 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이, 제1 배선(1-i)으로 바뀌고, 제6 전위를 제1 전위로 한 것 이외에는 도76에 준한다. 또, 제6 전위는, 반드시 제1 전위로 하지 않아도 좋다.
도79는, 제1 배선이 어레이 전체에서 공통으로 접속하고 있는 경우의 독출시의 타이밍챠트를 도시한다. 도79는, 제1 전위로서 접지 전위를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 5.OV∼7.5V, 소거 상태의 정의를 0.5V∼3.0V로 한 경우의 독출에서의 각 전위에 인가하는 전위의 타이밍의 일례를 도시한다.
도77은, 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이 제1 배선(1-1)으로 바뀐 것 이외에는 도75에 준한다.
도80은, 제1 배선이 어레이 전체에서 공통으로 접속하고 있는 경우의 다른 독출시의 타이밍챠트를 도시한다. 도80은, 제1 전위로서 접지 전위를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.0V∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 독출에서의 각 전위에 인가되는 전위의 타이밍의 일례를 도시한다.
도80은, 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이 제1 배선(1-1)으로 바뀐 것 이외에는 도76에 준한다.
이하, 게이트 전극으로서 제2 전극 및 제5 전극을 구비하는 각 트랜지스터를 선택게이트·트랜지스터로서 갖고, 이러한 선택게이트·트랜지스터 사이에, 전하 축적층과 제어게이트 전극으로서 제3 전극을 구비하는 메모리셀을 L개(L은 정(正)의 정수(整數)) 직렬로 접속한 섬모양 반도체층을 갖는 반도체 기억장치의 Fowler-Nordheim 터널링 전류(이하 F-N 전류라고 칭한다))를 사용한 기입 방법에 대해 설명한다.
도61은, 상기 메모리셀 구조의 등가 회로를 도시한다.
섬모양 반도체층이 p형 반도체에 의해 형성되는 경우, 도61에 도시되는 선택셀에 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체층의 제1 전극(10)에 제1 전위를 인가하고, 선택셀과 직렬로 배치되는 제2 전극(20)에 제2 전위를 인가 하고, 선택셀에 접속되는 제3 전극(30-h)(h는 1≤h≤L의 정(正)의 정수(整數))에 제3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 전극(3-j-1∼3-j-(h-1))에 제7 전위를 인가하고, 제3 전극(3-j-(h+1)∼3-j-L)에 제11 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체층의 제4 전극(40)에 제4 전위를 인가하고, 선택셀과 직렬로 배치되는 제5 전극(50)에 제5 전위를 인가한다. 이러한 전압에 의해, 선택셀의 터널산화막에만 F-N 전류를 발생시켜, 전하축적층의 전하의 상태를 변화시킬 수 있다.
전하축적층에 부(負)의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소 관계는, 제3 전위 〉제4 전위이다. 전하축적층으로부터 부(負)의 전하를 뽑아내는 것, 즉 정(正)의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소 관계는 제3 전위 〈 제4 전위이다. 이에 의해 전하축적층의 전하의 상태의 변화를 이용하여 "0", "1"을 설정할 수 있다. 이 때, 제3 전위는, 이 전위와 제4 전위의 전위차에 의해 "1"이 기입되는 전위로 한다. 즉, 제3 전위는, 이 전위차에 의해, 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 할 수 있다.
또한, 제7 전위는, 전하축적층의 전하의 상태에 상관없이, 메모리셀에 상시 셀 전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위이며, 또한 터널산화막에 흐르는 F-N 전류에 의한 전하의 변동이 생기지 않는 전위로 한다.
전하축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제3 전극(3-j-1∼3-j-(h-1))에 접속되어 이루어지는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터가 취할 수 있는 문턱치 이상의 전위이며, 또한 제7 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 적어지는 전위이면 좋다.
제11 전위는, 제11 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 적어지는 전위이면 좋다.
제2 전위는, 셀 전류가 흐를 수 없는 전위, 예컨대 제2 전위가 제2 전극(20)에 접속되어 이루어지는 제2 전극(20)을 게이트 전극으로 하는 트랜지스터의 문턱치 이하이면 좋다.
제5 전위는, 셀 전류가 흐를 수 있는 전위, 예컨대 제5 전극(50)에 접속되어 이루어지는 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다.
제1 전극(10)은 개방 상태이어도 좋다.
또한, 메모리셀의 채널부가, 반도체 기판과 전기적으로 연결되어 있는 경우, 즉 불순물 확산층이 섬모양 반도체층을 반도체 기판에 대해 플로팅 상태로 하고 있지 않은 경우, 반도체 기판에 인가하는 제10 전위가, 제3 전위와 제10 전위에 의한 전위차에 의해 "1"이 기입되는 전위, 즉 이 전위차에 의해, 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위일 때, 제3 전위가 인가되어 있는 제3 전극을 갖는 모든 메모리셀에 동시에 기입을 행할 수도 있다.
제1 전극이 반도체 기판내에 불순물 확산층으로서 형성되고, 반도체 기판에 인가되는 제10 전위가 접지 전위인 경우는, 일반적으로 제1 전위는 접지 전위이다.
제1 전극이 반도체 기판과 전기적으로 절연되어 형성되어 있는 경우, 즉 SOI 기판에 불순물 확산층으로 이루어지는 제1 전극이 형성되고 반도체 기판과는 절연막에 의해 절연되어 있는 경우, 제1 전위는 제10 전위와 반드시 동일한 것은 아니다.
제3 전극(30-L)에 접속하고 있는 메모리셀로부터 제3 전극(30-1)에 접속하고 있는 메모리셀까지 연속하여 기입해도 좋고, 반대 또는 랜덤한 순서이어도 좋다.
제3 전극(30-h)에 접속하고 있는 복수 또는 모든 메모리셀, 제3 전극(30-1∼30-L)에 접속하고 있는 복수 또는 모든 메모리셀의 기입은 동시에 행해도 좋다.
본 발명에 있어서는, 전하축적층의 전하의 상태를 변화시키는 것을 "0"을 기입하고, 변화시키지 않는 것을 "1"을 기입하는 것으로 해도 좋고, 전하축적층의 전하의 상태를 적게 변화시키는 것을 "0"을 기입하고, 크게 변화시키는 것을 "1"을 기입하는 것으로 해도 좋고, 그 반대이어도 좋다. 또한, 전하축적층의 전하의 상태를 부(負)로 변화시키는 것을 "0"을 기입하고, 정(正)으로 변화시키는 것을 "1"을 기입하는 것으로 해도 좋고, 그 반대이어도 좋다. 또한, 상기 "0", "1"의 정의를 조합해도 좋다. 전하축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한정되 지 않는다. 이는, 본 발명의 실시예 전부에 적용된다.
이하, p형 반도체에 L개(L은 정(正)의 정수(整數)) 직렬로 접속된 메모리셀의 상술한 기입 동작의 각 전압의 타이밍챠트를 설명한다.
도81은, 제1 전극이 개방 상태이고, 제2 전극, 제5 전극에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.OV∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 기입에서의 각 전극에 인가되는 전위의 타이밍을 도시한다.
전하축적층에 부(負)의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선 제1 전극(10), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50)의 각각에 제1 전위인 접지 전위를 인가한다. 제1 전극(10)을 개방 상태로 하고, 제2 전극(20)에 제2 전위로서 -1V를 인가하고, 제5 전극(50)에 제5 전위로서 1V를 인가하고, 제4 전극(40)에 제4 전위로서 접지 전위를 계속하여 인가하고, 제3 전극(30-1∼30-(h-1))(h는 1≤h≤L의 정(正)의 정수(整數))에 제7 전위로서 10V를 인가하고, 제3 전극(30-(h+1)∼30-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 10V를 인가하고, 제3 전극(30-h)에 제3 전위로서 20V를 인가한다. 이 상태를 소망의 시간 유지함으로써 "1"의 기입을 행한다.
그 후, 제3 전극(30-h), 제3 전극(≠30-h), 제2 전극(20) 및 제5 전극(50), 제1 전극(10)을 접지 전위로 되돌린다. 또, 각 전극에 전위를 인가하는 타이밍 및 각 전극을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다. 인가하는 전위는, 소망의 셀에 "1"의 기입을 위한 조건을 만족시키면, 어떠한 전위의 조합이 어도 좋다.
처음에 제1 전극(10), 제2 전극(20), 제3 전극(30-h), 제4 전극(40), 제5 전극(50)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
상술에 있어서는, 제3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 대해 설명했지만, 제3 전극(30-h) 이외의 제3 전극의 하나를 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 대해서도 마찬가지이다.
도82는, 제11 전위가 접지 전위인 경우의 기입시의 타이밍챠트를 도시한다. 제3 전극(30-(h+1)∼30-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 접지 전위를 인가해도, 선택셀의 기입 동작에는 영향을 주지 않는다. 기입 동작은 도81에 준한다.
도83은, 제1 전극이 접지 전위인 경우의 기입시의 타이밍챠트를 도시한다. 제2 전위가 제2 전극(20)을 게이트 전극으로 하는 트랜지스터의 문턱치 이하이면, 제1 전극(10)에 접지 전위를 인가해도 선택셀의 기입 동작에는 영향을 주지 않는다. 기입 동작은 도81에 준한다.
도84는, 제1 전극이 접지 전위인 경우의 기입시의 타이밍챠트를 도시한다. 제2 전위가 제2 전극(20)을 게이트 전극으로 하는 트랜지스터의 문턱치 이하이면, 제1 전극(10)에 접지 전위를 인가해도 선택셀의 기입 동작에는 영향을 주지 않는다. 기입 동작은 도82에 준한다.
도114는, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부(負)의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 변하는 것 이외에는 도81에 준한다.
도115는, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부(負)의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 변하는 것 이외에는 도82에 준한다.
도116은, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부(負)의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 다른 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 변하는 것 이외에는 도83에 준한다.
도117은, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부(負)의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 다른 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 변하는 것 이외에는 도84에 준한다.
이하, 게이트 전극으로서 제2 전극 및 제5 전극을 각각 구비하는 트랜지스터를 선택게이트·트랜지스터로서 갖고, 이러한 선택게이트·트랜지스터 사이에 전하축적층과 제어게이트 전극으로서 제3 전극을 구비하는 메모리셀을 L개(L은 정(正)의 정수(整數)) 직렬로 접속한 섬모양 반도체층을 갖고, 이 섬모양 반도체층을 M×N개(M, N은 정(正)의 정수(整數)) 구비하고, 이 메모리셀 어레이에 있어서 반도체 기판에 평행하게 배치되는 M개의 제4 배선이 이들 섬모양 반도체층의 각각 일방의 단부에 접속하고, 타방의 단부에는 제1 배선이 접속되고, 반도체 기판에 평행하게, 또한 제4 배선과 교차하는 방향으로 배치되는 N×L개의 제3 배선이 메모리셀의 제3 전극과 접속하고 있는 반도체 기억장치의 F-N 전류를 사용한 기입 방법에 대해 설명한다. 도63은, 제1 배선을 제3 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가 회로를 도시한다.
섬모양 반도체층이 p형 반도체에 의해 형성되는 경우, 도63에 도시되는 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체층의 제1 전극에 접속하는 제1 배선(1-j)(j는 1≤j≤N의 정(正)의 정수(整數))에 제1 전위를 인가하고, 이 이외의 제1 배선인 제1 배선(≠1-j)에 제9 전위를 인가하고, 선택셀과 직렬로 배치되는 제2 전극에 접속하는 제2 배선(2-j)에 제2 전위를 인가하고, 선택셀에 접속되는 제3 배선(3-j-h)(h는 1≤h≤L의 정(正)의 정수(整數))에 제3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 배선(3-j-1∼3-j-(h-1))에 제7 전위를 인가하고, 제3 배선(3-j-(h+1)∼3-j-L)에 제11 전위를 인가하고, 이들 이외의 제3 배선(≠3-j-1∼3-j-L)에 제12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체층의 제4 전극에 접속하는 제4 배선(4-i)(i는 1≤i≤M의 정(正)의 정수(整數))에 제4 전위를 인가하고, 이 이외의 제4 배선(≠4-i)에 제8 전위를 인가하고, 선택셀과 직렬로 배치되는 제5 전극에 접속하는 제5 배선(5-j)에 제5 전위를 인가하고, 제2 배선(2-j)을 제외한 제2 배선(≠2-j) 또는 제5 배선(5-j)을 제외한 제5 배선(≠5-j)에 제6 전위를 인가한다. 이러한 전압에 의해, 선택셀의 터널산화막에만 F-N 전류를 발생시켜, 전하축적층의 전하의 상태를 변화시킬 수 있다.
전하축적층에 부(負)의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소 관계는 제3 전위 〉제4 전위이다. 전하축적층으로부터 부(負)의 전하를 뽑아내는 것, 즉 정(正)의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소 관계는 제3 전위〈 제4 전위이다. 이에 의해, 전하축적층의 전하의 상태의 변화를 이용하여, "0", "1"을 설정할 수 있다.
이 때, 제3 전위는, 이 전위와 제4 전위의 전위차에 의해 "1"이 기입되는 전위, 즉 이 전위차에 의해, 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다.
또한, 제7 전위는, 전하축적층의 전하의 상태와 상관없이, 메모리셀에 상시 셀 전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위이며, 또한 터널산화막에 흐르는 F-N 전류에 의한 전하의 변동이 생기지 않는 전위로 한다.
전하축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제3 배선(3-j-1∼3-j-(h-1))에 접속되어 이루어지는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터가 취할 수 있는 문턱치 이상의 전위이며, 또한 제7 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 적어지는 전위이면 좋다.
제11 전위는, 제11 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 적어지는 전위이면 좋다.
제2 전위는, 셀 전류가 흐를 수 없는 전위, 즉 제2 전위가 제2 배선(2-j)에 접속되어 이루어지는 제2 전극을 게이트 전극으로 하는 트랜지스터의 문턱치 이하이면 좋다.
제5 전위는, 셀 전류가 흐를 수 있는 전위, 즉 제5 배선(5-j)에 접속되어 이루어지는 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다.
제6 전위는, 셀 전류가 흐를 수 없는 전위, 즉 제2 배선(≠2-j)에 접속되어 이루어지는 제2 전극 및 제5 배선(≠5-j)에 접속되어 이루어지는 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치 이하의 전위이면 좋다.
제8 전위는, 제5 배선(5-j)에 접속되어 이루어지는 제5 전극을 게이트 전극으로 하고, 제4 배선(≠4-i)에 접속되어 이루어지는 제4 전극을 소스 또는 드레인 전극으로 하는 트랜지스터에 있어서, 제8 전위와 제5 전위에 의한 전위차가 문턱치 이상으로 되어, 컷트 오프 상태로 되고, 트랜지스터와 직렬로 배치되는 메모리셀의 채널 영역에 반전층이 형성되지 않는 것과 같은 전위이면 좋다.
제1 배선(1-1∼1-N)은 개방 상태이어도 좋다. 또한, 제4 배선(≠4-i)이 개방 상태이지만, 제1 전위와 제2 전위가 전술한 컷트 오프 상태로 되는 전위이어도 좋다.
제8 전위는, 제8 전위〈 제5 전위이어도 좋고, 제3 전위와 제8 전위에 의한 전위차에 의해, "1"이 기입되지 않는 전위이면 좋다. 예컨대, 이 전위차에 의해, 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작은 전위이면 좋다.
메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 즉 불순물 확산층이, 섬모양 반도체층을 반도체 기판에 대해 플로팅 상태로 하고 있지 않은 경우, 반도체 기판에 인가하는 제10 전위가 제3 전위와 제10 전위에 의한 전위차에 의해 "1"이 기입되는 전위일 때, 즉 이 전위차에 의해, 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위일 때, 제3 전위가 인가되어 있는 제3 배선에 접속하는 제3 전극을 갖는 모든 메모리셀에 동시에 기입을 행할 수도 있다.
또한, 선택셀을 포함하지 않는 섬모양 반도체층에 접속하는 제1 배선(≠1-j)에 인가하는 제9 전위에 의해 퍼지는 공핍층에 의해, 반도체 기판에 대해 섬모양 반도체층이 전기적으로 플로팅 상태로 되는 경우, 섬모양 반도체층 = 메모리셀의 채널부의 전위가 제9 전위에 의해 정해지고, 제9 전위가 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 적어지는 전위인 경우는 기입이 행해지지 않는다. 바꿔말하면, 제9 전위와 제3 전위의 전위차 또는 제9 전위와 제7 전위차, 제9 전위와 제11 전위의 전위차가 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 적어지는 전위차이면 기입이 행해지지 않는다.
메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있지 않은 경우는, 제9 전위에 의한 공핍층의 퍼짐은 어떠한 상태이어도 좋다.
제1 배선(1-1∼1-N)이 반도체 기판내에 불순물 확산층으로서 형성되고, 반도체 기판에 인가되는 제10 전위가 접지 전위인 경우, 일반적으로 제1 전위는 접지 전위이다.
제1 배선(1-1∼1-N)이 반도체 기판과 전기적으로 절연되어 형성되어 있는 경우, 즉 SOI 기판에 불순물 확산층으로 이루어지는 제1 배선(1-1∼1-N)이 형성되고, 반도체 기판과는 절연막에 의해 절연되어 있는 경우는, 제1 전위는 제10 전위와 반드시 같게 하지는 않는다.
제3 배선(3-j-L)에 접속하고 있는 메모리셀로부터 제3 배선(3-j-1)에 접속하고 있는 메모리셀까지 연속하여 기입하여도 좋고, 반대 또는 랜덤한 순서여도 좋다.
제3 배선(3-j-h)에 접속하고 있는 복수 또는 모든 메모리셀, 제3 배선(3-j-1∼3-j-L)에 접속하고 있는 복수 또는 모든 메모리셀, 제3 배선(3-1-1∼3-N-L)에 접속하고 있는 복수 또는 모든 메모리셀의 기입은 동시에 행해도 좋다. 제3 배선(3-(j-8)-h), 제3 배선(3-j-h), 제3 배선(3-(j+8)-h), 제3 배선(3-(j+16)-h)과 같이, 어느 규칙성을 갖고 제3 배선을 선택하고, 이 배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 기입을 행해도 좋다.
제4 배선(4-i)에 접속되는 하나의 섬모양 반도체층에 포함되는 복수 또는 모든 메모리셀, 제4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체층에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 또한, 복수의 제4 배선 각각에 접속되는 하나의 섬모양 반도체층에 각각 포함되는 하나 또는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 복수의 제4 배선 각각에 접속되는 복수 또는 모든 섬모양 반도체층에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다.
제3 배선(3-j-h)에 접속하고 있는 메모리셀을 어느 일정 간격, 예컨대 8개 걸러서의 제4 배선마다, 즉 제4 배선(4-(i-16)), 제4 배선(4-(i-8)), 제4 배선(4-i), 제4 배선(4-(i+8)), 제4 배선(4-(i+16))과 같이, 기입을 동시에 행해도 좋다.
모든 제4 배선에 제1 전위를 인가하고, 제1 배선(1-j)에 제4 전위를 인가하고, 제1 배선(≠1-j)에 제8 전위를 인가하고, 제2 배선과 제5 배선의 전위를 교한하고, 제3 배선(3-j-h)에 제3 전위를 인가함으로써, 제3 배선(3-j-h)에 접속하는 제3 전극을 게이트 전극으로 하는 메모리셀 전부에 동시에 기입을 행하는 것도 가능하다.
복수의 제1 배선에 제4 전위를 인가하고, 이 제1 배선이 접속하는 제1 전극을 갖는 섬모양 반도체층에 포함되는 메모리셀의 제3 전극이 접속하는 제3 배선에 제3 전위를 인가함으로써, 제3 전위를 인가시킨 제3 배선에 접속하는 제3 전극을 게이트 전극으로 하는 메모리셀의 전부에 동시에 기입을 행하는 것도 가능하다.
상기 기입 방법을 조합하여 사용해도 좋다.
도68은, 제1 배선을 제4 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-i)에 제1 전위를 인가하고, 제1 배선(≠1-i)에 제9 전위를 인가하는 것 이외에는, 도63의 기입의 전압과 마찬가지이다.
도70은, 복수의 제1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가회로를 도시한다. 제1 배선(1-1)에 제1 전위를 인가하는 것 이외에는, 도63의 기입의 전압과 마찬가지이다.
이하, p형 반도체에 의해 형성되는 L개(L은 정(正)의 정수(整數))의 직렬로 늘어선 메모리셀과, 메모리셀을 사이에 협지하도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체층을 M×N(M, N은 정(正)의 정수(整數))개로 배열하고, 제1 배선과 제3 배선이 평행하게 배치되어 있는 경우의 상술한 기입 동작의 각 전압의 타이밍챠트를 설명한다.
도85는, 제1 배선이 개방 상태이고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.0V∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 기입에서의 각 전위에 인가하는 전위의 타이밍을 도시한다. 전하축적층에 부(負)의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N))의 각각에 제1 전위인 접지 전위를 인가한다. 제1 배선(1-1∼1-N)을 개방 상태로 하고, 제2 배선(≠2-j) 및 제5 배선(≠5-j)에 제6 전위로서 -1V를 인가하고, 제2 배선(2-j)에 제2 전위로서 -1V를 인가하고, 제5 배선(5-j)에 제5 전위로서 1V를 인가하고, 제4 배선(4-i)에 제4 전위로서 접지 전위를 계속하여 인가하고, 제4 배선(4-i) 이외인 제4 배선(≠4-i)에 제8 전위로서 3V를 인가하고, 제3 배선(3-j-h) 이외인 제3 배선(3-j-1∼3-j-(h-1))(h는 1≤h≤L의 정(正)의 정수(整數))에 제7 전위로서 10V를 인가하고, 제3 배선(3-j-(h+1)∼3-j-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 10V를 인가하고, 이들 이외의 제3 배선(≠3-j-1∼3-j-L)에 제12 전위로서 접지 전위를 인가하고, 제3 배선(3-j-h)에 제3 전위로서 20V를 인가한다. 이 상태를 소망의 시간 유지함으로써, "l"의 기입을 행할 수 있다. 이 때, 제3 배선(3-j-h)에 제3 전위로서 20V가 인가되어 있는 사이, 적어도 제4 배선(≠4-i)에 제8 전위로서 3V가 인가되어 있거나, 제5 배선(≠5-j)이 접지 전위이면, 각각의 배선에 전위를 인가하는 타이밍은 전후이어도 동시이어도 좋다.
그 후, 제3 배선(3-j-h), 제3 배선(3-j-h) 이외의 제3 배선(≠3-j-h), 제4 배선(≠4-i), 제2 배선(2-j) 및 제5 배선(5-j), 제2 배선(≠2-j) 및 제5 배선(≠5-j)을, 제1 배선(1-1∼1-N)을 접지 전위로 되돌린다. 이 때, 제3 배선(3-j-h)에 제3 전위로서 20V가 인가되어 있는 사이, 적어도 제4 배선(≠4-i)에 제8 전위로서 3V가 인가되어 있거나, 제5 배선(≠5-j)이 접지 전위이면, 각각의 전극을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다.
인가하는 전위는, 소망의 셀에 "1"을 기입하기 위한 조건을 만족시키면, 어떠한 전위의 조합이어도 좋다.
처음에 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
상술에 있어서는, 제3 배선(3-j-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 대해 설명했지만, 제3 배선(3-j-h) 이외의 제3 배선의 하나를 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 대해서도 마찬가지이다.
기입을 행할 때, F-N 터널 전류는 채널과 부유게이트가 대항하는 영역을 흘러도 좋고, LDD면과 부유게이트가 대항하는 영역을 흘러도 좋고, 각각의 조합이어 도 좋다.
도86은, 제11 전위가 접지 전위인 경우의 기입시의 타이밍챠트를 도시한다. 제3 배선(30-(h+1)∼30-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 접지 전위를 인가해도, 선택셀의 기입 동작은 영향을 받지 않고, 기입 동작은 도85에 준한다.
도87은, 제1 배선이 접지 전위인 경우의 기입시의 타이밍챠트를 도시한다. 제2 전위가 제2 배선(2-j)을 게이트 전극으로 하는 트랜지스터의 문턱치 이하이면, 제1 배선(1-j)에 접지 전위를 인가해도, 선택셀의 기입 동작은 영향을 받지 않고, 기입 동작은 도85에 준한다.
도88은, 제1 배선이 접지 전위인 경우의 기입시의 타이밍챠트를 도시한다. 제2 전위가 제2 전극(20)을 게이트 전극으로 하는 트랜지스터의 문턱치 이하이면, 제1 배선(1-j)에 접지 전위를 인가해도, 선택셀의 기입 동작은 영향을 받지 않고, 기입 동작은 도86에 준한다.
도118∼도121은, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 바뀌는 것 이외에는 도85∼도88에 준한다.
도89∼도92는, 제1 배선을 제4 배선과 평행하게 배치하고 있는 경우의 기입시의 타이밍챠트를 도시한다. 도89∼도92는, 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이, 제1 배선(1-i)으로 바뀐 것 이외에는, 각각 도85∼도88에 준한다.
도122∼도125는, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부(負)의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 바뀌는 것 이외에는 도89∼도92에 준한다.
도93∼도96은, 제1 배선이 어레이 전체에서 공통으로 접속하고 있는 경우의 기입시의 타이밍챠트를 도시한다. 도93∼도96은, 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이, 제1 배선(1-1)으로 바뀐 것 이외에는 도85∼도88에 준한다.
도126∼도129는, 제3 전극(30-h)에 제3 전위로서 -20V를 인가함으로써 전하축적층에 부(負)의 전하를 뽑아내고, "0"을 기입하는 경우의 기입시의 타이밍챠트를 도시한다. 기입 동작은, 제3 전위의 극성이 바뀌는 것 이외에는, 도93∼도96에 준한다.
이하, 게이트 전극으로서 제2 전극 및 제5 전극을 각각 구비하는 트랜지스터를 선택게이트·트랜지스터로서 갖고, 이러한 선택게이트·트랜지스터 사이에 전하축적층과 제어게이트 전극으로서 제3 전극을 구비하는 메모리셀을 L개(L은 정(正)의 정수(整數)) 직렬로 접속한 섬모양 반도체층을 갖는 메모리셀의 F-N 터널링 전류를 사용한 소거 방법에 대해 설명한다.
도61은, 상기 메모리셀 구조의 등가 회로를 도시한다.
섬모양 반도체층이 p형 반도체에 의해 형성되는 경우, 도61에 도시되는 선택 셀을 소거하기 위해서는, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 전극(10)에 제1 전위를 인가하고, 선택셀과 직렬로 배치되는 제2 전극(20)에 제2 전위를 인가하고, 선택셀에 접속되는 제3 전극(30-h)(h는 1≤h≤L의 정(正)의 정수(整數))에 제3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 전극(30-1∼30-(h-1))에 제7 전위를 인가하고, 마찬가지로 제3 전극(30-(h+1)∼30-L)에 제11 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제4 전극(40)에 제4 전위를 인가하고, 선택셀과 직렬로 배치되는 제5 전극(50)에 제5 전위를 인가한다. 이러한 전압에 의해, 선택셀의 터널산화막에만 F-N 전류를 발생시켜, 전하축적층의 전하의 상태를 변화시킬 수 있다.
전하축적층으로부터 부(負)의 전하를 뽑아내는 것을 소거로 하는 경우, 전위의 대소 관계는, 제3 전위〈 제4 전위이다.
전하축적층에 부(負)의 전하를 축적한 상태를 "1"로 하는 경우, 전하축적층의 전하의 상태가 변화하여, "0"으로 할 수 있다. 이 때, 제3 전위는, 이 전위와 제4 전위의 전위차에 의해 "0"으로 할 수 있는 전위, 즉 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르는 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다.
제1 전극(10)은 개방 상태이어도 좋다.
제1 전극(10)이 반도체 기판내에 불순물 확산층으로서 형성되고, 제1 전극(10)의 전위가 부유이고, 메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 전극(10)에 인가하는 제4 전위는, 이 전위를 더함으로써 반도체 기판측으로 퍼지는 공핍층에 의해 섬모양 반도체층이 반도체 기판에 대해 전기적으로 플로팅 상태로 되는 전위로 한다. 이에 의해, 섬모양 반도체층의 전위가 제4 전위와 같아지고, 섬모양 반도체층상의 선택셀에는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위로 되어, 소거를 행할 수 있다. 즉, 제4 전위와 제3 전위의 전위차가 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차로 된다.
메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있지 않은 경우, 제4 전위에 의한 공핍층이 퍼짐은 어떠한 상태이어도 좋다.
제7 전위는, 전하축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 적은 듯한 전위, 즉 제7 전위와 제4 전위의 전위차에 의해, 제7 전위가 인가되는 제3 전극(30-1∼30-(h-1))을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
제11 전위는, 전하축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 적은 듯한 전위, 즉 제11 전위와 제4 전위의 전위차에 의해, 제11 전위가 인가되는 제3 전극(30-(h+1)∼30-L)을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
제2 전위는, 제2 전극(20)을 게이트 전극으로 하는 트랜지스터의 게이트 산화막에 F-N 전류가 흐르지 않는 전위이면 좋다.
제5 전위는, 제5 전극(50)을 게이트 전극으로 하는 트랜지스터의 게이트 산 화막에 F-N 전류가 흐르지 않는 전위이면 좋다.
제1 전극(10)이 반도체 기판과 전기적으로 절연되어 형성되어 있는 경우, 즉 SOI 기판에 불순물 확산층으로 이루어지는 제1 전극(10)이 형성되고 반도체 기판과 절연막에 의해 절연되어 있는 경우, 제1 전위는 제10 전위와 반드시 같게 하지는 않는다.
메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 즉 불순물 확산층이, 섬모양 반도체층을 반도체 기판에 대해 플로팅 상태로 하고 있지 않은 경우, 반도체 기판에 인가하는 제10 전위는, 제10 전위와 제3 전위의 전위차에 의한 전하축적층의 전하의 상태가 충분히 변화하는 전위이면, 제3 전위가 인가되어 있는 제3 전극을 게이트 전극으로 하는 모든 메모리셀에 대해, 동시에 소거를 행할 수 있다.
제3 전극(30-L)으로부터 제3 전극(30-1)까지, 연속하여 소거해도 좋고, 반대 또는 랜덤한 순서이어도 좋다.
본 발명에 있어서는, 전하축적층의 전하의 상태를 변화시키고, 선택한 메모리·트랜지스터의 문턱치를 올리는 것을 소거로 해도 좋다. 이 경우에는 제3 전위 〉제4 전위로 하고, 제3 전위는 제3 전위와 제4 전위의 전위차에 의한 전하축적층의 전하의 상태가 충분히 변화하는 전위, 즉 F-N 전류가 충분히 큰 전위이면 좋다.
이하, p형 반도체에 의해 형성되는 L개(L은 정(正)의 정수(整數))의 직렬로 늘어선 메모리셀과, 메모리셀을 사이에 협지하도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체층을 M×N(M, N은 정(正)의 정수(整數))개로 배열하고, 제3 전극을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 동작의 각 전압의 타이밍챠트에 대해 설명한다.
도97은, 도61에 도시된 바와 같이 선택된 제3 전극에 부(負) 바이어스를 인가하고, 제2 전극, 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.0∼3.5V, 소거 상태의 정의를 -1.OV 이하로 한 경우의 소거에서의 각 전위에 인가하는 전위의 타이밍을 도시한다.
전하축적층으로부터 부(負)의 전하를 뽑아내는 경우, 우선 제1 전극(10), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50)의 각각에 제1 전위인 접지 전위를 인가한다.
제2 전극(20)에, 제2 전위로서 6V를 인가하고, 제5 전극(50)에 제5 전위로서 6V를 인가하고, 제1 전극(10)에 제4 전위로서 6V를 인가하고, 제4 전극(40)에 제4 전위로서 6V를 인가한다. 그 후, 제3 전극(30-h) 이외인 제3 전극(30-1∼30-(h-1))(h는 1≤h≤L의 정(正)의 정수(整數))에 제7 전위로서 6V를 인가하고, 제3 전극(30-(h+1)∼30-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 6V를 인가하고, 제3 전극(30-h)에 제3 전위로서 -12V를 인가한다. 이 상태를 소망의 시간 유지함으로써 "0"의 소거 상태를 행한다. 각 전극에 전위를 인가하는 타이밍은 전후이어도 동시이어도 좋다.
그 후, 제3 전극(30-h), 제3 전극(30-h) 이외의 제3 전극(≠30-h), 제4 전극(40), 제1 전극(10), 제2 전극(20), 제5 전극(50)을 접지 전위로 되돌린다. 각 전극을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다. 인가하는 전위는, 소망의 셀을 소거하기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다.
제2 전극(20)에 제2 전위로서 접지 전위를 인가하고, 제5 전극(50)에 제5 전위로서 접지 전위를 인가해도 좋다.
처음에, 제1 전극(20), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
이에 의해, 도61에 도시된 바와 같은 선택된 셀의 소거 동작이 행해진다.
또한, 상술에 있어서는, 제3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해 설명했지만, 제3 전극(30-h) 이외의 제3 전극에 접속되는 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법도 마찬가지로 행할 수 있다.
도98은, 제1 전극이 개방 상태인 경우의 소거시의 타이밍챠트를 도시한다. 비선택의 제3 전극(≠30-h)(h는 1≤h≤L의 정(正)의 정수(整數)) 및 제4 전극(40)에, 제1 전위로서 접지 전위를 인가하고, 제1 전극을 개방 상태로 하는 것 이외에는, 도97에 준한다. 도61에 도시된 바와 같은 선택된 셀의 소거 동작에는 영향을 주지 않는다.
또한, 제3 전극(30-1∼30-(h-1)) 및 제3 전극(30-(h-1)∼30-L)에 제3 전위로서 -12V를 인가한 경우, 도62에 도시된 바와 같이, 제3 전극(30-1∼30-L)에 접속되 는 복수의 셀의 소거 동작을 행할 수 있다.
제1 전극에 제4 전위로서 18V를 인가하고, 제2 전극, 제5 전극을 게이트 전극으로 하는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가 1.0∼3.5V, 소거 상태의 정의를 -1.OV 이하로 한 경우의 소거에서의 각 전위에 인가하는 전위의 타이밍을, 도99에 도시한다.
전하축적층에 부(負)의 전하를 뽑아내는 경우, 우선 제1 전극(10), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50) 각각에 제1 전위인 접지 전위를 인가한다.
제2 전극(20)에 제2 전위로서 18V를 인가하고, 제5 전극(50)에 제5 전위로서 18V를 인가하고, 제4 전극(40)에 제4 전위로서 18V를 인가하고, 제1 전극(10)에 제4 전위로서 18V를 인가하고, 제3 전극(30-h) 이외인 제3 전극(30-1∼30-(h-1))(h는 1≤h≤L의 정(正)의 정수(整數))에 제7 전위로서 10V를 인가하고, 제3 배선(30-(h+1)∼30-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 10V를 인가하고, 제3 배선(30-h)에 제3 전위로서 접지 전위를 계속하여 인가한다. 이 상태를 소망의 시간 유지함으로써 "0"의 소거 상태를 행한다. 각 전극에 전위를 인가하는 타이밍은, 전후이어도 동시이어도 좋다.
그 후, 제3 전극(30-h) 이외의 제3 전극(≠30-h), 제4 전극(40), 제1 전극(10), 제2 전극(20) 및 제5 전극(50)을 접지 전위로 되돌린다. 각 전극을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면, 어떠한 전위의 조합이어도 좋다.
처음에 제1 전극(10), 제2 전극(20), 제3 전극(30-1∼30-L), 제4 전극(40), 제5 전극(50)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
이에 의해, 도61에 도시된 바와 같은 선택된 셀의 소거 동작이 행해진다.
상술에 있어서는 제3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해 설명했지만, 제3 전극(30-h) 이외의 제3 전극의 하나를 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해서도 마찬가지로 행할 수 있다.
도100에 도시된 각 전위에 인가하는 전위의 타이밍과 같이, 제3 전극(30-1∼30-(h-1)) 및 제3 전극(30-(h-1)∼30-L)에 제3 전위로서 18V를 인가한 경우, 도62에 도시된 바와 같은 제3 전극(30-1∼30-L)에 접속되는 복수의 셀을 소거할 수 있다.
도130∼도131은, 제3 전극(30-h)에 제3 전위로서 -20V를 인가하고, 전하축적층에 부(負)의 전하를 축적함으로써 소거를 행하는 경우의 소거시의 타이밍챠트를 도시한다. 소거 동작은, 제3 전위의 극성이 바뀌는 것 이외에는 도97∼도98에 준한다.
이하, 게이트 전극으로서 제2 전극 및 제5 전극을 각각 구비하는 트랜지스터를 선택게이트·트랜지스터로서 갖고, 이러한 선택게이트·트랜지스터 사이에 전하축적층과 제어게이트 전극으로서 제3 전극을 구비하는 메모리셀을 L개(L은 정(正)의 정수(整數)) 직렬로 접속한 섬모양 반도체층을 갖고, 이 섬모양 반도체층을 M×N개(M, N은 정(正)의 정수(整數)) 구비하고, 이 메모리셀 어레이에 있어서 반도체 기판에 평행하게 배치되는 M개의 제4 배선이 이들 섬모양 반도체층의 각각 일방의 단부에 접속하고, 타방의 단부에는 제1 배선이 접속되고, 반도체 기판에 평행하게, 또한 제4 배선과 교차하는 방향으로 배치되는 N×L개의 제3 배선이 메모리셀의 제3 전극과 접속하고 있는 반도체 기억장치의 F-N 전류를 사용한 소거 방법에 대해 설명한다.
도63은, 제1 배선을 제3 배선과 평행하게 배치한 때의 상기 메모리셀 어레이의 등가 회로를 도시한다.
섬모양 반도체층이 p형 반도체에 의해 형성되는 경우, 도63에 도시되는 선택셀을 소거하기 위해서는, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 전극에 접속하는 제1 배선(1-j)(j는 1≤j≤N의 정(正)의 정수(整數))에 제1 전위를 인가하고, 이 이외의 제1 배선인 제1 배선(≠1-j)에 제9 전위를 인가하고, 선택셀과 직렬로 배치되는 제2 전극에 접속하는 제2 배선(2-j)에 제2 전위를 인가하고, 선택셀에 접속되는 제3 배선(3-j-h)(h는 1≤h≤L의 정(正)의 정수(整數))에 제3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제3 배선(3-j-1∼3-j-(h-1))에 제7 전위를 인가하고, 제3 배선(3-j-(h+1)∼3-j-L)에 제11 전위를 인가하고, 이들 이외의 제3 배선(≠3-j-1∼3-j-L)에 제12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제4 전극에 접속하는 제4 배선(4-i)(i는 1≤i≤M의 정(正)의 정수(整數))에 제4 전위를 인가하고, 이 이외의 제4 배선(≠4-i)에 제8 전위를 인가하고, 선택셀과 직렬로 배치되는 제5 전극에 접 속하는 제5 배선(5-j)에 제5 전위를 인가하고, 제2 배선(2-j)을 제외한 제2 배선(≠2-j) 또는 제5 배선(5-j)을 제외한 제5 배선(≠5-j)에 제6 전위를 인가한다.
이러한 전압 배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜, 전하축적층의 전하의 상태를 변화시킬 수 있다.
전하축적층으로부터 부(負)의 전하를 뽑아내는 것을 소거로 하는 경우, 전위의 대소 관계는 제3 전위〈 제4 전위이다. 전하축적층에 부(負)의 전하를 축적한 상태를 "1"로 하면, 전하축적층의 전하의 상태를 변화시켜 "0"으로 할 수 있다. 이 때 제3 전위는, 이 전위와 제4 전위의 전위차에 의해 "0"으로 할 수 있는 전위로 한다. 즉, 제3 전위는, 제3 전위가 인가되는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막에 흐르고, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다.
제7 전위는, 전하축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 적은 듯한 전위이면 좋다. 즉, 제7 전위와 제4 전위의 전위차에 의해, 제7 전위가 인가되는 제3 배선(3-j-1∼3-j-(h-1))에 접속하는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막의 F-N 전류가 충분히 적은 전위이면 좋다.
제11 전위는, 전하축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 듯한 전위이면 좋다. 즉, 제11 전위와 제4 전위의 전위차에 의해, 제11 전위가 인가되는 제3 배선(3-j-(h+1)∼3-j-L)에 접속하는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
제2 전위는, 제2 배선에 접속되는 제2 전극을 게이트 전극으로 하는 트랜지 스터의 게이트 산화막에 F-N 전류가 흐르지 않는 전위이면 좋다.
제5 전위는, 제5 배선에 접속되는 제5 전극을 게이트 전극으로 하는 트랜지스터의 게이트 산화막에 F-N 전류가 흐르지 않는 전위이면 좋다.
제6 전위는, 제2 전위 또는 제5 전위와 같게 할 수 있다.
제8 전위는, 섬모양 반도체층을 통해 접속되는 단자에 인가되는 제4 전위 또는 제9 전위와 같은 전위가 바람직하다.
제12 전위는, 전하축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 듯한 전위이면 좋다. 즉, 제12 전위와 제8 전위의 전위차 및 제12 전위와 제4 전위의 전위차에 의해, 제12 전위가 인가되는 제3 배선(≠3-j-1∼3-j-L)에 접속하는 제3 전극을 게이트 전극으로 하는 메모리·트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
제1 배선(1-1∼1-M)은 개방 상태이어도 좋고, 제9 전위는 개방 상태이어도 좋다.
제1 배선(1-1∼1-N)이 반도체 기판내에 불순물 확산층으로서 형성되고, 제1 배선(1-1∼1-N)의 전위가 부유이고, 메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체층에 접속하는 제1 배선(1-j)에 인가하는 제4 전위는, 이 전위를 더함으로써 반도체 기판측으로 퍼지는 공핍층에 의해 섬모양 반도체층이 반도체 기판과 전기적으로 플로팅 상태로 되는 전위로 한다. 이에 의해, 섬모양 반도체층의 전위가 제4 전위와 같아지고, 섬모양 반도체층상의 선택셀에는 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류 가 충분히 커지는 전위로 되어, 소거를 행할 수 있다. 즉, 제4 전위와 제3 전위의 전위차가, 메모리·트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차로 된다.
또한, 메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있지 않은 경우는, 제4 전위에 의한 공핍층의 퍼짐은 어떠한 상태이어도 좋다.
제1 배선(1-1∼1-N)이 반도체 기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제1 배선(1-1∼1-N)이 형성되고, 반도체 기판과는 절연막에 의해 절연되어 있는 경우, 제1 전위는 제10 전위와 반드시 같게 하지는 않는다.
메모리셀의 채널부가 반도체 기판과 전기적으로 연결되어 있는 경우, 즉 불순물 확산층이, 섬모양 반도체층을 기판으로부터 플로팅 상태로 하고 있지 않은 경우, 반도체 기판에 인가하는 제10 전위는, 제10 전위와 제3 전위의 전위차에 의한 전하축적층의 전하의 상태가 충분히 변화하는 전위이면, 제3 전위가 인가되어 있는 제3 배선에 접속되는 제3 전극을 게이트 전극으로 하는 모든 메모리셀에 대해, 동시에 소거를 행할 수 있다.
제3 배선(3-j-L)으로부터 제3 배선(3-j-1)까지 연속하여 소거해도 좋고, 반대이어도 랜덤한 순서이어도 좋다.
제3 배선(3-j-h)에 접속하고 있는 복수 또는 모든 메모리셀, 제3 배선(3-j-1∼3-j-L)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시에 행해도 좋고, 제3 배선(3-1-1∼3-N-L)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시 에 행해도 좋다. 제3 배선(3-(j-8)-h), 제3 배선(3-j-h), 제3 배선(3-(j+8)-h), 제3 배선(3-(j+16)-h)…과 같이, 어느 규칙성을 갖고, 제3 배선을 선택하고, 이 배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 소거를 행해도 좋다.
제4 배선(4-i)에 접속되는 하나의 섬모양 반도체층에 포함되는 복수 또는 모든 메모리셀, 제4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체층에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 행해도 좋다. 복수의 제4 배선의 각각에 접속되는 하나의 섬모양 반도체층에 각각 포함되는 하나, 복수 또는 모든 메모리셀의 소거를 동시에 행해도 좋고, 복수의 제4 배선 각각에 접속되는 복수 또는 모든 섬모양 반도체층에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 행해도 좋다. 제4 배선(4-j-h)에 접속하고 있는 메모리셀을 어느 일정 간격, 예컨대 제4 배선(4-(i-16)), 제4 배선(4-(i-8)), 제4 배선(4-i), 제4 배선(4-(i+8)), 제4 배선(4-(i+16))…와 같은, 8개 걸러서의 제4 배선마다 소거를 동시에 행해도 좋다.
모든 제4 배선에 제1 전위를 인가하고, 제1 배선(1-j)에 제4 전위를 인가하고, 제1 배선(≠1-j)에 제8 전위를 인가하고, 제2 배선과 제5 배선의 전위를 교환하고, 제3 배선(3-j-h)에 제3 전위를 인가함으로써, 제3 배선(3-j-h)에 접속하는 제3 전극을 게이트 전극으로 하는 메모리셀 전부에 동시에 소거를 행하는 것도 가능하다. 이 때, 임의의 제4 배선에 제4 전위를 인가해도 좋다.
복수의 제1 배선에 제4 전위를 인가하고, 이 제1 배선이 접속하는 제1 전극을 갖는 섬모양 반도체층에 포함되는 메모리셀의 제3 전극이 접속하는 제3 배선에 제3 전위를 인가함으로써, 제3 전위가 인가된 제3 배선에 접속하는 제3 전극을 게 이트 전극으로 하는 메모리셀 전부를 동시에 소거할 수 있다.
상기 소거 방법은, 조합하여 사용해도 좋다.
전하축적층의 전하의 상태를 변화시켜, 선택한 메모리·트랜지스터의 문턱치를 올리는 것을 소거로 해도 좋다. 이 경우에는 제3 전위 〉제4 전위로 하고, 제3 전위는 제3 전위와 제4 전위의 전위차에 의한 전하축적층의 전하의 상태가 충분히 변화하는 전위, 예컨대 F-N 전류가 충분히 큰 전위이면 좋다. 또한, 전하축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한정되지 않는다.
도64는, 제1 배선을 제3 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가회로를 도시한다. 제1 배선(1-j)과 제4 배선(4-i)에 의해 정해지는 섬모양 반도체층상의 모든 메모리셀을 선택하고, 소거할 수 있다. 제3 배선(3-j-1∼3-j-L)에 제3 전위를 인가하는 것 이외에는 도63의 소거의 전압 배치와 마찬가지이다.
도65는, 제1 배선을 제3 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-j)에 접속하는 모든 섬모양 반도체층상의 모든 메모리셀을 선택하고, 소거할 수 있다. 제3 배선(3-j-1∼3-j-L)에 제3 전위를 인가하고, 제4 배선(4-1∼4-M)에 제4 전위를 인가하는 것 이외에는 도63의 소거의 전압 배치와 마찬가지이다.
도66은, 제1 배선을 제3 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가회로를 도시한다. 제1 배선(1-1∼1-N)에 접속하는 모든 섬모양 반도체층상의 모든 메모리셀을 선택하고, 소거할 수 있다. 제1 배선(1-1∼1-N)에 제4 전위를 인가하고, 제3 배선(3-j-1∼3-N-L)에 제3 전위를 인가하고, 제4 배선(4-1∼4-M)에 제4 전위를 인가하는 것 이외에는 도63의 소거의 전압 배치와 마찬가지이다.
도68은, 제1 배선을 제4 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-i)에 제4 전위를 인가하고, 제1 배선(≠1-i)에 제9 전위를 인가하는 것 이외에는 도63의 소거의 전압 배치와 마찬가지이다.
도69는, 제1 배선을 제4 배선과 평행하게 배치한 때의 메모리셀 어레이 구조의 등가회로를 도시한다. 제1 배선(1-i)과 제4 배선(4-i)에 의해 정해지는 섬모양 반도체층상의 모든 메모리셀을 선택하고, 소거할 수 있다. 제3 배선(3-j-1∼3-N-L)에 제3 전위를 인가하는 것 이외에는 도63의 소거의 전압 배치와 마찬가지이다.
도70은, 복수의 제1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-1)에 제4 전위를 인가하는 것 이외에는 도63의 소거의 전압 배치와 마찬가지이다.
도71은, 복수의 제1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가 회로를 도시한다. 제1 배선(1-1)에 접속하는 모든 섬모양 반도체층상의 모든 메모리셀을 선택하고, 소거할 수 있다. 제1 배선(1-1)에 제4 전위를 인가하고, 제3 배선(3-j-1∼3-(j+1)-L)에 제3 전위를 인가하고, 제4 배선(4-1∼4-M)에 제4 전위를 인가하는 것 이외에는 도70의 소거의 전압 배치와 마찬가지이다.
도72는, 복수의 제1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가 회로를 도시한다. 제3 배선(3-j-h)에 접속하는 모든 메모리셀을 선택하고, 소거할 수 있다. 제1 배선(1-1)에 제4 전위를 인가하고, 제3 배선(3-j-h)에 제3 전위를 인가하고, 제4 배선(4-1∼4-M)에 제4 전위를 인가하는 것 이외에는 도70의 소거의 전압 배치와 마찬가지이다.
이하, p형 반도체에 의해 형성되는 L개(L은 정(正)의 정수(整數))의 직렬로 늘어선 메모리셀과, 메모리셀을 사이에 협지하도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체층을 M×N(M, N은 정(正)의 정수(整數))개로 배열하고, 제1 배선과 제3 배선이 평행하게 배치되어 있는 경우에 선택된 제3 배선에 접속되는 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 동작의 각 전압의 타이밍챠트에 대해 설명한다.
도101은, 도67에 도시된 바와 같이 선택된 제3 배선에 부(負) 바이어스를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를, 메모리셀의 문턱치가 1.0∼3.5V, 소거 상태의 정의를 -1.OV 이하로 한 경우의 소거에서의 각 전위에 인가하는 전위의 타이밍을 도시한다.
전하축적층으로부터 부(負)의 전하를 뽑아내는 경우, 우선 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N)) 각각에 제1 전위인 접지 전위를 인가한다.
제1 배선(1-j) 이외인 제1 배선(≠1-j)에 제8 전위로서 제4 전위와 같은 6V를 인가하고, 제4 배선(4-i) 이외인 제4 배선(≠4-i)에 제8 전위로서 제4 전위와 같은 6V를 인가하고, 제1 배선(1-j)에 제4 전위로서 6V를 인가하고, 제4 배선(4-i)에 제4 전위로서 6V를 인가하고, 제3 배선(3-j-h) 이외인 제3 배선(3-j-1∼3-j-(h-1))(h는 1≤h≤L의 정(正)의 정수(整數))에 제7 전위로서 6V를 인가하고, 제3 배선(3-j-(h+1)∼3-j-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 6V를 인가하고, 이들 이외의 제3 배선(≠3-j-1∼3-j-L)에 제12 전위로서 6V를 인가하고, 제3 배선(3-j-h)에 제3 전위로서 -12V를 인가한다. 이 상태를 소망의 시간 유지함으로써 "0"의 소거 상태를 행한다. 각 배선에 전위를 인가하는 타이밍은 전후이어도 동시이어도 좋다.
그 후, 제3 배선(3-j-h), 제3 배선(3-j-h) 이외인 제3 배선(≠3-j-h), 제4 배선(4-1∼4-M), 제1 배선(1-1∼1-N)을 접지 전위로 되돌린다. 각 배선을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면, 어떠한 전위의 조합이어도 좋다.
처음에 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N)의 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
이에 의해, 도67에 도시된 바와 같은 선택된 제3 배선에 접속되는 복수의 셀의 소거 동작이 행해진다.
상술에 있어서는 제3 배선(3-j-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해 설명했지만, 제3 배선(3-j-h) 이외의 제3 배선에 접속되는 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해서도 마찬가지로 행할 수 있다.
도102는, 제1 배선이 개방 상태인 경우의 기입시의 타이밍챠트를 도시한다. 비선택의 제3 배선(≠3-i-h)(h는 1≤h≤L의 정(正)의 정수(整數)) 및 제4 배선(≠4-i)에 접지 전위를 인가하고, 제1 배선을 개방 상태로 하는 것 이외에는 도101에 준한다. 도63에 도시된 바와 같은 선택된 셀의 소거 동작에는 영향을 주지 않는다.
제4 배선(≠4-i)에 제8 전위로서 6V를 인가한 경우, 도67에 도시된 바와 같은 선택된 제3 배선에 접속되는 복수의 셀의 소거 동작을 행할 수 있다. 제4 배선(≠4-i)에 제8 전위로서 6V를 인가하고, 또한 제3 배선(3-i-1∼3-i-(h-1)) 및 제3 배선(3-i-(h-1)∼3-i-L)에 제3 전위로서 -12V를 인가한 경우, 도65에 도시된 바와 같은 제1 배선(1-j)에 접속되는 복수의 셀의 소거 동작을 행할 수 있다.
모든 제4 배선(4-1∼4-M)에 제4 전위로서 6V를 인가하고, 모든 제3 배선(3-1-1∼3-N-L)에 제3 전위로서 -12V를 인가한 경우, 도66에 도시된 바와 같은 모든 셀의 소거 동작을 행할 수 있다.
도103은, 제1 배선에 제4 전위 및 제9 전위로서 18V를 인가하고, 제2 배선, 제5 배선에 접속되는 게이트 전극을 갖는 트랜지스터의 문턱치를 0.5V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치를 1.0∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 소거에서의 각 전위에 인가하는 전위의 타이밍챠트를 도시한다.
전하축적층에 부(負)의 전하를 뽑아내는 경우, 우선 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N))의 각각에 접지 전위를 인가한다. 제2 배선(≠2-j) 및 제5 배선(≠5-j)에 제6 전위로서 18V를 인가하고, 제2 배선(2-j)에 제2 전위로서 18V를 인가하고, 제5 배선(5-j)에 제5 전위로서 18V를 인가하고, 제4 배선(4-i) 이외인 제4 배선(≠4-i)에 제8 전위로서 제4 전위와 같은 18V를 인가하고, 제1 배선(1-j) 이외인 제1 배선(≠1-j)에 제8 전위로서 제4 전위와 같은 18V를 인가하고, 제4 배선(4-i)에 제4 전위로서 18V를 인가하고, 제1 배선(1-j)에 제4 전위로서 18V를 인가하고, 제3 배선(3-j-h) 이외인 제3 배선(3-j-1∼3-j-(h-1))(h는 1≤h≤L의 정(正)의 정수(整數))에 제7 전위로서 10V를 인가하고, 제3 배선(3-j-(h+1)∼3-j-L)(h는 1≤h≤L의 정(正)의 정수(整數))에 제11 전위로서 10V를 인가하고, 이들 이외의 제3 배선(≠3-j-1∼3-j-L)에 제12 전위로서 10V를 인가하고, 제3 배선(3-j-h)에 제3 전위로서 접지 전위를 계속하여 인가한다. 이 상태를 소망의 시간 유지함으로써 "0"의 소거 상태를 행한다. 각 배선에 전위를 인가하는 타이밍은 전후이어도 동시이어도 좋다.
그 후, 제3 배선(3-j-h) 이외인 제3 배선(≠3-j-h), 제4 배선(4-1∼4-M), 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N) 및 제5 배선(5-1∼5-N)을 접지 전위로 되돌린다. 각 배선을 접지 전위로 되돌리는 타이밍은 전후이어도 동시이어도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면, 어떠한 전위의 조합이어도 좋다.
처음에 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N) 각각에 동전위인 제1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
이에 의해, 도67에 도시된 바와 같은 선택된 제3 배선에 접속되는 복수의 셀 의 소거 동작을 행할 수 있다.
상술에 있어서는 제3 배선(3-j-h)을 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해 설명했지만, 제3 배선(3-j-h) 이외의 제3 배선의 하나를 게이트 전극으로 하는 메모리셀을 선택셀로 한 경우의 소거 방법에 대해서도 마찬가지로 행할 수 있다.
제3 배선(3-i-1∼3-i-(h-1)) 및 제3 배선(3-i-(h-1)∼3-i-L)에 제3 전위로서 접지 전위를 인가한 경우, 도65에 도시된 바와 같은 제1 배선(1-j)에 접속되는 복수의 셀의 소거 동작을 행할 수 있다.
모든 제3 배선(3-1-1∼3-N-L)에 제3 전위로서 접지 전위를 인가하고, 도104에 도시된 각 전위에 인가하는 전위의 타이밍으로 한 경우, 도66에 도시된 바와 같은 모든 셀의 소거 동작을 행할 수 있다.
도132∼도133은, 제3 전극(30-h)에 제3 전위로서 20V를 인가하고, 전하축적층에 부(負)의 전하를 축적함으로써 소거로 하는 경우의 소거시의 타이밍챠트를 도시한다. 소거 동작은 제3 전위의 극성이 바뀌는 것 이외에는 도101∼도102에 준한다.
도105∼도108은, 제1 배선을 제4 배선과 평행하게 배치하고 있는 경우의 소거시의 타이밍챠트를 도시한다. 도105∼도108은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)이 제1 배선(1-i)으로 바뀐 것 이외에는, 각각 도101∼도104에 준한다. 도105∼도108과 같이, 제5 배선(≠5-j), 제4 배선(≠4-i), 제3 배선(≠3-j-1∼3-j-L), 제2 배선(≠2-j), 제1 배선(≠1-i)을 접지 전위로 해도 좋다.
제3 배선(3-j-1∼3-j-L)에 제3 전위로서 접지 전위를 인가하고, 도108에 도시된 각 전위에 인가하는 전위의 타이밍으로 한 경우, 도65에 도시된 바와 같은 제1 배선(1-i)에 접속되는 셀의 소거 동작을 행할 수 있다. 도109에 도시된 바와 같이, 제5 배선(≠5-j)에 제5 전위로서 18V를 인가하고, 제2 배선(≠2-j)에 제2 전위로서 18V를 인가하고, 제4 배선(≠4-i) 및 제1 배선(≠1-i)에 제4 전위로서 18V를 인가함으로써, 도66에 도시된 바와 같은 모든 셀의 소거 동작을 행할 수 있다.
도134∼도135는, 제3 전극(30-h)에 제3 전위로서 20V를 인가하고, 전하축적층에 부(負)의 전하를 축적함으로써 소거로 하는 경우의 소거시의 타이밍챠트를 도시한다. 소거 동작은 제3 전위의 극성이 바뀌는 것 이외에는 도105∼110에 준한다.
도110∼도113은, 제1 배선이 어레이 전체에서 공통으로 접속하고 있는 경우의 소거시의 타이밍챠트를 도시한다. 도110∼도113은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제1 배선(1-j)으로부터 제1 배선(1-1)으로 바뀐 것 이외에는 도101∼도104에 준한다.
모든 제3 배선(3-1-1∼3-N-L)에 제3 전위로서 접지 전위를 인가하고, 도113에 도시된 각 전위에 인가하는 전위의 타이밍으로 한 경우, 도66에 도시된 바와 같은 모든 셀의 소거 동작을 행할 수 있다.
도136∼도137은, 제3 전극(30-h)에 제3 전위로서 20V를 인가하고, 전하축적층에 부(負)의 전하를 축적함으로써 소거로 하는 경우의 소거시의 타이밍챠트를 도시한다. 소거 동작은 제3 전위의 극성이 바뀌는 것 이외에는 도110∼도111에 준한 다.
메모리셀 어레이의 제조 방법에서의 실시예
본 발명의 반도체 기억장치의 제조 방법 및 이 방법에 의해 형성된 반도체 기억장치의 실시예를 도면에 기초하여 설명한다.
이 실시예의 반도체 기억장치는, 반도체 기판을, 적어도 하나 이상의 단을 갖는 주상으로 가공하여 섬모양 반도체층을 형성하고, 이 섬모양 반도체층의 측면을 활성 영역으로 하고, 각 단의 측부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되고, 부유게이트의 측면의 적어도 일부에 층간절연막을 통해 제어게이트가 형성되어 메모리·트랜지스터를 구성한다. 각 단의 각부(角部)에는, 불순물 확산층을 부유 게이트에 대해 자기 정합으로 형성하고 있다. 메모리·트랜지스터는, 예컨대 2개 배치되어 있다.
섬모양 반도체층의 상부와 하부에서의 단의 측면에는, 메모리·트랜지스터를 협지하도록, 게이트 산화막과 선택게이트를 형성하여 선택게이트·트랜지스터가 배치되어 있다. 선택게이트·트랜지스터의 채널층은, 메모리·트랜지스터의 채널층과 전기적으로 접속하도록, 불순물 확산층이, 부유게이트 및 선택게이트에 대해 자기 정합으로 형성되어 있고, 섬모양 반도체층을 따라, 메모리·트랜지스터와 직렬로 접속되어 있다.
선택게이트·트랜지스터의 게이트 절연막의 막 두께는, 메모리·트랜지스터의 게이트 절연막 두께와 같다. 각 트랜지스터의 선택게이트 및 부유게이트는 일괄적으로 형성된다.
또, 이하의 각 제조예에서 행해지는 각 공정 또는 태양은, 다른 제조예에서 행해지는 각 공정 또는 태양과 여러가지 조합하여 적용할 수 있다.
제조예 1
이 실시예의 반도체 기억장치의 제조 방법은, 도138∼도203에 도시되어 있고, 이 중 짝수 도면은, 도1의 A-A' 단면도, 홀수 도면은 B-B' 단면도이다.
우선, 반도체 기판으로서, 예컨대 p형의 실리콘 기판(100)의 표면에 마스크층으로 되는 제1 절연막인 실리콘 산화막(410)을 200∼2000nm 퇴적한다. 공지된 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 마스크로서 사용하여, 반응성 이온 에칭에 의해, 실리콘 산화막(410)을 에칭한다(도138 및 도139).
또, 제1 절연막은, p형 실리콘 기판(100)에 대한 반응성 에칭시에 있어서 에칭되지 않거나, 에칭 속도가 실리콘보다 느린 재료이면 한정되지 않고, 실리콘 질화막 또는 도전막이어도 좋고, 2종 이상의 재료막의 적층막이어도 좋다.
실리콘 산화막(410)을 마스크로 사용하여, 반응성 이온 에칭에 의해 실리콘 기판(100)을 50∼5000nm 에칭하고, 그 후 실리콘 기판(100)의 노출부를 열산화하고, 제2 절연막으로 되는 실리콘 산화막(421)을 5∼100nm 형성한다(도140 및 도141).
다음, 제3 절연막으로서 실리콘 질화막(311)을 10∼1000nm 퇴적하고, 이방성 에칭에 의해, 실리콘 산화막(410) 및 주상으로 가공된 실리콘 기판(100)의 측벽에, 실리콘 산화막(421)을 통해, 실리콘 질화막(311)을 사이드월 형태로 가공한다(도142 및 도143).
계속하여, 사이드월 형태의 실리콘 질화막(311)을 마스크로 하여, 반응성 이온 에칭에 의해 실리콘 산화막(421)을 에칭 제거하고, 노출된 실리콘 기판(100)을 50∼5000nm 에칭하여, 실리콘 기판(100)을, 하나의 단차를 갖는 주상으로 가공한다. 그 후, 실리콘 기판(100)의 노출부를 열산화하고, 제2 절연막으로 되는 실리콘 산화막(422)을 5∼100nm 형성한다(도144 및 도145).
다음, 제3 절연막으로서 실리콘 질화막(312)을 10∼1000nm 퇴적하고, 이방성 에칭에 의해, 실리콘 산화막(410), 실리콘 질화막(311) 및 주상의 실리콘 기판(100)의 측벽에, 실리콘 산화막(422)을 통해, 실리콘 질화막(312)을 사이드월 형태로 가공한다.
계속하여, 사이드월 형태의 실리콘 질화막(312)을 마스크로 하여, 반응성 이온 에칭에 의해 실리콘 산화막(422)을 에칭 제거하고, 노출된 실리콘 기판(100)을 50∼5000nm 에칭하고, 실리콘 기판(100)을, 2개의 단차를 갖는 주상으로 가공한다. 그 후, 실리콘 기판(100)의 노출부를 열산화하고, 제2 절연막으로 되는 실리콘 산화막(423)을 5∼100nm 형성한다(도146 및 도147).
다음, 제3 절연막으로서 실리콘 질화막(313)을 10∼1000nm 퇴적하고, 이방성 에칭에 의해 실리콘 산화막(410), 실리콘 질화막(312) 및 2개의 단을 갖는 주상의 실리콘 기판(100)의 측벽에, 실리콘 산화막(423)을 통해, 실리콘 질화막(313)을 사이드월 형태로 가공한다.
계속하여, 사이드월 형태의 실리콘 질화막(313)을 마스크로 하여, 반응성 이온 에칭에 의해 실리콘 산화막(423)을 에칭 제거하고, 노출된 실리콘 기판(100)을 50∼5000nm 에칭함으로써, 실리콘 기판(100)을, 3개의 단차를 갖는 주상으로 가공한다.
이상의 공정에 의해, 실리콘 기판(100)은, 단차를 갖는 주상의, 복수의 섬모양 반도체층(110)으로 분리된다.
그 후, 실리콘 기판(100)의 노출부를 열산화하고, 제2 절연막으로서 실리콘 산화막(424)을 5∼100nm 형성한다(도148 및 도149). 또, 제2 절연막은, 실리콘 산화막뿐 아니라, 실리콘 질화막이어도 좋고, CVD법 등에 의해 형성해도 좋다.
얻어진 섬모양 반도체층(110)의 저부에 n형 불순물 확산층(710)을 형성한다. 불순물 확산층(710)은, 예컨대 이온 주입법에 의해, 0∼7°정도 경사진 방향으로부터 5∼100keV 정도의 주입 에너지, 비소 또는 인을 1×1013∼1×1017/cm2 정도의 도즈로, 형성할 수 있다.
계속하여, 등방성 에칭에 의해, 실리콘 질화막, 실리콘 산화막을 선택 제거한다(도150 및 도151). 이에 의해, 섬모양 반도체층(110)의 최상부의 지름이 적어지기 때문에, 섬모양 반도체층(110)의 최상부의 지름이 최소 가공 치수로 형성되어 있었던 경우에는, 실리콘 산화막(430)의 형성에 의해 최소 가공 치수 이하로 된다.
이어서, 섬모양 반도체층(110)의 표면에, 제4 절연막으로 되는 실리콘 산화막(430)을 10∼100nm 형성한다(도152 및 도153).
실리콘 산화막(430)을, 등방성 에칭에 의해 에치백함으로써, 섬모양 반도체층(110)의 저부의 소망의 높이까지 매립한다(도154 및 도155).
다음, 필요에 따라 경사 이온 주입을 이용하여, 각 섬모양 반도체층(110)의 측벽에 채널이온주입을 행한다(도시하지 않음). 채널이온주입은, 예컨대 5∼45°정도 경사진 방향으로부터 5∼100keV 정도의 주입 에너지, 붕소를 1×1011∼1×1013/cm2 정도의 도즈로, 행할 수 있다. 또, 채널이온주입은, 섬모양 반도체층(110)의 다방향으로부터 주입하는 것이, 표면 불순물 농도를 균일하게 할 수 있기 때문에 바람직하다. 또는, 채널이온주입에 대신하여, CVD법에 의해, 붕소를 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 붕소 확산을 이용해도 좋다. 또한, 섬모양 반도체층(110)의 표면으로부터의 불순물의 도입은, 섬모양 반도체층(110)의 불순물 농도 분포가 동등하면, 섬모양 반도체층(110)의 표면을 실리콘 산화막(430)에 의해 피복하기 전에 행해도 좋고, 섬모양 반도체층(110)을 형성하기 전에 도입을 완료해도 좋고, 어떠한 시기 및 수단이어도 좋다.
계속하여, 열산화법에 의해, 각 섬모양 반도체층(110)의 주위에, 제15 절연막으로서 20nm 정도의 실리콘 산화막(400)(게이트 산화막)을 형성한다(도156 및 도157).
다음, 제16 절연막으로서 실리콘 질화막(360)을 10∼1000nm 퇴적하고(도158 및 도159), 이방성 에칭에 의해 실리콘 질화막(360)을, 섬모양 반도체층(110)의 각 단의 측벽에, 실리콘 산화막(400)을 통해, 실리콘 질화막 사이드월(361,362,363,364)로 가공한다(도160 및 도161).
계속하여, 실리콘 질화막 사이드월(361,362,363,364)을 마스크로 선택적으로 실리콘 산화막(400)의 일부를 제거하고, 희석 HF법에 의해 섬모양 반도체층(110)의 각 단의 수평면을 노출시킨다(도162 및 도163). 또, 실리콘 산화막(400)의 제거는, CDE 등의 등방성 드라이 에치를 이용해도 좋고, RIE 등의 이방성 드라이 에치와 희석 HF법 또는 등방성 에치의 조합을 이용해도 좋다.
이어서, 등방성 에칭에 의해 실리콘 질화막 사이드월(361,362,363,364)을 선택적으로 제거하고, 열산화에 의해, 각 섬모양 반도체층(110)의 노출부에, 제5 절연막으로서 10nm 정도의 실리콘 산화막(440)(터널산화막)을 형성함과 동시에, 막 두께가 250nm로 증가한 제17 절연막인 실리콘 산화막(401)을 형성한다. 터널산화막은, 열산화막에 한정되지 않고, CVD 산화막 또는 옥시니트라이드막이어도 좋고, 제5 절연막과 제15 절연막, 제17 절연막의 막 두께, 막 종류의 조합은 이들에 한정되지 않는다. 계속하여, 제1 도전막으로 되는 다결정 실리콘막(510)을 20∼200nm 정도 퇴적한다(도164 및 도165).
그 후, 제6 절연막으로서 실리콘 산화막(451)을 20∼200nm 정도 퇴적하고, 소망의 깊이까지 에치백을 행한다(도166 및 도167).
이어서, 이방성 에칭에 의해 다결정 실리콘막(510)을 사이드월 형태로 가공함으로써, 섬모양 반도체층(110)의 각 단의 측벽에, 다결정 실리콘막(511,512,513,514)을 일괄 분리 형성한다. 또, 최하단의 다결정 실리콘막(511)(선택게이트)은 실리콘 산화막(451)의 보호에 의해, 전부 접속된 상태를 유지한다. 이에 의해, 사이드월 형태로 가공된 다결정 실리콘막(511,512,513,514)과 섬모양 반도체층(110)에 협지되는 절연막은, 실리콘 산화막(440)과 실리콘 산화막(401)으로 구성된다. 계속하여, 단차를 갖는 섬모양 반도체층(110)의 각부(角部)에 대해 불순물 도입을 행하여, n형 불순물 확산층(721,722,723,724)을 형성한다(도168 및 도169). 불순물 확산층(721,722,723,724)은, 예컨대 0∼45°정도 경사진 방향으로부터 5∼100keV의 주입 에너지, 비소 또는 인을 1×1012∼1×1015/cm2 정도의 도즈에 의한 이온 주입에 의해 형성할 수 있다. 이온 주입은, 섬모양 반도체층(110)의 일 방향 또는 수 방향으로부터의 주입이어도 좋고, 전 주위로부터 행해져도 좋다.
그 후, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R2를 마스크로서 사용하여, 반응성 이온 에칭에 의해, 실리콘 산화막(451)을 에칭하고, 다결정 실리콘막(511), 실리콘 산화막(430) 및 불순물 확산층(710)을 에칭하여, 제1 홈부(211)를 형성한다(도170 및 도171). 이에 의해, 도1의 A-A' 방향에 대해 연속하는 제1 배선층 및 선택 게이트선으로 되는 제2 배선층을 분리한다.
다음, 제7 절연막으로서 실리콘 산화막(461)을 20∼200nm 정도 퇴적하고, 등방성 에칭에 의해 제1 홈부(211) 및 다결정 실리콘막(511)의 상부를 매설하도록, 실리콘 산화막(461)을 매립한다(도172 및 도173).
계속하여, 노출된 다결정 실리콘막(512,513,514)의 표면에 층간절연막(610)을 형성한다. 이 층간절연막(610)은, 예컨대 ONO막으로 한다. ONO막은, 열산화법에 의해 다결정 실리콘막 표면에 5∼10nm 정도의 실리콘 산화막, CVD법에 의해 5∼10nm의 실리콘 질화막, 또한 CVD법에 의해 5∼10nm의 실리콘 산화막을 순차적으 로 퇴적함으로써 형성할 수 있다. 이어서, 제2 도전막으로서 다결정 실리콘막(520)을 15∼150nm 퇴적한다(도174 및 도175).
그 후, 제6 절연막으로서 실리콘 산화막(452)을 20∼200nm 정도 퇴적하고, 소망의 깊이까지 에치백을 행한다(도176 및 도177).
이어서, 다결정 실리콘막(520)을 이방성 에칭에 의해 사이드월 형태로 가공함으로써, 섬모양 반도체층(110)의 각 단의 다결정 실리콘막(512,513,514)의 측벽에, 층간절연막(610)을 통해, 다결정 실리콘막(522,523,524)을 일괄 분리 형성한다(도178 및 도179). 또, 하단의 제어게이트, 즉 다결정 실리콘막(522)은 실리콘 산화막(452)의 보호에 의해 전부 접속된 상태를 유지한다.
그 후, 공지된 포토리소그라피 기술에 의해 패터닝된 레지스트 R3을 마스크로서 사용하여, 반응성 이온 에칭에 의해 실리콘 산화막(452)을 에칭하고, 다결정 실리콘막(522)을 에칭하고, 제1 홈부(212)를 형성한다(도180 및 도181). 이에 의해, 도1의 A-A' 방향에 대해 연속하는 제어게이트선으로 되는 제3 배선층을 분리 형성한다.
다음, 제7 절연막으로서 실리콘 산화막(462)을 20∼200nm 정도 퇴적하고, 등방성 에칭에 의해 제1 홈부(212) 및 다결정 실리콘막(522)의 상부를 매설하도록 실리콘 산화막(462)을 매립한다(도182 및 도183).
계속하여, 제3 도전막으로서 다결정 실리콘막(533)을 15∼150nm 퇴적한다(도184 및 도185).
그 후, 제6 절연막으로서 실리콘 산화막(453)을 20∼200nm 정도 퇴적하고, 소망의 깊이까지 에치백을 행한다(도186 및 도187).
이어서, 등방성 에칭에 의해, 실리콘 산화막(453)을 마스크로 하여 다결정 실리콘막(533)의 노출부 및 다결정 실리콘막(524)을 선택 제거한다(도188 및 도189). 또, 상단의 제어게이트, 즉 다결정 실리콘막(523)은, 다결정 실리콘막(533)에 의해 접속되고, 실리콘 산화막(453)의 보호에 의해 등방성 에치 후도 전부 접속된 상태를 유지한다.
그 후, 공지된 포토리소그라피 기술에 의해 패터닝된 레지스트 R4를 마스크로서 사용하여, 반응성 이온 에칭에 의해 실리콘 산화막(453)을 에칭하고, 다결정 실리콘막(533)을 에칭하고, 제1 홈부(213)를 형성한다(도190 및 도191). 이에 의해, 도1의 A-A' 방향에 대해 연속하는 제어게이트선으로 되는 제3 배선층을 분리 형성한다.
다음, 제7 절연막으로서 실리콘 산화막(463)을 20∼400nm 정도 퇴적하고, 등방성 에칭에 의해 제1 홈부(213), 다결정 실리콘막(523) 및 다결정 실리콘막(533)의 상부를 매설하도록 실리콘 산화막(463)을 매립한다(도192 및 도193).
그 후, 실리콘 산화막(463)을 마스크로 하여, 노출된 층간절연막(610)을 제거하고, 섬모양 반도체층(110)의 정상부 및 섬모양 반도체층(110)의 최상단에 형성된 선택게이트, 즉 다결정 실리콘막(514)의 적어도 일부를 노출시킨다(도194 및 도195).
계속하여, 제3 도전막으로서 다결정 실리콘막(534)을 15∼150nm 퇴적한다(도196 및 도197).
그 후, 제6 절연막으로서 실리콘 산화막(454)을 20∼200nm 정도 퇴적하고, 소망의 깊이까지 에치백을 행한다(도198 및 도199). 또, 최상단의 선택게이트, 즉 다결정 실리콘막(514)은 다결정 실리콘막(534)에 의해 전부 접속된 상태를 유지한다.
계속하여, 실리콘 산화막(454)을 마스크로 하여, 노출된 다결정 실리콘막(534)을 등방성 에칭에 의해 선택적으로 제거한다(도200 및 도201). 이 때, 섬모양 반도체층(110)의 정상부 및 섬모양 반도체층(110)의 최상단에 형성된 선택게이트, 즉 다결정 실리콘막(514)의 일부가 에칭을 받지만, 에칭을 받은 섬모양 반도체층(110)의 정상부의 높이가, 에칭 후의 다결정 실리콘막(534)의 최상단의 높이보다 위인 것이 유지되어 있으면 좋다.
그 후, 공지된 포토리소그라피 기술에 의해 패터닝된 레지스트 R5를 마스크로서 사용하여, 반응성 이온 에칭에 의해 실리콘 산화막(454)을 에칭하고, 다결정 실리콘막(534)을 에칭하고, 제1 홈부(214)를 형성한다. 이에 의해, 도1의 A-A' 방향에 대해 연속하는 선택게이트선으로 되는 제2 배선층을 분리 형성한다.
다음, 제7 절연막으로서 실리콘 산화막(464)을 20∼400nm 정도 퇴적하고, 에치백 또는 화학 기계적 연마(CMP) 기술 등에 의해, 불순물 확산층(724)을 구비하는 섬모양 반도체층(110)의 상부를 노출시키고, 필요에 따라 섬모양 반도체층(110)의 정상부에 대해 이온 주입법에 의해 불순물 농도의 조정을 행하고, 제4 배선층(840)을, 제2 및 제3 배선층과, 교차하도록, 섬모양 반도체층(110)의 상부와 접속한다.
그 후, 공지의 기술에 의해 층간절연막을 형성하고, 콘택트홀 및 메탈 배선 을 형성한다.
이에 의해, 다결정 실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하 상태에 따라 메모리 기능을 갖는 반도체 기억장치가 실현된다(도202 및 도203). 이와 같이 복수의 메모리셀의 상부와 하부에 선택게이트를 배치함으로써, 메모리셀 트랜지스터의 과잉 소거의 상태를 방지할 수 있다.
상기 제조예에서는, p형 반도체 기판에 대해 섬모양 반도체층(110)을 형성하고 있지만, n형 반도체 기판내에 형성된 p형 불순물 확산층 또는 p형 실리콘 기판내에 형성된 n형 불순물 확산층내에 더 형성된 p형 불순물 확산층에 대해, 섬모양 반도체층(110)을 형성해도 좋다. 각 불순물 확산층의 도전형은, 각각 역도전형이어도 상관없다.
또한, 섬모양 반도체층(110)을 계단 모양으로 가공하기 위해, 실리콘 질화막(311,312,313)을 사이드월 형태로 가공하고, 이러한 사이드월을 마스크로 하여 사용했지만, 예컨대 절연막 또는 도전막의 매립에 의해 섬모양 반도체층(110)의 선단부만을 노출시키고, 이 노출부에 대해 열산화 또는 등방성 에칭을 행함으로써 섬모양 반도체층(110)의 선단부를 가늘게 하고, 이를 반복함으로써 섬모양 반도체층(110)을 계단 모양으로 가공해도 좋다.
매립은, 소망의 홈부에 대해, 예컨대 실리콘 산화막 및 다결정 실리콘막 또는 실리콘 산화막 및 실리콘 질화막의 적층막을 퇴적하고, 반도체 기판 상면으로부터 등방성 에칭을 행함으로써, 직접 행해도 좋고, 레지스트 에치백법에 의해 간접적으로 행해도 좋다. 매립에 사용하는 실리콘 산화막은, CVD법 외에, 실리콘 산화 막을 회전 도포에 의해 형성해도 좋다.
레지스트 에치백법에 의한 매립 높이의 제어는, 노광 시간 및/또는 노광량에 따라 행해도 좋고, 노광 후의 현상 공정을 포함하여, 어떠한 방법을 채용해도 좋다. 또한 노광이 아니라, 애싱에 의해 레지스트 에치백을 행해도 좋고, 에치백을 행하지 않고, 레지스트 도포의 시점에서 소망의 깊이로 되는 것과 같은 매립을 행해도 좋다. 후자의 경우에는, 레지스트는 점성이 낮은 것을 사용하는 것이 바람직하다. 이러한 방법은 조합해도 좋다. 또한, 레지스트의 도포 표면은 친수성으로 하는 것이 바람직하며, 예컨대 실리콘 산화막상에 도포하는 것이 적당하다.
제조예 2
이 실시예의 반도체 기억장치의 제조 방법은, 도204∼도209에 도시되어 있고, 이 중 짝수 도면은, 도1의 A-A' 단면도, 홀수 도면은 B-B' 단면도이다.
섬모양 반도체층(110)의 측벽에, 제15 절연막인 실리콘 산화막(400)을 통해 실리콘 질화막 사이드월(361,362,363,364)을 배치하기 까지는 제조예 1에 준한다.
실리콘 질화막 사이드월(361,362,363,364)을 마스크로서 갖고 있고, 선택적으로 실리콘 산화막(400)을, 희석 HF법에 의해, 섬모양 반도체층(110)의 각 단의 수평면의 일부에 있어서 제거한다(도204 및 도205).
계속하여, 실리콘 질화막 사이드월(361,362,363,364)을 선택적으로 제거하고, 열산화법을 이용하여 각 섬모양 반도체층(110)의 노출부에 제5 절연막으로서, 10nm 정도의 막 두께의 실리콘 산화막(440)(터널산화막)을 형성함과 동시에, 막 두께가 250nm 정도로 증가한 제17 절연막인 실리콘 산화막(401)을 형성한다(도206 및 도207).
그 후, 제조예 1에 준하여, 제조예 1보다 터널산화막의 영역이 작은 반도체 기억장치(도208 및 도209)를 제조할 수 있다.
제조예 3
이 실시예의 반도체 기억장치의 제조 방법은, 도210∼도215에 도시되어 있고, 이 중 짝수 도면은, 도1의 A-A' 단면도, 홀수 도면은 B-B' 단면도이다.
섬모양 반도체층(110)의 측벽에, 제15 절연막인 실리콘 산화막(400)을 통해 실리콘 질화막 사이드월(361,362,363,364)을 배치하기 까지는 제조예 1에 준한다.
실리콘 질화막 사이드월(361,362,363,364)을 마스크로서 갖고 있고, 선택적으로 실리콘 산화막(400)을, 희석 HF법에 의해 섬모양 반도체층(110)의 각 단의 수평면의 일부 및 측면의 일부에 있어서 제거한다(도210 및 도211).
계속하여, 실리콘 질화막 사이드월(361,362,363,364)을 선택적으로 제거하고, 열산화법을 사용하여 각 섬모양 반도체층(110)의 노출부에 제5 절연막으로 하고, 10nm 정도의 막 두께의 실리콘 산화막(440)(터널산화막)을 형성함과 동시에, 막 두께가 250nm 정도로 증가한 제17 절연막인 실리콘 산화막(401)을 형성한다(도212 및 도213).
그 후, 제조예 1에 준하여, 제조예 1보다 터널산화막의 영역이 큰 반도체 기억장치(도214 및 도215)를 제조할 수 있다.
제조예 4
이 실시예의 반도체 기억장치의 제조 방법은, 도216∼도221에 도시되어 있 고, 이 중 짝수 도면은, 도1의 A-A' 단면도, 홀수 도면은 B-B' 단면도이다.
제조예 1과 같은 방법에 의해, 섬모양 반도체층(110)의 각 단의 측벽에, 제5 절연막인 실리콘 산화막(440)과 제17 절연막인 실리콘 산화막(401)을 통해, 제1 도전막인 다결정 실리콘막의 사이드월(511,512,513,514)을 형성한다. 최하단의 선택게이트, 즉 다결정 실리콘막(511)은, 제6 절연막인 실리콘 산화막(451)의 보호에 의해 전부 접속된 상태를 유지한다. 이와 같이, 사이드월 형태의 다결정 실리콘막과 섬모양 반도체층(110)에 협지되는 절연막은, 실리콘 산화막(440)과 실리콘 산화막(401)으로 구성된다(도216 및 도217).
그 후, 공지된 포토리소그라피 기술에 의해 패터닝된 레지스트 R2를 마스크로서 사용하여, 반응성 이온 에칭에 의해 실리콘 산화막(451)을 에칭하고, 다결정 실리콘막(511), 제4 절연막인 실리콘 산화막(430), 불순물 확산층(710)을 에칭하고, 제1 홈부(211)를 형성한다. 이에 의해, 도1의 A-A' 방향에 대해 연속하는 제1 배선층 및 선택게이트선으로 되는 제2 배선층을 분리 형성한다.
다음, 제7 절연막으로서 실리콘 산화막(461)을 20∼200nm 정도 퇴적하고, 등방성 에칭에 의해 제1 홈부(211) 및 다결정 실리콘막(511)의 상부를 매설하도록, 실리콘 산화막(461)을 매립한다.
계속하여, 노출된 다결정 실리콘막(512,513,514)의 표면에, ONO막에 의해 층간절연막(610)을 형성한다. 이어서, 제2 도전막으로서 다결정 실리콘막(520)을 15∼150nm 정도 퇴적한다(도218 및 도219). 이 때, 다결정 실리콘막(511,512) 사이에 다결정 실리콘막(520)이 배치되도록, 실리콘 산화막(461)의 매립 위치를 설정한다.
그 후, 제조예 1에 준하여, 마찬가지로 제어게이트 또는 선택게이트를, 메모리·트랜지스터 사이 또는 선택 트랜지스터와 메모리·트랜지스터 사이의 섬모양 반도체층(110)에 대해, ONO막을 통해 오버랩시킴으로써, 스프릿 게이트 구조로 되는 각각의 트랜지스터가 섬모양 반도체층을 따라 직렬로 접속되어 이루어지는 반도체 기억장치(도220 및 도221)를 제조할 수 있다.
제조예 5
이 실시예의 반도체 기억장치의 제조 방법은, 도222∼도229에 도시되어 있고, 이 중 짝수 도면은, 도1의 A-A' 단면도, 홀수 도면은 B-B' 단면도이다.
이 실시예에 의해 형성되는 반도체 기억장치는, 제조예 1에 준하여, 섬모양 반도체층(110)을 따라 메모리·트랜지스터 및 선택 트랜지스터의 게이트 전극 단면 형상을 L자형으로 형성하는 제조 방법이다.
섬모양 반도체층(110)의 측벽에, 제17 절연막인 실리콘 산화막(401)이 형성될 때까지는 제조예 1에 준한다.
계속하여, 제1 도전막으로 되는 다결정 실리콘막(510)을 10∼100nm 정도 퇴적하고(도222 및 도223), 그 후, 제18 절연막으로서 실리콘 산화막(496)을 10∼10Onm 정도 퇴적하고, 이방성 에칭하여, 섬모양 반도체층(110)의 단차 높이에 실리콘 산화막(496)이 사이드월 형태로 돌아가도록 배치한다(도224 및 도225).
실리콘 산화막(496)의 사이드월을 마스크로서 사용하여 이방성 에칭 또는 등방성 에칭하고, 섬모양 반도체층(110)의 각 단의 측벽에, 각각 다결정 실리콘막(510)을 L자형 사이드월 형태로 형성함으로써, 다결정 실리콘막(511,512,513,514)을 일괄 분리 형성한다(도226 및 도227).
그 후, 제조예 1에 준하여, 섬모양 반도체층(110)의 각 단의 수평면에 형성되는 터널산화막의 영역을, 제1 도전막인 다결정 실리콘막의 가공시에 설정하여, 반도체 기억장치(도228 및 도229)를 제조할 수 있다.
제조예 6
이 실시예의 반도체 기억장치의 제조 방법은, 도230∼도237에 도시되어 있고, 이 중 짝수 도면은, 도1의 A-A' 단면도, 홀수 도면은 B-B' 단면도이다.
이 실시예에 의해 형성되는 반도체 기억장치는, 제조예 5에 준하여, 섬모양 반도체층(110)을 따라 메모리·트랜지스터의 게이트 전극 단면 형상을 L자형으로 선택 트랜지스터의 게이트 전극 단면 형상을 I자형으로 형성하는 제조 방법이다.
제조예 5와 같은 방법에 의해, 섬모양 반도체층(110)의 측벽에, 제17 절연막인 실리콘 산화막(401)을 통해 제1 도전막으로 되는 다결정 실리콘막(510)을 10∼100nm 정도 퇴적한다. 그 후, 제6 절연막으로서 실리콘 산화막(451)을 20∼200nm 정도 퇴적하고, 소망의 깊이까지 에치백을 행한다. 제18 절연막으로서 실리콘 산화막(496)을 10∼100nm 정도 퇴적하고, 실리콘 산화막(496)을 이방성 에칭하고, 섬모양 반도체층(110)의 단차 높이로 돌아가도록 실리콘 산화막(496)의 사이드월을 배치한다(도230 및 도231).
그 후, 레지스트 에치백법에 의해, 최상단의 선택게이트, 즉 제1 도전막인 다결정 실리콘막(514)의 측부에 배치되어 이루어지는 실리콘 산화막(496)의 사이드월만을, 희석 HF에 의해 제거한다(도232 및 도233).
레지스트를 박리 제거한 후, 잔존한 실리콘 산화막(496)의 사이드월을 마스크로서 사용하여 이방성 에칭을 행함으로써, 섬모양 반도체층(110)의 메모리·트랜지스터부에, 각각 다결정 실리콘막(510)을 L자형 사이드월 형상의 다결정 실리콘막(511,512,513) 및 I자형 사이드월 형상의 다결정 실리콘막(514)으로, 일괄 분리 가공한다(도234 및 도235).
그 후, 제조예 1에 준하여, 선택게이트 절연막과 터널산화막을 포함하는 메모리 게이트 절연막을 개별적으로 설계하여, 반도체 기억장치(도236 및 도237)를 제조할 수 있다.
본 발명의 반도체 기억장치에 의하면, 메모리·트랜지스터를 섬모양 반도체층에 형성함으로써, 메모리·트랜지스터의 대용량화가 가능하게 되고, 비트당의 셀 면적이 축소하여, 칩의 축소화 및 저코스트화를 도모할 수 있다. 특히, 메모리·트랜지스터를 구비하는 섬모양 반도체층이, 최소 가공 치수의 지름(길이)으로 되도록 형성되고, 서로의 반도체 기판주와의 스페이스폭의 최단 거리를 최소 가공 치수로 구성한 경우에는, 섬모양 반도체층당의 메모리·트랜지스터의 수가 2개이면, 종래의 2배의 용량이 얻어진다. 이에 의해, 섬모양 반도체층당의 메모리·트랜지스터 단수배의 대용량화가 실현된다. 디바이스 성능을 결정하는 방향인 수직 방향은 최소 가공 치수에 의존하지 않아, 디바이스의 성능을 유지할 수 있다.
또한, 단차를 갖는 섬모양 반도체층의 표면에 대해, 예컨대 열산화법에 의해 터널산화막을 형성하고, 계속하여 다결정 실리콘막을 퇴적시킨 상태에 있어서, 반 응성 이온 에칭에 의해 다결정 실리콘막에 이방성 에칭을 실시함으로써, 각 단마다 다결정 실리콘막이 사이드월 형태로 일괄적으로 분리 형성되기 때문에, 게이트 형성 공정이 단수에 의존하지 않고, 레지스트 에치백법 등에 의한 곤란한 높이 위치 정합 공정을 필요로 하지 않게 되어, 특성 불규칙이 적은 반도체 기억장치를 얻는 것이 가능하게 된다.
또한, 섬모양 반도체층의 단차 형상에 대해 자기 정합적으로 터널 영역을 형성할 수 있고, 또한 터널 영역 면적을 용이하게 설계할 수 있고, 메모리셀의 점유 면적을 늘리지 않고 반도체층과 전하축적층 사이의 용량에 대한 전하축적층과 제어게이트 사이의 용량비를 증가시키는 것이 가능하게 되어, 메모리 동작 전압의 저전압화 및 동작 속도의 향상을 도모할 수 있다.
또한, 각 메모리셀의 활성 영역을 기판에 대해 플로팅 상태로 되도록 불순물 확산층을 형성함으로써, 기판으로부터의 백바이어스 효과가 없어지고, 독출시에서의 각 메모리셀의 문턱치의 저하에 의한 메모리셀의 특성의 불규칙이 발생하지 않게 되고, 비트 라인과 소스 라인 사이에 직렬로 접속하는 셀의 수를 많게 할 수 있어, 대용량화가 가능하게 된다. 또한, 섬모양 반도체층의 저부를 소스로 한 경우, 각 메모리셀의 활성 영역을 기판에 대해 플로팅 상태로 하지 않는 경우에 있어서도, 소스에 있어서는 단을 갖는 섬모양 반도체층내에서 최대의 지름을 갖고 있고, 섬모양 반도체층을 계단 모양 구조로 함으로써 소스 저항은 감소화되고, 백바이어스 효과를 억제하는 효과가 기대되어, 고성능의 반도체 기억장치를 얻는 것이 가능하게 된다.
또한, 섬모양 반도체층을, 적어도 하나의 단차를 갖는 주상으로 가공한 측면을 활성 영역면으로 하고, 각 단의 측면에 각각 터널산화막 및 전하축적층으로서 부유게이트를 배치하고, 부유게이트의 측부의 적어도 일부에 층간절연막을 통해 제어게이트를 배치함으로써, 제어성이 높은 이온 주입법을 사용하는 것에 의해, 게이트에 대해 자기 정합으로 소자간 확산층을 용이하게 형성하는 것이 가능하게 된다. 부유게이트 및 제어게이트로의 불순물 도입시에 동시에 소자간 확산층을 형성하는 것도 가능하고, 실질적으로 소자간 확산층 형성 공정을 도입하지 않고, 상기 확산층을 형성하는 것도 가능하다.
또한, 고농도로 불순물 도입한 막으로부터의 확산에 의한 소자간 확산층 형성과 비교하여, 이온 주입법은, 편석의 문제에 의한 확산 종류의 제한이 없기 때문에, 매우 자유도가 높고, 확산에서는 곤란한 비소의 도입 등도 비교적 용이하게 행하는 것이 가능하여, 소망의 확산층 분포를 보다 자유롭게 얻을 수 있다.
또, n형뿐만 아니라 p형 반도체 기억장치의 형성도 비교적 용이하게 실현되고, 반도체 기판 원주를 사용한 트랜지스터에 의한 인버터 또는 논리 회로 등의 구축의 실현도 기대된다.
또한, 게이트의 일괄 분리 형성이 매우 용이하게 실현되고, 또한 단수에 의존하지 않기 때문에, 복수의 메모리셀이 반도체 기판면에 대해 수직 방향으로 직렬로 배치되어 이루어지는 구조를 갖는 반도체 기억장치를, 적은 공정으로 제어 좋게 형성하고, 저렴하게, 단기간에 제조할 수 있는 동시에, 터널산화막 및 전하축적층 또는 게이트 산화막 및 제어게이트는 각각의 메모리셀 또는 선택게이트·트랜지스 터에 대해 동질의 것이 얻어지고, 마찬가지로, 층간절연막 및 제어게이트도 각각의 메모리셀에 대해 동질의 것이 얻어지고, 특성 불규칙이 적은 반도체 기억장치를 용이하게 제조하는 것이 가능하게 된다.

Claims (31)

  1. 제1 도전형의 반도체 기판과,
    적어도 하나의 주상(柱狀)의 섬모양 반도체층, 상기 주상의 섬모양 반도체층의 측벽의 주위의 전부 또는 일부에 형성된 전하축적층 및 제어게이트로 구성되는 메모리셀을 갖는 반도체 기억장치에 있어서,
    상기 메모리셀이 직렬로 배치되고,
    상기 메모리셀이 배치되는 상기 주상의 섬모양 반도체층이, 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 형상을 갖고, 또한
    상기 주상의 섬모양 반도체층의 상기 반도체 기판에 대한 수평면의 적어도 일부의 영역에 전하를 통과시킬 수 있는 절연막을 갖는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 주상의 섬모양 반도체층의 단면적이, 반도체 기판측으로부터 순서대로 작은 반도체 기억장치.
  3. 제1항에 있어서, 주상의 섬모양 반도체층의 단면적이, 반도체 기판측으로부터 순서대로 큰 반도체 기억장치.
  4. 제1항에 있어서, 주상의 섬모양 반도체층의 단면적이, 반도체 기판측과 같은 부분을 갖게 이루어지는 반도체 기억장치.
  5. 제1항에 있어서, 메모리셀이, 반도체 기판 또는 주상의 섬모양 반도체층내에 형성된 제2 도전형의 불순물 확산층에 의해, 또는 상기 반도체 기판 또는 상기 주상의 섬모양 반도체층내에 형성된 제2 도전형의 불순물 확산층과 상기 불순물 확산층내에 형성된 제1 도전형의 불순물 확산층에 의해, 상기 반도체 기판으로부터 전기적으로 절연되어 이루어지는 반도체 기억장치.
  6. 제1항에 있어서, 메모리셀이 복수 형성되고, 상기 복수의 메모리셀의 적어도 하나가 다른 메모리셀로부터, 주상의 섬모양 반도체층내에 형성된 제2 도전형의 불순물 확산층에 의해, 또는 상기 주상의 섬모양 반도체층내에 형성된 제2 도전형의 불순물 확산층과 상기 불순물 확산층내에 형성된 제1 도전형의 불순물 확산층에 의해, 전기적으로 절연되어 이루어지는 반도체 기억장치.
  7. 제1항에 있어서, 불순물 확산층과 반도체 기판 또는 주상의 섬모양 반도체층의 접합부에 형성되는 공핍층에 의해 상기 반도체 기판으로부터 전기적으로 절연되어 이루어지는 반도체 기억장치.
  8. 제1항에 있어서, 메모리셀이 복수 형성되고, 상기 복수의 메모리셀의 적어도 하나가 다른 메모리셀로부터, 주상의 섬모양 반도체층내에 형성된 제2 도전형의 불순물 확산층과, 상기 불순물 확산층과 반도체 기판 또는 주상의 섬모양 반도체층의 접합부에 형성되는 공핍층에 의해 상기 반도체 기판으로부터 전기적으로 절연되어 이루어지는 반도체 기억장치.
  9. 제1항에 있어서, 반도체 기판 표면에 형성된 불순물 확산층이 적어도 하나의 메모리셀에 대한 공통 배선인 반도체 기억장치.
  10. 제1항에 있어서, 주상의 섬모양 반도체층이, 매트릭스 형태로 복수개 배열되고, 상기 주상의 섬모양 반도체층내에, 메모리셀의 전하 축적 상태를 독출하기 위한 배선이 형성되고, 또한 복수의 제어게이트가, 일 방향으로 연속적으로 배치되어 제어게이트선을 구성하고, 상기 제어게이트선과 교차하는 방향의 복수의 배선이 접속되어 비트선을 구성하는 반도체 기억장치.
  11. 제1항에 있어서, 주상의 섬모양 반도체층의 측벽의 일부 또는 그 주위를 둘러싸도록 메모리셀을 선택하기 위한 게이트 전극이, 주상의 섬모양 반도체층에 형성된 메모리셀의 적어도 일방의 단부에 형성되고, 상기 게이트 전극이 상기 메모리셀에 대해 직렬로 배치되어 이루어지는 반도체 기억장치.
  12. 제11항에 있어서, 게이트 전극에 대향하는 주상의 섬모양 반도체층이, 반도체 기판 또는 메모리셀로부터, 반도체 기판 표면 또는 상기 주상의 섬모양 반도체층에 형성된 제2 도전형의 불순물 확산층에 의해 전기적으로 절연되어 이루어지는 반도체 기억장치.
  13. 제11항에 있어서, 메모리셀끼리의 채널층이 전기적으로 접속하도록, 전하축적층에 대해 자기 정합적으로 단모양의 구조를 갖는 주상의 섬모양 반도체층의 각부(角部)의 일부 또는 전부에 제2 도전형의 불순물 확산층이, 또는 제2 도전형의 불순물 확산층과 상기 불순물 확산층내에 형성된 제1 도전형의 불순물확산층이 형성되어 이루어지는 반도체 기억장치.
  14. 제11항에 있어서, 게이트 전극에 대향하는 주상의 섬모양 반도체층에 배치되는 채널층과 메모리셀의 채널층이 전기적으로 접속하도록, 전하축적층 및 게이트전극에 대해 자기 정합적으로 단(段)모양의 구조를 갖는 주상의 섬모양 반도체층의 각부(角部)의 일부 또는 전부에 제2 도전형의 불순물 확산층이, 또는 제2 도전형의 불순물 확산층과 상기 불순물 확산층내에 형성된 제1 도전형의 불순물 확산층이 형성되어 이루어지는 반도체 기억장치.
  15. 제1항에 있어서, 메모리셀끼리의 채널층이 전기적으로 접속하도록, 제어게이트끼리 근접하여 배치되어 이루어지는 반도체 기억장치.
  16. 제11항에 있어서, 게이트 전극에 대향하는 주상의 섬모양 반도체층내에 배치되는 채널층과 메모리셀의 채널층이 전기적으로 접속하도록, 제어게이트와 게이트전극이 근접하여 배치되어 이루어지는 반도체 기억장치.
  17. 제1항에 있어서, 제어게이트 사이에, 또한 메모리셀끼리의 채널층을 전기적으로 접속하기 위한 전극을 갖는 반도체 기억장치.
  18. 제11항에 있어서, 제어게이트와 게이트 전극 사이에, 또한 게이트 전극에 대향하는 주상의 섬모양 반도체층내에 배치되는 채널층과 메모리셀의 채널층을 전기적으로 접속하기 위한 전극을 갖는 반도체 기억장치.
  19. 제11항에 있어서, 제어게이트와 게이트 전극의 전부 또는 일부가 동일한 재료로 형성되어 이루어지는 반도체 기억장치.
  20. 제11항에 있어서, 전하축적층과 게이트 전극이 동일한 재료로 형성되어 이루어지는 반도체 기억장치.
  21. 제1항에 있어서, 주상의 섬모양 반도체층이 매트릭스 형태로 복수개 배열되고, 주상의 섬모양 반도체층의 일 방향의 폭이, 동 방향으로 인접하는 주상의 섬모양 반도체층 사이의 거리보다 작은 반도체 기억장치.
  22. 제1항에 있어서, 주상의 섬모양 반도체층이 매트릭스 형태로 복수개 배열되고, 일 방향에서의 주상의 섬모양 반도체층 사이의 거리가, 다른 방향에서의 주상의 섬모양 반도체층 사이의 거리보다 작은 반도체 기억장치.
  23. 반도체 기판상에 적어도 하나의 주상의 섬모양 반도체층을 형성하는 공정과,
    상기 주상의 섬모양 반도체층의 측벽에 제1 절연막의 사이드월을 형성하는 공정과,
    상기 사이드월을 마스크로 하여 상기 반도체 기판을 더 파내려가, 상기 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 주상의 섬모양 반도체층을 형성하는 공정과,
    상기 주상의 섬모양 반도체층의 표면에, 그 표면을 덮도록 제15 절연막을 형성하고, 계단 모양으로 형성된 주상의 섬모양 반도체층의 측면에 제16 절연막의 사이드월을 형성하는 공정과,
    상기 사이드월을 마스크로 선택적으로 제15 절연막을 제거하는 공정과,
    상기 주상의 섬모양 반도체층위에 단층 또는 적층구조의 절연막 및 제1 도전막을 형성하는 공정과,
    상기 제1 도전막을, 상기 주상의 섬모양 반도체층의 측벽에 절연막을 통해 사이드월 모양으로 형성하는 것에 의해 분리하는 공정을 포함함으로써,
    상기 주상의 섬모양 반도체층과, 상기 주상의 섬모양 반도체층의 측벽의 일부 또는 그 주위에 형성된 전하축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체 기억장치를 형성하는 것으로 이루어지는 반도체 기억장치의 제조 방법.
  24. 제23항에 있어서, 또한 반도체 기판에 대한 수평 방향의 단면적이 단계적으로 상이한 주상의 섬모양 반도체층의 각부(角部)의 일부 또는 전부에, 제1 도전막에 대해 자기 정합적으로 불순물을 도입하는 공정을 포함하는 반도체 기억장치의 제조 방법.
  25. 제24항에 있어서, 또한 제1 도전막상에 층간용량막을 형성하는 공정과,
    상기 층간용량막 위에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을, 상기 제1 도전막의 측벽에 층간용량막을 통해 사이드월 형태로 형성함으로써 분리하는 공정을 포함하는 반도체 기억장치의 제조 방법.
  26. 제24항에 있어서, 도입된 불순물이, 반도체 기판 표면에 대해 수평한 방향에 있어서, 주상의 섬모양 반도체층내에서 연결되도록 확산되어 불순물 확산층을 구성하는 반도체 기억장치의 제조 방법.
  27. 제23항에 있어서, 주상의 섬모양 반도체층을 복수 매트릭스 형태로 형성하고, 또한 상기 주상의 섬모양 반도체층의 측벽을 산화하여 상기 산화막을 제거함으로써, 일 방향에서의 상기 주상의 섬모양 반도체층의 폭을 주상의 섬모양 반도체층 사이의 거리보다 작게 하는 반도체 기억장치의 제조 방법.
  28. 제23항에 있어서, 분할된 제1 도전막 사이에, 제5 도전막을 더 형성하는 반 도체 기억장치의 제조 방법.
  29. 제23항에 있어서, 제1 도전막을 분할할 때, 주상의 섬모양 반도체층에 측하여 제1 도전막 바로 아래에 형성되는 채널층이, 인접하는 채널층과 서로 전기적으로 접속될 정도로 제1 도전막을 서로 근접하여 배치하는 반도체 기억장치의 제조 방법.
  30. 제23항에 있어서, 제2 도전막을 분할할 때, 주상의 섬모양 반도체층에 측하여 제1 도전막 바로 아래에 형성되는 채널층이, 인접하는 채널층과 서로 전기적으로 접속될 정도로 제2 도전막을 인접하는 전하축적층에 근접하여 배치하는 반도체 기억장치의 제조 방법.
  31. 제23항에 있어서, 제1 도전막을 분할할 때, 상기 제1 도전막상에, 그 표면을 덮도록 제18 절연막을 형성하고, 상기 제18 절연막의 사이드월을 형성하는 공정과,
    상기 제18 절연막의 사이드월을 마스크로 상기 제1 도전막의 사이드월을 형성하는 공정을 갖는 반도체 기억장치의 제조 방법.
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