KR100297016B1 - 고속액세스 교호배치형 금속 가상접지 (amg) 전기적으로 프로그램가능한 판독전용 메모리(eprom)를제조하는방법 - Google Patents
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Abstract
P-형 도전성 실리콘 기판내에 형성된 고속 액세스 "전기적으로 프로그램가능한 판독전용 메모리 "(EPROM)" 어레이는 실리콘 기판상에 형성된 게이트 산화물층을 포함한다. 상기 게이트 산화물상에는 제 1폴리실리콘층이 형성되어 있다. 상기 제 1 폴리 실리콘층상에는 산화물/질화물/산화물 복합층이 형성되어 있다. ONO 및 그의 하부에 놓인 폴리 1 은 복수개의 병렬 스트립을 한정한다. ONO/폴리 1 스트립사이의 실리콘 기판내로 도입되는 N - 형 도우펀트는 매몰된 N+비트라인을 한정한다. 교호 배치된 매몰 N+비트라인은 매몰 N+소오스라인과 교호로 배치된 드레인 라인을 한정한다. 드레인 라인 각각은 그러한 드레인 라인을 공유하는 복수개의 EPROM 셀에 대하여 한번만 접촉함으로써, EPROM 어레이는 복수개의 세그먼트로 세분된다.
소오스 라인은 접촉되어 있지 않다. 복수개의 폴리 2 워드라인은 0NO/폴리 1 스트립과 수직으로 형성됨으로써, 폴리 2 워드라인 및 폴리 1 부동게이트의 교점은 어레이를 구성하는 교차점 EPROM 셀의 위치를 한정한다. 어레이 각각의 세그먼트는 제 1 및 제 2 폴리 2 선택라인을 포함하고, 폴리 1 과 이들 선택라인과의 교점은 제 1 및 제 2 선택트랜지스터를 한정함으로써, 각각의 매몰된 N+소오스 라인은 제 1 선택트랜지스터를 거쳐 인접한 드레인 라인중 하나 및 제 2 선택트랜지스터를 거쳐 다른 인접드레인 라인에 전기적으로 접속될 수 있다. 마지막으로, 각각의 세그먼트는 또한 각각의 드레인 라인과 관련된 세그먼트 선택트랜지스터의 게이트를 한정하는 세그먼트 선택라인을 포함한다.
Description
제 1도 내지 제 6도는 본 발명에 따른 고속액세스 EPROM 어레이를 제조하기 위한 공정도를 순차적으로 예시한 도면.
제 7도는 본 발명에 따른 고속액세스 EPROM 어레이의 일부분을 예시한 배치도.
제 8도는 본 발명에 따른 고속 액세스 EPROM 어레이의 2 개의 세그먼트를 예시한 회로도.
제 9도는 제 7도 배치도에 대한 등가회로를 예시한 회로도.
[발명의 분야]
본 발명은 전기적으로 프로그램가능한 판독전용 메모리 (EPROM) 디바이스에 관한것으로 특히, 증가된 판독 액세스 속도를 제공하도록 세그먼트 선택라인을 합체하는 "교호배치형 금속 가상접지(Alternate Metal Virtual Ground : AMG)" EPROM 어레이에 관한것이다.
[선행기술의 설명]
발명의 명칭이 "EPROM 가상접지어레이(EPROM VIRIUAL GROUND ARRAY)"이며 보아쯔 에이탄명의로 1990년 6월 13일자 출원된 미합중국 특허출원 제 539,657 호에는 "무접점" EPROM 셀어레이 및 그와 관련된 공정도가 교습도어 있다. 에이탄의 무접점 개념은 침략적인 제조기술 및 설계규칙을 사용하지 않고서도 고밀도 EPROM을 제조할 수 있기 때문에 주의를 끈 것이다.
에이탄 명세서의 기본사상은 "교차점" EPROM 셀, 즉 가상접지 어레이에서의 수직한 폴리 1 부동게이트 및 폴리 2 워드라인의 교차에 의해 한정되는 셀의 사용이다. 드레인 턴온, 즉 선택된 셀과 같은 비트라인상에서 선택되지 않은 셀로부터의 전자누설을 방지하기 위하여, 금속은 2개의 드레인 비트라인마다 실리콘과 접촉되어 있고 접촉되지 않은 소오스 비트라인은 액세스 트랜지스터를 거쳐서만 Vss에 접속되어 있다. 부가적으로, 상기 에이탄 구조에 있어서는, 각각의 비트라인이 64개의 셀마다 하나씩 접촉되어 있고, 동일비트 라인상에 있는 64개 셀의 각각의 블록은 1개의 세그먼트를 구성한다. 따라서, 특정의 셀을 프로그래밍할 경우, 단지하나의 64개 셀 세그먼트는 어드레싱(addressing) 될 필요성이 있지만, 다른 모든 세그먼트는 "오프(off)" 상태이므로, 이와같이 선택되지 않은 세그먼트를 이루는 셀은 누설에 대한 영향을 받지 않는다.
그러나, 에이탄 공정도와 관련하여 여러 단점이 존재한다. 우선, 5 개의 처리층, 즉 산화물/질화물/산화물/폴리캡/질화물이 폴리 1 부동게이트층상에 필요하다. 폴리 1 및 그의 상부에 놓인 5 개의 층은 2 번, 즉 한번은 폴리 1 마스크 단계에서 그리고 또 한번은 폴리 1 영역 마스크단계에서 한정된다. 이와 같은 2 번의 에칭단계는, EPROM 셀의 길이 및 폭을 각각 한정하기 때문에 매우 중요하다. 이들 단계에서 보다 많은 층을 에칭할 필요성은 그와 같이 중요한 치수를 조절함에 있어서 어려움을 부여한다. 또한, 5개층중 어느 한 층을 제거하지 못하는 것은 전계산화물 에지를 따른 폴리 1 스트링거(stringer)의 위험성을 제공한다.
이러한 에지는 액세스 트랜지스터에 이웃하여 위치해 있다.
더군다나, 에이탄 어레이내의 폴리 2 워드라인이 폴리 1 부동게이트와 자기정렬되어 있지 않기 때문에, 특정의 "어레이 전계 주입(array field implant)" 이 인접한 비트라인 사이의 누설을 방지하는데 필요하다. 이러한 누설은 폴리 2가 폴리 1과 오정렬될 경우에 생긴다. 상기 폴리 2는 실리콘의 일부분을 제어하여 비트라인사이의 기생폴리 2 트랜지스터에 이르게 한다. 이러한 이유로해서, 높은 한계 전압은 이러한 기생 폴리 2 트랜지스터의 턴온을 방지하는데 필요하다. 이는 어레이 붕소 전계주입을 사용하여 이행된다.
붕소전계주입에 부가하여, 에이탄 공정은 전계한계를 충분히 높은 전압으로 이동시키도록 "분리산화물"을 필요로 한다. 이러한 전계주입은 셀채널내로의 붕소측면 확산에 이르게 하여, 채널폭 감소, 높은 비트라인 부하 및 비트라인/기판 항복전압의 감소에 이르게 한다.
그 이외에도, 폴리 2 에칭은 에이탄 공정에서 매우 중요하다. 폴리 2 에칭은 폴리 캡 상에서 마무리된다. 결합비(coupling ratio)를 유지하기 위하여, 공칭 폴리캡 두께 내에서 에칭을 중지시키는 것이 필요하다. 이는 얇은 폴리 1 캡층에 대하여, 과도 에칭의 허용 범위의 관점에서 볼 때 어렵다. 분리산화물 두께에 의존하여, 폴리 1 과 폴리 2 의 오정렬은 워드라인의 기생 캐패시턴스에 영향을 미치게 된다.
더군다나, 폴리 2를 증착(deposit) 하기 전에 상부질화물을 제거하는 것은 폴리 1 부동게이트의 모든 주위에 있는 산화물의 특성에 영향을 미칠 수 있다. 이는 프로그램 외란 및 데이타 유지에 영향을 미칠 수 있다.
발명의 명칭이 "교호배치형 금속/소오스 가상접지 섬광 EPROM 셀 어레이(ALTERNATE METAL/SOURCE VIRTUAL GROUND FLASH EPROM CELL ARRAY)"이며 알버트 버지몬트 명의로 1992년 2월 4일자 출원된 미합중국 특허출원 제07/830,938호(이러한 출원은 본원과 함께 공동으로 양도되어 있음)에는 종래의 섬광 EPROM의 프로그래밍 및 소거단순성을 유지하면서 축소의 용이성 및 감소된 셀사이즈를 제공하는 신규한 무접점 섬광 EPROM 어레이 구조가 개시되어 있다.
버지몬트 무점점 섬광 EPROM 어레이는 P-형 실리콘 기판내에 형성된 교차점 셀을 사용한다. 그러한 어레이는 P-형 실리콘 기판상에 형성된 게이트 산화물층을 포함한다. 산화물/질화물/산화물 (ONO) 및 그의 하부에 놓인 제 1 폴리실리콘(폴리 1)의 병렬 스트립은 상기 게이트 산화물상에 형성되어 있는데, 상기 폴리 1은 어레이를 구성하는 셀에 대한 부동게이트를 제공한다. 상기 ONO/폴리 1 스트립사이의 기판에는 매몰된 N+비트라인이 형성되어 있다. 교호배치된 (alternate) 매몰 N+비트라인은 이 N+비트라인에 도입되는 추가적인 N-형 도우펀트를 지님으로써 매몰된 N+드레인라인과 교호배치된 경사진 소오스 라인을 형성한다. 상기 경사진 소오스 비트라인은 세그먼트 방식, 즉 EPROM 어레이에 제공된 열에서 32 또는 64 셀마다에 대하여 단지하나의 소오스 접점이 존재하는 세그먼트 방식으로 금속에 의하여 접촉되어 있다. 중간 매몰 N+드레인 라인은 접촉되어 있지 않다. 어레이의 폴리 2 워드라인은 ONO/폴리 1 스트립과 수직으로 형성되어 있음으로써, 상기 워드라인은 " 교차점(cross-point)"을 한정하도록 ONO에 의해 폴리 1 부동게이트와 분리되어 있다. 각각의 매몰된 N+드레인 라인은 제 1 폴리 2 선택라인에 의해 제공된 게이트를 갖는 제 1 선택트랜지스터를 거쳐 인접한 경사 소오스 라인중 하나 및 제 2 폴리 2 선택라인에 의해 제공된 게이트를 갖는 제 2 선택트랜지스터를 거쳐 다른 인접한 경사 소오스 라인에 전기적으로 접속될 수 있다. 또한, 제 1 및 제 2 선택트랜지스터는 폴리 2 선택라인 및 N+비트라인의 교점에 의해 한정된 교차점 섬광 EPROM 셀이다.
버지몬트 어레이에서 선택된 셀은 셀의 워드라인을 프로그래밍 전압으로 유지함으로써 프로그래밍된다. 제 1 의 인접한 경사 소오스 라인은 고(high) 전압으로 유지되고, 제 2 의 인접한 경사 소오스 라인은 저(low) 전압으로 유지된다. 그리고 나서, 제 1 선택라인에 고전압레벨을 가하고, 제 2 선택라인을 저전압 레벨로 유지하여 중간 비접점 드레인 비트라인상에 고 전압을 풀업(pull up) 시킨다. 따라서, 전자는 선택된 셀의 매몰된 N+드레인 라인으로 부터 부동게이트로 채널링(channeling) 된다.
버지몬트 어레이는 경사진 소오스 라인 각각에 소거전압을 가하고 제 1 선택라인 및 제 2 선택라인을 저전압레벨로 유지함으로써 소거된다. 따라서, 어레이를 이루는 각각의 프로그래밍된 섬광 EPROM 셀에 대하여는, 전자가 셀의 부동게이트로부터 경사진 소오스로 뚫고 들어간다.
발명의 명칭이 "세그먼트 소거가능한 섬광 EPROM (SEGMENT-ERASABLE FLASH EPROM)"이며 알버트 버지몬트 명의로 본원과 동일자 출원되었으며 본원과 공동으로 양도된 미합중국 특허출원 제07/892,259호에는 판독 및 소거동작시 어레이의 세그먼트를 분리시키기 위해 상기 버지몬트 출원 제07/830,938호에 기재된 섬광 EPROM어레이에 세그먼트 선택라인이 부가되어 있다. 이는 판독동작시 감소된 비트라인 캐패시턴스를 초래함으로써, 결과적으로 보다 빠른 판독액세스를 초래한다. 또한, 이는 섬광 EPROM 어레이에서의 진정한 세그먼트 소거를 가능하게 한다.
[발명의 요약]
본 발명의 바람직한 실시예는 P-형 도전성의 실리콘 기판내에 교호배치형 금속 가상접지(alternate metal virtual ground ; AMG) EPROM 어레이를 제공한다.
상기 EPROM 어레이는 상기 실리콘 기판상에 형성된 게이트 산화물층을 포함한다.
상기 게이트 산화물상에는 제 1 폴리 실리콘층이 형성되어 있다. 상기 제 1 폴리 실리콘층상에는 산화물/질화물/산화물 복합물이 형성되어 있다. ONO 및 그의하부에 놓인 폴리 1 은 병렬 스트립을 한정하는데. 상기 폴리 1 은 어레이를 이루는 셀의 부동게이트를 제공한다. ONO/폴리 1 스트립사이의 실리콘 기판내로 도입되는 N - 형 도우먼트는 매몰된 N+비트라인을 형성한다. 매몰 N+비트라인의 교호배치에 의하여, 중간의 매몰 N+소오스 비트라인에 인접하는 N+드레인라인이 한정된다.
드레인 라인 각각은 그러한 특정의 드레인 라인을 공유하는 복수개의 EPROM셀에 대하여 단진 한번만 접촉됨으로써, EPROM 어레이를 복수개의 세그먼트로 세분한다.
중간 드레인 비트라인은 접촉되어 있지 않다. 폴리 2 워드라인은 0NO/폴리 1 스트립과 수직으로 형성되어 있음으로써 폴리 2 워드라인 및 폴리 1 스트립의 교점은 교차점 EPROM 셀의 위치를 한정한다. 어레이의 각각의 세그먼트는 제 1 및 제 2 폴리 2 선택라인을 포함하는데, 폴리 1 과 이들의 교점은 제 1 및 제 2 선택 트랜지스터를 한정함으로써, 각각의 매몰된 N+소오스라인은 제 1 선택 트랜지스터를 거쳐 인접한 드레인 라인중 하나 및 제 2 선택트랜지스터를 거쳐 다른 인접한 드레인 라인에 전기적으로 접속될 수 있다.
마지막으로, 본 발명에 따르면, 어레이를 이루는 각각의 세그먼트는 또한 제 1 및 제 2 세그먼트 선택라인을 포함하며, 상기 제 1 및 제 2 세그먼트 선택라인은 세그먼트를 이루는 각각의 드레인라인 양단에 위치한 세그먼트 선택트랜지스터의 게이트를 한정한다. 상기 세그먼트 선택트랜지스터를 사용하여 판독동작에 대하여 특정한 세그먼트(들)을 지정한다. 이는 판독동작시 감소된 비트라인 캐패시턴스를 초래함으로써, 결과적으로는 보다 빠른 판독 액세스를 초래한다.
본 발명의 특징 및 이점에 대한 보다 양호한 이해는 본 발명의 원리가 사용된 예시적인 실시예를 보여주는 첨부된 도면 및 이하 상세한 설명을 참조하면 실현될 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
본 발명의 개념에 따른 교호배치형 금속 가상접지 (AMG) EPROM 셀 어레이를 제조하는 제조하는 방법을 지금부터 기술하고자 한다. 상기 어레이는 내부 액세스 트랜지스터를 지닌 교차점 셀을 사용한다.
제 1도 내지 제 6도는 본 발명에 따른 EPROM어레이를 제조하는 공정도의 순차적인 단계를 예시한 것이다. 제 1도 내지 제 4도 각각은 상기 공정도의 단계에 있는 어레이 구조일부분에 대한 평면도이고 이하는 상기 구조에 해당하는 3개의 단면도, (1) EPROM 셀 어레이에서 워드라인 방향, ("A/A" 로 나타나 있음) 으로 취해지고, (2) 선택트랜지스터 영역에서 워드라인 방향 ("B/B" 로 나타나 있음) 으로 취해지며, (3) 선택트랜지스터 영역에서 워드라인과 수직한 폴리 1 방향 ("C/C" 로 나타나 있음) 으로 취해진 단면도이다. 그 이외에도, 제 2도 내지 제 4도는 세그먼트 선택트랜지스터 영역을 보여주도록 N+드레인 방향 ("D/D" 로 나타나 있음)으로 취해진 구조의 단면도를 포함한다. 제 5도 내지 제 6도 단면도는 세그먼트 선택트랜지스터 영역의 세부를 도시한 것이다.
제 1도를 참조하면, 공정도는 이러한 공정형태와 공통인 종래의 단계로 부터 개시하여, P-형 실리콘 기판(102) 상에 100Å의 게이트 산화물(100) 을 형성한다. 그 다음에, 대략 1500Å의 두께로 폴리실리콘(폴리 1) 층(104)을 증착하고 낮은 주입에너지에서 인을 사용하여 2-5×1015의 선량으로 도우핑한다.
다음에, 제 1도에 또한 도시된 바와 같이, 산화물/질화물/산화물(ONO)의 복합 유전체층(106) 이 폴리 1(104) 상에 형성된다. 이러한 0N0 층을 성장시킨 후에, 포토레지스트 마스크(108)를 사용하여, 상기 ON0 상에 스트립(strip)이 한정된다. 그리고, 0NO(106) 및 그의 하부에 놓인 폴리 1(104) 이 플라즈마 에칭되어 0N0/폴리 1의 병렬 스트립(110)이 형성된다.
제 2도를 참조하면, 폴리 1 포토레지스트 마스크(108)를 벗겨낸 후에는 폴리 1 스트립(l10) 사이에 얇은 에지산화물을 성장시키고 비트라인 마스크를 형성하여 비트라인 주입으로 부터 기판의 세그먼트 선택영역을 보호한다. 그리고 나서, 어레이를 이루는 폴리 1 라인을 자기정렬된 비소주입에 사용하여 어레이를 이루는 N+비트라인을 형성한다. 교호로 배치된 매몰 N+비트라인에 의하여, 매몰 N+소오스 라인에 인접하는 드레인 라인이 규정된다. N+드레인 라인 각각은 세그먼트 방식, 즉 예를들면 어레이에 제공된 열에서 32 또는 64셀 마다에 대해 하나의 접점을 형성하는 세그먼트 방식으로 금속에 의해 접촉되어 있다. 중간 소오스 비트라인은 접촉되어 있지 않다.
다음에, N+비트라인 영역상에 " 특이(differential)" 산화물을 성장시켜 차후의 ONO 및/또는 폴리 플라즈마 에칭단계에서 상당한 허용범위(latitude) 를 제공한다. 예를들면 특이산화물을 형성하지 않고서 폴리 플라즈마 에칭을 이행하는 경우, 폴리 플라즈마 에칭단계가, 노출된 N+비트라인 영역 내에서의 실리콘의 홈(trench)을 형성하게 될 수 있다. 이러한 이유로, 이러한 단계는 ONO 에칭시 등가 산화물 손실에 기여함으로써 "특이산화 (differential oxidation)" 라고 일컫고 있다.
다음에, 제 3도에 도시된 바와같이, "보호어레이"라고 불리우는 마스크 단계를 이행하여, 어레이로부터, 세그먼트 선택영역내의 특이산화물 및 잔류 부동 게이트 산화물(폴리 1 마스크는 투명한 전계마스크임)을 에칭하여 제거한다. 다음에, 주변에 있는 잔류 부동 게이트 산화물 및 세그먼트 선택라인 영역내의 특이산화물을, 희석 불화수소(HF)를 사용하여 습식 화학처리(wet chemistry)로 에칭하여 제거한다. 그리고 나서, 포토레지스트를 벗겨낸다.
지금부터 제 4도를 참조하면, 공정의 다음단계는 세그먼트 선택 트랜지스터영역 및 주변에 있는 게이트 채널영역 도처에서의 200Å게이트 산화물의 성장을 포함한다. 그리고 나서, 한계 전압 마스크(Vtp 마스크)를 형성하고 P - 채널영역에 붕소를 주입하여 원하는 한계전압을 제공한다.
Vtp 마스크 포토레지스트를 제거한 후에는, 2000 Å외 제 2 폴리 실리콘(폴리 2)층을 증착하고 이를 인으로 도우밍한다. 그후, 2500 Å 텅스텐 실리사이드층을 증착하고 폴리 2 마스크를 한정한다. 폴리 2 마스크는 복수의 기능, 즉, 주변에 있는 트랜지스터의 게이트를 한정하고, EPROM 셀의 워드라인을 한정하며, 어레이 각각의 세그먼트에 대한 제 1 및 제 2 액세스 선택라인을 한정하고, 본 발명에 의하면, 어레이 각각의 세그먼트에 대한 세그먼트 선택라인을 한정하는 기능을 갖는다.
다음에, 텅스텐 실리사이드층 및 폴리 2 층을 플라즈마 에칭한다. 액세스 트랜지스터는 어레이셀 보다 큰 전류를 구동시키도록 어레이 EPROM 셀보다 큰 폭을 갖는 EPROM 셀이라는 점에 유념하기로 한다.
제 5도를 참조하면, 이와같이 플라즈마 에칭한 후에는 포토레지스트를 벗겨내지 않는다. 제 2 포토레지스트를 우묵한 원형으로 형성하고 자기 정렬된 에치(SAE) 마스크 단계를 이행한다. SAE 마스크는 이전의 폴리 2 마스크의 포토레지스트의 보존성을 유지함으로써 섬광 EPROM 셀 어레이내의 워드라인사이의 잔류 ONO/폴리 1 층의 폴리 2 에 대한 자기정렬된 에칭을 허용한다. SAE 마스크를 형성하여, 또한 ONO/폴리 1 에칭시 세그먼트 선택라인 영역을 보호한다.
ONO/폴리 1을 에칭한 후에는, SAE 마스크를 제거하고 새로운 마스크를 한정하여, 제6도에 도시된 바와 같이, 어레이를 이루는 N+소오스 라인 각각과 관련된 세그먼트 선택트랜지스터의 N+소오스 및 드레인 영역을 한정할 수 있다.
제 7도는 결과적으로 제조된 구조의 배치도이고, 제 8도는 어레이를 이루는 2개의 세그먼트에 대한 등가회로도를 제공한다.
본 발명에 따른 EPROM 어레이의 한 세그먼트의 일부를 보여주는 제 9도를 참조하면, 워드라인 2를 Vpp로 취하고 그러한 세그먼트에 대한 세그먼트 선택라인을 프로그래밍 전압(Vpp)으로 취할 경우, 셀(A)을 프로그래밍하려면, 비트라인(N-1)을 공급전압(Vcc; 5-7V)으로 취하고, 비트라인(N)을 Vss로 유지하며, 비트라인 (N+1)을 부동상태로 되게 하고 선택라인 1 에 프로그래밍 전압(Vpp)을 가하며, 선택라인 2를 Vss로 유지한다. 이는, 상기에 기술한 바와같이 접촉되지 않는 중간 드레인 비트라인상에서 Vss를 구동시킨다. 이러한 통제는 드레인측으로 부터 셀(A)의 부동 게이트로의 고온전자주입을 야기시킨다.
마찬가지로, 워드라인 2 및 세그먼트 선택라인을 Vpp 로 취하는 경우, 셀 (B)을 프로그래밍하려면, 비트라인(N-1)을 Vss 로 유지하고, 비트라인(N)을 Vcc로 취하며, 비트라인(N+1)을 부동상태로 되게 하고, 선택라인 1을 Vss로 유지하면서 선택라인 2에 프로그래밍 전압(Vpp)을 인가한다.
셀(A)을 판독하려면, 선택된 세그먼트의 세그먼트 선택라인을 Vcc로 유지하고, 선택된 세그먼트의 모든 비트라인을 판독전압(Vrd;1.5 - 2V)으로 예비충전한다.
선택라인 1을 Vcc로 유지하고 선택라인 2를 Vss로 유지한다. 그후, 비트라인 N을 Vss로 풀다운시켜, 중간소오스를 Vss로 초래한다. 다른 모든 세그먼트 선택라인을 Vss 로 유지한다.
마찬가지로, 셀(B)을 판독하려면, 세그먼트 선택라인을 Vcc로 유지하고 세그먼트를 이루는 모든 비트라인을 판독전압(Vrd)으로 예비충전한다. 선택라인 2를 Vcc로 유지하고 선택라인 2을 Vss로 유지한다. 그후, 비트라인 BLN-1을 Vss로 풀다운시켜, 중간 소오스를 Vss로 초래한다. 선택라인 2를 Vcc로 유지하고 선택라인 2 를 Vss로 유지한다.
판독시 상기에 기술한 바와 같이, 어레이의 단지 하나의 세그먼트만이 예비충전된다. 이는, 단지 하나의 세그먼트에 알루미늄 비트라인을 더한 캐패시턴스로,비트라인 캐패시턴스를 낮춤으로써, 판독 액세스 속도를 더 증가시킨다. 예를들면, 비트라인이 전체적으로 1024개의 셀을 지니며 각각의 세그먼트가 64 개의 셀을 갖는 경우, 세그먼트 선택라인을 사용하여 세그먼트의 판독 절연을 행하는 것에 의하여, 비트라인 캐패시턴스가 16 분의 1 정도로 감소한다.
본원에 기술된 본 발명의 여러 변형 실시예는 본 발명을 실시함에 있어서 사용될 수 있다는 점을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 한정하며 이러한 특허청구의 범위에 속하는 방법 및 구조 그리고 그의 등가물은 본 발명에 포함하고자 의도된 것이다.
Claims (1)
- P-형 도전성 실리콘 기판내에 고속 액세스 전기적 프로그램 가능 판독전용 메모리(EPROM) 어레이를 제조하는 방법에 있어서, (a) 상기 P-형 도전성 실리콘 기판 상에 제 1 절연재료층을 형성하는 단계; (b) 상기 제 1 절연재료 상에 제 1도전재료층을 형성하는 단계; (c) 상기 제 1 도전재료충 상에 제 2 절연재료층을 형성하는 단계; (d) 제 2 절연재료 및 그의 하부에 놓인 제 1 도전재료층의 선택된 부분을 에칭하여 제 2 절연재료 및 그의 하부에 농인 제 1 도전재료의 복수개의 이격된 병렬 스트립을 형성하는 단계; (e) 제 2 절연 재료 및 그의 하부에 놓인 제 1 도전재료의 병렬 스트립사이의 실리콘 기판영역으로 N-형 도우펀트를 도입하여 이격된 매몰 N+비트라인을 형성하는 단계로서, 교호로 배치된 매몰 N+비트라인은 매몰 N+소오스라인과 교호로 배치된 드레인 라인을 형성하고, 상기 드레인 라인 각각은 상기 드레인 라인을 공유하는 복수개의 EPROM셀에 대하여 단지 하나의 전기 접점만을 지님으로써 상기 EPROM 어레이가 복수개의 세그먼트로 세분되며, 상기 소오스 라인은 접촉되지 않게 하는 단계; (f) 제 2 도전재료의 복수개의 이격된 병렬 워드 라인을 형성하는 단계로서, 상기 워드 라인은 제 2 절연재료 및 그의 하부에 놓인 제 1 도전재료의 스트립과 수직으로 형성되고, 상기 제2도전재료를 제2절연재료로 상기 제1도전재료와 분리시킴으로써 제1 및 제2도전재료의 교점이, 어레이를 구성하는 교차점 EPROM 셀의 위치를 규정하도록 하는 단계; (g) 어레이 각각의 세그먼트에 제1 및 제2의 이격된 제2의 도전재료의 병렬 선택라인을 형성하는 단계로서, 상기 선택라인은 제2절연재료 및 그의 하부에 놓인 제 1 도전재료의 스트립과 수직으로 형성되고, 상기 제 2 절연재료로 제 2 도전재료를 제 1 도전재료와 분리시킴으로써, 제 1 도전재료와 제 1 및 제 2 선택라인의 교점이 제1 및 제2선택 트랜지스터의 위치를 규정하여, 각각의 매몰 N+소오스 라인이 제 1 선택라인에 의해 제공된 게이트를 갖는 제 1 선택 트랜지스터를 거쳐 인접한 드레인 라인 중 하나 및 제 2 선택라인에 의해 제공된 게이트를 갖는 제 2선택 트랜지스터를 거쳐 다른 인접 드레인 라인에 전기적으로 접속될 수 있도록 하는 단계; 및 (h) 어레이 각각의 세그먼트에, 각각의 드레인 라인과 관련된 세그먼트 트랜지스터의 게이트를 한정하는 제 1 및 제 2 세그먼트 선택라인을 형성하는 단계를 포함하는 것을 특징으로 하는 P-형 도전성 실리콘 기판내에 고속 액세스 EPROM 어레이를 제조하는 방법.
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