KR100297015B1 - 세그먼트소거가능한섬광"전기적으로프로그램가능한판독전용메모리" - Google Patents

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Abstract

P - 형 도전성 실리콘 기판내에 형성된 세그먼트 소거가능한 섬광 "전기적으로 프로그램가능한 판독 전용 메모리(EPROM)" 어레이는 상기 실리콘 기판상에 형성된 게이트 산화물층을 포함한다. 상기 게이트 산화물상에는 제 1 폴리 실리콘층이 형성되어 있다. 상기 제 1 폴리실리콘층상에는 산화물/질화물/산화물 복합층이 형성되어 있다. ONO 및 그의 하부에 놓인 폴리 1 은 복수개의 병렬 스트립을 한정한다. ONO/폴리 1 스트립사이의 실리콘 기판내로 도입되는 N - 형 도우펀트는 매몰된 N+ 비트라인을 한정한다. 교호로 배치된 매몰 N+ 비트라인은 이러한 N+ 비트라인에 도입되는 추가적인 N - 도우펀트를 지님으로써, 매몰된 N+ 드레인 라인과 교호로 배치된 점진적으로 변하는 소오스 라인을 한정한다. 상기 점진적으로 변하는 소오스 라인 각각은 상기 점진적으로 변하는 소오스 라인을 공유하는 복수개의 EPROM 셀에만 접촉되어 있음으로써 EPROM 어레이는 복수개의 세그먼트로 세분된다. 교호로 배치된 드레인 라인은 접촉되어 있지않다. 복수개의 폴리 2 워드라인은 ONO/폴리 1 스트립과 수직으로 형성함으로써, 폴리 2 워드라인 및 폴리 1 스트립의 교점은 어레이를 구성하는 교차점 EPROM셀의 위치를 한정한다. 어레이의 각각의 세그먼트는 제 1 및 제 2 폴리 2 선택라인을 포함하는데, 폴리 1 과 상기 제 1 및 제 2 폴리 2 선택라인의 교점은 제 1 및 제 2 선택 트랜지스터를 한정함으로써 각각의 매몰된 N+ 드레인 라인은 제 1 선택트랜지스터를 거쳐 인접한 점진적으로 변하는 소오스 라인중 하나 및 제 2 선택 트랜지스터를 거쳐 다른 인접하는 점진적으로 변하는 소오스 라인에 전기적으로 접촉될수 있다. 마지막으로, 각각의 세그먼트는 또한 상기 점진적으로 변하는 소오스 라인의각각의 단부와 관련된 세그먼트 선택 트랜지스터의 게이트를 한정하는 세그먼트 선택라인을 포함한다.

Description

세그먼트 소거가능한 섬광(閃光)"전기적으로 프로그램가능한 판독 전용 메모리(EPROM)"
제 1 도 내지 제 6 도는 본 발명에 따른 세그먼트 소거가능한 섬광 EPROM 어레이를 제조하기 위한 공정도를 순차적으로 예시한 도면.
제 7 도는 본 발명에 따른 세그먼트 소거가능한 섬광 EPROM 어레이의 일부분을 예시한 배치도.
제 8도는 본 발명에 따른 세그먼트 소거가능한 섬광 EPROM 어레이의 2개의 세그먼트를 예시한 회로도.
제 9도는 제 7도 배치도에 대한 등가화로를 예시한 회로도.
관련 출원
본원은 발명의 명칭이 "교호배치형 금속/소오스 가상 점지 섬광 전기적으로 프로그램가눙한 판독 전응 메모리 셀 어레이(ALTERNATE METAL/SOURCE VlRTUAL GROUND FLASH EPROM CELL ARRAY)" 이며 알버트 버지몬트의 명의로 1992 년 2 월 4 일자 출원된 미합중국 특허출원 제 07/830,938 호의 일부계속(Continuation - In - Part)출원이다. 전술한 관련출원은 본 발명에 관한 추가적인 배경 정보를 제공하도록 본원에 참고가 된다.
[발명의 분야]
본 발명은 전기적으로 프로그램가능한 판독 전용 메모리(E1ectrically Programnnble Read Only Memory; EPROM)디바이스에 관한 것으로 특히, 세그먼트 선택라인을 합체시켜 증가된 판독 액세스 속도 및 진정한 세그먼트 소거를 제공하는 섬광(閃光)EPROM 어레이에 관한 것이다.
[선행기술의 설명]
"섬광" EPROM 디바이스에서는, 데이타 저장 어레이를 이루는 모든 셀이 단일 동작으로 전기적으로 소거된다. 다시말하면, 보다 큰 저장 셀 사이즈를 필요로하는 "전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)" 와는 달리, 섬광 EPROM 어레이를 이루는 개별적인 저장 셀은 선택적으로 소거될 수 없다.
상기에 인용된 알버트 버지몬트의 미합중국 특허출원 제 07/830,938호에는, 종래의 섬광 EPROM의 프로그래밍 및 소거의 단순성을 보유하면서 축소의 용이성 및 감소된 셀 사이즈를 제공하는 신규한 "무접점" 섬광 EPROM 어레이 구조가 개시되어 있다.
버지몬트의 무접점 EPROM 어레이는 P - 형 실리콘 기판내에 형성된 교차점셀을 사용한다. 상기 어레이는 P - 형 실리콘 기판상에 형성된 게이트 산화물층을 포함한다. 산화물/질화물/산화물(ONO)및 그의 하부에 놓인 제 1 폴리실리콘(폴리 1)의 병렬 스트립이 게이트 산화물상에 형성되는데, 상기 폴리 1은 어레이를 구성하는 셀에 대한 부동 게이트를 제공한다. ONO/폴리 1 스트립사이의 기판 내에는 매몰된 N+ 비트 라인이 형성된다. 교호로 배치된 매몰 N+ 비트 라인은, 이 N+ 비트라인에 추가적인 N - 형 도우펀트가 주입됨으로써, 매몰된 N+ 드레인 라인과 교호로 배치되는, 점진적으로 변하는(graded)소오스 라인을 형성한다. 상기 점진적으로 변하는 소오스 비트라인은 세그먼트화된 양식(segmented fashion)으로 금속에 의해 접촉된다. 즉, 어레이에 제공된 한 열(column)에는 매 32 또는 64 셀마다에 대하여 단지 하나의 소오스 접점만이 있다. 중간 매몰 N+ 드레인 라인은 접촉되어 있지않다. 어레이의 폴리 2 워드라인이 ONO/폴리 1 스트립과 수직으로 형성되어 있으므로, 워드라인은 ONO 에 의해 폴리 1 부동게이트와 분리되어 "교차점(cross - point)" 셀을 한정한다. 각각의 매몰된 N+ 드레인 라인은 제 1 폴리 2 선택라인에 의해 제공된 게이트를 갖는 제 1 선택 트랜지스터를 거쳐 인접한, 점진적으로 변하는 소오스라인 중 하나 및 제2 선택라인에 의해 제공된 게이트를 갖는 제2 선택 트랜지스터를 거쳐 다른 인접하는, 점진적으로 변하는 소오스라인에 전기적으로 접속될 수 있다. 또한, 제 1 및 제 2 선택 트랜지스터는 폴리 2 선택라인 및 N+ 비트라인의 교점에 의해 한정된 교차점 섬광 EPROM 셀이다.
보아쯔 에이탄 명의로 1990 년 6 월 13 일자 출원된 미합중국 특허출원 제539,657호에 기술되어 있는 바와같이, 세그먼트화된 비트라인 및 선택 트랜지스터의 사용은 프로그래밍시 선택되지 않은 세그먼트에서 선택되지 않은 셀의 드레인 턴온을 방지한다.
버지몬트 어레이에서 선택된 셀은 상기 선택된 셀의 워드라인을 프로그래밍 전압으로 유지함으로써 프로그래밍된다. 제 1 의 인접한 점진적으로 변하는 소오스라인은 고(high)전압으로 유지하고 제 2 의 인접한 점진적으로 변하는 소오스 라인은 저(low)전압으로 유지한다. 그리고 나서, 제 2 선택라인에 고전압 레벨을 인가하고 제 2 선택라인을 저전압 레벨로 유지하여 중간 무접점 드레인 비트라인상에 고전압을 풀업(pull - up)시킨다. 따라서, 상기 선택된 셀의 부동 게이트상으로 고온 전자가 주입된다.
버지몬트 어레이는 점진적으로 변하는 소오스라인 각각에 소거전압을 인가하고 제 1 선택라인 및 제 2 선택라인을 저전압 레벨로 유지함으로써 소거된다. 따라서, 어레이를 이루는 각각의 프로그램된 섬광 EPROM 셀에 대하여, 전자가 상기 셀의 부동 게이트로부더 상기 셀의 점진적으로 변하는 소오스로 터널링한다.
전술한 버지몬트 섬광 EPROM 어레이가 선행기술보다 상당한 이점을 제공하지만, 이는 다른 선행기술의 섬광 EPROM 어레이와 같이, 완전한 어레이 소거에 국한되어 있다. 또한, 어레이의 모든 세그먼트가 판독동작에 대하여 예비충전되어 있어야 하기때문에, 선택된 EPROM 셀에 대한 판독 액세스 속도는 제한된다.
그러므로, 증가된 판독 액세스 속도 및 진정한 세그먼트 소거를 제공하는 섬광 EPROM 어레이를 사용하는 것이 바람직스럽다.
[발명의 요약]
본 발명의 바람직한 실시예는 P - 형 도전성 실리콘 기판내에 형성된 세그먼 소거가능한 섬광 EPROM 어레이를 제공한다. 상기 세그먼트 소거가능한 EPROM 어레이는 상기 실리콘 기판상에 형성된 게이트 산화물층을 포함한다. 상기 게이트 산화물상에는 제 1 폴리 실리콘층을 형성한다. 상기 제 1 폴리 실리콘층상에는 산화물/질화물/산화물 복합물을 형성한다. ONO 및 그의 하부에 놓인 폴리 1 은 병렬 스트립을 한정하는데, 상기 폴리 1 은 어레이를 이루는 셀의 부동 게이트를 제공한다. ONO/폴리 1 스트립사이의 실리콘 기판내로 도입되는 N - 형 도우펀트는 매몰된 N+ 비트라인을 한정한다. 교호로 배치된 매몰 N+ 비트라인은 이 N+비트라인에 도입되는 추가적인 N-도우펀트를 지님으로써, 중간 매몰 N+ 드레인 비트라인에 인접한, 점진적으로 변하는 N+/N-소오스 라인을 한정한다. 상기 점진적으로 변하는 소오스 라인 각각은 그러한 특정의 점진적으로 변하는 소오스라인을 공유하는 복수개의 EPROM셀에 대하여 단지 한번만 접촉되어 있음으로써, 상기 섬광 EPROM 어레이를 복수개의 세그먼트로 분할시킨다. 중간 드레인 비트라인은 접촉되어 있지않다. ONO/폴리 1 스트립과 수직으로 폴리 2 워드라인을 형성함으로써, 폴리 2 워드라인 및 폴리 1 부동게이트의 교점은 교차점 섬광 EPROM 셀의 위치를 한정한다. 어레이를 구성하는 각각의 세그먼트는 제 1 및 제 2 폴리 2 선택라인을 포함하는데, 폴리 1 과 폴리 2 의 교점은 제 1 및 제 2 선택 트랜지스터를 한정함으로써 각각의 매몰된 N+ 드레인 라인은 제 1 선택 트랜지스터를 거쳐 인접한 점진적으로 변하는 소오스 라인중 하나 및 제 2 선택 트랜지스터를 거쳐 다른 인접하는 점진적으로 변하는 소오스 라인에 전기적으로 접촉될 수 있다. 마지막으로, 본 발명에 따르면, 또한 어레이를 이루는 각각의 세그먼트는 제 1 및 제 2 의 세그먼트 선택라인을 포함하고, 상기 제 1 및 제 2 의 세그먼트 선택라인은 세그먼트를 이루는 각각의 점진적으로 변하는 소오스 라인 양단에 위치한 세그먼트 선택트랜지스터의 게이트를 한정한다. 상기 세그먼트 선택 트랜지스터를 사용하여 판독 및 소거 동작에 대하여 어레이를 이루는 특정의 세그먼트(들)를 이네이블(enable)시킨다. 이는 판독동작시 감소된 비트라인 캐패시턴스를 초래함으로써, 결과적으로보다 빠른 판독 액세스를 초래한다. 또한, 이는 섬광 EPROM 어레이에서 진정한 세그먼트 소거를 가능하게 한다.
본 발명의 특징 및 이점에 대한 보다 양호한 이해는 본 발명의 원리가 사용되는 예시적인 실시예를 보여주는 첨부된 도면 및 이하 상세한 설명을 참조하면 실현될 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
본 발명의 개념에 따라 교호 배치형 금속/소오스 가상 접지(AMSG)섬광 EPROM 셀 어레이를 제조하는 방법을 지금부터 기술하고자 한다. 상기 어레이는 내부액세스 트랜지스터를 갖는 교차점 셀을 사용한다. 하기에 기술되는 EPROM은 주로 상기에 기술한 버지몬트 어레이이지만, 판독 및 소거 동작시 상기 어레이를 구성하는 세그먼트를 분리시키기 위해 세그먼트 선택라인이 추가되어 있다. 다시말하면, 본 발명에 따르면, 상기 어레이의 각각의 세그먼트를 이루는 세그먼트 선택라인은 그러한 세그먼트를 이루는 소오스 비트라인에 대한 제어된 액세스를 제공한다.
제 1 도 내지 제 6 도는 본 발명에 따라 세그먼트 액세스 가능한 섬광 EPROM 어레이를 제조하기 위한 공정도에서의 순차적인 단계를 예시한 것이다. 제 1 도 내지 제 4 도 각각은 그러한 공정도의 단계에 있는 어레이 구조의 일부분에 대한 평면도를 포함하고 이하 3 개의 도면이 상기 구조에 해당하는 단면도를 포함한다. 즉, 상기 단면도는(1)EPROM 셀 어레이에서 워드라인 방향("A/A"로 표시됨)으로 취해진 것이고, (2)선택 트랜지스터 영역에서 워드라인 방향("B/B" 로 표시됨)으로 취해진 것이며, (3)선택 트랜지스터 영역에서 워드라인과 수직한 폴리 1방향("C/C" 로 표시됨)으로 취해진 것이다. 그 이외에도, 제 2 도 내지 제 4 도는 세그먼트 선택 트랜지스터 영역을 도시하도록 매몰된 N+ 점진적으로 변하는 소오스 방향("D/D" 로 표시됨)으로 취해진 구조의 단면도를 포함한다. 제 5 도 및 제6도의 단면도는 세그먼트 트랜지스터 영역의 세부사항을 도시한 것이다.
제 1 도를 참조하면, 공정도는 이러한 형태의 공정과 공통인 종래의 단계로부터 개시하여, P - 형 실리콘 기판(102)상에 100Å 의 게이트 산화물(100)을 형성한다. 그리고 나서, 폴리 실리콘(폴리 1) 층 (104)을 대략 1500Å 의 두께로 증착하고 인을 사용하여 낮은 주입 에너지에서 2- 5×1015의 선량(dose)으로 도우핑한다.
다음에, 제 1 도에 또한 도시된 바와 같이, 산화물/질화물/산화물(ONO)의 복합 유전체층(106)을 형성한다. ONO 층을 성장시킨후에는, 포토레지스터 마스크(108)을 사용하여 ONO 상에 수직 스트립을 한정한다. 그리고나서, ONO(106) 및 그의 하부에 놓인 폴리 1(104)을 플라즈마 에칭하여 ONO/폴리 1 의 병렬 스트립(110)을 형성한다.
제 2 도를 참조하면, 폴리 1 포토레지스트 마스크(108)를 제거한 후에, 폴리 1 스트립(110)사이에 얇은 에지 산화물을 성장시키고, 비트라인의 이온 주입으로부터 기판의 세그먼트 선택 영역을 보호하도록 비트라인 마스크를 형성한다. 그리고, 어레이내의 폴리 1 라인이, 어레이 내의 N+ 비트라인을 규정하기 위한 자기 정렬된 비소 이온 주입에 사용된다. 그리고, 교호로 배치된 N+ 비트라인을 마스크하고, 노출된 비트라인 내에 인을 이온주입하여, EPROM 어레이의 셀에 대하여 교호로 배치된 점진적으로 변하는 N+/N- 소오스 비트라인을 형성한다. 선택적으로, 이러한 점진적으로 변하는 소오스 주입 다음에는 제 2 도에 도시된 바와 같이 드레인 비트라인 내에 붕소를 이온주입하는 마스크 단계가 이행될 수 있다. 이러한 마스크는 디바이스의 세그먼트 선택 트랜지스터 영역을 보호한다. 궁극적으로, N+/N- 점진적으로 변하는 소오스 비트라인은, 세그먼트화된 양식, 예를들면, 어레이에 제공된 열내에서의 매 32 또는 64 셀마다에 대한 한 접점으로 금속에 의해 접촉되어 있다. 중간 드레인 비트 라인은 접촉되어 있지 않다.
다음에, N+ 비트라인 영역상에 "특이" 산화물을 성장시켜 추후의 ONO 및/또는 폴리 플라즈마 에칭 단계에서 상당한 허용범위(latitude)를 제공한다. 예를들면, 특이 산화물을 형성하지 않고서도 폴리 플라즈마 에칭을 이행하는 경우, 폴리플라즈마 에칭 단계는 노출된 N+ 비트라인 영역내에서 실리콘의 홈을 형성할 수 있다. 이러한 이유로 해서, 이러한 단계는 ONO 에칭시 둥가 산화물 손실에 기여함으로써 '특이 산화(differentia1 oxidation)' 라고 부른다.
다음에, 제 3 도에 도시된 바와같이, "보호 어레이" 라고 불리우는 마스크 단계를 이행하여 어레이로부터 잔류(residual)부동 게이트 산화물(폴리 1 마스크는 투명한 전계 마스크임)및 디바이스의 세그먼트 선택 트랜지스터 영역내의 특이 산화물을 에칭하여 제거한다. 주변에 있는 잔류 부동 게이트 산화물 및 세그먼트 선택라인 영역에 있는 특이 산화물은, 묽은 불화수소(HF)를 사용하는 습식 화학처리에 의하여 에칭되어 제거된다. 그리고 나서, 포토레지스트가 제거된다.
지금부터 제 4 도를 참조하면, 상기 공정의 다음 단계는 세그먼트 선택 트랜지스터 영역 및 주변에 있는 게이트 채널 영역 도처에서의 200Å의 게이트 산화물의 성장을 포함한다. 그리고나서, 한계 전압 마스크(Vtp 마스크)를 한정하고 P-채널 영역을 붕소로 주입시켜 원하는 한계 전압을 제공한다.
vtp마스크 포토레지스트를 제거한 후에는, 2000Å의 제 2 폴리실리콘(폴리 2)층을 증착하고 인으로 도우핑한다. 그리고 나서, 2500Å 의 텅스텐 실리사이드 층을 증착하고 폴리 2 마스크를 한정한다. 상기 폴리 2 마스크는, 주변에 있는 트랜지스터의 게이트를 한정하고, EPROM 셀의 워드라인을 한정하며, 어레이 각각의 세그먼트에 대한 제 1 및 제 2 액세스 선택라인을 한정하고, 본 발명에 의하면, 어레이 각각의 세그먼트에 대한 세그먼트 선택라인을 한정하는 복수의 기능을 갖는다.
다음에, 텅스텐 실리사이드 층 및 폴리 2 층을 플라즈마 에칭한다. 액세스 트랜지스터는 어레이 셀보다 많은 전류를 구동시키도록 어레이 섬광 EPROM 셀보다 큰 폭을 갖는 섬광 EPROM 셀이다.
제 5 도를 참조하면, 이러한 플라즈마 에칭 후에, 포토레지스트가 제거되지 않는다. 제 2 포토레지스트를 그 위에 계속하여 전개하고, 자기 정렬된 에치(Self - Aligned Etch : SAE)마스킹 단계를 이행한다. SAE 마스크는 이전의 폴리 2 포토레지스트의 보존성을 유지하여 섬광 EPROM 셀 어레이의 워드라인 사이에 있는 잔류 ONO/폴리 1 층의 폴리 2 에 대한 자기 정렬된 에칭을 허용한다. 상기 SAE 마스크를 형성하여 또한 ONO/폴리 1 에칭시 세그먼트 선택라인을 보호한다.
ONO/폴리 1 을 에칭한 후에, SAE 마스크를 제거하고 새로운 마스크를 한정하여 제6도에 도시된 바와같이 어레이를 이루는 점진적으로 변하는 소오스 라인 각각과 관련된 세그먼트 선택 트랜지스터의 N+ 소오스 및 드레인 영역을 한정할 수 있다.
제 7 도는 결과적으로 제조된 구조에 대한 배치도이고, 제 8 도는 어레이를 이루는 2 개의 세그먼트에 대한 등가 회로도를 제공한 것이다.
본 발명에 따른 섬광 EPROM 어레이의 한 세그먼트 일부분을 보여주는 제 9 도를 참조하면, 워드라인 2를 Vpp로 취하고 상기 세그먼트에 대한 세그먼트 선택라인을 프로그래밍 전압(Vpp)으로 취하는 경우, 셀(A)을 프로그래밍하려면, 비트라인(N-1)을 Vss로 유지하고, 비트라인(N)을 공급 전압(Vcc; 5 - 7V)으로 취하며, 비트라인(N+1)을 부동(float)상태로 되게하되, 선택라인 1 에 프로그래밍 전압(Vpp)을 인가하며, 선택라인 2 를 Vss로 유지한다. 이는, 상기에 기술한 바와같이 접촉되어 있지않은 중간 드레인 비트라인상에 공급전압(Vcc)을 구동시킨다.
이러한 통제는 드레인 측으로부더 셀(A)의 부동 게이트로의 고온 전자 주입을 야기시킨다.
마찬가지로, 워드라인 2 및 세그먼트 선택 라인을 Vpp로 취하는 경우 셀(B)을 프로그래밍하려면, 비트라인(N-1)을 Vcc로 취하고, 비트라인(N)을 Vss로유지하며, 비트라인(N+1)을 부동 상태로 되게하되, 프로그래밍 전압(Vpp)을 선택라인 2 에 인가하며, 선택라인 1 을 Vss로 유지한다.
"섬광" 소거모드시, 선택된 세그먼트에 내재하는 세그먼트 선택 라인을 프로그래밍 전압(Vpp)으로 유지함으로써, 그러한 세그먼트에 내재하는 세그먼트 선택 트랜지스터를 턴온시키되, 어레이를 이루는 다른 모든 세그먼트 선택라인을 Vss로 유지한다. 선택된 세그먼트에 내재하는 비트라인 각각(N-1, N, N+1)에 소거 전압(Ver)을 인가하고, 선택라인 1 및 선택라인 2 를 Vss로 유지한다. 이는 부동게이트로부터 세그먼트에 내재하는 각각의 셀의 소오스측으로의 전자의 파울러 - 노르드하임 터널링을 야기시킨다. 점진적으로 변하는 N+/N- 소오스 접합은 접합 항복(junction breakdown)을 방지한다.
따라서, 소거 동작시, 세그먼트 선택라인을 통해 단지 하나(또는 X)세그먼트(들)를 어드레싱(addressing)하여 진정한 세그먼트 소거를 허용한다. 진정한 세그먼트 소거는 신뢰성을 증가시키고 소거 동작시 선택되지 않은 다른 세그먼트상의 소오스 소거 외란을 최소화시킨다.
셀(A)을 판독하려면, 선택된 세그먼트의 세그먼트 선택라인을 VCC로 유지하고, 선택된 세그먼트의 모든 비트 라인을 판독 전압(Vrd; 1.5 - 2V)으로 예비충전시킨다. 선택 라인 1을 VCC로 유지하고 선택라인 2를 Vss로 유지한다. 그리고나서, 비트라인(N)을 Vss로 풀다운시켜, 중간 드레인을 Vss에 이르게 한다. 다른 모든 세그먼트 선택 라인을 Vss로 유지한다.
마찬가지로, 셀(B)을 판독하려면, 세그먼트 선택 라인을 Vcc로 유지하고 세그먼트를 이루는 모든 비트 라인을 판독 전압(Vrd)으로 예비층전시킨다. 선택라인 2 를 Vss로 유지하고 선택라인 2 를 Vcc로 유지한다. 그리고나서, 비트 라인(BLn-1)을 Vss로 풀다운시켜, 중간 드레인을 Vss에 이르게한다. 소오스상에서 판독 전압(Vrd)으로 판독 동작을 이행하는 것은 소오스가 점진적으로 변하기 때문에 소프트 기록 면역을 증가시킨다. 이는 높은 판독 전압으로 판독하는 것올 허용한다. 이는 보다 높은 판독 전류 및 속도에 이르게 하고, 이는 다시 보다 빠른 판독 액세스에 이르게한다. 더군다나, 상기에 기술한 바와같이 판독 동작시 어레이의 단지 한 세그먼트만을 예비충전시킨다. 이는 단지 한 세그먼트를 알루미늄 비트라인에 합한 캐패시턴스에 대한 비트라인 캐패시턴스를 낮추고, 더우기 판독 액세스 속도를 증가시킨다. 예를들면, 비트라인이 총체적으로 1024개의 셀을 갖고 각각의 세그먼트가 64 개의 셀을 갖는 경우, 세그먼트 선택 라인을 사용하는 세그먼트의 판독 분리는 16 인자만큼 비트라인 캐패시턴스를 감소시킨다.
본원에 기술된 본 발명의 변형 실시예는 본 발명을 실시하는데 사용될 수 있다는 점을 이해하여야 한다. 첨부한 특허청구의 범위는 본 발명의 범위를 한정하며 이러한 청구범의에 속하는 방법 및 구조 그리고 그의 등가물은 본 발명에 포함하고자 의도된 것이다.

Claims (1)

  1. P-형 도전성 실리콘 기판내에 세그먼트소거가능한 섬광(flash; 閃光)전기적 프로그램가능 판독전용 메모리(EPROM)어레이를 제조하는 방법에 있어서,
    (a) P-형 도전성 실리콘 기판상에 제1절연 재료층을 형성하는 단계;
    (b) 상기 제 1 절연 재료층 상에 제 1 도전 재료층을 형성하는 단계;
    (c) 상기 제1도전 재료층상에 제2절연 재료층을 형성하는 단계;
    (d) 제 2 절연 재료층 및 그의 하부에 놓인 제 1 도전 재료층의 선택된 부분을 에칭하여 제 2 절연 재료 및 그의 하부에 놓인 제 1 도전재료의 이격된 복수개의 병렬 스트립을 형성하는 단계;
    (e) 제 2 절연 재료 및 그의 하부에 놓인 제 1 도전 재료의 병렬 스트립 사이의 실리콘 기판내로 N - 형 도우펀트를 도입시켜 이격된 매몰 N+ 비트라인을 형성하는 단계;
    (f) 추가적인 N-형 도우펀트를 교호로 배치된 매몰 N+비트라인에 주입하여, 매몰 N+ 드레인 라인과 교호로 배치되는 점진적으로 변하는 소오스 라인을 형성하는 단계로서, 상기 점진적으로 변하는 소오스 라인 각각은 상기 점진적으로 변하는 소오스 라인을 공유하는 복수개의 EPROM셀에 대하여 단지 하나만의 전기 접점을 지님으로써 섬광 EPROM 어레이를 복수개의 세그먼트로 세분하고, 교호로 배치된 드레인 라인은 접촉되어 있지 않도록 하는 단계;
    (g) 제 2 도전 재료의 이격된 복수개의 병렬 워드 라인을 형성하는 단계로서, 상기 워드라인은 제 2 절연재료 및 그의 하부에 놓인 제 1 도전재료의 스트립과 수직으로 형성되어, 상기 제 2 절연 재료로 상기 제 1 도전재료와 상기 제 2 도전재료를 분리시킴으로써 상기 제 1 및 제 2 도전 재료의 교점이 어레이를 이루는 교차점 EPROM셀의 위치를 한정하도록하는 단계;
    (h) 어레이를 구성하는 각각의 세그먼트내에 제2 도전 재료의 이격된 제 1 및 제 2 병렬 선택 라인을 형성하는 단계로서, 상기 선택 라인은 제 2 절연 재료 및 그의 하부에 놓인 제 1 도전재료의 스트립과 수직으로 형성되어, 상기 제 2 절연 재료로 상기 제 1 도전재료와 제 2 도전재료를 분리시킴으로써, 상기 제 1 도전 재료와 상기 제 1 및 제 2 선택라인의 교점이 제 1 및 제 2 선택 트랜지스터의 위치를 한정하여, 각각의 매몰 N+ 드레인 라인은 상기 제 1 선택라인에 의해 제공된 게이트를 갖는 제 1 선택 트랜지스터를 거쳐 인접한 점진적으로 변하는 소오스 라인중 하나 및 상기 제 2 선택라인에 의해 제공된 케이트를 갖는 제 2 선택 트랜지스터를 거쳐 다른 인접하는 점진적으로 변하는 소오스 라인에 전기적으로 접속될 수 있도록 하는 단계; 및
    (i) 어레이를 구성하는 각각의 세그먼트내에 제 1 및 제 2 세그먼트 선택라인을 형성하는 단계로서, 상기 세그먼트 선택라인은 각각의 점진적으로 변하는 소오스 라인과 관련괸 세그먼트 선택 트랜지스터의 게이트를 한정하도록 하는 단계를 포함하는 것을 특징으로 하는 P - 형 도전성 실리콘 기판내에 세그먼트 소거 가능한 섬광 EPROM 어레이를 제조하는 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376573A (en) * 1993-12-10 1994-12-27 Advanced Micro Devices, Inc. Method of making a flash EPROM device utilizing a single masking step for etching and implanting source regions within the EPROM core and redundancy areas
JPH07221210A (ja) * 1993-12-10 1995-08-18 Advanced Micro Devices Inc 不揮発性メモリを製造するための方法および不揮発性メモリアレイ
DE69527734T2 (de) * 1994-03-11 2003-05-15 St Microelectronics Inc Flash EEPROM und EPROM-Anordnungen
US5604141A (en) * 1994-03-15 1997-02-18 National Semiconductor Corporation Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
WO1995025352A1 (en) * 1994-03-15 1995-09-21 National Semiconductor Corporation A virtual-ground flash eprom with reduced-step-height field oxide regions in the array
US5409854A (en) * 1994-03-15 1995-04-25 National Semiconductor Corporation Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array
US5436478A (en) * 1994-03-16 1995-07-25 National Semiconductor Corporation Fast access AMG EPROM with segment select transistors which have an increased width
DE4435585C2 (de) * 1994-10-05 2001-02-01 Micronas Gmbh Anschlußstruktur für Doppelschichten, insbesondere zur Verwendung in integrierten Halbleiterschaltkreisen
US5801076A (en) * 1995-02-21 1998-09-01 Advanced Micro Devices, Inc. Method of making non-volatile memory device having a floating gate with enhanced charge retention
TW399332B (en) * 1998-08-12 2000-07-21 United Microelectronics Corp The structure of flash memory cell and the manufacturing method thereof
US6451642B1 (en) * 1999-07-14 2002-09-17 Texas Instruments Incorporated Method to implant NMOS polycrystalline silicon in embedded FLASH memory applications
US6580120B2 (en) * 2001-06-07 2003-06-17 Interuniversitair Microelektronica Centrum (Imec Vzw) Two bit non-volatile electrically erasable and programmable memory structure, a process for producing said memory structure and methods for programming, reading and erasing said memory structure
CN1327525C (zh) * 2003-12-24 2007-07-18 上海宏力半导体制造有限公司 测量电容的结构与方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2635408B1 (fr) * 1988-08-11 1992-04-10 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration

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