JPH0637332A - セグメント消去可能フラッシュｅｐｒｏｍの製造方法 - Google Patents

セグメント消去可能フラッシュｅｐｒｏｍの製造方法

Info

Publication number
JPH0637332A
JPH0637332A JP5130306A JP13030693A JPH0637332A JP H0637332 A JPH0637332 A JP H0637332A JP 5130306 A JP5130306 A JP 5130306A JP 13030693 A JP13030693 A JP 13030693A JP H0637332 A JPH0637332 A JP H0637332A
Authority
JP
Japan
Prior art keywords
segment
lines
array
conductive material
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5130306A
Other languages
English (en)
Inventor
Albert Bergemont
アルバート・バージモント
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH0637332A publication Critical patent/JPH0637332A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】 高読出アクセス速度及び真のセク゛メント消去が可能な
EPROMを提供する。 【構成】 ケ゛ート酸化膜上に第1多結晶シリコン層を、その上
に酸化膜/窒化膜/酸化膜(ONO)複合層を形成する。ONO/P
oly1が並列ストリッフ゜を、ONO/Poly1間のシリコン基板中の既注
入N型ト゛ーハ゜ントが既埋設N+ヒ゛ットラインを規定する。交互の既
埋設N+ヒ゛ットラインに別のN型ト゛ーハ゜ントを注入して既埋設N+ト゛レ
ーンラインと交互の漸変ソースラインを規定する。各漸変ソースラインは
そのソースラインを共有する複数EPROMセル毎に1回だけ接触さ
れ、アレイが複数セク゛メントに細分される。ト゛レーンラインは無接
触。ワート゛ラインPoly2はONO/Poly1に直交し、その交差が交
差点EPROMセルの位置を規定する。各セク゛メントは第1,第2選択
ラインPoly2を含み、そのPoly1との交差により第1,第2選択
トランシ゛スタが規定され、各既埋設N+ト゛レーンラインは第1,第2選択
トランシ゛スタを介して隣接漸変ソースラインの1つ及び他の隣接漸変
ソースラインに電気接続可能となる。最終的に各セク゛メントはセク゛メ
ント選択ラインを含む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭデバイスに
関し、特に、読み出しアクセス速度の向上と真のセグメ
ント消去とを提供するためにセグメント選択ラインを組
み込んだフラッシュＥＰＲＯＭアレイに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】「フラ
ッシュＥＰＲＯＭデバイス」では、データ記憶アレイ中
の全セルが単一動作で電気的に消去される。即ち、一層
大きな記憶セルサイズを必要とするＥＥＰＲＯＭとは異
なり、フラッシュＥＰＲＯＭアレイ中の個々の記憶セル
を選択的に消去することはできない。
【０００３】本出願人に譲渡された米国特許出願第07/8
30,938号（1992年2月4日 : AlbertBergemont の出願）
「ALTERNATE METAL/SOURCE VIRTUAL GROUND FLASH EPRO
M CELL ARRAY」には、新規の「無接点」フラッシュＥ
ＰＲＯＭアレイのアーキテクチャが開示されている。こ
のアーキテクチャにより、従来のフラッシュＥＰＲＯＭ
のプログラム及び消去の単純さを維持したまま、セルサ
イズの縮小及びスケール設定(scalability)の容易化が
提供される。
【０００４】Bergemontの無接点フラッシュＥＰＲＯＭ
アレイは、Ｐ型シリコン基板中に形成された交差点セル
を採用している。このアレイは、Ｐ型シリコン基板上に
形成されたゲート酸化膜層から成るものである。酸化膜
／窒化膜／酸化膜（ONO）とその下方に位置する第１の
多結晶シリコン（Poly1）とからなる並列ストリップが
ゲート酸化膜上に形成され、そのPoly1によって前記ア
レイのセルに関するフローティングゲートが提供され
る。既埋設Ｎ+ビットラインは、ストリップONO／Poly1
間で基板中に形成されている。交互配置された既埋設Ｎ
+ビットラインには、別のＮ型ドーパントが注入されて
いる。これにより、既埋設Ｎ＋ドレーンラインと交互配
置された漸変(graded)ソースラインが形成される。この
漸変ソースビットラインは、セグメント化様式で金属に
より接触され、即ち、ＥＰＲＯＭアレイの所与のカラム
における32または64セル毎に１つのソース接点のみが存
在する。中間の既埋設Ｎ+ドレーンラインには接点は存
在しない。アレイのワードラインPoly2は、ストリップO
NO/Poly1と直交して形成され、ONOによりワードライン
がフローティングゲートPoly1から分離されて「交差
点」セルが規定されるようになっている。各々の既埋設
Ｎ+ドレーンラインは、その隣接する漸変ソースライン
のうちの１つに第１の選択トランジスタを介して電気的
に接続可能であり、また他の隣接する漸変ソースライン
に第２の選択トランジスタを介して電気的に接続可能で
ある。ここで、前記第１の選択トランジスタは第１の選
択ラインPoly2により与えられるゲートを有し、前記第
２の選択トランジスタは第２の選択ラインPoly2により
与えられるゲートを有している。また、前記第１及び第
２の選択トランジスタは、選択ラインPoly2とＮ+ビット
ラインとの交差により規定される交差点フラッシュＥＰ
ＲＯＭセルである。
【０００５】「ＥＰＲＯＭ仮想接地アレイ」に関するBo
az Eitanの米国特許出願第539,657号（1990年6月13日出
願）で既述されているように、セグメント化ビットライ
ン及び選択トランジスタの使用することにより、プログ
ラム中に非選択セグメント中の非選択セルでドレーンが
オンになることが禁止される。
【０００６】Bergemontのアレイにおける選択されたセ
ルは、そのセルのワードラインをプログラム電圧に維持
することによりプログラムが行われる。第１の隣接する
漸変ソースラインを高電圧に維持する一方、第２の隣接
する漸変ソースラインを低電圧に維持する。次いで、第
１の選択ラインに高レベル電圧を印加する一方、第２の
選択ラインを低レベル電圧に保持して、中間の無接触ド
レーンビットライン上に高電圧をプルアップする。この
ため、選択されたセルのフローティングゲートへホット
エレクトロンが注入される。
【０００７】Bergemontのアレイは、各漸変ソースライ
ンに消去電圧を印加すると共に第１の選択ライン及び第
２の選択ラインを低電圧レベルに保持することにより、
消去が行われる。従って、アレイ中のプログラムされた
各フラッシュＥＰＲＯＭ毎に、そのセルのフローティン
グゲートからそのセルの漸変ソースへと電子がトンネリ
ングする。
【０００８】上述のBergemontのフラッシュＥＰＲＯＭ
アレイは、従来のに比較してかなり大きな利点を提供す
るものであるが、それはまた、従来の他のフラッシュＥ
ＰＲＯＭアレイのように、全アレイ消去に制限されたも
のである。また、アレイの全セグメントが読み出し動作
のために事前充電されなければならず、選択されたＥＰ
ＲＯＭセルに対する読み出しアクセス速度が制限される
ことになる。
【０００９】従って、読み出しアクセス速度の増大及び
真のセグメント消去を可能とするフラッシュＥＰＲＯＭ
アレイを提供することが所望される。
【００１０】
【課題を解決するための手段】本発明の好適実施例によ
り、Ｐ型の導電性を有するシリコン基板中に形成された
セグメント消去可能フラッシュＥＰＲＯＭアレイが提供
される。このセグメント消去可能ＥＰＲＯＭアレイは、
シリコン基板上に形成されたゲート酸化膜層から成る。
そのゲート酸化膜上には第１の多結晶シリコン層が形成
される。その第１の多結晶シリコン層上には酸化膜／窒
化膜／酸化膜(ONO)の複合体が形成される。そのONO及び
その下方に位置するPoly1により並列ストリップが規定
され、Poly1によりアレイ中のセルのフローティングゲ
ートが提供される。ストリップONO/Poly1間のシリコン
基板中に注入されたＮ型ドーパントにより、既埋設Ｎ+
ビットラインが規定される。交互配置された既埋設Ｎ+
ビットラインには、別のＮ型ドーパントが注入されてお
り、これにより、中間の既埋設Ｎ+ドレーンビットライ
ンに隣接するＮ+／Ｎ-漸変ソースラインが規定される。
その漸変ソースラインの各々は、その特定の漸変ソース
ラインを共有する複数のＥＰＲＯＭセル毎に１回ずつ接
触され、これによりフラッシュＥＰＲＯＭアレイが複数
のセグメントに細分化される。中間のドレーンビットラ
インは無接触である。ワードラインPoly2は、ストリッ
プONO/Poly1に直交して形成され、ワードラインPoly2と
フローティングゲートPoly1との交差により交差点フラ
ッシュＥＰＲＯＭセルの位置が規定されるようになって
いる。アレイの各セグメントには、第１及び第２の選択
ラインPoly2が含まれ、そのPoly1との交差により、第１
及び第２の選択トランジスタが規定されて、各々の既埋
設Ｎ+ドレーンラインが、その隣接する漸変ソースライ
ンのうちの１つに前記第１の選択トランジスタを介して
電気的に接続可能となり、及び、他の隣接する漸変ソー
スラインに前記第２の選択トランジスタを介して電気的
に接続可能となるようになっている。最終的には、及び
本発明によれば、アレイ中の各セグメントは、第１及び
第２のセグメント選択ラインを含む。これらのセグメン
ト選択ラインにより、セグメント中の各漸変ソースライ
ンの対向端部に配置されたセグメント選択トランジスタ
のゲートが規定される。前記セグメント選択トランジス
タは、アレイ中の特定のセグメントを読み出しまたは消
去動作用に使用可能とするために用いられる。その結果
として、読み出し動作中のビットラインの静電容量が減
少して読み出しアクセスが速くなり、また、フラッシュ
ＥＰＲＯＭアレイ中における真のセグメント消去が可能
となる。
【００１１】以下の詳細な説明及び本発明の原理を用い
た以下に例示の実施例の図面を参照することにより、本
発明の特徴及び利点が一層良好に理解されることであろ
う。
【００１２】
【実施例】本発明の概念による交互配置型金属／ソース
仮想接地（ＡＭＳＧ）フラッシュＥＰＲＯＭセルアレイ
の製造に関するプロセス方法論を以下で説明する。この
アレイは、内部アクセストランジスタを備えた交差点セ
ルを用いたものである。以下で説明するＥＰＲＯＭアレ
イは、本質的には上述のBergemontのアレイであるが、
読み出し及び消去動作中にアレイのセグメントを絶縁す
るためのセグメント選択ラインを追加したものである。
即ち、本発明によれば、アレイの各セグメント中のセグ
メント選択ラインが、そのセグメント中のソースビット
ラインに対する制御されたアクセスを提供する。
【００１３】図１ないし図６は、本発明によるセグメン
トへのアクセスが可能なフラッシュＥＰＲＯＭアレイを
製造するためのプロセスフローにおけるステップを順次
示すものである。図１ないし図４の各々には、前記プロ
セスフローの各ステージにおけるアレイ構造の一部の平
面図、及びそれに対応する前記構造の３つの断面図が示
されている。即ち、それらの断面図は、(1)ＥＰＲＯＭ
セルアレイ中のワードライン方向（Ａ／Ａで示す）と、
(2)選択トランジスタ領域中のワードライン方向（Ｂ／
Ｂで示す）と、(3)選択トランジスタ領域中のワードラ
インに直交するPoly1方向（Ｃ／Ｃで示す）とで示され
ている。更に、図２ないし図４は、既埋設Ｎ+漸変ソー
ス方向における構造体の断面図を含み、セグメント選択
トランジスタ領域（Ｄ／Ｄで示す）を示している。図５
及び図６は、そのセグメント選択トランジスタ領域の詳
細を示す断面図である。
【００１４】ここで図１を参照する。本プロセスフロー
は、この種のプロセスに一般に用いられる従来のステッ
プで始まり、次いでＰ型シリコン基板102上への100Åの
ゲート酸化膜100の形成が行われる。次いで、多結晶シ
リコン層(Poly1)104が、約1500Åの厚さまで蒸着され、
低イオン注入エネルギーにおいて１回の２〜５×101 5の
リンでドープされる。
【００１５】次に、図１で示すように、酸化膜／窒化膜
／酸化膜(ONO)からなる複合誘電層106がPoly1上に形成
される。このONO層の成長後、フォトレジストマスク108
を用いてそのONO層上に垂直ストリップが規定される。O
NO層106及びその下方のPoly1層104が次いでプラズマエ
ッチングされて、ONO/Poly1からなる並列ストリップ110
が形成される。
【００１６】ここで図２を参照する。Poly1のフォトレ
ジストマスク108を除去した後、Poly1ストリップ110間
に薄いエッジ酸化膜を成長させて、ビットラインのイオ
ン注入から基板のセグメント選択領域を保護するように
ビットラインマスクを規定する。次いで、アレイ中のPo
ly1ラインをセルフアライン式ヒ素イオン注入に用い
て、アレイ中にＮ+ビットラインを規定する。次に、交
互配置されたＮ+ビットラインがマスクされ、露出した
ビットライン中にリンがイオン注入されて、ＥＰＲＯＭ
アレイのセルのための交互配置されたＮ+／Ｎ-漸変ソー
スビットラインが提供される。また必要に応じて、図２
に示すように、その漸変ソースイオン注入に続いて、ド
レーンビットライン中へのボロンのイオン注入のための
マスクステップを行うことも可能である。それらのマス
クは、デバイスのセグメント選択トランジスタ領域を保
護する。究極的には、Ｎ+／Ｎ-漸変ソースビットライン
はセグメント化様式で金属により接触され、即ち、例え
ばアレイの所与のカラムにおいて、32または64セル毎に
１回接触する。中間のドレーンビットラインは無接触で
ある。
【００１７】次に、「特異な(differential)」酸化膜を
Ｎ+ビットライン領域上に成長させて、後続のONO及び／
又はPolyのプラズマエッチングステップにおいて実質的
な許容範囲を提供する。例えば、特異な酸化膜を形成せ
ずにPolyのプラズマエッチングを行った場合、そのPoly
のプラズマエッチングステップは、露出したＮ+ビット
ライン領域中のシリコンの「トレンチング(trenchin
g)」に通じ得るものとなる。このため、本ステップは、
ONOエッチング中の等価酸化膜損失(equivalentoxide lo
ss)に貢献するもので、このため、特異酸化（ｄｉｆｆ
ｅｒｅｎｔｉａｌ ｏｘｉｄａｔｉｏｎ）と呼ばれてい
る。
【００１８】次に、図３に示すような「保護アレイ」と
呼ばれるマスクステップを行って、デバイスの残留フロ
ーティングゲート酸化膜（Ｐｏｌｙ１マスクは透明なフ
ィールドマスクである）とセグメント選択トランジスタ
領域中の特異な酸化膜とをアレイからエッチングにより
除去する。次に、周辺部の残留フローティングゲート酸
化膜及びセグメント選択ライン領域中の特異な酸化膜
を、希釈フッ化水素を用いた化学溶液(wet chemistry)
中でエッチングにより除去する。次いでフォトレジスト
が除去される。
【００１９】ここで図４を参照する。本プロセスの次な
るステップには、周辺部のゲートチャネル領域及びセグ
メント選択トランジスタ領域におけるあらゆる部分に20
0Åのゲート酸化膜を成長させることが含まれる。次い
で、しきい値電圧マスク（Ｖtpマスク）が規定され、Ｐ
型チャネル領域がボロンイオン注入されて、所望のしき
い値電圧が提供される。
【００２０】Ｖtpマスクフォトレジストの除去後、2000
Åの第２の多結晶シリコン(Poly2)層を蒸着してリンで
ドープする。次いで、2500Åのタングステンケイ化膜層
が蒸着されてPoly2マスクが規定される。このPoly2マス
クは複数の機能を有しており、即ち、周辺部のトランジ
スタのゲートを規定し、ＥＰＲＯＭセルのワードライン
を規定し、アレイの各セグメント毎に第１及び第２のア
クセス選択ラインを規定し、及び、本発明によれば、ア
レイの各セグメント毎にセグメント選択ラインを規定す
る。
【００２１】次に、タングステンケイ化膜層及びPoly2
層をプラズマエッチングする。アクセストランジスタ
が、フラッシュＥＰＲＯＭセルアレイより大きな電流を
駆動するように、そのフラッシュＥＰＲＯＭセルより一
層大きな幅を有するフラッシュＥＰＲＯＭセルであるこ
とに留意されたい。
【００２２】ここで図５を参照する。前記プラズマエッ
チングの後、フォトレジストは除去されない。第２のフ
ォトレジストが展開されて、セルフアラインエッチング
（以下ＳＡＥと称す）マスクステップが行われる。この
ＳＡＥマスクは、フラッシュＥＰＲＯＭセルアレイ中の
ワードライン間の残留ONO/Poly1層のPoly2へのセルフア
ラインエッチングを可能にするために、先行するPoly2
マスクのフォトレジストの完全性を維持するものであ
る。また、このＳＡＥマスクは、ONO/Poly1層のエッチ
ング中にセグメント選択ラインを保護するためにも形成
される。
【００２３】前記ONO/Poly1層のエッチングの後、図６
に示すように、前記ＳＡＥマスクが除去されて新しいマ
スクが規定される。これは、アレイ中の漸変ソースライ
ンの各々に関するセグメント選択トランジスタのＮ+ソ
ース及びドレーン領域の規定を可能にするためである。
【００２４】図７は、最終的な構造のレイアウトを示す
ものである。また、図８は、アレイ中の２つのセグメン
トに関する等価的な概略図を示すものである。
【００２５】ここで図９を参照する。同図は、本発明に
よるフラッシュＥＰＲＯＭアレイの１つのセグメントを
部分的に示すものである。セルＡをプログラムする場
合、ワードライン2をＶppとし、そのセグメントに関す
るセグメント選択ラインをプログラム電圧Ｖppとし、ビ
ットラインN-1をＶssに保ち、ビットラインNに電源電圧
Ｖcc（５〜７Ｖ）を印加し、ビットラインN+1をフロー
ト状態とする。これらにより、プログラム電圧Ｖppが選
択ライン1に印加されると共に、選択ライン2がＶssに維
持される。これにより、上述の無接触状態の中間のドレ
ーンビットライン上にＶccが駆動される。このようにし
て、セルＡのドレーン側からフローティングゲートへの
ホットエレクトロン注入が生じる。
【００２６】同様に、セルＢをプログラムする場合に
は、ワードライン2及びセグメント選択ラインをＶppと
し、ビットラインN-1にＶccを印加し、ビットラインNを
Ｖssに保ち、ビットラインN+1をフロート状態とする。
これらにより、プログラム電圧Ｖppが選択ライン2に印
加されると共に、選択ライン1がＶssに維持される。
【００２７】「フラッシュ」消去モードでは、選択され
たセグメント中のセグメント選択ラインをプログラム電
圧Ｖppに保持し、これにより、そのセグメント中のセグ
メント選択トランジスタをオンにして、アレイ中の他の
全てのセグメント選択ラインをＶssに保持する。選択さ
れたセグメント中の各ビットライン(N-1,N,N+1)に消去
電圧Ｖerを印加する一方、選択ライン１及び選択ライン
２をＶssに保持する。これにより、セグメント中の各セ
ルのフローティングゲートからソース側へ電子のファウ
ラー・ノートハイム(Fowler-Nordheim)トンネリングが
生じる。Ｎ+／Ｎ-漸変ソース接合により、接合部の破壊
が防止される。
【００２８】従って、消去動作中には、セグメント選択
ラインを介して１つの（またはＸの）セグメントのみが
働きかけられて、真のセグメント消去が可能になる。こ
の真のセグメント消去により、信頼性が向上し、消去動
作中における他の非選択セグメント上でのソース消去妨
害が最小限に抑えられる。
【００２９】また、セルＡから読み出す場合には、選択
されたセグメントのセグメント選択ラインをＶccに保
ち、その選択されたセグメントの全ビットラインを読み
出し電圧Ｖrd(１.５〜２Ｖ)に事前充電する。選択ライ
ン1はＶccに保たれ、選択ライン2はＶssに保たれる。次
いで、ビットラインNがＶssまでプルダウンされて、中
間のドレーンがＶssになる。他の全てのセグメント選択
ラインはＶssに保たれる。
【００３０】同様に、セルＢから読み出す場合には、セ
グメント選択ラインをＶccに保ち、そのセグメント中の
全ビットラインを読み出し電圧Ｖrdに事前充電する。選
択ライン1はＶccに保たれ、選択ライン2はＶssに保たれ
る。次いで、ビットラインＢＬN-1がＶssまでプルダウ
ンされて、中間のドレーンがＶssになる。
【００３１】ソースを読み出し電圧Ｖrdとして読み出し
動作を行うと、ソースが類別される(grade)ので、ソフ
ト書き込み保護性(immunity)が向上する。これにより、
高い読み出し電圧での読み出し動作が可能となる。これ
は、一層大きな読み出し電流及び一層高い読み出し速度
に通じ、ひいては、高速読み出しアクセスに通じる。更
に、上述のように読み出し中には、アレイ中の１セグメ
ントのみが事前充電される。これにより、１セグメント
のみとアルミニウム製のビットラインとを加えたものの
静電容量に対してビットラインの静電容量が低下され、
更に、読み出しアクセス速度が増大する。例えば、１ビ
ットラインが1024のセルを全て有し、各セグメントが64
セルを有する場合には、セグメント選択ラインを用いて
セグメントの読み出し絶縁を行うことにより、ビットラ
インの静電容量が１／１６に減少する。
【００３２】上述の本発明による実施例の様々な代替策
を本発明の実施に用いることが可能であることが理解さ
れるべきである。本出願人の意図するところは、特許請
求の範囲により本発明の範囲が規定され、その請求範囲
内に属する方法及び構造さらにはそれらの等価物は前記
請求範囲内に含まれる、ということである。
【００３３】なお、本出願は、上述の米国特許出願第07
/830,938号「ALTERNATE METAL/SOURCE VIRTUAL GROUND
FLASH EPROM CELL ARRAY」の一部継続出願である。本
発明の背景に関する情報を提供するために前記引用をも
ってその先行する関連出願の開示内容を本明細書に包含
させたものとし、その詳細な説明は省略する。
【００３４】
【発明の効果】本発明は上述のように構成したので、セ
グメント選択ラインを組み込んだフラッシュＥＰＲＯＭ
アレイを提供することができ、これにより、読み出しア
クセス速度の向上及び真のセグメント消去を提供するこ
とが可能となる。
【図面の簡単な説明】
【図１】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの製造に関するプロセスフローを順次示
す説明図である（１／６）。
【図２】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの製造に関するプロセスフローを順次示
す説明図である（２／６）。
【図３】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの製造に関するプロセスフローを順次示
す説明図である（３／６）。
【図４】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの製造に関するプロセスフローを順次示
す説明図である（４／６）。
【図５】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの製造に関するプロセスフローを順次示
す説明図である（５／６）。
【図６】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの製造に関するプロセスフローを順次示
す説明図である（６／６）。
【図７】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの一部のレイアウトを示す説明図であ
る。
【図８】本発明によるセグメント消去可能フラッシュＥ
ＰＲＯＭアレイの２つのセグメントを示す概略図であ
る。
【図９】図７のレイアウトに関する等価回路を示す概略
図である。
【符号の説明】
100 ゲート酸化膜 102 Ｐ型シリコン基板 104 多結晶シリコン層(Poly1) 106 複合誘電層（酸化膜／窒化膜／酸化膜(ONO)） 108 フォトレジストマスク 110 並列ストリップ（ONO/Poly1）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図９】
【図７】
【図８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】Ｐ型導電性のシリコン基板にセグメント消
    去可能フラッシュＥＰＲＯＭアレイを製造するための方
    法であって、この方法が、 シリコン基板上に第１の絶縁材料層を形成し、 前記第１の絶縁材料層上に第１の導電材料層を形成し、 前記第１の導電材料層上に第２の絶縁材料層を形成し、 前記第２の絶縁材料及びその下方の第１の導電材料から
    なる層の選択部分をエッチングして、前記第２の絶縁材
    料及びその下方の第１の導電材料からなる複数の離間し
    た並列ストリップを形成し、 前記第２の絶縁材料及びその下方の第１の導電材料から
    なる前記並列ストリップ間の前記シリコン基板領域中に
    Ｎ型ドーパントを注入して、離間した既埋設Ｎ+ビット
    ラインを形成し、 交互配置された既埋設Ｎ+ビットライン中に別のＮ型ド
    ーパントを注入して、既埋設Ｎ+ドレーンラインと交互
    配置された漸変ソースラインを形成し、前記フラッシュ
    ＥＰＲＯＭアレイが複数のセグメントに細分化されるよ
    うに、前記漸変ソースラインの各々が、前記漸変ソース
    ラインを共有する複数のＥＰＲＯＭセルに関して電気的
    接点を１つずつ有し、前記交互配置されたドレーンライ
    ンが無接触状態であり、 第２の導電材料からなる複数の離間した並列ワードライ
    ンを形成し、そのワードラインは、前記第２の絶縁材料
    及びその下方の第１の導電材料からなる前記ストリップ
    に直交して形成され、前記第２の導電材料が前記第２の
    絶縁材料により前記第１の導電材料から分離されて、前
    記第１及び第２の導電材料の交差により前記アレイの交
    差点ＥＰＲＯＭセルの位置が規定され、 前記アレイの各セグメントに第２の導電材料からなる離
    間した第１及び第２の並列選択ラインを形成し、その選
    択ラインが、前記第２の絶縁材料及びその下方の第１の
    導電材料からなる前記ストリップに直交して形成され、
    前記第２の導電材料が前記第２の絶縁材料により前記第
    １の導電材料から分離されて、前記第１及び第２の選択
    ラインと前記第１の導電材料との交差により第１及び第
    ２の選択トランジスタの位置が規定され、これにより各
    々の既埋設Ｎ+ドレーンラインを、その隣接する漸変ソ
    ースラインの内の１つに、前記第１の選択ラインにより
    与えられるゲートを有する前記第１の選択トランジスタ
    を介して電気的に接続可能とし、及び他の隣接する漸変
    ソースラインに、前記第２の選択ラインにより与えられ
    るゲートを有する第２の選択トランジスタを介して電気
    的に接続可能とし、 前記アレイの各セグメント中に第１及び第２のセグメン
    ト選択ラインを形成し、そのセグメント選択ラインが、
    各漸変ソースラインに関するセグメント選択トランジス
    タのゲートを規定する、というステップより成ることを
    特徴とする、高速アクセスＥＰＲＯＭアレイの製造方
    法。
JP5130306A 1992-06-02 1993-06-01 セグメント消去可能フラッシュｅｐｒｏｍの製造方法 Pending JPH0637332A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US89225992A 1992-06-02 1992-06-02
US892259 1992-06-02

Publications (1)

Publication Number Publication Date
JPH0637332A true JPH0637332A (ja) 1994-02-10

Family

ID=25399665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5130306A Pending JPH0637332A (ja) 1992-06-02 1993-06-01 セグメント消去可能フラッシュｅｐｒｏｍの製造方法

Country Status (4)

Country Link
EP (1) EP0573169A1 (ja)
JP (1) JPH0637332A (ja)
KR (1) KR100297015B1 (ja)
TW (1) TW229333B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327525C (zh) * 2003-12-24 2007-07-18 上海宏力半导体制造有限公司 测量电容的结构与方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376573A (en) * 1993-12-10 1994-12-27 Advanced Micro Devices, Inc. Method of making a flash EPROM device utilizing a single masking step for etching and implanting source regions within the EPROM core and redundancy areas
JPH07221210A (ja) * 1993-12-10 1995-08-18 Advanced Micro Devices Inc 不揮発性メモリを製造するための方法および不揮発性メモリアレイ
EP0673071B1 (en) * 1994-03-11 2002-08-14 STMicroelectronics, Inc. Flash EEPROM and EPROM arrays
US5604141A (en) * 1994-03-15 1997-02-18 National Semiconductor Corporation Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
WO1995025352A1 (en) * 1994-03-15 1995-09-21 National Semiconductor Corporation A virtual-ground flash eprom with reduced-step-height field oxide regions in the array
US5409854A (en) * 1994-03-15 1995-04-25 National Semiconductor Corporation Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array
US5436478A (en) * 1994-03-16 1995-07-25 National Semiconductor Corporation Fast access AMG EPROM with segment select transistors which have an increased width
DE4435585C2 (de) * 1994-10-05 2001-02-01 Micronas Gmbh Anschlußstruktur für Doppelschichten, insbesondere zur Verwendung in integrierten Halbleiterschaltkreisen
US5801076A (en) * 1995-02-21 1998-09-01 Advanced Micro Devices, Inc. Method of making non-volatile memory device having a floating gate with enhanced charge retention
TW399332B (en) * 1998-08-12 2000-07-21 United Microelectronics Corp The structure of flash memory cell and the manufacturing method thereof
US6451642B1 (en) * 1999-07-14 2002-09-17 Texas Instruments Incorporated Method to implant NMOS polycrystalline silicon in embedded FLASH memory applications
US6580120B2 (en) * 2001-06-07 2003-06-17 Interuniversitair Microelektronica Centrum (Imec Vzw) Two bit non-volatile electrically erasable and programmable memory structure, a process for producing said memory structure and methods for programming, reading and erasing said memory structure

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2635408B1 (fr) * 1988-08-11 1992-04-10 Sgs Thomson Microelectronics Memoire de type eprom a haute densite d'integration

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1327525C (zh) * 2003-12-24 2007-07-18 上海宏力半导体制造有限公司 测量电容的结构与方法

Also Published As

Publication number Publication date
TW229333B (ja) 1994-09-01
KR940006271A (ko) 1994-03-23
EP0573169A1 (en) 1993-12-08
KR100297015B1 (ko) 2001-10-24

Similar Documents

Publication Publication Date Title
US5397726A (en) Segment-erasable flash EPROM
US5464999A (en) Method for programming an alternate metal/source virtual ground flash EPROM cell array
US5402372A (en) High density EEPROM cell array with improved access time and method of manufacture
JP2670219B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP3245054B2 (ja) メモリ・アレイの製作方法、プログラム方法及びメモリ・アレイ
US6873004B1 (en) Virtual ground single transistor memory cell, memory array incorporating same, and method of operation thereof
US5150179A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same
US6157575A (en) Nonvolatile memory device and operating method thereof
US6212103B1 (en) Method for operating flash memory
US5274588A (en) Split-gate cell for an EEPROM
US5615152A (en) Method of erasing a high density contactless flash EPROM array
US5436478A (en) Fast access AMG EPROM with segment select transistors which have an increased width
US6232634B1 (en) Non-volatile memory cell and method for manufacturing same
US20040213048A1 (en) Nonvolatile memory having bit line discharge, and method of operation thereof
JPH0685283A (ja) 多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法
US7563676B2 (en) NOR-type flash memory cell array and method for manufacturing the same
JPH0637332A (ja) セグメント消去可能フラッシュｅｐｒｏｍの製造方法
JP3694329B2 (ja) 高速アクセスａｍｇ・ｅｐｒｏｍの製造方法
EP1191597A2 (en) Sidewall process to improve the flash memory cell performance
JPH0794613A (ja) 半導体装置及びその製造方法
US5057446A (en) Method of making an EEPROM with improved capacitive coupling between control gate and floating gate
US5216270A (en) Non-volatile memory cell with tunnel window structure and method
US7217964B1 (en) Method and apparatus for coupling to a source line in a memory device
KR0183855B1 (ko) 플래쉬 메모리 장치 및 그 제조방법
US5151760A (en) Integrated circuit with improved capacitive coupling