JP2918751B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2918751B2 JP2918751B2 JP4298227A JP29822792A JP2918751B2 JP 2918751 B2 JP2918751 B2 JP 2918751B2 JP 4298227 A JP4298227 A JP 4298227A JP 29822792 A JP29822792 A JP 29822792A JP 2918751 B2 JP2918751 B2 JP 2918751B2
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、改良されたソース拡散
領域を有する半導体記憶装置の製造方法に関するもので
ある。
領域を有する半導体記憶装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来の半導体記憶装置、特に、紫外線な
どで消去するＰＲＯＭ（ProgrammableRead Only Memor
y)や電気的に消去するＥＥＰＲＯＭ（Electrically Era
sableand Programmable ROM) は、記憶したデ−タを半
永久的に保持でき、また、デ−タの消去・書き換えが可
能な事から予めデ−タの変更が予想されるシステムや他
のシステムとのマッチングを考えながらプログラム構築
を行うシステム或いはプログラムの仕様変更を積極的に
盛込んだシステムのファ−ムウエア等に広く利用されて
いる。ＥＥＰＲＯＭでもフラッシュ（Flash)ＥＥＰＲＯ
Ｍといわれている一括消去型では、半導体チップ内部の
全メモリデ−タを一括して消去するものでマイコンなど
のプログラムメモリに多く使われる。
どで消去するＰＲＯＭ（ProgrammableRead Only Memor
y)や電気的に消去するＥＥＰＲＯＭ（Electrically Era
sableand Programmable ROM) は、記憶したデ−タを半
永久的に保持でき、また、デ−タの消去・書き換えが可
能な事から予めデ−タの変更が予想されるシステムや他
のシステムとのマッチングを考えながらプログラム構築
を行うシステム或いはプログラムの仕様変更を積極的に
盛込んだシステムのファ−ムウエア等に広く利用されて
いる。ＥＥＰＲＯＭでもフラッシュ（Flash)ＥＥＰＲＯ
Ｍといわれている一括消去型では、半導体チップ内部の
全メモリデ−タを一括して消去するものでマイコンなど
のプログラムメモリに多く使われる。
【０００３】図１５に半導体基板１に形成されたフラッ
シュＥＥＰＲＯＭのメモリセルの断面図を示す。例え
ば、Ｐ型シリコン半導体基板１上には第１のゲ−ト絶縁
膜４を形成後、例えば、ポリシリコンのフロ−ティング
ゲ−ト５が形成される。このフロ−ティングゲ−ト５の
上には、第２のゲ−ト絶縁膜６を形成し、その上に、例
えば、ポリシリコンからなるコントロ−ルゲ−ト７を設
けて、フロ−ティングゲ−ト型トランジスタを形成す
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜８で被覆し、その上にＳｉＯ2 などの
層間絶縁膜９を堆積する。半導体基板１の表面領域の各
積層されたゲ−ト間には、Ｎ型不純物拡散領域であるソ
−ス領域２及びドレイン領域３が交互に配置するように
形成されている。この層間絶縁膜９にコンタクト孔１６
を形成してドレイン領域３をコンタクト孔内において露
出させる。そして、層間絶縁膜９上にＡｌなどの金属配
線１０を形成してドレイン領域とコンタクト孔１６を介
して接続する。このＡｌ配線１０の上にＰＳＧ膜などの
パッシベ−ッション膜１１を堆積する。
シュＥＥＰＲＯＭのメモリセルの断面図を示す。例え
ば、Ｐ型シリコン半導体基板１上には第１のゲ−ト絶縁
膜４を形成後、例えば、ポリシリコンのフロ−ティング
ゲ−ト５が形成される。このフロ−ティングゲ−ト５の
上には、第２のゲ−ト絶縁膜６を形成し、その上に、例
えば、ポリシリコンからなるコントロ−ルゲ−ト７を設
けて、フロ−ティングゲ−ト型トランジスタを形成す
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜８で被覆し、その上にＳｉＯ2 などの
層間絶縁膜９を堆積する。半導体基板１の表面領域の各
積層されたゲ−ト間には、Ｎ型不純物拡散領域であるソ
−ス領域２及びドレイン領域３が交互に配置するように
形成されている。この層間絶縁膜９にコンタクト孔１６
を形成してドレイン領域３をコンタクト孔内において露
出させる。そして、層間絶縁膜９上にＡｌなどの金属配
線１０を形成してドレイン領域とコンタクト孔１６を介
して接続する。このＡｌ配線１０の上にＰＳＧ膜などの
パッシベ−ッション膜１１を堆積する。
【０００４】このメモリセルは、半導体基板１の上にマ
トリクス状に配列されてフラッシュＥＥＰＲＯＭメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、１つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。図１３は、従来
及び本発明の不揮発性半導体メモリのセル間の接続を示
した前記素子部の配線図である。各メモリセルのドレイ
ン領域３は、Ａｌ配線１０に接続されており、このＡｌ
配線１０が、ビット線（Ｂ0 、Ｂ1 、Ｂ2 ・・・）にな
り、ソ−ス領域２は、半導体基板１に各ソ−ス領域２を
含む不純物拡散領域を形成し、これを共通ソ−ス線２１
とする。また、各コトロ−ルゲ−ト７を接続してワ−ド
線（Ｒ0 、Ｒ1 、Ｒ3 ・・・）７１を形成する。共通ソ
−ス線２１は、接地している。
トリクス状に配列されてフラッシュＥＥＰＲＯＭメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、１つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。図１３は、従来
及び本発明の不揮発性半導体メモリのセル間の接続を示
した前記素子部の配線図である。各メモリセルのドレイ
ン領域３は、Ａｌ配線１０に接続されており、このＡｌ
配線１０が、ビット線（Ｂ0 、Ｂ1 、Ｂ2 ・・・）にな
り、ソ−ス領域２は、半導体基板１に各ソ−ス領域２を
含む不純物拡散領域を形成し、これを共通ソ−ス線２１
とする。また、各コトロ−ルゲ−ト７を接続してワ−ド
線（Ｒ0 、Ｒ1 、Ｒ3 ・・・）７１を形成する。共通ソ
−ス線２１は、接地している。
【０００５】次に、図１４を参照してこのメモリの書込
み・消去などの動作を説明する。図は、メモリセルの動
作を説明する模式断面図である。フロ−ティングゲ−ト
５は、半導体基板１のソ−ス領域２とドレイン領域３の
上に形成されたチャネル領域上に第１のゲ−ト絶縁膜を
介して形成される。コントロ−ルゲ−ト７は、第２のゲ
−ト絶縁膜を介してフロ−ティングゲ−ト５の上に形成
される。ソ−ス領域２、ドレイン領域３及びコントロ−
ルゲ−ト７には、それぞれソ−ス電極Ｓ、ドレイン電極
Ｄ及びゲ−ト電極Ｇが形成されている。この様な構成の
メモリセルにデ−タを書込むには、フロ−ティングゲ−
ト５に電子を注入する。まず、コントロ−ルゲ−ト７に
接続したゲ−ト電極Ｇに１２．０Ｖ程度の高電圧を印加
し、同時にドレイン電極Ｄにも７Ｖ程度の高電圧を加え
る。この様にバイアスすると、ドレイン近傍のピンチオ
フ領域で加速された電子の一部がホットエレクトロンと
なって、フロ−ティングゲ−ト５に捕獲される。捕獲さ
れる電子の飽和量は、フロ−ティングゲ−ト５の電位で
決定されるフロ−ティングゲ−ト５に電子が捕獲される
とコントロ−ルゲ−ト７で制御されるトランジスタの閾
値電圧Ｖthが上昇し、この閾値電圧の変化分の有無をデ
−タの１、０のレベルに対応させる。
み・消去などの動作を説明する。図は、メモリセルの動
作を説明する模式断面図である。フロ−ティングゲ−ト
５は、半導体基板１のソ−ス領域２とドレイン領域３の
上に形成されたチャネル領域上に第１のゲ−ト絶縁膜を
介して形成される。コントロ−ルゲ−ト７は、第２のゲ
−ト絶縁膜を介してフロ−ティングゲ−ト５の上に形成
される。ソ−ス領域２、ドレイン領域３及びコントロ−
ルゲ−ト７には、それぞれソ−ス電極Ｓ、ドレイン電極
Ｄ及びゲ−ト電極Ｇが形成されている。この様な構成の
メモリセルにデ−タを書込むには、フロ−ティングゲ−
ト５に電子を注入する。まず、コントロ−ルゲ−ト７に
接続したゲ−ト電極Ｇに１２．０Ｖ程度の高電圧を印加
し、同時にドレイン電極Ｄにも７Ｖ程度の高電圧を加え
る。この様にバイアスすると、ドレイン近傍のピンチオ
フ領域で加速された電子の一部がホットエレクトロンと
なって、フロ−ティングゲ−ト５に捕獲される。捕獲さ
れる電子の飽和量は、フロ−ティングゲ−ト５の電位で
決定されるフロ−ティングゲ−ト５に電子が捕獲される
とコントロ−ルゲ−ト７で制御されるトランジスタの閾
値電圧Ｖthが上昇し、この閾値電圧の変化分の有無をデ
−タの１、０のレベルに対応させる。
【０００６】読出しは、ゲ−ト電極Ｇに５Ｖ程度の電圧
を加え、同時にドレイン電極Ｄにも約１．５Ｖを加え
る。ホットエレクトロンは、５Ｖという低電圧のために
フロ−ティングゲ−ト５に入り込むことなく、フロ−テ
ィングゲ−ト５に電子が注入されていないトランジスタ
はオンし、読出し電流が流れる。デ−タの消去は、フロ
−ティングゲ−ト５内の電子を引き抜く事で行う。例え
ば、ゲ−ト電極Ｇに０Ｖ、ソ−ス電極Ｓに１１Ｖ〜１３
Ｖ程度の高電圧を印加する。この時、フロ−ティングゲ
−ト５とソ−ス電極Ｓ間の電位差によって第１のゲ−ト
絶縁膜にかかる電界が強まるとトンネル電流等によって
電子は、ソ−ス側に引き抜かれる。従来の不揮発性半導
体メモリにおいては、図１６に示すように素子分離のた
めのフィ−ルド酸化膜１２は、ソ−ス領域２上において
は、丸く形成されるので、ゲ−トとの合わせずれが起き
た場合には、メモリセルのトランジスタ幅Ｗが変化す
る。またフィ−ルド酸化膜１２にはソ−ス側にはみ出る
領域１３が生ずるので、その微細化には限界がある。一
般に半導体装置における素子の微細化が進むに連れてソ
−ス領域２の形成にゲ−トを利用した自己整合による形
成方法（ＳＡＳ:Self Aligned Source) が用いられるよ
うになった。
を加え、同時にドレイン電極Ｄにも約１．５Ｖを加え
る。ホットエレクトロンは、５Ｖという低電圧のために
フロ−ティングゲ−ト５に入り込むことなく、フロ−テ
ィングゲ−ト５に電子が注入されていないトランジスタ
はオンし、読出し電流が流れる。デ−タの消去は、フロ
−ティングゲ−ト５内の電子を引き抜く事で行う。例え
ば、ゲ−ト電極Ｇに０Ｖ、ソ−ス電極Ｓに１１Ｖ〜１３
Ｖ程度の高電圧を印加する。この時、フロ−ティングゲ
−ト５とソ−ス電極Ｓ間の電位差によって第１のゲ−ト
絶縁膜にかかる電界が強まるとトンネル電流等によって
電子は、ソ−ス側に引き抜かれる。従来の不揮発性半導
体メモリにおいては、図１６に示すように素子分離のた
めのフィ−ルド酸化膜１２は、ソ−ス領域２上において
は、丸く形成されるので、ゲ−トとの合わせずれが起き
た場合には、メモリセルのトランジスタ幅Ｗが変化す
る。またフィ−ルド酸化膜１２にはソ−ス側にはみ出る
領域１３が生ずるので、その微細化には限界がある。一
般に半導体装置における素子の微細化が進むに連れてソ
−ス領域２の形成にゲ−トを利用した自己整合による形
成方法（ＳＡＳ:Self Aligned Source) が用いられるよ
うになった。
【０００７】図９に示すようにＳＡＳを用いてこのＥＥ
ＰＲＯＭを形成すると、メモリセルのソ−ス領域２は、
ゲ−ト５、７に対して自己整合的に形成されるためにソ
−ス／ドレイン領域２、３とゲ−ト５、７との合わせず
れは生じない。また、フィ−ルド酸化膜１２がソ−ス領
域２にはみ出していないので、素子の微細化を進めるこ
とができる。
ＰＲＯＭを形成すると、メモリセルのソ−ス領域２は、
ゲ−ト５、７に対して自己整合的に形成されるためにソ
−ス／ドレイン領域２、３とゲ−ト５、７との合わせず
れは生じない。また、フィ−ルド酸化膜１２がソ−ス領
域２にはみ出していないので、素子の微細化を進めるこ
とができる。
【０００８】図１６は、従来のＳＡＳによらない方法に
よって半導体基板１上に形成した前記メモリセルの平面
図である。メモリセルのゲ−ト５、７を形成してから、
半導体基板１上に、ゲ−ト７の一部とドレイン領域３を
形成する予定の部分にフォトレジスト１４を塗布形成
し、酸化膜ＲＩＥによるエッチングによって共通ソ−ス
線２１になるべき部分のフィ−ルド酸化膜１２をエッチ
ング除去する。このときフィ−ルド酸化膜１２が形成さ
れていない半導体基板１上の素子領域の共通ソ−ス線２
１の一部であるソ−ス領域２になるべき部分にはフォト
レジスト１４を被覆していないので、この部分は、前記
酸化膜ＲＩＥによってエッチングされる。その結果、ソ
−ス領域２が形成される予定の部分の表面は、少し削ら
れるので、ＥＥＰＲＯＭが完成したときのメモリセルの
ソ−ス領域２の表面は、そのメモリセルのコントロ−ル
ゲ−ト５下の半導体基板表面と同じ高さの平面とはなっ
ておらず、それより低くなっている（図１５参照）。
よって半導体基板１上に形成した前記メモリセルの平面
図である。メモリセルのゲ−ト５、７を形成してから、
半導体基板１上に、ゲ−ト７の一部とドレイン領域３を
形成する予定の部分にフォトレジスト１４を塗布形成
し、酸化膜ＲＩＥによるエッチングによって共通ソ−ス
線２１になるべき部分のフィ−ルド酸化膜１２をエッチ
ング除去する。このときフィ−ルド酸化膜１２が形成さ
れていない半導体基板１上の素子領域の共通ソ−ス線２
１の一部であるソ−ス領域２になるべき部分にはフォト
レジスト１４を被覆していないので、この部分は、前記
酸化膜ＲＩＥによってエッチングされる。その結果、ソ
−ス領域２が形成される予定の部分の表面は、少し削ら
れるので、ＥＥＰＲＯＭが完成したときのメモリセルの
ソ−ス領域２の表面は、そのメモリセルのコントロ−ル
ゲ−ト５下の半導体基板表面と同じ高さの平面とはなっ
ておらず、それより低くなっている（図１５参照）。
【０００９】
【発明が解決しようとする課題】前述のように、従来の
共通ソース線を形成する不揮発性メモリなどの半導体記
憶装置においては、ソース領域の表面がゲート下の半導
体基板表面より低く形成されていた。ところが前述のよ
うにフラッシュＥＥＰＲＯＭが消去される場合、フロー
ティングゲート５の端部からソース領域２に電子が引き
抜かれる。したがって、ソース領域の表面がフローティ
ングゲート５の下の半導体基板１表面より低くなってい
て両表面の境界に段差が形成されていると、その部分で
電界の強さが変化して、消去しなければならない時に、
消去したり、消去できなかったりして安定した消去が困
難であった。本発明は、この様な事情により成されたも
のであり、安定した消去特性が得られるソース領域を備
えた半導体記憶装置の製造方法を提供することを目的と
している。
共通ソース線を形成する不揮発性メモリなどの半導体記
憶装置においては、ソース領域の表面がゲート下の半導
体基板表面より低く形成されていた。ところが前述のよ
うにフラッシュＥＥＰＲＯＭが消去される場合、フロー
ティングゲート５の端部からソース領域２に電子が引き
抜かれる。したがって、ソース領域の表面がフローティ
ングゲート５の下の半導体基板１表面より低くなってい
て両表面の境界に段差が形成されていると、その部分で
電界の強さが変化して、消去しなければならない時に、
消去したり、消去できなかったりして安定した消去が困
難であった。本発明は、この様な事情により成されたも
のであり、安定した消去特性が得られるソース領域を備
えた半導体記憶装置の製造方法を提供することを目的と
している。
【００１０】
【課題を解決するための手段】本発明は、ソース領域の
少なくともフローティングゲート端部近傍の部分の表面
を、フローティングゲートの下の半導体基板表面と同じ
高さの平面となるように形成することを特徴としてい
る。
少なくともフローティングゲート端部近傍の部分の表面
を、フローティングゲートの下の半導体基板表面と同じ
高さの平面となるように形成することを特徴としてい
る。
【００１１】本発明の半導体記憶装置の製造方法は、半
導体基板の表面に複数のフィ−ルド酸化膜を間隔を置い
て帯状に配置し、この半導体基板表面にフィ−ルド酸化
膜の領域と素子領域とを交互に配列させる工程と、前記
半導体基板上に、第１のゲ−ト絶縁膜、この第１のゲ−
ト絶縁膜の上に形成されたフロ−ティングゲ−ト、この
フロ−ティングゲ−トの上に形成された第２のゲ−ト絶
縁膜及びこの第２のゲ−ト絶縁膜の上に形成されたコン
トロ−ルゲ−トから形成された複数のゲ−ト積層体を間
隔を置いて帯状に、前記帯状のフィ−ルド酸化膜とはほ
ぼ直角に交差するように、形成する工程と、前記ゲ−ト
積層体表面を含めて半導体基板表面に熱酸化膜を形成す
る工程と、少なくともソ−ス領域を含む共通ソ−ス線を
形成する予定領域を除いてフォトレジストを半導体基板
に被覆する工程と、前記ソ−ス領域を形成する予定領域
の上の前記熱酸化膜をエッチング除去してこの予定領域
の半導体基板を露出させる工程と、前記予定領域の露出
した半導体基板表面にタングステン又はモリブデンを選
択成長させる工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜をエッチング除去してこの予定
領域の半導体基板表面を露出させる工程と、ゲ−ト積層
体をマスクとして前記半導体基板の前記共通ソ−ス線を
形成する予定領域に不純物をイオン注入してこの予定領
域にソ−ス領域を含む共通ソ−ス線を自己整合的に形成
する工程とを備えていることを第１の特徴としている。
導体基板の表面に複数のフィ−ルド酸化膜を間隔を置い
て帯状に配置し、この半導体基板表面にフィ−ルド酸化
膜の領域と素子領域とを交互に配列させる工程と、前記
半導体基板上に、第１のゲ−ト絶縁膜、この第１のゲ−
ト絶縁膜の上に形成されたフロ−ティングゲ−ト、この
フロ−ティングゲ−トの上に形成された第２のゲ−ト絶
縁膜及びこの第２のゲ−ト絶縁膜の上に形成されたコン
トロ−ルゲ−トから形成された複数のゲ−ト積層体を間
隔を置いて帯状に、前記帯状のフィ−ルド酸化膜とはほ
ぼ直角に交差するように、形成する工程と、前記ゲ−ト
積層体表面を含めて半導体基板表面に熱酸化膜を形成す
る工程と、少なくともソ−ス領域を含む共通ソ−ス線を
形成する予定領域を除いてフォトレジストを半導体基板
に被覆する工程と、前記ソ−ス領域を形成する予定領域
の上の前記熱酸化膜をエッチング除去してこの予定領域
の半導体基板を露出させる工程と、前記予定領域の露出
した半導体基板表面にタングステン又はモリブデンを選
択成長させる工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜をエッチング除去してこの予定
領域の半導体基板表面を露出させる工程と、ゲ−ト積層
体をマスクとして前記半導体基板の前記共通ソ−ス線を
形成する予定領域に不純物をイオン注入してこの予定領
域にソ−ス領域を含む共通ソ−ス線を自己整合的に形成
する工程とを備えていることを第１の特徴としている。
【００１２】前記ソ−ス領域を形成する予定領域の上の
前記熱酸化膜をエッチング除去してこの予定領域の半導
体基板を露出させる工程において前記エッチングの初期
は、ＲＩＥで行い、最終的に弗化アンモニウムを用いる
化学的エッチングによることができる。また、半導体基
板の表面に複数のフィ−ルド酸化膜を間隔を置いて帯状
に配置し、この半導体基板表面にフィ−ルド酸化膜の領
域と素子領域とを交互に配列させる工程と、前記半導体
基板上に、第１のゲ−ト絶縁膜、この第１のゲ−ト絶縁
膜の上に形成されたフロ−ティングゲ−ト、このフロ−
ティングゲ−トの上に形成された第２のゲ−ト絶縁膜及
びこの第２のゲ−ト絶縁膜の上に形成されたコントロ−
ルゲ−トから形成された複数のゲ−ト積層体を間隔を置
いて、前記帯状のフィ−ルド酸化膜とはほぼ直角に交差
するように、帯状に形成する工程と、前記ゲ−ト積層体
表面を含めて半導体基板表面にＣＶＤＳｉＯ2 膜を形成
する工程と、少なくともソ−ス領域を含む共通ソ−ス線
を形成する予定領域を除いてフォトレジストを半導体基
板に被覆する工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜及び前記ＣＶＤＳｉＯ2 膜をエ
ッチング除去してこの予定領域の半導体基板表面を露出
させる工程と、前記ゲ−ト積層体をマスクとして前記半
導体基板の前記共通ソ−ス線を形成する予定領域に不純
物をイオン注入してこの予定領域にソ−ス領域を含む共
通ソ−ス線を自己整合的に形成する工程と、前記フォト
レジストと必要に応じて前記ＣＶＤＳｉＯ2 膜を除去す
る工程と、前記半導体基板表面及び前記ゲ−ト積層体表
面に熱酸化膜を形成する工程とを備えていることを第２
の特徴としている。
前記熱酸化膜をエッチング除去してこの予定領域の半導
体基板を露出させる工程において前記エッチングの初期
は、ＲＩＥで行い、最終的に弗化アンモニウムを用いる
化学的エッチングによることができる。また、半導体基
板の表面に複数のフィ−ルド酸化膜を間隔を置いて帯状
に配置し、この半導体基板表面にフィ−ルド酸化膜の領
域と素子領域とを交互に配列させる工程と、前記半導体
基板上に、第１のゲ−ト絶縁膜、この第１のゲ−ト絶縁
膜の上に形成されたフロ−ティングゲ−ト、このフロ−
ティングゲ−トの上に形成された第２のゲ−ト絶縁膜及
びこの第２のゲ−ト絶縁膜の上に形成されたコントロ−
ルゲ−トから形成された複数のゲ−ト積層体を間隔を置
いて、前記帯状のフィ−ルド酸化膜とはほぼ直角に交差
するように、帯状に形成する工程と、前記ゲ−ト積層体
表面を含めて半導体基板表面にＣＶＤＳｉＯ2 膜を形成
する工程と、少なくともソ−ス領域を含む共通ソ−ス線
を形成する予定領域を除いてフォトレジストを半導体基
板に被覆する工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜及び前記ＣＶＤＳｉＯ2 膜をエ
ッチング除去してこの予定領域の半導体基板表面を露出
させる工程と、前記ゲ−ト積層体をマスクとして前記半
導体基板の前記共通ソ−ス線を形成する予定領域に不純
物をイオン注入してこの予定領域にソ−ス領域を含む共
通ソ−ス線を自己整合的に形成する工程と、前記フォト
レジストと必要に応じて前記ＣＶＤＳｉＯ2 膜を除去す
る工程と、前記半導体基板表面及び前記ゲ−ト積層体表
面に熱酸化膜を形成する工程とを備えていることを第２
の特徴としている。
【００１３】
【作用】ソース領域のフローティングゲート端部近傍の
部分の表面を、フローティングゲートの下の半導体基板
表面と同じ高さの平面とすることにより、消去が安定し
て行われる。そして、ソース領域を自己整合法により形
成する場合に行われるフィールド酸化膜をエッチングす
る工程において、前記ソース領域を形成する予定の領域
には、予め耐エッチング性の導電膜を選択成長させる
か、もしくは、積層されたゲートの少なくともソース形
成予定領域が面する側壁には絶縁膜を形成するので、前
記同じ高さの平面を維持することができる。
部分の表面を、フローティングゲートの下の半導体基板
表面と同じ高さの平面とすることにより、消去が安定し
て行われる。そして、ソース領域を自己整合法により形
成する場合に行われるフィールド酸化膜をエッチングす
る工程において、前記ソース領域を形成する予定の領域
には、予め耐エッチング性の導電膜を選択成長させる
か、もしくは、積層されたゲートの少なくともソース形
成予定領域が面する側壁には絶縁膜を形成するので、前
記同じ高さの平面を維持することができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して、本発明の第１の実施例を
説明する。図は、例えば、半導体基板に形成されたフラ
ッシュＥＥＰＲＯＭのフロ−ティングゲ−ト型トランジ
スタ構造のメモリセルの断面図を示す。例えば、Ｐ型シ
リコン半導体基板１上に厚さ約１００オングストロ−ム
のＳｉＯ2 からなる第１のゲ−ト絶縁膜４が形成されて
おり、その上に、例えば、ポリシリコンのフロ−ティン
グゲ−ト５が形成される。このフロ−ティングゲ−ト５
の上には、例えば、シリコン酸化膜とシリコン窒化膜の
積層体の第２のゲ−ト絶縁膜６を形成し、その上に、例
えばポリシリコンからなるコントロ−ルゲ−ト７を設け
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜８で被覆し、その上にＳｉＯ2 などの
層間絶縁膜９を堆積する。半導体基板１の表面領域の各
積層されたゲ−ト間には、Ｎ型不純物拡散領域であるソ
−ス領域２及びドレイン領域３が交互に配置するように
形成されている。この層間絶縁膜９にコンタクト孔１６
を形成してドレイン領域３をコンタクト孔内において露
出させる。そして、層間絶縁膜９上にＡｌなどの金属配
線１０をドレイン領域３とコンタクト孔１６を介して接
続する。このＡｌ配線１０の上にＰＳＧ膜などのパッシ
ベ−ッション膜１１を堆積する。
する。まず、図１を参照して、本発明の第１の実施例を
説明する。図は、例えば、半導体基板に形成されたフラ
ッシュＥＥＰＲＯＭのフロ−ティングゲ−ト型トランジ
スタ構造のメモリセルの断面図を示す。例えば、Ｐ型シ
リコン半導体基板１上に厚さ約１００オングストロ−ム
のＳｉＯ2 からなる第１のゲ−ト絶縁膜４が形成されて
おり、その上に、例えば、ポリシリコンのフロ−ティン
グゲ−ト５が形成される。このフロ−ティングゲ−ト５
の上には、例えば、シリコン酸化膜とシリコン窒化膜の
積層体の第２のゲ−ト絶縁膜６を形成し、その上に、例
えばポリシリコンからなるコントロ−ルゲ−ト７を設け
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜８で被覆し、その上にＳｉＯ2 などの
層間絶縁膜９を堆積する。半導体基板１の表面領域の各
積層されたゲ−ト間には、Ｎ型不純物拡散領域であるソ
−ス領域２及びドレイン領域３が交互に配置するように
形成されている。この層間絶縁膜９にコンタクト孔１６
を形成してドレイン領域３をコンタクト孔内において露
出させる。そして、層間絶縁膜９上にＡｌなどの金属配
線１０をドレイン領域３とコンタクト孔１６を介して接
続する。このＡｌ配線１０の上にＰＳＧ膜などのパッシ
ベ−ッション膜１１を堆積する。
【００１５】このメモリセルは、半導体基板１の上にマ
トリクス状に配列されてフラッシュＥＥＰＲＯＭメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、１つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。この構成は、前
述した従来例と同じであり、その配線図も図１３に示す
通りである。この実施例の半導体記憶装置においては、
熱酸化膜８で被覆されているソ−ス領域２の表面は、フ
ロ−ティングゲ−ト５及び第１のゲ−ト絶縁膜４の下の
半導体基板１の表面と連続的につながって平坦な平面を
形成している。前述の様にデ−タの消去は、フロ−ティ
ングゲ−ト５内の電子を引き抜く事で行う。例えば、ゲ
−ト電極Ｇに０Ｖ、ソ−ス電極Ｓに１１Ｖ〜１３Ｖ程度
の高電圧を印加すること。この時フロ−ティングゲ−ト
５とソ−ス電極Ｓ間電位差によって第１のゲ−ト絶縁膜
にかかる電界が強まるとトンネル電流等によってに電子
はソ−ス側に引き抜かれる。このときソ−ス領域２の電
子が引抜かれる部分は、上記のようにフロ−ティングゲ
−ト５下の半導体基板１表面から連続して平坦な面を形
成しているので、その電界強度が一様になり消去特性が
安定する。
トリクス状に配列されてフラッシュＥＥＰＲＯＭメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、１つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。この構成は、前
述した従来例と同じであり、その配線図も図１３に示す
通りである。この実施例の半導体記憶装置においては、
熱酸化膜８で被覆されているソ−ス領域２の表面は、フ
ロ−ティングゲ−ト５及び第１のゲ−ト絶縁膜４の下の
半導体基板１の表面と連続的につながって平坦な平面を
形成している。前述の様にデ−タの消去は、フロ−ティ
ングゲ−ト５内の電子を引き抜く事で行う。例えば、ゲ
−ト電極Ｇに０Ｖ、ソ−ス電極Ｓに１１Ｖ〜１３Ｖ程度
の高電圧を印加すること。この時フロ−ティングゲ−ト
５とソ−ス電極Ｓ間電位差によって第１のゲ−ト絶縁膜
にかかる電界が強まるとトンネル電流等によってに電子
はソ−ス側に引き抜かれる。このときソ−ス領域２の電
子が引抜かれる部分は、上記のようにフロ−ティングゲ
−ト５下の半導体基板１表面から連続して平坦な面を形
成しているので、その電界強度が一様になり消去特性が
安定する。
【００１６】次ぎに、図２乃至図１０を参照して前記第
１の実施例の半導体記憶装置の製造方法について説明す
る。まず、Ｐ型シリコン半導体基板１の表面にフィ−ル
ド酸化膜１２をＬＯＣＯＳ法により帯状に形成して帯状
の素子領域１５とフィ−ルド酸化膜１２領域とを交互に
形成する（図２）。このとき帯状の素子領域１５の幅は
通常０．７μｍ程度になっている。しかし、この領域の
ドレイン形成予定領域は約１．４μｍ幅程度に拡大され
ている。これは、層間絶縁膜９を介して半導体基板１上
に形成されるＡｌ配線１０と接続する際に形成されるコ
ンタクト孔１６の孔径がこれまで１．２μｍ程度の大き
さになってしまうので、それに合わせて、このコンタク
ト孔１６が形成される領域を拡大していた。フィ−ルド
酸化膜１２のの厚さは約６０００オングストロ−ムであ
る。フィ−ルド酸化膜１２領域の下には、チャネルスト
ッパ領域（図示せず）を形成しておく。つぎに、素子領
域１５表面にしきい値制御用のイオン注入の際のバッフ
ァとなる犠牲酸化膜（図示せず）を熱酸化法により約１
０ｎｍの厚みに形成する。
１の実施例の半導体記憶装置の製造方法について説明す
る。まず、Ｐ型シリコン半導体基板１の表面にフィ−ル
ド酸化膜１２をＬＯＣＯＳ法により帯状に形成して帯状
の素子領域１５とフィ−ルド酸化膜１２領域とを交互に
形成する（図２）。このとき帯状の素子領域１５の幅は
通常０．７μｍ程度になっている。しかし、この領域の
ドレイン形成予定領域は約１．４μｍ幅程度に拡大され
ている。これは、層間絶縁膜９を介して半導体基板１上
に形成されるＡｌ配線１０と接続する際に形成されるコ
ンタクト孔１６の孔径がこれまで１．２μｍ程度の大き
さになってしまうので、それに合わせて、このコンタク
ト孔１６が形成される領域を拡大していた。フィ−ルド
酸化膜１２のの厚さは約６０００オングストロ−ムであ
る。フィ−ルド酸化膜１２領域の下には、チャネルスト
ッパ領域（図示せず）を形成しておく。つぎに、素子領
域１５表面にしきい値制御用のイオン注入の際のバッフ
ァとなる犠牲酸化膜（図示せず）を熱酸化法により約１
０ｎｍの厚みに形成する。
【００１７】つぎに、この犠牲酸化膜を通してチャネル
形成予定領域にしきい値制御用の所定の不純物のイオン
注入を行い、その後犠牲酸化膜をＮＨ4 Ｆ溶液などで除
去する。つぎに、第１のゲ−ト絶縁膜４として、厚さ１
００オングストロ−ム程度のＳｉＯ2 膜を熱酸化法によ
り半導体基板１上に形成させ、その上に減圧気相成長法
（ＬＰＣＶＤ）によりフロ−ティングゲ−ト５となるポ
リシリコンを約１００ｎｍ堆積させ、ＰＯＣｌ3 による
熱拡散などによりポリシリコン中に不純物を拡散する。
このポリシリコンにはフロ−ティングゲ−トにセルスリ
ットが設けられるようにここで適当にスリットを形成し
ておく。このポリシリコンの上に第２のゲ−ト絶縁膜６
となるＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の積層絶縁膜を
形成し、その上にＬＰＣＶＤ法によりコントロ−ルゲ−
ト６となるポリシリコンを約２００ｎｍ堆積させ、さら
に、ＰＯＣｌ3 による熱拡散などによりこのポリシリコ
ン中に不純物を拡散する。ついで、積層されたポリシリ
コン及び積層絶縁膜をパタ−ニングされたフォトレジス
トを用いて異方性エッチングを行い、第１のゲ−ト絶縁
膜４の上にフロ−ティングゲ−ト５、第２のゲ−ト絶縁
膜６及びコントロ−ルゲ−ト７を順次形成する（図
３）。
形成予定領域にしきい値制御用の所定の不純物のイオン
注入を行い、その後犠牲酸化膜をＮＨ4 Ｆ溶液などで除
去する。つぎに、第１のゲ−ト絶縁膜４として、厚さ１
００オングストロ−ム程度のＳｉＯ2 膜を熱酸化法によ
り半導体基板１上に形成させ、その上に減圧気相成長法
（ＬＰＣＶＤ）によりフロ−ティングゲ−ト５となるポ
リシリコンを約１００ｎｍ堆積させ、ＰＯＣｌ3 による
熱拡散などによりポリシリコン中に不純物を拡散する。
このポリシリコンにはフロ−ティングゲ−トにセルスリ
ットが設けられるようにここで適当にスリットを形成し
ておく。このポリシリコンの上に第２のゲ−ト絶縁膜６
となるＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の積層絶縁膜を
形成し、その上にＬＰＣＶＤ法によりコントロ−ルゲ−
ト６となるポリシリコンを約２００ｎｍ堆積させ、さら
に、ＰＯＣｌ3 による熱拡散などによりこのポリシリコ
ン中に不純物を拡散する。ついで、積層されたポリシリ
コン及び積層絶縁膜をパタ−ニングされたフォトレジス
トを用いて異方性エッチングを行い、第１のゲ−ト絶縁
膜４の上にフロ−ティングゲ−ト５、第２のゲ−ト絶縁
膜６及びコントロ−ルゲ−ト７を順次形成する（図
３）。
【００１８】図に示すように、第１のゲ−ト絶縁膜４上
に形成されたフロ−ティングゲ−ト５及びその上に第２
のゲ−ト絶縁膜６を介して形成されているコントロ−ル
ゲ−ト７の積層体は、帯状のフィ−ルド酸化膜１２及び
ゲ−ト酸化膜４が形成されている素子領域１５とが交互
に形成されている方向とは直角に、間隔をおいて複数形
成されている。積層体の下側に形成されているフロ−テ
ィングゲ−ト５はフィ−ルド酸化膜１２の上でセルスリ
ットが形成されてセルごとに分離しているが、その上の
コントロ−ルゲ−ト７は、１つながりに連続している。
コントロ−ルゲ−ト７の上にモリブデンシリサイドのよ
うなシリサイド膜を形成してその抵抗値を下げるように
することが出来る。コントロ−ルゲ−ト７は、図１３に
示すワ−ド線Ｒに相当する。次ぎに、酸化性雰囲気中で
９００℃程度以下、例えば、８００〜８５０℃程度の温
度で４０分前後の間加熱し、積層体のゲ−ト表面に厚さ
が約５００オングストロ−ムの熱酸化膜８を形成する
（図４、）。熱酸化膜を厚くするとその熱処理工程が他
へ影響を及ぼすようになるので、この厚さが限度であ
る。ついで、パタ−ニングしたフォトレジスト１４を半
導体基板１の上に配置し、帯状のゲ−ト間のドレイン形
成予定領域を被覆し、さらにこの予定領域に連続的に配
置されているゲ−トを被覆している熱酸化膜８を部分的
に被覆する。
に形成されたフロ−ティングゲ−ト５及びその上に第２
のゲ−ト絶縁膜６を介して形成されているコントロ−ル
ゲ−ト７の積層体は、帯状のフィ−ルド酸化膜１２及び
ゲ−ト酸化膜４が形成されている素子領域１５とが交互
に形成されている方向とは直角に、間隔をおいて複数形
成されている。積層体の下側に形成されているフロ−テ
ィングゲ−ト５はフィ−ルド酸化膜１２の上でセルスリ
ットが形成されてセルごとに分離しているが、その上の
コントロ−ルゲ−ト７は、１つながりに連続している。
コントロ−ルゲ−ト７の上にモリブデンシリサイドのよ
うなシリサイド膜を形成してその抵抗値を下げるように
することが出来る。コントロ−ルゲ−ト７は、図１３に
示すワ−ド線Ｒに相当する。次ぎに、酸化性雰囲気中で
９００℃程度以下、例えば、８００〜８５０℃程度の温
度で４０分前後の間加熱し、積層体のゲ−ト表面に厚さ
が約５００オングストロ−ムの熱酸化膜８を形成する
（図４、）。熱酸化膜を厚くするとその熱処理工程が他
へ影響を及ぼすようになるので、この厚さが限度であ
る。ついで、パタ−ニングしたフォトレジスト１４を半
導体基板１の上に配置し、帯状のゲ−ト間のドレイン形
成予定領域を被覆し、さらにこの予定領域に連続的に配
置されているゲ−トを被覆している熱酸化膜８を部分的
に被覆する。
【００１９】そして、ソ−ス形成予定領域は、フォトレ
ジスト１４で被覆されておらず、また、フォトレジスト
１４から露出している領域のうちのフィ−ルド酸化膜１
２以外の部分の表面をエッチングして半導体基板１の素
子領域１５の表面を露出させる（図５）。この半導体基
板１表面を露出するには、まずＲＩＥ(Reactive IonEtc
hing)によりこの熱酸化膜８の表面を４５０オングスト
ロ−ム程度削り取る。その後、弗化アンモニウムなどを
用いる化学的エッチングで熱酸化膜８の残りの５０オン
グストロ−ム程度を取り除くことによって、素子領域１
５のソ−ス形成予定領域の表面を損傷させずにここを露
出させることができる。この状態で、半導体基板１が露
出しているソ−ス領域形成予定の領域にタングステン膜
１９を厚さ２００〜３００オングストロ−ム程度選択成
長させる（図６）。その方法としてはＷＦ6 ガスを用い
た減圧ＣＶＤ(Chemical Vapour Deposition)を利用す
る。図７に、フィ−ルド酸化膜１２が形成された部分と
タングステン１９が形成された部分の半導体基板１の断
面図を示す。図７（ａ）が図６に示すＡ−Ａ′部分のフ
ィ−ルド酸化膜１２が被覆されている部分であり、図７
（ｂ）が前図に示すＢ−Ｂ′部分のタングステン１９が
被覆されている部分を示している。いずれの場合にもゲ
−ト積層体は、熱酸化膜８によって保護されている。
ジスト１４で被覆されておらず、また、フォトレジスト
１４から露出している領域のうちのフィ−ルド酸化膜１
２以外の部分の表面をエッチングして半導体基板１の素
子領域１５の表面を露出させる（図５）。この半導体基
板１表面を露出するには、まずＲＩＥ(Reactive IonEtc
hing)によりこの熱酸化膜８の表面を４５０オングスト
ロ−ム程度削り取る。その後、弗化アンモニウムなどを
用いる化学的エッチングで熱酸化膜８の残りの５０オン
グストロ−ム程度を取り除くことによって、素子領域１
５のソ−ス形成予定領域の表面を損傷させずにここを露
出させることができる。この状態で、半導体基板１が露
出しているソ−ス領域形成予定の領域にタングステン膜
１９を厚さ２００〜３００オングストロ−ム程度選択成
長させる（図６）。その方法としてはＷＦ6 ガスを用い
た減圧ＣＶＤ(Chemical Vapour Deposition)を利用す
る。図７に、フィ−ルド酸化膜１２が形成された部分と
タングステン１９が形成された部分の半導体基板１の断
面図を示す。図７（ａ）が図６に示すＡ−Ａ′部分のフ
ィ−ルド酸化膜１２が被覆されている部分であり、図７
（ｂ）が前図に示すＢ−Ｂ′部分のタングステン１９が
被覆されている部分を示している。いずれの場合にもゲ
−ト積層体は、熱酸化膜８によって保護されている。
【００２０】この後、とくに酸化膜をエッチングする異
方性エッチング（以下、酸化膜ＲＩＥという）によりフ
ォトレジスト１４に被覆されていない部分をエッチング
してフィ−ルド酸化膜１２を取り除く。この被覆されて
いない部分にはフィ−ルド酸化膜１２領域と部分的にシ
リサイド化されたタングステン膜１９の領域があり、フ
ィ−ルド酸化膜１２を取り除くには、この両者の酸化膜
ＲＩＥによるエッチング速度の違いを利用する。タング
ステンのエッチング速度を１とするとシリコン酸化膜の
エッチング速度は、２０以上であり、例えば、フィ−ル
ド酸化膜の厚さが約６０００オングストロ−ムに対して
タングステン膜の厚さを約３００オングストロ−ムにす
るように、両者の厚さを適当に設定すれば、フィ−ルド
酸化膜を完全に取り除いた後でも、タングステン膜１９
が形成されていた半導体基板表面の状態を損なうこと無
くこの表面を露出させることができる（図８）。この例
では、フォトレジスト１４を、熱酸化膜８をエッチング
する工程及びフィ−ルド酸化膜をエッチングする工程の
両方に用いているが、それぞれ別なフォトレジストをマ
スクとして用いても良い。
方性エッチング（以下、酸化膜ＲＩＥという）によりフ
ォトレジスト１４に被覆されていない部分をエッチング
してフィ−ルド酸化膜１２を取り除く。この被覆されて
いない部分にはフィ−ルド酸化膜１２領域と部分的にシ
リサイド化されたタングステン膜１９の領域があり、フ
ィ−ルド酸化膜１２を取り除くには、この両者の酸化膜
ＲＩＥによるエッチング速度の違いを利用する。タング
ステンのエッチング速度を１とするとシリコン酸化膜の
エッチング速度は、２０以上であり、例えば、フィ−ル
ド酸化膜の厚さが約６０００オングストロ−ムに対して
タングステン膜の厚さを約３００オングストロ−ムにす
るように、両者の厚さを適当に設定すれば、フィ−ルド
酸化膜を完全に取り除いた後でも、タングステン膜１９
が形成されていた半導体基板表面の状態を損なうこと無
くこの表面を露出させることができる（図８）。この例
では、フォトレジスト１４を、熱酸化膜８をエッチング
する工程及びフィ−ルド酸化膜をエッチングする工程の
両方に用いているが、それぞれ別なフォトレジストをマ
スクとして用いても良い。
【００２１】図８以降、平面図における熱酸化膜８の表
示は省略する。半導体基板１表面を露出させてからフォ
トレジスト１４を除去し、再度熱酸化を行ってゲ−ト表
面及びソ−ス／ドレイン領域を熱酸化膜８で完全に被覆
する。その後、パタ−ニングされたフォトレジスト（図
示せず）を用いて、ソ−ス領域２を含む共通ソ−ス線２
１へ、例えば、Ａｓを加速電圧４０ＫｅＶ、ド−ズ量５
×１０15ｃｍ-2でイオン注入し、さらにリン（Ｐ）を加
速電圧４０ＫｅＶ、ド−ズ量５×１０13ｃｍ-2でイオン
注入して自己整合的にソ−ス領域２及び共通ソ−ス線２
１を形成する。つぎに、例えば、約１０００℃、３０分
程度の熱処理を窒素雰囲気中で行ってイオン注入した不
純物を拡散する。次ぎにパタ−ニングされたフォトレジ
スト（図示せず）を用いて、ドレイン領域３へ、例え
ば、Ａｓを加速電圧４０ＫｅＶ、ド−ズ量５×１０15ｃ
ｍ-2でイオン注入してドレイン領域３を形成する（図
９）。次ぎに、図１及び図１０に示すように半導体基板
１の表面を、例えば、ＢＰＳＧなどの層間絶縁膜９で被
覆し、さらに、この層間絶縁膜９の上にＡｌ配線１０を
施し、コンタクト孔１６を通して半導体基板１のドレイ
ン領域３と電気的に接続させる。この配線は、図１３に
示すビット線Ｂに相当する。この配線の上にシリコン酸
化膜や窒化膜などのパッシベ−ション膜１１を形成す
る。
示は省略する。半導体基板１表面を露出させてからフォ
トレジスト１４を除去し、再度熱酸化を行ってゲ−ト表
面及びソ−ス／ドレイン領域を熱酸化膜８で完全に被覆
する。その後、パタ−ニングされたフォトレジスト（図
示せず）を用いて、ソ−ス領域２を含む共通ソ−ス線２
１へ、例えば、Ａｓを加速電圧４０ＫｅＶ、ド−ズ量５
×１０15ｃｍ-2でイオン注入し、さらにリン（Ｐ）を加
速電圧４０ＫｅＶ、ド−ズ量５×１０13ｃｍ-2でイオン
注入して自己整合的にソ−ス領域２及び共通ソ−ス線２
１を形成する。つぎに、例えば、約１０００℃、３０分
程度の熱処理を窒素雰囲気中で行ってイオン注入した不
純物を拡散する。次ぎにパタ−ニングされたフォトレジ
スト（図示せず）を用いて、ドレイン領域３へ、例え
ば、Ａｓを加速電圧４０ＫｅＶ、ド−ズ量５×１０15ｃ
ｍ-2でイオン注入してドレイン領域３を形成する（図
９）。次ぎに、図１及び図１０に示すように半導体基板
１の表面を、例えば、ＢＰＳＧなどの層間絶縁膜９で被
覆し、さらに、この層間絶縁膜９の上にＡｌ配線１０を
施し、コンタクト孔１６を通して半導体基板１のドレイ
ン領域３と電気的に接続させる。この配線は、図１３に
示すビット線Ｂに相当する。この配線の上にシリコン酸
化膜や窒化膜などのパッシベ−ション膜１１を形成す
る。
【００２２】以上の様に、この実施例では、共通ソ−ス
線を形成するために行われるフィ−ルド酸化膜を除去す
る工程において、この共通ソ−ス線に含まれるソ−ス領
域の表面は、タングステン膜によって酸化膜ＲＩＥから
保護されているので、損傷を受けることはなく、ゲ−ト
下の半導体基板表面と同じ平面を共有している。したが
ってソ−ス領域の電子が放出される部分は、電界強度が
一様であり、安定な消去動作を実行することができる。
ソ−ス領域で表面がゲ−ト下の半導体基板表面と同じ平
面を共有する必要がある領域は、電子が放出される領域
のみで良く、その他の領域は、どの様に荒れていても良
い。電子がフロ−ティングゲ−トから放出される部分
は、例えば、フラッシュＥＥＰＲＯＭは、消去時におい
てコントロ−ルゲ−トとソ−ス領域とのオ−バ−ラップ
領域で電子の移動が行われる。したがって、消去動作に
影響されるのはソ−ス領域の中でもゲ−トとオ−バ−ラ
ップしている領域とゲ−ト端に近い極く僅かな領域に過
ぎない。
線を形成するために行われるフィ−ルド酸化膜を除去す
る工程において、この共通ソ−ス線に含まれるソ−ス領
域の表面は、タングステン膜によって酸化膜ＲＩＥから
保護されているので、損傷を受けることはなく、ゲ−ト
下の半導体基板表面と同じ平面を共有している。したが
ってソ−ス領域の電子が放出される部分は、電界強度が
一様であり、安定な消去動作を実行することができる。
ソ−ス領域で表面がゲ−ト下の半導体基板表面と同じ平
面を共有する必要がある領域は、電子が放出される領域
のみで良く、その他の領域は、どの様に荒れていても良
い。電子がフロ−ティングゲ−トから放出される部分
は、例えば、フラッシュＥＥＰＲＯＭは、消去時におい
てコントロ−ルゲ−トとソ−ス領域とのオ−バ−ラップ
領域で電子の移動が行われる。したがって、消去動作に
影響されるのはソ−ス領域の中でもゲ−トとオ−バ−ラ
ップしている領域とゲ−ト端に近い極く僅かな領域に過
ぎない。
【００２３】図１１及び図１２を参照して第２の実施例
を説明する。図は、フラッシュＥＥＰＲＯＭメモリセル
のソ−ス領域を中心に示した断面図である。図１２に示
すようにソ−ス領域２の中心部分は、半導体基板１の表
面より低くなっている。しかし、フロ−ティングゲ−ト
５とオ−バ−ラップしている領域１７及びゲ−ト端に近
い極く僅かな領域１８は、ゲ−ト下の半導体基板１表面
と同じ高さになっていて消去特性を改善している。この
消去動作に影響されるゲ−トとオ−バ−ラップしていな
い領域は、ゲ−ト端から約０．１μｍの距離（ｄ）まで
である。このような表面形状を有するソ−ス領域を形成
するには、以下のような製造工程を用いる。コントロ−
ルゲ−ト７を形成するまでは、第１の実施例と同じ工程
で行われる。その後ＣＶＤ法により半導体基板１の上及
びゲ−ト積層体の上にＣＶＤＳｉＯ2 膜２０を約１００
０オングストロ−ム堆積させる。その後ソ−ス領域を形
成するためにＳＡＳ用のフォトレジストを堆積して酸化
膜ＲＩＥを行う。その結果フィ−ルド酸化膜１２は取り
除かれ、同時にソ−ス領域２上のＣＶＤＳｉＯ2 膜２０
もエッチングされる。そして、ゲ−ト側壁にもＣＶＤＳ
ｉＯ2 膜２０が堆積しているが、その膜厚は約６０００
オングストロ−ムと厚くなっているために、この部分１
８の半導体基板１の表面は、エッチングされない。
を説明する。図は、フラッシュＥＥＰＲＯＭメモリセル
のソ−ス領域を中心に示した断面図である。図１２に示
すようにソ−ス領域２の中心部分は、半導体基板１の表
面より低くなっている。しかし、フロ−ティングゲ−ト
５とオ−バ−ラップしている領域１７及びゲ−ト端に近
い極く僅かな領域１８は、ゲ−ト下の半導体基板１表面
と同じ高さになっていて消去特性を改善している。この
消去動作に影響されるゲ−トとオ−バ−ラップしていな
い領域は、ゲ−ト端から約０．１μｍの距離（ｄ）まで
である。このような表面形状を有するソ−ス領域を形成
するには、以下のような製造工程を用いる。コントロ−
ルゲ−ト７を形成するまでは、第１の実施例と同じ工程
で行われる。その後ＣＶＤ法により半導体基板１の上及
びゲ−ト積層体の上にＣＶＤＳｉＯ2 膜２０を約１００
０オングストロ−ム堆積させる。その後ソ−ス領域を形
成するためにＳＡＳ用のフォトレジストを堆積して酸化
膜ＲＩＥを行う。その結果フィ−ルド酸化膜１２は取り
除かれ、同時にソ−ス領域２上のＣＶＤＳｉＯ2 膜２０
もエッチングされる。そして、ゲ−ト側壁にもＣＶＤＳ
ｉＯ2 膜２０が堆積しているが、その膜厚は約６０００
オングストロ−ムと厚くなっているために、この部分１
８の半導体基板１の表面は、エッチングされない。
【００２４】しかし、同じソ−ス領域２でもその中央部
分は、約１０００オングストロ−ムしかＳｉＯ2 膜２０
で覆われていないので、前記酸化膜ＲＩＥでエッチング
すると、その下もエッチングによる損傷を受けやすい。
したがって、この中央部分はゲ−ト下領域などの他の半
導体基板の部分より表面が低くなっている。この様な状
態であっても中央部分は、電子のフロ−ティングゲ−ト
５からソ−ス領域２への流出に影響されない領域なの
で、この部分が損傷されることによって消去特性が劣化
することはない。この様に第２の実施例によっても従来
より消去特性は、改善することができる。
分は、約１０００オングストロ−ムしかＳｉＯ2 膜２０
で覆われていないので、前記酸化膜ＲＩＥでエッチング
すると、その下もエッチングによる損傷を受けやすい。
したがって、この中央部分はゲ−ト下領域などの他の半
導体基板の部分より表面が低くなっている。この様な状
態であっても中央部分は、電子のフロ−ティングゲ−ト
５からソ−ス領域２への流出に影響されない領域なの
で、この部分が損傷されることによって消去特性が劣化
することはない。この様に第２の実施例によっても従来
より消去特性は、改善することができる。
【００２５】
【発明の効果】以上のように、本発明によれば、半導体
記憶装置の自己整合により形成されたソース領域の少な
くともゲート端近傍は、半導体基板のゲート下の領域と
同じ平面を有しているので、その消去特性が向上し、且
つソース領域を自己整合法により形成する場合に行われ
るフィールド酸化膜をエッチングする工程において、前
記ソース領域を形成する予定の領域には、あらかじめ耐
エッチング性の導電膜を選択成長させるか、もしくは積
層されたゲートの少なくともソース形成予定領域が面す
る側壁には絶縁膜を形成するので前記同じ高さの平面を
維持することができる。
記憶装置の自己整合により形成されたソース領域の少な
くともゲート端近傍は、半導体基板のゲート下の領域と
同じ平面を有しているので、その消去特性が向上し、且
つソース領域を自己整合法により形成する場合に行われ
るフィールド酸化膜をエッチングする工程において、前
記ソース領域を形成する予定の領域には、あらかじめ耐
エッチング性の導電膜を選択成長させるか、もしくは積
層されたゲートの少なくともソース形成予定領域が面す
る側壁には絶縁膜を形成するので前記同じ高さの平面を
維持することができる。
【図１】本発明の第１の実施例の半導体記憶装置の断面
図。
図。
【図２】図１の半導体記憶装置の製造工程平面図。
【図３】図１の半導体記憶装置の製造工程平面図。
【図４】図１の半導体記憶装置の製造工程平面図。
【図５】図１の半導体記憶装置の製造工程平面図。
【図６】図１の半導体記憶装置の製造工程平面図。
【図７】図１の半導体記憶装置の製造工程平面図。
【図８】図１の半導体記憶装置の製造工程平面図。
【図９】図１の半導体記憶装置の製造工程平面図。
【図１０】図１の半導体記憶装置の製造工程平面図。
【図１１】本発明の第２の実施例の半導体記憶装置の断
面図。
面図。
【図１２】第２の実施例の半導体記憶装置の断面図。
【図１３】本発明及び従来の不揮発性半導体メモリの配
線図。
線図。
【図１４】不揮発性半導体メモリの動作を説明する模式
断面図。
断面図。
【図１５】従来の半導体記憶装置の断面図。
【図１６】従来の半導体記憶装置の平面図。
【図１７】図１５の半導体記憶装置の製造工程平面図。
１ 半導体基板 ２ ソ−ス領域 ３ ドレイン領域 ４ 第１のゲ−ト絶縁膜 ５ フロ−ティングゲ−ト ６ 第２のゲ−ト絶縁膜 ７ コントロ−ルゲ−ト ８ 熱酸化膜 ９ 層間絶縁膜 １０ Ａｌ配線 １１ パッシベ−ション膜 １２ フィ−ルド酸化膜 １３ フィ−ルド酸化膜のはみ出し部 １４ フォトレジスト １５ 素子領域 １６ コンタクト孔 １７ ソ−ス領域のゲ−ト下部分 １８ ソ−ス領域のゲ−ト端近傍部分 １９ タングステン膜 ２０ ＣＶＤＳｉＯ2 膜 ２１ 共通ソ−ス線 ７１ ワ−ド線
Claims (3)
- 【請求項１】 半導体基板の表面に複数のフィールド酸
化膜を間隔を置いて帯状に配置し、この半導体基板表面
にフィールド酸化膜の領域と素子領域とを交互に配列さ
せる工程と、前記半導体基板上に、第１のゲート絶縁
膜、この第１のゲート絶縁膜の上に形成されたフローテ
ィングゲート、このフローティングゲートの上に形成さ
れた第２のゲート絶縁膜及びこの第２のゲート絶縁膜の
上に形成されたコントロールゲートから形成された複数
のゲート積層体を間隔を置いて帯状に、前記帯状のフィ
ールド酸化膜とはほぼ直角に交差するように、形成する
工程と、前記ゲート積層体表面を含めて半導体基板表面
に熱酸化膜を形成する工程と、少なくともソース領域を
含む共通ソース線を形成する予定領域を除いてフォトレ
ジストを半導体基板に被覆する工程と、前記ソース領域
を形成する予定領域の上の前記熱酸化膜をエッチング除
去してこの予定領域の半導体基板を露出させる工程と、
前記予定領域の露出した半導体基板表面にタングステン
又はモリブデンを選択成長させる工程と、前記共通ソー
ス線を形成する予定領域のフィールド酸化膜をエッチン
グ除去してこの予定領域の半導体基板表面を露出させる
工程と、前記ゲート積層体をマスクとして前記半導体基
板の前記共通ソース線を形成する予定領域に不純物をイ
オン注入してこの予定領域にソース領域を含む共通ソー
ス線を自己整合的に形成する工程とを備えていることを
特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記ソース領域を形成する予定領域の上
の前記熱酸化膜をエッチング除去してこの予定領域の半
導体基板を露出させる工程において、前記エッチングの
初期は、ＲＩＥで行い、最終的に弗化アンモニウムを用
いる化学的エッチングによることを特徴とする請求項１
に記載の半導体記憶装置の製造方法。 - 【請求項３】 半導体基板の表面に複数のフィールド酸
化膜を間隔を置いて帯状に配置し、この半導体基板表面
にフィールド酸化膜の領域と素子領域とを交互に配列さ
せる工程と、前記半導体基板上に、第１のゲート絶縁
膜、この第１のゲート絶縁膜の上に形成されたフローテ
ィングゲート、このフローティングゲートの上に形成さ
れた第２のゲート絶縁膜及びこの第２のゲート絶縁膜の
上に形成されたコントロールゲートから形成された複数
のゲート積層体を間隔を置いて、前記帯状のフィールド
酸化膜とはほぼ直角に交差するように、帯状に形成する
工程と、前記ゲート積層体表面を含めて半導体基板表面
にＣＶＤＳｉＯ2 膜を形成する工程と、少なくともソー
ス領域を含む共通ソース線を形成する予定領域を除いて
フォトレジストを半導体基板に被覆する工程と、前記共
通ソース線を形成する予定領域のフィールド酸化膜及び
前記ＣＶＤＳｉＯ2 膜をエッチングにより除去してこの
予定領域の半導体基板表面を露出させる工程と、前記ゲ
ート積層体をマスクとして前記半導体基板の前記共通ソ
ース線を形成する予定領域に不純物をイオン注入してこ
の予定領域にソース領域を含む共通ソース線を自己整合
的に形成する工程と、前記フォトレジストと必要に応じ
前記ＣＶＤＳｉＯ2 膜を除去する工程と、前記半導体基
板表面及び前記ゲート積層体表面に熱酸化膜を形成する
工程とを備えていることを特徴とする半導体記憶装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298227A JP2918751B2 (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置の製造方法 |
| US08/133,985 US5447877A (en) | 1992-10-12 | 1993-10-08 | Method of manufacturing nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4298227A JP2918751B2 (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125092A JPH06125092A (ja) | 1994-05-06 |
| JP2918751B2 true JP2918751B2 (ja) | 1999-07-12 |
Family
ID=17856880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4298227A Expired - Fee Related JP2918751B2 (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5447877A (ja) |
| JP (1) | JP2918751B2 (ja) |
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|---|---|---|---|---|
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| JPH08148586A (ja) * | 1994-11-21 | 1996-06-07 | Toshiba Corp | 半導体装置の製造方法 |
| US5589413A (en) * | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
| FR2850205B1 (fr) * | 2003-01-22 | 2005-10-07 | St Microelectronics Sa | Procede de fabrication d'une memoire flash et memoire flash ainsi fabriquee |
| US7074682B2 (en) * | 2003-10-01 | 2006-07-11 | Dongbuanam Semiconductor Inc. | Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench |
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|---|---|---|---|---|
| US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| IT1243303B (it) * | 1990-07-24 | 1994-05-26 | Sgs Thomson Microelectronics | Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione |
| US5240870A (en) * | 1991-04-18 | 1993-08-31 | National Semiconductor Corporation | Stacked gate process flow for cross-point EPROM with internal access transistor |
| JP2685373B2 (ja) * | 1991-06-28 | 1997-12-03 | シャープ株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
| US5246874A (en) * | 1992-06-02 | 1993-09-21 | National Semiconductor Corporation | Method of making fast access AMG EPROM |
-
1992
- 1992-10-12 JP JP4298227A patent/JP2918751B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-08 US US08/133,985 patent/US5447877A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125092A (ja) | 1994-05-06 |
| US5447877A (en) | 1995-09-05 |
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