JPH06125092A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06125092A JPH06125092A JP4298227A JP29822792A JPH06125092A JP H06125092 A JPH06125092 A JP H06125092A JP 4298227 A JP4298227 A JP 4298227A JP 29822792 A JP29822792 A JP 29822792A JP H06125092 A JPH06125092 A JP H06125092A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 安定した消去特性が得られるソ−ス領域を備
えた半導体記憶装置及びその製造方法を提供する。 【構成】 ソ−ス領域2の、少なくともフロ−ティング
ゲ−ト5端部近傍の部分の表面を、フロ−ティングゲ−
トの下の半導体基板1表面と同じ高さの平面にしてい
る。そのために、ソ−ス領域2を自己整合法により形成
する場合に行われるフィ−ルド酸化膜をエッチングする
工程において、ソ−ス領域形成予定の領域には、予め、
耐エッチング性の導電膜を選択成長させるか、積層され
たゲ−トの少なくともソ−ス形成予定領域が面する側壁
には絶縁膜を形成する。
えた半導体記憶装置及びその製造方法を提供する。 【構成】 ソ−ス領域2の、少なくともフロ−ティング
ゲ−ト5端部近傍の部分の表面を、フロ−ティングゲ−
トの下の半導体基板1表面と同じ高さの平面にしてい
る。そのために、ソ−ス領域2を自己整合法により形成
する場合に行われるフィ−ルド酸化膜をエッチングする
工程において、ソ−ス領域形成予定の領域には、予め、
耐エッチング性の導電膜を選択成長させるか、積層され
たゲ−トの少なくともソ−ス形成予定領域が面する側壁
には絶縁膜を形成する。
Description
【0001】
【産業上の利用分野】本発明は、改良されたソ−ス拡散
領域を有する不揮発性半導体記憶装置及びその製造方法
に関するものである。
領域を有する不揮発性半導体記憶装置及びその製造方法
に関するものである。
【0002】
【従来の技術】従来の半導体記憶装置、特に、紫外線な
どで消去するPROM(ProgrammableRead Only Memor
y)や電気的に消去するEEPROM(Electrically Era
sableand Programmable ROM) は、記憶したデ−タを半
永久的に保持でき、また、デ−タの消去・書き換えが可
能な事から予めデ−タの変更が予想されるシステムや他
のシステムとのマッチングを考えながらプログラム構築
を行うシステム或いはプログラムの仕様変更を積極的に
盛込んだシステムのファ−ムウエア等に広く利用されて
いる。EEPROMでもフラッシュ(Flash)EEPRO
Mといわれている一括消去型では、半導体チップ内部の
全メモリデ−タを一括して消去するものでマイコンなど
のプログラムメモリに多く使われる。
どで消去するPROM(ProgrammableRead Only Memor
y)や電気的に消去するEEPROM(Electrically Era
sableand Programmable ROM) は、記憶したデ−タを半
永久的に保持でき、また、デ−タの消去・書き換えが可
能な事から予めデ−タの変更が予想されるシステムや他
のシステムとのマッチングを考えながらプログラム構築
を行うシステム或いはプログラムの仕様変更を積極的に
盛込んだシステムのファ−ムウエア等に広く利用されて
いる。EEPROMでもフラッシュ(Flash)EEPRO
Mといわれている一括消去型では、半導体チップ内部の
全メモリデ−タを一括して消去するものでマイコンなど
のプログラムメモリに多く使われる。
【0003】図15に半導体基板1に形成されたフラッ
シュEEPROMのメモリセルの断面図を示す。例え
ば、P型シリコン半導体基板1上には第1のゲ−ト絶縁
膜4を形成後、例えば、ポリシリコンのフロ−ティング
ゲ−ト5が形成される。このフロ−ティングゲ−ト5の
上には、第2のゲ−ト絶縁膜6を形成し、その上に、例
えば、ポリシリコンからなるコントロ−ルゲ−ト7を設
けて、フロ−ティングゲ−ト型トランジスタを形成す
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜8で被覆し、その上にSiO2 などの
層間絶縁膜9を堆積する。半導体基板1の表面領域の各
積層されたゲ−ト間には、N型不純物拡散領域であるソ
−ス領域2及びドレイン領域3が交互に配置するように
形成されている。この層間絶縁膜9にコンタクト孔16
を形成してドレイン領域3をコンタクト孔内において露
出させる。そして、層間絶縁膜9上にAlなどの金属配
線10を形成してドレイン領域とコンタクト孔16を介
して接続する。このAl配線10の上にPSG膜などの
パッシベ−ッション膜11を堆積する。
シュEEPROMのメモリセルの断面図を示す。例え
ば、P型シリコン半導体基板1上には第1のゲ−ト絶縁
膜4を形成後、例えば、ポリシリコンのフロ−ティング
ゲ−ト5が形成される。このフロ−ティングゲ−ト5の
上には、第2のゲ−ト絶縁膜6を形成し、その上に、例
えば、ポリシリコンからなるコントロ−ルゲ−ト7を設
けて、フロ−ティングゲ−ト型トランジスタを形成す
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜8で被覆し、その上にSiO2 などの
層間絶縁膜9を堆積する。半導体基板1の表面領域の各
積層されたゲ−ト間には、N型不純物拡散領域であるソ
−ス領域2及びドレイン領域3が交互に配置するように
形成されている。この層間絶縁膜9にコンタクト孔16
を形成してドレイン領域3をコンタクト孔内において露
出させる。そして、層間絶縁膜9上にAlなどの金属配
線10を形成してドレイン領域とコンタクト孔16を介
して接続する。このAl配線10の上にPSG膜などの
パッシベ−ッション膜11を堆積する。
【0004】このメモリセルは、半導体基板1の上にマ
トリクス状に配列されてフラッシュEEPROMメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、1つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。図13は、従来
及び本発明の不揮発性半導体メモリのセル間の接続を示
した前記素子部の配線図である。各メモリセルのドレイ
ン領域3は、Al配線10に接続されており、このAl
配線10が、ビット線(B0 、B1 、B2 ・・・)にな
り、ソ−ス領域2は、半導体基板1に各ソ−ス領域2を
含む不純物拡散領域を形成し、これを共通ソ−ス線21
とする。また、各コトロ−ルゲ−ト7を接続してワ−ド
線(R0 、R1 、R3 ・・・)71を形成する。共通ソ
−ス線21は、接地している。
トリクス状に配列されてフラッシュEEPROMメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、1つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。図13は、従来
及び本発明の不揮発性半導体メモリのセル間の接続を示
した前記素子部の配線図である。各メモリセルのドレイ
ン領域3は、Al配線10に接続されており、このAl
配線10が、ビット線(B0 、B1 、B2 ・・・)にな
り、ソ−ス領域2は、半導体基板1に各ソ−ス領域2を
含む不純物拡散領域を形成し、これを共通ソ−ス線21
とする。また、各コトロ−ルゲ−ト7を接続してワ−ド
線(R0 、R1 、R3 ・・・)71を形成する。共通ソ
−ス線21は、接地している。
【0005】次に、図14を参照してこのメモリの書込
み・消去などの動作を説明する。図は、メモリセルの動
作を説明する模式断面図である。フロ−ティングゲ−ト
5は、半導体基板1のソ−ス領域2とドレイン領域3の
上に形成されたチャネル領域上に第1のゲ−ト絶縁膜を
介して形成される。コントロ−ルゲ−ト7は、第2のゲ
−ト絶縁膜を介してフロ−ティングゲ−ト5の上に形成
される。ソ−ス領域2、ドレイン領域3及びコントロ−
ルゲ−ト7には、それぞれソ−ス電極S、ドレイン電極
D及びゲ−ト電極Gが形成されている。この様な構成の
メモリセルにデ−タを書込むには、フロ−ティングゲ−
ト5に電子を注入する。まず、コントロ−ルゲ−ト7に
接続したゲ−ト電極Gに12.0V程度の高電圧を印加
し、同時にドレイン電極Dにも7V程度の高電圧を加え
る。この様にバイアスすると、ドレイン近傍のピンチオ
フ領域で加速された電子の一部がホットエレクトロンと
なって、フロ−ティングゲ−ト5に捕獲される。捕獲さ
れる電子の飽和量は、フロ−ティングゲ−ト5の電位で
決定されるフロ−ティングゲ−ト5に電子が捕獲される
とコントロ−ルゲ−ト7で制御されるトランジスタの閾
値電圧Vthが上昇し、この閾値電圧の変化分の有無をデ
−タの1、0のレベルに対応させる。
み・消去などの動作を説明する。図は、メモリセルの動
作を説明する模式断面図である。フロ−ティングゲ−ト
5は、半導体基板1のソ−ス領域2とドレイン領域3の
上に形成されたチャネル領域上に第1のゲ−ト絶縁膜を
介して形成される。コントロ−ルゲ−ト7は、第2のゲ
−ト絶縁膜を介してフロ−ティングゲ−ト5の上に形成
される。ソ−ス領域2、ドレイン領域3及びコントロ−
ルゲ−ト7には、それぞれソ−ス電極S、ドレイン電極
D及びゲ−ト電極Gが形成されている。この様な構成の
メモリセルにデ−タを書込むには、フロ−ティングゲ−
ト5に電子を注入する。まず、コントロ−ルゲ−ト7に
接続したゲ−ト電極Gに12.0V程度の高電圧を印加
し、同時にドレイン電極Dにも7V程度の高電圧を加え
る。この様にバイアスすると、ドレイン近傍のピンチオ
フ領域で加速された電子の一部がホットエレクトロンと
なって、フロ−ティングゲ−ト5に捕獲される。捕獲さ
れる電子の飽和量は、フロ−ティングゲ−ト5の電位で
決定されるフロ−ティングゲ−ト5に電子が捕獲される
とコントロ−ルゲ−ト7で制御されるトランジスタの閾
値電圧Vthが上昇し、この閾値電圧の変化分の有無をデ
−タの1、0のレベルに対応させる。
【0006】読出しは、ゲ−ト電極Gに5V程度の電圧
を加え、同時にドレイン電極Dにも約1.5Vを加え
る。ホットエレクトロンは、5Vという低電圧のために
フロ−ティングゲ−ト5に入り込むことなく、フロ−テ
ィングゲ−ト5に電子が注入されていないトランジスタ
はオンし、読出し電流が流れる。デ−タの消去は、フロ
−ティングゲ−ト5内の電子を引き抜く事で行う。例え
ば、ゲ−ト電極Gに0V、ソ−ス電極Sに11V〜13
V程度の高電圧を印加する。この時、フロ−ティングゲ
−ト5とソ−ス電極S間の電位差によって第1のゲ−ト
絶縁膜にかかる電界が強まるとトンネル電流等によって
電子は、ソ−ス側に引き抜かれる。従来の不揮発性半導
体メモリにおいては、図16に示すように素子分離のた
めのフィ−ルド酸化膜12は、ソ−ス領域2上において
は、丸く形成されるので、ゲ−トとの合わせずれが起き
た場合には、メモリセルのトランジスタ幅Wが変化す
る。またフィ−ルド酸化膜12にはソ−ス側にはみ出る
領域13が生ずるので、その微細化には限界がある。一
般に半導体装置における素子の微細化が進むに連れてソ
−ス領域2の形成にゲ−トを利用した自己整合による形
成方法(SAS:Self Aligned Source) が用いられるよ
うになった。
を加え、同時にドレイン電極Dにも約1.5Vを加え
る。ホットエレクトロンは、5Vという低電圧のために
フロ−ティングゲ−ト5に入り込むことなく、フロ−テ
ィングゲ−ト5に電子が注入されていないトランジスタ
はオンし、読出し電流が流れる。デ−タの消去は、フロ
−ティングゲ−ト5内の電子を引き抜く事で行う。例え
ば、ゲ−ト電極Gに0V、ソ−ス電極Sに11V〜13
V程度の高電圧を印加する。この時、フロ−ティングゲ
−ト5とソ−ス電極S間の電位差によって第1のゲ−ト
絶縁膜にかかる電界が強まるとトンネル電流等によって
電子は、ソ−ス側に引き抜かれる。従来の不揮発性半導
体メモリにおいては、図16に示すように素子分離のた
めのフィ−ルド酸化膜12は、ソ−ス領域2上において
は、丸く形成されるので、ゲ−トとの合わせずれが起き
た場合には、メモリセルのトランジスタ幅Wが変化す
る。またフィ−ルド酸化膜12にはソ−ス側にはみ出る
領域13が生ずるので、その微細化には限界がある。一
般に半導体装置における素子の微細化が進むに連れてソ
−ス領域2の形成にゲ−トを利用した自己整合による形
成方法(SAS:Self Aligned Source) が用いられるよ
うになった。
【0007】図9に示すようにSASを用いてこのEE
PROMを形成すると、メモリセルのソ−ス領域2は、
ゲ−ト5、7に対して自己整合的に形成されるためにソ
−ス/ドレイン領域2、3とゲ−ト5、7との合わせず
れは生じない。また、フィ−ルド酸化膜12がソ−ス領
域2にはみ出していないので、素子の微細化を進めるこ
とができる。
PROMを形成すると、メモリセルのソ−ス領域2は、
ゲ−ト5、7に対して自己整合的に形成されるためにソ
−ス/ドレイン領域2、3とゲ−ト5、7との合わせず
れは生じない。また、フィ−ルド酸化膜12がソ−ス領
域2にはみ出していないので、素子の微細化を進めるこ
とができる。
【0008】図16は、従来のSASによらない方法に
よって半導体基板1上に形成した前記メモリセルの平面
図である。メモリセルのゲ−ト5、7を形成してから、
半導体基板1上に、ゲ−ト7の一部とドレイン領域3を
形成する予定の部分にフォトレジスト14を塗布形成
し、酸化膜RIEによるエッチングによって共通ソ−ス
線21になるべき部分のフィ−ルド酸化膜12をエッチ
ング除去する。このときフィ−ルド酸化膜12が形成さ
れていない半導体基板1上の素子領域の共通ソ−ス線2
1の一部であるソ−ス領域2になるべき部分にはフォト
レジスト14を被覆していないので、この部分は、前記
酸化膜RIEによってエッチングされる。その結果、ソ
−ス領域2が形成される予定の部分の表面は、少し削ら
れるので、EEPROMが完成したときのメモリセルの
ソ−ス領域2の表面は、そのメモリセルのコントロ−ル
ゲ−ト5下の半導体基板表面と同じ高さの平面とはなっ
ておらず、それより低くなっている(図15参照)。
よって半導体基板1上に形成した前記メモリセルの平面
図である。メモリセルのゲ−ト5、7を形成してから、
半導体基板1上に、ゲ−ト7の一部とドレイン領域3を
形成する予定の部分にフォトレジスト14を塗布形成
し、酸化膜RIEによるエッチングによって共通ソ−ス
線21になるべき部分のフィ−ルド酸化膜12をエッチ
ング除去する。このときフィ−ルド酸化膜12が形成さ
れていない半導体基板1上の素子領域の共通ソ−ス線2
1の一部であるソ−ス領域2になるべき部分にはフォト
レジスト14を被覆していないので、この部分は、前記
酸化膜RIEによってエッチングされる。その結果、ソ
−ス領域2が形成される予定の部分の表面は、少し削ら
れるので、EEPROMが完成したときのメモリセルの
ソ−ス領域2の表面は、そのメモリセルのコントロ−ル
ゲ−ト5下の半導体基板表面と同じ高さの平面とはなっ
ておらず、それより低くなっている(図15参照)。
【0009】
【発明が解決しようとする課題】前述のように、従来の
共通ソ−ス線を形成する不揮発性メモリなどの半導体記
憶装置においては、ソ−ス領域の表面がゲ−ト下の半導
体基板表面より低く形成されていた。ところが前述のよ
うにフラッシュEEPROMが消去される場合、フロ−
ティングゲ−ト5の端部からソ−ス領域2に電子が引き
抜かれる。したがって、ソ−ス領域の表面がフロ−ティ
ングゲ−ト5の下の半導体基板1表面より低くなってい
て両表面の境界に段差が形成されていると、その部分で
電界の強さが変化して、消去しなければならない時に、
消去したり、消去できなかったりして安定した消去が困
難であった。本発明は、この様な事情により成されたも
ので、安定した消去特性が得られるソ−ス領域を備えた
半導体記憶装置及びその製造方法を提供することを目的
としている。
共通ソ−ス線を形成する不揮発性メモリなどの半導体記
憶装置においては、ソ−ス領域の表面がゲ−ト下の半導
体基板表面より低く形成されていた。ところが前述のよ
うにフラッシュEEPROMが消去される場合、フロ−
ティングゲ−ト5の端部からソ−ス領域2に電子が引き
抜かれる。したがって、ソ−ス領域の表面がフロ−ティ
ングゲ−ト5の下の半導体基板1表面より低くなってい
て両表面の境界に段差が形成されていると、その部分で
電界の強さが変化して、消去しなければならない時に、
消去したり、消去できなかったりして安定した消去が困
難であった。本発明は、この様な事情により成されたも
ので、安定した消去特性が得られるソ−ス領域を備えた
半導体記憶装置及びその製造方法を提供することを目的
としている。
【0010】
【課題を解決するための手段】本発明は、ソ−ス領域の
少なくともフロ−ティングゲ−ト端部近傍の部分の表面
を、フロ−ティングゲ−トの下の半導体基板表面と同じ
高さの平面とすることを特徴としている。すなわち、本
発明の半導体記憶装置は、半導体基板と、前記半導体基
板に形成されたソ−ス/ドレイン領域、前記半導体基板
上に形成された第1ゲ−ト絶縁膜、この第1ゲ−ト絶縁
膜の上に形成されたフロ−ティングゲ−ト、このフロ−
ティングゲ−トの上に形成された第2のゲ−ト絶縁膜及
びこの第2のゲ−ト絶縁膜の上に形成されたコントロ−
ルゲ−トをそれぞれ有する複数のメモリセルと、これら
メモリセルのソ−ス領域を含み、このソ−ス領域の少な
くとも前記フロ−ティングゲ−ト端部近傍の表面は、前
記半導体基板の前記コントロ−ルゲ−トの下の領域の表
面と高さが同一の平面上に形成されている複数の共通ソ
−ス線とを備えていることを特徴としている。前記ソ−
ス領域の全表面を、前記半導体基板の前記コントロ−ル
ゲ−トの下の領域の表面と高さが同一の平面上に形成す
ることができる。前記ソ−ス領域の中央部分の表面を、
このソ−ス領域の他の領域の表面より低くすることがで
きる。前記ソ−ス領域の前記フロ−ティングゲ−ト端部
近傍は、前記フロ−ティングゲ−ト端部から前記ソ−ス
中央部分に向かって0.1μm以上の領域を含むように
することができる。
少なくともフロ−ティングゲ−ト端部近傍の部分の表面
を、フロ−ティングゲ−トの下の半導体基板表面と同じ
高さの平面とすることを特徴としている。すなわち、本
発明の半導体記憶装置は、半導体基板と、前記半導体基
板に形成されたソ−ス/ドレイン領域、前記半導体基板
上に形成された第1ゲ−ト絶縁膜、この第1ゲ−ト絶縁
膜の上に形成されたフロ−ティングゲ−ト、このフロ−
ティングゲ−トの上に形成された第2のゲ−ト絶縁膜及
びこの第2のゲ−ト絶縁膜の上に形成されたコントロ−
ルゲ−トをそれぞれ有する複数のメモリセルと、これら
メモリセルのソ−ス領域を含み、このソ−ス領域の少な
くとも前記フロ−ティングゲ−ト端部近傍の表面は、前
記半導体基板の前記コントロ−ルゲ−トの下の領域の表
面と高さが同一の平面上に形成されている複数の共通ソ
−ス線とを備えていることを特徴としている。前記ソ−
ス領域の全表面を、前記半導体基板の前記コントロ−ル
ゲ−トの下の領域の表面と高さが同一の平面上に形成す
ることができる。前記ソ−ス領域の中央部分の表面を、
このソ−ス領域の他の領域の表面より低くすることがで
きる。前記ソ−ス領域の前記フロ−ティングゲ−ト端部
近傍は、前記フロ−ティングゲ−ト端部から前記ソ−ス
中央部分に向かって0.1μm以上の領域を含むように
することができる。
【0011】本発明の半導体記憶装置の製造方法は、半
導体基板の表面に複数のフィ−ルド酸化膜を間隔を置い
て帯状に配置し、この半導体基板表面にフィ−ルド酸化
膜の領域と素子領域とを交互に配列させる工程と、前記
半導体基板上に、第1のゲ−ト絶縁膜、この第1のゲ−
ト絶縁膜の上に形成されたフロ−ティングゲ−ト、この
フロ−ティングゲ−トの上に形成された第2のゲ−ト絶
縁膜及びこの第2のゲ−ト絶縁膜の上に形成されたコン
トロ−ルゲ−トから形成された複数のゲ−ト積層体を間
隔を置いて帯状に、前記帯状のフィ−ルド酸化膜とはほ
ぼ直角に交差するように、形成する工程と、前記ゲ−ト
積層体表面を含めて半導体基板表面に熱酸化膜を形成す
る工程と、少なくともソ−ス領域を含む共通ソ−ス線を
形成する予定領域を除いてフォトレジストを半導体基板
に被覆する工程と、前記ソ−ス領域を形成する予定領域
の上の前記熱酸化膜をエッチング除去してこの予定領域
の半導体基板を露出させる工程と、前記予定領域の露出
した半導体基板表面にタングステン又はモリブデンを選
択成長させる工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜をエッチング除去してこの予定
領域の半導体基板表面を露出させる工程と、ゲ−ト積層
体をマスクとして前記半導体基板の前記共通ソ−ス線を
形成する予定領域に不純物をイオン注入してこの予定領
域にソ−ス領域を含む共通ソ−ス線を自己整合的に形成
する工程とを備えていることを第1の特徴としている。
導体基板の表面に複数のフィ−ルド酸化膜を間隔を置い
て帯状に配置し、この半導体基板表面にフィ−ルド酸化
膜の領域と素子領域とを交互に配列させる工程と、前記
半導体基板上に、第1のゲ−ト絶縁膜、この第1のゲ−
ト絶縁膜の上に形成されたフロ−ティングゲ−ト、この
フロ−ティングゲ−トの上に形成された第2のゲ−ト絶
縁膜及びこの第2のゲ−ト絶縁膜の上に形成されたコン
トロ−ルゲ−トから形成された複数のゲ−ト積層体を間
隔を置いて帯状に、前記帯状のフィ−ルド酸化膜とはほ
ぼ直角に交差するように、形成する工程と、前記ゲ−ト
積層体表面を含めて半導体基板表面に熱酸化膜を形成す
る工程と、少なくともソ−ス領域を含む共通ソ−ス線を
形成する予定領域を除いてフォトレジストを半導体基板
に被覆する工程と、前記ソ−ス領域を形成する予定領域
の上の前記熱酸化膜をエッチング除去してこの予定領域
の半導体基板を露出させる工程と、前記予定領域の露出
した半導体基板表面にタングステン又はモリブデンを選
択成長させる工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜をエッチング除去してこの予定
領域の半導体基板表面を露出させる工程と、ゲ−ト積層
体をマスクとして前記半導体基板の前記共通ソ−ス線を
形成する予定領域に不純物をイオン注入してこの予定領
域にソ−ス領域を含む共通ソ−ス線を自己整合的に形成
する工程とを備えていることを第1の特徴としている。
【0012】前記ソ−ス領域を形成する予定領域の上の
前記熱酸化膜をエッチング除去してこの予定領域の半導
体基板を露出させる工程において前記エッチングの初期
は、RIEで行い、最終的に弗化アンモニウムを用いる
化学的エッチングによることができる。また、半導体基
板の表面に複数のフィ−ルド酸化膜を間隔を置いて帯状
に配置し、この半導体基板表面にフィ−ルド酸化膜の領
域と素子領域とを交互に配列させる工程と、前記半導体
基板上に、第1のゲ−ト絶縁膜、この第1のゲ−ト絶縁
膜の上に形成されたフロ−ティングゲ−ト、このフロ−
ティングゲ−トの上に形成された第2のゲ−ト絶縁膜及
びこの第2のゲ−ト絶縁膜の上に形成されたコントロ−
ルゲ−トから形成された複数のゲ−ト積層体を間隔を置
いて、前記帯状のフィ−ルド酸化膜とはほぼ直角に交差
するように、帯状に形成する工程と、前記ゲ−ト積層体
表面を含めて半導体基板表面にCVDSiO2 膜を形成
する工程と、少なくともソ−ス領域を含む共通ソ−ス線
を形成する予定領域を除いてフォトレジストを半導体基
板に被覆する工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜及び前記CVDSiO2 膜をエ
ッチング除去してこの予定領域の半導体基板表面を露出
させる工程と、前記ゲ−ト積層体をマスクとして前記半
導体基板の前記共通ソ−ス線を形成する予定領域に不純
物をイオン注入してこの予定領域にソ−ス領域を含む共
通ソ−ス線を自己整合的に形成する工程と、前記フォト
レジストと必要に応じて前記CVDSiO2 膜を除去す
る工程と、前記半導体基板表面及び前記ゲ−ト積層体表
面に熱酸化膜を形成する工程とを備えていることを第2
の特徴としている。
前記熱酸化膜をエッチング除去してこの予定領域の半導
体基板を露出させる工程において前記エッチングの初期
は、RIEで行い、最終的に弗化アンモニウムを用いる
化学的エッチングによることができる。また、半導体基
板の表面に複数のフィ−ルド酸化膜を間隔を置いて帯状
に配置し、この半導体基板表面にフィ−ルド酸化膜の領
域と素子領域とを交互に配列させる工程と、前記半導体
基板上に、第1のゲ−ト絶縁膜、この第1のゲ−ト絶縁
膜の上に形成されたフロ−ティングゲ−ト、このフロ−
ティングゲ−トの上に形成された第2のゲ−ト絶縁膜及
びこの第2のゲ−ト絶縁膜の上に形成されたコントロ−
ルゲ−トから形成された複数のゲ−ト積層体を間隔を置
いて、前記帯状のフィ−ルド酸化膜とはほぼ直角に交差
するように、帯状に形成する工程と、前記ゲ−ト積層体
表面を含めて半導体基板表面にCVDSiO2 膜を形成
する工程と、少なくともソ−ス領域を含む共通ソ−ス線
を形成する予定領域を除いてフォトレジストを半導体基
板に被覆する工程と、前記共通ソ−ス線を形成する予定
領域のフィ−ルド酸化膜及び前記CVDSiO2 膜をエ
ッチング除去してこの予定領域の半導体基板表面を露出
させる工程と、前記ゲ−ト積層体をマスクとして前記半
導体基板の前記共通ソ−ス線を形成する予定領域に不純
物をイオン注入してこの予定領域にソ−ス領域を含む共
通ソ−ス線を自己整合的に形成する工程と、前記フォト
レジストと必要に応じて前記CVDSiO2 膜を除去す
る工程と、前記半導体基板表面及び前記ゲ−ト積層体表
面に熱酸化膜を形成する工程とを備えていることを第2
の特徴としている。
【0013】
【作用】ソ−ス領域のフロ−ティングゲ−ト端部近傍の
部分の表面を、フロ−ティングゲ−トの下の半導体基板
表面と同じ高さの平面とすることにより、消去が安定し
て行われる。また、ソ−ス領域を自己整合法により形成
する場合に行われるフィ−ルド酸化膜をエッチングする
工程において、前記ソ−ス領域を形成する予定の領域に
は、予め耐エッチング性の導電膜を選択成長させるか、
もしくは、積層されたゲ−トの少なくともソ−ス形成予
定領域が面する側壁には絶縁膜を形成するので、前記同
じ高さの平面を維持することができる。
部分の表面を、フロ−ティングゲ−トの下の半導体基板
表面と同じ高さの平面とすることにより、消去が安定し
て行われる。また、ソ−ス領域を自己整合法により形成
する場合に行われるフィ−ルド酸化膜をエッチングする
工程において、前記ソ−ス領域を形成する予定の領域に
は、予め耐エッチング性の導電膜を選択成長させるか、
もしくは、積層されたゲ−トの少なくともソ−ス形成予
定領域が面する側壁には絶縁膜を形成するので、前記同
じ高さの平面を維持することができる。
【0014】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図1を参照して、本発明の第1の実施例を
説明する。図は、例えば、半導体基板に形成されたフラ
ッシュEEPROMのフロ−ティングゲ−ト型トランジ
スタ構造のメモリセルの断面図を示す。例えば、P型シ
リコン半導体基板1上に厚さ約100オングストロ−ム
のSiO2 からなる第1のゲ−ト絶縁膜4が形成されて
おり、その上に、例えば、ポリシリコンのフロ−ティン
グゲ−ト5が形成される。このフロ−ティングゲ−ト5
の上には、例えば、シリコン酸化膜とシリコン窒化膜の
積層体の第2のゲ−ト絶縁膜6を形成し、その上に、例
えばポリシリコンからなるコントロ−ルゲ−ト7を設け
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜8で被覆し、その上にSiO2 などの
層間絶縁膜9を堆積する。半導体基板1の表面領域の各
積層されたゲ−ト間には、N型不純物拡散領域であるソ
−ス領域2及びドレイン領域3が交互に配置するように
形成されている。この層間絶縁膜9にコンタクト孔16
を形成してドレイン領域3をコンタクト孔内において露
出させる。そして、層間絶縁膜9上にAlなどの金属配
線10をドレイン領域3とコンタクト孔16を介して接
続する。このAl配線10の上にPSG膜などのパッシ
ベ−ッション膜11を堆積する。
する。まず、図1を参照して、本発明の第1の実施例を
説明する。図は、例えば、半導体基板に形成されたフラ
ッシュEEPROMのフロ−ティングゲ−ト型トランジ
スタ構造のメモリセルの断面図を示す。例えば、P型シ
リコン半導体基板1上に厚さ約100オングストロ−ム
のSiO2 からなる第1のゲ−ト絶縁膜4が形成されて
おり、その上に、例えば、ポリシリコンのフロ−ティン
グゲ−ト5が形成される。このフロ−ティングゲ−ト5
の上には、例えば、シリコン酸化膜とシリコン窒化膜の
積層体の第2のゲ−ト絶縁膜6を形成し、その上に、例
えばポリシリコンからなるコントロ−ルゲ−ト7を設け
る。このフロ−ティングゲ−トとコントロ−ルゲ−トの
積層体を熱酸化膜8で被覆し、その上にSiO2 などの
層間絶縁膜9を堆積する。半導体基板1の表面領域の各
積層されたゲ−ト間には、N型不純物拡散領域であるソ
−ス領域2及びドレイン領域3が交互に配置するように
形成されている。この層間絶縁膜9にコンタクト孔16
を形成してドレイン領域3をコンタクト孔内において露
出させる。そして、層間絶縁膜9上にAlなどの金属配
線10をドレイン領域3とコンタクト孔16を介して接
続する。このAl配線10の上にPSG膜などのパッシ
ベ−ッション膜11を堆積する。
【0015】このメモリセルは、半導体基板1の上にマ
トリクス状に配列されてフラッシュEEPROMメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、1つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。この構成は、前
述した従来例と同じであり、その配線図も図13に示す
通りである。この実施例の半導体記憶装置においては、
熱酸化膜8で被覆されているソ−ス領域2の表面は、フ
ロ−ティングゲ−ト5及び第1のゲ−ト絶縁膜4の下の
半導体基板1の表面と連続的につながって平坦な平面を
形成している。前述の様にデ−タの消去は、フロ−ティ
ングゲ−ト5内の電子を引き抜く事で行う。例えば、ゲ
−ト電極Gに0V、ソ−ス電極Sに11V〜13V程度
の高電圧を印加すること。この時フロ−ティングゲ−ト
5とソ−ス電極S間電位差によって第1のゲ−ト絶縁膜
にかかる電界が強まるとトンネル電流等によってに電子
はソ−ス側に引き抜かれる。このときソ−ス領域2の電
子が引抜かれる部分は、上記のようにフロ−ティングゲ
−ト5下の半導体基板1表面から連続して平坦な面を形
成しているので、その電界強度が一様になり消去特性が
安定する。
トリクス状に配列されてフラッシュEEPROMメモリ
の素子部を形成する。この素子部において、メモリセル
は、複数のメモリセル列から構成され、各列の複数のメ
モリセルは、ゲ−ト及びソ−ス領域をそれぞれ共有して
いる。そして、これらメモリセルのソ−ス領域は、1つ
の共通ソ−ス線を形成している。したがって、素子部で
は、共通ソ−ス線が複数配列している。この構成は、前
述した従来例と同じであり、その配線図も図13に示す
通りである。この実施例の半導体記憶装置においては、
熱酸化膜8で被覆されているソ−ス領域2の表面は、フ
ロ−ティングゲ−ト5及び第1のゲ−ト絶縁膜4の下の
半導体基板1の表面と連続的につながって平坦な平面を
形成している。前述の様にデ−タの消去は、フロ−ティ
ングゲ−ト5内の電子を引き抜く事で行う。例えば、ゲ
−ト電極Gに0V、ソ−ス電極Sに11V〜13V程度
の高電圧を印加すること。この時フロ−ティングゲ−ト
5とソ−ス電極S間電位差によって第1のゲ−ト絶縁膜
にかかる電界が強まるとトンネル電流等によってに電子
はソ−ス側に引き抜かれる。このときソ−ス領域2の電
子が引抜かれる部分は、上記のようにフロ−ティングゲ
−ト5下の半導体基板1表面から連続して平坦な面を形
成しているので、その電界強度が一様になり消去特性が
安定する。
【0016】次ぎに、図2乃至図10を参照して前記第
1の実施例の半導体記憶装置の製造方法について説明す
る。まず、P型シリコン半導体基板1の表面にフィ−ル
ド酸化膜12をLOCOS法により帯状に形成して帯状
の素子領域15とフィ−ルド酸化膜12領域とを交互に
形成する(図2)。このとき帯状の素子領域15の幅は
通常0.7μm程度になっている。しかし、この領域の
ドレイン形成予定領域は約1.4μm幅程度に拡大され
ている。これは、層間絶縁膜9を介して半導体基板1上
に形成されるAl配線10と接続する際に形成されるコ
ンタクト孔16の孔径がこれまで1.2μm程度の大き
さになってしまうので、それに合わせて、このコンタク
ト孔16が形成される領域を拡大していた。フィ−ルド
酸化膜12のの厚さは約6000オングストロ−ムであ
る。フィ−ルド酸化膜12領域の下には、チャネルスト
ッパ領域(図示せず)を形成しておく。つぎに、素子領
域15表面にしきい値制御用のイオン注入の際のバッフ
ァとなる犠牲酸化膜(図示せず)を熱酸化法により約1
0nmの厚みに形成する。
1の実施例の半導体記憶装置の製造方法について説明す
る。まず、P型シリコン半導体基板1の表面にフィ−ル
ド酸化膜12をLOCOS法により帯状に形成して帯状
の素子領域15とフィ−ルド酸化膜12領域とを交互に
形成する(図2)。このとき帯状の素子領域15の幅は
通常0.7μm程度になっている。しかし、この領域の
ドレイン形成予定領域は約1.4μm幅程度に拡大され
ている。これは、層間絶縁膜9を介して半導体基板1上
に形成されるAl配線10と接続する際に形成されるコ
ンタクト孔16の孔径がこれまで1.2μm程度の大き
さになってしまうので、それに合わせて、このコンタク
ト孔16が形成される領域を拡大していた。フィ−ルド
酸化膜12のの厚さは約6000オングストロ−ムであ
る。フィ−ルド酸化膜12領域の下には、チャネルスト
ッパ領域(図示せず)を形成しておく。つぎに、素子領
域15表面にしきい値制御用のイオン注入の際のバッフ
ァとなる犠牲酸化膜(図示せず)を熱酸化法により約1
0nmの厚みに形成する。
【0017】つぎに、この犠牲酸化膜を通してチャネル
形成予定領域にしきい値制御用の所定の不純物のイオン
注入を行い、その後犠牲酸化膜をNH4 F溶液などで除
去する。つぎに、第1のゲ−ト絶縁膜4として、厚さ1
00オングストロ−ム程度のSiO2 膜を熱酸化法によ
り半導体基板1上に形成させ、その上に減圧気相成長法
(LPCVD)によりフロ−ティングゲ−ト5となるポ
リシリコンを約100nm堆積させ、POCl3 による
熱拡散などによりポリシリコン中に不純物を拡散する。
このポリシリコンにはフロ−ティングゲ−トにセルスリ
ットが設けられるようにここで適当にスリットを形成し
ておく。このポリシリコンの上に第2のゲ−ト絶縁膜6
となるSiO2 /Si3 N4 /SiO2 の積層絶縁膜を
形成し、その上にLPCVD法によりコントロ−ルゲ−
ト6となるポリシリコンを約200nm堆積させ、さら
に、POCl3 による熱拡散などによりこのポリシリコ
ン中に不純物を拡散する。ついで、積層されたポリシリ
コン及び積層絶縁膜をパタ−ニングされたフォトレジス
トを用いて異方性エッチングを行い、第1のゲ−ト絶縁
膜4の上にフロ−ティングゲ−ト5、第2のゲ−ト絶縁
膜6及びコントロ−ルゲ−ト7を順次形成する(図
3)。
形成予定領域にしきい値制御用の所定の不純物のイオン
注入を行い、その後犠牲酸化膜をNH4 F溶液などで除
去する。つぎに、第1のゲ−ト絶縁膜4として、厚さ1
00オングストロ−ム程度のSiO2 膜を熱酸化法によ
り半導体基板1上に形成させ、その上に減圧気相成長法
(LPCVD)によりフロ−ティングゲ−ト5となるポ
リシリコンを約100nm堆積させ、POCl3 による
熱拡散などによりポリシリコン中に不純物を拡散する。
このポリシリコンにはフロ−ティングゲ−トにセルスリ
ットが設けられるようにここで適当にスリットを形成し
ておく。このポリシリコンの上に第2のゲ−ト絶縁膜6
となるSiO2 /Si3 N4 /SiO2 の積層絶縁膜を
形成し、その上にLPCVD法によりコントロ−ルゲ−
ト6となるポリシリコンを約200nm堆積させ、さら
に、POCl3 による熱拡散などによりこのポリシリコ
ン中に不純物を拡散する。ついで、積層されたポリシリ
コン及び積層絶縁膜をパタ−ニングされたフォトレジス
トを用いて異方性エッチングを行い、第1のゲ−ト絶縁
膜4の上にフロ−ティングゲ−ト5、第2のゲ−ト絶縁
膜6及びコントロ−ルゲ−ト7を順次形成する(図
3)。
【0018】図に示すように、第1のゲ−ト絶縁膜4上
に形成されたフロ−ティングゲ−ト5及びその上に第2
のゲ−ト絶縁膜6を介して形成されているコントロ−ル
ゲ−ト7の積層体は、帯状のフィ−ルド酸化膜12及び
ゲ−ト酸化膜4が形成されている素子領域15とが交互
に形成されている方向とは直角に、間隔をおいて複数形
成されている。積層体の下側に形成されているフロ−テ
ィングゲ−ト5はフィ−ルド酸化膜12の上でセルスリ
ットが形成されてセルごとに分離しているが、その上の
コントロ−ルゲ−ト7は、1つながりに連続している。
コントロ−ルゲ−ト7の上にモリブデンシリサイドのよ
うなシリサイド膜を形成してその抵抗値を下げるように
することが出来る。コントロ−ルゲ−ト7は、図13に
示すワ−ド線Rに相当する。次ぎに、酸化性雰囲気中で
900℃程度以下、例えば、800〜850℃程度の温
度で40分前後の間加熱し、積層体のゲ−ト表面に厚さ
が約500オングストロ−ムの熱酸化膜8を形成する
(図4、)。熱酸化膜を厚くするとその熱処理工程が他
へ影響を及ぼすようになるので、この厚さが限度であ
る。ついで、パタ−ニングしたフォトレジスト14を半
導体基板1の上に配置し、帯状のゲ−ト間のドレイン形
成予定領域を被覆し、さらにこの予定領域に連続的に配
置されているゲ−トを被覆している熱酸化膜8を部分的
に被覆する。
に形成されたフロ−ティングゲ−ト5及びその上に第2
のゲ−ト絶縁膜6を介して形成されているコントロ−ル
ゲ−ト7の積層体は、帯状のフィ−ルド酸化膜12及び
ゲ−ト酸化膜4が形成されている素子領域15とが交互
に形成されている方向とは直角に、間隔をおいて複数形
成されている。積層体の下側に形成されているフロ−テ
ィングゲ−ト5はフィ−ルド酸化膜12の上でセルスリ
ットが形成されてセルごとに分離しているが、その上の
コントロ−ルゲ−ト7は、1つながりに連続している。
コントロ−ルゲ−ト7の上にモリブデンシリサイドのよ
うなシリサイド膜を形成してその抵抗値を下げるように
することが出来る。コントロ−ルゲ−ト7は、図13に
示すワ−ド線Rに相当する。次ぎに、酸化性雰囲気中で
900℃程度以下、例えば、800〜850℃程度の温
度で40分前後の間加熱し、積層体のゲ−ト表面に厚さ
が約500オングストロ−ムの熱酸化膜8を形成する
(図4、)。熱酸化膜を厚くするとその熱処理工程が他
へ影響を及ぼすようになるので、この厚さが限度であ
る。ついで、パタ−ニングしたフォトレジスト14を半
導体基板1の上に配置し、帯状のゲ−ト間のドレイン形
成予定領域を被覆し、さらにこの予定領域に連続的に配
置されているゲ−トを被覆している熱酸化膜8を部分的
に被覆する。
【0019】そして、ソ−ス形成予定領域は、フォトレ
ジスト14で被覆されておらず、また、フォトレジスト
14から露出している領域のうちのフィ−ルド酸化膜1
2以外の部分の表面をエッチングして半導体基板1の素
子領域15の表面を露出させる(図5)。この半導体基
板1表面を露出するには、まずRIE(Reactive IonEtc
hing)によりこの熱酸化膜8の表面を450オングスト
ロ−ム程度削り取る。その後、弗化アンモニウムなどを
用いる化学的エッチングで熱酸化膜8の残りの50オン
グストロ−ム程度を取り除くことによって、素子領域1
5のソ−ス形成予定領域の表面を損傷させずにここを露
出させることができる。この状態で、半導体基板1が露
出しているソ−ス領域形成予定の領域にタングステン膜
19を厚さ200〜300オングストロ−ム程度選択成
長させる(図6)。その方法としてはWF6 ガスを用い
た減圧CVD(Chemical Vapour Deposition)を利用す
る。図7に、フィ−ルド酸化膜12が形成された部分と
タングステン19が形成された部分の半導体基板1の断
面図を示す。図7(a)が図6に示すA−A′部分のフ
ィ−ルド酸化膜12が被覆されている部分であり、図7
(b)が前図に示すB−B′部分のタングステン19が
被覆されている部分を示している。いずれの場合にもゲ
−ト積層体は、熱酸化膜8によって保護されている。
ジスト14で被覆されておらず、また、フォトレジスト
14から露出している領域のうちのフィ−ルド酸化膜1
2以外の部分の表面をエッチングして半導体基板1の素
子領域15の表面を露出させる(図5)。この半導体基
板1表面を露出するには、まずRIE(Reactive IonEtc
hing)によりこの熱酸化膜8の表面を450オングスト
ロ−ム程度削り取る。その後、弗化アンモニウムなどを
用いる化学的エッチングで熱酸化膜8の残りの50オン
グストロ−ム程度を取り除くことによって、素子領域1
5のソ−ス形成予定領域の表面を損傷させずにここを露
出させることができる。この状態で、半導体基板1が露
出しているソ−ス領域形成予定の領域にタングステン膜
19を厚さ200〜300オングストロ−ム程度選択成
長させる(図6)。その方法としてはWF6 ガスを用い
た減圧CVD(Chemical Vapour Deposition)を利用す
る。図7に、フィ−ルド酸化膜12が形成された部分と
タングステン19が形成された部分の半導体基板1の断
面図を示す。図7(a)が図6に示すA−A′部分のフ
ィ−ルド酸化膜12が被覆されている部分であり、図7
(b)が前図に示すB−B′部分のタングステン19が
被覆されている部分を示している。いずれの場合にもゲ
−ト積層体は、熱酸化膜8によって保護されている。
【0020】この後、とくに酸化膜をエッチングする異
方性エッチング(以下、酸化膜RIEという)によりフ
ォトレジスト14に被覆されていない部分をエッチング
してフィ−ルド酸化膜12を取り除く。この被覆されて
いない部分にはフィ−ルド酸化膜12領域と部分的にシ
リサイド化されたタングステン膜19の領域があり、フ
ィ−ルド酸化膜12を取り除くには、この両者の酸化膜
RIEによるエッチング速度の違いを利用する。タング
ステンのエッチング速度を1とするとシリコン酸化膜の
エッチング速度は、20以上であり、例えば、フィ−ル
ド酸化膜の厚さが約6000オングストロ−ムに対して
タングステン膜の厚さを約300オングストロ−ムにす
るように、両者の厚さを適当に設定すれば、フィ−ルド
酸化膜を完全に取り除いた後でも、タングステン膜19
が形成されていた半導体基板表面の状態を損なうこと無
くこの表面を露出させることができる(図8)。この例
では、フォトレジスト14を、熱酸化膜8をエッチング
する工程及びフィ−ルド酸化膜をエッチングする工程の
両方に用いているが、それぞれ別なフォトレジストをマ
スクとして用いても良い。
方性エッチング(以下、酸化膜RIEという)によりフ
ォトレジスト14に被覆されていない部分をエッチング
してフィ−ルド酸化膜12を取り除く。この被覆されて
いない部分にはフィ−ルド酸化膜12領域と部分的にシ
リサイド化されたタングステン膜19の領域があり、フ
ィ−ルド酸化膜12を取り除くには、この両者の酸化膜
RIEによるエッチング速度の違いを利用する。タング
ステンのエッチング速度を1とするとシリコン酸化膜の
エッチング速度は、20以上であり、例えば、フィ−ル
ド酸化膜の厚さが約6000オングストロ−ムに対して
タングステン膜の厚さを約300オングストロ−ムにす
るように、両者の厚さを適当に設定すれば、フィ−ルド
酸化膜を完全に取り除いた後でも、タングステン膜19
が形成されていた半導体基板表面の状態を損なうこと無
くこの表面を露出させることができる(図8)。この例
では、フォトレジスト14を、熱酸化膜8をエッチング
する工程及びフィ−ルド酸化膜をエッチングする工程の
両方に用いているが、それぞれ別なフォトレジストをマ
スクとして用いても良い。
【0021】図8以降、平面図における熱酸化膜8の表
示は省略する。半導体基板1表面を露出させてからフォ
トレジスト14を除去し、再度熱酸化を行ってゲ−ト表
面及びソ−ス/ドレイン領域を熱酸化膜8で完全に被覆
する。その後、パタ−ニングされたフォトレジスト(図
示せず)を用いて、ソ−ス領域2を含む共通ソ−ス線2
1へ、例えば、Asを加速電圧40KeV、ド−ズ量5
×1015cm-2でイオン注入し、さらにリン(P)を加
速電圧40KeV、ド−ズ量5×1013cm-2でイオン
注入して自己整合的にソ−ス領域2及び共通ソ−ス線2
1を形成する。つぎに、例えば、約1000℃、30分
程度の熱処理を窒素雰囲気中で行ってイオン注入した不
純物を拡散する。次ぎにパタ−ニングされたフォトレジ
スト(図示せず)を用いて、ドレイン領域3へ、例え
ば、Asを加速電圧40KeV、ド−ズ量5×1015c
m-2でイオン注入してドレイン領域3を形成する(図
9)。次ぎに、図1及び図10に示すように半導体基板
1の表面を、例えば、BPSGなどの層間絶縁膜9で被
覆し、さらに、この層間絶縁膜9の上にAl配線10を
施し、コンタクト孔16を通して半導体基板1のドレイ
ン領域3と電気的に接続させる。この配線は、図13に
示すビット線Bに相当する。この配線の上にシリコン酸
化膜や窒化膜などのパッシベ−ション膜11を形成す
る。
示は省略する。半導体基板1表面を露出させてからフォ
トレジスト14を除去し、再度熱酸化を行ってゲ−ト表
面及びソ−ス/ドレイン領域を熱酸化膜8で完全に被覆
する。その後、パタ−ニングされたフォトレジスト(図
示せず)を用いて、ソ−ス領域2を含む共通ソ−ス線2
1へ、例えば、Asを加速電圧40KeV、ド−ズ量5
×1015cm-2でイオン注入し、さらにリン(P)を加
速電圧40KeV、ド−ズ量5×1013cm-2でイオン
注入して自己整合的にソ−ス領域2及び共通ソ−ス線2
1を形成する。つぎに、例えば、約1000℃、30分
程度の熱処理を窒素雰囲気中で行ってイオン注入した不
純物を拡散する。次ぎにパタ−ニングされたフォトレジ
スト(図示せず)を用いて、ドレイン領域3へ、例え
ば、Asを加速電圧40KeV、ド−ズ量5×1015c
m-2でイオン注入してドレイン領域3を形成する(図
9)。次ぎに、図1及び図10に示すように半導体基板
1の表面を、例えば、BPSGなどの層間絶縁膜9で被
覆し、さらに、この層間絶縁膜9の上にAl配線10を
施し、コンタクト孔16を通して半導体基板1のドレイ
ン領域3と電気的に接続させる。この配線は、図13に
示すビット線Bに相当する。この配線の上にシリコン酸
化膜や窒化膜などのパッシベ−ション膜11を形成す
る。
【0022】以上の様に、この実施例では、共通ソ−ス
線を形成するために行われるフィ−ルド酸化膜を除去す
る工程において、この共通ソ−ス線に含まれるソ−ス領
域の表面は、タングステン膜によって酸化膜RIEから
保護されているので、損傷を受けることはなく、ゲ−ト
下の半導体基板表面と同じ平面を共有している。したが
ってソ−ス領域の電子が放出される部分は、電界強度が
一様であり、安定な消去動作を実行することができる。
ソ−ス領域で表面がゲ−ト下の半導体基板表面と同じ平
面を共有する必要がある領域は、電子が放出される領域
のみで良く、その他の領域は、どの様に荒れていても良
い。電子がフロ−ティングゲ−トから放出される部分
は、例えば、フラッシュEEPROMは、消去時におい
てコントロ−ルゲ−トとソ−ス領域とのオ−バ−ラップ
領域で電子の移動が行われる。したがって、消去動作に
影響されるのはソ−ス領域の中でもゲ−トとオ−バ−ラ
ップしている領域とゲ−ト端に近い極く僅かな領域に過
ぎない。
線を形成するために行われるフィ−ルド酸化膜を除去す
る工程において、この共通ソ−ス線に含まれるソ−ス領
域の表面は、タングステン膜によって酸化膜RIEから
保護されているので、損傷を受けることはなく、ゲ−ト
下の半導体基板表面と同じ平面を共有している。したが
ってソ−ス領域の電子が放出される部分は、電界強度が
一様であり、安定な消去動作を実行することができる。
ソ−ス領域で表面がゲ−ト下の半導体基板表面と同じ平
面を共有する必要がある領域は、電子が放出される領域
のみで良く、その他の領域は、どの様に荒れていても良
い。電子がフロ−ティングゲ−トから放出される部分
は、例えば、フラッシュEEPROMは、消去時におい
てコントロ−ルゲ−トとソ−ス領域とのオ−バ−ラップ
領域で電子の移動が行われる。したがって、消去動作に
影響されるのはソ−ス領域の中でもゲ−トとオ−バ−ラ
ップしている領域とゲ−ト端に近い極く僅かな領域に過
ぎない。
【0023】図11及び図12を参照して第2の実施例
を説明する。図は、フラッシュEEPROMメモリセル
のソ−ス領域を中心に示した断面図である。図12に示
すようにソ−ス領域2の中心部分は、半導体基板1の表
面より低くなっている。しかし、フロ−ティングゲ−ト
5とオ−バ−ラップしている領域17及びゲ−ト端に近
い極く僅かな領域18は、ゲ−ト下の半導体基板1表面
と同じ高さになっていて消去特性を改善している。この
消去動作に影響されるゲ−トとオ−バ−ラップしていな
い領域は、ゲ−ト端から約0.1μmの距離(d)まで
である。このような表面形状を有するソ−ス領域を形成
するには、以下のような製造工程を用いる。コントロ−
ルゲ−ト7を形成するまでは、第1の実施例と同じ工程
で行われる。その後CVD法により半導体基板1の上及
びゲ−ト積層体の上にCVDSiO2 膜20を約100
0オングストロ−ム堆積させる。その後ソ−ス領域を形
成するためにSAS用のフォトレジストを堆積して酸化
膜RIEを行う。その結果フィ−ルド酸化膜12は取り
除かれ、同時にソ−ス領域2上のCVDSiO2 膜20
もエッチングされる。そして、ゲ−ト側壁にもCVDS
iO2 膜20が堆積しているが、その膜厚は約6000
オングストロ−ムと厚くなっているために、この部分1
8の半導体基板1の表面は、エッチングされない。
を説明する。図は、フラッシュEEPROMメモリセル
のソ−ス領域を中心に示した断面図である。図12に示
すようにソ−ス領域2の中心部分は、半導体基板1の表
面より低くなっている。しかし、フロ−ティングゲ−ト
5とオ−バ−ラップしている領域17及びゲ−ト端に近
い極く僅かな領域18は、ゲ−ト下の半導体基板1表面
と同じ高さになっていて消去特性を改善している。この
消去動作に影響されるゲ−トとオ−バ−ラップしていな
い領域は、ゲ−ト端から約0.1μmの距離(d)まで
である。このような表面形状を有するソ−ス領域を形成
するには、以下のような製造工程を用いる。コントロ−
ルゲ−ト7を形成するまでは、第1の実施例と同じ工程
で行われる。その後CVD法により半導体基板1の上及
びゲ−ト積層体の上にCVDSiO2 膜20を約100
0オングストロ−ム堆積させる。その後ソ−ス領域を形
成するためにSAS用のフォトレジストを堆積して酸化
膜RIEを行う。その結果フィ−ルド酸化膜12は取り
除かれ、同時にソ−ス領域2上のCVDSiO2 膜20
もエッチングされる。そして、ゲ−ト側壁にもCVDS
iO2 膜20が堆積しているが、その膜厚は約6000
オングストロ−ムと厚くなっているために、この部分1
8の半導体基板1の表面は、エッチングされない。
【0024】しかし、同じソ−ス領域2でもその中央部
分は、約1000オングストロ−ムしかSiO2 膜20
で覆われていないので、前記酸化膜RIEでエッチング
すると、その下もエッチングによる損傷を受けやすい。
したがって、この中央部分はゲ−ト下領域などの他の半
導体基板の部分より表面が低くなっている。この様な状
態であっても中央部分は、電子のフロ−ティングゲ−ト
5からソ−ス領域2への流出に影響されない領域なの
で、この部分が損傷されることによって消去特性が劣化
することはない。この様に第2の実施例によっても従来
より消去特性は、改善することができる。
分は、約1000オングストロ−ムしかSiO2 膜20
で覆われていないので、前記酸化膜RIEでエッチング
すると、その下もエッチングによる損傷を受けやすい。
したがって、この中央部分はゲ−ト下領域などの他の半
導体基板の部分より表面が低くなっている。この様な状
態であっても中央部分は、電子のフロ−ティングゲ−ト
5からソ−ス領域2への流出に影響されない領域なの
で、この部分が損傷されることによって消去特性が劣化
することはない。この様に第2の実施例によっても従来
より消去特性は、改善することができる。
【0025】
【発明の効果】以上のように、本発明によれば、不揮発
性半導体記憶装置の自己整合により形成されたソ−ス領
域の少なくともゲ−ト端近傍は、半導体基板のゲ−ト下
の領域と同じ平面を有しているので、その消去特性が従
来の不揮発性半導体記憶装置より改善されている。
性半導体記憶装置の自己整合により形成されたソ−ス領
域の少なくともゲ−ト端近傍は、半導体基板のゲ−ト下
の領域と同じ平面を有しているので、その消去特性が従
来の不揮発性半導体記憶装置より改善されている。
【図1】本発明の第1の実施例の半導体記憶装置の断面
図。
図。
【図2】図1の半導体記憶装置の製造工程平面図。
【図3】図1の半導体記憶装置の製造工程平面図。
【図4】図1の半導体記憶装置の製造工程平面図。
【図5】図1の半導体記憶装置の製造工程平面図。
【図6】図1の半導体記憶装置の製造工程平面図。
【図7】図1の半導体記憶装置の製造工程平面図。
【図8】図1の半導体記憶装置の製造工程平面図。
【図9】図1の半導体記憶装置の製造工程平面図。
【図10】図1の半導体記憶装置の製造工程平面図。
【図11】本発明の第2の実施例の半導体記憶装置の断
面図。
面図。
【図12】第2の実施例の半導体記憶装置の断面図。
【図13】本発明及び従来の不揮発性半導体メモリの配
線図。
線図。
【図14】不揮発性半導体メモリの動作を説明する模式
断面図。
断面図。
【図15】従来の半導体記憶装置の断面図。
【図16】従来の半導体記憶装置の平面図。
【図17】図15の半導体記憶装置の製造工程平面図。
1 半導体基板 2 ソ−ス領域 3 ドレイン領域 4 第1のゲ−ト絶縁膜 5 フロ−ティングゲ−ト 6 第2のゲ−ト絶縁膜 7 コントロ−ルゲ−ト 8 熱酸化膜 9 層間絶縁膜 10 Al配線 11 パッシベ−ション膜 12 フィ−ルド酸化膜 13 フィ−ルド酸化膜のはみ出し部 14 フォトレジスト 15 素子領域 16 コンタクト孔 17 ソ−ス領域のゲ−ト下部分 18 ソ−ス領域のゲ−ト端近傍部分 19 タングステン膜 20 CVDSiO2 膜 21 共通ソ−ス線 71 ワ−ド線
Claims (7)
- 【請求項1】 半導体基板と、 前記半導体基板に形成されたソ−ス/ドレイン領域、前
記半導体基板上に形成された第1ゲ−ト絶縁膜、この第
1ゲ−ト絶縁膜の上に形成されたフロ−ティングゲ−
ト、このフロ−ティングゲ−トの上に形成された第2の
ゲ−ト絶縁膜及びこの第2のゲ−ト絶縁膜の上に形成さ
れたコントロ−ルゲ−トをそれぞれ有する複数のメモリ
セルと、 これらメモリセルのソ−ス領域を含み、このソ−ス領域
の少なくとも前記フロ−ティングゲ−ト端部近傍の表面
は、前記半導体基板の前記コントロ−ルゲ−トの下の領
域の表面と高さが同一の平面上に形成されている複数の
共通ソ−ス線とを備えていることを特徴とする半導体記
憶装置。 - 【請求項2】 前記ソ−ス領域の全表面は、前記半導体
基板の前記コントロ−ルゲ−トの下の領域の表面と高さ
が同一の平面上に形成されていることを特徴とする請求
項1に記載の半導体記憶装置。 - 【請求項3】 前記ソ−ス領域の中央部分の表面は、こ
のソ−ス領域の他の領域の表面より低くなっていること
を特徴とする請求項1に記載の半導体記憶装置。 - 【請求項4】 前記ソ−ス領域の前記フロ−ティングゲ
−ト端部近傍は、前記フロ−ティングゲ−ト端部から前
記ソ−ス中央部分に向かって0.1μm以上の領域を含
むことを特徴とする請求項1乃至請求項3のいずれかに
記載の半導体記憶装置。 - 【請求項5】 半導体基板の表面に複数のフィ−ルド酸
化膜を間隔を置いて帯状に配置し、この半導体基板表面
にフィ−ルド酸化膜の領域と素子領域とを交互に配列さ
せる工程と、 前記半導体基板上に、第1のゲ−ト絶縁膜、この第1の
ゲ−ト絶縁膜の上に形成されたフロ−ティングゲ−ト、
このフロ−ティングゲ−トの上に形成された第2のゲ−
ト絶縁膜及びこの第2のゲ−ト絶縁膜の上に形成された
コントロ−ルゲ−トから形成された複数のゲ−ト積層体
を間隔を置いて帯状に、前記帯状のフィ−ルド酸化膜と
はほぼ直角に交差するように、形成する工程と、 前記ゲ−ト積層体表面を含めて半導体基板表面に熱酸化
膜を形成する工程と、少なくともソ−ス領域を含む共通
ソ−ス線を形成する予定領域を除いてフォトレジストを
半導体基板に被覆する工程と、 前記ソ−ス領域を形成する予定領域の上の前記熱酸化膜
をエッチング除去してこの予定領域の半導体基板を露出
させる工程と、 前記予定領域の露出した半導体基板表面にタングステン
又はモリブデンを選択成長させる工程と、 前記共通ソ−ス線を形成する予定領域のフィ−ルド酸化
膜をエッチング除去してこの予定領域の半導体基板表面
を露出させる工程と、 前記ゲ−ト積層体をマスクとして前記半導体基板の前記
共通ソ−ス線を形成する予定領域に不純物をイオン注入
してこの予定領域にソ−ス領域を含む共通ソ−ス線を自
己整合的に形成する工程とを備えていることを特徴とす
る半導体記憶装置の製造方法。 - 【請求項6】 前記ソ−ス領域を形成する予定領域の上
の前記熱酸化膜をエッチング除去してこの予定領域の半
導体基板を露出させる工程において、前記エッチングの
初期は、RIEで行い、最終的に弗化アンモニウムを用
いる化学的エッチングによることを特徴とする請求項5
に記載の半導体記憶装置の製造方法。 - 【請求項7】 半導体基板の表面に複数のフィ−ルド酸
化膜を間隔を置いて帯状に配置し、この半導体基板表面
にフィ−ルド酸化膜の領域と素子領域とを交互に配列さ
せる工程と、 前記半導体基板上に、第1のゲ−ト絶縁膜、この第1の
ゲ−ト絶縁膜の上に形成されたフロ−ティングゲ−ト、
このフロ−ティングゲ−トの上に形成された第2のゲ−
ト絶縁膜及びこの第2のゲ−ト絶縁膜の上に形成された
コントロ−ルゲ−トから形成された複数のゲ−ト積層体
を間隔を置いて、前記帯状のフィ−ルド酸化膜とはほぼ
直角に交差するように、帯状に形成する工程と、 前記ゲ−ト積層体表面を含めて半導体基板表面にCVD
SiO2 膜を形成する工程と、 少なくともソ−ス領域を含む共通ソ−ス線を形成する予
定領域を除いてフォトレジストを半導体基板に被覆する
工程と、 前記共通ソ−ス線を形成する予定領域のフィ−ルド酸化
膜及び前記CVDSiO2 膜をエッチングにより除去し
てこの予定領域の半導体基板表面を露出させる工程と、 前記ゲ−ト積層体をマスクとして前記半導体基板の前記
共通ソ−ス線を形成する予定領域に不純物をイオン注入
してこの予定領域にソ−ス領域を含む共通ソ−ス線を自
己整合的に形成する工程と、 前記フォトレジストと必要に応じ前記CVDSiO2 膜
を除去する工程と、 前記半導体基板表面及び前記ゲ−ト積層体表面に熱酸化
膜を形成する工程とを備えていることを特徴とする半導
体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4298227A JP2918751B2 (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置の製造方法 |
US08/133,985 US5447877A (en) | 1992-10-12 | 1993-10-08 | Method of manufacturing nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4298227A JP2918751B2 (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06125092A true JPH06125092A (ja) | 1994-05-06 |
JP2918751B2 JP2918751B2 (ja) | 1999-07-12 |
Family
ID=17856880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4298227A Expired - Fee Related JP2918751B2 (ja) | 1992-10-12 | 1992-10-12 | 半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5447877A (ja) |
JP (1) | JP2918751B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0680080A2 (en) * | 1994-04-25 | 1995-11-02 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08148586A (ja) * | 1994-11-21 | 1996-06-07 | Toshiba Corp | 半導体装置の製造方法 |
US5589413A (en) * | 1995-11-27 | 1996-12-31 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned bit-line during EPROM fabrication |
FR2850205B1 (fr) * | 2003-01-22 | 2005-10-07 | St Microelectronics Sa | Procede de fabrication d'une memoire flash et memoire flash ainsi fabriquee |
US7074682B2 (en) * | 2003-10-01 | 2006-07-11 | Dongbuanam Semiconductor Inc. | Method for fabricating a semiconductor device having self aligned source (SAS) crossing trench |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5268318A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
IT1243303B (it) * | 1990-07-24 | 1994-05-26 | Sgs Thomson Microelectronics | Schieramento di celle di memoria con linee metalliche di connessione di source e di drain formate sul substrato ed ortogonalmente sovrastate da linee di connessione di gate e procedimento per la sua fabbricazione |
US5240870A (en) * | 1991-04-18 | 1993-08-31 | National Semiconductor Corporation | Stacked gate process flow for cross-point EPROM with internal access transistor |
JP2685373B2 (ja) * | 1991-06-28 | 1997-12-03 | シャープ株式会社 | 不揮発性半導体記憶装置の製造方法 |
US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
US5246874A (en) * | 1992-06-02 | 1993-09-21 | National Semiconductor Corporation | Method of making fast access AMG EPROM |
-
1992
- 1992-10-12 JP JP4298227A patent/JP2918751B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-08 US US08/133,985 patent/US5447877A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0680080A2 (en) * | 1994-04-25 | 1995-11-02 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
EP0680080A3 (en) * | 1994-04-25 | 1998-01-14 | Advanced Micro Devices, Inc. | Method for protecting a stacked gate edge from self-aligned source (SAS) etch in a semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US5447877A (en) | 1995-09-05 |
JP2918751B2 (ja) | 1999-07-12 |
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