TWI229419B - Semiconductor memory device and its production process - Google Patents

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TWI229419B
TWI229419B TW092134218A TW92134218A TWI229419B TW I229419 B TWI229419 B TW I229419B TW 092134218 A TW092134218 A TW 092134218A TW 92134218 A TW92134218 A TW 92134218A TW I229419 B TWI229419 B TW I229419B
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memory device
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Tetsuo Endoh
Fujio Masuoka
Takuji Tanigami
Takashi Yokoyama
Shinji Horii
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Fujio Masuoka
Sharp Kk
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Description

1229419 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置及其製造方法，進— 步詳細而言，係關於一種使用具備電荷存儲層與控制閘之 記憶體電晶體之半導體記憶裝置及其製造方法。 【先前技術】 熟知之EEPROM之記憶胞係於閘部具有電荷存儲層與控 制閘，利用隧道電流，向電荷存儲層佈植電荷，並自電荷 存儲層發射電荷之MOS電晶體構造之裝置。㈣己憶胞將: 荷存儲層之電荷存儲狀態之差異造成臨限值電壓之差異作 為、、資斜’’0’，，”1”來記憶。 如電荷存儲層係使用漂浮閘之n通道之記憶胞時，於漂浮 閘内佈植電子時，係將源極/汲極擴散層與基板接地，在控 制閘上施加正之高電壓。此時，係藉由随道電流自基㈣ 向漂浮閘佈植電子。記憶胞之臨限值電壓藉由該電子佈植 而向正方向移動。另外，發射漂浮間之電子時，係將控制 閘接地’於源極/沒極擴散層或基板之任—方上施加正的高 :[此時’基板側之電子藉由隧道電流自漂浮閘發射。 错由該電子發射’記憶胞之臨限值電壓向負方向移動。 二上動作中’為求有效進行電子佈植與發射，亦即為求 ^進行寫人與刪除，漂浮閘與控制閘及 容 :::非常重要。亦即，漂浮間與控制問間之電容I:: 有放將控制閘之電位轉移 刪除。 付Ρ王你/予閘，谷易進行寫入及
°^9\8984〇.d〇C 1229419 〜但是，近年來因半導體技術之進步，特別是微細加工技 艾進v EEPROM之§己憶胞快速趨於小型化及大電容化。 口此，如何縮小記憶胞面積，並增加漂浮閘與控制閘間 之電容乃成為重要問題。 欲增加漂浮閘與控制閘間之電容，須減少此等間之閘極 Μ臈厚度，或是增加其介電常數，或是擴大漂浮閘與控 制閘之相對面積。 但是，減少閘極絕緣膜厚度，在可靠性上有限度。增加 問極絕緣膜之介電常數時，何考慮採用氮化石夕膜等來取 代氧化矽膜，不過其主要亦存在可靠性上之問題，而益法 實、用化。、 、 因此，為求確保充分之電容，雖須將漂浮閘與控制閘之 重豐面積保持在一定值以上，但是，此與縮小記憶胞之面 積’謀求EEPROM大電容化相違背。 針對此而提出一種藉由栅形溝分離半導體基板，利用排 列成矩陣狀之數個柱狀半導體層之側壁，來構成記憶體電 晶體之EEPROM(如專利第3877462號）。 該EEPROM顯示於圖238。圖238係柱狀矽層2為圓柱狀 時，亦即上面為圓形之EEPR0M之平面圖，圖239(a)及圖 239(b)分別為圖238之A_A，及Β·Β，剖面圖。另外，由於連續 开> 成選擇閘電晶體之閘極之選擇閘線複雜，因此圖23 8中未 顯示。 該EEPROM使用ρ型矽基板！，於其上矩陣排列藉由柵形 之溝3分離之數個p型柱狀矽層2，此等各柱狀矽層2分別成
O:\89\89840.DOC 1229419 為記憶胞區域。記憶體電晶體係藉由以下元件構成：形成 於各柱狀矽層2上面之汲極擴散層1〇 ;形成於溝3底部之共 用源極擴散層9;包圍柱狀矽層2周圍，於柱狀矽層2下部經 由隧道氧化膜5所形成之漂浮閘6 ;進一步於其外側經由層 間絶緣膜7所形成之控制閘8。另外，於溝3底部埋入形成有 特定厚度之氧化膜4。此外，如圖238及圖239(b)所示，控制 閘8在個方向上連續配置數個記憶胞，而構成控制閘線， 亦即構成字元線WL(WL1，WL2，…）。此外，在與控制閘 線交又之方向上設有連接於數個記憶體電晶體之汲極擴散 層之位元線。 、再‘者，1個電晶體/i個胞構造，在記憶體電晶體過多刪除 之狀態，亦即讀取電位為0V，臨限值為負的狀態下，即使 為非選擇，胞電流仍然流動而發生問題。因此，為求確實 防止上述問題，係於柱狀半導體層之上部，與記憶體電晶 體同樣地，包圍其周圍而經由閘極氧化膜31配置閘極32， 來構成L擇閘電晶體。該電晶體之閘極3 2與記憶胞之控制 同樣地連續配置於與控制閘相同方向上，而成為選擇 閘線。
&制閘線係預先於胞陣列端部之柱狀石夕層位置形成PEP 之掩模，在其表面保留包含與控制閘線連接之多晶矽膜之 接觸部14，選擇閘線亦在與控制閘線相反之端部之矽層上 保邊接觸部15，使此等分別接觸構成字元線WL及控制閘線 CG之铭配線13，16。 如此形成之記憶胞之基板表面被CVD氧化膜1 1覆蓋，盆
O:\89\89840.DOC 1229419 上開設接觸孔’並配置㈣線12’其係成為共用連接與字 元線WL交又方向之記憶胞之沒極擴散層1〇之位元線 BL(BL1，BL2，…）。 藉由此種構造，可以小的㈣面積充分確保電荷存儲層 與控制間間之最大電容。此外，連接於各記憶胞之位元^ 之汲極擴散層係分別形成於柱狀半導體層之上面，並藉由 溝完全電性絕緣。再者，可縮小元件分離區域，即可^小 記憶胞尺寸。因此，可獲得集積具有優異寫人、刪除效率 之記憶胞之大電容化EEPROM。 圖239(a)所示之 以下’參照圖240(a)〜(g)說明上述 EEPROM之具鐘製造方法。 :先，於高雜質濃度之P型矽基⑹(晶圓)上磊晶生長低雜 濃度之p型石夕層2。其表面堆積掩模層2卜並藉由熟知之 質 PEP步驟形成光阻圖案22。使用其㈣掩模層21(圖請⑷）。 4使用掩模層21，藉由反應性離子蝕刻法蝕刻矽層2,而形 成深達基板1之栅形溝3。藉此，石夕層2形成柱狀而分離成數 個島。而後，藉由CVD法堆積氧化石夕膜23。並藉由將其各 向異性蝕刻而保留於各柱狀矽層2之側壁。佈植η型雜質離 子，而於各柱狀石夕層2之上面分㈣成沒極擴散層1〇。溝底 4則形成共用源極擴散層9 (圖24〇 (b))。 而後，藉由各向同性蝕刻來蝕刻除去各柱狀矽層2周圍之 乳化膜23。並依需要利用斜向離子佈植，而在各碎層2之側 壁佈植通道離子。亦可藉由CVD法取代通道離子佈曰植，堆 積含硼之氧化膜’來利用硼自其氧化膜之擴散。堆積㈣
O:\89\89840.DOC 1229419 氧化石夕膜4，藉由各向同性姓刻來㈣該膜，而埋人溝 底部°而後’藉由熱氧化，於各柱狀碎層2周圍如形成約⑺ nm之隧道氧化膜5。於其上堆積第一層多晶矽膜。藉由各向 異性蝕刻來蝕刻言亥第一層多晶矽膜，4呆留於狀矽層2之下 邓側壁，而形成包圍矽層2之漂浮閘6(圖24〇(勾）。 其次，在形成於各柱狀矽層2周圍之漂浮閘6表面形成層 間絕緣膜7。該層間絕緣膜7如形成〇N〇膜。於其上堆積第 層夕aa矽膜，並藉由各向異性蝕刻來蝕刻，而於柱狀矽 層2之下部形成控制閘8(圖24〇⑷)。此時，控制閘8可藉由 將柱狀矽層2之間隔在圖238之縱方向上預先設定在特定值 气下▲，不使用挺模步驟，即可形成在其方向上連續之控制 閘線。蝕刻除去不需要之層間絕緣膜7及其下方之隧道氧化 膜2。堆積CVD氧化矽膜U1，藉由蝕刻至溝3之中途，亦即 蝕刻至記憶胞之層間絕緣膜7及控制閘8隱藏處，而埋入 CVD氧化石夕膜lu(圖24〇(e))。 而後，在露出之柱狀矽層2上部，藉由熱氧化而形成約2〇 nm之閘極氧化膜3丨。堆積第三層多晶矽膜，藉由各向異性 蝕刻來蝕刻該膜，而形成M〇s電晶體之閘極32(圖24〇(f))。 。亥閘極32亦在與控制閘線相同之方向上連續地形成圖案而 成為選擇閘線。另外，選擇閘線亦可藉由自對準而連續地 形成，不過比記憶胞之控制閘8時困難。此因記憶體電晶體 為兩層閘極，而選擇閘電晶體則為單層閘極，鄰接胞間之 閘極間隔大於控制閘間隔。因此，為求確實連接閘極3 2， 而將其形成兩層多晶矽構造，最初之多晶矽膜以掩模步
O:\89\89840.DOC -10 - 1229419 驟’僅保留於連接閘極之部分，其次之多晶石夕膜則保留於 柱狀矽層2之側壁。 另外，控制閘線及選擇閘線之各個不同端部於對應之多
晶矽膜蝕刻前以掩模覆蓋，而在柱狀矽層上面形成接觸部 14，15。最後，堆積CVD氧化矽膜112，依需要進行平坦化 處理，開設接觸孔，將鋁予以蒸鍍及圖案化，而同時形成 成為位元線BL之鋁配線12，成為控制閘線CG之鋁配線13 及成為字元線WL之鋁配線16(圖240(g))。 圖241(a)係顯示上述EEpR〇Mi丨個記憶胞重要部分之概 略剖面圖，圖241(b)顯示等價電路。使用圖244(a)及圖24i(b) 隄單説明該EE'PROM之動作如下。 百先，寫人時利用佈植熱載？時，寫入係於選擇字元鱗 一七、、’口充刀问之正電位，而於選擇控制閘線c：G及選擇伯 冰L上么、給特定之正電位。藉此，、經由選擇問電晶體 曰^電位轉移至記憶體電晶體如之汲極，在記憶體電
上流入通道電流，佈植熱載子，使其記憶胞之臨限 值向正方向移動。
爾^日守，係使選擇控制閘C 線BL上供給古Μ τ + 子I線WL及位兀 一刪 =$位，於沒極側發射漂浮閘之電子。統 射電子 以…同的正電位，㈣極側發 一 a ，S己憶胞之臨限值向負方向移動。 吞買取時，你茲I ^ _ 9 予元線WL開啟選擇閘雷曰辦n c ILL 制閘線CG之钱兩帝 、悍閘冤日日體Qs，供給控 斷。 ，A位。亚藉由有無電流，進行”〇”，”厂判
O:\89\89840.DOC • 11 - 1229419 佈植電子使用Fowler-Nordheim隧穿時，於選擇控制閘線 CG及選擇字元線WL上供給高的正電位，並使選擇位元線 BL為0V，自基板佈植電子至漂浮閘上。 另外，該EEPROM不使用掩模，而係形成在一個方向上 連續各記憶胞之控制閘，不過必須係柱狀矽層之配置為不 對稱日$。亦即’藉由使字元線方向之柱狀石夕層之鄰接間隔 在位7G線方向上比其小，無須掩模即可自動獲得在位元線 方向上分離，而在字元線方向上連接之控制閘線。 另外，如對稱配置柱狀矽層時，則需要PEP步驟。具體而 a，係堆積厚的第二層多晶矽膜，經過pEp步驟，選擇蝕刻 成'將‘其保留於須連接之部分，作為控制閘線。其次，堆積 第三層多晶矽膜，並與上述同樣地蝕刻成保留於側壁上。 柱狀矽層之配置不對稱時，依其配置間隔，如上所述，可 能無法形成自動連接之控制閘線。此種情況下，亦可藉由 使用上述之掩模步驟，形成在一個方向上連接之控^閘 ^此外，該EEPR0M係使用$票浮閘構造之記憶胞，不過 私何，儲層並非須為漂浮閘構造’可藉由對多層絕緣膜捕 捉來實現電荷存儲層。如MN0S構造時亦有效。 圖242顯示MN0S構造之記憶胞。圖242係對應於圖2 之剖面圖。 、） 成為電何存儲層之叠層蜗缝胺 且瑨、、巴緣胰24 ,形成隧道氧化膜與筒 化矽膜之疊層構造，或是於盆氣 、大 膜之構造。 表面進—步形成氧化 圖243係於上述之先前例中 對應於將記憶體電晶體與選
O:\89\89840.DOC •12- 1229419 擇閘電晶體顛倒之EEPROM，亦即係於柱狀矽層2之下部形 成選擇閘電晶體，於上部形成記憶體電晶體之EEPROM(圖 239(a))之剖面圖。在共用源極侧設置選擇閘電晶體之構 造’其寫入方式可採用於使用熱電子佈植方式時。 圖244係於一個柱狀矽層上構成數個記憶胞之例。另外， 圖244中’在與先前例對應之部分註記相同符號，並省略其 詳細說明。 该EEPROM係於柱狀矽層2之最下部形成選擇閘電晶體 Qsl ’於其上配置3個記憶體電晶體qc1，qc2，qc3，進一 步於其上配置選擇閘電晶體qs2。 I發明所欲解決之問題】 再者，上述例中，如圖241(a)所示，於選擇閘電晶體如 與記憶體電晶體(^(：之間無擴散層，此因不易在柱狀矽層之 側面選擇性形成擴散層。 曰口此，圖239(a)及（b)之構造中，記憶體電晶體之閘部與 4擇閘電晶體之閘部之間之分離氧化膜宜儘量較薄。特別 :利用熱電子佈植的情況下，為求於記憶體電晶體之汲極 邻轉私充分之高位準電位，該分離氧化膜厚須約為川〜仙 nm 〇 ^此種微小間隔，以先前製程說明之CVD埋入氧化 膜實際上有困難。 大此外上述例中，對基板在垂直方向上形成電晶體時， 口係在各、形成電晶體，因而步驟數增加，製造成本增加， 且製造時間拎Λ 9 ，而$致良率降低。此外，製出之記憶體
O:\89\89840.DOC -13- 1229419 二:::::之熱履歷不同，造成隨道氧化膜之膜質不 π及擴政層之剖面不同，而產生胞特性不均—。 再者，上述例中’係對柱狀半.導: 存儲層及控制閉，但是考慮胞陣列之大電=形成電荷 導體層宜以最小加工尺寸形成 * %柱狀半 八丁办成。此時，電荷存 ㈣時，漂㈣與控制及漂㈣與基板間之電;結^ 由柱狀半導體層外周之面積與漂浮閘外周之面積， Γ 半導體層與漂㈣之㈣氧化膜之膜厚，及絕緣 ^予閘與控制閘之層間絕緣臈之膜厚來決定。上 :=導體層之側壁，具有包圍柱狀半導體層所形成之 儲層及控制間’並以小的佔用面積確保充分之電荷 存儲層與控制閉間之電容為目的。而以最小加工尺寸形成 ^狀=體層’進一步固定隨道氧化膜之膜厚與層間絕緣 ^之膜厚時’電荷存儲層與控制間間之電容係單純地以漂 子閘外周之面積’亦即漂浮閘之膜.厚來決定。因此，不易 =不增加記憶胞之佔用面積下，增加電荷存館層與控制閘 a之電容。換言之，不易在不增加記憶胞之佔用面積下， 增加漂浮閘與控制閘之電容對漂浮閘與島狀半導體層之 容之比。 此外’上述例係在—個柱狀半導體層上串聯數個記憶胞 '並考慮各5己憶胞之臨限值相同時，在控制閘線cg 上供^讀取電位’進行藉由有無電流判斷為T，T之讀取 動作％ ’位於串聯兩端之記憶胞，因來自基板之回授偏壓 效應，臨限值之變動顯著。如此，裝置上之串聯之記憶胞
O:\89\89840.DOC -14- 1229419 數塁叉限，而不易進一步大電容化。 有鑑於上述問題，本發明之目的在提供一種藉由於記憶 體電晶體之間及選擇閘電晶體與記憶體電晶體之間有效控 制地t易形成雜質擴散層；步驟數不隨階數之增加而增 加，可以更少之步驟有效控制地形成具有數個記憶胞串聯 配置於對半導體基板面垂直方向構造之半導體記憶裝置； 以廉彳貝且短時間製造；並在不增加記憶胞之佔用面積下， 進一步增加電荷存儲層與控制閘間之電容比，並且減少受 到具有電荷存儲層及控制閘之半導體記憶裝置之回授偏壓 效應之影響；而可謀求進一步提高積體度之半導體記憶裝 置、及其製造方法。 【發明内容】 本發明提供一種半導體記憶裝置，其係具有：第一導電 型之半導體基板；及記憶胞，其係由至少一個島狀半導體 層’及形成於該島狀半導體層側壁周圍之全部或一部分之 電荷存儲層及控制閘構成； 且串聯配置該記憶胞； 配置該記憶胞之前述島狀半導體層之對半島導體基板水 平方向之剖面積具有階段性不同之形狀，且 在前述島狀半導體層之對前述半導體基板之水平面之至 少一部分區域，具有可使電荷通過之絕緣膜。 此外，本發明之半導體記憶裝置之製造方法藉由包含以 下步驟： 於半導體基板上至少形成一個島狀半導體層； O:\89\89840.DOC -15- 1229419 於該島狀半導體層之側辟 將該側壁作為掩模，$ {緣膜之側壁； 對前述半導體基=水=挖掘前述半導體基板，形成 半導體層； < 料方向之剖面積階段性不同之島狀 在該島狀半導體声I > 、， θ表面形成弟十五絕緣膜來覆蓋其表 面，在階梯狀所形成之島狀半 膜之側壁’· ^體層側面形成弟十六絕緣 將該側壁作為掩模，選擇性除去第十五絕緣膜； 在該島狀半導體層上形成單層或疊層構造之絕緣膜及第 一導電膜；及 、藉由在月】述島狀半導體層之側壁，經由絕緣膜形成側壁 狀，來分離該第一導電膜； 來形成半導體記憶裝置，該半導體記憶裝置具有至少一 7記憶胞’其係由前述島狀半導體層，與形成於該島狀半 ‘體層側壁之一部分或其周圍之電荷存儲層及控制閘構 成。 【實施方式】 本發明之半導體記憶裝置在半導體基板面之垂直方向上 串聯有數個記憶胞，該記憶胞具有電荷存儲層及成為控制 閘之第二電極。該記憶胞形成於半導體基板與在半導體基 板上柵形分離成矩陣狀排列之數個島狀半導體層之側壁。 島狀半導體層具有對半導體基板之水平方向之剖面積階 段性不同之形狀，其係在半導體基板側具有逐漸變小之剖 面積之形狀，具有逐漸變大之剖面積之形狀，具有先變小
O:\89\89840.DOC -16- 1229419 =後’與半導體基板側相等之剖面積之形狀等。 等：：存儲層與控制閉係形成於島狀半導體層之側壁。此 除去周^成於島狀半導體層側壁之整個周圍，亦可形成於 形成於島狀半導體層之-階，與 亦可 求簡化H 、可5越兩階形成。不過為 、孚門 且形成於—階。另外，電荷存儲層亦可為漂 亦可以介電膜及絕緣膜之單層或疊層膜形成。 個以固上島狀半導體層上亦可僅形成1個記憶胞，亦可形成2 。形成3個以上記憶胞時，宜在記憶胞之下部及/或 ㈣成選擇閉’來形成藉由該選擇閑與島狀半導體層構 古電晶t亦即’在串聯之數個記憶胞兩端部連接 具有成為選擇閘之第十三電極之選擇閘電晶體，選擇閘 係形成於島狀半導體層之側壁。 配置於島狀半導體層之㈣擴散層形成記憶胞 汲極。 4 ，控制閘構成-個方向之數個島狀半導體層連續地，且對 半導體基板面配置於水平方向之第三配線之控制閘線。此 外，在與控制閘線交叉之方向上與雜質擴散層電性連接， 且在對半導體基板面之水平方向配置第四配線之位元線。 記憶胞之至少-個宜與半導體基板「電性絕緣」。同時， 選擇閘電晶體亦宜與半導體基板「電性絕緣」。所謂與半 導體基板「電性絕緣」，亦可為半導體基板與島狀半導體 層之間電性絕緣，而在形成2個以上記憶胞時，亦可藉由記 憶胞間電性絕緣，使位於該絕緣位置更上方之記憶胞與半
O:\89\89840.DOC -17- 1229419 導體基板電性絕緣。此外，如 部形成右、登摇„/0a 任忍地在記憶胞之下 晶體遍！：，亦可為藉由選擇閘構成之選擇· 體與+導體基板之間電性絕緣擇电 晶靜你《X L t 亦可猎由選擇雷 記怜胞之間電性絕緣，使位於該絕緣區域更上方之 狀板電性絕緣。其中，在半導體基板與島 時，宜;V:擇H或是在記憶胞下部形成有選擇電晶體 且為4擇電晶體與半導體基板之間電性絕緣。 電性絕緣亦可藉由如在整個欲絕緣之區域形成與半導體 二反不同之導電型(第二導電型)之雜質擴散層來達成，亦可 在2絕緣之區域之-部分形成雜質擴散層，利用其接合部 之、空乏層來達成。此外’亦可藉由以電性不導電之程度設 置間隔，來達到電性絕緣。半導體基板與記憶胞或選擇電 晶體如亦可以氧化石夕等之絕緣膜電性絕緣。另外，形成有 :數個D己隐胞日守’而任意地在記憶胞之上下部开，成有選擇 電曰日體日守，任忍之记憶胞間及/或選擇電晶體與記憶胞之間 亦可電性絕緣。 記憶胞陣列之平面囷顯示之實施形態 圖1〜圖6顯不構成本發明之半導體記憶裝置之記憶胞陣 列之平面圖。另外’此等圖式中，顯示有記憶胞陣列之下 階圯憶胞，因選擇閘電晶體複雜而省略。亦顯示有第二配 線或第五配線之選擇閘線，第三配線之控制閘線，第四配 線之位元線及第一配線之源極線。 圖1〜圖6顯不作為電荷存儲層而具有漂浮閘之eepr〇m 之記憶胞陣列。 O:\89\89840.DOC -18- 1229419 圖1排列成形成記憶胞之圓柱狀島狀半導體層分別配置 於-組平行線與其他組平行線正交之交叉點。選擇、控制 各記憶胞用之第-配線層、第二配線層、第三配線層及第 四配線層分別對基板面平行配置。此外，在與第四喊層 840交叉方向之以’方向，與在第四配線層84〇方向之b二
方向，改變島狀半導體層之間隔。藉&，各記憶胞控制閑 之第二導電膜係在-個方向上，圖丨中係在a_a，方向上連續 形，，而成為第三配線層。同樣地，選擇閘電晶體之= 之第二導電膜係在-個方向上連續形成，而成為第二配線 +再‘者’將與島狀半導體層之配置於基板側之第一配線層 電性連接用之端子，如設於連接於圖1A-A，方向之記憶胞之 A側端部，將與第二配線層及第三配線層電性連接用之端 子，如設於連接於圖1A-A，方向之記憶胞之A側端部。島狀 半‘體層之配置於與基板相反側之第四配線層84〇，如形成 於第二配線層及第三配線層交叉方向上，而電性連接於各 島狀半導體層。此外，與第一配線層電性連接用之端子係 以島狀半導體層形成，與第二配線層及第三配線層電性連 接用之端子係以覆蓋於島狀半導體層之第二導電膜形成。 /弟配線層、弟二配線層及第三配線層電性連接用之 女而子’分別與第一接觸部910、第二接觸部921，924及第三 接觸部932，933連接。 此外’第一配線層81〇係經由第一接觸部910而伸出於半 導體記憶裝置上面。
O:\89\89840.DOC -19- 1229419 另外，形成記憶胞之圓柱狀島狀半導體層，只要具有如 上述之配線層之位置關係及電性連接關係時，可任意排列。 連接於第一接觸部910之島狀半導體層係配置於在a， 方向上連接之記憶胞A側之全部端部，不過亦可配置於a， 側端部之一部分或全部，亦可配置於形成在A-A,方向上連 接之記憶胞之任何島狀半導體層。
被連接於弟一接觸部921，924及第三接觸部932，933之 苐一導電膜覆蓋之島狀半導體層亦可配置於未配置第一接 觸部910側之端部，亦可連續配置於配置有第一接觸部9ι〇 側之端部，亦可配置於形成在A_A，方向上連接之記憶胞之 幾何‘島狀半導體層。亦可分割、配置第二接觸部921，924 及第三接觸部932等。 θ己琛層810與 即可’其寬度及形狀不拘
—此外，島狀半導體層之配置於基板側之第一配線層病 =導包臈所开》成之第二配線層及第三配線層自對準开 時，成為與第一配線層電性連接用之端子之島狀半導 Z係與以第一導電膜所形成之第二配線層及第三配鱗 純絕緣，不過須為經由絕緣膜來接觸之狀態。如連招 =卩91〇之島狀半導體層側面之—部分經由絕緣膜 M ^電膜’違第—導電膜配置於與島狀半導體層 二’在該第-導電膜側面’經由絕緣膜而形成有第二笔 :及：二導電膜與在A_A，方向上連續而形成之第二_ ^ 酉己線層連接。此時’形成於島狀半導體層側5
O:\89\89840.DOC -20 - 1229419 第-及第二導電膜之形狀不拘。 此外’藉由將成為與第一配線層電性連接用之端子之島 狀半導體層’與在形成有記憶胞之島狀半導體層上之第一 ^包膜之距離，如為第三導電膜之膜厚之2倍以T，亦可全 部刪除成為與第_配線層電性連接用之端子之島狀半導體 層側面之第一導電膜。 * 弟一及弟二接觸部係形成於覆蓋島狀半導體層 頂上邛而形成之第二配線層及第三配線層等之上，不過只 要可刀別連接，第二及第三配線層之形狀不拘。 圖2中之圓柱狀之島狀半導體層分別配置於第一組平行 蜂與·其他組平行線正交之交叉點，及配置於第一組間之第 一組平仃線與其他組平行線正交之交叉點。選擇、控制各 °己隐胞用之第一配線層、第二配線層、第三配線層及第四 配線層分別對基板面平行配置。此外，在Α_Α，方向與Β_Β, 方向上，改變島狀半導體層之配置間隔。藉此，各記憶胞 之控制閘之第二導電膜在一個方向上，圖2中係在Α-Α，方向 上連續形成，而構成第三配線層。同樣地，選擇閘電晶體 閘極之第二導電膜係在一個方向上連續形成，而構成第二 配線層。 與島狀半導體層之配置於基板側之第一配線層電性連接 用之端子，係配置於在Α-Α，方向上連接之記憶胞之Α側端 4 ’與第二配線層及第三配線層電性連接用之端子係配置 於A’側之端部。 ^狀半V體層之配置於與基板相反側之第四配線層840
O:\89\89840.DOC -21- 1229419 氣I4生連接於各個島狀半導體層，並在與第二配線層及第三 配線層交叉之方向上形成有第四配線層84〇。 與第一配線層電性連接用之端子係以島狀半導體層形 成，與第二配線層及第三配線層電性連接用之端子係以覆 盍於島狀半導體層之第二導電膜形成。與第一配線層、第 一配線層及第三配線層電性連接用之端子，分別與第一接 觸部910、第二接觸部921，924及第三接觸部932，933連接。 第一配線層8 10係經由第一接觸部91〇而伸出於半導體記 憶裝置上面。 另外，圓柱狀島狀半導體層只要具有如上述之配線層之 仵置^係及電性連接關係時，可任意排列。此外，連接於 第一接觸部910之島狀半導體層係配置於在a_a，方向上連 接之圯k胞A’側之全部端部，不過亦可配置於a側端部之一 部分或全部，亦可配置於形成在A_A，方向上連接之記憶胞 之任何島狀半導體層。 被連接於第二接觸部921，924及第三接觸部932，933之 第一導電膜覆蓋之島狀半導體層亦可配置於未配置第一接 觸部910側之端部’亦可連續配置於配置有第一接觸部 側之端部，亦可配置於形成在Α·Α，方向上連接之記憶胞之 任何島狀半導體層。第二接觸部921，924及第三接觸部932 等亦可分割、配置。 要可獲得所需之配線 第一配線層810與第四配線層84〇只 即可’其寬度及形狀不拘。 島 狀半導體層之配置於基板側 之第一配線層與以第二導
O:\89\89840.DOC -22- 1229419 兒膜所形成之第二配線層及第三配線層自對準形成時，成 第一配線層電性連接用之端子之島狀半導體層，係與 以第二導電膜所形成之第二配線層及第三配線層電性絕 緣，不過須為經由絕緣膜來接觸之狀態。如連接第一接觸 p 910之島狀半導體層側面之一部分經由絕緣膜形成有第 :2電膜，該第一導電膜配置於與島狀半導體層之間，在 4第一導電膜側面，經由絕緣膜而形成有第二導電膜，該 第一 V電膜與在A_A，方向上連續而形成之第二配線層及第 -線層連接。此時，形成於島狀半導體層側面之第一及 第二導電膜之形狀不拘。 、藉’由將成為與第一配線層電性連接用之端子之島狀半導 體層，與在形成有記憶胞之島狀半導體層上之第一導電膜 之距離，如為第二導電膜之膜厚之2倍以下，亦可全部刪除 成為與第一配線層電性連接用之端子之島狀半導體層側面 之第一導電膜。 第二及第三接觸部係形成於覆蓋島狀半導體層頂上部而 形成之第二配線層及第三配線層等之上，不過只要可分別 連接’第二及第三配線層之形狀不拘。 圖3及圖4與圖1及圖2不同，剖面形狀為四方形，圖3與圖 4上所配置之島狀半導體層之方向各不相同。島狀半導體層 之剖面形狀亦可為橢圓形、六角形及八角形等多角形。不 過島狀半導體層之大小為接近加工邊界時，設計時，即使 為多角形，經過光阻步驟及蝕刻步驟等，而接近圓形及橢 圓形。 O:\89\89840.DOC -23- 1229419 圖5與圖1不同，島狀半導體層係橢圓，橢圓之長軸為b_b, 方向。 圖6與圖5相反’橢圓之長軸方向為a _A’方向。另外，橢 圓之長軸方向亦可為任何方向。 圖1〜圖6所示之配置及構造亦可作各種組合。 記憶胞陣列之剖面囷顯示之實施形態 圖7〜圖60顯示作為電荷存儲層而具有漂浮閘之半導體記 憶裝置之剖面圖。另外，圖7〜圖60中，奇數圖式係圖 剖面圖，偶數圖式為B_B，剖面圖。 圖7〜圖60中，在p型矽基板100上具有三階之柱狀島狀半 導、體層110係排列成矩陣狀。 於島狀半導體層間之溝底部配置有特定厚度之第七絕緣 膜之氧化石夕膜460，在包圍島狀半導體層110周圍而形成之 凹部内部，經由閘極絕緣膜48〇配置有成為選擇閘之第二電 極500，來構成選擇閘電晶體。 在該選擇閘電晶體上方，於島狀半導體層n 〇之側壁，將 記憶體閘極氧化膜4〇1在島狀半導體層11〇階之水平面之至 少一部分，經由隧道氧化膜44〇配置漂浮閘5丨〇，進一步於 其漂浮問510側壁之至少一部分，經由包含複層膜之層間絕 緣膜610，配置控制閘52〇，來構成記憶體電晶體。 再者’於該記憶體電晶體之上方，經由閘極絕緣膜48〇， 配置有具有成為選擇閘之第五電極5〇〇之選擇閘電晶體。 此外’如圖1及圖7所示，選擇閘5〇〇及控制閘520連續地 配置一個方向之數個電晶體，而構成第二配線或第五配線
O:\89\89840.DOC 1229419 之選擇閘線及第三配線之控制閘線。 於半導體基板面上配置記憶胞之源極擴散層71〇，進一步 在各3己丨思胞間及選擇閘電晶體與記憶胞間配置擴散層 720，於各島狀半導體層110之上面配置有各記憶胞之汲極 擴政層7 2 5。另外，§己憶胞之源極擴散層71 〇亦可配置成記 憶胞之活性區域對半導體基板成為漂浮狀態，亦可使用於 半導體基板面之下方插入絕緣性膜之構造，如使用8〇1基 板。在如此配置之記憶胞之間，配置有第八絕緣膜之氧化 膜460 ’並配置有成為與控制閘線交又方向之記憶胞共用連 接沒極擴散層7 2 5之位元線之銘配線8 4 0，使沒極擴散層7 2 5 部露出。 另外，並非擴散層720之雜質濃度分布均一，而宜具有自 島狀半導體層110之表面隨著向内側前進之方向，濃度逐漸 稀薄之分布。藉此，擴散層720與島狀半導體層11〇之接合 耐壓提高，且寄生電容亦減少。此外，同樣地，源極擴散 層710之雜質濃度分布亦宜具有自半導體基板1〇〇之表面， 隨著向半導體基板内部前進之方向，濃度逐漸稀薄之分 布。藉此，源極擴散層710與半導體基板100之接合耐壓提 南’且第一配線層之寄生電容亦減少。 圖7及圖8之位元線與包含源極擴散層710之源極線配置 於彼此交叉之方向，漂浮閘510之膜厚與控制閘520之膜厚 相等。 圖9及圖1〇在各電晶體之間未配置擴散層720。 圖11及圖12未配置擴散層720，而進一步於記憶體電晶體
O:\89\89840.DOC -25- 1229419 及選擇閘電晶體之閘極500，510，520之間配置多晶石夕膜55〇 作為第三電極。 圖13及圖14之層間絕緣膜610係以單層膜形成。 圖15及圖16之一個閘極材料與其他閘極材料不同。亦 即，記憶胞之控制閘520及連接控制閘之第三導電膜53〇之 材料與漂浮閘5 10之材料不同。 圖17及圖18之記憶胞之活性區域藉由源極擴散層71〇，而 對半導體基板形成漂浮狀態。 圖19及圖20之記憶胞之活性區域藉由源極擴散層71〇及 記憶胞間擴散層720，而對半導體基板形成漂浮狀態。 圖· 21及圖2 2之〗示浮閘5 10與控制閘5 2 0兩者不露出地配置 於一階上。 圖23及圖24之控制閘520自階完全露出地配置。 圖25及圖26之島狀半導體層之各階形狀係形成鈍角。 圖27及圖28之島狀半導體層之各階形狀係形成銳角。 圖29及圖30之島狀半導體層各階之橫寬自半導體基板上 面逐漸縮小。 * 圖31及圖32之島狀半導體層各階之橫寬自半導體基板上 面逐漸擴大。 圖33及圖34之島狀半導體層各階之中心轴偏向一個方 向。 圖35及圖36之島狀半導體層各階之中心軸隨機偏差。 圖37及圖3 8之島狀半導體層各階之角部具有圓形狀。 圖39及圖40之島狀半導體層各階之高度偏差。 O:\89\89840.DOC -26- 圖41及圖42之島狀半導體層各階之高度隨機偏差。 圖43及圖44之閘極絕緣膜480之膜厚大於隧道氧化膜440 之膜厚。 圖45及圖46之控制閘520之膜厚大於漂浮閘510之膜厚。 圖47及圖48之控制閘520之膜厚小於漂浮閘510之膜厚。 圖49及圖50之半導體基板係使用SOI基板，記憶胞之活性 區域對半導體基板形成漂浮狀態，且各島狀半導體層配置 成漂浮狀態。 圖51及圖52對圖49及圖50配置成各島狀半導體層成為同 電位狀態。 、圖53及圖54之位元線與源極線彼此平行配置。 圖55及圖56、圖57及圖58之源極線共用連接於各個島狀 半導體層。圖55及圖56之記憶胞之活性區域對半導體基板 形成漂浮狀態，圖57及圖58之各島狀半導體層形成同電位 狀態。 圖5 9及圖6 0於§己憶體電晶體下方，經由閘極絕緣膜4 $ 1 配置具有成為選擇閘之第五電極5 00之電晶體，在該記憶體 電晶體上方，經由閘極絕緣膜484配置具有成為選擇閘之第 五電極500之電晶體，閘極絕緣膜481與閘極絕緣膜斗料不 同。 記憶胞陣列之動作原理顯示之實施形態 本發明之半導體記憶裝置藉由存儲於電荷存儲層之電荷 狀態而具有記憶體功能。以下，電荷存儲層以具備：具有 漂浮閘之記憶胞與選擇閘電晶體之陣列為例，來說明讀 O:\89\89840.DOC -27- 1229419 取、寫入及刪除之動作原理。 、下忒明半‘體圮憶裝置之讀取方法，該半導體記憶裝 置’、有閘極係具備第二電極及第五電極之各電晶體作為選 擇閘電晶體，且具有U@(L為正整數）在此等選擇閘電晶體 之間具備電荷存儲層及作為控制閘之第三電極之記憶胞之 島狀半導體層。 圖61顯示該記憶胞構造之等價電路。
島狀半導體層以P型半導體形成時，讀取圖61所示之別 胞時，錢接於包含選擇胞之島狀半導體層之第—電極i t °第$位’在與選擇胞串聯配置之第二電極20上f 气第二電位，在連接於選擇胞之第三電極⑽ L之正主數）供給第三電位，在與選擇胞串聯配 r:第之第::極(3〇— 在第二电極(3(Hh+1)〜30_L)上供給第十一電位 四電極4〇上供給第四電位，在與選擇胞串聯配置之第五電 極50上供給第五雷.。發/ 直 < 弟五寬
^ 電位之大小關係為第四電位〉第一電
位，亚错由流經第四電極40之電流或 J 流來判定”0”，”丨”。 弟电極10之電 电 區別電荷存儲層之存 作為可判定，，Ο，，，”,丨之雷& ^ 疋存儲电何1，亦即 荷存儲層之存儲電荷量為何，只 I d不确電 入胞電流之電位即可 '、、、°思胞内可隨時流 成反轉層之電位即在記憶胞之通道部可形 女/、要為將第三雷托^^达 憶體電晶體可取得之臨限值以上之電”可閘極之記
O:\89\89840.DOC -28- 1229419 夕卜 h ’ =1時，第三電極（30·2〜3〇_L)上供給與2$h$L-l ^之第二電極（3〇-(h+1)〜30-L)相[S]之電位。此外，h=L時， 第三電極（扣-1〜30_(L-1))上供給與2ShgL-l時之第三電極 (30-1〜30-(h-l))相同之電位。 “上亦可適用於本發明之其他實施例。第二電位及第五 :位,、要為可流入胞電流之電位，如只要為將第二電極及 第五電極作為閘極之電晶體之臨限值以上之電位即可。 卜於半‘體基板内形成第一電極1〇作為雜質擴散 層，記憶胞之通道部與半導體基板電性連接時，在連接於 包3選擇胞之島狀半導體層之第一電極1〇上供給之第一電 位成為藉由在半導體基板側擴大之空乏層，島狀半導體 層對半導體基板形成電性漂浮狀態之電位。藉此，島狀半 導體層之電位與第一電位相等，島狀半導體層上之選擇胞 不受基板電位之影響而可進行讀取動作。因此可防止半導 體基板與島狀半導體層之記憶胞之通道部電性連接而同電 位時可能引起之回授偏壓效應。亦即，第一電極上流入讀 取電流時’因自包含選出之記憶胞之島狀半導體層之第一 電極至電源間之雜質擴散層的電阻成分，引起第一電極之 電位對基板電位上昇，選擇胞在外觀上形成於基板上供給 有回授偏壓之狀態。可防止因該回授偏壓產生臨限值之上 昇，而降低讀取電流。 在半導體基板内形成第一電極10作為雜質擴散層時，供 給半導體基板之第十電位為接地電位時，一般而言，第一 電位係接地電位。
O:\89\89840.DOC •29- 1229419 與半導體基板電性絕緣來形成第一電極10時，如在s〇i 基板上形成包含雜質擴散層之第一電極10,與半導體基板 以絕緣膜絕緣時，第一電位無須與第十電位相等。 另外，自連接於第三電極（30-L)之記憶胞至連接於第三電 極（30-1)之記憶胞，亦可連續讀取，反之亦可為隨機順序。
圖73顯示一種第一電位供給接地電位，具有第二電極及 =五電極之電晶體之臨限值為〇.5V，將記憶胞之寫入狀態 定義為記憶胞之臨限值為5.0V~7.5V，將刪除狀離 〇.5V〜3.〇V時，於讀取時供給各電極之電位時間。
一弟-電極10、第二電極20、第三電極3〇、第四電極微 弟'五.電極50分別供給第一電位之接地電位。於第二電極Μ 亡t、給3V作為第二電位，於第五電極5〇上供給作為第五 2於=四電極4〇上供給lv作為第四電位，在與選擇胞 ^第三電極（3G_h)上供給4V作為第三電位，在與串聯 -己置k擇胞之非選擇胞連接 供給叫為第七電位，在第1 (h-1))上 8V作Μ + _ _ 、 電極（3〇_(h+1)〜3〇-L)上供給 :”位。感測流經第四電極4G之電流或流入第 ¥極10之電流。 電：：第三電極(3“)以外之第三配線(―)、第三 第接電㈣、第二電㈣及第五電極观復成 禾 包位之接地電位。 此日可，在各電極上供給電位 接地電位之睥n t間，及將各電極恢復成 宅伹之k間可前後亦可 ^ 可為不同之電位。第十一電位：：弟二電位與第五電位亦 位與苐七電位亦可為不同之電
O:\89\89840.DOC -30. 1229419 位。 第四電極40及第五電極50宜分別供給相同電位之第一電 位，不過亦可供給不同之電位。再*，第三電極（Μ)亦; 為始終持續供給第三電位。亦可替換第—電位與第四電位。 此外，上述係說明將第三電極（3〇_h)作為閉極之記憶胞作 ㈣擇胞時之讀取方法，不過將第三電極⑼七以外之一個 第三電極作為閘極之記憶胞作為選擇胞時之讀取方法亦 同。 圖74顯示一種第一電位供給接地電位，具有第二電極及 曼五.電極之電晶體之臨限值為0.5V，將記憶胞之寫入狀離 定義為記憶胞之臨限值為i抓3.5V，將刪除狀態定義為 -l’OV以下0寺’於讀取時供給各電極之電位時間。 首先’第一電極10、第二電極2〇、第三電極3〇、第四電 極40及第五電極5()分別供給第_電位之接地 Ik 電：20上供給3 V作為第二電位，於第五電極5〇上供㈣作 為弟五電位’於第四電極4〇上供給ιν作為第四電位，在與 4擇胞連接之第三電極（3〇_h)上持續供給第一電位之接地 電Γ乍為第三電位，在與串聯配置選擇胞之非選擇胞連接 之弟二電極（3CM〜瓜㈤））上供給5V作為第七電位，在第 二電極（3(Kh+1)〜3G_L)上供給_為第十 經第四電極4。之電流或流入第—電極丨。之電流。仏 ㈣三電極（Μ)以外之第三電極（# 3(Ml)、第四 “㈣、弟二電極20及第五電極5〇恢復成接地電位。此時，
O:\89\89840.DOC -31- 1229419 在各電極上供給電位 之時間可前後亦可同時二外::二極,復成接地電位 位、，亦可替換第一電位與第四電位。 不门之電 I先’第-電極10、第二電極20、第 第四電極40及篦$+4 ( 1〜3〇-L)、 :㈣及弟五電極50宜分別供給相同電位之第― 過亦可供給不同之電位。再者， + Α ^ ^ 弟一电極（30-h)亦可 為始終持續供給第三電位。 位。 电1㈣弟二電位亦可為接地電 ^料㈣將第三電極⑼_h)作相極之記憶胞作為選 之㈤取方法，不過將第三電極（3G-h)以外之—個第三 電極作為閘極之記憶胞作為選擇胞時之讀取方法亦同。 另外，上述係說明島狀半導體層係以？型+導體形成時， 不過，為η型半導體時，只須替換全部電極之極性即可，電 位之大小關係與上述相反。其適用於本發明全部之實施例。 以下說明半導體記憶裝置之讀取方法，該半導體記憶裝 置具有閘極係具備第二電極及第五電極之各電晶體作為選 擇閘電晶體，且具有串聯L個（L為正整數）在此等選擇閘電 晶體之間具備電荷存儲層及作為控制閘之第三電極之記憶 胞之島狀半導體層，具備ΜχΝ個（Μ、Ν為正整數）該島狀半 導體層，且於該記憶胞陣列中，平行配置於半導體基板之 Μ條第四配線係連接於島狀半導體層之各個一方之端部 第一配線連接於另一方之端部，並平行於半導體基板，配 置於與第四配線交叉方向之NxL個第三配線與記憶胞之第 O:\89\89840.DOC -32- 1229419 三電極連接。 圖63顯示與第三配線平行配置第一配線時之上述記憶胞 陣列構造之等價電路。
島狀半導體層以㈣半導體形成時，讀取圖63所示之選擇 胞時，在連接於包含選擇胞之島狀半㈣層之第一配線 〇-J)G係ISjSN之正整數）上供給第一電位，在連接於與選 擇胞串聯配置之第二電極之第二配線㈣上供給第二電 位，在連接於選擇胞之第三配線叫哪係⑴^之正整 數)^供給第三電位’在與選擇料聯配置之非選擇胞連接 之第三配線（3 + 1〜3_Η1Μ))上供給第七電位，同樣地，在 第、三配線(3-Hh+1)〜3+L)上供給第十—電位，在不與選擇 胞串聯配置之非選擇胞連接之第三配線⑷小㈠叫上
仏、σ第十一電位，在連接於包含選擇胞之島狀半導體層之 第四配線（4-0 〇係歡正整數）上供給第四電位，在 前述以外之第四配線㈡4_〇上供給第八電位，在連接於盥 選擇胞串聯配置之第五電極之第五配線（5似供給第五電 位，在除去第；線㈤）n&_2_j)或除去第五配 線㈣之第五配線⑷_j)之至少任何—方供給第六電位。 {疋h 1日卞，第二電極（3小2〜3小[)上係供給與2$^ L-Ht之第二電極（3十(h+1)〜3小^相同之電位。 匕卜h La$，第二電極（3 +卜外仏]))上係供給與2 SWL·1時之第三電極（H]〜3-j-(h-l))相同之電位。 此等亦可適用於本發明之其他實施例。 電位之大小關係為第四電位 > 第—電位，並藉由流經第四
O:\89\89840.DOC -33- 1229419 配線㈣之電流或流入第一配線㈣之電流 ”1，，。 ， 此日t·帛二電位可區別電荷存儲層之存儲電荷量， 作為可判疋G，"ι”之電位，第七電位及第十—電位不論带 荷存儲層之存儲電荷量為何，只要為在記憶胞内可隨時: 入胞電流之電位即可，亦即只要為在記憶胞之通道部可： 成反轉層之電位即可。如只要為將連接於第三配線之第^ 電極作為祕之記龍電晶體可取得之時值以上之電: 即可。 此外’第二電位及第五電位只須為可流入胞電流之電位 即、可·，如只須爲將連接於第二配線之第二電極及連接於第 五配線之第五電極作為閘極之電晶體之臨限值以上之電位 即可。 第六電位只須為無法流入胞電流之電位即可，如只須為 將連接於第二配線之第二電極及連接於第五配線之第五電 極作為閘極之電晶體之臨限值以下之電位即可。 第八電位宜與第一電位相等。 於半導體基板内形成第一配線（1 -1〜1 _N)作為雜質擴散 層’記憶胞之通道部與半導體基板電性連接時，在連接於 包含選擇胞之島狀半導體層之第一配線（1 ·]·)上供給之第一 電位藉由施加該電位及在半導體基板側擴大之空乏層，而 形成島狀半導體層對半導體基板成為電性漂浮狀態之電 位。藉此，島狀半導體層之電位與第一電位相等，島狀半 導體層上之選擇胞不受基板電位之影響，而可進行讀取動 O:\89\89840.DOC -34- 1229419 作口此，可防止半導體基板與島狀半導體層之記憶胞之 通道部電性連接而同電位時可能引起之回授偏壓效應。亦 即，於連接於包含選擇胞之島狀半導體層之第一配線 上流入讀取電流時，因自包含選出之記憶胞之島狀半導體 第一電極至電源間之雜質擴散層之電阻成分，而引起 第一電極之電位對基板電位上昇，選擇胞在外觀上形成於 ^板上供給有回授偏壓之狀態，可防止產生臨限值之上 昇，而降低讀取電流。 在半導體基板内形成第-配線（H〜叫作為雜質擴散 層，供給於半導體基板之第十電位為接地電位時，一般而 哀’‘第一電位為接地電位。 此外，與半導體基板電性絕緣來形成第-配線（H〜叫 %，如在SOI基板上形成包含雜質擴散層之第一配線 (1-1〜1-N)，以絕緣膜與半導體基板絕緣時，第一電位無 與第十電位相等。 ' 亦可自連接於第三配線（3 + L)之記憶胞至連接於第三配 線（3 + 1)之記憶胞連續讀取，反之亦可為隨機順序。 亦可同時進行連接於第三配線（3_j_h)之數個或全部記憶 胞之讀取。此種特別情況，亦可以某個特定間隔，如每8個 之各第四配線，亦即第四配線（4_(i_16))、第四配線 (4_(i-8))、第四配線（4-i)、第四配線（4_(i + 8))、第四配線 (4-(i+16))等同時進行讀取。此外，亦可同時進行具有非共 用之第四配線之數個第三配線之讀取。 亦可併用上述之讀取方法。 O:\89\89840.DOC -35- 1229419 圖61顯示與第四配線平行配置一 弟配線柑之記憶胞陣列 構造之等價電路。圖61f 口之项取a昼，除在第-配線（Η)上 供給第一電位之外，與圖63之讀取電壓相同。 圖7 0顯示數條第一配線電性連接而政田 、^ &包丨王逆接而共用之記憶胞陣列構 造之等價電路，圖70之讀取電壓降名筮 _ _ ^ 示在弟一配線（1-1)上供給 第一電位之外，與圖63之讀取電壓相同。 士圖75顯示與第三配線平行配置第-配線時，於讀取時之 時間圖。圖75顯示一種供給接地電位作為第一電位，具有 連接於第二配線及第五配線之閘極之電晶體之臨限值為 0.5V將5己憶胞之寫入狀態定義為記憶胞之臨限值為 5<〇V〜7.5V，將冊!除狀態定義為〇5ν〜3〇ν時，在讀取時供 給各電位之電位時間。 首先，分別在第一配線（1·；!〜i_N)、第二配線（2」〜2_n)、 第三配線（3-1-1〜3-N_L)、第四配線（4]〜4_M)及第五配線 (5-1〜5-N)上供給接地電位。在第二配線（2…上供給3从作為 第二電位，在第五配線（5_j)上供給3 v作為第五電位，在第 四配線（4-1)上供給iv作為第四電位，在與選擇胞連接之第 二配線（3-j-h)上供給4V作為第三電位，在與選擇胞串聯配 置之非選擇胞連接之第三配線^ + 丨》上供給8从作 為第七電位，同樣地，在第三配線（3_j_(h+1)〜3-j_L)上供給 8 V作為第十一電位。感測流經第四配線之電流或流入 第一配線（Ι-j)之電流。 而後’將第三配線（3-j-h)以外之第三配線（妾3-j-h)、第三 配線（3-j-h)、第四配線（4-i)、第二配線（2_j)及第五配線（5-J·)
O:\89\89840.DOC •36- 1229419 恢復成接地電位。 ^ ^ t 方、谷€極上供給電位t Η本PI 膝 各笔極恢復錢地電位之時 <㈣及將 二電位盒第五… …别後亦可同時。此外，第 、弟五电位亦可為不同電位。 位亦可為不同電位。 …電位與第七電 0百先’宜分別在第一配線(Kl〜㈣、第二配線 (2-1〜2-N)、第三配 '' m . ,c )弟四配線（4-1〜4_M)及 第五配線(5-i，)上供給相 供給不同電位。再者，第：配線二"位，不過亦可 琶一^ # 一配線Ο个W亦可始終持續供給 乐二冤位。 上述係說明將第三 選V擇胞時之讀取方法 個第三配線作為閘極 同0 配線（3-j_h)作為閘極時之記憶胞作為 ，不過，將第三配線（3-j-h)以外之一 之記憶胞作為選擇胞時之讀取方法亦 圖76顯示與第三配線平行配置第_配線時，於讀取時之 其他時間圖。圖76顯示-種供給接地電位作為第一電位， 具有連接於第二配線及第五配線之閘極之電晶體之臨限值 為0.5V ’冑$憶胞之寫人狀態定義為記憶胞之臨限值為 1·〇ν〜3.5V，將刪除狀態定義為_1〇v以下時，在讀取時供 給各電位之電位時間。 首先，分別在第一配線（1-1〜1-N)、第二配線（2_1〜2_N)、 第二配線（3-1-1〜3-N-L)、第四配線（4·ΐ〜4_M)及第五配線 (5-1〜5-N)上供給接地電位作為第一電位。在第二配線（关2_j) 及第五配線（关5 -j)上供給-1V作為第六電位，在第二配線 (2_j)上供給3V作為第二電位，在第五配線（5_j)上供給3v作 O:\89\89840.DOC -37- 1229419 為第五電位，在第四配線（4_〇上供給lv作為第四電位，在 與選擇胞連接之第三配線（3_j_h)上持續供給接地電位作為 第三電位，在與選擇胞串聯配置之非選擇胞連接之第三配 線（3士1〜3-j-(h-l))上供給5V作為第七電位，同樣地，在第 二配線（3小(h+Ι)〜3-j-L)上供給5V作為第十一電位在不與 選擇胞串聯配置，而與非選擇胞連接之（#弘〗_丨〜3_j_L)上供 給第十二電位。感測流經第四配線（4-i)之電流或流入第一 配線（l-j)之電流。 而後，將第二配線（3 -j-h)以外之第三配線（古3-j-h)、第四 配線（4-i)、第二配線（2_j)及第五配線（5-j)、第二配線（_ 2_』） 及、第五配線（共5 - j)恢復成接地電位。此時，於各電極上供 給電位之時間及將各電極恢復成接地電位之時間可前後亦 可同時。此外，第二電位與第五電位亦可為不同電位。第 十一電位與第七電位亦可為不同電位。 首先，宜分別在第一配線（1_1〜1_N)、第二配線 (2-1〜2-N)、第二配線（3-1-1〜3-N-L)、第四配線（4_1〜4_M)及 第五配線（5-1〜5-N)上供給相同電位之第一電位，不過亦可 供給不同電位。第三配線（3小h)亦可始終持續供給第三電 位。第六電位亦可為接地電位。 上述係說明將第二配線（3小h)作為閘極時之記憶胞作為 選擇胞時之讀取方法，不過，將第三配線（3小h)以外之一 個第三配線作為閘極之記憶胞作為選擇胞時之讀取方法亦 同。 圖77顯示與第四配線平行配置第一配線時，於讀取時之 O:\89\89840.DOC -38- 1229419 時間圖。圖77顯示一種供給接 、志拉 >人Μ „ % ; W馬弟一電位，具有 連接於弟二配線及第五配線 頁 0W ^… 之閘極之電晶體之臨限值為 .Λν . 義為5己憶胞之臨限值為 5.0V〜7·5ν，將刪除狀態定義為〇.5 給於各電位之電位時間。 .Gw’m時供 之第圖77中’除將連接於包含選出之胞之島狀半導體之端部 之第一配線（H)取代成第-配線㈣之外，其餘準圖& 圖78顯不與弟四配線平行配置第—配線時，於1他讀取 時之時間圖。圖示-種供給接地電位作為第一電;立， ^有連接於第二配線及第五配線之間極之電晶體之臨限值 '0.5V ’將記憶胞之寫入狀態定義為記憶胞之臨限值為 KOV〜3.5V，將刪除狀態定義為_ι〇ν以下時，於讀取時供 給於各電位之電位時間。 圖78中，除將連接於包含選出之胞之島狀半導體之端部 之第-配線(H)取代成第一配線㈣，第六電位變成第一 電位之外’其餘準圖76。另外，第六電位亦可並非 位。 电 圖79顯示第一配線在整個陣列上共用連接時，於讀取時 之時間圖。圖79顯示一種供給接地電位作為第一電位，= 有連接於第二配線及第五配線之閘極之電晶體之臨限值為 〇·5ν，將記憶胞之寫入狀態定義為記憶胞之臨限值為 5_〇V〜7.5V，將刪除狀態定義為0.5V〜3.0V時，於讀取時供 給於各電位之電位時間。 圖77中，除將連接於包含選出之胞之島狀半導體之端部
O:\89\89840.DOC -39- 1229419 之第一配線（1-1)取代成第一配線（l-i)之外，其餘準圖75。 圖80顯示第一配線在整個陣列上共用連接時，於其他讀 取時之時間圖。圖80顯示一種供給接地電位作為第一電 位，具有連接於第二配線及第五配線之閘極之電晶體之臨 限值為0_5V，將記憶胞之寫入狀態定義為記憶胞之臨限值 為1.0V〜3.5V，將刪除狀態定義為-10V以下時，於讀取時 供給於各電位之電位時間。 圖80中，除將連接於包含選出之胞之島狀半導體之端部 之第一配線（Ι-j)取代成第一配線（1-1)之外，其餘準圖76。
以下，說明半導體記憶裝置之使用Fowler-Nordheim隧穿 電、流（以下稱F-N電流）之寫人方法。該半導體記憶裝置具有 將閘極係具備第二電極及第五電極之各電晶體作為選擇閘 電晶體，且具有串聯L·為正整數）在此等選擇閘H 之間具備電荷存儲層及作為控制閘之第三電極之記憶胞之 島狀半導體層。 圖61顯示上述記憶胞構造之等價電路。 島狀半導體層以P型半導體 千导體形成柑’寫入圖61所示之選擇 胞内I係在包含選擇胞之島狀半導體層之第一電極10上 供給第一電位，在盥選摆 m ^ 聯配置之第：電油上供給 弟一電位，在連接於選擇胞之第三 之正整數)上供給第三電位，犬㈣ 胞連接之第三電極（3如〜3條聯配置之非選擇 三電極（3_Η1ι+1)〜3_Κ =給弟七電位’在第 之島狀半導體層之第四電極4。上弟::：位，在包含選擇胞 上i、給弟四電位，在與選擇
O:\89\89840.DOC 1229419 胞串聯配置之第五带 麼’可僅於.遅供給第五電位。藉由此等電 〜擇胞之隧道氧化獏 荷存儲層之電荷狀態。 生FN電机，而改變電 將在％何存儲層上存儲負電荷作 小關係為筮二兩，^ 朽 1 ^，電位之大 行^ Η 四電位。藉由自電荷存儲層抽出負電 亦P將存儲正電荷作為寫入”r時 、 弟一電位 <弟四電位。#心 巧 變化來設定”。。此時，第:層之電荷狀態之 位之電位差而形成可寫入"〗"之 ^ ，、弟四电 該電位差，可开彡成奋八吝 '、p，第三電位藉由 作為改㈣* /刀F_N電流之電位，該F-N電流係 復為-改變流入將供給第三電位之第三 體電晶體之隨道氧化膜之電荷狀態之手段/、” 憶 此外，第七電位不論電荷存錯層之電： ==胞内流入胞電流之電位，亦即係可在二 層之電位，且形成不因流入随道氧化膜之 F-N笔而產生電荷變動之電位。 二電=儲層上存儲電子作為寫入”1，’時，只須為將連. ^弟二邊極（3怀外㈤）)之第三電極作為閉極之記憶 :電晶體可取得之臨限值以上之電位，且流入將供給第七 电位之弟二電極作為閘極之記憶體電晶體之隨道氧化膜之 F-N電流充分變小之電位即可。 第十-電位只須為流入將供給第十—電位之第三電極作 為閘極之記憶體電晶體之隨道氧化膜之F_N電流充分變小 之電位即可。
O:\89\89840.DOC -41 - 1229419 弟-電位只須為無法流入胞電流之電位 將連接於第-雷托〇A — ^ 一位為 弟一電極20之第二電極2〇作為閑極之電晶 I牧低U下即可。 2電位只須為可流入胞電流之電位，如為將連接於第 五電極50之第五電極作為問極之電晶體之臨限值以上之電 位即可。 肛丄心电 第一電極10亦可為開放狀態。 此外’記憶胞之通道部與半導體基板電 =擴散層在將島狀何體㈣W板未形 悲時，供給半導體基板之第十電位藉由第三電位與第十1 位、之電位差而成為寫入T之電位，亦即藉由該電位差，流 入將供給第三電位之第三電極作為 一 作為閘極之記憶體電晶體之 随道氧化膜之F.N電流充分變大之電位時，於具有供給第三 電位之弟三電極之全部記憶胞亦可同時進行寫入。 於半導體基板内形成第一電極作為雜質擴散層，供认半 導體基板之第十電位為接地電位時，一般而言，第 係接地電位。 與半導體基板電性絕緣而形成第—電極時，亦即於則 基板上形成包含雜質擴散層之第一電極，以絕緣膜與半導 體基板絕緣時，第-電位與第十電位無須相等。、 自連接於第三電極（3G-L)之記憶胞至連接於第三♦極. (3〇-1)之記憶胞’亦可連續讀取，反之亦可為隨機⑽二 連接於第三電極（3G.li)之數個或全部記憶胞與連接於第 三電極（3 0 -1〜3 0 - L)之數個或全部記憶胞之寫入亦可同時進 O:\89\89840.DOC -42- 1229419 行。 月亦可將改變電荷存儲層之電荷狀態作為寫入 :狀::Γ作為寫入”1"，亦可將小改變電荷存健層之電 作為寫入將大改變作為寫入”"，反之亦可。此 亦可將電何存儲層之電荷狀態變成負者作為寫入"0", 將變成正者作為寫， τ，" 3 1反之亦可。再者，亦可組合上述 — 之疋義。改變電荷存儲層之電荷狀態之手段並不限 定於F-N電流。其可適用於本發明之全部實施例。 、、下《兄月於p型半導體上串聯[個（[為正整數）記憶胞之 上述寫入動作之各電壓之時間圖。 々、圖81顯不第一電極為開放狀態，具有連接於第二電極及 第五電極之閘極之電晶體之臨限值為〇.5乂，將記憶胞之寫 入狀態定義為記憶胞之臨限值為1〇v〜3·5ν，將刪除狀態定 義為-1.0V以下時，於寫入時供給各電極之電位時間。 於電荷存儲層上存儲負電荷作為寫入”1"時，首先，分別 於第一電極10、第二電極20、第三電極（3(M〜3〇_L)、·第四 電極40及第五電極50供給第一電位之接地電位。第一電極 10處於開放狀態，於第二電極2〇上供給_1¥作為第二電位， 於第五電極50上供給iv作為第五電位，於第四電極4〇上持 續供給接地電位作為第四電位，在第三電極 (30_1〜30-(h-l))(h為l$h$L之正整數）上供給10v作為第七 電位，在第三電極（30-(h+l)〜30-L) (h為l^hSL之正整數） 上供給ιον作為第十一電位，在第三電極（30-h)上供給2〇v 作為第三電位。藉由將該狀態保持所需時間，進行，，丨，，之寫 O:\89\89840.DOC -43- 1229419 入 而^將第三電極（30_h)、第三電極⑷叫、第二電極 、弟五電極50及第—電極10恢復成接地電位。於各電極 供給電位之時間及將各電極恢復成接地電位之時間可前= 亦可同時。供給之電位只須滿足於所 條件，可為任何電位之組合。 首先，第一電極Π)'第二電極20、第三電極3〇如第四 電極40及第五電極5G宜分別供給相同電位之第_電位 過亦可供給不同之電位。 上述係說明將第三電極（3〇_h)作為閘極之記憶胞作為選 擇声時之寫入方法’不過將第三電極(3〇_h)以外之一個第三 電極作為閘極之記憶胞作為選擇胞時之寫人方法亦同。— 圖82顯示第十一電位為接地電位時，於寫入時之時間 圖。即使於第三電極（30_(h+1)〜他㈣為心^之正整幻 上供給接地電位作為第十一電位，選擇胞之寫入動作仍不 受影響。寫入動作準圖81。 圖83顯示第一電位為接地電位時，於寫入時之時間圖。 第二電位在將第二電極20作為問極之電晶體之臨限值以下 時’即使於第-電極Π)上供給接地電位，選擇胞之寫入動 作仍不受影響。寫入動作準圖8 i。 _圖84顯示第一電位為接地電位時’於寫入時之時間圖。 第二電位在將第二電極20作為閘極之電晶體之臨限值以下 時，即使於第-電極10上供給接地電位，選擇胞之寫入動 作仍不受影響。寫入動作準圖82。 O:\89\89840.DOC -44- 1229419 、圖U4顯示於第三電極（30-h)上供給-20V作為第三電位， 於私何存儲層内抽出負電荷，寫入，，〇，，時，於寫入時之時間 圖。寫入動作除第三電位之極性改變之外，其餘準圖81。 圖U5顯示於第三電極（30-h)上供給-20V作為第三電位， 於電何存儲層内抽出負電荷，寫入，，〇，，時，於寫入時之其他 蛉間圖。寫入動作除第三電位之極性改變之外，其餘準圖 82 〇 圖U6顯示於第三電極（30-h)上供給-20V作為第三電位， 於電荷存儲層内抽出負電荷，寫入” 〇，，時，於寫入時之其他 4間圖。寫入動作除第三電位之極性改變之外，其餘準圖 83。· ' V. 圖117顯示於第三電極（3〇_h)上供給_2〇v作為第三電位， 於電荷存儲層内抽出負電荷，寫入”〇”時，於寫入時之其他 時間圖。寫入動作除第三電位之極性改變之外，其餘準圖 84 〇 以下說明半導體記憶裝置之使用17_<]^電流之寫入方法，該 半導體§己憶裝置具有閘極係分別具備第二電極及第五電極 之電晶體作為選擇閘電晶體，且具有串聯L個（l為正整數） 在此等選擇閘電晶體之間具備電荷存儲層及作為控制閘之 苐二電極之§己憶胞之島狀半導體層，具備Mxn個（μ、N為 正整數）该島狀半導體層，且於該記憶胞陣列中，平行配置 於半導體基板之Μ條第四配線係連接於島狀半導體層之各 個一方之端部，第一配線連接於另一方之端部，並平行於 半導體基板，且配置於與第四配線交又方向之NxL個第三 O:\89\89840.DOC -45- 1229419 配線與記憶胞之第三電極連接。 圖63顯示與第三配線平行配置第一配線時之上述記憶胞 陣列構造之等價電路。
島狀半導體層以p型半導體形成時，寫入圖63所示之選擇 胞時，在連接於包含選擇胞之島狀半導體層之第一配線 (1 j)C]係1 $ j S N之正整數）上供給第一電位，在其以外之第 配線之第一配線（^ 1 _j)上供給第九電位，在連接於與選 擇肊串恥配置之第二電極之第二配線（2_j)上供給第二電 位，在連接於選擇胞之第三配線（3-j-h)(h係之正整 數）上供給第三電位，在與選擇胞串聯配置之非選擇胞連接 之、第三配線（3小1〜3 + 0^1))上供給第七電位，在第三配線 (3-j-(h+l)〜3+L)上供給第十一電位，在此等以外之第三配 線⑷小上供給第十二電位，在連接於包含選擇胞 之島狀半導體層之第四配線㈣之正整數）上
供給第四電位，在其以外之第四配線(叫)上供給第八電 位在連接於與選擇胞串聯配置之第五電極之第五配線
上供給第五雷a — 入丄始 J 或除去^ 喊㈣^線⑷… 1 , 配線（5_j)之第五配線⑷-j)上供給第六電位。 :由此等電麼，可僅於選擇胞之隨道氧化膜上產生 "IL可改變電荷存儲層之電荷狀態。 將在電荷存儲層上存㈣電荷作為寫 小關伤盔隹- 1时，電位之大 ^糸為弟三電位 >第四電位。藉由自 荷，亦gp脸+ 〜仔保層抽出負電 万即將存儲正電荷作為寫入”丨丨丨時， 第二雷仞屯位之大小關係為 弟一包位<弟四電位。藉此可利 τ仔儲層之電荷狀態之
O:\89\89840.DOC -46- 1229419 變化來設定”0，’，，，1 ”。 :時，第三電位藉由該電位與第四電位之電位 可寫入”1”之電位’亦即’第三電位藉由該電位差，可开^ 充分產生F-N電流之電位，該f_n y又 電，爪係作為改變流入將供 、、，6弟二電位之第三電極作為閜 料閘極'^己憶體電晶體之隧道氣 化膜之電荷狀態之手段。 此外，第七電位不論電荷存館層之電荷狀態為何，係始 終可於記憶胞内流人胞電流之電位，亦即係可在記憶胞之 通道部形成反轉層之電彳 ^ 成不因流入隧道氧化膜之 -N毛流而產生電荷變動之電位。 、胯在電荷存★層上存儲電子作為寫人"ι"時，只須為將連 接於第三配線（叫〜㈣]))之第三電極作為閘極之記憶 體私晶體可取得之臨限值以上之電位，且流入將供給第七 電位之第三電極作為閑極之記憶體電晶體之隨道氧化膜之 F-N電流充分變小之電位即可。 第十-電位只須為流入將供給第十—電位之第三電極作 為閘極之記憶體電晶體之隧道氧化膜之F_N電流充分變小 之電位即可。 第二電位只須為無法流入胞電流之電位，亦即，第二電 為將連接於第_ g己線（2-j)之第二電極作為閘極之電晶體 之臨限值以下即可。 :五電位只須為可流入胞電流之電位，亦即，為將連接 於第五配線（5·狀帛五電極作為龍之電晶敎臨限值以 上之電位即可。
O:\89\89840.DOC -47- 1229419 第/、包位只須為無法流入胞電流之電位，亦即，為將連 接於第二配線（关2-j)之第二電極及連接於第五配線（关5_』·) 之第五電極作為閘極之電晶體之臨限值以下之電位即可。 第八電位只須為在將連接於第五配線（5_j}之第五電極作 為閘極，將連接於第四㈣（叫)之第四電極作為源極或 汲極之電晶體中，第八電位與第五電位之電位差在臨限值 以上，處於斷開狀態，在與電晶體串聯配置之記憶胞之通 道區域内未形成反轉層之電位即可。 第一配線（1-1〜ι_Ν)亦可為開放狀態。此外，第四配線（妾 4-i)可為開放狀態，或是第—電位與第二電位亦可為前述斷 開、狀之電位。 第八電位亦可為第八電位 <第五電位，亦可為不藉由第三 電位與第八電位之雷位差宜人，，1，，々φ 电位差冩入1之電位。如只須為藉由該 電位差’流入將供給第三電位之第三電極作為問極之記憶 體電晶體之隧道氧化膜之F_N電流充分小之電位即可。〜 記憶胞之通道部與半導體基板電性連接時，亦即雜質擴 散層在將島狀半導體層對半導體基板未形成漂浮狀態時 供給半導體基板之第十電位冑由第s電位與第十電位之電 位差而成為寫入”1"之電位時，亦即藉由該電位差，汽入將 供給第三電位之第三電極作為閉極之記憶體電晶體线道 氧化膜之F-N電流充分變大之電位時，具有連接於供給第 三電位之第三配線之第三電極之全部記憶胞亦可同時進行 寫入。 此外’藉由供給連接於不包含選擇胞之島狀半導體層之 O:\89\89840.DOC -48- 1229419 第-配線⑷-j)之第九電位擴大之空乏層，島狀半導體層 對半導體基板形成電性漂浮狀態時，島狀半導體層=記= 胞之通道部之電位係由第九電位來決定，於第九^位為= 入記憶體電晶體之隧道氧化膜之F_N電流充分變小之電位 時，不進行寫入。換言之，第九電位與第三電位之電位差、 第九電位與第七電位之電位差、第九電位與第十一電位之 電位差，係流入記憶體電晶體之隧道氧化膜之f_n電流充分 變小之電位差時，不進行寫入。 机刀 記憶胞之通道部未與半導體基板電性連接時，第九電位 之空乏層之擴大可為任何狀態。 、於半導體基棱内形成第一配線作為雜質擴散 層’供給半導體基板之第十電位為接地電位時，一般而今， 第一電位係接地電位。 與半導體基板電性絕緣而形成第一配線（1 _ 1〜1 _N)時，亦 即於SOI基板上形成包含雜質擴散層之第一配線 (1-1〜1-N)，以絕緣膜與半導體基板絕緣時，第一電位與第 十電位無須相等。 自連接於第三配線（3-j-L)之記憶胞至連接於第=配線 (3-j-l)之記憶胞，亦可連續讀取，反之亦可為隨機順序。 亦可同時進行連接於第三配線（3-j-h)之數個或全部記情 胞與連接於第三配線（3-1_1〜3-N-L)之數個或全部記憶胞之 寫入。亦可具有第三配線（3_(j-8)_h)、第三配線（3小h)、第 三配線（O + 8)_h)、第三配線（3-(j + 16)-h)等規則性，選擇第 三配線’將連接於該配線之數個或全部記憶胞同時進行寫
O:\89\89840.DOC -49- 1229419 入 所同才進仃連接於第四配線（4_〇之一個島狀半導|#思 所含之數個或全^ V體層 或1^ I己憶胞，及連接於第四配線（4♦數個 再者，、γ大半導體層所含之數個或全部記憶胞之寫入。 半導體:二::行分別連接於數個第四配線之-個島狀 亦可51 一個或數個或全部之記憶胞之寫入。 狀Ιϋ k進仃分別連接於數個第四配線之數個或全部之％ 狀+導體層所含之數個或全部之記憶胞之寫人。
配：二某個—定間隔，如每8個之各第四配線，亦即第四 線 1 16))、第四配線(4-(i-8))、第四配線(4_i)、第四配 射3 8))、第四配線（4_(i+16))等同時寫入連接於第三配 个h)之記憶胞。 上==!之第四配線上供給第一電位，於第-配線㈣ 一 包位，於第一配線〇 1 -j)上供給第八電位，交 ，第二配線與第五配線之電位，於第三配線（3-j-h)上供給
弟二電位’將連接於第三配線（H-h)之第三電極作為閘極 之全部記憶胞同時進行寫入。 亦可藉由於數個第一配線上供給第四電纟，具彳該第一 配線連接之第-電極之島狀半導體層上所含之記憶胞之第 ^電^連接^第三配線上供給第三電位，將連接於供給有 第-宅位之弟三配線之第三電極作為閑極之全部記憶胞同 時進行寫入。 亦可併用上述之寫入方法。 圖68顯示與第四配線平行配置第一配線時之記憶胞陣列
O:\89\89840.DOC -50- 1229419 構造之等價電路，圖68之寫入電壓，除在第一配線上 供給第一電位，在第一配線丨_」·）上供給第九電位之外， 與圖63之寫入電塵相同。 圖70顯示數個第一 g己線電性連接而共狀記憶胞陣列構 造之等價電路，圖70之寫入電壓除在第一配線（1-1)上供給 第一電位之外，與圖63之寫入電壓相同。 以下說明排列ΜχΝ(Μ、N為正整數）個島狀半導體層，該 島狀半導體層具有··以ρ型半導體形成之⑽㈣正整數）串 聯之記憶胞；及夾著記憶胞所形成之選擇電晶體；第一配 線與第三配線平行配置時之上述“動作之各電壓的時間 戰。‘ 圖85顯不第-配線為開放狀態，具有連接於第二配線及 第五配線之閘極之電晶體之臨限值為G.5V，將記憶胞之寫 入狀匕、疋義為圯憶胞之臨限值為1〇v〜3·5ν，將刪除狀態定 義為1 ·ον以下日守’於寫人時供給各電位之電位時間。 t電荷存儲層上存儲負電荷作為寫入”"時，首先，分別 於第配線（η〜ι-Ν)、第：配線（mN卜第三配線 ( 3 N L)、第四配線（4β1〜4_M)、第五配線上 :給第7電位之接地電位。第-配線〜i-N)處於開放狀 於第^配線⑷似第五配線⑷-J)供給-IV作為第六 電位:於第二配線（2，j)上供給作為第二電位，於第五配 線（5_j)上供給1 v作兔笙I + , 為弟五電位，於第四配線（4-i)上持續供 給接地電位作為第四 、八 包位，在第四配線（4-i)以外之第四配 上供給3V作為第八電位，在第三配線（3㈣以外
O:\89\89840.DOC -51 - 1229419 之第三配線（3-j-l〜3-Hh_1))M丨$ L之正整數）上供給 urn乍為第七電位，在第三配線（3伟+1)〜3_j L)化為: SL之正整數）上供給1〇v作為第十一電位在此等以外之第 二配線〜3-j-L)上供給接地電位作為第十二電位，在 第三配線（3-j-h)上供給20V作為第三電位。藉由將該狀態保 持所需時間，可進行"r之寫人。此時’在第三配線（3·㈣ 上供給20V作為第三電位期間，至少在第四配線（关4_丨）上供 給3V作為第八電位，或是第五配線⑷士為接地電位日卜、 各個配線上供給電位之時間可前後亦可同時。 而後，將第二配線（3-j-h)、第三配線（3+h)以外之第三配 蜂（#3+h)、第四配線（々4 — i)、第二配線叫）及第五配線 (5-j)、第二配線（关2_j)及第五配線（关5七，以及將第一配線 d-ι〜i-N)恢復成接地電位。此時，在第三配線（3+h)上供 給20V作為第三電位期間，至少在第四配線（美4七上供給 3V作為第八電位，或是第五配線（々H)為接地電位時，將 各個電極恢復成接地電位之時間可前後亦可同時。 供給之電位滿足於所需之胞内寫入”丨，，用之條件時，亦可 為任何電位之組合。 首先，第一配線第二配線口心〜孓…、第三配 線（3_1-1〜3-N_L)、第四配線（4-丨〜心M)及第五配線（卜丨〜5_n) 宜分別供給相同電位之第一電位，不過亦可供給不同之電 位。 上述係說明將第三配線作為閘極之記憶胞作為選 擇胞時之寫入方法，不過將第三配線以外之一個第 O:\89\89840.DOC -52- 1229419 二電極作為閘極之記憶胞作為選擇胞時之寫入方法亦同。 丁胃a時’ 1^_道t流亦可流經通道與漂浮閘對抗之 區域’亦可流經LDD面與漂浮閘對抗之區域，亦可 之組合。 圖86顯不第十一電位為接地電位時，於寫入時之時間 圖。即使於第三配線（30_(h+1)〜扣…⑽心以之正整數） 上供給接地電位作為第十—電位，選擇胞之寫人動作仍不 受影響。寫入動作準圖85。 一圖87顯示第一電位為接地電位時，於寫入時之時間圖。 第一電位在將第二配線（2-j)作為閘極之電晶體之臨限值以 下v時’即使於结一配線（Ι-j)上供給接地電位，選擇胞之寫 入動作仍不受影響。寫入動作準圖85。 圖88顯示第一配線為接地電位時，於寫入時之時間圖。 第一 4位在將第二電極20作為閘極之電晶體之臨限值以下 時，即使於第一配線（Ι-j)上供給接地電位，選擇胞之寫入 動作仍不受影響。寫入動作準圖86。 圖118〜圖121顯示於第三電極（3〇-h)上供給-20V作為第三 電位’於電荷存儲層内抽出負電荷，寫入”〇"時，於寫入時 之時間圖。寫入動作除第三電位之極性改變之外，其餘準 圖85〜圖88。 圖89〜圖92顯示與第四配線平行配置第一配線時，於寫入 時之時間圖。圖89〜圖92除連接於包含選出之胞之島狀半導 體之端部之第一配線（1Ό)替換成第一配線（1 -i)之外，其餘 準圖85〜圖88。 O:\89\89840.DOC -53- 1229419 圖122〜圖125顯示於第三電極（30-h)上供給-20V作為第二 電位，於恭奸士 一 、包何存儲層内抽出負電荷，寫入"0，，時，於寫入時 一 寸間圖。寫入動作除第三電位之極性改變之外，盆 餘準圖89〜圖92。 、 之=93〜圖96顯示整個陣列共用連接第一配線時，於寫入時 、圖圖93〜圖96除連接於包含選出之胞之島狀半導體 之端部夕μ 丨丁处： 弟一配線（1-j)替換成第一配線（M)之外，其餘 圖85〜圖88。 、、
•回6圖129顯tf於第三電極（3〇_h)上供給·2〇v作為第二 μ，於電荷存儲層内抽出負電荷，寫入”〇”時，於寫入日; 气日宁間圖。寫入動作除第三電位之極性改變之外， 圖93〜圖96。 /、 Β、下:兄月具有閘極係分別具備第二電極及第五電極之電 為4擇閘電晶體，並具有串聯[個([為正整數)具備 子儲層與作為控制閘之第三電極之記憶胞之島狀半導 =層之記憶胞使駐挪道電流之刪除方法，半導體記憶裝 置之使用F-N電流之寫入方法。 圖61顯示上述記憶胞構造之等價電路。 :狀半導體層以ρ型半導體形成時，刪除圖“所示之選擇 ^ ’在連接於包含選擇胞之島狀半導體層之第-電極10 一 /、、擇I串恥配置之第二電極20上供 ^弟二電位，在連接於選擇胞之第三電極⑼__係^以 =正整數）上供給第三電位，在與選擇胞串聯配置之非選 擇胞連接之第三電極叫〜瓜⑹))上供給第七電位，同樣
O:\89\89840.DOC -54- 1229419 在弟三電極（3(Hh+l)〜30_L)上供給第十一電位，在連 ;匕3 4擇胞之島狀半導體層之第四電極4〇上供給第四 二:在與選擇胞串聯配置之第五電極50上供給第五電 错由此等電麼，可僅於選擇胞之隨道氧化膜上產生Μ “，可改變電荷存儲層之電荷狀態。 ^除自電荷存儲層抽出負電荷時，電位之大小關 二電位 < 第四電位。 步 从將在電荷存儲層上存儲負電荷之狀態作為"i"時，改變電 ::儲層之電荷狀態’可形成"〇"。此時，第三電位係藉由 …與第四電位之電位差可形成”0”之電位，亦即係可形 :如產生F_N電流之電位，該f_n電流係作為改變流入將 二、α第_電位之第三電極作為閘極之記憶體電晶體之隨道 乳化膜之電荷狀態之手段。 第一電極10亦可為開放狀態。 於半導體基板内形成第一電極10作為雜質擴散層，第一 電極10之電位漂浮’記憶胞之通道部與半導體基板電性連 接時，供給連接於包含選擇胞之島狀半導體層之第一電極 之第四電位，形成藉由在半導體基板側擴大之空乏層， 島狀半導體層對半導體基板成為漂浮狀態之電位。藉此， 、島狀半導體層之電位與第四電位相等，島狀半導體層上之 選擇胞内，成為流入記恃體雷s触 己口體屯日日體之隧道氧化膜之F-N電流 充分變大之電位，可進行刪除。亦即，第四電位與第三電 位之電位差成為流入記情體恭 ‘骽包日日體之隧道氧化膜之F-N電 流充分流動之電位差。
O:\89\89840.DOC -55- 1229419 記憶胞之通道部位與半導 '空乏層之擴大亦可為任何狀態。 …電位 第七私位只須為電荷存儲声之兩# 擇胞之電位，亦即只須為薪二了態之變化遠小於選 差，將供給第七電位^ 立與第四電位之電位 包位之弟二電極 記憶體電晶體之隨道氧化膜之㈣電 2為閑極之 第十-電位只須為電荷存館層之電:二二電切^ 選擇胞之電位，t g 何狀d之筻化遠小於 I禪q位，亦即只須為藉由第十—電位 電位差，將供給第十一電位 二 兒位之 為閉極之記憶體電晶體M L :电極（30_(h+1)〜30-L)作 電多即可。、之_錢膜之㈣電流充分小之 第电位/、須為將第二電極20作為閘極 氧化膜上無F_N電流流入之電位即可。 曰曰體之閉極 第五電H為將作相 氧化膜上無F-N電流流入之電位即可。I曰曰體之閉極 第-電極H)與半導體基板電性絕緣時，亦 形t包:雜!擴散層之第-電極-以絕緣膜與半= 板I巴緣k，弟-電位無須與第十電位相等。 '土 記憶胞之通道部與半導體基板電性連接時，亦即 擴散層未將島狀半導體層對半導體基板形成漂浮狀能/ :給半：體基㈣十電位為藉由第十電位與第三；：之 笔位差導致電何存儲居之雷共处At 储層之電何狀怨充分改變之電位時，可 :=第三電位之第三電極作為間極之全部記憶胞同；
O:\89\89840.DOC •56· 1229419 自弟三電極（30-L)至第三電極（3(M)可連續刪除，反之亦 可為隨機順序。 本發明亦可將改變電荷存儲層之電荷狀態，提高選擇之 ^憶體電晶體臨限值料刪除。此種情況下，為第三電位〉 第四电位，第三電位只須為藉由第三電位與第四電位之電 位差，電荷存儲層之電荷狀態充分改變之電位，亦即只須 為F-N電流充分大之電位即可。 、 以下說明排列MxN(M、N為正整數）個島狀半導體層，該 半導體層具有：以？型半導體形成之⑽⑽正整數）串 耳外之》己憶胞，及夾著記憶胞所形成之選擇電晶體；將第三 電'極·作為閘極之記憶胞作為選擇胞時之刪除動作之各 的時間圖。 从圖97顯示於圖61所示之選出之第三電極供給負偏壓，將 f 一電極及第五電極作為閘極之電晶體之臨限值為〇.5V， 。己隐胞之寫入狀態定義為記憶胞之臨限值為】，刪 除定義為下時，於刪除時供給各電位之電 間。 /電荷存儲層抽出負電荷時，首先，分別於第一電極1〇、 #电極20第二電極（3(M〜3〇_L)、第四電極如及第五電 極50供給第一電位之接地電位。 於第二電極20上供給6V作為第二電位，於第五電極50上 供給6V作為第五電位’於第一電極1〇上供給⑽作為第四電 位’於第四電極40上供給6V作為第四電位。而後，在第三 電極（3G-h)以外之第三電極叫〜爪㈣灿係u u L之
O\89\89840.DOC -57- 1229419 正整數）上供給6V作為第七電位，在第三電極叫叫 〜30-L)(h係1 $ L之正整數）上供給6V作為第十一電位， f第三電極（30_h)上供給_12V作為第三電位。藉由保持該狀 態至所需時間來進行之刪除狀態。於各電極上供給電位 之時間可前後亦可同時。 而後，將第三電極（30_h)、第三電極（3〇_h)以外之第三電 極⑷ο-h)、第四電極40、第一電極1〇、第二電極2〇及= 電極50恢復成接地電位。將各電極恢復成接地電位之時間 可前後亦可同時。供給之電位只要滿足刪除所需之胞用^ 條件，可組合任何電位。 、亦可供給第二電極2〇接地電位作為第二電位，供給第五 電極50接地電位作為第五電位。 … 首先，第一電極10、第二電極2〇、第三電極（3(M〜3〇_L)、 第四電極40及第五電極5G宜分別供給相同電位之第一電 位，不過亦可供給不同之電位。 藉此，進行圖61所示之選出之胞之刪除動作。 此外’上述係說明將第三電極（3〇-h)作為閘極之記憶胞作 ，選擇胞時之刪除方法，不過亦可同樣進行將作為連接於 第一私桎(30-h) Μ外之第三電極之閘極之記憶胞作為 胞時之刪除方法。 圖98顯示第—電極為開放狀態時之刪除時之時間圖。在 =選擇之第三電極（想咖係之正整數）及第四 電極4=供給接地電位作為第一電位，除將第一電極作為 開放狀〜、之外’其餘準圖97。圖％之時間圖不影響圖Η所
O:\89\89840.DOC -58- 1229419 示之選出之胞之删除動作。 此外’在第三電極（3CM〜抓㈣)及第三電極 供給御作為第三電位時，如圖Μ所示，可進行 連接於弟二電極（30+304)之數個胞之删除動作。 圖觸示在第-電極上供給18V作為第四電位，將第二電 極及弟^電極作為閘極之電晶體臨限值為〇 ^，記憶胞之 ::狀態定義為記憶胞之臨限值為1〇切，刪除狀:態定 義為-以下時，於刪料供給各電位之電位時間。 於，荷存儲層内抽出負電荷時，首先，分別於第一電極
10、弟二電極20、第二雷炻A 、弟一電極（3(M〜3〇-L)、第四電極40及第 五、電極5〇供給余一電位之接地電位。 於第二電極20上供給18V作為第二電位，於第五電極5〇 上供_乍為第五電位，於第四電極4〇上供_乍為第 四電位，於第-電極10上供給18V作為第四電位，在第三電 極（3〇-h)以外之第三電極（S(M〜爪㈣胸k ^ l之正 整數）上供給1GV作為第七電位，在第三電極（爪㈣ 30 L)(h係1 $ L之正整數）上供給丨作為第十一電 位’在第三電極（3G_h)上持續供給接地電位作為第三電位。 精由保持該狀態至所需時間來進行” 〇"之刪除狀態。於各電 極上供給電位之時間可前後亦可同時。 而後，將第三電極（30-h)以外之第三電極⑷〇_h)、第四 第一電極1〇、第二電極2〇及第五電極職復成接 士-位。將各電極恢復成接地電位之時間可前後亦可同 日寸。供給之電位只要滿足刪除所需之胞用之條件，可組合
O:\89\89840.DOC -59- 1229419 任何電位。 首先，第一電極10、第二 一 ^ ^ 柽20、弟三電極（30-1〜30-L)、 弟四笔極40及第五電極5〇宜 77〜仏給相冋電位之第一電 位，不過亦可供給不同之電位。 藉此，進行圖61所示之潠屮十队 _ k出之胞之刪除動作。 上述係說明將第三電極 摆 _h)作為閘極之記憶胞作為選 擇胞時之刪除方法，不過 ^ ^ ^ .加外 了同樣進行將第三電極（30_h) 以外之一個弟三電極作為閘 ^ 彳夂记丨思胞作為選擇胞時之刪 於圖100所示之供仏久t A 仏、、、σ各電位之電位時間，在第 楚一 ♦士 電極⑼制)〜3〇_L)上供給18V作為 弟二以化，可刪除連接_62心之第三電極叫〜咖 之數個胞。 圖㈣〜圖13 1顯示在第三電極⑼Μ上供給康作為第三 :位，猎由於電荷存儲層上存儲負電荷進行刪除時，於刪 除時之時間圖。刪除動作除第三電位之極性改變之外] 餘準圖97〜圖98。 八 以下祝明半導體記憶裝置之使用F-N電流之刪除方法，該 +導體記憶裝置具有閘極係分別具備第二電極及第五電極 之電晶體作為選擇閘電晶體，且具有串聯L個㈣正整數) ，此等選擇閘電晶體之間具備電荷存儲層及作為控制間之 第電極之。己隐胞之島狀半導體層，具備ΜχΝ個（Μ、N為 正整該島狀半導體層，且_記憶胞陣列中，平行配置 於半導體基板條第喊線係連接於此等島狀半導體層
O:\89\89840.DOC 1229419 之各個一方之端部，第一配線連接於另一方之端部，並平 行於半導體基板，配置於與第四配線交叉方向之NxL個第 三配線與記憶胞之第三電極連接。 圖63顯示與第三配線平行配置第一配線時之上述記憶胞 陣列構造之等價電路。
島狀半導體層以p型半導體形成時，刪除圖63所示之選擇 胞時，在連接於包含選擇胞之島狀半導體層之第一電極之 第一配線（l-j)(j係lgjSN之正整數）上供給第一電位，在其 以外之第一配線之第一配線（关Kj)上供給第九電位，在達 接於與選擇胞串聯配置之第二電極之第二配線（2_j)上供給 第、二電位，在遂接於選擇胞之第三配線
之正整數）上供給第三電位，在與選擇胞帛聯配置之非選擇 胞連接之第三配線（3 + 1〜上供给第七電位，在第 =配線（3_j-(h+l)〜3-j-L)上供給第十一電位，在此等以外之 第三配線⑷-j-l〜H-L)上供給第十二電位，在連接於包含 選擇胞之島狀半導體層之第四電極之第四配線㈣（⑷ 之正整數）上供給第四電位，在其以外之第四配線 (美4-〇上供給第八電位，在連接於與選擇胞串聯配置之第 五電極之第五配線（5-j)上供仏筮石+ a ^ ^ 上仏、、〇弟五電位，在除去第二配線 (J)之弟一配線（#2_])或除本笛工❿Μ γ 《·、 除去弟五配線（5-j)之第五配線〇 5-j)上供給第六電位。 猎由此等電壓配置，可僅於選擇胞之隨道氧化膜上產生 F-N電流，可改變電$在 、產生 又I屯何存儲層之電荷狀態。 刪除自電荷存儲層抽出 出負電騎，電位之大小關係為第
O:\89\89840.DOC -61 - 1229419 為二：將在電荷存儲層上存儲負電荷之狀態作 二 1:，改變電荷存儲層之電荷狀態，可形成"。"。此時， 二電位係藉由該電位與第四電位之電位差可形成之 ’亦即，第三電位係可形成充分產生F-N電流之電位， 该F-N電流係作為流人將供給第三電位之第三電極作為閉 體電晶體之随道氧化膜，改變電荷狀態之手段。 弟七电位只須為電荷存儲層之電荷狀態之變化遠小於選 擇肊之“立’亦即只須為藉由第七電位與第四電位之電位 差’將連接於供給第七電位之第三配線（H-u條υ)之 ^電極作為閘極之記憶體電晶體之㈣氧化膜之F.N電 流、充分小之電位即可。 第十包位只須為電荷存儲層之電荷狀態之變化遠小於 選擇胞之電位，亦即只須為藉由第十一電位與第四電位之 電位差，將連接於供給第十-電位之第三配線（3_Hh+1) 〜3+L)之第三電極作為閘極之記憶體電晶體之隧道氧 之F-N電流充分小之電位即可。 、 第-電位八須為將連接於第二配線之第二電極作為間極 之電曰曰體之閘極氧化膜上無F_N電流流入之電位即可。 第五電位只須為將連接於第五配線之第五電極作為閘極 之电曰曰體之閘極氧化膜上無F-N電流流入之電位即可。 第六電位可與第二電位或第五電位相同。 第八電位宜為與供給經由島狀半導體層而連接之端子之 第四電位或第九電位相等之電位。 第十一 ％位只須為電荷存儲層之電荷狀態之變化遠小於
O:\89\89840.DOC -62- 1229419 選擇胞之電位，亦即只須為驻+始 ^ 貝馮猎由弟十二電位與第八電位之 笔位差及弟十二電位與第四電位 电位之私位差，將連接於供給 弟十一電位之第三配線（关3 ϋ ^ 1* U筐- + 4 J 1 j J-L)之弟二電極作為閘 極之記憶體電晶體之隧道氧化膜之F_N電流充分小之電位 即可〇 第-配線d-W-M)亦可為開放狀態，第九電位亦可 放狀態。 於半導體基板内形成第-配線（H〜LN)作為雜質擴散 層1 一配線（1-1〜1-N)之電位為漂#，記憶胞《通道部與 半導體基板t性連接時，在連⑽&含選擇胞之島狀半導 體、層之第-配線（Ι-j)上供給之第四電位藉由施加該電位及 在半導體基板側擴大之空乏層，而形成島狀半導體層與半 導體基板電性漂浮狀態之電位。藉此，島狀半導體層之電 位與第四電位相等，W大半導體層上之選擇胞成為流入記 憶體電晶體之隧道氧化膜之F_N電流充分變大之電位，而可 進行刪除。亦即，第四電位與第三電位之電位差成為流入 記憶體電晶體之隧道氧化膜之F_N電流充分流入之電位差。 此外’記憶胞之通道部未與半導體基板電性連接時，第 四電位之空乏層之擴大亦可為任何狀態。 第一配線（1-1〜1-N)與半導體基板電性絕緣時，如於s〇I 基板上形成包含雜質擴散層之第一配線（1 _ 1〜1 _N)，以絕緣 膜與半導體基板絕緣時，第一電位無須與第十電位相等。 s己憶胞之通道部與半導體基板電性連接時，亦即，雜質 擴散層未將島狀半導體層自基板形成漂浮狀態時，供給半 O:\89\89840.DOC -63- 1229419 導體基板之第十電位為藉由第十電位與第三電位之電位差 導致電荷存儲層之電荷狀態充分改變之電位時，可對將連 接於供給第三電位之第三配線之第三電極作為閘極之全部 記憶胞同時進行刪除。 亦可自第三配線（3+L)至第三配線（3小1)連續刪除，反之 亦可為隨機順序。 亦可同時進行連接於第三配線（3+h)之數個或全部記憶 ”連接於第二配線(3_h〜3小[)之數個或全部記憶胞之 亦可’進行連接於第三配線（3_H〜3·叫之數個 或王^之§己憶胞之刪除。亦可具有第三配線（3-(j-8)-h)、第 、j (3 Η)、第二配線（3_(j + 8)-h)、第三配線（3-(j + i6) 八立▲寺規則性，選擇第三配線，將連接於該配線之數個或 王邛5己憶胞同時進行刪除。 j可同時進行連接於第四配線㈣之—個島狀半導體層 ^數個或全部記憶胞’及連接於第四配線（4_丨）之數個 二：：島狀半導體層所含之數個或全部記憶胞之刪除。 声、°、同N·進仃分別連接於數個第四配線之—個島狀半導體 日::刀別所含之-個或數個或全部之記憶胞之刪除。亦可同 2仃分別連接於數個第四配線之數個或全部之島狀半導 門-所3之數個或全部之記憶胞之刪除 心弟四配線(4-(1-16))、第四配線(4姆^ 四配線（4-(1+8))、第四配線（4_(i+i6))...等每8個之 :配線’同時删除連接於第四配線（4如)之記憶胞。 °於王邛之第四配線上供給第一電位，於第一配線（11) O:\89\89840.doc -64- 1229419 =二第四電位’於第—配線⑷」）上供給第人電位，交 換第二配線與第五配線之電位，於第三配線（3+h)上供仏 弟：：:立’將連接於第三配線㈤_h)之第三電極作為間極 王4 =憶胞同時進行刪除。此時亦可於任意之第四配線 上供給第四電位。 ,、可藉由於數個第一配線上供給第四電位，具有該第一 二、L連接之第私極之島狀半導體層上所含之記憶胞之第 =連接之第三配線上供給第三電位，將連接於供給有 憶胞同 弟二電位之第三配線之第三電極作為閘極之全部記 時刪除。 v亦可併用上邊之删除方法。 亦可將改變電荷存儲層之電荷狀·態，提高選擇之記憶體 電晶體臨限值作為刪除。此種情況下，為第三電位>第四電 位，第三電位只須為藉由第三電位與第四電位之電位差， 電荷存儲層之電荷狀態充分改變之電位，如只須為F_N電流 充分大之電位即可。此外，改變電荷存儲層之電荷狀態之 手段並不限定於F-N電流。 圖64顯示與第三配線平行配置第__配線時之記憶胞陣列 構造之等價電路。可選擇、刪除以第一配線㈣與第四配 線（4-0決定之島狀半導體層上之全部記憶胞。圖料之刪除 之電屡配置，除在第三配線（叫〜叫)上供給第三電位之 外，其餘與圖63之刪除之電壓配置相同。 圖65顯示與第三配線平行配置第一配線時之記憶胞陣列 構造之等價電路。可選擇、删除連接於第一配線㈣之全 O:\89\89840.DOC -65- 1229419 部島狀半導體層上之全部記憶胞。圖65之刪除之電魔配 置，除在第三配線（3小1〜3小L)上供給第三電位，在第四配 線（4-1〜4-M)上供給第四電位之外，其餘與圖〇之刪除之電 壓配置相同。 圖66顯示與第三配線平行配置第_配線時之記憶胞陣列 構造之等價電路。可選擇、刪除連接於第一配線（1_丨〜丨—N) 之全部島狀半導體層上之全部記憶胞。除在第一配線 (1-1〜1-N)上供給第四電位，在第三配線（3 +丨〜3_N_L)上供 給第三電位，在第四配線供給第四電位之外， 其餘與圖63之刪除之電壓配置相同。 、圖⑽顯示與第四配線平行配置第一配線時之記憶胞陣列 構造之等價電路。除在第一配線（1_j}上供給第四電位，在 第一配線上供給第九電位之外，其餘與圖63之刪除 之電壓配置相同。 圖69顯示與第四配線平行配置第一配線時之記憶胞陣列 構造之等價電路。可選擇、刪除以第一配線（丨…與第四配 線（4-0決定之島狀半導體層上之全部記憶胞。除在第三配 線（3-j-l〜3-N-L)上供給第三電位之外，其餘與圖〇之刪除 之電壓配置相同。 圖70顯不數個第一配線電性連接而共用之記憶胞陣列構 造之等價電路。除在第一配線（1_υ上供給第四電位之外， 其餘與圖63之刪除之電壓配置相同。 圖71顯不數個第一配線電性連接而共用之記憶胞陣列構 造之等價電路。可選擇、刪除連接於第一配線（1_1}之全部 O:\89\89840.DOC -66- 1229419 島狀半導體層上之全部記憶胞。除在第一配線（1 -1)上供給 第四電位，在第三配線（3-j-l〜3-(j + i)-L)上供給第三電位， 在弟四配線（4-1〜4·Μ)上供給第四電位之外，其餘與圖7〇之 刪除之電壓配置相同。 圖72顯示數個第一配線電性連接而共用之記憶胞陣列構 造之等價電路。可選擇、刪除連接於第三配線之全 部島狀半導體層上之全部記憶胞。除在第一配線（丨_丨）上供 給第四電位，在第三配線（3+h)上供給第三電位，在第四 配線（4-1〜4_M)上供給第四電位之外，其餘與圖7〇之刪除之 電壓配置相同。 V以下說明排列ΜχΝ(Μ、N為正整數）個島狀半導體層，該 島狀半導體層具有：以ρ型半導體形成之L個（L為正整數）串 聯之記憶胞；及夾著記憶胞所形成之選擇電晶體；將連接 於與第三配線平行配置第一配線時選出之第三配線之閘極 作為Α憶胞作為選擇胞時之刪除動作之各電壓的時間圖。 圖1〇1顯示於圖67所示之選出之第三電極供給負偏壓，將 了有連接於第二配線及第五配線之閘極之電晶體之臨限值 為 V °己隐胞之寫入狀態定義為記憶胞之臨限值為 •5V刪除狀悲定義為-1.0V以下時，於刪除時供給各 電位之電位時間。 自電荷存儲層抽出負電荷時，首先，分別於第一配線 (1 1 1 N)、第二配線、第三配線〜、 第四配線⑹〜4-M)及第五配線（5-1〜5-N)上供給第一電位 之接地電位。
O-.\89\89840.DOC -67- 1229419 在第一配線（l-j)以外之第一配線（关Η)上供給與第四電 位相等之6V作為第人電位，在第四配線㈣以外之第四配 線（关4-〇上供給與第四電位相等之6ν作為第八電位，在第 一配線（Ι-j)上供給6V作為第四電位，在第四配線（4_i}上供 給6V作為第四電纟，在第三配線(H_h)以外之第三配線 =于1〜3 + (ϋ-1))(Μ^、i g L之正整數）上供給6¥作為第七 书位，在第三配線（3_j_(h+1)〜㈠丄灿係正整數） 上供給6V作為第十一電位，在此等以外之第三配時 3小丨〜3于L)上供給^作為第十二電位，在第三配線 上供給-12V作為第三電位。藉由保持該狀態至所需時間， (行”〇”之刪除狀態。於各配線上供給電位之時間可前後亦 可同時。 而後’將第三配線（3-j-h)、第三配線（3+h)以外之第三配 線（夫3-j-h)、第四配線（（km)及第一配線（i_h_州恢復 成接地電位。將各配線恢復成接地電位之時間可前後亦可 同時。供給之電位滿足刪除所需之胞用之條件時，亦可為 任何電位之組合。 首先，宜分別在第一配線（1_丨〜丨—N)、第二配線（2_丨〜2_n) 、第三配線（3+丨〜3_N_L)、第四配線⑹〜4·Μ)及第五配線 (5+5-Ν)上供給相同電位之第一電位，不過亦可供給不同 電你。 藉此，可進行連接於圖67所示之選出之第三配線 胞之刪除動作。 上述係說明冑第三配線（3_j_h)作為閘極之記憶胞作為選
O:\89\89840.DOC -68 - 1229419 擇胞盼之刪除方法，不過，將作為連接於第三配線 以外之第三配線之閘極之記憶胞作為選擇胞時之刪除方法 亦同。 θ 102顯示弟一配線為開放狀態時之寫入時之時間圖。除 在非選擇之第三配線（妾之正整數）及第 四配線（^4—i)上供給接地電位，第一配線為開放狀態之 外，其餘準圖101。不影響圖63所示之選出之胞之刪除動作。 在第四配線（共4-i)上供給6V作為第八電位時，可進行連 接於圖67所示之選出之第三配線之數個胞之刪除動作。在 第四配線（#4_i)上供給6V作為第八電位，且在第三配線 (3^ 1 3 + (11-1))及第二配線（3_i-(h_l)〜3-i-L)上供給-12V作 為第三電位時，可進行連接於圖65所示之第一配線（Η)之 數個胞之刪除動作。 在全部之第四配線（4-1〜4-Μ)上供給6V作為第四電位，在 王邛之第二配線（3-1-1〜3-N_L)上供給]2V作為第三電位 W ’可進行圖66所示之全部胞之刪除動作。 圖103顯示在第一配線上供給18V作為第四電位及第九電 位將具有連接於第二配線及第五配線之閘極之電晶體之 U艮值為G.5V ’ §己憶胞之寫人狀態定義為記憶胞之臨限值 為1.0〜3.5V，删除狀態^義為_1QV以下時，於刪除時供給 各電位之電位時間。 自電荷存儲層抽出負電荷時，首先，分別於第一配線 (1-1〜1-N)、第二配線第三配線（π]〜” 第四配線（4-1〜4-M)及第五配線（5]〜5_N)上供給接地電
O:\89\89840.DOC -69- 1229419 位。在第二配線（共2-j)及第五配線（关5_j)上供給18V作為第 六電位，在第二配線（2-j)上供給丨8V作為第二電位，在第五 配線（5-j)上供給1 8V作為第五電位，在第四配線（4_丨）以外之 第四配線（关4-i)上供給與第四電位相等之18v作為第八電 位，在第一配線以外之第一配線（关上供給與第四 電位相等之18V作為第八電位，在第四配線（4_〇上供給l8v 作為第四电位，在第一配線（丨」·）上供給i8v作為第四電位， 在第一配線（3-j-h)以外之第三配線叫士外㈤⑽係κ 之正整數）上供給1〇v作為第七電位，在第三配線 (3 j (h+Ι)〜3小L)(h係l^h^L之正整數）上供給1〇v作為第 十厂電位/在此等以外之第三配線⑷_j_l〜3_j-L)上供給 、為第十一私位，在第二配線（3+h)上連續供給接地電 位作為第三電位。藉由保持該狀態至所需時間，來進行"〇” 之刪除狀態。於各配線上供給電位之時間可前後亦可同時。 而後將第二配線（3+h)以外之第三配線第四 一士（ 1 4 M)、第一配線（U〜1-N)、第二配線（2-1〜2-N) *…線（5 1〜5-N)恢復成接地電位。將各配線恢復成接 地電位之時間可前後亦可同時。供給之電位滿足刪除所需 之胞用之條件時，亦可為任何電位之組合。 、’先且刀別在第一配線⑴卜⑼）、第二配線pU-N) 、第三配邮杯3机）、第四配叫Η·及第五配線 )上仪、％相同電位之第一電位，不過亦可供給不同 電位。 j 精此了進仃連接於圖67所示之選出之第三配線之數個
O:\89\89840.DOC •70- 1229419 胞之刪除動作。 上述係說明將第三配線(3小h)作為閘極之記憶胞作為選 ㈣時之刪除方法，不過，將第三配線（3州以外之一個 第三配線作為閘極之記憶胞作為選擇胞時之刪除方法亦可 同樣地進行。 於第二配線Q-i-HiJh-l))及第三配線（^㈤卜^叫 上㈣接地電位作為第三電位時，可進行連接於圖65所示 之第一配線（Ι-j)之數個胞之刪除動作。 在全部之第三配線（3-1-1〜3-N-L)上供給接地電位作為第 二電位，作為供給於圖1〇4所示之各電位之電位時間時，可 進、行圖66所示之全部胞之刪除動作。 圖132〜圖133顯示在第三電極（3〇-h)上供給2〇v作為第三 電位，藉由在電荷存儲層存儲負電荷來刪除時之刪除時之 時間圖。刪除動作除第三電位之極性改變之外，其餘準圖 101 〜圖 102。 圖105〜圖108顯示與第四配線平行配置第一配線時之刪 除時之時間圖。圖1〇5〜圖1〇8除連接於包含選出之胞之島狀 半導體之端部之第一配線（l_j)替換成第一配線（丨…之外， 其餘分別準圖101〜圖104。亦可如圖105〜圖1〇8所示，將第 五配線〇 5-j)、第四配線4-i)、第三配線（美3十^ +乙）、 第二配線（关2-j)及第一配線（关i_i)作為接地電位。 在弟二配線（3-j-Ι〜3-j-L)上供給接地電位作為第二電 位’作為供給於圖108所示之各電位之電位時間時，可進行 連接於圖65所示之第一配線（M)之胞之刪除動作。如圖1〇9 O:\89\89840.DOC -71 - 1229419 所不，藉由在第五配線（#5-j)上供給18V作為第五電位，在 第二配線（古2-j)上供給18V作為第二電位，在第四配線 4-i)及第一配線（关M)上供給18v作為第四電位，可進行圖 66所示之全部胞之刪除動作。 圖134〜圖135顯示在第三電極（3〇_h)上供給2〇v作為第三 電位，藉由在電荷存儲層存儲負電荷來刪除時之刪除時之 時間圖。刪除動作除第三電位之極性改變之外，其餘準圖 105〜110。 ° 圖110〜圖113顯示第一配線在整個陣列共用連接時，於刪 除時之時間圖。圖110〜圖113除自連接於包含選出之胞之島 狀、半導體之端部之第一 g己線（Η)替換成第一配線叫）之 外，其餘準圖101〜圖104。 在王邛之第二配線^-丨-丨〜^^^乙彡上供給接地電位作為第 三電位，作為供給於圖113所示之各電位之電位時間時，可 進行圖66所示之全部胞之刪除動作。 圖U6〜圖137顯示在第三電極（3〇_h)上供給2〇ν作為第三 電位，藉由在電荷存儲層存儲負電荷來刪除時之刪除時之 Τ間圖刪除動作除第三電位之極性改變之外，其餘準圖 110〜111。 - @ 記憶胞陣列之製造方法之實施形態 筝照圖式說明本發明之半導體記憶裝置之製造方法及藉 由該方法所形成之半導體記憶裝置之實施开》態。 4 Κ轭形態之半導體記憶裝置係將半導體基板加工成至 〆具有一 Ρ身以上之柱狀，來形成島狀半導體I，將該島狀
O:\89\89840.DOC -72- 1229419 +導體層之側面作為活性區域，在各階之側部形成漂浮間 作為隨道氧化膜及電荷存儲層，在漂浮閘側面之至少一部 分’經由層間絕緣膜而形成控制閘，來構成記憶體電晶體。 ^各階之角部對漂浮閘自對準地形成㈣擴散p記憶體 電晶體如配置2個。 日在島狀半導體層上部與下部之階之側面，炎著記憶體電 曰曰體形成閘極氧化膜與選擇閘，配置有選擇閘電晶體。選 擇閘電晶體之通道層與記憶體電晶體之通道層電性連接， 雜貝擴政層對/票浮問及選擇問自對準地形成，並沿著島狀 半導體層而與記憶體電晶體串聯。 、選擇閘電晶-之閘極絕緣膜之膜厚與記憶體電晶體之問 極、、、巴緣膜之膜厚相等。各電晶體之選擇閘及漂浮閘統一形 成。 另外，以下各製造例進行之各步驟或態樣，可與其他製 造例進行之各步驟或態樣作各種組合來應用。 製造例1 本實施形態之半導體記憶裝置之製造方法如圖138〜圖 203所不，其中偶數圖式係圖iiA—A，剖面圖，奇數圖式係 B-B’剖面圖。 首先，半導體基板係如在p型矽基板丨〇〇表面堆積 2〇〇〜2000 nm構成掩模層之第一絕緣膜之氧化矽膜“❻。藉 由熟知之光蝕刻技術，使用圖案化之光阻Rl作為掩模，並 藉由反應性離子蝕刻來蝕刻氧化矽膜41〇(圖138及圖139)。 另外，第一絕緣膜之材料並無限定，只須為對？型矽基板
O:\89\89840.DOC -73- 1229419 100反應性蝕刻時不被蝕刻，或是蝕刻速度比矽慢之材料即 可，亦可為氮化矽膜或導電膜，亦可為兩種以上材料膜之 疊層膜。 使用氧化矽膜410作為掩模，藉由反應性離子蝕刻，將矽 基板100蝕刻50〜5000 nm，而後，熱氧化矽基板1〇〇之露出 ^形成5〜100 nm之構成第二絕緣膜之氧化矽膜421 (圖14〇 及圖141)。 其-人，第二絕緣膜係堆積1〇〜1〇〇〇 nm之氮化石夕膜3丨^，藉 由各向異性蝕刻，在氧化矽膜410及加工成柱狀之矽基板 100側壁，經由氧化矽膜42卜將氮化矽膜311加工成側壁間 隔、物狀（圖142犮圖143)。 繼續，將側壁間隔物狀之氮化矽膜311作為掩模，藉由反 應性離子蝕刻，蝕刻除去氧化矽膜421，將露出之矽基板1〇〇 蝕刻50〜5000 nm，並將矽基板丨〇〇加工成具有一個階差之柱 狀。而後，熱氧化矽基板100之露出部，形成5〜1〇〇nm之構 成第二絕緣膜之氧化矽膜422(圖144及圖145)。 其次，第三絕緣膜係堆積1〇〜1〇〇〇nm之氮化矽膜M2，藉 由各向異性蝕刻，在氧化矽膜41〇、氮化矽膜3ιι及柱狀之 矽基板1〇〇側壁，經由氧化矽膜422，將氮化矽膜312加工成 側壁間隔物狀。 繼續，將側壁間隔物狀之氮化矽膜312作為掩模，藉由反 應性離子蝕刻來蝕刻除去氧化矽膜422，將露出之矽基板 100敍刻50〜5000随，並將石夕基板⑽加工成具有兩個階差 之柱狀。而後，熱氧化矽基板100之露出部，形成
O:\89\89840.DOC -74- 1229419 之構成第二絕緣膜之氧化矽膜423(圖146及圖147)。 其-人，弟二絕緣膜係堆積10〜10⑼nm之氮化碎膜313，藉 由各向異性蝕刻，在氧化矽膜41〇、氮化矽膜312及具有二 階之矽基板1〇〇側壁，經由氧化矽膜423，將氮化矽膜313加 工成側壁間隔物狀。 繼續，將側壁間隔物狀之氮化矽膜3丨3作為掩模，藉由反 應性離子蝕刻，蝕刻除去氧化矽膜423 ,將露出之矽基板1〇〇 蝕刻50〜5000 nm，來將矽基板1〇〇加工成具有三個階差之柱 狀。 藉由以上之步驟，矽基板1〇〇分離成具有階差之柱狀之數 個、島狀半導體雇110。 而後’熱氧化石夕基板1 〇〇之露出部，第二絕緣膜係形成 5〜100 nm之氧化矽膜424(圖148及圖149)。另外，第二絕緣 膜除氧化石夕膜之外，亦可為氮化矽膜，亦可藉由Cvd法等 形成。 在所獲得之島狀半導體層110之底部形成^型雜質擴散:層 710 °雜質擴散層710如可藉由離子佈植法，自傾斜約〇〜7。 之方向’以約5〜l〇〇keV之佈植能量，摻雜ixi〇13〜ixioP/cm〗 之砷或磷而形成。 繼續，藉由各向同性蝕刻，選擇除去氮化矽膜及氧化矽 膜（圖150及圖151)。藉此，由於島狀半導體層11〇最上部之 直仏小’因此島狀半導體層110最上部之直徑以最小加工尺 寸形成時’藉由形成氧化矽膜430，而為最小加工尺寸以下。 其次’在島狀半導體層11〇表面形成10〜100 nm之構成第
O:\89\89840.DOC -75- 1229419 四絕緣膜之氧化矽膜430(圖152及圖153)。 藉由各向同性姓刻回钱氧化石夕膜430,島狀半導體層11〇 之底邛埋至所需之南度（圖及圖i55)。 其次，依需要利用傾斜離子佈植，在各島狀半導體層ιι〇 之側壁上進行通道離子佈植（圖上未顯示）。通道離子佈植如 可自傾斜約5〜45。之方向，以約5〜1〇〇keV之佈植能量，摻 雜之硼來進行。另外，通道離子佈植自 ^狀半導體層11G之多方向佈植，係著眼於可保持表面雜質 /辰度t 或是’亦可藉由CVD法取代通道離子佈植，堆 積含蝴之氧化膜，利用自其氧化膜之硼擴散。此外，自島 狀、半導體層11G表面導人雜f，只要島狀半導體層ιι〇之雜 質濃度分布相等’亦可在以氧化梦膜彻覆蓋島狀半導體層 110表面之前進行，亦可在形成島狀半導體層110之前完成 導入，亦可在任何時間及採取任何手段。 繼續，藉由熱氧化法，在各島狀半導體層11〇之周圍形成 約20 nm之氧化矽膜4〇〇(閘極氧化膜），作為第十五絕緣膜 (圖156及圖157)。 其-人，第十，、絕緣膜係堆積1〇〜1〇〇〇nm之氮化矽膜(圖 158及圖159)，藉由各向異性蝕刻將氮化矽膜36〇，在島狀 半導體層110之各階側壁，經由氧化矽膜4〇〇加工成氮化矽 膜側壁 361，362，363，364(圖 160及圖 161)。 繼縯，將氮化矽膜側壁361，362，363，364作為掩模， 選擇性除去氧化矽膜4〇〇之一部分，並藉由稀釋HF&，露出 島狀半導體層110各階之水平面（圖162及圖163)。另外，氧
O:\89\89840.DOC -76- 1229419 化石夕膜400之除去亦可利用CDE等之各向同性乾式蝕刻，亦 可利用RIE等之各向異性乾式蝕刻與稀釋hf法或各向同性 餘刻之組合。 其次’藉由各向同性餘刻選擇性除去氮化石夕膜側壁3 61， 362，363，364，藉由熱氧化在島狀半導體層11〇之露出部 形成約10 nm之氧化矽膜440(隧道氧化膜），作為第五絕緣 膜’同時形成膜厚增加為250 nm之第十七絕緣膜之氧化石夕 膜4(H。隧道氧化膜並不限定於熱氧化膜，亦可為CVD氧化 膜或氧氮化膜，第五絕緣膜、第十五絕緣膜及第十七絕緣 膜之膜厚與膜種之組合並不限定於此。繼續，堆積約2〇〜20Q nm之構成第一挲電膜之多晶矽膜51〇(圖ι64及圖165)。 而後’弟六絕緣膜係堆積約20〜200 nm之氧化梦膜45 1， 並蝕刻至所需之深度（圖166及圖167)。 其次，藉由各向異性蝕刻將多晶矽膜510加工成側壁間隔 物狀，於島狀半導體層11 〇之各階側壁統一分離形成多晶石夕 膜5 11，5 12，5 13，5 14。另外，最下階之多晶石夕膜5 11 (選 擇閘）係藉由氧化矽膜45 1之保護，保持全部被連接之狀 態。藉此，被加工成側壁間隔物狀之多晶矽膜5丨1，5 12， 513 ’ 5 14與島狀半導體層110夾著之絕緣膜，係由氧化矽膜 440與氧化矽膜4〇1構成。繼續，對於具有階差之島狀半導 體層110之角部導入雜質，而形成η型雜質擴散層72卜722， 723 ’ 724(圖 168及圖 169)。雜質擴散層 721，722，723，724 如可藉由自傾斜約〇〜45。之方向，以約5〜100 keV之佈植能 量’摻雜lxl〇12〜lxl〇15/cm2之砷或磷之離子佈植來形成。
O:\89\89840.DOC -77- 1229419 離子佈植亦可自島狀半導體層110之一個方向或數個方向 佈植，亦可自全部周圍進行。 後猎由#知之光钱刻技術，使用圖案化之光阻R2作 為掩模，藉由反應性離子蝕刻來蝕刻氧化矽膜45丨，並蝕刻 多晶矽膜5U、氧化矽膜43〇及雜質擴散層71〇，而形成第一 溝部211(圖170及圖171)。藉此，分離在圖i之冬A，方向上連 續之第一配線層及構成選擇閘線之第二配線層。 八人弟七、纟巴緣膜係堆積約20〜200 nm之氧化碎膜461， 並藉由各向同性蝕刻埋設第一溝部211及多晶矽膜511之上 部’而埋入氧化石夕膜461(圖172及圖173)。 、攀縯，於露由之多晶矽膜512，513，5U表面形成層間絕 緣膜610。該層間絕緣膜61〇如為όνο膜。όνο膜可在多晶 矽膜表面依序藉由熱氧化法堆積約5〜1〇nm之氧化矽膜，藉 由CVD法堆積5〜l〇nm之氮化矽膜，進一步藉由CVD法堆積 5〜10 nm之氧化石夕膜而形成。繼續，第二導電膜係堆積 15〜150 nm之多晶矽膜52〇(圖174及圖175)。 而後，第/、絕緣膜係堆積約2〇〜2〇〇 nm之氧化梦膜452， 並蝕刻至所需之深度（圖176及圖177)。 其次’藉由各向異性蝕刻將多晶矽膜52〇加工成側壁間隔 物狀’而在島狀半導體層11 〇各階之多晶矽膜5丨1，5丨2， 513 ’ 5 14側壁，經由層間絕緣膜61〇，統一分離形成多晶矽 膜522，523，524(圖178及圖179)。另外，下階之控制閘， 亦即多晶矽膜522係藉由氧化矽膜452之保護而保持全部被 連接之狀態。 O:\89\89840.DOC -78 - 1229419 而後，藉由熟知之光蝕刻技術，使用圖案化之光阻们作 為掩杈，藉由反應性離子蝕刻來蝕刻氧化矽膜452，並蝕刻 多晶矽膜522，而形成第一溝部212(圖180及圖181)。藉此， 分離形成在圖丨之八-乂方向上連續之構成控制閘線之第三 配線層。 其次，第七絕緣膜係堆積約2〇〜2〇〇 nm之氧化矽膜邨2， 並藉由各向同性蝕刻埋設第一溝部212及多晶矽膜522之上 邛，而埋入氧化矽膜462(圖182及圖183)。 、薩4第一導電膜係堆積15〜150 nm之多晶矽膜533(圖 184及圖 185)。 、而後，第六絕緣膜係堆積約2〇〜2〇〇 nm之氧化矽膜， 並蝕刻至所需之深度（圖186及圖187)。 其次，藉由各向同性蝕刻，並將氧化矽膜453作為掩模， k擇除去多晶矽膜533之露出部及多晶矽膜524(圖US及圖 189)另外，上階之控制閘，亦即多晶矽膜523係藉由多晶 石夕膜533連接，藉由氧化石夕膜453之保護，於各向同性餘刻 後’亦保持全部被連接之狀態。 、後藉由熟知之光餘刻技術，使用圖案化之光阻&4作 為掩扠，藉由反應性離子蝕刻來蝕刻氧化矽膜453，並蝕刻 夕曰曰矽膜533，而形成第一溝部213(圖190及圖191)。藉此， 分離形成在圖1之A_A，方向上連續之構成控制閘之第三配 線層。 八 弟七、、、巴緣膜係堆積約20〜400 nm之氧化石夕膜463， 並藉由各向同性蝕刻埋設第-溝部213、多晶矽膜5 2 3及多
O:\89\89840.DOC -79- 1229419 曰曰矽膜533之上部，而埋入氧化矽膜463(圖192及圖193)。 而後，將氧化石夕膜463作為掩模，除去露出之層間絕緣膜 610 ’路出形成於島狀半導體層110頂上部及島狀半導體層 110取上階之選擇閘，，亦即多晶矽膜514之至少一部分(圖 194及圖 195)。 、麄、只第一導電膜係堆積15〜150 nm之多晶矽膜534(圖 196及圖 197)。 而後第/、'纟巴緣膜係堆積約20〜200 nm之氧化石夕膜454， 亚蝕刻至所需之深度（圖198及圖199)。另外，最上階之選擇 閘，亦即多晶矽膜514係藉由多晶矽膜534而保持全部被連 接J狀態。 繼續，將氧化矽膜454作為掩模，藉由各向同性蝕刻選擇 性除去露出之多晶矽膜534(圖2〇〇及圖2〇1)。此時，形成於 島狀半導體層110頂上部及島狀半導體層11〇最上階之選擇 閘，亦即多晶矽膜5 14之一部分受到蝕刻，不過，只須保持 受到蝕刻之島狀半導體層丨10頂上部之高度高於蝕刻後多 晶石夕膜534之最上端之高度即可。 而後，藉由熟知之光蝕刻技術，使用圖案化之光阻以作 為掩模，藉由反應性離子姓刻來餘刻氧化；5夕叙454，並餘刻 多晶矽膜534,而形成第一溝部214。藉此，分離形成在圖1 之A-A’方向上連續之構成選擇閘之第二配線層。 其次，第七絕緣膜係堆積約20〜400 nm之氧化石夕膜464， 並藉由回餘或化學機械性研磨（CMP)技術等，露出具備雜質 擴散層724之島狀半導體層11〇上部，依需要對島狀半導體
O:\89\89840.DOC -80- 1229419 層110之頂上部，藉由離子佈植法調整雜質濃度，將第四配 線層840與第二及第三配線層交又，並與島狀半導體層 之上部連接。 而後，藉由熟知之技術形成層間絕緣膜，並形成接觸孔 及金屬配線。 藉此藉由存儲於將多晶矽膜作為漂浮閘之電荷存儲層 之電何狀悲，實現具有記憶體功能之半導體記憶裝置（圖 202及圖203)。如此’藉由於數個記憶胞之上部與下部配置 選擇閘，可防止記憶胞電晶體過度刪除之狀態。 上述構造例係對p型半導體基板形成島狀半導體層uq， 不、過亦可對形成於η型半導體基板内之p型雜質擴散層或形 成於P型矽基板内之n型雜質擴散層内進一步形成之？型雜 貝擴散層形成島狀半導體層11〇。各雜質擴散層之導電型亦 可為各個反導電型。 此外，為求將島狀帛導體層！ 10加工成階梯&，係將氮化 石夕臈31卜312, 313加工成側壁狀，並使用此等側壁作為掩 模’不過亦可藉由埋入絕緣膜或導電膜，僅露出島狀半導 體層110之尖端部，對該露出部進行熱氧化或各向同性蝕 刻’使島狀半導體層11G之尖端部變細，藉由反覆進行，而 將島狀半導體層11 0加工成階梯狀。 、埋入呀，亦可對所需之溝部堆積氧化矽膜及多晶矽膜， 或氧化石夕膜及氮化石夕膜之疊層膜，藉由自半導體基板上面 進行各向同性钮刻，來直接進行埋入，亦可藉由光阻回蝕 法間接進行埋人1於埋人之氧切膜，除CVD法之外，
O-\89\89840.DOC -81 - 1229419 亦可藉由旋轉塗敷氧化矽膜而形成。 藉由光阻㈣法埋人之高度之控制，亦可藉由曝光時間 及/或曝光量來進行，亦可採用包含曝光後之顯像步驟等任 何方法。此外’亦可不進行曝光，而藉由灰化進行光阻回 蚀。亦可不進行㈣，而在塗敷光阻時，埋人達所需之深 度。採用後者之方式時，光阻宜採用黏性低者。亦可組^ 此等方法。再者，絲之塗敷表面宜形成親水性，如宜塗 敷於氧化矽膜上。 1 製造例2 本實施形態之半導體記憶裝置之製造方法如圖2〇4〜圖 2〇、9所示，其中'之偶數圖式為圖1之a_a，剖面圖，奇數圖式 為B-B’剖面圖。 於島狀半導體層1 1 〇側壁，經由第十五絕緣膜之氧化矽膜 400配置氮化矽膜側壁36卜362，363，364之前準製造例1。 使用氮化矽膜側壁361，362，363，364作為掩模，藉由 稀釋HF法，在島狀半導體層11〇各階之水平面之一部分選擇 性除去氧化矽膜4〇〇(圖204及圖205)。 繼續，選擇性除去氮化矽膜側壁361，362，363，364， 並使用熱氧化法，在各島狀半導體層no之露出部形成膜厚 約l〇nm之氧化矽膜44〇(隧道氧化膜）作為第五絕緣膜，同時 形成膜厚增加至約250 nm之第十七絕緣膜之氧化石夕膜 401(圖 206及圖 207)。 而後，準製造例1，可製造隧道氧化膜區域小於製造例1 之半導體記憶裝置（圖208及圖209)。
O:\89\89840.DOC -82- 1229419 製造例3 本實施形態之半導體記憶裝置之製造方法如圖210〜圖 215所示，其中之偶數圖式為圖1之A-A’剖面圖，奇數圖式 為B-BU面圖。 於島狀半導體層110側壁，經由第十五絕緣膜之氧化矽膜 400配置氮化矽膜側壁36卜362，363，364之前準製造例1。 使用氮化矽膜側壁361，362，3 63 , 364作為掩模，藉由 稀釋HF法，在島狀半導體層no各階之水平面之一部分及側 面之一部分選擇性除去氧化矽膜400(圖210及圖211)。 繼續’選擇性除去氮化矽膜側壁361，362，363，364， 並、使用熱氧化法，在各島狀半導體層u〇之露出部形成膜厚 約10 nm之氧化矽膜440(隧道氧化膜）作為第五絕緣膜，同時 形成膜厚增加至約250 nm之第十七絕緣膜之氧化矽膜 401(圖 212及圖 213)。 而後，準製造例1，可製造隧道氧化膜區域大於製造例i 之半導體記憶裝置（圖214及圖215)。 製造例4 本實^形L之半導體記憶装置之製造方法如圖2 16〜圖 221所不其中之偶數圖式為圖ra_a，剖面圖，奇數圖式 為B-B，面圖。 n製造例旧同之方法’在島狀半導體層ιι〇各階之 化ί膜!㈣之氧切削4G與第十七絕緣膜之氧 ;=。1二形成第—導電膜之多晶石夕膜之側壁511，512, 取下階之選擇間，亦即多晶石夕膜511藉由第六絕
O:\89\89840.DOC -83- 1229419 緣膜之氧化矽膜45 1之保護而保持全部被連接之狀態。如 此，被側壁狀之多晶矽膜與島狀半導體層11〇夾著之絕緣 膜，係由氧化矽膜440與氧化矽膜401構成（圖216及圖217)。 而後，藉由熟知之光蝕刻技術，使用圖案化之光阻&2作 為掩模，藉由反應性離子蝕刻來蝕刻氧化矽膜451，並蝕刻 多晶矽膜511、第四絕緣膜之氧化矽膜43〇及雜質擴散層 710，而形成第一溝部211。藉此，分離形成在圖iiA-A， 方向上連續之第一配線層及構成選擇閘線之第二配線層。 其a ’弟七纟巴緣膜係堆積約2〇〜2〇〇 nm之氧化碎膜461， 藉由各向同性蝕刻埋設第一溝部211及多晶矽膜5丨丨之上 部、，而埋入氧化矽膜461。 繼續，在露出之多晶矽膜512, 513, 514表面，藉由0N0 膜形成層間絕緣膜610。其次，第二導電膜係堆積約15〜15〇 11111之多晶矽膜520(圖218及圖219)。此時，設定氧化矽膜461 之埋入位置成在多晶矽膜511，512之間配置多晶矽膜52〇。 而後，準製造例1，同樣地藉由對記憶體電晶體之間或選 擇電晶體與記憶體電晶體之間之島狀半導體層丨丨〇，經由 ΟΝΟ膜重疊控制閘或選擇閘，可製造分裂閘極構造之各個 電晶體沿著島狀半導體層串聯之半導體記憶裝置（圖220及 圖 221) 〇 製造例5 本只加形悲之半導體§己憶裝置之製造方法如圖222〜圖 229所示’其中之偶數圖式為圖1之α_α’剖面圖，奇數圖式 為Β-Β’剖面圖。 O:\89\89840.DOC -84 - 1229419 以該貫施形悲形成之半導體記憶裝置準製造例丨，係沿著 島狀半導體層110,將記憶體電晶體及選擇電晶體之閘極剖 面形狀形成L字型之製造方法。 於島狀半導體層1 10側壁形成第十七絕緣膜之氧化矽膜 401之前準製造例1。 繼續，堆積約10〜100 nm之構成第一導電膜之多晶矽膜 510(圖222及圖223)，而後，第十八絕緣膜係堆積約1〇〜1〇〇 nm之氧化矽膜496,進行各向異性蝕刻，在島狀半導體層11〇 之階差问度之内，氧化矽膜496配置成側壁狀（圖224及圖 225)。 v使用氧化矽膜496之側壁作為掩模，進行各向異性蝕刻或 各向同性钱刻，在島狀半導體層1 1 〇各階之側壁，分別將多 晶矽膜5 10形成L字型側壁狀，而統一分離形成多晶矽膜 511，512 ’513 ’514(圖 226及圖 227)。 而後，準製造例1，在第一導電膜之多晶矽膜加工時設定 形成於島狀半導體層110各階之水平面之隧道氧化膜之區 域，可製造半導體記憶裝置（圖228及圖229)。 製造例6 本實施形態之半導體記憶裝置之製造方法如圖23〇〜圖 237所不’其中之偶數圖式為圖1之A-A，剖面圖，奇數圖式 為B-B’剖面圖。 以該實施形態形成之半導體記憶裝置準製造例5，係沿著 島狀半導體層110 ’將記憶體電晶體之閘極剖面形狀形成L 字型’將選擇電晶體之閘極剖面形狀形成j字型之製造方
O:\89\89840.DOC -85 - 1229419 法。 細猎由與製造例5相同之方法，於島狀半導體層側壁, 由第十七絕緣膜之氧化石夕膜401，堆積約10〜100賊之構 成弟-導電膜之多晶石夕膜5lG。而後，第六絕緣膜係堆積約 00 nm之氧化矽膜451，並回蝕至所需之深度。第十八 :緣臈係堆積約10〜1〇() nm之氧化石夕膜496，各向異性餘刻 片一夕膜49ό配置氧化矽膜496之側壁間隔物成不超過島 狀半導體層110之階差高度（圖230及圖231)。 曰而後，藉由光阻回蝕法及稀-HF僅除去配置於最上階之 選擇閘，巾即第-導電膜之多晶㈣514側部之氧化石夕膜 49、6之側壁間隔物（圖232及圖233)。 剝離除去光阻後，使用剩餘之氧化矽膜496之側壁間隔物 作為掩杈，藉由進行各向異性蝕刻，在島狀半導體層之 記憶體電晶體部，分別將多晶矽膜51〇統一分離加工成二字 型側壁間隔物狀之多晶矽膜511，512，513及1字型側壁間 隔物狀之多晶矽膜514(圖234及圖23 5)。 而後，準製造例1，分別設計包含選擇閘絕緣膜與隧道氧 化膜之記憶體閘極絕緣膜，可製造半導體記憶裝置（圖 及圖237)。 【發明效果】 本發明之半導體記憶裝置，藉由將記憶體電晶體形成於 島狀半導體層上，可達到記憶體電晶體大電容化，可縮小 每位元之胞面積，謀求晶片之縮小化及低成本化。特別是 具備記憶體電晶體之島狀半導體層形成最小加工尺寸之直 O:\89\89840.DOC -86- 1229419 k(長度），以最小加工尺寸構成彼此與半導體基板柱之間隔 寬度之最短距離時，每島狀半導體層之記憶體電晶體數量 2兩個時，可獲得先前兩倍之電容。藉此，實現每島狀半 ‘體層之記憶體電晶體階數倍之大電容化。決定裝置性能 方向之垂直方向不取決於最小加工尺寸，而可維持裝 之性能。 、、t 此外，對於具有階差之島狀半導體層表面，如藉由熱氧 化法形成隧道氧化膜，繼續堆積多晶矽膜之狀態下，藉由 反應性離子蝕刻在多晶矽膜上實施各向異性蝕刻，各階之 多晶矽膜統一分離形成側壁狀，因此閘極形成步騍不取決 於』白數，無須藉由光阻回姓法等之困難之高度對準步驟， 而可獲得特性偏差小之半導體記憶裝置。再者，可對島狀 半導體層之階差形狀，自對準地形成隧道區域，且容易設 °十隧道區域面積。因而不增加記憶胞之佔用面積，而可增 加電荷存儲層與控制閘間之電容對半導體層與電荷存儲層 間之電容比，可謀求記憶體工作電壓之低電壓化及提高工 作速度。 ^ 此外，將各§己憶胞之活性區域對基板形成漂浮狀態而形 成雜質擴散層，可消除來自基板之回授偏壓效應。因而， 不致於在讀取時因各記憶胞之臨限值降低而產生記憶胞特 性偏差’可增加在位元線與源極線間串聯之胞數，而達到 大電容化。再者，將島狀半導體層之底部作為源極時，即 使不將各記憶胞之活性區域對基板形成漂浮狀態，源極在 具有階之島狀半導體層内仍具有最大直徑。亦即，藉由將 O:\89\89840.DOC -87- 1229419 島狀半導體層形成階梯狀構造，降低源極電阻，發揮抑制 回授偏壓效應之效果，而可獲得高性能之半導體記憶襞置。 再者，將加工成至少具有一階差之柱狀之島狀半導體之 側面作為活性區域，在各階之側面分別配置漂浮閘作為隧 道氧化膜及電荷存儲層，在漂浮閘側部之至少一部分，經 由層間絕緣膜來配置控制閘，且藉由使用控制性高之離子 佈植法，可對閘極自對準地輕易形成元件間擴散層。亦可 在對漂浮閘及控制閘導入雜質之同時形成元件間擴散層， 貝質上不導入元件間擴散層形成步驟，亦可形成該擴散層。 此外，與高濃度地自導入雜質之膜之擴散而形成元件間 擴、散層比較，離子佈植法並無偏析問題之擴散種之限制， 因此自由度非常高，亦比擴散困難之砷導入等容易進行， 而可更自由地獲得所需之擴散層分布。 且除η型之外，亦較容易形成p型半導體記憶裝置，亦可 期待實現使用圓柱狀之半導體層之電晶體之反向器或邏輯 電路等之構造。 此外，由於極容易實現閘極之統一分離形成，且不取決 於階數，因此可以更少步驟有效控制地形成具有在對半導 體基板面垂直方向上串聯配置數個記憶胞構造之半導體記 裝置，可廉價且短時間製造。再者，隧道氧化膜及電荷 存儲層及閘極氧化膜及控制閘與各個記憶胞或選擇閘電晶 體為同質者，同樣地，層間絕緣膜及控制閘亦與各個記憶 包為同質者。因此可輕易製造特性偏差小之半導體記憶裝 置。 O:\89\89840.DOC -88 - 1229419 【圖式簡單說明] 圖1係顯示本發明之半導體記憶裝置中，電荷存儲層係具 有漂浮間之EEPR〇M之記憶胞陣列之平面圖。 圖2係顯不電荷存儲層係具有漂浮閘之EEpR〇M之其他 記憶胞陣列之平面圖。 圖3係顯不電荷存儲層係具有漂浮閘之EEPROM之其他 吕己憶胞陣列之平面圖。 圖4係顯不電荷存儲層係具有漂浮閘之EEPROM之其他 記憶胞陣列之平面圖。 圖5係顯不電荷存儲層係具有漂浮閘之EEpR〇M之其他 記、憶胞陣列之平面圖。 圖6係顯不電荷存儲層係具有漂浮閘之EEPROM之其他 記憶胞陣列之平面圖。 圖7係本I明之半導體記憶裝置中，對應於電荷存儲層係 具有漂洋閘之半導體記憶裝置之圖1之A-A，剖面圖之剖面 圖。 圖8係對應於電荷存儲層係具有漂浮閘之其他半導體記 憶裝置之圖1之B_B’剖面圖之剖面圖。 圖9係對應於電荷存儲層係具有漂浮閘之其他半導體記 憶裝置之圖1之Α·Α，剖面圖之剖面圖。 圖10係對應於電荷存儲層係具有漂浮閉之半導體記憶裝 置之圖1之Β-Β’剖面圖之剖面圖。 圖11係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之Α-Α’剖面圖之剖面圖。
O:\89\89840.DOC -89- 1229419 漂浮閘之半導體記憶裝 漂浮閘之半導體記憶裝 漂浮閘之半導體記憶裝 圖1 2係對應於電荷存館層係具有 置之圖1之B_B’剖面圖之剖面圖。 圖13係對應於電何存健層係具有 置之圖1之A-A’剖面圖之剖面圖。 圖14係對應於電荷存儲層係具有 置之圖1之B-B’剖面圖之剖面圖。 圖15係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A1剖面圖之剖面圖。
圖16係對應於電荷存儲層係具有漂㈣之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 ’17係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A，剖面圖之剖面圖。 圖18係對應於電荷存儲層係具有漂㈣之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 圖19係對應於電荷存㈣係具有漂㈣之半導體記憶裝 置之圖1之A-A，剖面圖之剖面圖。 圖20係對應於電荷存儲層係具有漂浮 置之圖1之B-B’剖面圖之剖面圖。 閘之半導體記憶裝
圖21係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A’剖面圖之剖面圖。 圖22係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。 圖2 3係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A_A’剖面圖之剖面圖。
O:\89\89840.DOC -90- 1229419 圖24係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B'剖面圖之剖面圖。 圖2 5係對應、於電荷相層係具有漂浮閘之半導體記憶裝 置之圖1之A-Λ，剖面圖之剖面圖。 圖2 6係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。 圖2 7係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A，剖面圖之剖面圖。 圖28係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。 、圖29係對應於電荷存健層係具有漂浮閘之半導體記憶裝 置之圖1之Α·Α，剖面圖之剖面圖。 圖30係對應於電荷存儲層係具有漂浮閑之半導體記憶絮 置之圖1之Β-Β·剖面圖之剖面圖。 圖3Η系對應於電荷存儲層係具有漂浮閑之半導體記憶絮 置之圖1之Α-Α’剖面圖之剖面圖。 圖32係對應於電荷存儲層係具有漂浮閑之半導體記憶韻 置之圖1之Β_Β，剖面圖之剖面圖。 圖3 3係對應於電箱：在被西_ 子儲層係具有》示洋閘之半導體記憶鑛 置之圖1之Α-Α’剖面圖之剖面圖。 圖34係對應於電荷存 仔储層係具有，示汙閘之半導體記憶裝 置之圖1之Β-Β，剖面圖之剖面圖。 漂浮閘之半導體記憶裝 圖35係對應於電荷存儲層係具有 置之圖1之Α_Α，剖面圖之剖面圖。
O:\89\89840.DOC -91 - 1229419 圖36係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 圖37係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A1剖面圖之剖面圖。 圖3 8係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 圖39係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A’剖面圖之剖面圖。 圖40係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 、圖41係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A’剖面圖之剖面圖。 圖42係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 圖43係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A1剖面圖之剖面圖。 圖44係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B - B ’剖面圖之剖面圖。 圖45係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A1剖面圖之剖面圖。 圖46係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B’剖面圖之剖面圖。 圖47係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A’剖面圖之剖面圖。 O:\89\89840.DOC -92- 1229419 圖48係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。 圖49係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A-A，剖面圖之剖面圖。 圖50係對應於電荷存儲層係具有漂浮間之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。
圖51係對應於電荷存館層係具有漂浮閘之半導體記憶裝 置之圖1之A-A，剖面圖之剖面圖。 圖52係對應於電荷存儲層係具#漂浮閘之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。 、.圖53係對應於電荷存儲層係具有漂浮閘之半導體記憶裝 置之圖1之A_A，剖面圖之剖面圖。 圖54係對應於電荷存储層係具有漂㈣之半導體記憶裝 置之圖1之B-B，剖面圖之剖面圖。 圖5 5係對應於電荷存Μ κ 仔儲層係具有》示〉于閘之半導體記憶裝
置之圖1之A-A，剖面圖之剖面圖。 閘之半導體記憶裝 閘之半導體記憶裝 圖56係對應於電荷存儲層係具有漂浮 置之圖1之B-B，剖面圖之剖面圖。 圖57係對應於電荷存儲層係、具有漂浮 置之圖1之A-A’剖面圖之剖面圖。 =對應於電荷存儲層係具有漂浮閉之半導體記憶 置之圖1之B-B，剖面圖之剖面圖。 =對應於電荷存儲層係具有漂浮開之半導體記憶 置之圖1之A-A，剖面圖之剖面圖。
O:\89\89840.DOC •93- 1229419 置之圖1之B-B，剖面圖之剖面圖八 圖61係本發明半導體記憶裝置之等價電路圖。 圖62係本發明半導體記憶裝置之等價電路圖。 圖63係本發明半導體記憶裝置之等價電路圖。 圖6 4係本發明半導體記憶裝置之等價電路圖 圖65係本發明半導體記憶裝置之等價電路^ 圖66係本發明半導體記憶裝置之等價電路圖。 圖67係本發明半導體記憶裝置之等價電路圖。 圖68係本發明半導體記憶裝置之等價電路圖。 、圖69係本發明半導體記憶裝置之等價電路圖。 圖7〇係本發明半導體記憶裝置之等價電路圖。 圖71係本發明半導體記憶裝置之等價電路圖。 圖72係本發明半導體記憶裝置之等價電路圖。 圖圖73係顯示本發明半導體記憶裝置之工作時電麼之時間 圖圖74係顯示本發明半導體記憶裝置之工作時電麼之時間 圖75係顯示本發明半導體記憶裝置 圖。 W ^電屋之時間 圖％係顯示本發明半導體記憶裝置之 圖。 7 ^电屋之時間 圖77係顯示本發明半導體記憶裝 圖。 “置之工作時電屋之時間
O:\89\89840.DOC -94- 1229419 圖 圖 圖 圖 圖 圖 圖78係顯示本發明半導體記憶裝置之工作時電壓之時間 Ο 圖79係顯示本發明半導體記憶裝置之工作時電壓之時間 0 圖80係顯示本發明半導體記憶裝置之卫作時電壓之時間 圖81係顯示本發明半導體記憶裝置之卫作時錢之時間 圖82係顯示本發明半導體記憶裝置之工作時《之時間 卵係顯示本發明半導體記憶裝置之卫作時電壓之時間 圖84係顯示本發明半導體 圖。 卞净體忑U置之工作時電壓之時間 圖85係顯示本發明半導體 圖。 己以置之卫作時電壓之時間 圖 "系”、、員不本發明半導體記憶裝置之工作時電 慶之時間 圖 圖87係顯示本發明半導體記憶裝置之工作時電慶之時間 圖 圖88係顯示本發明半導體記憶裝置之工作時電 壓之時間 圖89係顯示本發明半導 圖 體記憶裝置 之工 作時電壓之時
O:\89\89840.DOC -95- 1229419 圖請係顯示本發明半導體記憶裝置之工作時電壓之時間 圖 圖91係顯示本發明半導體記憶裝置之工作時 電壓之時間 圖92係顯示本發明半導體記憶裝 圖。 l衣1之工作時電壓之時間 圖93係顯示本發明半導體記憶裝置之 圖。 时冤壓之時間 圖94係顯示本發明半 圖。 干命體。己置之工作時電壓之時間 圖周95係顯示未發明半導體記憶裝置之工作時電壓之時間 圖圖96係顯示本發明半導體記憶裝置之工作時電壓之時間 圖 圖97係顯示本發明半導體記憶纟置之工作時電 壓之時間 圖 圖98係顯示本發明半導體記憶裝置之工作時電壓 之時間 圖 圖99係顯示本發明丰莫_ a干V體5己憶裝置之工作時電壓之時 間 間圖 圖100係顯示本發明半導體記憶裝置之工作時電壓之 時 間圖 圖101係顯示本發明半導體記憶裝置之工作時電 壓之時
O:\89\89840.DOC -96- 1229419 圖102係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖103係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖104係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖105係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖106係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 、厫I 107係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖108係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖109係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖110係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖111係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖112係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖113係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 O:\89\89840.DOC -97- 1229419 圖114係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖115係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖116係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖117係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖118係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 、圖119係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖120係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖121係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖122係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖123係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖124係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖125係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 O:\89\89840.DOC -98- 1229419 圖126係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖127係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖128係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖129係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖130係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 、圖131係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖132係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖133係顯示本發明半導體記憶裝置之工作時電壓之時 間圖。 圖134係顯示本發明半導體記憶裝置之工作時電壓之時 間圖之一例。 圖135係顯示本發明半導體記憶裝置之工作時電壓之時 間圖之一例。 圖136係顯示本發明半導體記憶裝置之工作時電壓之時 間圖之一例。 圖137係顯示本發明半導體記憶裝置之工作時電壓之時 間圖之一例。 O:\89\89840.DOC -99- 1229419 圖138係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A_A’線）步驟圖。 圖139係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之心：8\線）步驟圖。 圖140係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A- A ’線）步驟圖。 圖141係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Β-Β\·)步驟圖。 圖142係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Α-Α\.)步驟圖。 、圖143係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Β-Β1線）步驟圖。 圖144係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Α-Α’線）步驟圖。 圖145係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-Bit)步驟圖。 圖146係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A - A *線）步驟圖。 圖147係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖148係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖149係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B - B ’線）步驟圖。 O:\89\89840.DOC -100- 1229419 圖150係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之入-入\線）步驟圖。 圖151係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖152係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖153係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖154係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 、圖I55係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖15 6係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖157係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖158係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖159係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖160係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖161係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 O:\89\89840.DOC -101- 1229419 圖162係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖163係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之步驟圖。 圖164係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A1線）步驟圖。 圖165係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖166係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 、圖167係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B_B’線）步驟圖。 圖168係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之八-八\線）步驟圖。 圖169係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B_B’線）步驟圖。 圖170係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A_A’線）步驟圖。 圖171係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖172係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A - A ’線）步驟圖。 圖173係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 O:\89\89840.DOC -102- 1229419 圖174係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A - A ’線）步驟圖。 圖175係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖176係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A - A1線）步驟圖。 圖177係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B - Bf線）步驟圖。 圖178係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 、圖179係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B - B ’線）步驟圖。 圖180係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-Af線）步驟圖。 圖1 8 1係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖182係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A - A ’線）步驟圖。 圖183係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B_Bf線）步驟圖。 圖184係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖1 85係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 O:\89\89840.DOC -103- 1229419 圖186係顯示本發明半導體記憶裝置之製造例i之剖面 (圖1之A-A'線）步驟圖。 圖187係顯示本發明半導體記憶裝置之製造例！之剖面 (圖1之B-B’線）步驟圖。 圖188係顯示本發明半導體記憶裝置之製造例！之剖面 (圖1之A-A*線）步驟圖。 圖1 89係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖190係顯示本發明半導體記憶裝置之製造例i之剖面 (圖1之A-A1線）步驟圖。 、圖191係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖192係顯示本發明半導體記憶裝置之製造例i之剖面 (圖1之A-A1線）步驟圖。 圖193係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖194係顯示本發明半導體記憶裝置之製造例i之剖面 (圖1之A-A’線）步驟圖。 圖195係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 圖196係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A-A’線）步驟圖。 圖197係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之B-B’線）步驟圖。 O:\89\89840.DOC -104- 1229419 圖198係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之A - A ’線）步驟圖。 圖199係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Β-Β\·)步驟圖。 圖200係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Α-Α1線）步驟圖。 圖201係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Β-Β’線）步驟圖。 圖202係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Α-Α\·)步驟圖。 、圖203係顯示本發明半導體記憶裝置之製造例1之剖面 (圖1之Β-Β’線）步驟圖。 圖204係顯示本發明半導體記憶裝置之製造例2之剖面 (圖1之A - Af線）步驟圖。 圖205係顯示本發明半導體記憶裝置之製造例2之剖面 (圖1之B-B1線）步驟圖。 圖206係顯示本發明半導體記憶裝置之製造例2之剖面 (圖1之A-A’線）步驟圖。 圖207係顯示本發明半導體記憶裝置之製造例2之剖面 (圖1之B_B’線）步驟圖。 圖208係顯示本發明半導體記憶裝置之製造例2之剖面 (圖1之A-A’線）步驟圖。 圖209係顯示本發明半導體記憶裝置之製造例2之剖面 (圖1之B-B’線）步驟圖。 O:\89\89840.DOC -105- 1229419 圖210係顯示本發明半導體記憶裝置之製造例3之 (圖1之A-A,線）步驟圖。 。 圖211係顯示本發明半導體記憶裝置之製造例3之剖面 (圖1之B-B，線）步驟圖。 圖212 j糸写s — 顯示本發明半導體記憶裝置之製造例3之剖面 (圖1之Α·Α’線）步驟圖。 圖213係顯示本發明半導體記憶裝置之例3 (圖1之μ，線）步驟圖。 4 圖214係顯示本發明半導體記憶裝置之製造例3之 (圖1之Α·Α，線）步驟圖。 ]面 面
’ 215係顯示本發明半導體記憶裝置之製 (圖1之β-Β，線）步驟圖。 之J 面 明半導雜記憶裝置之製造例4之剖 圖21 7係顯示本發明半導體記憶裝置 1之Β-Β，線）步驟圖。 、例4之剖面 圖8係顯不本發明半導體記憶裝置之 (圖1之Α-Α，線）步驟圖。 化例4之剖面 ® 219係_示本發明半導體記憶裝 (圖1之線）步驟圖。 例4之剖 圖220係顯示本發明半導體記憶裝 1之步驟圖。 U例4之剖 圖221係顯示本發明半導體記憶裝 1之時線）步驟圖。 例4之剖 (圖 (圖 (圖 面 面
O:\89\89840.DOC -106- 1229419 圖222係顯示本發明半導體記憶裝置 (圖1之A_A’線）步驟圖。 之製造例5之剖面 圖223係顯示本發明半導體記憶裝置 (圖1之B-B，線）步驟圖。 之製造例5之剖面 圖224係顯示本發明半導體記憶裝置 (圖1之A-A’線）步驟圖。圖225係顯示本發明半導體記憶裝置 (圖1之B-B，線）步驟圖。 之製造例5之剖面 之製造例5之剖面 圖226係顯示本發明半導體記憶裝置 (圖1之A-A’線）步驟圖。 之製造例5之剖面
面 面 、圖227係顯示本發明半導體記憶裝置之製造例 (圖1之Β_β，綠）步驟圖。 圖228係顯示本發明半導體記憶裝置之製造例5之剖 (圖1之Α-Α’線）步驟圖。 圖229係顯示本發明半導體記憶裝置之製造例5之 (圖1之Β-Β’線）步驟圖。
圖230係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之Α-Α’線）步驟圖。 圖23 1係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之Β-Β·線）步驟圖。 圖232係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之Α-α’線）步驟圖。 圖233係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之Β-Β’線）步驟圖。
O:\89\89840.DOC -107- 1229419 圖234係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之A-A，線）步驟圖。 圖235係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之B-B，線）步驟圖。 圖236係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之A-A，線）步驟圖。 圖237係顯示本發明半導體記憶裝置之製造例6之剖面 (圖1之1；^線）步驟圖。 圖238係顯示先前之EEPROM之平面圖。 圖239八〜2393係圖238之1入，及心6，之剖面圖。 、'圖240A〜240G係顯示先前之EEPR0M之製造方法之步驟 剖面圖。 圖241A，241B係先前之EEPR0M之平面圖及對應之等價 電路圖。 圖242係先前之MNOS構造之記憶胞之剖面圖。 圖243係先前之其他MNOS構造之記憶胞之剖面圖。 圖244係在一個柱狀石夕層上形成數個記憶胞之半導體裝 置之剖面圖。 【圖式代表符號說明】 100 P型半導體基板 101 P型SOI半導體基板層 110 島狀半導體層 210, 211， 212, 213, 214 溝部 400, 401，410, 421，422, 423, 424, 氧化矽膜 O:\89\89840.DOC -108- 1229419 430, 451，452, 453, 454, 460, 461， 462, 463, 464, 480, 490, 495, 496 311，312, 3 13, 320, 330, 340, 353, 354, 360, 361，362, 363, 364 500, 510, 511，512, 513, 514, 520, 521，522, 523, 524, 530, 533, 534, 540, 550, 563, 564 610, 611， 612, 613 710, 720, 721，722, 723, 724, 725 810, 821，824, 832, 833, 840 91、0, 921，932, 933, 924
Rl，R2, R3, R4, R5, R6 氮化碎膜 多晶碎膜 層間絕緣膜 雜質擴散層 配線層 接觸部 光阻 O:\89\89840.DOC -109-

Claims (1)

1229419 拾、_請專利範園： L 一種半導體記憶裝置，其係具有： 第一導電型之半導體基板，·及 m包含至少—個島狀半導體層、形成於該島 狀丰導體層側壁·之全部或—部分之電荷 及控 制閘； 串聯配置該記憶胞； 吞亥記憶胞配置之前述< ii 島狀+導體層具有對半導體基板 之水平方向之剖面積階段性不同之形狀，且 具有在前述島狀半導體層之對前述半導體基板之水平 '面之至少一部分區域可使電荷通過之絕緣膜。 2. 3. 4. 5. 6. 如申請專利範圍第1項之丰邕# 貝（牛V體圮憶裝置，其中島狀半導 體層之剖面積自半導體基板側逐漸變小。 如申請專利範圍第1項之半導體記憶裝置，其中島狀半導 體層之剖面積自半導體基板側逐漸變大。 如申請專利範圍第i項之半導體記憶裝置，其中島狀半導 體層之剖面積具有與半導體基板側相等之部分。 如申明專利範圍第1〜4項中任一項之半導體記憶裝置，其 中記憶胞藉由形成於半導體基板或島狀半導體層内之第 -導電型之雜質擴散層’或是藉由形成於前述半導體基 板或前述島狀半導體層内之第二導電型之雜質擴散層與 形成於-亥雜質擴散層内之第一導電型之雜質擴散層，而 與前述半導體基板電性絕緣。 如申味專利乾圍第i項之半導體記憶裝置，其中形成有數 O:\89\89840.DOC 1229419 個記憶胞，該數個記憶胞之至少一個藉由形成於島狀半 :體層内之第二導電型之雜質擴散層，或是藉由形成於 前述島狀半導體層内之第二導電型之雜f擴散層與形成 於該雜質擴散層内之第—導電型之雜質擴散層，而與其 他記憶胞電性絕緣。 〃 〃 7. 如申請專利範圍第！項之半導體記憶裝置，其中藉由形成 ^雜質擴散層與半導體基板或島狀半導體層之接合部之 空乏層，而與前述半導體基板電性絕緣。 8. 如申請專利範圍第i項之半導體記憶裝置，其中形成有數 :記憶胞，該數個記憶胞之至少一個藉由形成於島狀半 :曰内之第―導電型之雜質擴散層，而與其他記憶胞 電性絕緣；藉由形成於該雜質擴散層與半導體基板或島 狀半^體層之接合部之空乏層，而與前述半導體基 性絕緣。 9.如申凊專利範圍第i項之半導體記憶裝置，其中形成於半 導體基板表面之雜質擴散層係對至少一個記憶胞之共用 配線。 、 10·如申請專利範圍第i項之半導體記憶裝置，其中排列數個 島狀+導體層成矩陣狀，於該島狀半導體層内形成有讀 取記憶胞之電荷存儲狀態用之配線，且數個控制閘連續 地配置於一個古A L 向上，而構成控制閘線，並連接與該控 制閘線父又方向之數個配線，而構成位元線。 π·如申請專利範圍第1項之半導體記憶裝置，其中選擇記憶 胞用之閘極係形成於島狀半導體層上所形成之記憶胞之 O:\89\89840.DOC 1229419 μ ‘邛來包圍島狀半導體層側壁之一部分或其 周圍w亥閘極係對前述記憶胞申聯配置。 12·如申請專利範圍第u項之半導體記憶裝置，其中與間極 、子之島狀半導體層係藉由形成於半導體基板表面或前 述島狀半導體層之第二導電型之雜f擴散層，而與半導 體基板或記憶胞電性絕緣。 13·=中請專利範圍第i項之半導體記憶裝置，其中在對於電 :存儲層自對準地具有階梯狀構造之島狀半導體層之角 P之"卩刀或全部，形成有第二導電型之雜質擴散層， 或=第一導電型之雜質擴散層與形成於該雜質擴散層内 之弟-導電型之雜質擴散層，以便記憶胞彼此之通道層 電性連接。 9 从如申請專利範圍第η項之半導體記憶裝置，其中在對於 電荷存儲層及閘極自對準地具有階梯狀構造之島狀半導 體層之角部之-部分或全部’形成有第二導電型之雜質 擴散層，或是第二導電型之雜質擴散層與形成於該雜質 擴散層内之第-導電型之雜質擴散層，以便配置於盘閘 極相對之島狀半導體層之通道層與記憶胞之通道層電性 連接。 如申請專利範圍第i項之半導體記憶農置，其中控制間彼 此接近配置成記憶胞彼此之通道層電性連接。 16.如申請專利範圍第11項之半導體記憶裝置，其中控㈣ 與閘極接近配置成配置於與閘極㈣之島狀半導體❹ 之通道層與記憶胞之通道層電性連接。 9 O:\89\89840.DOC 1229419 Π.如申料利範圍第1項之半導體記憶裝置，其中在控制閉 、V '、有电性連接記憶胞彼此之通道層用之電極。 18.如申請專利範圍第"項之半導體記憶裝置，其中在控制 I、閘極之間’進_步具有電性連接配置於與間極相對 之島狀半導體層内之通道層與記憶胞之通道層用之電 才圣0
19.如申明專利範圍第i i項之半導體記憶裝置，其中控制間 與閘極之全部或-部分係以相同材料而形成。 2〇·如申請專利範圍第11項之半導體記憶裝置，其中電荷存 儲層與閘極係以相同材料而形成。 21.如申請專利範圍第!項之半導體記憶裝置，其中排列數個 島狀半導體層成矩陣狀，島狀半導體層之一個方向之寬 度比鄰接於同方向之島狀半導體層間之距離小。
22. 如申請專利範圍第i項之半導體記憶裝置，其中排歹⑷ 島狀半導體層成矩陣狀，一個方向之島狀半導體層間4 距離比不同方向之島狀半導體層間之距離小。 23. -種半導體記憶裝置之製造方法，其係藉由包含以下^ 驟： 於半導體基板上至少形成一個島狀半導體層； 於該島狀半導體層之側壁形成第—絕緣膜之側壁； 將該側壁作為掩模，進一步挖掘前述半導體基板，形 成對前述半導體基板之水平方向之剖面積階段性不同之 島狀半導體層； 在該島狀半導體層表面形成第十五絕緣膜來覆蓋其表 O:\89\89840.DOC 1229419 十六絕 面’在階梯狀所形成 风之島狀半v體層側面形成第 緣膜之側壁間隔物； ㈣側壁間隔物作為掩模，選擇性除去第十五絕緣膜； 外島狀半導體層上形成單層或疊層構造之絕緣膜及 第一導電膜；及 藉由在前述島狀半導體層之側壁，經由絕緣膜形成側 土間隔物狀，來分離該第一導電膜； 來幵/成半導體記憶裝置，該半導體記憶裝置具有至少 八们。己te胞’其係由形成於該島狀半導體層側壁之一部 刀或其周圍之電荷存儲層及控制閘構成。 % ^申請專利範圍第23項之半導體記憶裝置之製造方法， 八進v匕έ在對半導體基板之水平方向之剖面積階 1 又14不同之島狀半導體層之角部之-部分或全部，對第 導電膜自對準地導入雜質之步驟。 &如申請專利範圍第24項之半導體記憶裝置之製造方法， 其中進一步包含以下步驟： 在第一導電膜上形成層間電容膜； 在該層間電容膜上形成第二導電膜；及 藉由在别述第一導電膜之側壁，經由層間電容膜形成 側壁間隔物狀，來分離該第二導電膜。 26.如申請專利範圍第24項之半導體記憶裝置之製造方法， 其中所導入之雜質在對半導體基板表面水平之方向上， 擴散成於島狀半導體層内連接而構成雜質擴散層。 27·如申請專利範圍第23項之半導體記憶裝置之製造方法， O:\89\89840.DOC 1229419 ^中將島狀半導體層形成數個矩陣狀，進—步藉由使該 島狀半^層之側壁氧化並除去該氧化膜，使在一個方 ，上之前述島狀半導體層之寬度比島狀半導體層間之距 離小。 汉如申請專利範圍第23項之半導體記憶裝置之製造方法， 、中在被刀剎之第一導電膜間，進一步形成第五導電膜。 29. 如申睛專利範圍第23項之半導體記憶裝置之製造方法， =中分割第-導電膜時，在島狀半導體層側方，形成於 第-導電膜正下方之通道層與鄰接之通道層彼此電性連 接之私度，彼此接近配置第一導電膜。 30. 如申清專利範圍第23項之半導體記憶裝置之製造方法， 其中分割第二導電膜時，在島狀半導體層側方，形成於 第一導電膜正下方之通道層與鄰接之通道層彼此電性連 接之程度，將第一導電膜接近配置於鄰接之電荷存儲層。 31. 如申請專利範圍第23項之半導體記憶裝置之製造方法， 其中具有以下步驟： 於分割第一導電膜時，在該第一導電膜上形成第十八 絕緣膜來覆蓋其表面，並形成該第十八絕緣膜之側壁間 隔物；及 將該第十八絕緣膜之側壁間隔物作為掩模，來形成前 述第一導電膜之側壁間隔物。 O:\89\89840.DOC
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