JP2002299478A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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Abstract

(57)【要約】 （修正有） 【課題】 電荷蓄積層及び制御ゲートを有する半導体記
憶装置のバックバイアス効果による影響を低減させるこ
とにより集積度を向上させ、占有面積を増加させずに浮
遊ゲートと制御ゲートとの容量の比をより一層増大させ
るとともに、製造プロセスに起因するセル特性のばらつ
きが抑制された半導体記憶装置及びその製造方法を提供
することを目的とする。 【解決手段】 半導体基板と、少なくとも１つの島状半
導体層１１０、該島状半導体層の側壁の周囲の全部又は
一部に形成された電荷蓄積層及び制御ゲートから構成さ
れる少なくとも１つのメモリセルとを有する半導体記憶
装置であって、 前記メモリセルの少なくとも１つが前
記半導体基板から電気的に絶縁され、かつ前記電荷蓄積
層と島状半導体層との間の少なくとも一部の領域で電荷
を通過させ得る絶縁膜６１３を有する半導体記憶装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、より詳細には、電荷蓄積層と制
御ゲートを備えるメモリトランジスタを用いた半導体記
憶装置に関する。
【０００２】
【従来技術】ＥＥＰＲＯＭのメモリセルとして、ゲート
部に電荷蓄積層と制御ゲートを有し、トンネル電流を利
用して電荷蓄積層への電荷の注入、電荷蓄積層からの電
荷の放出を行うＭＯＳトランジスタ構造のデバイスが知
られている。このメモリセルでは、電荷蓄積層の電荷蓄
積状態の相違によるしきい値電圧の相違をデータ
“０”、“１”として記憶する。例えば、電荷蓄積層と
して浮遊ゲートを用いたｎチャネルのメモリセルの場
合、浮遊ゲートに電子を注入するには、ソース、ドレイ
ン拡散層と基板を接地して制御ゲートに正の高電圧を印
加する。このとき基板側からトンネル電流によって浮遊
ゲートに電子が注入される。この電子注入により、メモ
リセルのしきい値電圧は正方向に移動する。浮遊ゲート
の電子を放出させるには、制御ゲートを接地してソー
ス、ドレイン拡散層または基板のいずれかに正の高電圧
を印加する。このとき浮遊ゲートからトンネル電流によ
って基板側の電子が放出される。この電子放出により、
メモリセルのしきい値電圧は負方向に移動する。
【０００３】以上の動作において、電子注入と放出すな
わち書き込みと消去を効率よく行うためには、浮遊ゲー
トと制御ゲート及び浮遊ゲートと基板との間の容量結合
の関係が重要である。すなわち浮遊ゲートと制御ゲート
間の容量が大きいほど、制御ゲートの電位を効果的に浮
遊ゲートに伝達することができ、書き込み、消去が容易
になる。しかし、近年の半導体技術の進歩、とくに微細
加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小
型化と大容量化が急速に進んでいる。したがってメモリ
セル面積が小さくてしかも、浮遊ゲートと制御ゲート間
の容量を如何に大きく確保するかが重要な問題となって
いる。
【０００４】浮遊ゲートと制御ゲートとの間の容量を大
きくするためには、これらの間のゲート絶縁膜を薄くす
るか、その誘電率を大きくするか、または浮遊ゲートと
制御ゲートの対向面積を大きくすることが必要である。
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界
がある。ゲート絶縁膜の誘電率を大きくすることは、例
えば、シリコン酸化膜に代ってシリコン窒素膜等を用い
ることが考えられるが、これも主として信頼性上問題が
あって実用的でない。したがって十分な容量を確保する
ためには、浮遊ゲートと制御ゲートのオーバラップ面積
を一定値以上確保することが必要となる。これは、メモ
リセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図
る上で障害となる。
【０００５】これに対し、特許第２８７７４６２号公報
に記載されるＥＥＰＲＯＭは、半導体基板に格子縞状の
溝により分離されてマトリクス配列された複数の柱状半
導体層の側壁を利用してメモリ・トランジスタが構成さ
れる。すなわちメモリ・トランジスタは、各柱状半導体
層の上面に形成されたドレイン拡散層、溝底部に形成さ
れた共通ソース拡散層及び各柱状半導体層の側壁部の周
囲全体を取り囲む電荷蓄積層と制御ゲートをもって構成
され、制御ゲートが一方向の複数の柱状半導体層につい
て連続的に配設されて制御ゲート線となる。また、制御
ゲート線と交差する方向の複数のメモリ・トランジスタ
のドレイン拡散層に接続されたビット線が設けられる、
上述したメモリ・トランジスタの電荷蓄積層と制御ゲー
トが柱状半導体層の下部に形成される。また、１トラン
ジスタ／１セル構成では、メモリ・トランジスタが過消
去の状態、すなわち、読出し電位が０Ｖであってしきい
値が負の状態になると、非選択でもセル電流が流れるこ
とになり、不都合である。これを確実に防止するため
に、メモリ・トランジスタに重ねて、柱状半導体層の上
部にその周囲の少くとも一部を取り囲むようにゲート電
極が形成された選択ゲート・トランジスタが設けられて
いる。
【０００６】これにより、従来例であるＥＥＰＲＯＭの
メモリセルは、柱状半導体層の側壁を利用して、柱状半
導体層を取り囲んで形成された電荷蓄積層及び制御ゲー
トを有するから、小さい占有面積で電荷蓄積層と制御ゲ
ートの間の容量を十分大きく確保することができる。ま
た各メモリセルのビット線に繋がるドレイン拡散層は、
それぞれ柱状半導体層の上面に形成され、溝によって電
気的に完全に分離されている。さらに素子分離領域が小
さくでき、メモリセルサイズが小さくなる。したがっ
て、優れた書き込み、消去効率をもつメモリセルを集積
した大容量化ＥＥＰＲＯＭを得ることができる。図２６
９では、柱状シリコン層２が円柱状である場合、すなわ
ち上面が円形である場合を示している。この柱状シリコ
ン層の外形は円柱状でなくてもよい。以下、従来例を図
面を参照して説明する。図２６９は、従来のＥＥＰＲＯ
Ｍの平面図であり、図２７０は図２６９のＡ−Ａ’、B
−Ｂ’断面図である。なお、図２６９では、選択ゲート
・トランジスタのゲート電極が連続して形成される選択
ゲート線は、複雑になるので示していない。
【０００７】従来例では、ｐ型シリコン基板１の上に格
子縞状の溝３により分離された複数の柱状ｐ型シリコン
層２がマトリクス配列され、これら各柱状シリコン層２
がそれぞれメモリセル領域となっている。各シリコン層
２の上面にドレイン拡散層１０が形成され、溝３の底部
に共通ソース拡散層９が形成され、溝３の底部に所定厚
みの酸化膜４が埋込み形成されている。また、柱状シリ
コン層２の周囲を取り囲むように、柱状シリコン層２の
下部に、トンネル酸化膜５を介して浮遊ゲート６が形成
され、さらにその外側に層間絶縁膜７を介して制御ゲー
ト８が形成されて、メモリ・トランジスタが構成され
る。ここで、制御ゲート８は、図２６９及び図２７０
（ｂ）に示すように、一方向の複数のメモリセルについ
て連続的に配設されて、制御ゲート線すなわちワード線
WL（WL1,WL2,…）となっている。そして柱状シリコン層
２の上部には、メモリ・トランジスタと同様にその周囲
を取り囲むように、ゲート酸化膜３１を介してゲート電
極３２が配設されて選択ゲート・トランジスタが構成さ
れている。このトランジスタのゲート電極３２は、メモ
リセルの制御ゲート８と同様に、制御ゲート線と同じ方
向には連続して配設されて選択ゲート線となる。
【０００８】このように、メモリ・トランジスタ及び選
択ゲート・トランジスタが、溝の内部に重ねられた状態
で埋込み形成される。制御ゲート線は、その一端部をシ
リコン層表面にコンタクト部１４として残し、選択ゲー
ト線も制御ゲートと逆の端部のシリコン層にコンタクト
部１５を残して、これらにそれぞれワード線WL及び制御
ゲート線CGとなるAl配線１３、１６をコンタクトさせて
いる。溝３の底部には、メモリセルの共通ソース拡散層
９が形成され、各柱状シリコン層２の上面には各メモリ
セル毎のドレイン拡散層１０が形成されている。このよ
うに形成されたメモリセルの基板上はＣＶＤ酸化膜１１
により覆われ、これにコンタクト孔が開けられて、ワー
ド線WLと交差する方向のメモリセルのドレイン拡散層１
０を共通接続するビット線BL（BL1,BL2,…）となるＡｌ
配線１２が配設されている。制御ゲート線のパターニン
グの際に、セルアレイの端部の柱状シリコン層位置にＰ
ＥＰによるマスクを形成しておいてその表面に制御ゲー
ト線と連続する多結晶シリコン膜からなるコンタクト部
１４を残し、ここにビット線ＢＬと同時に形成されるＡ
ｌ膜によってワード線となるＡｌ配線１３をコンタクト
させている。このような図２７０（ａ）に対応する構造
を得るための具体的な製造工程例を図２７１（ａ）〜図
２７４（ｇ）を参照して説明する。
【０００９】高不純物濃度のｐ型シリコン基板１に低不
純物濃度のp-型シリコン層２をエピタキシャル成長させ
たウェハを用い、その表面にマスク層２１を堆積し、公
知のＰＥＰ工程によりフォトレジスト・パターン２２を
形成して、これを用いてマスク層２１をエッチングする
（図２７１（ａ））。そして、マスク層２１を用いて、
反応性イオンエッチング法によりシリコン層２をエッチ
ングして、基板１に達する深さの格子縞状の溝３を形成
する。これにより、シリコン層２は、柱状をなして複数
の島に分離される。その後ＣＶＤ法によりシリコン酸化
膜２３を堆積し、これを異方性エッチングにより各柱状
シリコン層２の側壁に残す。そしてｎ型不純物をイオン
注入によって、各柱状シリコン層２の上面にそれぞれド
レイン拡散層１０を形成し、溝底部には共通ソース拡散
層９を形成する（図２７１（ｂ））。その後、等方性エ
ッチングにより各柱状シリコン層２の周囲のに酸化膜２
３をエッチング除去した後、必要に応じて斜めイオン注
入を利用して各シリコン層２の側壁にチャネルイオン注
入を行う。チャネルイオン注入に代って、ＣＶＤ法によ
りボロンを含む酸化膜を堆積し、その酸化膜からのボロ
ン拡散を利用してもよい。そしてＣＶＤシリコン酸化膜
４を堆積し、これを等方性エッチングによりエッチング
して、溝３の底部に所定厚みの酸化膜を埋め込む。
【００１０】次いで、熱酸化によって各シリコン層２の
周囲に、例えば１０ｎｍ程度のトンネル酸化膜５を形成
した後、第１層多結晶シリコン膜を堆積する。この第１
層多結晶シリコン膜を異方性エッチングによりエッチン
グして、柱状シリコン層２の下部側壁に残して、シリコ
ン層２を取り囲む形の浮遊ゲート６を形成する（図２７
２（ｃ））。続いて、各柱状シリコン層２の周囲に形成
された浮遊ゲート６の表面に層間絶縁膜７を形成する。
この層間絶縁膜７は、例えば、ＯＮＯ膜とする。具体的
には浮遊ゲート６の表面を所定厚み酸化した後、プラズ
マＣＶＤ法によりシリコン窒化膜を堆積してその表面を
熱酸化することにより、ＯＮＯ膜を形成する。そして第
２層多結晶シリコン膜を堆積して異方性エッチングによ
りエッチングすることにより、やはり柱状シリコン層２
の下部に制御ゲート８を形成する（図２７２（ｄ））。
このとき制御ゲート８は、柱状シリコン層２の間隔を、
図２６９の縦方向について予め所定の値以下に設定して
おくことによって、マスク工程を用いることなく、その
方向に連続する制御ゲート線として形成される。そして
不要な層間絶縁膜７及びその下のトンネル酸化膜２をエ
ッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆
積し、これをエッチングして溝３の途中まで、すなわち
メモリセルの浮遊ゲート７及び制御ゲート８が隠れるま
で埋め込む（図２７３（ｅ））。
【００１１】その後、露出した柱状シリコン層２の上部
に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成
した後、第３層多結晶シリコン膜を堆積し、これを異方
性エッチングによりエッチングしてＭＯＳトランジスタ
のゲート電極３２を形成する（図２７３（ｆ））。この
ゲート電極３２も制御ゲート線と同じ方向に連続的にパ
ターン形成されて選択ゲート線となる。選択ゲート線も
セルフアラインで連続的に形成することができるが、メ
モリセルの制御ゲート８の場合に比べて難しい。これ
は、メモリ・トランジスタ部は２層ゲートであるのに対
し、選択ゲート・トランジスタが単層ゲートであるた
め、隣接セル間のゲート電極間隔が制御ゲート間隔より
広いからである。したがって確実にゲート電極３２を連
続させるためには、これを二層多結晶シリコン構造とし
て、最初の多結晶シリコン膜についてはマスク工程でゲ
ート電極を繋げる部分にのみ残し、次の多結晶シリコン
膜に対して側壁残しの技術を利用すればよい。なお、制
御ゲート線及び選択ゲート線はそれぞれ異なる端部にお
いて、柱状シリコン層上面にコンタクト部１４、１５が
形成されるように、多結晶シリコン膜エッチングに際し
てマスクを形成しておく。最後にＣＶＤシリコン酸化膜
１１２を堆積して、必要なら平坦化処理を行った後、コ
ンタクト孔を開けて、Ａｌの蒸着、パターニングによ
り、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線Ｃ
ＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線
１６を同時に形成する（図２７４（ｇ））。
【００１２】図２７５（ａ）は、この従来例のＥＥＰＲ
ＯＭの１メモリセルの要部断面構造を、図２７５（ｂ）
は等価回路を示している。図２７５（ａ）及び（ｂ）を
用いて、この従来例のＥＥＰＲＯＭの動作を簡単に説明
する。まず、書込みにホットキャリア注入を利用する場
合の書込みは、選択ワード線WLに十分高い正電位を与
え、選択制御ゲート線CG及び選択ビット線BLに所定の正
電位を与える。これにより選択ゲート・トランジスタQs
を介して正電位をメモリ・トランジスタQcのドレインに
伝達して、メモリ・トランジスタQcでチャネル電流を流
して、ホットキャリア注入を行う。これにより、そのメ
モリセルのしきい値は正方向に移動する。消去は、選択
制御ゲートCGを０Ｖとし、ワード線WL及びビット線BLに
高い正電位を与えて、ドレイン側に浮遊ゲートの電子を
放出させる。一括消去の場合には、共通ソースに高い正
電位を与えれてソース側に電子を放出させることもでき
る。これにより、メモリセルのしきい値は負方向に移動
する。
【００１３】読出し動作は、ワード線WLにより選択ゲー
ト・トランジスタQsを開き、制御ゲート線CGの読出し電
位を与えて、電流の有無により“０”、“１”判別を行
う。電子注入にFNトンネリングを利用する場合には、選
択制御ゲート線CG及び選択ワード線WLに高い正電位を与
え、選択ビット線BLを０Ｖとして、基板から浮遊ゲート
に電子を注入する。また、この従来例によれば、選択ゲ
ート・トランジスタがあるため、過消去状態になっても
誤動作しないＥＥＰＲＯＭが得られる。ところで、この
従来例では、図２７５（ａ）に示したように、選択ゲー
ト・トランジスタQsとメモリ・トランジスタQcの間には
拡散層がない。これは、柱状シリコン層の側面に選択的
に拡散層を形成することが困難だからである。したがっ
て、図２７０（ａ）及び（ｂ）の構造において、メモリ
・トランジスタのゲート部と選択ゲート・トランジスタ
のゲート部の間の分離酸化膜はできるだけ薄いことが望
ましい。特に、ホットエレクトロン注入を利用する場合
には、メモリ・トランジスタのドレイン部に十分な
“H”レベル電位を伝達するために、この分離酸化膜厚
が３０〜４０ｎｍ程度であることが必要になる。このよ
うな微小間隔は、先の製造工程で説明したＣＶＤ法によ
る酸化膜埋込みのみでは実際上は困難である。したがっ
てＣＶＤ酸化膜による埋込みは浮遊ゲート６及び制御ゲ
ート８が露出する状態とし、選択ゲート・トランジスタ
用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲ
ート８の露出部に薄い酸化膜を形成する方法が望まし
い。また、従来例によれば、格子縞状の溝底部を分離領
域として、柱状シリコン層が配列され、この柱状シリコ
ン層の周囲を取り囲むように形成された浮遊ゲートをも
つメモリセルが構成されるから、メモリセルの占有面積
が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、
メモリセル占有面積が小さいにも拘らず、浮遊ゲートと
制御ゲート間の容量は十分大きく確保することができ
る。なお、従来例では、マスクを用いることなく各メモ
リセルの制御ゲートを一方向について連続するように形
成した。これは、柱状シリコン層の配置が対称的でない
場合に初めて可能である。すなわち、ワード線方向の柱
状シリコン層の隣接間隔を、ビット線方向のそれより小
さくすることにより、ビット線方向には分離され、ワー
ド線方向に繋がる制御ゲート線がマスクなしで自動的に
得られる。
【００１４】これに対して、例えば、柱状シリコン層の
配置を対称的にした場合には、ＰＥＰ工程を必要とす
る。具体的に説明すれば、第２層多結晶シリコン膜を厚
く堆積して、ＰＥＰ工程を経て、制御ゲート線として連
続させるべき部分にこれを残すように選択エッチングす
る。ついで、第３層多結晶シリコン膜を堆積して、従来
例で説明したと同様に側壁残しのエッチングを行う。ま
た、柱状シリコン層の配置が対称的でない場合にも、そ
の配置の間隔によっては従来例のように自動的に連続す
る制御ゲート線が形成できないこともある。この様な場
合にも、上述のようなマスク工程を用いることにより、
一方向に連続する制御ゲート線を形成すればよい。ま
た、従来例では浮遊ゲート構造のメモリセルを用いた
が、電荷蓄積層は必ずしも浮遊ゲート構造である必要は
なく、電荷蓄積層を多層絶縁膜へのトラップにより実現
している、例えばＭＮＯＳ構造の場合にも有効である。
【００１５】図２７６は、ＭＮＯＳ構造のメモリセルを
用いた場合の図２７０（ａ）に対応する断面図である。
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜と
シリコン窒化膜の積層構造、またはその窒化膜表面にさ
らに酸化膜を形成した構造とする。図２７７は、上記従
来例において、メモリ・トランジスタと選択ゲート・ト
ランジスタを逆にした例、すなわち、柱状シリコン層２
の下部に選択ゲート・トランジスタを形成し、上部にメ
モリ・トランジスタを形成した図２７０（ａ）に対応す
る断面図である。共通ソース側に選択ゲート・トランジ
スタを設けるこの構造は、書き込み方式としてホットエ
レクトロン注入方式が用いる場合に採用することができ
る。図２７８は、一つの柱状シリコン層に複数のメモリ
セルを構成した従来例である。先の従来例と対応する部
分には先の従来例と同一符号を付して詳細な説明は省略
する。この従来例では、柱状シリコン層２の最下部に選
択ゲート・トランジスタQs1を形成し、その上に３個の
メモリ・トランジスタQc1、Qc2、Q3cを重ね、さらにそ
の上に選択ゲート・トランジスタQs2を形成している。
この構造は基本的に先に説明した製造工程を繰り返すこ
とにより得られる。図２７７及び図２７８で説明した従
来例においても、メモリ・トランジスタとして浮遊ゲー
ト構造に代り、ＭＮＯＳ構造を用いることができること
はいうまでもない。以上述べたように従来技術によれ
ば、格子縞状溝によって分離された柱状半導体層の側壁
を利用して、電荷蓄積層と制御ゲートをもつメモリ・ト
ランジスタを用いたメモリセルを構成することにより、
制御ゲートと電荷蓄積層間の容量を十分大きく確保して
しかもメモリセル占有面積を小さくして高集積化を図っ
たＥＥＰＲＯＭを得ることができる。
【００１６】
【発明が解決しようとする課題】しかし、一つの柱状半
導体層に複数のメモリセルを直列に接続して構成し、各
メモリセルの閾値が同じであると考えた場合、制御ゲー
ト線ＣＧに読出し電位を与えて、電流の有無により
“0”、“1”判別を行う読み出し動作の際、直列に接続
された両端に位置するメモリセルにおいては基板からの
バックバイアス効果により閾値の変動が顕著となる。こ
れにより直列に接続するメモリセルの個数がデバイス上
制約される為、大容量化を行った際に問題となる。ま
た、このことは、一つの柱状半導体層に複数のメモリセ
ルを直列に接続する場合のみならず、一つの柱状半導体
層に一つのメモリセルが形成されている場合において
も、面内方向における基板からのバックバイアス効果の
ばらつきに伴って、各メモリセルの閾値の変化が生じさ
せるという問題を生じる。さらに、従来例では柱状半導
体層に対して自己整合に電荷蓄積層及び制御ゲートが形
成されるが、セルアレイの大容量化を考えた場合、柱状
半導体層は最小加工寸法にて形成することが好ましい。
ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊
ゲートと制御ゲート及び浮遊ゲートと基板との間の容量
結合の関係は柱状半導体層外周の面積と浮遊ゲート外周
の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル
酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁
膜厚で決まる。この従来例では柱状半導体層の側壁を利
用して、柱状半導体層を取り囲んで形成された電荷蓄積
層及び制御ゲートを有し、小さい占有面積で電荷蓄積層
と制御ゲートの間の容量を十分大きく確保することを目
的としているが、柱状半導体層を最小加工寸法にて形成
した場合でかつ、トンネル酸化膜厚と層間絶縁膜厚を固
定とした場合、電荷蓄積層と制御ゲートの間の容量は単
純に浮遊ゲート外周の面積つまり浮遊ゲートの膜厚で決
まる。したがって、これ以上、メモリセルの占有面積を
増加させずに電荷蓄積層と制御ゲートの間の容量を増大
させることは困難である。言換えればメモリセルの占有
面積を増加させずに浮遊ゲートと島状半導体層との容量
に対する浮遊ゲートと制御ゲートとの容量の比を増大さ
せることは困難である。また、基板に対して垂直方向に
トランジスタを形成していく際、各段毎にトランジスタ
を形成していけば、各段毎の熱履歴の違いによるトンネ
ル膜質の違いや拡散層のプロファイルの違いによるセル
特性のばらつきが発生する。本発明は上記課題に鑑みな
されたものであり、電荷蓄積層及び制御ゲートを有する
半導体記憶装置のバックバイアス効果による影響を低減
させることにより集積度を向上させ、メモリセルの占有
面積を増加させずに電荷蓄積層と制御ゲートの間の容量
比をより一層増大させるとともに、製造プロセスに起因
する各メモリセルトランジスタの熱履歴の遍歴を最小限
に抑えることでメモリセルの特性のばらつきを抑える半
導体記憶装置及びその製造方法を提供することを目的と
する。
【００１７】
【課題を解決するための手段】本発明によれば、半導体
基板と、少なくとも１つの島状半導体層、該島状半導体
層の側壁の周囲の全部又は一部に形成された電荷蓄積層
及び制御ゲートから構成される少なくとも１つのメモリ
セルとを有する半導体記憶装置であって、前記メモリセ
ルの少なくとも１つが前記半導体基板から電気的に絶縁
され、かつ前記電荷蓄積層と島状半導体層との間の少な
くとも一部の領域で電荷を通過させ得る絶縁膜を有する
半導体記憶装置が提供される。また、本発明によれば、
半導体基板上に少なくとも１つの島状半導体層を形成す
る工程と、該島状半導体層上に、その表面の少なくとも
一部を覆う絶縁膜と、その表面を覆う第一導電膜とを形
成する工程と、前記島状半導体層の側壁上に位置する第
一導電膜の上に、高さ方向に分割された絶縁膜からなる
サイドウォールスペーサを形成する工程と、該サイドウ
ォールスペーサをマスクとして用いて第一導電膜を分割
する工程と、該分割された第一導電膜に対して自己整合
的に不純物を導入する工程と、該第一導電膜上に層間容
量膜及び第二導電膜を形成する工程とを含むことによ
り、前記島状半導体層と、該島状半導体層の側壁の１部
又はその周囲に形成された電荷蓄積層及び制御ゲート
と、前記電荷蓄積層と島状半導体層との間の少なくとも
一部の領域で電荷を通過させ得る絶縁膜とから構成され
る少なくとも１つのメモリセルを有する半導体記憶装置
を製造することからなる半導体記憶装置の製造方法が提
供される。
【００１８】
【発明の実施の形態】本発明の半導体記憶装置は、主と
して、半導体基板と、少なくとも１つの島状半導体層、
この島状半導体層の側壁の周囲に形成された少なくとも
１つの電荷蓄積層及び少なくとも１つの制御ゲート（第
三電極）とから構成される少なくとも１つのメモリセル
とを有し、さらに、島状半導体層におけるメモリセルの
少なくとも１つが前記半導体基板から電気的に絶縁さ
れ、かつ電荷蓄積層と島状半導体層との間の少なくとも
一部の領域に電荷を通過させ得る絶縁膜を備えてなる。
ここで、メモリセルの少なくとも１つが半導体基板から
電気的に絶縁されているとは、半導体基板と島状半導体
層との間が電気的に絶縁されているものでもよく、メモ
リセルが２個以上形成されている場合には、メモリセル
間が電気的に絶縁されることにより、この絶縁された個
所よりも上方に位置するメモリセルが半導体基板と電気
的に絶縁されているものでもよく、また、後述するよう
に、任意に、メモリセルの下部に選択ゲート（メモリゲ
ート）が形成されている場合には、選択ゲートによって
構成される選択トランジスタと半導体基板との間が電気
的に絶縁されているものでもよく、選択トランジスタと
メモリセルとの間が電気的に絶縁されることにより、こ
の絶縁された領域よりも上方に位置するメモリセルが半
導体基板と電気的に絶縁されているものでもよい。なか
でも、半導体基板と島状半導体層との間、あるいはメモ
リセルの下部に選択トランジスタが形成されている場合
であって、選択トランジスタと半導体基板との間が電気
的に絶縁されているものが好ましい。電気的な絶縁は、
例えば、半導体基板と異なる導電型の不純物拡散層を、
絶縁しようとする領域の全部にわたって形成することに
より行ってもよいし、絶縁しようとする領域の一部に不
純物拡散層を形成し、その接合部における空乏層を利用
して行ってもよいし、さらには、電気的に導電しない程
度に間隔をあけることにより、結果的に電気的に絶縁さ
れるようにしてもよい。また、半導体基板とセル又は選
択トランジスタは、例えばＳｉＯ2などの絶縁膜で電気
的に絶縁されていてもよい。また、電荷蓄積層と制御ゲ
ートとは、島状半導体層の側壁の全周囲にわたって形成
されていてもよいし、周囲の一部の領域を除く領域に形
成されていてもよい。さらに、１つの島状半導体層に
は、メモリセルが１個のみ形成されていてもよいし、２
個以上形成されていてもよい。メモリセルが３個以上形
成されている場合には、メモリセルの下部及び／又は上
部に選択ゲートが形成され、この選択ゲートと島状半導
体層とにより構成される選択トランジスタが形成されて
いることが好ましい。
【００１９】電荷蓄積層と島状半導体層との間に形成さ
れる絶縁膜は、例えば、通常、トンネル絶縁膜として機
能するものであり、少なくとも一部の領域で電荷を通過
させ得るように形成されていればよい。つまり、島状半
導体層のほぼ全面にわたってゲート絶縁膜として形成さ
れ、電荷蓄積層の直下の全領域又は一部の領域において
のみトンネル絶縁膜として配置されていればよい。この
絶縁膜は、シリコン酸化膜、シリコン窒化膜、これらの
積層膜（例えば、ＮＯ膜、ＮＯ膜、ＯＮＯ膜等）等によ
り形成することができる。なお、この絶縁膜は、電荷を
通過させ得る限り、均一な膜厚で形成されていてもよい
し、部分的に薄膜状に形成されていてもよい。例えば、
半導体装置に印加する電圧により適宜調整することがで
きるが、例えば、シリコン酸化膜換算で７ｎｍ〜１５ｎ
ｍ程度の膜厚が適当である。以下においては、選択トラ
ンジスタのゲート電極は、下方ゲート電極を第二電極、
上方ゲート電極を第五電極として示す。また、トンネル
絶縁膜は第三絶縁膜、サイドウォールスペーサは第四絶
縁膜、選択トランジスタを構成するゲート絶縁膜は第十
三絶縁膜として示す。また、上記半導体記憶装置は、島
状半導体層にメモリセルの電荷蓄積状態を読み出すため
の不純物拡散層がメモリセルのソース又はドレイン（第
一配線）として形成され、この不純物拡散層によって、
半導体基板と島状半導体層とが電気的に絶縁している。
さらに、複数の島状半導体層に形成された制御ゲートが
一方向に連続的に配置されて制御ゲート線（第三配線）
を構成する。また、島状半導体層には、別の不純物拡散
層がメモリセルのドレイン又はソースとして形成されて
おり、制御ゲート線と交差する方向の複数の不純物拡散
層が電気的に接続されてビット線（第四配線）を構成す
る。なお、制御ゲート線及びこれに直交するビット線
は、三次元的にいずれの方向に形成されていてもよい
が、以下においては、いずれも半導体基板に対して水平
方向に形成された構成について説明する。
【００２０】メモリセルアレイの平面図における実施の
形態 本発明の半導体記憶装置におけるメモリセルアレイの平
面図を図１〜図９に基づいて説明する。図１〜図９は、
電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメ
モリセルアレイを示す平面図である。なお、これらの図
においては、メモリセルを選択するためのゲート電極
（以下「選択ゲート」と記す）として第二の配線又は第
五の配線である選択ゲート線、第三の配線である制御ゲ
ート線、第四の配線であるビット線及び第一の配線であ
るソース線のレイアウトを含めて説明する。図１は、メ
モリセルを形成する円柱状の島状半導体層が、例えば二
種の平行線が直交する交点へそれぞれ配置するような配
列をなし、例えば、島状半導体層が、縦、横方向に、互
い違いにならずに整列しており、各々のメモリセルを選
択、制御するための第一の配線層、第二の配線層、第三
の配線層及び第四の配線層８４０は、それぞれ基板面に
対して平行に配置されている。第四の配線層８４０と交
差する方向であるＡ−Ａ’方向と第四の配線層８４０方
向であるＢ−Ｂ’方向とで、島状半導体層の配置間隔を
変えることにより、各々のメモリセルの制御ゲートであ
る第二の導電膜が一方向に、図１ではＡ−Ａ’方向に連
続して形成され、第三の配線層となる。同様に選択ゲー
ト・トランジスタのゲートである第二の導電膜が一方向
に連続して形成され、第二の配線層となる。島状半導体
層の基板側に配置されてなる第一の配線層と電気的に接
続するための端子を、例えば図１のＡ−Ａ’方向に接続
するメモリセルのＡ’側の端部に設け、第二の配線層及
び第三の配線層と電気的に接続するための端子を、例え
ば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端
部に設け、島状半導体層の基板とは反対側に配置されて
なる第四の配線層８４０とはメモリセルを形成する円柱
状の島状半導体層のそれぞれに電気的に接続しており、
例えば図１においては第二の配線層及び第三の配線層と
交差する方向に第四の配線層８４０が形成されている。
第一の配線層と電気的に接続するための端子は島状半導
体層で形成されており、第二の配線層及び第三の配線層
と電気的に接続するための端子は島状半導体層に被覆さ
れてなる第二の導電膜で形成されている。第一の配線
層、第二の配線層及び第三の配線層と電気的に接続する
ための端子は、それぞれ第一のコンタクト部９１０、第
二のコンタクト部９２１、９２４、第三のコンタクト部
９３２、９３３と接続している。図１では第一のコンタ
クト部９１０を介して第一の配線層８１０が半導体記憶
装置上面に引き出されている。なお、メモリセルを形成
する円柱状の島状半導体層の配列は図１のような配列で
なくてもよく、上述のような配線層の位置関係や電気的
な接続関係があれば、メモリセルを形成する円柱状の島
状半導体層の配列は限定されない。
【００２１】例えば、第一のコンタクト部９１０に接続
されてなる島状半導体層は、図１ではＡ−Ａ’方向に接
続するメモリセルのＡ’側の全ての端部に配置されてい
るが、Ａ側の端部の一部若しくは全てに配置してもよい
し、第四の配線層８４０と交差する方向であるＡ−Ａ’
方向に接続するメモリセルを形成している島状半導体層
のいずれかに配置してもよい。また、第二のコンタクト
部９２１、９２４、第三のコンタクト部９３２、９３３
に接続されてなる第二の導電膜で被覆される島状半導体
層は第一のコンタクト部９１０が配置されない側の端部
に配置してもよいし、第一のコンタクト部９１０が配置
される側の端部に連続して配置してもよいし、第四の配
線層８４０と交差する方向であるＡ−Ａ’方向に接続す
るメモリセルを形成している島状半導体層のいずれかに
配置してもよいし、第二のコンタクト部９２１、９２
４、第三のコンタクト部９３２などを分割して配置して
もよい。第一の配線層８１０や第四の配線層８４０は所
望の配線が得られれば幅や形状は問わない。
【００２２】また、島状半導体層の基板側に配置されて
なる第一の配線層が第二の導電膜で形成されてなる第二
の配線層及び第三の配線層と自己整合で形成される場
合、第一の配線層と電気的に接続するための端子となる
島状半導体層が第二の導電膜で形成されてなる第二の配
線層及び第三の配線層と電気的には絶縁されているが、
絶縁膜を介して接する状態であることが必要である。例
えば、図１では第一のコンタクト部９１０が接続してい
る島状半導体層側面の一部に絶縁膜を介して第一の導電
膜が形成されており、この第一の導電膜はメモリセルを
形成している島状半導体層との間に配置されており、第
一の導電膜の側面に絶縁膜を介して第二の導電膜が形成
されており、第二の導電膜が第四の配線層８４０と交差
する方向であるＡ−Ａ’方向に、連続して形成されてな
る第二の配線層及び第三の配線層と接続されている。こ
のとき島状半導体層側面に形成される第一及び第二の導
電膜の形状は問わない。また、第一の配線層と電気的に
接続するための端子となる島状半導体層とメモリセルが
形成されている島状半導体層にある第一の導電膜との距
離を、例えば第二の導電膜の膜厚の２倍以下とすること
により第一の配線層と電気的に接続するための端子とな
る島状半導体層の側面の第一の導電膜を全て取り除いて
しまってもよい。また、図１においては第二及び第三の
コンタクト部は、島状半導体層頂上部を覆うように形成
した第二の導電膜５２１〜５２４の上に形成している
が、各々接続できるのならば、第二及び第三の配線層の
形状は問わない。なお、図１では選択ゲート・トランジ
スタは複雑になるため省略している。また、図１では製
造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−
Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断
面、Ｆ−Ｆ’断面を併記している。
【００２３】図２は、メモリセルを形成する円柱状の島
状半導体層が、例えば二種の平行線が直交せずに交差し
た点へそれぞれ配置するような配列をなし、各々のメモ
リセルを選択、制御するための第一の配線層及び第二の
配線層及び第三の配線層及び第四の配線層は基板面に対
し平行に配置されている。第四の配線層８４０と交差す
る方向であるＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状
半導体層の配置間隔を変えることにより、各々のメモリ
セルの制御ゲートである第二の導電膜が一方向に、図２
ではＡ−Ａ’方向に、連続して形成され第三の配線層と
なる。同様に選択ゲート・トランジスタのゲートである
第二の導電膜が一方向に連続して形成され第二の配線層
となる。さらに、島状半導体層の基板側に配置されてな
る第一の配線層と電気的に接続するための端子を、例え
ば図２のＡ−Ａ’方向に接続するメモリセルのＡ’側の
端部に設け、第二の配線層及び第三の配線層と電気的に
接続するための端子を、例えば図２のＡ−Ａ’方向に接
続するメモリセルのＡ側の端部に設け、島状半導体層の
基板とは反対側に配置されてなる第四の配線層８４０と
はメモリセルを形成する円柱状の島状半導体層のそれぞ
れに電気的に接続しており、例えば図２においては第二
の配線層及び第三の配線層と交差する方向に第四の配線
層８４０が形成されている。第一の配線層と電気的に接
続するための端子は島状半導体層で形成されており、第
二の配線層及び第三の配線層と電気的に接続するための
端子は島状半導体層に被覆されてなる第二の導電膜で形
成されている。第一の配線層、第二の配線層及び第三の
配線層と電気的に接続するための端子はそれぞれ第一の
コンタクト部９１０、第二のコンタクト部９２１、９２
４、第三のコンタクト部９３２、９３３と接続してい
る。図２では第一のコンタクト部９１０を介して第一の
配線層８１０が半導体記憶装置上面に引き出されてい
る。
【００２４】なお、メモリセルを形成する円柱状の島状
半導体層の配列は図２のような配列でなくてもよく、上
述のような配線層の位置関係や電気的な接続関係があれ
ばメモリセルを形成する円柱状の島状半導体層の配列は
限定しない。また、第一のコンタクト部９１０に接続さ
れてなる島状半導体層は、図２ではＡ−Ａ’方向に接続
するメモリセルのＡ’側の全ての端部に配置されている
が、Ａ側の端部の一部又は全てに配置してもよいし、第
四の配線層８４０と交差する方向であるＡ−Ａ’方向に
接続するメモリセルを形成している島状半導体層のいず
れかに配置してもよい。第二のコンタクト部９２１や９
２４、第三のコンタクト部９３２、９３３に接続されて
なる第二の導電膜で被覆される島状半導体層は第一のコ
ンタクト部９１０が配置されてない側の端部に配置して
もよいし、第一のコンタクト部９１０が配置される側の
端部に連続して配置してもよいし、第四の配線層８４０
と交差する方向であるＡ−Ａ’方向に接続するメモリセ
ルを形成している島状半導体層のいずれかに配置しても
よいし、第二のコンタクト部９２１や９２４、第三のコ
ンタクト部９３２などを分割して配置してもよい。第一
の配線層８１０や第四の配線層８４０は所望の配線が得
られれば幅や形状は問わない。
【００２５】島状半導体層の基板側に配置されてなる第
一の配線層が第二の導電膜で形成されてなる第二の配線
層及び第三の配線層と自己整合で形成される場合、第一
の配線層と電気的に接続するための端子となる島状半導
体層が第二の導電膜で形成されてなる第二の配線層及び
第三の配線層と電気的には絶縁されているが、絶縁膜を
介して接する状態であることを要する。例えば図２では
第一のコンタクト部９１０が接続している島状半導体層
側面の一部に絶縁膜を介して第一の導電膜が形成されて
おり、この第一の導電膜はメモリセルを形成している島
状半導体層との間に配置されており、第一の導電膜の側
面に絶縁膜を介して第二の導電膜が形成されており、こ
の第二の導電膜は第四の配線層８４０と交差する方向で
あるＡ−Ａ’方向に、連続して形成されてなる第二の配
線層及び第三の配線層と接続されている。このとき島状
半導体層側面に形成される第一及び第二の導電膜の形状
は問わない。第一の配線層と電気的に接続するための端
子となる島状半導体層とメモリセルが形成されている島
状半導体層にある第一の導電膜との距離を、例えば第二
の導電膜の膜厚の２倍以下とすることにより、第一の配
線層と電気的に接続するための端子となる島状半導体層
の側面の第一の導電膜を全て取り除いてしまってもよ
い。また、図２においては第二及び第三のコンタクト部
は、島状半導体層頂上部を覆うように形成した第二の導
電膜２５２１〜２５２４の上に形成しているが、各々接
続できるのならば第二及び第三の配線層の形状は問わな
い。なお、図２では選択ゲート・トランジスタは複雑に
なるため省略している。また、図２では製造工程例に用
いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記
している。
【００２６】図３及び図４は、図１及び図２に対し、メ
モリセルを形成する島状半導体層の断面形状が四角形で
あり、図３と図４とで配置している向きがそれぞれ異な
っている場合の例をそれぞれ示している。この島状半導
体層の断面形状は円形や四角形に限らない。例えば楕円
形や六角形あるいは八角形などでもよい。ただし、島状
半導体層の大きさが加工限界近くである場合には、設計
時に四角形や六角形や八角形など角をもつものであって
も、フォト工程やエッチング工程などにより角が丸みを
帯び、島状半導体層の断面形状は円形や楕円形に近づ
く。なお、図３及び図４では選択ゲート・トランジスタ
は複雑になるため省略している。図５は、図１に対し、
メモリセルを形成する島状半導体層に直列に形成するメ
モリセルの数を２つとし、選択ゲート・トランジスタを
形成しない場合の一例を示している。また、図５では製
造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−
Ｂ’断面を併記している。図６及び図７は、図１に対
し、メモリセルを形成する島状半導体層の断面形状が楕
円であり、楕円の長軸の向きが、それぞれＢ−Ｂ’方向
及びＡ−Ａ’方向である場合を示している。この楕円の
長軸の向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、
どの方向に向いていてもよい。なお、図６及び図７では
選択ゲート・トランジスタは複雑になるため省略してい
る。図８は図１に対し、島状半導体層１１０の側面に形
成する第三の絶縁膜であるシリコン酸化膜４２０の半導
体基板と平行な方向の膜厚を均一の厚さとせず、第三の
絶縁膜であるシリコン酸化膜４２０の膜厚をＡ−Ａ’側
の部分のみ厚くした場合の一例を示している。この場
合、第三の絶縁膜であるシリコン酸化膜４２０のＢ−
Ｂ’側の薄い部分のみをトンネル酸化膜として有効にす
ることで浮遊ゲートと島状半導体層との容量に対する浮
遊ゲートと制御ゲートとの容量の比が向上する。なお、
図８では選択ゲート・トランジスタは複雑になるため省
略している。図９は、 図１に対し、島状半導体層１１
０の側面に形成する第三の絶縁膜であるシリコン酸化膜
４２０の半導体基板と平行な方向の膜厚を均一の厚さと
せず、第三の絶縁膜であるシリコン酸化膜４２０の膜厚
をＢ−Ｂ’側の部分のみ厚くした場合の一例を示してい
る。この場合、第三の絶縁膜であるシリコン酸化膜４２
０のＡ−Ａ’側の薄い部分のみをトンネル酸化膜として
有効にすることで浮遊ゲートと島状半導体層との容量に
対する浮遊ゲートと制御ゲートとの容量の比が向上す
る。なお、図９では選択ゲート・トランジスタは複雑に
なるため省略している。上記図１〜図９の配置及び構造
は種々組み合わせて用いてもよい。
【００２７】メモリセルアレイの断面図における実施の
形態 図１０〜図３７は、電荷蓄積層として浮遊ゲートを有す
る半導体記憶装置であるＥＥＰＲＯＭのメモリセルアレ
イの断面図である。これらのうち、偶数の図面は図１の
Ａ−Ａ’断面図、奇数の図面はＢ−Ｂ’断面図を示す。
これらの半導体記憶装置は、ｐ型シリコン基板１００上
に複数の柱状の島状半導体層１１０がマトリクス配列さ
れ、これら各島状半導体層１１０の上部と下部に選択ゲ
ートとなる第二の電極又は第五の電極を有するトランジ
スタを配置し、選択ゲート・トランジスタに挟まれてメ
モリ・トランジスタを複数個、例えば２個配置し、各々
トランジスタを島状半導体層に沿って直列に接続した構
造となっている。すなわち、島状半導体層間の溝底部に
所定厚みの第八の絶縁膜であるシリコン酸化膜４６０が
配置され、島状半導体層１１０の周囲を取り囲むよう
に、島状半導体層側壁にゲート絶縁膜を介して選択ゲー
ト５００が配置され選択ゲート・トランジスタを構成
し、この選択ゲート・トランジスタ上方に島状半導体層
１１０の周囲を取り囲むように、島状半導体層側壁にト
ンネル酸化膜としての第三の絶縁膜であるシリコン酸化
膜４２０を介して浮遊ゲート５１０が配置され、さらに
その外側に複層膜からなる層間絶縁膜６１０を介して制
御ゲート５２０が配置されてメモリ・トランジスタとし
た構造となっている。また、このメモリ・トランジスタ
を同様に複数個配置した上方に、上記と同様に選択ゲー
トとなる第五の電極５００を有する選択トランジスタを
配置する。選択ゲート５００及び制御ゲート５２０は、
図１及び図１１に示すように、一方向の複数のトランジ
スタについて連続的に配設されて、第二の配線又は第五
の配線である選択ゲート線及び第三の配線である制御ゲ
ート線となっている。半導体基板面には、メモリセルの
活性領域が半導体基板に対してフローテイング状態とな
るようにメモリセルのソース拡散層７１０として配置さ
れ、さらに、各々のメモリセルの活性領域がフローテイ
ング状態となるように拡散層７２０が配置され、各島状
半導体層１１０の上面には各メモリセル毎のドレイン拡
散層７２５が配置されている。このように配置されたメ
モリセルの間にはドレイン拡散層７２５の上部が露出さ
れるよう第八の絶縁膜である酸化膜４６０が配置され、
制御ゲート線と交差する方向のメモリセルのドレイン拡
散層７２５を共通接続するビット線となるＡｌ配線８４
０が配設されている。
【００２８】なお、拡散層７２０の不純物濃度分布は均
一であるよりも、例えば、不純物を島状半導体層１１０
に導入し、熱拡散処理を行うことにより、島状半導体層
１１０の表面から内側へ進む方向につれて徐々に濃度が
薄くなるような分布をもつことが好ましい。これにより
拡散層７２０と島状半導体層１１０との接合耐圧が向上
し、かつ寄生容量も減少する。同様に、ソース拡散層７
１０の不純物濃度分布についても半導体基板１００の表
面から半導体基板内部へ進む方向につれて徐々に濃度が
薄くなるような分布をもつことが好ましい。これにより
ソース拡散層７１０と半導体基板１００との接合耐圧が
向上し、かつ第一の配線層における寄生容量も減少す
る。図１０及び図１１は、選択ゲート・トランジスタの
ゲート絶縁膜厚が、メモリ・トランジスタのゲート絶縁
膜厚と等しい場合の例を示す。図１２及び図１３は、図
１０及び図１１に対し、層間絶縁膜６１０を単層膜で形
成した場合の例を示す。図１４及び図１５は、図１０及
び図１１に対し、メモリセルにおいて制御ゲート５２０
の膜厚が浮遊ゲート５１０の膜厚より厚く、第三の配線
層の低抵抗化が容易に行える場合の例を示す。図１６及
び図１７は、図１０及び図１１に対し、第三の絶縁膜で
あるシリコン酸化膜４２０の表面が島状半導体層１１０
の周囲よりも外側へ位置する場合の例を示す。図１８及
び図１９は、図１０及び図１１に対し、選択ゲート・ト
ランジスタのゲートを一回の導電膜の堆積で形成せず、
複数回、例えば２回の導電膜の堆積により形成する場合
の例を示す。
【００２９】図２０及び図２１は、図１０及び図１１に
対し、メモリセルの制御ゲート５２０と浮遊ゲート５１
０の材料が異なる場合の例を示す。図２２及び図２３
は、図１０及び図１１に対し、メモリセルの制御ゲート
５２０の外周の大きさと選択ゲート・トランジスタのゲ
ート５００の外周の大きさが異なる場合の例を示す。図
２４及び図２５は、選択ゲート・トランジスタのゲート
絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より
大きい場合の例を示す。図２６及び図２７は、図２４及
び図２５に対し、第三の絶縁膜であるシリコン酸化膜４
２０及び第十三の絶縁膜であるシリコン酸化膜４８０の
表面が島状半導体層１１０の周囲よりも外側へ位置する
場合の例を示す。図２８及び図２９は、各トランジスタ
の間に拡散層７２０が配置されない場合の例を示す。図
３０及び図３１は、拡散層７２０が配置されず、さらにメ
モリ・トランジスタ及び選択ゲート・トランジスタのゲ
ート電極である５００、５１０、５２０の間に配置する
第三の電極である多結晶シリコン膜５３０を形成した場
合の例を示す。図３２及び図３３は、図３０及び図３１
に対し、第三の電極である多結晶シリコン膜５３０の底
部や上端の位置がそれぞれ選択ゲート・トランジスタの
ゲート５００の上端の位置と異なる場合の例を示す。な
お、図１では、第三の電極である多結晶シリコン膜５３
０は複雑になるため省略している。図３４及び図３５
は、半導体基板１００と島状半導体層１１０とが接続さ
れるようにソース拡散層７１０を配置し、かつ隣り合う
トランジスタの活性領域が接続されるように拡散層７２
０を配置した場合において、読み出し又は消去時に与え
られるソース拡散層７１０の電位と半導体基板１００に
与えられる電位の電位差によりソース拡散層７１０と半
導体基板又は島状半導体層１１０とからなるＰＮ接合の
半導体基板１００又は島状半導体層１１０側に形成され
る空乏層により島状半導体層１１０と半導体基板１００
とが電気的にフローテイング状態になり、かつ拡散層７
２０の電位と島状半導体層１１０に与えられる電位の電
位差により拡散層７２０と島状半導体層１１０とからな
るＰＮ接合の島状半導体層１１０側に形成される空乏層
により隣り合うトランジスタの活性領域が電気的に絶縁
される場合の例を示す。図３６及び図３７は、島状半導
体層１１０はソース拡散層７１０によりフローテイング
状態となっているが、各々のメモリセルの活性領域は拡
散層７２０により電気的に絶縁されていない場合の例を
示す。
【００３０】メモリセルアレイの動作原理における実施
の形態 このようにして構成された電荷蓄積層として浮遊ゲート
を有するメモリセルは、電荷蓄積層に蓄積される電荷の
状態によってメモリ機能を有する。まず、ゲート電極と
して第２の電極を備えるトランジスタとゲート電極とし
て第５の電極を備えるトランジスタを選択ゲート・トラ
ンジスタとして有し、これらの選択ゲート・トランジス
タの間に電荷蓄積層を有し、制御ゲート電極として第３
の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは
正の整数)直列に接続した島状半導体層を有し、これらの
島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の
整数)備え、かつこのメモリセルアレイにおいて、半導体
基板に平行に配置される複数本、例えばＭ本の第４の配
線がこれら島状半導体層の各々の一方の端部に接続し、
他方の端部には第１の配線が接続しており、また半導体
基板に平行で、かつ第４の配線と交差する方向に配置さ
れる複数個、例えばＮ×Ｌ個の第３の配線がメモリセル
の第３の電極と接続している場合において、第１の配線
を第３の配線と平行に配置したときの読出し方法、書込
み方法及び消去方法の一例についてそれぞれ述べる。図
３８は、上記メモリセルアレイ構造の等価回路を示す。
なおメモリセルの書込みの定義を、例えばメモリセルの
閾値を０．５Ｖ以上、消去の定義を、例えばメモリセル
の閾値を−０．５Ｖ以下とした場合について述べる。読
出し方法の一例として、図３９に読出しにおける各電極
に与える電位のタイミングの一例を示す。最初に、第１
の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線
(3-1-1〜3-N-L)、第４の配線（4-1〜4-M）、第５の配線
（5-1〜5-N）それぞれに例えば０Ｖを与えた状態から、
第４の配線（4-i）に、例えば３Ｖを与え、その後、第
２の配線（2-j）に、例えば３Ｖを与え、第５の配線（5-
j）に、例えば３Ｖを与え、その後、第３の配線（3-j-
h）以外の第３の配線（≠3-j-h）に、例えば３Ｖを与え
ることで、第４の配線（4-i）を流れる電流又は第１の配
線（1-j）に流れる電流により“0”、“1”を判定す
る。
【００３１】その後、第３の配線（3-j-h）以外の第３
の配線（≠3-j-h）を、例えば０Ｖに戻し、第２の配線
（≠2-j）及び第５の配線（≠5-j）を、例えば０Ｖに戻
し、第４の配線（4-i）を、例えば０Ｖに戻す。この
際、それぞれの配線に電位を与えるタイミングは前後し
ても同時でもよい。また、上述においては第３の配線
（3-j-h）をゲート電極とするメモリセルを選択セルと
した場合の読出し方法について述べたが、第３の配線
（3-j-h）以外の第３の配線の１つをゲート電極とする
メモリセルを選択セルとした場合の読出し方法について
も同様に行う。また、第３の配線（3-j-L）から第３の配
線（3-j-1）まで連続して読み出してもよいし、順番は逆
でもよいし、ランダムでもよい。さらに第３の配線（3-
j-h）に接続している複数又は全てのメモリセルの読出
しを同時に行ってもよい。以上、複数（例えばL個）の
直列に並んだメモリセルと、直列に並んだメモリセルを
間にはさむように形成した選択ゲート・トランジスタを
もつ島状半導体層をM×N個に配列し、第１の配線と第３
の配線が平行に配置している場合の読出し動作原理の一
例を述べたが、このように複数のメモリセル部の上部と
下部に選択ゲートを配置することで、メモリセルトラン
ジスタが過剰消去の状態、すなわちしきい値が負の状態
である場合に、非選択セルが、例えば読出しゲート電圧
０Ｖでセル電流の流れる現象の防止を行う。つづいて、
書込み方法の一例として、図４０に書込みにおける各電
極に与える電位のタイミングの一例を示す。
【００３２】最初に第１の配線(1-1〜1-N)、第２の配線
(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4
-1〜4-M)、第５の配線(5-1〜5-N))それぞれに、例えば
０Ｖを与えた状態から、第４の配線(4-i)以外である第
４の配線(≠4-i)に、例えば３Ｖを与え、その後、第５
の配線(5-j)に、例えば１Ｖを与え、その後、第３の配
線(3-j-h)以外である第３の配線(≠3-j-h)に、例えば３
Ｖを与え、その後、第３の配線(3-j-h)に、例えば２０Ｖ
を与え、この状態を所望の時間保持することにより選択
セルのチャネル部と制御ゲート間のみに高電位が印加さ
れる状態をつくり、Ｆ−Ｎトンネリング現象により、チ
ャネル部より電荷蓄積層へ電子を注入する。なお第４の
配線(4-i)を除く第４の配線(≠4-i)に、例えば３Ｖを与
えることにより選択セルを含まない島状半導体層内の第
５の電極を備える選択ゲート・トランジスタはカットオ
フし、書込みは行われない。その後、例えば第３の配線
(3-j-h)を、例えば０Ｖに戻してから、第２の配線(2-j)
及び第５の配線(5-j) を、例えば０Ｖに戻し、その後、
第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を、
例えば０Ｖに戻し、その後、第４の配線 (4-i)を、例
えば０Ｖに戻す。この際、それぞれの配線に電位を与え
るタイミングは前後しても同時でもよい。与える電位は
所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積す
るための条件を満たすならば、いかなる電位の組み合わ
せでもよい。また、上述においては第３の配線(3-j-h)
をゲート電極とするメモリセルを選択セルとした場合の
書込み方法について述べてきたが、第３の配線(3-j-h)
以外の第３の配線の１つをゲート電極とするメモリセル
を選択セルとした場合の書込み方法についても同様に行
う。第３の配線(3-j-L)から第３の配線(3-j-1)まで連続
して書き込みしてもよいし、順番は逆でもよいし、順番
はランダムでもよい。さらに第３の配線(3-j-h)に接続
している複数又は全てのメモリセルの書込みを同時に行
ってもよい。
【００３３】選択セルを含まない島状半導体層内の第５
の電極を備える選択ゲート・トランジスタをカットオフ
させずに書込みを行う場合として、図４１に各電極に与
える電位のタイミングの一例を示す。最初に第１の配線
(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1
〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-
N)それぞれに、例えば０Ｖを与えた状態から、第４の配
線(4-i)以外である第４の配線(≠4-i)に、例えば７Ｖを
与え、その後、第５の配線(5-j)に、例えば２０Ｖを与
え、その後、第３の配線(3-j-h)以外である第３の配線
(≠3-j-h)に、例えば３Ｖを与え、その後、第３の配線(3
-j-h)に、例えば２０Ｖを与え、この状態を所望の時間
保持することにより選択セルのチャネル部と制御ゲート
間に２０Ｖ程度の電位差を発生させ、Ｆ−Ｎトンネリン
グ現象により、チャネル部より電荷蓄積層へ電子を注入
し、書込みを行う。なお第３の配線(3-j-h)に接続する
非選択セルのチャネル部と制御ゲート間には１３Ｖ程度
の電位差が発生するが、選択セルの書込み時間内にこの
セルの閾値を変動させるほどの十分な電子の注入は行わ
れなれず、よってこのセルの書込みは実現しない。その
後、例えば第３の配線(3-j-h)を、例えば０Ｖに戻して
から、第５の配線(5-j) を、例えば０Ｖに戻し、その
後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)
を、例えば０Ｖに戻し、その後、第４の配線(≠4-i)
を、例えば０Ｖに戻す。
【００３４】この際、それぞれの配線に電位を与えるタ
イミングは前後しても同時でもよい。また与える電位は
所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積す
るための条件を満たすならばいかなる電位の組み合わせ
でもよい。また、上述においては第３の配線(3-j-h)を
ゲート電極とするメモリセルを選択セルとした場合の書
込み方法について述べてきたが、第３の配線(3-j-h)以
外の第３の配線の１つをゲート電極とするメモリセルを
選択セルとした場合の書込み方法についても同様に行
う。第３の配線(3-j-L)から第３の配線(3-j-1)まで連続
して書き込みしてもよいし、順番は逆でもよいし、順番
はランダムでもよい。さらに第３の配線(3-j-h)に接続
している複数又は全てのメモリセルの書込みを同時に行
ってもよい。消去方法の一例として、図４２に消去にお
ける各電極に与える電位のタイミングの一例を示す。消
去単位は図４３に示す選択範囲のように1ブロックある
いはチップ一括で行う。最初に第１の配線(1-1〜1-N)、
第２の配線(2-j)、第３の配線(3-1-1〜3-N-L)、第４の
配線(4-1〜4-M)、第５の配線(5-j)それぞれに、例えば
０Ｖを与えた状態から、第４の配線(4-1〜4-M)に、例え
ば２０Ｖを与え、第１の配線(1-ｊ)に、例えば２０Ｖを
与え、その後、第２の配線(2-j)に、例えば２０Ｖを与
え、第５の配線(5-j)に、例えば２０Ｖを与え、この状態
を所望の時間保持することにより選択セルの電荷蓄積層
内の電子をＦ−Ｎトンネリング現象により引き抜き消去
を行う。
【００３５】その後、第２の配線(2-j)及び第５の配線
(5-j) を、例えば０Ｖに戻し、その後、第４の配線(4-1
〜4-M) を、例えば０Ｖに戻し、第１の配線(1-ｊ) を、
例えば０Ｖに戻す。この際、それぞれの配線に電位を与
えるタイミングは前後しても同時でもよい。また与える
電位は所望のセルの閾値を下げるための条件を満たすな
らばいかなる電位の組み合わせでもよい。上述において
は第３の配線(3-j-1〜3-j-L)をゲート電極とするメモリ
セルを選択セルとした場合の消去方法について述べてき
たが、第３の配線(3-j-1〜3-j-L)以外の第３の配線の１
つをゲート電極とするメモリセルを選択セルとした場合
の消去方法についても同様に行う。第３の配線(3-j-1〜
3-j-L)に接続している全てのメモリセルの消去を同時に
行ってもよいし、第３の配線(3-1-1〜3-N-L)に接続して
いる複数若しくは全てのメモリセルの消去を同時に行っ
てもよい。つづいて、本発明の半導体記憶装置のアレイ
構造の一例として、電荷蓄積層を有し制御ゲート電極と
して第３の電極を備えるメモリセルを２個直列に接続し
た島状半導体層を有し、これらの島状半導体層を複数
個、例えばM×N個(Ｍ、Ｎは正の整数)、備える場合で、
かつ、これらのメモリセルアレイにおいて、半導体基板
に平行に配置される複数、例えばM本の第４の配線がこ
れらの島状半導体層の各々の一方の端部に接続し、他方
の端部には第１の配線が接続しており、また半導体基板
に平行で、かつ第４の配線と交差する方向に配置される
複数個、例えばN×２個の第３の配線はメモリセルの第
３の電極と接続している場合において、第１の配線を第
３の配線と平行に配置したときの読出し方法、書込み方
法及び消去方法の一例についてそれぞれ述べる。
【００３６】図４４に上記メモリセルアレイ構造の等価
回路を示す。なお、メモリセルの書込みの定義を、例え
ばメモリセルの閾値を４Ｖ以上、消去の定義を、例えば
メモリセルの閾値を０．５Ｖ以上、３Ｖ以下とした場合
について述べる。まず、読出し方法の一例として、図４
５に読出しにおける各電極に与える電位のタイミングの
一例を示す。最初に第１の配線（1-1〜1-N）、第３配線
(3-ｊ-1、3-ｊ-2)、第３配線(≠3-ｊ-1、≠3-ｊ-2)、第
４の配線（4-1〜4-M）それぞれに、例えば０Ｖを与えた
状態から、第４の配線（4-i）に、例えば１Ｖを与え、
その後、第３の配線（3-j‐2）に、例えば５Ｖを与える
ことにより、第４の配線（4-i）を流れる電流又は第１の
配線（1-j） (jは1≦j≦Nの正の整数)に流れる電流によ
り“0”、“1”を判定する。その後、第３の配線（3-j
‐2）を、例えば０Ｖに戻し、その後、第４の配線（4-
i）を、例えば０Ｖに戻す。この際、それぞれの配線に
電位を与えるタイミングは前後しても同時でもよい。ま
た、上述においては第３の配線（3-j-1）をゲート電極
とするメモリセルを選択セルとした場合の読出し方法に
ついて述べてきたが、第３の配線（3-j-1）以外の第３
の配線の１つをゲート電極とするメモリセルを選択セル
とした場合の読出し方法についても同様に行う。第３の
配線（3-j-2）から第３の配線（3-j-1）まで連続して読
み出してもよいし、順番は逆でもよいし、ランダムでも
よい。さらに第３の配線（3-j-1）に接続している複数
又は全てのメモリセルの読出しを同時に行ってもよい。
つづいて、書込み方法の一例として、図４６に書込みに
おける各電極に与える電位のタイミングの一例を示す。
【００３７】最初に第１の配線(1-1〜1-N)、第３の配線
(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)、それぞれに例
えば０Ｖを与えた状態から、第４の配線(4-i)以外であ
る第４の配線(≠4-i)を開放状態にし、その後第４の配
線(4-i)に、例えば６Ｖを与え、その後第３の配線(3-j-
2)に、例えば６Ｖを与え、その後第３の配線(3-j-1)に例
えば１２Ｖを与え、この状態を所望の時間保持すること
により選択セルの高電位側拡散層近傍にチャネルホット
エレクトロンを発生させ、かつ、第３の配線(3-j-1)に
印加される高電位により選択セルの電荷蓄積層へ発生し
た電子を注入させて書込みを行う。その後、例えば第３
の配線(3-j-1)を、例えば０Ｖに戻してから第３の配線
(3-j-2)を、例えば０Ｖに戻し、その後第４の配線(4-i)
を、例えば０Ｖに戻し、その後第４の配線(≠4-i)を、
例えば０Ｖに戻す。この際、それぞれの配線に電位を与
えるタイミングは前後しても同時でもよい。与える電位
は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積
するための条件を満たすならばいかなる電位の組み合わ
せでもよい。上述においては第３の配線(3-j-1)をゲー
ト電極とするメモリセルを選択セルとした場合の書込み
方法について述べてきたが、第３の配線(3-j-1)以外の
第３の配線の１つをゲート電極とするメモリセルを選択
セルとした場合の書込み方法についても同様に行う。第
３の配線(3-j-2)、第３の配線(3-j-1)の順序で書き込み
してもよいし、順番は逆でもよい。さらに第３の配線(3-
j-1)に接続している複数又は全てのメモリセルの書込み
を同時に行ってもよい。消去方法の一例として、図４７
に消去における各電極に与える電位のタイミングの一例
を示す。消去単位はブロック単位、1ワードラインある
いはブロック内の上段のみあるいは下段のみで行う。
【００３８】最初に第１の配線(1-1〜1-N)、第３の配線
(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)、それぞれに例
えば０Ｖを与えた状態から、第４の配線(4-1〜4-M)を開
放状態にし、その後第１の配線(1-j)に、例えば５Ｖを
与え、その後、第３の配線(3-j-2)に、例えば５Ｖを与
え、その後、第３の配線(3-j-1)に、例えば−１０Ｖを
与え、この状態を所望の時間保持することにより選択セ
ルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象によ
り引き抜き消去を行う。その後、第３の配線(3-j-1)
を、例えば０Ｖに戻してから第３の配線(3-j-2)を、例
えば０Ｖに戻し、その後、第１の配線(1-j)を、例えば
０Ｖに戻し、その後、第４の配線(4-1〜4-M)を０Ｖに戻
す。この際、それぞれの配線に電位を与えるタイミング
は前後しても同時でもよい。与える電位は所望のセルの
閾値を下げるための条件を満たすならばいかなる電位の
組み合わせでもよい。上述においては第３の配線(3-j-
1)をゲート電極とするメモリセルを選択セルとした場合
の消去方法について述べたが、第３の配線(3-j-1)以外
の第３の配線の１つをゲート電極とするメモリセルを選
択セルとした場合の消去方法についても同様に行う。ま
た、第３の配線(3-j-1〜3-j-2)に接続している複数又は
全てのメモリセルの消去を同時に行ってもよいし、第３
の配線(3-1-1〜3-N-2)に接続している複数又は全てのメ
モリセルの消去を同時に行ってもよい。以上、読出し、
書込み及び消去について、Ｐ型半導体で形成される複数
の直列に並んだメモリセルと、直列に並んだメモリセル
を間にはさむように形成した選択トランジスタをもつ島
状半導体層、あるいはＰ型半導体で形成される２つの直
列に並んだメモリセルをもつ島状半導体層を、M×N (
M,Nは正の整数)個に配列し第1の配線と第３の配線が平
行に配置している場合の動作原理の一例をそれぞれ述べ
たが、例えばＮ型半導体で形成される島状半導体層の場
合のように全ての電極の極性が入れ替わってもよい。こ
のとき電位の大小関係は上述したものに対して反対にな
る。また上述の読出し、書込み及び消去の各動作例は第
１の配線を第３の配線と平行に配置した場合について述
べたが、第１の配線を第４の配線と平行に配置した場
合、及び第１の配線をアレイ全体で共通にした場合にお
いても、同様にそれぞれに対応する電位を与えることに
より動作させることが可能である。第１の配線を第４の
配線と平行に配置した場合はブロック単位でもビットラ
イン単位でも消去が可能となる。
【００３９】図４８及び図４９は、図３０及び図３１、
図３２及び図３３で示される一実施例で、各トランジス
タ間に拡散層７２０が配置されず、さらにメモリ・トラ
ンジスタ及び選択ゲート・トランジスタのゲート電極で
ある５００、５１０、５２０の間に配置する第三の導電
膜である多結晶シリコン膜５３０を形成した場合のメモ
リセルアレイの一部分を示す等価回路図である。図４８
は、一つの島状半導体層１１０に配置される構造とし
て、各メモリ・トランジスタ及び選択ゲート・トランジ
スタのゲート電極の間に配置する第三の導電膜である多
結晶シリコン膜５３０が形成される場合のメモリセルア
レイの等価回路図を示す。図４９は、島状半導体層１１
０が複数配置される場合の等価回路を示す。以下、図４
８の等価回路について説明する。
【００４０】ゲート電極として第３２の電極３２を備え
るトランジスタとゲート電極として第３５の電極３５を
備えるトランジスタを選択ゲート・トランジスタとして
有し、この選択ゲート・トランジスタの間に電荷蓄積層
を有し、制御ゲート電極として第３３の電極（33-h）(h
は1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセ
ルを複数個、例えばL個直列に配置し、かつ、各トラン
ジスタの間にゲート電極として第３６の電極を備えるト
ランジスタを配置した島状半導体層１１０において、第
３４の電極３４がこれらの島状半導体層１１０の各々の
一方の端部に接続し、他方の端部には第３１の電極３１
が接続し、かつ複数の３６の電極が全て一つに接続し、
第３６の電極３６として島状半導体層１１０に備えられ
る。次に、図４９の等価回路について説明する。以下、
複数の島状半導体層１１０が配置されるメモリセルアレ
イにおいて、図４８で示される各島状半導体層１１０に
配置される各回路素子の電極と各配線の接続関係を示
す。これらの島状半導体層１１０を複数個、例えばM×N
個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦
j≦Nの正の整数)備え、かつ、これらのメモリセルアレイ
において、半導体基板に平行に配置される複数本、例え
ばＭ本の第３４の配線が各々の島状半導体層１１０に備
える上述の第３４の電極３４とそれぞれ接続する。ま
た、半導体基板に平行で、かつ第３４の配線３４と交差
する方向に配置される複数本、例えばＮ×Ｌ本の第３３
の配線は各々のメモリセルの上述の第３３の電極(33-h)
と接続する。また、第３４の配線と交差する方向に配置
される複数本、例えばＮ本の第３１の配線が各々の島状
半導体層１１０に備える上述の第３１の電極３１と接続
し、かつ、第３１の配線を第３３の配線と平行に配置す
る。また、半導体基板に平行で、かつ第３４の配線３４
と交差する方向に配置される複数本、例えばＮ本の第３
２の配線は各々のメモリセルの上述の第３２の電極３２
と接続し、同様に半導体基板に平行で、かつ第３４の配
線３４と交差する方向に配置される複数本、例えばＮ本
の第３５の配線は各々のメモリセルの上述の第３５の電
極３５と接続する。また各々の島状半導体層１１０に備
える上述の第３６の電極３６は第３６の配線によって全
て一つに接続する。
【００４１】なお、各々の島状半導体層１１０に備える
上述の第３６の電極３６は第３６の配線によって全て一
つに接続しなくてもよく、第３６の配線によってメモリ
セルアレイを２つ以上に分割して接続してもよい。つま
り各々の第３６の電極を、例えばブロック毎に接続する
ような構造をとってもよい。選択ゲートトランジスタと
選択ゲートトランジスタに隣接するメモリセル及び隣接
するメモリセル同士が不純物拡散層を介して繋がってお
らず、代わりに選択トランジスタとメモリセル及びメモ
リセル同士の間隔が３０ｎｍ以下と選択トランジスタと
メモリセル及びメモリセル同士が不純物拡散層を介して
接続されている場合に比べて非常に接近した構造をもつ
場合の動作原理について述べる。隣接する素子が十分接
近していると、選択ゲートトランジスタのゲートやメモ
リセルの制御ゲートに印加される閾値以上の電位により
形成するチャネルは隣接する素子のチャネルと接続し、
全ての素子のゲートに閾値以上の電位が与えられる場
合、全ての素子をチャネルは繋がることになる。この状
態は選択トランジスタとメモリセルやメモリセルが不純
物拡散層を介して接続されている場合とほぼ等価なた
め、動作原理も選択トランジスタとメモリセルやメモリ
セルが不純物拡散層を介して接続されている場合と同様
である。選択ゲートトランジスタやメモリセルが不純物
拡散層を介して繋がっておらず、代わりに選択トランジ
スタとメモリセルやメモリセルのゲート電極の間に第三
の導電膜が配置された構造をもつ場合の動作原理につい
て述べる。第三の導電膜は各素子の間に位置し、絶縁
膜、例えばシリコン酸化膜を介して島状半導体層と接続
している。即ち、第三の導電膜と該絶縁膜と島状半導体
層はＭＩＳキャパシタを形成している。第三の導電膜に
島状半導体層と絶縁膜との界面に反転層が形成するよう
な電位を与えるとチャネルが形成する。形成したチャネ
ルは隣接する素子にとっては各素子を接続する不純物拡
散層と同じ働きをする。そのため、第三の導電膜にチャ
ネルを形成し得る電位が与えられている場合、選択ゲー
トトランジスタやメモリセルが不純物拡散層を介して接
続している場合と同様な動作となる。また第三の導電膜
にチャネルを形成し得る電位が与えられていなくても、
例えば島状半導体層がＰ型半導体の場合、電荷蓄積層か
ら電子を引き抜く場合には、選択ゲートトランジスタや
メモリセルが不純物拡散層を介して接続している場合と
同様な動作となる。
【００４２】メモリセルアレイの製造方法における実施
の形態 従来例に対し柱状に加工された半導体基板又は半導体層
に形成された各々のメモリセルの活性領域を半導体基板
に対してフローテイング状態となるように不純物拡散層
を形成し、さらに、半導体基板又は半導体層を最小加工
寸法以下で形成する実施の形態を説明する。 製造例１ この実施の形態で形成する半導体記憶装置は、半導体基
板を、例えば柱状に加工することで島状半導体層を形成
し、該島状半導体層の側面を活性領域面とし、該活性領
域面に異方性をもつトンネル酸化膜及び電荷蓄積層とし
て浮遊ゲートを複数形成し、各々の島状半導体層を半導
体基板に対して電気的にフローテイング状態とし、各々
のメモリセルの活性領域を電気的にフローテイング状態
とする半導体記憶装置において、島状半導体層の上部と
下部に選択ゲート・トランジスタを配置し、選択ゲート
・トランジスタに挟まれてメモリ・トランジスタを複数
個、例えば２個配置し、各々トランジスタを該島状半導
体層に沿って直列に接続した構造であり、選択ゲート・
トランジスタのゲート絶縁膜厚がメモリ・トランジスタ
のゲート絶縁膜厚と等しく、各々のトランジスタの選択
ゲート及び浮遊ゲートを一括で形成する本発明の実施の
形態を説明する。なお、図５０〜図７０及び図７１〜図
９０は、それぞれＥＥＰＲＯＭのメモリセルアレイを示
す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。また、図
９１〜図９６は各工程における島状半導体層の平面図で
あり、そのうち図９１、図９３〜図９５は島状半導体層
のみの拡大平面図である。まず、半導体基板となる、例
えばｐ型シリコン基板１００の表面にマスク層となる第
一の絶縁膜として、例えばシリコン窒化膜３１０を２０
０〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技
術によりパターンニングされたレジストＲ１をマスクと
して用いて（図５０及び図７１）、反応性イオンエッチ
ングにより第一の絶縁膜であるシリコン窒化膜３１０を
エッチングする。そして第一の絶縁膜であるシリコン窒
化膜３１０をマスクに用いて、反応性イオンエッチング
により半導体基板であるｐ型シリコン基板１００を２０
００〜２００００ｎｍエッチングして、格子縞状の第一
の溝部２１０を形成する（図５１及び図７２）。これに
より、半導体基板であるｐ型シリコン基板１００は、柱
状をなして複数の島状半導体層１１０に絶縁される。こ
こで例えば、形成した島状半導体層１１０の形状がほぼ
円柱に近い形となる場合を考える。なお、半導体基板と
しては、シリコン基板のほか、ゲルマニウム等の元素半
導体基板、ＧａＡｓ、ＺｎＳｅ等の化合物半導体基板、
シリコンゲルマニウム等の混晶の半導体基板等を使用す
ることができる。また、バルク基板のみならず、ＳＯＩ
基板、多層ＳＯＩ基板等を用いてもよい。なかでも、シ
リコン基板が好ましい。
【００４３】次に、第二の絶縁膜として熱酸化膜４１０
を形成する際、島状半導体層１１０側面の半導体基板１
００に対して平行な方向への熱酸化膜の成長速度が結晶
方位によって異方性がある場合、例えば島状半導体層１
１０がシリコンで作られており、図９１（ａ）に示すよ
うにＡ−Ａ’方向及びＢ−Ｂ’方向がシリコン結晶の＜
110＞方向であり、Ｃ−Ｃ’方向及びＤ−Ｄ’方向がシリ
コン結晶の＜100＞方向とした場合には、シリコン結晶
は、＜110＞方向の酸化速度が＜100＞方向より早くなり
易いため、半導体基板１００に対して平行な方向への酸
化膜厚に異方性ができる。その結果、図９１（ｂ），９
１（ｃ）及び図９２に示すように、島状半導体層１１０
は円柱からやや四角柱に近い形になる(図５２及び図７
３)。また、第二の絶縁膜として熱酸化膜４１０に異方
性ができる別の例として、図９４（ａ）〜９４（ｃ）に
示すように、島状半導体層１１０の形状が、島状半導体
層１１０を反応性イオンエッチングにより形成する際、
周囲の影響を受けて、例えば、八角形になったり、図９
４（ａ）に対して、例えば、＋２２．５°（図９４
（ｂ））又は−２２．５°（図９４（ｃ））ずれること
がある。また、さらに別の例として、図９５（ａ）に示
すように、熱酸化膜４１０の外周の形状が円形である場
合、図９５（ｂ）に示すように、例えば、＋４５°すれ
る場合、図９５（ｃ）に示すように、島状半導体層１１
０と熱酸化膜４１０との界面の形状が円形である場合、
図９５（ｄ）に示すように、例えば、＋４５°すれる場
合もある。例えば、酸素雰囲気中において、８００〜９
００℃程度の温度で１０〜１００分間程度の反応律速酸
化を行う。本発明は、上記手法に限らず、島状半導体層
１１０の側面に少なくとも２種類の膜厚が形成される条
件であればよい。この時、島状半導体層１１０が最小加
工寸法で形成されていた場合、熱酸化膜４１０の形成に
より島状半導体層１１０の大きさが小さくなる。つま
り、最小加工寸法以下に形成される。
【００４４】次に、例えば等方性エッチングにより各島
状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜
４１０をエッチング除去し、必要に応じて斜めイオン注
入を利用して各島状半導体層１１０の側壁にチャネルイ
オン注入を行う。例えば、５〜４５°程度傾斜した方向
から５〜１００ｋｅＶの注入エネルギー、硼素１×１０
11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チ
ャネルイオン注入の際には、島状半導体層１１０の多方
向から注入される方が表面不純物濃度を均一とできるた
め好ましい。あるいはチャネルイオン注入に代って、Ｃ
ＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜か
らの硼素拡散を利用してもよい。なお、島状半導体層１
１０の表面からの不純物導入に関しては島状半導体層１
１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆
する前に行ってもよいし、島状半導体層１１０を形成す
る前に導入を完了しておいてもよいし、島状半導体層１
１０の不純物濃度分布が同等であれば手段を限定しな
い。つづいて第二の絶縁膜である熱酸化膜４１０を除去
し、熱酸化によりトンネル酸化膜として第三の絶縁膜で
あるシリコン酸化膜４２０を形成すると（図５３及び図
７４）、同様に熱酸化速度の異方性により酸化膜厚に異
方性ができ、島状半導体層１１０はさらに四角柱に近い
形になる。この場合、シリコン結晶の＜100＞であるＣ−
Ｃ’方向及びＤ−Ｄ’方向へ成長する酸化膜が薄いた
め、トンネル酸化膜としてはＣ−Ｃ’方向及びＤ−Ｄ’
方向へ成長する酸化膜が有効となり、実質的にトンネル
酸化膜の面積を減少させることになり、浮遊ゲートと島
状半導体層との容量に対する浮遊ゲートと制御ゲートと
の容量の比が向上する。また、Ａ−Ａ’方向及びＢ−
Ｂ’方向がシリコン結晶の＜100＞方向であり、Ｃ−Ｃ’
方向及びＤ−Ｄ’方向がシリコン結晶の＜110＞方向と
した場合（図９５、図９６）には、先に述べたＡ−Ａ’
方向及びＢ−Ｂ’方向がシリコン結晶の＜110＞方向で
あり、Ｃ−Ｃ’方向及びＤ−Ｄ’方向がシリコン結晶の
＜100＞方向とした場合と同様に行うと、トンネル酸化膜
として第三の絶縁膜であるシリコン酸化膜４２０を形成
後には、島状半導体層は菱柱に近い形となって得られる
(図９５)。この場合でも、実質的なトンネル酸化膜の面
積減少効果があるため、浮遊ゲートと島状半導体層との
容量に対する浮遊ゲートと制御ゲートとの容量の比が向
上する。
【００４５】また、上記のように、島状半導体層１１０
を加工した場合、島状半導体層１１０の形状が、ほぼ円
柱にならなくてもよく、例えば、多角形、楕円形等の種
々の形状であってもよい。第３の絶縁膜を形成した場
合、島状半導体層１１０の形状が四角柱であってもよ
く、島状半導体層１１０の側面に少なくとも２種類の膜
厚が形成されればよい。この際、トンネル酸化膜は熱酸
化膜に限らず、窒素酸化膜でもよい。つづいて第一の導
電膜となる、例えば多結晶シリコン膜５１０を５０ｎｍ
〜２００ｎｍ程度堆積した（図５４及び図７５）後、Ｃ
ＶＤ法により第四の絶縁膜として、例えばシリコン窒化
膜３２１を５〜５０ｎｍ堆積させる。つづいて、第四の
絶縁膜であるシリコン窒化膜３２１を、例えば反応性イ
オンエッチングにより第一の導電膜である多結晶シリコ
ン膜５１０の側壁にサイドウォール状に残存させ（図５
５及び図７６）、格子縞状の第一の溝部２１０にＣＶＤ
法により第五の絶縁膜として、例えばシリコン酸化膜４
３１を５０ｎｍ〜５００ｎｍ堆積する（図５６及び図７
７）。格子縞状の第一の溝部２１０の所望の深さまで第
五の絶縁膜であるシリコン酸化膜４３１を埋む（図５７
及び図７８）。第五の絶縁膜であるシリコン酸化膜４３
１をマスクに第四の絶縁膜であるシリコン窒化膜３２１
を等方性エッチングにより、第五の絶縁膜であるシリコ
ン酸化膜４３１と第一の導電膜である多結晶シリコン膜
５１０の間にのみ残存させるようエッチングを行う（図
５８及び図７９）。この際、第五の絶縁膜であるシリコ
ン酸化膜４３１の上面より第四の絶縁膜であるシリコン
窒化膜３２１が窪みを生じた状態となる。
【００４６】この窪みに第六の絶縁膜としてシリコン酸
化膜４４１を３〜３０ｎｍ堆積する。この際、第六の絶
縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜
であるシリコン窒化膜３２１の約半分程度以上の膜であ
れば上記窪みが埋まる。なお、第一の導電膜である多結
晶シリコン膜５１０の側壁にも酸化膜４４１堆積するた
め、例えば等方性エッチングにより第一の導電膜である
多結晶シリコン膜５１０の側壁の酸化膜４４１を除去す
る。これにより、前記窪み部には第六の絶縁膜であるシ
リコン酸化膜４４１が残存し、第四の絶縁膜であるシリ
コン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜
４３１、第六の絶縁膜であるシリコン酸化膜４４１によ
って埋没する。つづいて、同様にＣＶＤ法により第四の
絶縁膜であるシリコン窒化膜３２２を５〜５０ｎｍ堆積
させ、反応性イオンエッチングにより第一の導電膜であ
る多結晶シリコン膜５１０の側壁にサイドウォール状に
第四の絶縁膜であるシリコン窒化膜３２２を残存させる
（図５９及び図８０）。その後、同様に第五の絶縁膜で
あるシリコン酸化膜４３２を埋めこみ、サイドウォール
状の第四の絶縁膜であるシリコン窒化膜３２２の上部
に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン
酸化膜４４２を配置する。その後、同様に第一の導電膜
である多結晶シリコン膜５１０の側壁に第四の絶縁膜で
あるシリコン窒化膜３２３のサイドウォールを形成する
（図６０及び図８１）。これらを繰り返すことにより第
一の導電膜である多結晶シリコン膜５１０の側壁に複数
の第四の絶縁膜であるシリコン窒化膜のサイドウォール
を形成する（図６１及び図８２）。等方性エッチングに
より第一の導電膜である多結晶シリコン膜５１０の分割
を行う。
【００４７】第一の導電膜である多結晶シリコン膜５１
０を第一の導電膜である多結晶シリコン膜５１１〜５１
４に分割形成する手段として、 第四の絶縁膜であるシ
リコン窒化膜３２１〜３２４をマスクに、例えば熱酸化
により分離形成を行ってもよい。また、エッチングと熱
酸化を組み合わせて分離形成を行ってもよい。分割され
た第一の導電膜である多結晶シリコン膜５１１〜５１４
及び第一の絶縁膜であるシリコン窒化膜３１０と自己整
合で島状半導体層１１０、半導体基板１００に不純物導
入を行う。例えば、拡散法（例えば、固層気相拡散又は
気相拡散等）を用いて７１０〜７２４のN型不純物拡散
層として砒素１×１０18〜１×１０21／ｃｍ3程度のド
ーズで形成する。この際、第一の配線層となる不純物拡
散層７１０はイオン注入法などにより不純物濃度の調整
を行ってもよい（図６２及び図８３）。例えば、０〜７
°程度傾斜した方向から５〜１００ｋｅＶの注入エネル
ギー、燐を１×１０13〜１×１０15／ｃｍ2程度のドー
ズが挙げられる。第一の配線層である不純物拡散層７１
０の形成するタイミングはN型半導体層７２１〜７２４
の形成と同時でなくてもよい。例えば、第二の絶縁膜で
ある熱酸化膜４１０形成後に、例えばイオン注入法など
により第一の配線層である不純物拡散層７１０の形成を
行ってもよいし、例えば、第三の絶縁膜であるシリコン
酸化膜４２０の形成後に行ってもよい。また、先に述べ
たタイミングを組み合わせて複数回行ってもよい。その
後、第一の導電膜である多結晶シリコン膜５１１〜５１
４の露出部を、例えば熱酸化法によって第七の絶縁膜で
あるシリコン酸化膜４５０を５ｎｍ〜５０ｎｍ選択的に
形成する。この際、熱処理を施すことにより不純物拡散
層７１０〜７２４を拡散させ島状半導体層１１０のＰ型
領域を電気的にフローティング状態とする（図６３及び
図８４）。また、第一の導電膜である多結晶シリコン膜
５１１〜５１４の不純物の導入は第一の導電膜である多
結晶シリコン膜５１０の成膜時に行ってもよいし、島状
半導体層１１０に不純物導入を行う際に行ってもよい
し、導電膜としてなれば導入時期は制限されない。
【００４８】その後、第四の絶縁膜であるシリコン窒化
膜サイドウォール３２１〜３２４を、例えば等方性エッ
チングにより除去した後、ＣＶＤ法により第八の絶縁膜
となるシリコン酸化膜４６１を５０〜５００ｎｍ堆積
し、異方性エッチング及び等方性エッチングにより第一
の導電膜である多結晶シリコン膜５１１の側部を埋設す
るように酸化膜４６１を埋めこむ。第一の導電膜である
多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であ
るシリコン酸化膜４５０に、第九の絶縁膜となる、例え
ばシリコン窒化膜３３１を５〜５０ｎｍ堆積し、サイド
ウォールを形成する（図６４及び図８５）。つづいて、
第一の導電膜である多結晶シリコン膜５１１の側部を露
出する程度に第八の絶縁膜であるシリコン酸化膜４６１
をエッチバックして、第二の導電膜となる、例えば多結
晶シリコン膜５２１を１５ｎｍ〜１５０ｎｍ堆積する
（図６５及び図８６）。その後、図８６のように第二の
導電膜である多結晶シリコン膜５２１と自己整合で半導
体基板であるｐ型シリコン基板１００に第二の溝部２２
０を形成し、不純物拡散層７１０を分離する。つまり第
二の導電膜の分離部と自己整合的に第一の配線層の分離
部を形成する。つづいて、第一の導電膜である多結晶シ
リコン膜５１１と接触しうる程度に、第二の導電膜であ
る多結晶シリコン膜５２１をエッチバックし選択ゲート
とする。その際、島状半導体層１１０の間隔を、図１の
Ａ−Ａ’方向について予め所定の値以下に設定しておく
ことによって、マスク工程を用いることなく、その方向
に連続する選択ゲート線となる第二の配線層として形成
される。その後、第八の絶縁膜であるシリコン酸化膜４
６２を５０〜５００ｎｍ堆積し、異方性エッチング及び
等方性エッチングにより第二の導電膜である多結晶シリ
コン膜５２１の側部及び上部を埋設するように第八の絶
縁膜であるシリコン酸化膜４６１を埋めこむ。
【００４９】次に、等方性エッチングにより第九の絶縁
膜であるシリコン窒化膜３３１のサイドウォールを除去
し、露出した第一の導電膜である多結晶シリコン膜５１
２〜５１４の表面に層間絶縁膜６１２を形成する（図６
６及び図８７）。この層間絶縁膜６１２は、例えばＯＮ
Ｏ膜とする。具体的には熱酸化法により多結晶シリコン
膜表面に５〜１０ｎｍのシリコン酸化膜とＣＶＤ法によ
り５〜１０ｎｍのシリコン窒化膜とさらに５〜１０ｎｍ
のシリコン酸化膜を順次堆積する。つづいて同様に第二
の導電膜となる多結晶シリコン膜５２２を１５〜１５０
ｎｍ堆積し、エッチバックすることで、第一の導電膜で
ある多結晶シリコン膜５１２の側部に層間絶縁膜６１２
を介して第二の導電膜である多結晶シリコン膜５２２を
配置させる（図６７及び８８）。このとき、図１のＡ−
Ａ’方向について予め所定の値以下に設定しておくこと
によって、マスク工程を用いることなく、その方向に連
続する制御ゲート線となる第三の配線層として形成され
る。その後、第八の絶縁膜であるシリコン酸化膜４６３
を５０〜５００ｎｍ堆積し、異方性エッチング及び等方
性エッチングにより第二の導電膜である多結晶シリコン
膜５２２の側部及び上部を埋設するように第八の絶縁膜
である酸化膜４６３を埋めこむ。同様に繰り返すことで
第一の導電膜である多結晶シリコン膜５１３の側部に層
間絶縁膜６１３を介して第二の導電膜である多結晶シリ
コン膜５２３を配置させ（図６８及び図８９）、第二の
導電膜である多結晶シリコン膜５２２の側部及び上部を
埋設するように酸化膜４６３を埋めこむ。
【００５０】最上段第一の導電膜である多結晶シリコン
膜５１４においては最下段第一の導電膜である多結晶シ
リコン膜５１１と同様に第一の導電膜である多結晶シリ
コン膜５１４と接触しうる程度に、第二の導電膜である
多結晶シリコン膜５２４をエッチバックする。第二の導
電膜である多結晶シリコン膜５２４の上層に第十の絶縁
膜となる、例えばシリコン酸化膜４６５を１００〜５０
０ｎｍ堆積し、エッチバック又はＣＭＰ法などにより不
純物拡散層７２４を備える島状半導体層１１０の上部を
露出させ、第四の配線層を第二又は第三の配線層と方向
が交差するよう島状半導体層１１０の上部と接続する。
その後、公知の技術により層間絶縁膜を形成しコンタク
トホール及びメタル配線を形成する（図６９及び図９
０）。なお、図６９では、メタル配線がアライメントズ
レなく不純物拡散層７２４上に配置されている状態を示
しているが、アライメントズレが発生しても、図７０に
示したように、メタル配線は不純物拡散層７２４に接続
させることができる（以下の製造例についても同様）。
これにより、第一の導電膜となる多結晶シリコン膜を浮
遊ゲートとする電荷蓄積層に蓄積される電荷状態によっ
てメモリ機能を有する半導体記憶装置が実現する。ま
た、熱酸化膜の異方性が得られれば、結晶方位は＜110＞
と＜100＞の組み合わせでなくてもよく、また、材料はシ
リコンでなくてもよいし、島状半導体層が四角柱ではな
く六角柱などの形に近くなってもよい。また、この実施
例では第一の絶縁膜であるシリコン窒化膜３１０、第四
の絶縁膜であるシリコン窒化膜３２１、３２２、３２
３、３２４、第九の絶縁膜であるシリコン窒化膜３３１
のような半導体基板又は多結晶シリコン膜の表面に形成
される膜はシリコン表面側からシリコン酸化膜/シリコ
ン窒化膜の複層膜としてもよい。シリコン酸化膜の埋め
込みに用いる際のシリコン酸化膜の形成手段はＣＶＤ法
に限らず、例えばシリコン酸化膜を回転塗布により形成
してもよい。
【００５１】なお、実施例では、マスクを用いることな
く各メモリセルの制御ゲートを一方向について連続する
ように形成した。これは、島状半導体層の配置が対称的
でない場合に初めて可能である。すなわち、第二又は第
三の配線層方向の島状半導体層との隣接間隔を、第四の
配線層方向にそれより小さくすることにより、第四の配
線層方向には分離され、第二又は第三の配線層方向に繋
がる配線層がマスク無しで自動的に得られる。これに対
して、例えば、島状半導体層の配置を対称にした場合に
はフォトリソグラフィによりレジストのパターンニング
工程により配線層の分離を行ってもよい。また、複数の
メモリセル部の上部と下部に選択ゲートを配置すること
でメモリセルトランジスタが過剰消去の状態、すなわ
ち、読み出し電圧が０Ｖであってしきい値が負の状態に
なり、非選択セルでもセル電流が流れる現象を防止する
ことができる。さらに、上記製造例では、ｐ型半導体基
板に格子島状の第１の溝部２１０を形成しているが、ｎ
型半導体基板内に形成されたｐ型不純物拡散層又はｐ型
半導体基板内に形成されたｎ型不純物拡散層内に、半導
体基板と同じ導電型の不純物拡散層が形成され、この不
純物拡散層上に格子島状の第１の溝部２１０を形成して
もよい。また、島状半導体層内に形成された基板と逆導
電型の不純物拡散層内に、半導体基板と同じ導電型の不
純物拡散層が形成されていてもよい。この製造例は、以
降の種々の製造例に適用することができる。
【００５２】製造例２ 先の製造例１に対して、トンネル酸化膜を柱状をなす島
状半導体層１１０の周囲の一部に形成するための具体的
な製造工程例を次に示す。なお、図９７〜図１０４及び
図１０５〜図１１２は、それぞれＥＥＰＲＯＭのメモリ
セルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面
図である。本実施例では第二の絶縁膜である熱酸化膜４
１０をエッチング除去し、必要に応じて斜めイオン注入
を利用して各島状半導体層１１０の側壁にチャネルイオ
ン注入を行うまで（図９７及び図１０５）は、先の製造
例１と同様である。その後、第五の絶縁膜として、例え
ばシリコン酸化膜４３０を５０〜２００ｎｍ堆積し、反
応性イオンエッチングにより島状半導体層１１０の側壁
にサイドウォール状に残存させ、第四の絶縁膜として、
例えばシリコン窒化膜３２０を堆積し、図１のＡ−Ａ’
方向について島状半導体層１１０が第四の絶縁膜である
シリコン窒化膜３２０を介して連続するようにし、Ｂ−
Ｂ’方向については連続しない状態にする（図９８及び
図１０６）。なお、Ａ−Ａ’方向についてもＢ−Ｂ’方
向についても島状半導体層１１０を第四の絶縁膜である
シリコン窒化膜３２０を介して連続するようにし、後か
ら公知のフォトリソグラフィ技術によりパターンニング
されたレジストを用いて第四の絶縁膜であるシリコン窒
化膜３２０をＢ−Ｂ’方向について分離してもよい。次
に、第四の絶縁膜であるシリコン窒化膜３２０を等方性
エッチングすることにより、Ｂ−Ｂ’方向については第
五の絶縁膜であるシリコン酸化膜４３０が露出するよう
にし、Ａ−Ａ’方向についてはまだ島状半導体層１１０
が第四の絶縁膜であるシリコン窒化膜３２０を介して連
続している状態を保つようにする（図９９及び図１０
７）。つまり第五の絶縁膜であるシリコン酸化膜４３０
の周囲の一部に第四の絶縁膜であるシリコン窒化膜３２
０を残存させる。つづいて、第四の絶縁膜であるシリコ
ン窒化膜３２０と島状半導体層１１０に挟まれた領域に
第五の絶縁膜であるシリコン酸化膜４３０を残存させる
よう、第五の絶縁膜であるシリコン酸化膜４３０の露出
している部分を等方性エッチングにより除去する（図１
００及び図１０８）。その後、第四の絶縁膜であるシリ
コン窒化膜３２０を等方性エッチングにより除去する
（図１０１及び図１０９）。この際第一の絶縁膜である
シリコン窒化膜３１０が完全に除去されないようエッチ
ング量を調整する。つづいて、例えば熱酸化法を用いて
露出した各島状半導体層１１０の周囲に１０ｎｍ程度の
トンネル酸化膜となる第三の絶縁膜として、例えばシリ
コン酸化膜４２０を形成する（図１０２及び図１１
０）。この際、トンネル酸化膜は熱酸化膜に限らず、Ｃ
ＶＤ酸化膜又は窒素酸化膜でもよい。その後、第一の導
電膜となる、例えば多結晶シリコン膜５１０を５０ｎｍ
〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる
（図１０３〜図１０４及び図１１１〜図１１２）。これ
により島状半導体層１１０のＡ−Ａ’方向に互いに面す
る領域には第五の絶縁膜であるシリコン酸化膜４３０が
残存し、トンネル酸化膜が形成されない。従って、本実
施例においてはメモリセルにおける浮遊ゲートと制御ゲ
ートの面する領域に対するトンネル酸化膜面積が小さく
なり、カップリング比向上に繋がる利点を有する。
【００５３】製造例３ 先の製造例１に対して、トンネル酸化膜を柱状をなす島
状半導体層１１０の周囲の一部に形成する一例として図
１におけるＡ−Ａ’方向に面する領域にのみトンネル酸
化膜を形成するための具体的な製造工程例を次に示す。
なお、図１１３〜図１２２及び図１２３〜図１３２は、
それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１の
Ａ−Ａ’及びＢ−Ｂ’断面図である。本実施例では第一
の絶縁膜であるシリコン窒化膜３１０をマスクに用い
て、反応性イオンエッチングにより半導体基板であるｐ
型シリコン基板１００を２０００〜２００００ｎｍエッ
チングして、格子縞状の溝２１０を形成するまで（図１
１３及び図１２３）は先の製造例１と同様である。その
後、島状半導体層１１０の表面を酸化することで第二の
絶縁膜となる、例えば熱酸化膜４１０を１０ｎｍ〜１０
０ｎｍ程度形成する（図１１４及び図１２４）。つづい
て、第四の絶縁膜として、例えばシリコン窒化膜３２０
を５０ｎｍ〜５００ｎｍ程度堆積し、図９のＡ−Ａ’方
向について島状半導体層１１０が第二の絶縁膜である熱
酸化膜４１０を介して連続するようにし、Ｂ−Ｂ’方向
については連続しない状態にする（図１１５及び図１２
５）。その後、第四の絶縁膜であるシリコン窒化膜３２
０を等方性エッチングによりエッチングし、島状半導体
層１１０のＡ−Ａ’方向に面する第四の絶縁膜であるシ
リコン窒化膜３２０のみ残存させる（図１１６及び図１
２６）。すなわちＢ−Ｂ’方向については第二の絶縁膜
である熱酸化膜４１０が露出する状態にする。なお、Ａ
−Ａ’方向についてもＢ−Ｂ’方向についても島状半導
体層１１０を第二の絶縁膜である熱酸化膜４１０及び第
四の絶縁膜であるシリコン窒化膜３２０を介して連続す
るようにし、後から公知のフォトリソグラフィ技術によ
りパターンニングされたレジストを用いて第四の絶縁膜
であるシリコン窒化膜３２０をＢ−Ｂ’方向について分
離してもよい。その後、露出した第二の絶縁膜である熱
酸化膜４１０に対してさらに酸化を行うことにより第二
の絶縁膜である熱酸化膜４１１を形成する（図１１７及
び図１２７）。
【００５４】第四の絶縁膜であるシリコン窒化膜３２０
を等方性エッチングにより除去する（図１１８及び図１
２８）。この際第一の絶縁膜であるシリコン窒化膜３１
０が完全に除去されないようエッチング量を調整する。
つづいて、等方性エッチングにより第二の絶縁膜である
熱酸化膜４１０の膜厚程度のシリコン酸化膜を除去する
ことにより、Ａ−Ａ’方向に互いに面する領域において
島状半導体層１１０を露出させる（図１１９及び図１２
９）。次に、例えば熱酸化法を用いて露出した各島状半
導体層１１０の表面に、例えば１０ｎｍ程度のトンネル
酸化膜となる第三の絶縁膜として、例えばシリコン酸化
膜４２０を形成する（図１２０及び図１３０）。この際
トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は
窒素酸化膜でもよい。なお、上記第三の絶縁膜であるシ
リコン酸化膜４２０を形成した時点で、第二の絶縁膜で
ある熱酸化膜４１０は、トンネル電流により電荷蓄積層
の電荷の状態に影響を与えないように膜厚及びエッチン
グ量を予め設定しておく。その後、第一の導電膜とな
る、例えば多結晶シリコン膜５１０を５０ｎｍ〜２００
ｎｍ程度堆積する以降は先の製造例１に準ずる（図１２
１〜図１２２及び図１３１から図１３２）。これにより
島状半導体層１１０のＢ−Ｂ’方向に互いに面する領域
には第二の絶縁膜である熱酸化膜４１１が残存し、トン
ネル酸化膜が形成されない。従って本実施例においては
メモリセルにおける浮遊ゲートと制御ゲートの面する領
域に対するトンネル酸化膜面積が小さくなり、カップリ
ング比向上に繋がる利点を有する。
【００５５】製造例４ 先の製造例１に対して、トンネル酸化膜を柱状をなす島
状半導体層１１０の周囲の一部に形成するための具体的
な製造工程例を次に示す。なお、図１３３〜図１４３及
び図１４４〜図１４６はそれぞれＥＥＰＲＯＭのメモリ
セルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面
図である。本実施例では第二の絶縁膜である熱酸化膜４
１０を形成し（図１３３及び図１４４）、その後、第二
の絶縁膜である熱酸化膜４１０をエッチング除去し、必
要に応じて、例えば斜めイオン注入を利用して各島状半
導体層１１０の側壁にチャネルイオン注入を行うまでは
先の製造例１と同様である。その後、第二十八の絶縁膜
として、例えばシリコン酸化膜４５２を５〜５０ｎｍ程
度堆積し、異方性エッチングにより島状半導体層１１０
の側壁にサイドウォール状に残存させる。この際、第二
十八の絶縁膜であるシリコン酸化膜４５２は熱酸化によ
り形成してもよく、また、第二の絶縁膜である熱酸化膜
４１０を除去せずに用いてもよい。また、第二十八の絶
縁膜であるシリコン酸化膜４５２をサイドウォール状に
せず、第二十八の絶縁膜であるシリコン酸化膜４５２を
堆積し、そのまま用いてもよい。さらに第二十七の絶縁
膜として、例えばシリコン窒化膜３６２を５〜５０ｎｍ
程度堆積し、その後異方性エッチングにより島状半導体
層１１０の側壁に第二十八の絶縁膜であるシリコン酸化
膜４５２を介してサイドウォール状に残存させる。次
に、第二十五の絶縁膜として、例えばシリコン酸化膜４
３５を５０〜５００ｎｍ堆積し、その後、例えば等方性
エッチングにより後工程で形成する第一の導電膜５１２
の少なくとも上端部に達する程度まで埋め込む（図１３
４及び図１４５）。
【００５６】第二十五の絶縁膜であるシリコン酸化膜４
３５をマスクに、第二十七の絶縁膜であるシリコン窒化
膜３６２を、等方性エッチングにより第二十八の絶縁膜
であるシリコン酸化膜４５２と第二十五の絶縁膜である
シリコン酸化膜４３５の間にのみ残存させるようエッチ
ングを行う（図１３５及び図１４６）。この際、第二十
五の絶縁膜であるシリコン酸化膜４３５の上面より第二
十七の絶縁膜であるシリコン窒化膜３６２が窪みを生じ
た状態となる。この窪みに第二十六の絶縁膜として、例
えばシリコン酸化膜４４５を３〜３０ｎｍ堆積する（図
１３６及び図１４７）。この際、第二十六の絶縁膜であ
るシリコン酸化膜４４５の膜厚は、第二十七の絶縁膜で
あるシリコン窒化膜３６２の約半分程度以上の膜であれ
ば上記窪みが埋まる。なお、第二十八の絶縁膜であるシ
リコン酸化膜４５２の側壁にも第二十六の絶縁膜である
シリコン酸化膜４４５が堆積するため、例えば等方性エ
ッチングにより第二十八の絶縁膜であるシリコン酸化膜
４５２の側壁の第二十六の絶縁膜であるシリコン酸化膜
４４５を除去する。なお、第二十五の絶縁膜であるシリ
コン酸化膜４３５の上面の第二十八の絶縁膜であるシリ
コン酸化膜４５２を一度除去し、再度同程度の膜を形成
してもよい。これにより、前記窪み部には第二十六の絶
縁膜であるシリコン酸化膜４４５が残存し、第二十七の
絶縁膜であるシリコン窒化膜３６２は第二十五の絶縁膜
であるシリコン酸化膜４３５、第二十六の絶縁膜である
シリコン酸化膜４４５によって埋没する（図１３７及び
図１４８）。つづいて第二十七の絶縁膜として、例えば
シリコン窒化膜３６３を５〜５０ｎｍ程度堆積し、その
後異方性エッチングにより島状半導体層１１０の側壁に
第二十八の絶縁膜であるシリコン酸化膜４５２を介して
サイドウォール状に残存させる（図１３８及び１４
９）。その後、同様に第二十五の絶縁膜であるシリコン
酸化膜４３６を埋め込み、サイドウォール状の第二十七
の絶縁膜であるシリコン窒化膜３６３の上部に、第二十
六の絶縁膜であるシリコン酸化膜４４５と同様に第二十
六の絶縁膜であるシリコン酸化膜４４６を配置する。次
に、同様により島状半導体層１１０の側壁に第二十八の
絶縁膜であるシリコン酸化膜４５２を介して第二十七の
絶縁膜であるシリコン窒化膜３６４をサイドウォール状
に残存させる（図１３９及び図１５０）。その後、第二
十七の絶縁膜であるシリコン窒化膜３６２、３６３、３
６４をマスクに等方性エッチングにより第二十五の絶縁
膜であるシリコン酸化膜４３５、４３６及び第二十六の
絶縁膜であるシリコン酸化膜４４５、４４６及び第二十
八の絶縁膜であるシリコン酸化膜４５２を除去する（図
１４０及び図１５１）。つづいて第二十七の絶縁膜であ
るシリコン窒化膜３６２、３６３、３６４を等方性エッ
チングにより除去し、例えばＣＶＤ法を用いて各島状半
導体層１１０の周囲に１０ｎｍ程度のトンネル酸化膜と
なる第三の絶縁膜として、例えばシリコン酸化膜４２０
を形成する（図１４１及び図１５２）。この際、トンネ
ル酸化膜は熱酸化膜に限らず、熱酸化膜又は、窒素酸化
膜でもよい。また、第二十八の絶縁膜であるシリコン酸
化膜４５２は第三の絶縁膜であるシリコン酸化膜４２０
の形成に伴い膜厚が増加し、第三の絶縁膜であるシリコ
ン酸化膜４２０よりも必ず厚い膜となる。
【００５７】その後、第一の導電膜となる、例えば多結
晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以
降は先の製造例１に準ずる（図１４２及び図１５３）。
なお、トンネル酸化膜となる第三の絶縁膜であるシリコ
ン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半
導体層１１０との間に形成されればよく、配置は限定し
ない。例えば、第一の導電膜である多結晶シリコン膜の
上部若しくは下部に偏って形成されてもよいし、第三の
絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散
層と重なりをもつてもよい。その一例として図１４３及
び図１５４を示す。また、トンネル酸化膜となる第三の
絶縁膜として、例えばシリコン酸化膜４２０を熱酸化法
により形成した場合の一例を示す(図１５５〜図１５６
及び図１５７〜１５８)。さらに、第三の絶縁膜である
シリコン酸化膜４２０などを熱酸化法により形成する
際、先の製造例１のように形成した熱酸化膜の膜厚が異
方性をもっていてもよいし異方性をもっていなくてもよ
い。上記方法により、島状半導体層１１０の側面にトン
ネル酸化膜及び電荷蓄積層として浮遊ゲートを複数有す
るメモリセルを有し、島状半導体層１１０を半導体基板
に対して電気的にフローテイング状態とし、各々のメモ
リセルの活性領域を電気的にフローテイング状態とする
半導体記憶装置において、島状半導体層の上部と下部に
選択ゲートを配置し、かつ、メモリ・トランジスタの浮
遊ゲートの島状半導体層との間に配置するトンネル酸化
膜の面積が浮遊ゲートの島状半導体層と接する面積より
も小さい、各々トランジスタの選択ゲート及び浮遊ゲー
トを一括で形成することができる。
【００５８】製造例５ 先の製造例１に対して、トンネル酸化膜を柱状をなす島
状半導体層１１０の周囲の一部に形成するための具体的
な製造工程例を次に示す。なお、図１５９〜図１６０及
び図１６１〜図１６２はそれぞれＥＥＰＲＯＭのメモリ
セルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面
図である。本実施例では第二十七の絶縁膜であるシリコ
ン窒化膜３６２、３６３、３６４をマスクに等方性エッ
チングにより第二十五の絶縁膜であるシリコン酸化膜４
３５、４３６及び第二十六の絶縁膜であるシリコン酸化
膜４４５、４４６及び第二十八の絶縁膜であるシリコン
酸化膜４５２を除去するまでは先の製造例１と同様であ
る。つづいて、例えばＣＶＤ法を用いて各島状半導体層
１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜
となる第三の絶縁膜として、例えばシリコン酸化膜４２
０を形成する（図１５９及び図１６１）。この際、トン
ネル酸化膜はＣＶＤ膜に限らず、熱酸化膜又は窒素酸化
膜でもよい。その後、第一の導電膜となる、例えば多結
晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以
降は先の製造例１に準ずる（図１６０及び図１６２）。
また、第二十七の絶縁膜であるシリコン窒化膜３６２と
３６３及び３６３と３６４の間に形成するトンネル酸化
膜として用いる第三の絶縁膜であるシリコン酸化膜４２
０はそれぞれ所望の第一の導電膜と島状半導体層１１０
との間に形成されればよく、配置は限定しない。例えば、
第一の導電膜である多結晶シリコン膜の上部若しくは下
部に偏って形成されてもよいし、第三の絶縁膜であるシ
リコン酸化膜４２０の一部が不純物拡散層と重なりをも
ってもよい。第三の絶縁膜であるシリコン酸化膜４２０
を形成する際に第二十七の絶縁膜であるシリコン窒化膜
３６２、３６３、３６４が残存しているところでは選択
ゲート及び浮遊ゲートと島状半導体層１１０を介する絶
縁膜が第二十八の絶縁膜であるシリコン酸化膜４５２及
び第二十七の絶縁膜であるシリコン窒化膜３６２、３６
３、３６４及び第三の絶縁膜であるシリコン酸化膜４２
０によりMＯＮＯS構造となるが、選択ゲート及び浮遊ゲ
ートと島状半導体層１１０、第二十八の絶縁膜であるシ
リコン酸化膜４５２の膜厚を制御することによりＭＯＮ
ＯＳ構造のシリコン窒化膜へのトンネル電流を防止でき
る。また、第三の絶縁膜であるシリコン酸化膜４２０な
どを熱酸化法により形成する際、先の製造例１のように
形成した熱酸化膜の膜厚が異方性をもっていてもよいし
異方性をもっていなくてもよい。上記方法により、島状
半導体層の上部と下部に選択ゲートを配置し、かつ、メ
モリ・トランジスタの浮遊ゲートの島状半導体層との間
に配置するトンネル酸化膜の面積が浮遊ゲートの島状半
導体層と接する面積よりも小さい、各々トランジスタの
選択ゲート及び浮遊ゲートを一括で形成することができ
る。
【００５９】製造例６ 先の製造例１に対して、トンネル酸化膜を、柱状をなす
島状半導体層１１０の周囲の一部に形成するための具体
的な製造工程例を次に示す。なお、図１６３〜図１７４
及び図１７５〜図１８６は、それぞれＥＥＰＲＯＭのメ
モリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’
断面図である。本実施例では半導体基板であるｐ型シリ
コン基板１００を、柱状をなして複数の島状半導体層１
１０に分離するまで（図１６３及び図１７５）は先の製
造例１と同様である。その後、第二十五の絶縁膜とし
て、例えばシリコン酸化膜４３５を５０〜５００ｎｍ堆
積し、例えば等方性エッチングにより後工程で形成する
第一の導電膜５１２の下端部に達しない程度まで埋め込
む（図１６４及び１７６）。つづいて、第二十八の絶縁
膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ
程度堆積し、その後異方性エッチングにより島状半導体
層１１０の側壁にサイドウォール状に残存させる。さら
に、第二十七の絶縁膜として、例えばシリコン窒化膜３
６２を５〜５０ｎｍ程度堆積し、その後異方性エッチン
グにより島状半導体層１１０の側壁に第二十八の絶縁膜
であるシリコン酸化膜４５２を介してサイドウォール状
に残存させる（図１６５及び図１７７）。この際、第二
十八の絶縁膜であるシリコン酸化膜４５２は形成しなく
てもよいが、形成するほうが好ましい。また、第二十八
の絶縁膜であるシリコン酸化膜４５２を堆積後、サイド
ウォール状に形成せずに第二十七の絶縁膜である.シリ
コン窒化膜３６２を堆積してもよい。つづいて、第二十
六の絶縁膜として、例えばシリコン酸化膜４４５を５０
〜５００ｎｍ堆積し、例えば等方性エッチングにより後
工程で形成する第一の導電膜５１２の少なくとも上端部
に達する程度まで埋め込む（図１６６及び図１７８）。
【００６０】その後、第二十六の絶縁膜であるシリコン
酸化膜４４５をマスクとして、第二十七の絶縁膜である
シリコン窒化膜３６２及び第二十五の絶縁膜であるシリ
コン酸化膜４３５を等方性エッチングにより島状半導体
層１１０と第二十六の絶縁膜であるシリコン酸化膜４４
５の間にのみ残存させるようエッチングを行う（図１６
７及び図１７９）。この際、第二十五の絶縁膜であるシ
リコン酸化膜４３５はエッチングしなくてもよい。次
に、第二十五の絶縁膜として、例えばシリコン酸化膜４
３６を５０〜５００ｎｍ堆積し、例えば等方性エッチン
グにより後工程で形成する第一の導電膜５１３の下端部
に達しない程度まで埋め込み、つづいて第二十八の絶縁
膜として、例えばシリコン酸化膜４５３を５〜５０ｎｍ
程度堆積し、その後異方性エッチングにより島状半導体
層１１０の側壁にサイドウォール状に残存させる。さら
に、第二十七の絶縁膜として、例えばシリコン窒化膜３
６３を５〜５０ｎｍ程度堆積し、その後異方性エッチン
グにより島状半導体層１１０の側壁に第二十八の絶縁膜
であるシリコン酸化膜４５３を介してサイドウォール状
に残存させる（図１６８及び図１８０）。この際、第二
十八の絶縁膜であるシリコン酸化膜４５３は形成しなく
てもよいが、形成するほうが好ましい。また、第二十八
の絶縁膜であるシリコン酸化膜４５３を堆積後、サイド
ウォール状に形成せずに第二十七の絶縁膜であるシリコ
ン窒化膜３６３を堆積してもよい。つづいて、第二十六
の絶縁膜として、例えばシリコン酸化膜４４６を５０〜
５００ｎｍ堆積し、例えば等方性エッチングにより後工
程で形成する第一の導電膜５１３の少なくとも上端部に
達する程度まで埋め込む。その後、第二十六の絶縁膜で
あるシリコン酸化膜４４６をマスクとして第二十七の絶
縁膜であるシリコン窒化膜３６３及び第二十五の絶縁膜
であるシリコン酸化膜４３６を等方性エッチングにより
島状半導体層１１０と第二十六の絶縁膜であるシリコン
酸化膜４４６の間にのみ残存させるようエッチングを行
う（図１６９及び図１８１）。つづいて、第二十七の絶
縁膜であるシリコン窒化膜３６２及び３６３をマスクに
島状半導体層１１０の表面を酸化することで第二の絶縁
膜となる、例えば熱酸化膜４１０を１０〜１００ｎｍ程
度形成する（図１７０及び図１８２）。その後、第二十
七の絶縁膜であるシリコン窒化膜３６２、３６３及び第
二十八の絶縁膜であるシリコン酸化膜４５２、４５３を
等方性エッチングにより除去し、島状半導体層１１０を
露出する（図１７１及び図１８３）。必要に応じて斜め
イオン注入を利用して各島状半導体層１１０の側壁にチ
ャネルイオン注入を行う。例えば、５〜４５°程度傾斜
した方向から５〜１００ｋｅＶの注入エネルギー、硼素
１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げら
れる。チャネルイオン注入の際には、島状半導体層１１
０の多方向から注入される方が表面不純物濃度を均一と
できるため好ましい。なお、島状半導体層１１０の表面
からの不純物導入に関しては第二十五の絶縁膜であるシ
リコン酸化膜４３５を堆積する前に行ってもよいし、島
状半導体層１１０を形成する前に導入を完了しておいて
もよいし、島状半導体層１１０の不純物濃度分布が同等
であれば手段を限定しない。
【００６１】つづいて、例えば熱酸化法を用いて露出し
た各島状半導体層１１０の周囲に、例えば１０ｎｍ程度
のトンネル酸化膜となる第三の絶縁膜として、例えばシ
リコン酸化膜４２０を形成する（図１７２及び図１８
４）。このとき、第二の絶縁膜となる、例えばシリコン
酸化膜４１１は第二の絶縁膜である熱酸化膜４１０がさ
らに膜厚が増加したものとする。トンネル酸化膜は熱酸
化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
その後、第一の導電膜となる、例えば多結晶シリコン膜
５１０を５０〜２００ｎｍ程度堆積する以降は先の製造
例１に準ずる（図１７３及び図１８５）。なお、トンネ
ル酸化膜となる第三の絶縁膜であるシリコン酸化膜４２
０はそれぞれ所望の第一の導電膜と島状半導体層１１０
との間に形成されればよく、配置は限定しない。例えば、
図１７４及び図１８６のように第一の導電膜である多結
晶シリコン膜の上部若しくは下部に偏って形成されても
よいし、第三の絶縁膜であるシリコン酸化膜４２０の一
部が不純物拡散層と重なりをもつてもよい。また、第三
の絶縁膜であるシリコン酸化膜４２０などを熱酸化法に
より形成する際、先の製造例１のように形成した熱酸化
膜の膜厚が異方性をもっていてもよいし異方性をもって
いなくてもよい。上記方法により、島状半導体層の上部
と下部に選択ゲートを配置し、かつ、メモリ・トランジ
スタの浮遊ゲートの島状半導体層との間に配置するトン
ネル酸化膜の面積が浮遊ゲートの島状半導体層と接する
面積よりも小さい、各々トランジスタの選択ゲート及び
浮遊ゲートを一括で形成することができる。
【００６２】製造例７ 先の製造例１に対して、トンネル酸化膜を柱状をなす島
状半導体層１１０の周囲の一部に形成するための具体的
な製造工程例を次に示す。なお、図１８７〜図１９６、
図２０７〜図２０９及び図１９７〜図２０６、図２１０
〜図２１２は、それぞれＥＥＰＲＯＭのメモリセルアレ
イを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図であ
る。本実施例では第二の絶縁膜である熱酸化膜４１０を
形成し、その後第二の絶縁膜である熱酸化膜４１０をエ
ッチング除去し、必要に応じて、例えば斜めイオン注入
を利用して各島状半導体層１１０の側壁にチャネルイオ
ン注入を行うまでは先の製造例１と同様である。次に、
第二十五の絶縁膜として、例えばシリコン酸化膜４３４
を５０〜５００ｎｍ程度堆積し、その後、例えば等方性
エッチングにより後工程で形成するＮ型半導体層である
不純物拡散層７２１と重なりを有する位置まで埋め込
む。その後、第二十八の絶縁膜として、例えばシリコン
酸化膜４５２を５〜５０ｎｍ程度堆積し、その後異方性
エッチングにより島状半導体層１１０の側壁にサイドウ
ォール状に残存させる。この際、第二十八の絶縁膜であ
るシリコン酸化膜４５２は熱酸化により形成してもよ
く、また、第二の絶縁膜である熱酸化膜４１０を除去せ
ずに用いてもよい。また、第二十八の絶縁膜であるシリ
コン酸化膜４５２をサイドウォール状にせず、第二十八
の絶縁膜であるシリコン酸化膜４５２を堆積し、そのま
ま用いてもよい。さらに、第二十七の絶縁膜として、例
えばシリコン窒化膜３６２を５〜５０ｎｍ程度堆積し、
その後異方性エッチングにより島状半導体層１１０の側
壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介
してサイドウォール状に残存させる（図１８７及び図１
９７）。次に、第二十五の絶縁膜として、例えばシリコ
ン酸化膜４３５を５０〜５００ｎｍ程度堆積し、その
後、例えば等方性エッチングにより後工程で形成する第
一の導電膜５１２の少なくとも上端部に達する程度まで
埋め込む（図１８８及び図１９８）。つづいて、第二十
五の絶縁膜であるシリコン酸化膜４３５をマスクに、第
二十七の絶縁膜であるシリコン窒化膜３６２を、等方性
エッチングにより第二十八の絶縁膜であるシリコン酸化
膜４５２と第二十五の絶縁膜であるシリコン酸化膜４３
５の間にのみ残存させるようエッチングを行う（図１８
９及び図１９９）。この際、第二十五の絶縁膜であるシ
リコン酸化膜４３５の上面より第二十七の絶縁膜である
シリコン窒化膜３６２が窪みを生じた状態となる。この
窪みに第二十六の絶縁膜としてシリコン酸化膜４４５を
３〜３０ｎｍ堆積する（図１９０及び図２００）。この
際、第二十六の絶縁膜であるシリコン酸化膜４４５の膜
厚は第二十七の絶縁膜であるシリコン窒化膜３６２の約
半分程度以上の膜であれば上記窪みが埋まる。第二十八
の絶縁膜であるシリコン酸化膜４５２の側壁にも酸化膜
４４１堆積するため、例えば等方性エッチングにより第
二十八の絶縁膜であるシリコン酸化膜４５２の側壁の第
二十六の絶縁膜であるシリコン酸化膜４４５を除去す
る。なお、第二十五の絶縁膜であるシリコン酸化膜４３
５の上面の第二十八の絶縁膜であるシリコン酸化膜４５
２を一度除去し、再度同程度の膜を形成してもよい。こ
れにより、窪み部には第二十六の絶縁膜であるシリコン
酸化膜４４５が残存し、第二十七の絶縁膜であるシリコ
ン窒化膜３６２は第二十五の絶縁膜であるシリコン酸化
膜４３５、第二十六の絶縁膜であるシリコン酸化膜４４
５によって埋没する（図１９１及び図２０１）。
【００６３】つづいて、第二十七の絶縁膜として、例え
ばシリコン窒化膜３６３を５〜５０ｎｍ程度堆積し、そ
の後異方性エッチングにより島状半導体層１１０の側壁
に第二十八の絶縁膜であるシリコン酸化膜４５２を介し
てサイドウォール状に残存させる（図１９２及び図２０
２）。その後、同様に第二十五の絶縁膜であるシリコン
酸化膜４３６を埋め込み、サイドウォール状の第二十七
の絶縁膜であるシリコン窒化膜３６３の上部に、第二十
六の絶縁膜であるシリコン酸化膜４４５と同様に第二十
六の絶縁膜であるシリコン酸化膜４４６を配置する。次
に、同様により島状半導体層１１０の側壁に第二十八の
絶縁膜であるシリコン酸化膜４５２を介して第二十七の
絶縁膜であるシリコン窒化膜３６４をサイドウォール状
に残存させる。続いて、同様に第二十五の絶縁膜である
シリコン酸化膜４３７を将来形成するN型半導体層であ
る不純物拡散層７２３と重なりを有する位置まで埋め込
み、第二十七の絶縁膜であるシリコン窒化膜３６２及び
３６３と同様に第二十八の絶縁膜であるシリコン酸化膜
４５２と第二十五の絶縁膜であるシリコン酸化膜４３７
の間にのみ第二十七の絶縁膜であるシリコン窒化膜３６
４を残存させるようエッチングを行う（図１９３及び図
２０３）。その後、第二十七の絶縁膜であるシリコン窒
化膜３６２、３６３、３６４をマスクに等方性エッチン
グにより第二十五の絶縁膜であるシリコン酸化膜４３
５、４３６及び第二十六の絶縁膜であるシリコン酸化膜
４４５、４４６及び第二十八の絶縁膜であるシリコン酸
化膜４５２を除去する（図１９４及び図２０４）。つづ
いて、例えばＣＶＤ法を用いて各島状半導体層１１０の
周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第
三の絶縁膜として、例えばシリコン酸化膜４２０を形成
する（図１９５及び２０５）。この際、トンネル酸化膜
はＣＶＤ膜に限らず、熱酸化膜又は窒素酸化膜でもよ
い。その後、第一の導電膜となる、例えば多結晶シリコ
ン膜５１０を５０〜２００ｎｍ程度堆積する以降は先の
製造例１に準ずる（図１９６及び図２０６）。
【００６４】なお、第二十七の絶縁膜であるシリコン窒
化膜３６２と３６３及び３６３と３６４の間に形成する
トンネル酸化膜として用いる第三の絶縁膜であるシリコ
ン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半
導体層１１０との間に形成されればよく、配置は限定し
ない。例えば、第一の導電膜である多結晶シリコン膜の
上部若しくは下部に偏って形成されてもよいし、第三の
絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散
層と重なりをもつてもよい。また、第三の絶縁膜である
シリコン酸化膜４２０を形成する際に第二十七の絶縁膜
であるシリコン窒化膜３６２、３６３、３６４が残存し
ているところでは浮遊ゲートと島状半導体層１１０を介
する絶縁膜が第二十八の絶縁膜であるシリコン酸化膜４
５２及び第二十七の絶縁膜であるシリコン窒化膜３６
２、３６３、３６４及び第三の絶縁膜であるシリコン酸
化膜４２０によりＭＯＮＯＳ構造となるが、選択ゲート
及び浮遊ゲートと島状半導体層１１０、第二十八の絶縁
膜であるシリコン酸化膜４５２の膜厚を制御することに
よりＭＯＮＯＳ構造のシリコン窒化膜へのトンネル電流
を防止できる。第三の絶縁膜であるシリコン酸化膜４２
０などを熱酸化法により形成する際、先の製造例１のよ
うに形成した熱酸化膜の膜厚が異方性をもっていてもよ
いし異方性をもっていなくてもよい。また、必要に応じ
て、例えば斜めイオン注入を利用して各島状半導体層１
１０の側壁にチャネルイオン注入を行った後（図５０〜
図５２及び図７１〜図７３）、第十一の絶縁膜となる、
例えばシリコン酸化膜４７１を５０〜５００ｎｍ堆積
し、異方性エッチング又は等方性エッチングにより下部
の選択ゲートの上端が位置する高さ程度に第一の溝部２
１０に埋めこみ、その後、第十二の絶縁膜となる、例え
ばシリコン窒化膜３４０を５〜５０ｎｍ堆積し、サイド
ウォールを形成し（図２０７及び２１０）、つづいて、
第十一の絶縁膜と同様にシリコン酸化膜４７２を５０〜
５００ｎｍ堆積し、異方性エッチング又は等方性エッチ
ングにより上部の選択ゲートの下端が位置する高さ程度
に第一の溝部２１０に埋めこみ、その後、第十一の絶縁
膜であるシリコン酸化膜４７２をマスクに等方性エッチ
ングにより第十二の絶縁膜であるシリコン窒化膜サイド
ウォール３４０を部分的に除去し（図２０８及び図２１
１）、つづいて、例えば熱酸化法を用いて各島状半導体
層１１０の周囲に熱酸化法を用いて第十三の絶縁膜とな
る１５〜２５ｎｍ程度の酸化膜４８０を形成し（図２０
９及び図２１２）、その後、第十二の絶縁膜であるシリ
コン窒化膜サイドウォール３４０を除去し、第二十五の
絶縁膜として、例えばシリコン酸化膜４３４を50〜500
ｎｍ堆積する以降は本実施例と同様に行うことで、選択
ゲート・トランジスタのゲート絶縁膜厚をメモリ・トラ
ンジスタのゲート絶縁膜厚より大きくする構造を採って
もよい。また、第十二の絶縁膜であるシリコン窒化膜サ
イドウォール３４０を除去した後、他の製造例のいずれ
と組み合わせてもよい。上記方法により、島状半導体層
の上部と下部に選択ゲートを配置し、かつ、メモリ・ト
ランジスタの浮遊ゲートの島状半導体層との間に配置す
るトンネル酸化膜の面積が浮遊ゲートの島状半導体層と
接する面積よりも小さい、各々トランジスタの選択ゲー
ト及び浮遊ゲートを一括で形成することができる。
【００６５】製造例８ 先の製造例１に対して、トンネル酸化膜を柱状をなす島
状半導体層１１０の周囲の一部に形成するための具体的
な製造工程例を次に示す。なお、図２１３〜図２１６及
び図２１７〜図２２０はそれぞれＥＥＰＲＯＭのメモリ
セルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面
図である。本実施例では第二の絶縁膜である熱酸化膜４
１０を形成、その後第二の絶縁膜である熱酸化膜４１０
をエッチング除去し、必要に応じて、例えば斜めイオン
注入を利用して各島状半導体層１１０の側壁にチャネル
イオン注入を行うまでは先の製造例１と同様である。つ
づいて、第五の絶縁膜として、例えばシリコン酸化膜４
３１を格子縞状である第一の溝部２１０にＣＶＤ法によ
り５０〜５００ｎｍ堆積し、格子縞状である第一の溝部
２１０を所望の深さまでエッチバックし、第五の絶縁膜
であるシリコン酸化膜４３１を所望の深さまで埋め込
む。この際、第五の絶縁膜であるシリコン酸化膜４３１
は、第二の絶縁膜である熱酸化膜４１０をエッチング除
去せずに堆積し、所望の深さまでエッチバックを行って
もよい。その後、例えばＣＶＤ法を用いて各島状半導体
層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化
膜となる第十三の絶縁膜として、例えばシリコン酸化膜
４８１を形成する。この際、トンネル酸化膜はＣＶＤ酸
化膜に限らず、熱酸化膜又は窒素酸化膜でもよい。つづ
いて、第一の導電膜として、例えば多結晶シリコン膜５
１１を５０〜２００ｎｍ程度堆積する（図２１３及び２
１７）。その後、例えば反応性イオンエッチングにより
サイドウォール状に所望の高さだけ残存させる（図２１
４及び２１８）。つづいて、第五の絶縁膜として、例え
ばシリコン酸化膜４３2を５０〜５００ｎｍ堆積し、例
えば等方性エッチングにより第五の絶縁膜であるシリコ
ン酸化膜４３2を少なくとも第一の導電膜である多結晶
シリコン膜５１１が露出しない程度エッチバックし、所
望の深さまで埋め込む。その後、第二十八の絶縁膜とし
て、例えばシリコン酸化膜４５２を５〜５０ｎｍ程度堆
積し、その後異方性エッチングにより島状半導体層１１
０の側壁にサイドウォール状に残存させる。この際、第
二十八の絶縁膜であるシリコン酸化膜４５２は熱酸化に
より形成してもよく、また、第二の絶縁膜である熱酸化
膜４１０を除去せずに用いてもよい。また、第二十八の
絶縁膜であるシリコン酸化膜４５２をサイドウォール状
にせず、第二十八の絶縁膜であるシリコン酸化膜４５２
を堆積し、そのまま用いてもよい。さらに、第二十七の
絶縁膜として、例えばシリコン窒化膜３６２を５〜５０
ｎｍ程度堆積し、その後異方性エッチングにより島状半
導体層１１０の側壁に第二十八の絶縁膜であるシリコン
酸化膜４５２を介してサイドウォール状に残存させる。
【００６６】次に、第二十五の絶縁膜として、例えばシ
リコン酸化膜４３５を５０〜５００ｎｍ堆積し、その
後、例えば等方性エッチングにより、後工程で形成する
第一の導電膜５１２の少なくとも上端部に達する程度ま
で埋め込む（図２１５及び図２１９）。その後、第二十
七の絶縁膜であるシリコン窒化膜３６２を等方性エッチ
ングによりエッチングし、以降は先の製造例７(図１８
９〜図１９６及び図１９９及び図２０６)に準ずる。た
だし、下段選択ゲート・トランジスタの選択ゲートはす
でに形成しているため、行わなくてよい。この際、第三の
絶縁膜であるシリコン酸化膜４２０は第十三の絶縁膜で
あるシリコン酸化膜４８１と同程度の膜厚が好ましい。
また、第二十七の絶縁膜であるシリコン窒化膜３６２と
３６３及び３６３と３６４の間に形成するトンネル酸化
膜として用いる第三の絶縁膜であるシリコン酸化膜４２
０はそれぞれ所望の第一の導電膜と島状半導体層１１０
との間に形成されればよく、配置は限定しない。例えば、
第一の導電膜である多結晶シリコン膜の上部若しくは下
部に偏って形成されてもよいし、第三の絶縁膜であるシ
リコン酸化膜４２０の一部が不純物拡散層と重なりをも
ってもよい。第三の絶縁膜であるシリコン酸化膜４２０
を形成する際に第二十七の絶縁膜であるシリコン窒化膜
３６２、３６３、３６４が残存しているところでは浮遊
ゲートと島状半導体層１１０を介する絶縁膜が第二十八
の絶縁膜であるシリコン酸化膜４５２及び第二十七の絶
縁膜であるシリコン窒化膜３６２、３６３、３６４及び
第三の絶縁膜であるシリコン酸化膜４２０によりＭＯＮ
ＯＳ構造となるが、選択ゲート及び浮遊ゲートと島状半
導体層１１０、第二十八の絶縁膜であるシリコン酸化膜
４５２の膜厚を制御することによりＭＯＮＯＳ構造のシ
リコン窒化膜へのトンネル電流を防止できる。また、第
三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法
により形成する際、先の製造例１のように形成した熱酸
化膜の膜厚が異方性をもっていてもよいし異方性をもっ
ていなくてもよい。以上方法により、メモリ・トランジ
スタの浮遊ゲートの島状半導体層との間に配置するトン
ネル酸化膜の面積が浮遊ゲートの島状半導体層とが接す
る面積よりも小さく、各々のトランジスタの浮遊ゲート
を一括で形成することができる。
【００６７】製造例９ この実施の形態で形成する半導体記憶装置は、半導体基
板を、例えば柱状に加工することで島状半導体層を形成
し、該島状半導体層の側面を活性領域面とし、該活性領
域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲート
を複数形成し、各々の島状半導体層を半導体基板に対し
て電気的にフローテイング状態とし、各々のメモリセル
の活性領域を電気的にフローテイング状態とする半導体
記憶装置において、島状半導体層の上部と下部に選択ゲ
ート・トランジスタを配置し、選択ゲート・トランジス
タに挟まれてメモリ・トランジスタを複数個、例えば２
個配置し、各々トランジスタを該島状半導体層に沿って
直列に接続した構造であり、選択ゲート・トランジスタ
のゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁
膜厚と等しく、各々のトランジスタの選択ゲート及び浮
遊ゲートを一括で形成する本発明の実施の形態を説明す
る。図２２１〜図２３４及び図２３５〜図２４８はそれ
ぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−
Ａ’及びＢ−Ｂ’断面図である。本実施例では第二の絶
縁膜である熱酸化膜４１０を、例えば等方性エッチング
によりエッチング除去するまでは先の製造例１と同じで
ある。その後、第十一の絶縁膜となる、例えばシリコン
酸化膜４７１を５０〜５００ｎｍ堆積し、異方性エッチ
ング又は等方性エッチングにより下段のメモリセルの電
荷蓄積層の上端部と下端部の間に第十一の絶縁膜である
シリコン酸化膜４７１の上端部が位置するように第一の
溝部２１０に埋め込む。次に、第十二の絶縁膜となる、
例えばシリコン窒化膜３４０を５〜５００ｎｍ堆積し、
サイドウォールを形成する(図２２１及び図２３５)。つ
づいて、第十一の絶縁膜と同様にシリコン酸化膜４７２
を５０〜５００ｎｍ堆積し、異方性エッチング又は等方
性エッチングにより上段のメモリセルの電荷蓄積層の上
端部と下端部の間に第十一の絶縁膜であるシリコン酸化
膜４７２の上端部が位置するように第一の溝部２１０に
埋め込む。その後、第十一の絶縁膜であるシリコン酸化
膜４７２をマスクに等方性エッチングにより第十二の絶
縁膜であるシリコン窒化膜サイドウォール３４０を部分
的に除去する(図２２２及び図２３６)。つづいて、例え
ば熱酸化法を用いて各島状半導体層１１０の周囲に、例
えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜
として酸化膜４2０を形成する(図２２３及び図２３
７)。この際、トンネル酸化膜は熱酸化膜に限らず、Ｃ
ＶＤ酸化膜又は窒素酸化膜でもよい。次に、第一の導電
膜となる、例えば多結晶シリコン膜５１０を５０〜２０
０ｎｍ程度堆積する(図２２４及び２３８)。その後、Ｃ
ＶＤ法により第四の絶縁膜として、例えばシリコン窒化
膜３２１を５〜５０ｎｍ堆積させる。つづいて、第四の
絶縁膜であるシリコン窒化膜３２１を、例えば反応性イ
オンエッチングにより第一の導電膜である多結晶シリコ
ン膜５１０の側壁にサイドウォール状に残存させる(図
２２５及び図２３９)。格子縞状の第一の溝部２１０に
ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸
化膜４３１を５０〜５００ｎｍ堆積する(図２２６及び
図２４０)。格子縞状の第一の溝部２１０の所望の深さ
まで第五の絶縁膜であるシリコン酸化膜４３１を埋めこ
む(図２２７及び図２４１)。
【００６８】第五の絶縁膜であるシリコン酸化膜４３１
をマスクに第四の絶縁膜であるシリコン窒化膜３２１を
等方性エッチングにより第五の絶縁膜であるシリコン酸
化膜４３１と第一の導電膜である多結晶シリコン膜５１
０の間にのみ残存させるようエッチングを行う(図２２
８及び図２４２)。この際、第五の絶縁膜であるシリコ
ン酸化膜４３１の上面より第四の絶縁膜であるシリコン
窒化膜３２１が窪みを生じた状態となる。この窪みに第
六の絶縁膜としてシリコン酸化膜４４１を３〜３０ｎｍ
堆積する。この際、第六の絶縁膜であるシリコン酸化膜
４４１の膜厚は、第四の絶縁膜であるシリコン窒化膜３
２１の約半分程度以上の膜であれば上記窪みが埋まる。
また、第一の導電膜である多結晶シリコン膜５１０の側
壁にも酸化膜４４１堆積するため、例えば等方性エッチ
ングにより第一の導電膜である多結晶シリコン膜５１０
の側壁の酸化膜４４１を除去する。これにより、窪み部
には第六の絶縁膜であるシリコン酸化膜４４１が残存
し、第四の絶縁膜であるシリコン窒化膜３２１は第五の
絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であ
るシリコン酸化膜４４１によって埋没する。つづいて、
同様にＣＶＤ法により第四の絶縁膜であるシリコン窒化
膜３２２を５〜５０ｎｍ堆積させ、反応性イオンエッチ
ングにより第一の導電膜である多結晶シリコン膜５１０
の側壁にサイドウォール状に第四の絶縁膜であるシリコ
ン窒化膜３２２を残存させる(図２２９及び図２４３)。
その後、同様に第五の絶縁膜であるシリコン酸化膜４３
２を埋めこんだ後、サイドウォール状の第四の絶縁膜で
あるシリコン窒化膜３２２の上部に、第六の絶縁膜と同
様に第六の絶縁膜であるシリコン酸化膜４４２を配置す
る。続いて、同様に第一の導電膜である多結晶シリコン
膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３
２３のサイドウォールを形成する(図２３０及び図２４
４)。これらを繰り返すことにより第一の導電膜である
多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜で
あるシリコン窒化膜のサイドウォールを形成する(図２
３１及び図２４５)。等方性エッチングにより第一の導
電膜である多結晶シリコン膜５１０の分割を行う(図２
３２及び図２４６)。その後、例えば等方性エッチング
により第一の絶縁膜であるシリコン窒化膜３１０及び第
十二の絶縁膜であるシリコン窒化膜３4０及び第四の絶
縁膜であるシリコン窒化膜サイドウォール３２１〜３２
４をエッチングする。つづいて、分割された第一の導電
膜である多結晶シリコン膜５１１〜５１４及び第一の絶
縁膜であるシリコン窒化膜３１０と自己整合で島状半導
体層１１０、半導体基板１００に不純物導入を行う。例
えば固層気相拡散を用いて７１０〜７２４のN型不純物
拡散層として砒素１×１０18〜１×１０31／ｃｍ3程度
のドーズで形成する。この際、第一の配線層となる不純
物拡散層７１０はイオン注入法などにより不純物濃度の
調整を行ってもよい(図２３３及び図２４７)。例えば、
０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入
エネルギー、燐を１×１０ 13〜１×１０15／ｃｍ2程度
のドーズが挙げられる。
【００６９】その後、第一の導電膜である多結晶シリコ
ン膜５１１〜５１４の露出部を、例えば熱酸化法によっ
て第七の絶縁膜であるシリコン酸化膜４５０を５〜５０
ｎｍ選択的に形成する。この際、熱処理を施すことによ
り不純物拡散層７１０〜７２４を拡散させ島状半導体層
１１０のP型領域を電気的にフローティング状態とし、
さらに、不純物拡散層７１０〜７２４はトンネル酸化膜
となる第三の絶縁膜である酸化膜４2０を介して隣接す
る第一の導電膜である多結晶シリコン膜５１１〜５１４
のそれぞれ最も近接する端部の位置まで達していなけれ
ばならない(図２３３及び図２４７)。また、第一の導電
膜である多結晶シリコン膜５１１〜５１４の不純物の導
入は第一の導電膜である多結晶シリコン膜５１０の成膜
時に行ってもよいし、島状半導体層１１０に不純物導入
を行う際に行ってもよいし、導電膜としてなれば導入時
期は制限されない。その後、第四の絶縁膜であるシリコ
ン窒化膜サイドウォール３２１〜３２４を、例えば等方
性エッチングにより除去する以降は先の製造例１に準ず
る。なお、実施例では、マスクを用いることなく各メモ
リセルの制御ゲートを一方向について連続するように形
成した。これは、島状半導体層の配置が対称的でない場
合に初めて可能である。すなわち、第二又は第三の配線
層方向の島状半導体層との隣接間隔を、第四の配線層方
向にそれより小さくすることにより、第四の配線層方向
には分離され、第二又は第三の配線層方向に繋がる配線
層がマスク無しで自動的に得られる。これに対して、例
えば、島状半導体層の配置を対称にした場合にはフォト
リソグラフィによりレジストのパターンニング工程によ
り配線層の分離を行ってもよい。また、複数のメモリセ
ル部の上部と下部に選択ゲートを配置することでメモリ
セルトランジスタが過剰消去の状態すなわち、読み出し
電圧が０Ｖであってしきい値が負の状態になり、非選択
セルでもセル電流が流れる現象を防止することができ
る。
【００７０】製造例１０ 製造例１に対して、島状半導体層にメモリ・トランジス
タを２個配置し、各々トランジスタを島状半導体層に沿
って直列に接続した構造であり、トンネル酸化膜を柱状
をなす島状半導体層１１０の周囲の一部に形成するため
の具体的な製造工程例を次に示す。なお、図２４９〜図
２５８及び図２５９〜図２６８はそれぞれＥＥＰＲＯＭ
のメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’
断面図である。本実施例では第二の絶縁膜である熱酸化
膜４１０を形成し（図２４９及び図２５９）、その後第
二の絶縁膜である熱酸化膜４１０をエッチング除去し、
必要に応じて、例えば斜めイオン注入を利用して各島状
半導体層１１０の側壁にチャネルイオン注入を行うまで
は先の製造例１と同様である。その後、第二十八の絶縁
膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ
程度堆積し、その後異方性エッチングにより島状半導体
層１１０の側壁にサイドウォール状に残存させる。この
際、第二十八の絶縁膜であるシリコン酸化膜４５２は熱
酸化により形成してもよく、また、第二の絶縁膜である
熱酸化膜４１０を除去せずに用いてもよい。また、第二
十八の絶縁膜であるシリコン酸化膜４５２をサイドウォ
ール状にせず、第二十八の絶縁膜であるシリコン酸化膜
４５２を堆積し、そのまま用いてもよい。さらに、第二
十七の絶縁膜として、例えばシリコン窒化膜３６２を５
〜５０ｎｍ程度堆積し、その後異方性エッチングにより
島状半導体層１１０の側壁に第二十八の絶縁膜であるシ
リコン酸化膜４５２を介してサイドウォール状に残存さ
せる。次に、第二十五の絶縁膜として、例えばシリコン
酸化膜４３５を５０〜５００ｎｍ堆積し、その後、例え
ば等方性エッチングにより後工程で形成する第一の導電
膜５１１の少なくとも上端部に達する程度まで埋め込む
（図２５０及び図２６０）。第二十五の絶縁膜であるシ
リコン酸化膜４３５をマスクに第二十七の絶縁膜である
シリコン窒化膜３６２を等方性エッチングにより第二十
八の絶縁膜であるシリコン酸化膜４５２と第二十五の絶
縁膜であるシリコン酸化膜４３５の間にのみ残存させる
ようエッチングを行う（図２５１及び図２６１）。この
際、第二十五の絶縁膜であるシリコン酸化膜４３５の上
面より第二十七の絶縁膜であるシリコン窒化膜３６２が
窪みを生じた状態となる。この窪みに、第二十六の絶縁
膜として、例えばシリコン酸化膜４４５を３〜３０ｎｍ
堆積する（図２５２及び図２６２）。この際、第二十六
の絶縁膜であるシリコン酸化膜４４５の膜厚は第二十七
の絶縁膜であるシリコン窒化膜３６２の約半分程度以上
の膜であれば上記窪みが埋まる。また、第二十八の絶縁
膜であるシリコン酸化膜４５２の側壁にも第二十六の絶
縁膜であるシリコン酸化膜４４５が堆積するため、例え
ば等方性エッチングにより第二十八の絶縁膜であるシリ
コン酸化膜４５２の側壁の第二十六の絶縁膜であるシリ
コン酸化膜４４５を除去する。なお、第二十五の絶縁膜
であるシリコン酸化膜４３５の上面の第二十八の絶縁膜
であるシリコン酸化膜４５２を一度除去し、再度同程度
の膜を形成してもよい。これにより、窪み部には第二十
六の絶縁膜であるシリコン酸化膜４４５が残存し、第二
十七の絶縁膜であるシリコン窒化膜３６２は第二十五の
絶縁膜であるシリコン酸化膜４３５、第二十六の絶縁膜
であるシリコン酸化膜４４５によって埋没する（図２５
３及び図２６３）。つづいて、第二十七の絶縁膜とし
て、例えばシリコン窒化膜３６３を５〜５０ｎｍ程度堆
積し、その後異方性エッチングにより島状半導体層１１
０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５
２を介してサイドウォール状に残存させる（図２５４及
び図２６４）。その後、同様に第二十五の絶縁膜である
シリコン酸化膜４３６を埋め込み、サイドウォール状の
第二十七の絶縁膜であるシリコン窒化膜３６３の上部
に、第二十六の絶縁膜であるシリコン酸化膜４４５と同
様に第二十六の絶縁膜であるシリコン酸化膜４４６を配
置する。次に、同様に島状半導体層１１０の側壁に第二
十八の絶縁膜であるシリコン酸化膜４５２を介して第二
十七の絶縁膜であるシリコン窒化膜３６４をサイドウォ
ール状に残存させる（図２５５及び図２６５）。その
後、第二十七の絶縁膜であるシリコン窒化膜３６２、３
６３、３６４をマスクに等方性エッチングにより第二十
五の絶縁膜であるシリコン酸化膜４３５、４３６及び第
二十六の絶縁膜であるシリコン酸化膜４４５、４４６及
び第二十八の絶縁膜であるシリコン酸化膜４５２を除去
する（図２５６及び図２６６）。つづいて、第二十七の
絶縁膜であるシリコン窒化膜３６２、３６３、３６４を
等方性エッチングにより除去した後、例えばＣＶＤ法を
用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ
程度のトンネル酸化膜となる第三の絶縁膜として、例え
ばシリコン酸化膜４２０を形成する（図２５７及び図２
６７）。この際、トンネル酸化膜は熱酸化膜に限らず、
熱酸化膜又は窒素酸化膜でもよい。また、第二十八の絶
縁膜であるシリコン酸化膜４５２は第三の絶縁膜である
シリコン酸化膜４２０の形成に伴い膜厚が増加し、第三
の絶縁膜であるシリコン酸化膜４２０よりも必ず厚い膜
となる。その後、第一の導電膜となる、例えば多結晶シ
リコン膜５１０を５０〜２００ｎｍ程度堆積する以降は
先の製造例１に準ずる（図２５８及び図２６８）。ただ
し、選択ゲート・トランジスタは形成しない。また、ト
ンネル酸化膜となる第三の絶縁膜であるシリコン酸化膜
４２０はそれぞれ所望の第一の導電膜と島状半導体層１
１０との間に形成されればよく、配置は限定しない。例
えば、第一の導電膜である多結晶シリコン膜の上部若し
くは下部に偏って形成されてもよいし、第三の絶縁膜で
あるシリコン酸化膜４２０の一部が不純物拡散層と重な
りをもつてもよい。第三の絶縁膜であるシリコン酸化膜
４２０などを熱酸化法により形成する際、先の製造例１
のように形成した熱酸化膜の膜厚が異方性をもっていて
もよいし異方性をもっていなくてもよい。なお、上記製
造例では、半導体基板を加工することにより形成した島
状半導体層１１１０の側面に電荷蓄積層を一括で形成す
る方法について述べたが、種々組み合わせて用いてもよ
い。
【００７１】また、上記製造例に示すように、半導体基
板面の垂線方向に電荷蓄積層及び制御ゲートを有する複
数のメモリセルを直列に接続し、メモリセルは半導体基
板と該半導体基板上に格子縞状に絶縁されてなるマトリ
クス状に配列された複数の島状半導体層の側壁部に形成
され、該島状半導体層に配置された不純物拡散層をメモ
リセルのソース又はドレインとし、該不純物拡散層によ
り半導体基板と島状半導体層が電気的に絶縁しており、
前記制御ゲートが一方向の複数の島状半導体層について
連続的に、かつ、半導体基板面に対し水平方向に配置さ
れてなる制御ゲート線を有し、該制御ゲート線と交差す
る方向に不純物拡散層と電気的に接続し、且つ、半導体
基板面に対し水平方向に配置されてなるビット線を有す
る本発明の実施の形態について述べてきたが、種々組み
合わせて用いてもよい。
【００７２】
【発明の効果】本発明の半導体記憶装置によれば、半導
体基板と、少なくとも１つの島状半導体層、該島状半導
体層の側壁の周囲の全部又は一部に形成された電荷蓄積
層及び制御ゲートから構成される少なくとも１つのメモ
リセルとを有する半導体記憶装置であって、前記メモリ
セルの少なくとも１つが前記半導体基板から電気的に絶
縁され、かつ前記電荷蓄積層と島状半導体層との間の少
なくとも一部の領域で電荷を通過させ得る絶縁膜を有す
るため、島状半導体層の垂直方向における基板のバック
バイアス効果の回避又はばらつきを防止することが可能
となり、ビットラインとソースライン間に直列に接続す
るメモリセルを複数形成することが可能となる。これに
より、基板からのバックバイアス効果に起因する読み出
し時における各メモリセルの閾値の低下によるメモリセ
ルの特性のばらつきの発生を防止することができる。ま
た、大容量化が可能となる。例えば、メモリトランジス
タを備える半導体基板円柱の直径を最小加工寸法で形成
し、互いの半導体基板柱とのスペース幅の最短距離を最
小加工寸法で構成した場合、半導体基板円柱当りのメモ
リトランジスタの段数が２段であれば、従来の２倍の容
量が得られる。つまり、半導体基板円柱当りのメモリト
ランジスタ段数倍の大容量化が行える。一般的に段数が
多ければ多いほど大容量化が実現する。これによりビッ
ト当りのセル面積が縮小し、チップの縮小化及び低コス
ト化が図れる。しかも、デバイス性能を決定する方向で
ある垂直方向は最小加工寸法に依存せず、デバイスの性
能を維持することができる。さらに、各メモリセルは、
島状半導体層を取り囲むように配置するため、駆動電流
の向上及びＳ値の増大が実現する。また、本発明の半導
体記憶装置の製造方法によれば、円形のパターンを用い
て半導体基板を柱状に加工した後、該半導体基板側面を
犠牲酸化することで、基板表面のダメージ、欠陥及び凹
凸を取り除くことで、良好な活性領域面として用いるこ
とができる。この際、酸化膜厚を制御することで柱の直
径を操作することが可能となり、トンネル酸化膜の表面
積と浮遊ゲートと制御ゲートの層間容量膜の表面積でき
まる浮遊ゲートと制御ゲート間の容量の増大が容易に行
える。さらに、円形のパターンを用いることで、活性領
域面に局所的な電界集中の発生が回避でき、電気的制御
が容易に行える。さらに、柱状の半導体基板にトランジ
スタのゲート電極を取り囲むように配置することで駆動
電流の向上及びＳ値の増大が実現する。各メモリセルの
活性領域を基板に対してフローテイング状態となるよう
に不純物拡散層を形成することで基板からのバックバイ
アス効果が無くなり読み出し時における各メモリセルの
閾値の低下によるメモリセルの特性のばらつきが発生し
なくなる。また、トンネル酸化膜及び浮遊ゲート堆積
後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方
向に複数形成することで、浮遊ゲートの加工が一括で行
える。つまり、トンネル酸化膜は各々のメモリセルに対
して同質のものが得られる。これらの手法を用いること
により、メモリセルの特性ばらつきが抑制され、デバイ
スの性能のばらつきが抑制され、制御が容易となり低コ
スト化実現する。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置において電荷蓄積層
として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルア
レイを示す平面図である。
【図２】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図４】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図５】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図６】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図７】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図８】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図９】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。
【図１０】 本発明の半導体記憶装置において電荷蓄積
層として浮遊ゲートを有する半導体記憶装置の図１にお
けるＡ−Ａ’断面図に対応する断面図である。
【図１１】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断
面図である。
【図１２】 電荷蓄積層として浮遊ゲートを有する別の
半導体記憶装置の図１におけるＡ−Ａ’断面図に対応す
る断面図である。
【図１３】 電荷蓄積層として浮遊ゲートを有する別の
半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応す
る断面図である。
【図１４】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図１５】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図１６】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図１７】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図１８】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図１９】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図２０】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図２１】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図２２】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図２３】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図２４】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図２５】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図２６】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図２７】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図２８】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図２９】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図３０】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図３１】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図３２】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図３３】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図３４】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図３５】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図３６】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。
【図３７】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。
【図３８】 本発明の半導体記憶装置の等価回路図であ
る。
【図３９】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図４０】 本発明の半導体記憶装置の書き込み時のタ
イミングチャートの一例を示す図である。
【図４１】 本発明の半導体記憶装置の書き込み時の別
のタイミングチャートの一例を示す図である。
【図４２】 本発明の半導体記憶装置の消去時のタイミ
ングチャートの一例を示す図である。
【図４３】 本発明の半導体記憶装置の消去単位を説明
するための等価回路図である。
【図４４】 本発明の半導体記憶装置の別の等価回路図
である。
【図４５】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図４６】 本発明の半導体記憶装置の書き込み時のタ
イミングチャートの一例を示す図である。
【図４７】 本発明の半導体記憶装置の消去時のタイミ
ングチャートの一例を示す図である。
【図４８】 本発明の半導体記憶装置のさらに別の等価
回路図である。
【図４９】 本発明の半導体記憶装置のさらに別の等価
回路図である。
【図５０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図５９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図６９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図７０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。
【図７１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図７９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図８９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図９０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。
【図９１】 本発明の半導体記憶装置の製造例１の各工
程における島状半導体層の拡大平面図である。
【図９２】 本発明の半導体記憶装置の製造例１の各工
程における島状半導体層の平面図である。
【図９３】 本発明の半導体記憶装置の製造例１の各工
程における島状半導体層の拡大平面図である。
【図９４】 本発明の半導体記憶装置の製造例１の各工
程における島状半導体層の拡大平面図である。
【図９５】 本発明の半導体記憶装置の製造例１の各工
程における島状半導体層の拡大平面図である。
【図９６】 本発明の半導体記憶装置の製造例１の各工
程における島状半導体層の平面図である。
【図９７】 本発明の半導体記憶装置の製造例２を示す
断面（図１のＡ−Ａ’線）工程図である。
【図９８】 本発明の半導体記憶装置の製造例２を示す
断面（図１のＡ−Ａ’線）工程図である。
【図９９】 本発明の半導体記憶装置の製造例２を示す
断面（図１のＡ−Ａ’線）工程図である。
【図１００】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１０１】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１０２】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１０３】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１０４】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１０５】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１０６】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１０７】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１０８】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１０９】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１１０】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１１１】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１１２】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１１３】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１１４】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１１５】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１１６】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１１７】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１１８】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１１９】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１２０】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１２１】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１２２】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１２３】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１２４】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１２５】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１２６】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１２７】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１２８】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１２９】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１３０】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１３１】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１３２】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１３３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１３４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１３５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１３６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１３７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１３８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１３９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１４０】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１４１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１４２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１４３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１４４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１４５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１４６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１４７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１４８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１４９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５０】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１５６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１５７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１５９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６１】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１６２】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１６３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１６９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１７０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１７１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１７２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１７３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１７４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１７５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１７６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１７７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１７８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１７９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１８７】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１８８】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１８９】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９０】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９１】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９２】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９３】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９４】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９５】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９６】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９７】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９８】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図１９９】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２００】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０１】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０２】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０３】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０４】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０５】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０６】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２０７】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０８】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０９】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１０】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２１１】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２１２】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２１３】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１４】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１５】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１６】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１７】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２１８】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２１９】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２２０】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２２１】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２２】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２３】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２４】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２５】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２６】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２７】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２８】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２２９】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２３０】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２３１】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２３２】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２３３】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２３４】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２３５】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２３６】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２３７】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２３８】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２３９】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４０】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４１】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４２】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４３】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４４】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４５】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４６】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４７】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４８】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４９】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５０】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５１】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５２】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５３】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５４】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５５】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５６】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５７】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５８】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図２５９】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６０】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６１】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６２】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６３】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６４】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６５】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６６】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６７】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６８】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６９】 従来のＥＥＰＲＯＭを示す平面図であ
る。
【図２７０】 図２６９のＡ−Ａ’及びB−Ｂ’断面図
である。
【図２７１】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。
【図２７２】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。
【図２７３】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。
【図２７４】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。
【図２７５】 従来のＥＥＰＲＯＭの平面図及び対応す
る等価回路図である。
【図２７６】 従来のMNOS構造のメモリセルの断面図で
ある
【図２７７】 従来の別のMNOS構造のメモリセルの断面
図である
【図２７８】 一つの柱状シリコン層に複数のメモリセ
ルを形成した半導体装置の断面図である。
【符号の説明】
１００ シリコン基板（半導体基板） １１０ 島状半導体層 ２１０ 第一の溝部 ２２０ 第二の溝部 ３１０ シリコン窒化膜（第一の絶縁膜、マスク層） ３２０、３２１〜３２４ シリコン窒化膜（第四の絶縁
膜、サイドウォールスペーサ） ３３１ シリコン窒化膜（第九の絶縁膜） ３４０〜３４３ シリコン窒化膜（第十二の絶縁膜、サ
イドウォールスペーサ） ３５０〜３５３ シリコン窒化膜（第十四の絶縁膜） ４１０、４１１ 熱酸化膜（第二の絶縁膜） ４２０ シリコン酸化膜（第三の絶縁膜、トンネル酸化
膜） ４３０、４３１、４３２ シリコン酸化膜（第五の絶縁
膜） ４４１、４４２、４４３ シリコン酸化膜（第六の絶縁
膜） ４５０ シリコン酸化膜（第七の絶縁膜） ４６０、４６１、４６２、４６３ シリコン酸化膜（第
八の絶縁膜） ４６５ シリコン酸化膜（第十の絶縁膜） ４７１、４７２ シリコン酸化膜（第十一の絶縁膜） ４８０、４８１、４８４ 酸化膜（第十三の絶縁、ゲー
ト酸化膜） ４９０、４９１、４９２、４９５、４９９ シリコン酸
化膜（第十五の絶縁膜） ５００ 選択ゲート ５１０ 浮遊ゲート ５１１〜５１４ 多結晶シリコン膜（第一の導電膜） ５２０ 制御ゲート ５２１〜５２４ 多結晶シリコン膜（第二の導電膜） ５３０ 多結晶シリコン膜（第三の電極） ６１２、６１３ ＯＮＯ膜（層間絶縁膜） ６２２、６２３ 積層絶縁膜（電荷蓄積層） ７１０、７２０〜７２７ N型不純物拡散層 ８１０、８１０-１〜８１０-N 第一の配線層 ８２１、８２４ 第二の配線層 ８３２、８３３ 第三の配線層 ８４０、８４０-１〜８４０-M 第四の配線層（ビット
線） ９１０ 第一のコンタクト部 ９２１、９２４ 第二のコンタクト部 ９３２、９３３ 第三のコンタクト部 Ｒ１ レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷上 拓司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 横山 敬 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 竹内 昇 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B025 AA02 AC02 AC03 AE00 5F083 EP03 EP18 EP22 EP32 EP43 EP76 ER09 ER15 ER16 GA09 HA02 HA06 JA04 JA36 PR37 PR39 PR40 5F101 BA12 BA45 BB02 BC02 BD22 BD34

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、少なくとも１つの島状半
    導体層、該島状半導体層の側壁の周囲の全部又は一部に
    形成された電荷蓄積層及び制御ゲートから構成される少
    なくとも１つのメモリセルとを有する半導体記憶装置で
    あって、 前記メモリセルの少なくとも１つが前記半導体基板から
    電気的に絶縁され、かつ前記電荷蓄積層と島状半導体層
    との間の少なくとも一部の領域で電荷を通過させ得る絶
    縁膜を有することを特徴とする半導体記憶装置。
  2. 【請求項２】 メモリセルが、半導体基板又は島状半導
    体層内に形成された前記半導体基板と逆導電型の不純物
    拡散層により、あるいは前記半導体基板又は前記島状半
    導体層内に形成された前記半導体基板と逆導電型の不純
    物拡散層と該不純物拡散層内に形成された前記半導体基
    板と同じ導電型の不純物拡散層とにより、前記半導体基
    板から電気的に絶縁されてなる請求項１に記載の半導体
    記憶装置。
  3. 【請求項３】 メモリセルが、複数形成され、該複数の
    メモリセルの少なくとも１つ以上が他のメモリセルか
    ら、島状半導体層内に形成された半導体基板と逆導電型
    の不純物拡散層により、あるいは前記島状半導体層内に
    形成された前記半導体基板と逆導電型の不純物拡散層と
    該不純物拡散層内に形成された前記半導体基板と同じ導
    電型の不純物拡散層とにより、電気的に絶縁されてなる
    請求項１又は２に記載の半導体記憶装置。
  4. 【請求項４】 不純物拡散層と半導体基板又は島状半導
    体層との接合部に形成される空乏層とにより前記半導体
    基板から電気的に絶縁されてなる請求項１〜３のいずれ
    か１つに記載の半導体記憶装置。
  5. 【請求項５】 メモリセルが、複数形成され、該複数の
    メモリセルの少なくとも１つ以上が他のメモリセルか
    ら、島状半導体層内に形成された半導体基板と逆導電型
    の不純物拡散層と、該不純物拡散層と半導体基板又は島
    状半導体層との接合部に形成される空乏層とにより前記
    半導体基板から電気的に絶縁されてなる請求項１〜４の
    いずれか１つに記載の半導体記憶装置。
  6. 【請求項６】 絶縁膜が、電荷蓄積層の直下にトンネル
    絶縁膜として形成されてなる請求項１〜５のいずれか１
    つに記載の半導体記憶装置。
  7. 【請求項７】 半導体基板上に形成された不純物拡散層
    が少なくとも１つ以上のメモリセルに対する共通配線で
    ある請求項１〜６のいずれか１つに記載の半導体記憶装
    置。
  8. 【請求項８】 メモリセルが、１つの島状半導体層に対
    して複数個形成され、かつこれらメモリセルが直列に配
    列されてなる請求項１〜７のいずれか１つに記載の半導
    体記憶装置。
  9. 【請求項９】 島状半導体層が、マトリクス状に複数個
    配列され、該島状半導体層内に、メモリセルの電荷蓄積
    状態を読み出すための配線が形成され、かつ複数の制御
    ゲートが、一方向に連続的に配置されて制御ゲート線を
    構成し、 該制御ゲート線と交差する方向の複数の配線が接続され
    てビット線を構成する請求項１〜８のいずれか１つに記
    載の半導体記憶装置。
  10. 【請求項１０】 前記島状半導体層の側壁の１部もしく
    はその周囲を取り囲むようにメモリセルを選択するため
    のゲート電極が、島状半導体層に形成されたメモリセル
    の少なくとも一方の端部に形成され、該ゲート電極が前
    記メモリセルに対して直列に配置されてなる請求項１〜
    ９のいずれか１つに記載の半導体記憶装置。
  11. 【請求項１１】 ゲート電極に対向する島状半導体層
    が、半導体基板又はメモリセルから、半導体基板表面又
    は前記島状半導体層に形成された前記半導体基板と逆導
    電型の不純物拡散層により電気的に絶縁されてなる請求
    項１０に記載の半導体記憶装置。
  12. 【請求項１２】 メモリセル同士のチャネル層が電気的
    に接続するように、制御ゲート同士が近接して配置され
    てなる請求項１〜９のいずれか１つに記載の半導体記憶
    装置。
  13. 【請求項１３】 ゲート電極に対向する島状半導体層内
    に配置するチャネル層とメモリセルのチャネル層とが電
    気的に接続するように、制御ゲートとゲート電極とが近
    接して配置されてなる請求項１０又は１１に記載の半導
    体記憶装置。
  14. 【請求項１４】 制御ゲート間に、さらに、メモリセル
    同士のチャネル層を電気的に接続するための電極を有す
    る請求項１〜９のいずれか１つに記載の半導体記憶装
    置。
  15. 【請求項１５】 制御ゲートとゲート電極との間に、さ
    らに、ゲート電極に対向する島状半導体層内に配置する
    チャネル層とメモリセルのチャネル層とを電気的に接続
    するための電極を有する請求項１０又は１１に記載の半
    導体記憶装置。
  16. 【請求項１６】 制御ゲートとゲート電極の全部又は一
    部とが同じ材料で形成されてなる請求項１０、１１、１
    ３、１５のいずれか１つに記載の半導体記憶装置。
  17. 【請求項１７】 電荷蓄積層とゲート電極とが同じ材料
    で形成されてなる請求項１０、１１、１３、１５のいず
    れか１つに記載の半導体記憶装置。
  18. 【請求項１８】 島状半導体層が、マトリクス状に複数
    個配列され、島状半導体層の一方向の幅が、同方向に隣
    接する島状半導体層間の距離よりも小さい請求項１〜１
    ７のいずれか１つに記載の半導体記憶装置。
  19. 【請求項１９】 島状半導体層が、マトリクス状に複数
    個配列され、一方向における島状半導体層間の距離が、
    異なる方向における島状半導体層間の距離よりも小さい
    請求項１〜１８のいずれか１つに記載の半導体記憶装
    置。
  20. 【請求項２０】 半導体基板の垂線方向の下側から順に
    下方ゲート電極、制御ゲート及び／又は上方ゲート電極
    が配置しており、メモリセルが形成された島状半導体層
    がマトリクス状に配置したメモリセルアレイの端部にお
    いて、上方ゲート電極、制御ゲート及び／又は下方ゲー
    トの順で半導体記憶装置の表面に電極が引き出されてな
    る請求項１〜１９のいずれか１つに記載の半導体記憶装
    置。
  21. 【請求項２１】 島状半導体層が、少なくとも２つ以上
    の面方位を有する請求項１〜２０のいずれか１つに記載
    の半導体記憶装置。
  22. 【請求項２２】 半導体基板上に少なくとも１つの島状
    半導体層を形成する工程と、 該島状半導体層上に、その表面の少なくとも一部を覆う
    絶縁膜と、その表面を覆う第一導電膜とを形成する工程
    と、 前記島状半導体層の側壁上に位置する第一導電膜の上
    に、高さ方向に分割された絶縁膜からなるサイドウォー
    ルスペーサを形成する工程と、 該サイドウォールスペーサをマスクとして用いて第一導
    電膜を分割する工程と、 該分割された第一導電膜に対して自己整合的に不純物を
    導入する工程と、 該第一導電膜上に層間容量膜及び第二導電膜を形成する
    工程と、以上の工程を少なくとも用いて、 前記島状半導体層と、該島状半導体層の側壁の１部又は
    その周囲に形成された電荷蓄積層及び制御ゲートと、前
    記電荷蓄積層と島状半導体層との間の少なくとも一部の
    領域で電荷を通過させ得る絶縁膜とから構成される少な
    くとも１つのメモリセルを有する半導体記憶装置の製造
    方法。
  23. 【請求項２３】 導入された不純物が、半導体基板表面
    に対して水平な方向において、島状半導体層内で不純物
    拡散層がつながるように不純物を拡散する請求項２２に
    記載の半導体記憶装置の製造方法。
  24. 【請求項２４】 島状半導体層を複数マトリクス状に形
    成し、さらに、該島状半導体層の側壁を酸化して該酸化
    膜を除去することにより、一方向における前記島状半導
    体層の幅を島状半導体層間の距離よりも小さくする請求
    項２２又は２３に記載の半導体記憶装置の製造方法。
  25. 【請求項２５】 分割された第一導電膜間に、第三導電
    膜を形成する請求項２２〜２４のいずれか１つに記載の
    半導体記憶装置の製造方法。
  26. 【請求項２６】 第一導電膜を２以上に分割する際に、
    島状半導体層に側して第一導電膜直下に形成されるチャ
    ネル層が、隣接するチャネル層と互いに電気的に接続さ
    れる程度に第一導電膜を互いに近接して配置する請求項
    ２２〜２５のいずれか１つに記載の半導体記憶装置の製
    造方法。
  27. 【請求項２７】 半導体基板の垂線方向の下側から順に
    下方ゲート電極、制御ゲート及び／又は上方ゲート電極
    が配置され、メモリセルが形成された島状半導体層がマ
    トリクス状に配置したメモリセルアレイの端部におい
    て、上方ゲート電極、制御ゲート及び／又は下方ゲート
    の順で半導体記憶装置の表面に電極を引き出すことから
    なる請求項２２〜２６のいずれか１つに記載の半導体記
    憶装置の製造方法。
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