KR100440905B1 - 반도체 기억장치 및 그의 제조방법 - Google Patents

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샤프 가부시키가이샤
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Abstract

전하 축적층 및 제어게이트를 갖는 반도체 기억장치의 백바이어스 효과에 의한 영향을 저감시킴으로써 집적도를 향상시켜, 점유면적을 증가시키지 않고 부유 게이트와 제어게이트와의 용량비를 한층 더 증대시킴과 동시에, 제조 프로세스에 기인하는 셀 특성의 격차가 억제된 반도체 기억장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억장치는, 반도체 기판과, 적어도 1개의 섬모양 반도체층, 상기 섬모양 반도체층의 측벽의 주위의 전부 또는 일부에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 1개의 메모리 셀을 갖는 반도체 기억장치에 있어서, 상기 메모리 셀의 적어도 1개가 상기 반도체 기판으로부터 전기적으로 절연되어 이루어지는 것을 특징으로 한다.

Description

반도체 기억장치 및 그의 제조방법{A SEMICONDUCTOR MEMORY AND ITS PRODUCTION PROCESS}
본 발명은 반도체기억장치 및 그의 제조방법에 관한 것으로, 더 구체적으로는, 전하 축적층과 제어게이트를 갖는 메모리 트랜지스터를 구비하는 반도체기억장치 및 그의 제조방법에 관한 것이다.
EEPROM의 메모리셀로서, 게이트부에 전하 축적층과 제어게이트를 갖고, 터널전류를 이용하여 전하 축적층으로의 전하의 주입, 전하 축적층으로부터의 전하의 방출을 행하는 MOS 트랜지스터 구조의 디바이스가 알려져 있다. 이 메모리셀에서는, 전하 축적층의 전하축적상태의 차이에 의한 문턱치전압의 차이를 데이터 "0","1"로서 기억한다. 예컨대, 전하 축적층으로서 부유게이트를 이용하는 n 채널 메모리셀의 경우, 부유게이트에 전자를 주입하기 위해서는, 소스, 드레인 확산층과 기판을 접지하고, 제어게이트에 정의 고전압을 인가한다. 이때 기판측에서 터널전류에 의해 부유게이트로 전자가 주입된다. 이 전자주입에 의해, 메모리셀의 문턱치 전압은 정방향으로 이동한다. 부유게이트의 전자를 방출시키기 위해서는, 제어게이트를 접지하고, 소스, 드레인 확산층 또는 기판 중 어느 하나에 정(+)의 고전압을 인가한다. 이때 부유게이트로부터 터널전류에 의해 기판측의 전자가 방출된다. 이 전자 방출에 의해, 메모리셀의 문턱치 전압은 부(-)의 방향으로 이동한다.
이상의 동작에 있어서, 전자주입과 방출, 즉 기입과 소거를 효율적으로 하기 위해서는, 부유게이트와 제어게이트 및 부유게이트와 기판 사이의 용량결합의 관계가 중요하다. 즉, 부유게이트와 제어게이트 사이의 용량이 클수록, 제어게이트의 전위를 효과적으로 부유게이트에 전달할 수 있어서, 기입 및 소거가 용이하게 된다.
그러나, 최근의 반도체기술의 진보, 특히 미세 가공 기술의 진보에 의해, EEPROM의 메모리셀의 소형화와 대용량화가 급속히 진행하고 있다. 따라서, 메모리셀 면적을 작게 하고, 또한 부유게이트와 제어게이트 사이의 용량을 어떻게 크게 확보할 것인 지가 중요한 문제로 되어 있다.
부유게이트와 제어게이트 사이의 용량을 크게 하기 위해서는, 이들 사이의 게이트 절연막을 얇게 하거나, 그의 유전율을 크게 하거나, 또는 부유게이트와 제어게이트의 대향면적을 크게 하는 것이 필요하다.
그러나, 게이트 절연막을 얇게 하는 것은, 신뢰성상 한계가 있다. 게이트 절연막의 유전율을 크게 하는 것은, 예컨대 실리콘 산화막에 대신하여 실리콘 질소막 등을 이용하는 것이 생각되지만, 이것도 주로 신뢰성의 문제가 있고 실용적이지 않다. 따라서, 충분한 용량을 확보하기 위해서는, 부유게이트와 제어게이트 오버랩 면적을 일정치 이상 확보하는 것이 필요하게 되지만, 이는 메모리셀의 면적을 작게 하여 EEPROM의 대용량화를 꾀하는 것과는 상반되는 것이다.
이에 대하여, 일본국 특허공보 제 2877462호에 기재된 EEPROM은, 반도체기판에 격자 줄무늬 형태의 홈에 의해 분리되어 매트릭스 배열된 복수의 주상 반도체층의 측벽을 이용하여 메모리 트랜지스터가 구성된다. 즉, 메모리 트랜지스터는, 각 주상 반도체층의 표면에 형성된 드레인 확산층, 상기 홈 저부에 형성된 공통 소스확산층 및 각 주상 반도체층의 측벽의 주위 전체를 둘러싸는 전하 축적층과 제어게이트로 구성된다. 또한, 제어게이트가 일방향의 복수의 주상 반도체층에 대해 연속적으로 설치되어 제어게이트선을 구성함과 동시에, 제어게이트선과 교차하는 방향의 복수의 메모리 트랜지스터의 드레인 확산층에 접속된 비트선이 형성되어 있다. 또한, 전하 축적층과 제어게이트는, 주상 반도체층의 하부에 형성되어 있다. 또한, 1트랜지스터/1셀 구성의 경우에 있어서의 문제, 즉 메모리 트랜지스터가 과소거의 상태(독출 전위가 0V이고, 문턱치가 부)가 되면, 비선택에서도 셀전류가 흐르는 문제를 확실하게 방지할 수 있다.
이러한 구성에 의해, 작은 점유면적으로 전하 축적층과 제어게이트 사이의 용량을 충분히 크게 확보할 수 있다. 또한, 각 메모리셀의 비트선에 연결되는 드레인 확산층은, 각각 주상 반도체층의 표면에 형성되고, 홈에 의해 전기적으로 완전히 절연되어 있다. 또한, 소자분리영역을 작게 할 수 있어서, 메모리셀 사이즈가 작아지게 된다. 따라서, 우수한 기입 및 소거 효율을 갖는 메모리셀을 집적한 대용량화 EEPROM을 얻을 수 있다.
도 800에서는, 주상 실리콘층(2)이 원주상인 경우, 즉 표면이 원형인 경우를 나타내고 있다. 이 주상 실리콘층의 외형은 원주상이 아니라도 좋다. 이하, 종래예를 도면을 참조하여 설명한다.
도 800은 종래의 EEPROM의 평면도이고, 도 801(a) 및 도 801(b)는 각각 도 800의 A-A' 및 B-B'선의 단면도이다. 또한, 도 800의 평면도에서는, 선택게이트·트랜지스터의 게이트전극이 연속으로 형성되는 선택 게이트선은, 복잡하게 되기 때문에 도시하지 않았다.
종래예에서는 p형 실리콘기판(1)을 이용하며, 그 위에 격자 줄무늬상의 홈(3)에 의해 분리된 복수의 주상 p-형 실리콘층(2)이 매트릭스 배열되어, 이들 각 주상 실리콘층(2)이 각각 메모리셀 영역으로 되어 있다. 각 실리콘층(2)의 표면에 드레인확산층(1O)이 형성되고, 홈(3)의 저부에 공통 소스 확산층(9)이 형성되며, 홈(3)의 저부에 소정 두께의 산화막(4)이 매립 형성되어 있다. 또한, 주상 실리콘층(2)의 주위를 둘러싸도록, 주상 실리콘층(2)의 하부에, 터널 산화막(5)을 통해 부유게이트(6)가 형성되며, 그의 외측에 층간절연막(7)을 통해 제어게이트(8)가 형성되어, 메모리·트랜지스터가 구성된다. 여기서, 제어게이트(8)는, 도 800 및 도 801(b)에 나타낸 바와 같이, 일방향의 복수의 메모리셀에 대해 연속적으로 설치되어, 제어게이트선(CG1, CG2,...)으로 되어 있다. 그리고, 주상 실리콘층(2)의 상부에는, 메모리·트랜지스터와 같이 그의 주위를 둘러싸 도록, 게이트 산화막(31)을 통해 게이트 전극(32)이 설치되어 선택 게이트·트랜지스터가 구성된다. 이 트랜지스터의 게이트 전극(32)은, 메모리셀의 제어게이트(8)와 같이, 제어게이트선과 같은 방향으로 연속으로 설치되어 선택 게이트선, 즉 워드선(WL1, WL2,...)로 된다.
이와 같이 메모리·트랜지스터 및 선택 게이트·트랜지스터가, 홈의 내부에 중첩된 상태로 매립되어 형성된다. 제어게이트선은, 그의 일단부를 실리콘층 표면에 콘택트부(14)로서 남기며, 선택 게이트선도 제어게이트와 반대측의 단부의 실리콘층에 콘택트부(15)를 남겨서, 이들에 각각 제어게이트선(CG) 및 워드선(WL)으로 되는 A1 배선(13,16)을 콘택트시킨다. 홈(3)의 저부에는, 메모리셀의 공통 소스 확산층(9)이 형성되고, 각 주상 실리콘층(2)의 표면에는 각 메모리셀의 드레인 확산층(10)이 형성되어 있다. 이와 같이 형성된 메모리셀을 갖는 기판은 CVD 산화막(11)에 의해 덮여지고, 이것에 콘택트홀이 개방되며, 워드선(WL)과 교차하는 방향의 메모리셀의 드레인 확산층(10)을 공통 접속하는 비트선(BL)(BL1, BL2,…)으로 되는 Al 배선(12)이 설치되어 있다. 제어게이트선의 패터닝 때에, 셀어레이의 단부의 주상 실리콘층 위치에 PEP에 의한 마스크를 형성하여 그의 표면에 제어게이트선과 연속하는 다결정 실리콘막으로 이루어지는 콘택트부(14)를 남기고, 여기에 비트선(BL)과 동시에 형성되는 Al막에 의해 제어게이트선으로 되는 Al배선(13)을 콘택트시킨다.
이와 같은 도 801(a)에 대응하는 구조를 얻기 위한 구체적인 제조 공정예를 도 801(a)∼도 805(g)를 참조하여 설명한다.
고불순물 농도의 p형 실리콘기판(1)에 저불순물 농도의 p-형 실리콘층(2)을 에피택시얼 성장시킨 웨이퍼를 이용하여, 그의 표면에 마스크층(21)을 퇴적하고, 공지의 PEP 공정에 의해 포토레지스트·패턴(22)을 형성하며, 이를 이용하여 마스크층(21)을 에칭한다(도 802(a)).
또한, 마스크층(21)을 이용하여, 반응성 이온 에칭법에 의해 실리콘층(2)을 에칭하여, 기판(1)에 이르는 깊이의 격자 줄무늬상의 홈(3)을 형성한다. 이로써, 실리콘층(2)은, 주상으로 된 복수의 섬으로 분리된다. 그 후, CVD법에 의해 실리콘 산화막(23)을 퇴적하고, 이를 이방성에칭에 의해 각 주상 실리콘층(2)의 측벽에 잔류시킨다. 또한, n형 불순물을 이온주입 함에 의해, 각 주상 실리콘층(2)의 표면에각각 드레인 확산층(1O)을 형성하고, 홈 저부에는 공통 소스 확산층(9)을 형성한다(도 802(b)).
그 후, 등방성 에칭에 의해 각 주상 실리콘층(2)의 주위에 산화막(23)을 에칭 제거한 후, 필요에 따라 경사 이온 주입을 이용하여 각 실리콘층(2)의 측벽에 채널 이온 주입을 한다. 채널 이온 주입 대신에, CVD에 의해 보론을 포함하는 산화막을 퇴적하고, 그 산화막에서의 보론 확산을 이용할 수 있다. 또한, CVD 실리콘 산화막(4)을 퇴적하여, 이를 등방성 에칭에 의해 에칭하여, 홈(3)의 저부에 소정 두께로 매립한다. 그 후, 열산화에 의해 각 실리콘층(2)의 주위에, 예컨대 10nm 정도의 터널 산화막(5)을 형성한 후, 제 1 층 다결정 실리콘막을 퇴적한다. 이 제 1 층 다결정 실리콘막을 이방성에칭에 의해 에칭하여, 주상 실리콘층(2)의 하부 측벽에 잔류시켜, 실리콘층(2)을 둘러싸는 형상의 부유게이트(6)를 형성한다(도803(c)).
다음에 각 주상 실리콘층(2)의 주위에 형성된 부유게이트(6)의 표면에 층간절연막(7)을 형성한다. 이 층간절연막(7)은, 예컨대 ONO 막으로 된다. 구체적으로는 부유게이트(6)의 표면을 소정 두께 산화한 후, 플라즈마 CVD에 의해 실리콘 질화막을 퇴적하여 그 표면을 열산화함에 의해, ONO 막을 형성한다. 그리고, 제 2 층 다결정 실리콘막을 퇴적하여 이방성 에칭에 의해 에칭함으로써, 역시 주상 실리콘층(2)의 하부에 제어게이트(8)를 형성한다(도 803(d)). 이 때 제어게이트(8)는, 주상 실리콘층(2)의 간격을, 도 800의 종방향으로 미리 소정의 값 이하로 설정함으로써, 마스크공정을 이용하지 않고, 그 방향으로 연속되는 제어게이트선으로서 형성된다. 또한, 불필요한 층간절연막(7) 및 그 하부의 터널 산화막(2)을 에칭 제거한 후, CVD 실리콘 산화막(111)을 퇴적하고, 이것을 에칭하여 홈(3)의 도중까지, 즉 메모리셀의 부유게이트(6) 및 제어게이트(8)가 은폐될 때까지 매립한다(도 804(e)).
그 후, 노출된 주상 실리콘층(2)의 상부에 열산화에 의해 20nm 정도의 게이트 산화막(31)을 형성한 후, 제 3 층 다결정 실리콘막을 퇴적하고, 이를 이방성에칭에 의해 에칭하여 MOS 트랜지스터의 게이트 전극(32)을 형성한다(도 804(f)). 이 게이트전극(32)도 제어게이트선과 같은 방향으로 연속적으로 패턴 형성되어 선택 게이트선으로 된다. 선택 게이트선도 셀프얼라인으로 연속적으로 형성할 수 있지만, 메모리셀의 제어게이트(8)의 경우에 비하여 어렵다. 이는, 메모리·트랜지스터부가 2층 게이트인 데 비하여, 선택 게이트·트랜지스터가 단층 게이트이기 때문이며, 인접 셀 사이의 게이트 전극 간격이 제어게이트 간격보다 넓기 때문이다. 따라서, 확실하게 게이트 전극(32)을 연속시키기 위해서는, 이를 2층 다결정 실리콘 구조로 하여, 최초의 다결정 실리콘막에 대해서는 마스크공정에서 게이트전극을 이을 수 있는 부분만 남기고, 다음의 다결정 실리콘막에 대해서는 측벽 남기기 기술을 이용할 수 있다.
또한, 제어게이트선 및 선택 게이트선은 각각 다른 단부에서, 주상 실리콘층 표면에 콘택트부(l4,15)가 형성되도록, 다결정 실리콘막 에칭 시에 마스크를 형성한다. 마지막으로, CVD 실리콘 산화막(112)을 퇴적하고, 필요하면 평탄화 처리를 한 후, 콘택트홀을 개방하여, Al의 증착, 패터닝에 의해, 비트선(BL)으로 되는 Al배선(12), 제어게이트선(CG)으로 되는 Al 배선(13) 및 워드선(WL)으로 되는 Al 배선(16)을 동시에 형성한다(도 805(g)).
도 806(a)는 상기 종래예의 EEPROM의 1 메모리셀의 주요부 단면 구조를 평면 구조로 치환하여 나타내며, 도 806(b)는 동일하게 등가회로를 나타내고 있다. 도 806(a) 및 도 806(b)를 이용하여 상기 종래예의 EEPROM의 동작을 간단히 설명하면, 다음과 같다.
먼저 기입 시에 핫캐리어 주입을 이용하는 경우의 기입은, 선택워드선(WL)에 충분히 높은 정전위를 인가하고, 선택 제어게이트선(CG) 및 선택비트선(BL)에 소정의 정전위를 인가한다. 이로써, 선택 게이트·트랜지스터 (Qs)를 통해 정전위를 메모리·트랜지스터(Qc)의 드레인에 전달하여, 메모리·트랜지스터(Qc)에서 채널전류를 흘려서, 핫캐리어 주입을 행한다. 이로써, 그의 메모리셀의 문턱치는 정방향으로 이동한다. 소거는, 선택 제어게이트(CG)를 OV로 하여, 워드선(WL) 및 비트선(BL)에 높은 정전위를 인가하고, 드레인 측에 부유게이트의 전자를 방출시킨다. 일괄 소거의 경우에는, 공통 소스에 높은 정전위를 인가하여 소스 측에 전자를 방출시킬 수도 있다. 이로써, 메모리셀의 문턱치는 부 방향으로 이동한다. 독출 동작은, 워드선(WL)에 의해 선택 게이트·트랜지스터(Qs)를 개방시키고, 제어게이트선(CG)의 독출 전위를 인가하여, 전류의 유무에 의해 "O", "1"의 판별을 행한다. 전자주입 FN 터널링을 이용하는 경우에는, 선택 제어게이트선(CG) 및 선택워드선(WL)에 높은 정전위를 인가하고, 선택 비트선(BL)을 0V로 하여, 기판으로부터 부유게이트에 전자를 주입한다.
또한, 상기 종래예에 의하면, 선택 게이트·트랜지스터가 있기 때문에, 과소거 상태가 되어도 오동작하지 않는 EEPROM이 얻어진다.
그런데, 상기 종래예에서는, 도 806(a)에 나타낸 바와 같이, 선택 게이트·트랜지스터(Qs)와 메모리·트랜지스터(Qc) 사이에는 확산층이 없다. 이는 주상 실리콘층의 측면에 선택적으로 확산층을 형성하는 것이 곤란하기 때문이다. 따라서, 도 801(a) 및 도 801(b)의 구조에서, 메모리·트랜지스터의 게이트부와 선택게이트·트랜지스터의 게이트부 사이의 분리 산화막은 될 수 있는 한 얇은 것이 바람직하다. 특히, 핫일렉트론 주입을 이용하는 경우에는, 메모리·트랜지스터의 드레인부에 충분한 "하이"레벨 전위를 전달하기 위해서, 상기 분리 산화막 두께가 30∼40nm 정도로 될 필요가 있다. 이러한 미소 간격은, 먼저의 제조공정에서 설명한 CVD에 의한 산화막 매립만으로는 실질상 곤란하다. 따라서, CVD 산화막 매립 부유게이트(6) 및 제어게이트(8)가 노출되는 상태로 하여, 선택게이트·트랜지스터용의 게이트산화 공정에서 동시에 부유게이트(6) 및 제어게이트(8)의 노출부에 얇은 산화막을 형성하는 방법이 바람직하다. 또한, 종래예에 의하면, 격자 줄무늬상의 홈 저부를 분리영역으로 하여, 주상 실리콘층이 배열되며, 이 주상 실리콘층의 주위를 둘러싸도록 형성된 부유게이트를 갖는 메모리셀이 구성됨으로써, 메모리셀의 점유 면적이 작고, 고집적화 EEPROM이 얻어진다. 또한, 메모리셀 점유 면적이 작은 것임에도 불구하고, 부유게이트와 제어게이트 사이의 용량은 충분히 크게 확보할 수 있다.
또한, 종래예에서는, 마스크를 이용하지 않고 각 메모리셀의 제어게이트를일방향에 대하여 연속되도록 형성하였다. 이는 주상 실리콘층의 배치가 종횡으로 다른 간격인 경우에 비로소 가능하다. 즉, 워드선 방향의 주상 실리콘층의 인접 간격을, 비트선 방향으로 그것보다 작게 함에 의해, 비트선 방향으로는 분리되고, 워드선 방향으로 연결되는 제어게이트선이 마스크 없이 자동적으로 얻어진다. 이에 대하여, 예컨대 주상 실리콘층의 배치를 대칭으로 한 경우에는, PEP 공정을 필요로 한다. 구체적으로 설명하면, 제 2 층 다결정 실리콘막을 두껍게 퇴적하고, PEP 공정을 거쳐, 제어게이트선으로서 연속시켜야 되는 부분에 이를 남기도록 선택적으로 에칭한다. 그 다음에 제 3 층 다결정 실리콘막을 퇴적하고, 종래예에서 설명한 바와 같이 측벽 남기기 에칭을 행한다. 주상 실리콘층의 배치가 대칭이 아닌 경우에도, 그의 배치 간격에 따라서는 종래예의 것과 같게 자동적으로 연속되는 제어게이트선이 형성될 수 없는 경우도 있다. 이러한 경우에도, 상기한 바와 같은 마스크공정을 이용함에 의해, 일방향으로 연속되는 제어게이트선을 형성하면 된다.
또한, 종래예에서는, 부유게이트 구조의 메모리셀을 이용하지만, 전하 축적층은 반드시 부유게이트 구조일 필요는 없고, 전하 축적층을 다층 절연막으로의 트랩에 의해 실현하고 있으며, 예컨대 MNOS 구조의 경우에도 유효하다.
도 807은 MNOS 구조의 메모리셀을 이용한 경우의 종래예의 도 801(a)에 대응하는 단면도이다. 전하 축적층으로 되는 적층 절연막(24)은, 터널 산화막과 실리콘 질화막의 적층 구조 또는 그의 질화막 표면 위에 산화막을 형성한 구조로 된다.
도 808은, 상기 종래예에서, 메모리·트랜지스터와 선택 게이트·트랜지스터를 역으로 한 종래예, 즉 주상 실리콘층(2)의 하부에 선택 게이트·트랜지스터를형성하고, 상부에 메모리·트랜지스터를 형성한 종래예의 도 801(a)에 대응하는 단면도이다. 공통 소스 측에 선택 게이트·트랜지스터를 제공하는 이 구조는, 기입 방식으로서 핫일렉트론 주입 방식이 이용되는 경우에 채용할 수 있다.
도 809는, 하나의 주상 실리콘층에 복수의 메모리셀을 구성한 종래예이다. 먼저의 종래예와 대응하는 부분에는 상기 종래예와 동일 참조 부호를 병기하며 상세한 설명은 생략한다. 이 종래예에서는, 주상 실리콘층(2)의 최하부에 선택 게이트·트랜지스터(Qs1)를 형성하고, 그 위에 3개의 메모리·트랜지스터(Qc1,Qc2,Q3c)를 중첩하고, 또한 그 위에 선택 게이트·트랜지스터(Qs2)를 형성하고 있다. 이 구조는 기본적으로 먼저 설명한 제조공정을 반복하는 것에 의해 얻어진다.
이상 설명한 종래 기술에 의하면, 격자 줄무늬상 홈에 의해 분리된 주상 반도체층의 측벽을 이용하여, 전하 축적층과 제어게이트를 갖는 메모리·트랜지스터를 이용하는 메모리셀을 구성함에 의해, 제어게이트와 전하 축적층 사이의 용량을 충분히 크게 확보하고 또한 메모리셀 점유 면적을 작게 하여 고집적화를 도모한 EEPROM을 얻을 수 있다.
그러나, 하나의 주상 반도체층에 복수의 메모리셀을 직렬로 접속하여 구성하고, 각 메모리셀의 문턱치가 같다고 가정한 경우, 제어게이트선(CG)에 독출된 전위를 인가하여, 전류의 유무에 의해 "0", "1"의 판별을 행하는 독출 동작 시에, 직렬로 접속된 양단에 위치하는 메모리셀에 있어서는 기판으로부터의 백바이어스 효과에 의해 문턱치의 변동이 현저하게 된다. 이로써 직렬로 접속되는 메모리셀의 개수가 디바이스상 제약되기 때문에, 대용량화를 행하는 경우에 문제가 된다.
또한, 이는, 하나의 주상 반도체층에 복수의 메모리셀을 직렬로 접속하는 경우 뿐만 아니라, 하나의 주상 반도체층에 하나의 메모리셀이 형성되어 있는 경우에 있어서도, 면내 방향에서의 기판으로부터의 백바이어스 효과의 차이에 따라, 각 메모리셀의 문턱치의 변동이 생기는 문제도 있다.
종래예에서는 하나의 주상 반도체층에 포함되는 메모리셀과 메모리셀 사이에 불순물 확산층을 형성하지 않고 있지만, 불순물 확산층을 형성하는 것이 바람직하다.
또한, 종래예에서는 주상 반도체층에 대하여 자기정합적으로 전하 축적층 및 제어게이트가 형성되지만, 셀어레이의 대용량화를 고려하는 경우, 주상 반도체층은 최소 가공 치수로써 형성하는 것이 바람직하다. 여기서 전하 축적층으로서 부유게이트를 이용하는 경우, 부유게이트와 제어게이트 및 기판 사이의 용량 결합의 관계는 주상 반도체층 외주의 면적과 부유게이트 외주의 면적, 주상 반도체층과 부유게이트를 절연하는 터널산화막 두께, 부유게이트와 제어게이트를 절연하는 층간절연막 두께로서 결정된다. 종래예에서는 주상 반도체층의 측벽을 이용하여, 주상 반도체층을 둘러싸도록 형성된 전하 축적층 및 제어게이트를 가지며, 작은 점유 면적으로 전하 축적층과 제어게이트 사이의 용량을 충분히 크게 확보하는 것을 목적으로 하고 있지만, 주상 반도체층을 최소 가공 치수로서 형성한 경우, 또한 터널 산화막 두께와 층간절연막 두께를 고정시킨 경우, 전하 축적층과 제어게이트 사이의 용량은 단순히 부유게이트 외주의 면적, 즉 부유게이트의 막 두께로서 결정된다. 따라서, 더 이상, 메모리셀의 점유 면적을 증가시키지 않고 전하 축적층과 제어게이트사이의 용량을 증대시키는 것은 곤란하다. 환언하면, 메모리셀의 점유면적을 증가시키지 않고 부유게이트와 섬모양 반도체층의 용량에 대한 부유게이트와 제어게이트의 용량의 비를 증가시키는 것은 곤란하다.
또한, 기판에 대하여 수직방향으로 트랜지스터를 형성하는 경우, 각 단마다 트랜지스터를 형성하면, 각 단의 열이력의 차이에 의한 터널막 질의 차이 또는 확산층의 프로파일의 차이에 의한 셀특성의 격차가 발생한다.
본 발명은 상기 과제를 감안하여 고안된 것으로서, 전하 축적층 및 제어게이트를 갖는 반도체기억장치의 백바이어스 효과에 의한 영향을 감소시킴에 의해 집적도를 향상시키고, 점유면적을 증가시키지 않고 부유게이트와 제어게이트의 용량의 비를 더욱 증가시킴과 동시에, 제조 프로세스에 기인하는 셀특성의 격차가 억제된 반도체기억장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 반도체기판,
적어도 하나의 섬모양 반도체층, 상기 섬모양 반도체층의 측벽의 주위 전부 또는 일부에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치로서,
상기 메모리셀 중 적어도 하나가 상기 반도체기판으로부터 전기적으로 절연되는 반도체기억장치가 제공된다.
또한, 본 발명에 의하면, 반도체기판 상에 적어도 하나의 섬모양 반도체층을 형성하는 공정,
상기 섬모양 반도체층 상에, 그의 표면을 덮는 절연막 및 제 1 도전막을 형성하는 공정,
상기 섬모양 반도체층의 측벽 상에 위치하는 제 1 도전막 상에, 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정,
상기 사이드월 스페이서를 마스크로 이용하여 제 1 도전막을 분할하는 공정,
상기 분할된 제 1 도전막에 대하여 자기정합적으로 불순물을 도입하는 공정, 및
상기 제 1 도전막 상에 층간용량막 및 제 2 도전막을 형성하는 공정을 포함하고, 적어도 이상의 공정을 이용하여,
상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, 반도체기판 상에 적어도 하나의 섬모양 반도체층을 형성하는 공정,
상기 섬모양 반도체층 상에, 그의 표면을 덮는 적층 절연막으로 된 전하 축적층 및 제 1 도전막을 형성하는 공정,
상기 섬모양 반도체층의 측벽 상에 위치하는 제 1 도전막 상에, 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정,
상기 사이드월 스페이서를 마스크로 이용하여 제 1 도전막을 분할하는 공정, 및
상기 분할된 제 1 도전막에 대하여 자기정합적으로 불순물을 도입하는 공정을 포함하고, 적어도 이상의 공정을 이용하여,
상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치의 제조방법이 제공된다.
또한, 본 발명에 의하면, 반도체기판 상에 적어도 하나의 섬모양 반도체층을 형성하는 공정,
상기 섬모양 반도체층에, 부분적으로 불순물을 도입하는 공정,
상기 섬모양 반도체층 상에, 그의 표면을 덮는 절연막 및 제 1 도전막을 형성하는 공정,
상기 섬모양 반도체층의 측벽 상에 위치하는 제 1 도전막 상에, 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정, 및
상기 사이드월 스페이서를 마스크로 이용하여 제 1 도전막을 분할하는 공정을 포함하며, 적어도 이상의 공정을 이용하여,
상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치의 제조방법이 제공된다.
도1은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀 어레이를 도시한 평면도이다.
도2는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도3은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도4는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도5는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도6은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도7은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도8은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도9는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도1O은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도11은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도12는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도13은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도14는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도15는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도16은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도17은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도18은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도19는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도20은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도21은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도22는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도23은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도24는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도25는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도26은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도27은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도28은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도29는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도30은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도31은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도32는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도33은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도34는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도35는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도36은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도37은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도38은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도39는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도40은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도41은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도42는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도43은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도44는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도45는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도46은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도47은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도48은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도49는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도50은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도51은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도52는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도53은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도54는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도55는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도56은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도57은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도58은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도59는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도60은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도61은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도62는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도63은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도64는, 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도65는, 본 발명의 반도체 기억장치에 있어서의 전하축적층으로서 적층절연막을 갖는 MONOS 구조인 메모리셀 어레이를 도시한 평면도이다.
도66은, 본 발명의 반도체 기억장치에 있어서의 전하축적층으로서 MIS 커패시터를 갖는 DRAM 구조인 메모리셀 어레이를 도시한 평면도이다.
도67은, 본 발명의 반도체 기억장치에 있어서의 전하축적층으로서 MIS 트랜지스터를 갖는 SRAM 구조인 메모리셀 어레이를 도시한 평면도이다.
도68은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도69는, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도70은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도71은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도72는, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 EEPROM의 다른 메모리셀 어레이를 도시한 평면도이다.
도73은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도74는, 전하축적층으로서 부유게이트를 갖는 다른 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도75는, 전하축적층으로서 부유게이트를 갖는 다른 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도76은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도77은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도78은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도79는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도80은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도81은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도82는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도83은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도84는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도85는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도86은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도87은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도88은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도89는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도90은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도91은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도92는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도93은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도94는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도95는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도96은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도97은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도98은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도99는, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도100은, 전하축적층으로서 부유게이트를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도101은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도102는, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도103은, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도104는, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도105는, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도106은, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도107은, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도108은, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도109는, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도110은, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도111은, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도112는, 전하축적층으로서 적층절연막을 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도113은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 MIS 커패시터를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도114는, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 MIS 커패시터를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도115는, 전하축적층으로서 MIS 커패시터를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도116은, 전하축적층으로서 MIS 커패시터를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도117은, 전하축적층으로서 MIS 커패시터를 갖는 반도체 기억장치의 도1 있어서의 A-A'단면도에 대응하는 단면도이다.
도118은, 전하축적층으로서 MIS 커패시터를 갖는 반도체 기억장치의 도1에있어서의 B-B'단면도에 대응하는 단면도이다.
도119는, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 MIS 트랜지스터를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도120은, 본 발명의 반도체 기억장치에 있어서 전하축적층으로서 MIS 트랜지스터를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도121은, 전하축적층으로서 MIS 트랜지스터를 갖는 반도체 기억장치의 도1에 있어서의 A-A'단면도에 대응하는 단면도이다.
도122는, 전하축적층으로서 MIS 트랜지스터를 갖는 반도체 기억장치의 도1에 있어서의 B-B'단면도에 대응하는 단면도이다.
도123은, 본 발명의 반도체 기억장치의 등가회로도이다.
도124는, 본 발명의 반도체 기억장치의 등가회로도이다.
도125는, 본 발명의 반도체 기억장치의 등가회로도이다.
도126은, 본 발명의 반도체 기억장치의 등가회로도이다.
도127은, 본 발명의 반도체 기억장치의 등가회로도이다.
도128은, 본 발명의 반도체 기억장치의 등가회로도이다.
도129는, 본 발명의 반도체 기억장치의 등가회로도이다.
도130은, 본 발명의 반도체 기억장치의 등가회로도이다.
도131은, 본 발명의 반도체 기억장치의 등가회로도이다.
도132는, 본 발명의 반도체 기억장치의 등가회로도이다.
도133은, 본 발명의 반도체 기억장치의 등가회로도이다.
도134는, 본 발명의 반도체 기억장치의 등가회로도이다.
도135는, 본 발명의 반도체 기억장치의 등가회로도이다.
도136은, 본 발명의 반도체 기억장치의 등가회로도이다.
도137은, 본 발명의 반도체 기억장치의 등가회로도이다.
도138은, 본 발명의 반도체 기억장치의 등가회로도이다.
도139는, 본 발명의 반도체 기억장치의 등가회로도이다.
도140은, 본 발명의 반도체 기억장치의 등가회로도이다.
도141은, 본 발명의 반도체 기억장치의 등가회로도이다.
도142는, 본 발명의 반도체 기억장치의 등가회로도이다.
도143은, 본 발명의 반도체 기억장치의 등가회로도이다.
도144는, 본 발명의 반도체 기억장치의 등가회로도이다.
도145는, 본 발명의 반도체 기억장치의 등가회로도이다.
도146은, 본 발명의 반도체 기억장치의 등가회로도이다.
도147은, 본 발명의 반도체 기억장치의 등가회로도이다.
도148은, 본 발명의 반도체 기억장치의 등가회로도이다.
도149는, 본 발명의 반도체 기억장치의 등가회로도이다.
도150은, 본 발명의 반도체 기억장치의 등가회로도이다.
도151은, 본 발명의 반도체 기억장치의 등가회로도이다.
도152는, 본 발명의 반도체 기억장치의 등가회로도이다.
도153은, 본 발명의 반도체 기억장치의 등가회로도이다.
도154는, 본 발명의 반도체 기억장치의 등가회로도이다.
도155는, 본 발명의 반도체 기억장치의 등가회로도이다.
도156은, 본 발명의 반도체 기억장치의 등가회로도이다.
도157은, 본 발명의 반도체 기억장치의 등가회로도이다.
도158은, 본 발명의 반도체 기억장치의 등가회로도이다.
도159는, 본 발명의 반도체 기억장치의 등가회로도이다.
도160은, 본 발명의 반도체 기억장치의 등가회로도이다.
도161은, 본 발명의 반도체 기억장치의 등가회로도이다.
도162는, 본 발명의 반도체 기억장치의 등가회로도이다.
도163은, 본 발명의 반도체 기억장치의 등가회로도이다.
도164는, 본 발명의 반도체 기억장치의 등가회로도이다.
도165는, 본 발명의 반도체 기억장치의 등가회로도이다.
도166은, 본 발명의 반도체 기억장치의 등가회로도이다.
도167은, 본 발명의 반도체 기억장치의 등가회로도이다.
도168은, 본 발명의 반도체 기억장치의 등가회로도이다.
도169는, 본 발명의 반도체 기억장치의 등가회로도이다.
도170은, 본 발명의 반도체 기억장치의 등가회로도이다.
도171은, 본 발명의 반도체 기억장치의 등가회로도이다.
도172는, 본 발명의 반도체 기억장치의 등가회로도이다.
도173은, 본 발명의 반도체 기억장치의 등가회로도이다.
도174는, 본 발명의 반도체 기억장치의 등가회로도이다.
도175는, 본 발명의 반도체 기억장치의 등가회로도이다.
도176은, 본 발명의 반도체 기억장치의 등가회로도이다.
도177은, 본 발명의 반도체 기억장치의 등가회로도이다.
도178은, 본 발명의 반도체 기억장치의 등가회로도이다.
도179는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도180은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도181은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도182는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도183은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도184는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도185는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도186은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도187은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도188은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도189는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도190은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도191은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도192는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도193은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도194는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도195는, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도196은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도197은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도198은, 본 발명의 반도체 기억장치의 독출시의 타이밍 챠트의 1예를 나타낸 도면이다.
도199는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도200은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도201은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도202는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도203은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도204는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도205는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도206은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도207은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도208은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도209는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도210은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도211은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도212는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도213은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도214는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도215는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도216은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도217은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도218은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도219는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도220은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도221은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도222는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도223은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도224는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도225는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도226은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도227은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도228은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도229는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도230은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도231은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도232는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도233은, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도234는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도235는, 본 발명의 반도체 기억장치의 기입시의 타이밍 챠트의 1예를 나타낸 도면이다.
도236은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도237은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도238은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도239는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도240은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도241은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도242는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도243은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도244는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를나타낸 도면이다.
도245는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도246은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도247은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도248은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도249는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도250은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도251은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도252는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도253은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도254는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸도면이다.
도255는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도256은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도257은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도258은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도259는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도260은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도261은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도262는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도263은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도264는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도265는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도266은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도267은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도268은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도269는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도270은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도271은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도272는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도273은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도274는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도275는, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도276은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도277은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도278은, 본 발명의 반도체 기억장치의 소거시의 타이밍 챠트의 1예를 나타낸 도면이다.
도279는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도280은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1(Z) A-A'선) 공정도이다.
도281은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도282는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도283은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도284는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도285는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도286은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도287은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도288은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도289는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도290은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도291은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도292는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도293은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도294는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도295는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도296은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도297은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도298은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 A-A'선) 공정도이다.
도299는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도300은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도301은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도302는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도303은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도304는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도305는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도306은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도307은, 본 발명의 반도체 기억장치의 제조예 l을 도시한 단면(도1의 B-B'선) 공정도이다.
도308은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도309는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도310은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도311은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도312는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도313은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도314는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도315는, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도316은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도317은, 본 발명의 반도체 기억장치의 제조예 1을 도시한 단면(도1의 B-B'선) 공정도이다.
도318은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도319는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도320은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도321은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도322는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도323은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도324는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도325는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도326은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도327은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도328은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도329는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도330은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도331은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도332는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도333은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도334는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도335는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도336은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 A-A'선) 공정도이다.
도337은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도338은, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도339는, 본 발명의 반도체 기억장치의 제조예 2를 도시한 단면(도1의 B-B'선) 공정도이다.
도340은, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 A-A'선) 공정도이다.
도341은, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 A-A'선) 공정도이다.
도342는, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 A-A'선) 공정도이다.
도343은, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 A-A'선) 공정도이다.
도344는, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 A-A'선) 공정도이다.
도345는, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 B-B'선) 공정도이다.
도346은, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 B-B'선) 공정도이다.
도347은, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 B-B'선) 공정도이다.
도348은, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 B-B'선) 공정도이다.
도349는, 본 발명의 반도체 기억장치의 제조예 3을 도시한 단면(도66의 B-B'선) 공정도이다.
도350은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도351은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도352는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도353은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도354는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도355는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도356은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도357은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도358은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도359는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도360은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도361은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도362는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도363은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도364는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도365는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도366은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도367은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도368은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도369는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도370은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도371은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도372는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도373은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도374는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도375는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도376은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도377은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도378은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도379는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도380은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도381은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도382는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도383은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도384는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도385는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도386은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도387은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도388은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도389는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도390은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도391은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도392는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도393은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도394는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 A-A'선) 공정도이다.
도395는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도396은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도397은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도398은, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도399는, 본 발명의 반도체 기억장치의 제조예 4를 도시한 단면(도1의 B-B'선) 공정도이다.
도400은, 본 발명의 반도체 기억장치의 제조예 5를 도시한 단면(도1의 A-A'선) 공정도이다.
도401은, 본 발명의 반도체 기억장치의 제조예 5를 도시한 단면(도1의 A-A'선) 공정도이다.
도402는, 본 발명의 반도체 기억장치의 제조예 5를 도시한 단면(도1의 A-A'선) 공정도이다.
도403은, 본 발명의 반도체 기억장치의 제조예 5를 도시한 단면(도1의 A-A'선) 공정도이다.
도404는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도405는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단(도1의 A-A'선)공정도이다.
도406은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도407은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도408은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도409는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도410은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도411은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도412는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 A-A'선) 공정도이다.
도413은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도414는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도415는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도416은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도417은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도418은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도419는, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도420은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도421은, 본 발명의 반도체 기억장치의 제조예 6을 도시한 단면(도1의 B-B'선) 공정도이다.
도422는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도423은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도424는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도425는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도426은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도427은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도428은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도429는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도430은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도431은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도432는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도433은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도434는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도435는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도436은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도437은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도438은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도439는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 A-A'선) 공정도이다.
도440은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도441은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도442는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도443은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도444는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도445는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도446은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도447은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도448은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도449는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도450은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도451은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도452는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도453은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도454는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도455는, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도456은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도457은, 본 발명의 반도체 기억장치의 제조예 7을 도시한 단면(도50의 B-B'선) 공정도이다.
도458은, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 A-A'선) 공정도이다.
도459는, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 A-A'선) 공정도이다.
도460은, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 A-A'선) 공정도이다.
도461은, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 A-A'선) 공정도이다.
도462는, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 A-A'선) 공정도이다.
도463은, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 B-B'선) 공정도이다.
도464는, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 B-B'선) 공정도이다.
도465는, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 B-B'선) 공정도이다.
도466은, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 B-B'선) 공정도이다.
도467은, 본 발명의 반도체 기억장치의 제조예 8을 도시한 단면(도1의 B-B'선) 공정도이다.
도468은, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 A-A'선) 공정도이다.
도469는, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 A-A'선) 공정도이다.
도470은, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 A-A'선) 공정도이다.
도471은, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 A-A'선) 공정도이다.
도472는, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 A-A'선) 공정도이다.
도473은, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 B-B'선) 공정도이다.
도474는, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 B-B'선) 공정도이다.
도475는, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 B-B'선) 공정도이다.
도476은, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 B-B'선) 공정도이다.
도477은, 본 발명의 반도체 기억장치의 제조예 9를 도시한 단면(도1의 B-B'선) 공정도이다.
도478은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 A-A'선) 공정도이다.
도479는, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 A-A'선) 공정도이다.
도480은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 A-A'선) 공정도이다.
도481은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 A-A'선) 공정도이다.
도482는, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 A-A'선) 공정도이다.
도483은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 A-A'선) 공정도이다.
도484는, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 B-B'선) 공정도이다.
도485는, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 B-B'선) 공정도이다.
도486은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 B-B'선) 공정도이다.
도487은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 B-B'선) 공정도이다.
도488은, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 B-B'선) 공정도이다.
도489는, 본 발명의 반도체 기억장치의 제조예 10을 도시한 단면(도1의 B-B'선) 공정도이다.
도490은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 A-A'선) 공정도이다.
도491은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 A-A'선) 공정도이다.
도492는, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 A-A'선) 공정도이다.
도493은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 A-A'선) 공정도이다.
도494는, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 A-A'선) 공정도이다.
도495는, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단(도1의 A-A'선) 공정도이다.
도496은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 B-B'선) 공정도이다.
도497은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 B-B'선) 공정도이다.
도498은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 B-B'선) 공정도이다.
도499는, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 B-B'선) 공정도이다.
도500은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 B-B'선) 공정도이다.
도501은, 본 발명의 반도체 기억장치의 제조예 11을 도시한 단면(도1의 B-B'선) 공정도이다.
도502는, 본 발명의 반도체 기억장치의 제조예 12를 도시한 단면(도1의 A-A'선) 공정도이다.
도503은, 본 발명의 반도체 기억장치의 제조예 12를 도시한 단면(도1의 B-B'선) 공정도이다.
도504는, 본 발명의 반도체 기억장치의 제조예 13을 도시한 단면(도1의 A-A'선) 공정도이다.
도505는, 본 발명의 반도체 기억장치의 제조예 13을 도시한 단면(도1의 B-B'선) 공정도이다.
도506은, 본 발명의 반도체 기억장치의 제조예 14를 도시한 단면(도1의 A-A'선) 공정도이다.
도507은, 본 발명의 반도체 기억장치의 제조예 14를 도시한 단면(도1의 B-B'선) 공정도이다.
도508은, 본 발명의 반도체 기억장치의 제조예 14를 도시한 단면(도1의 A-A'선) 공정도이다.
도509는, 본 발명의 반도체 기억장치의 제조예 14를 도시한 단면(도1의 B-B'선) 공정도이다.
도510은, 본 발명의 반도체 기억장치의 제조예 15를 도시한 단면(도1의 A-A'선) 공정도이다.
도511은, 본 발명의 반도체 기억장치의 제조예 15를 도시한 단면(도1의 B-B'선) 공정도이다.
도512는, 본 발명의 반도체 기억장치의 제조예 16을 도시한 단면(도1의 A-A'선) 공정도이다.
도513은, 본 발명의 반도체 기억장치의 제조예 16을 도시한 단면(도1의 A-A'선) 공정도이다.
도514는, 본 발명의 반도체 기억장치의 제조예 16을 도시한 단면(도1의 B-B'선) 공정도이다.
도515는, 본 발명의 반도체 기억장치의 제조예 16을 도시한 단면(도1의 B-B'선) 공정도이다.
도516은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도517은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도518은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도519는, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도520은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도521은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도522는, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도523은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 A-A'선) 공정도이다.
도524는, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도525는, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도526은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도527은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도528은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도529는, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도530은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도531은, 본 발명의 반도체 기억장치의 제조예 17을 도시한 단면(도1의 B-B'선) 공정도이다.
도532는, 본 발명의 반도체 기억장치의 제조예 18를 도시한 단면(도1의 A-A'선) 공정도이다.
도533은, 본 발명의 반도체 기억장치의 제조예 18을 도시한 단면(도1의 A-A'선) 공정도이다.
도534는, 본 발명의 반도체 기억장치의 제조예 18을 도시한 단면(도1의 B-B'선) 공정도이다.
도535는, 본 발명의 반도체 기억장치의 제조예 18을 도시한 단면(도1의 B-B'선) 공정도이다.
도536은, 본 발명의 반도체 기억장치의 제조예 19를 도시한 단면(도1의 A-A'선) 공정도이다.
도537은, 본 발명의 반도체 기억장치의 제조예 19를 도시한 단면(도1의 A-A'선) 공정도이다.
도538은, 본 발명의 반도체 기억장치의 제조예 19를 도시한 단면(도1의 B-B'선) 공정도이다.
도539는, 본 발명의 반도체 기억장치의 제조예 19를 도시한 단면(도1의 B-B'선) 공정도이다.
도540은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도541은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도542는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도543은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도544는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도545는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도546은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도547은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도548은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도549는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도550은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도551은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도552는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도553은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도554는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도555는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도556은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도557은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도558은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도559는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도560은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도561은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도562는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 A-A'선) 공정도이다.
도563은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도564는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도565는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도566은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도567은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도568은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도569는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도570은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도571은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도572는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도573은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도574는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도575는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도576은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도577은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도578은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도579는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도580은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도581은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도582는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도583은, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도584는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도585는, 본 발명의 반도체 기억장치의 제조예 20을 도시한 단면(도1의 B-B'선) 공정도이다.
도586은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도587은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도588은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도589는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도590은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도591은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도592는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도593은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도594는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도595는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도596은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도597은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도598은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도599는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도600은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도601은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도602는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도603은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도604는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도605는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 E-E'선) 공정도이다.
도606은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도607은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도608은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도609는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도610은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도611은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도612는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도613은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 F-F'선) 공정도이다.
도614는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도615는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도616은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도617은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도618은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도619는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도620은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도621은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도622는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도623은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도624는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도625는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도626은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도627은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도628은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도629는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도630은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도631은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도632는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도633은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도634는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도635는, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도636은, 본 발명의 반도체 기억장치의 제조예 21을 도시한 단면(도1의 G-G'선) 공정도이다.
도637은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도638은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도639는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도640은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도641은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도642는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도643은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도644는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도645는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도646은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도647은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 E-E'선) 공정도이다.
도648은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도649는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도650은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도651은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도652는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도653은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도654는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도655는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도656은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도657은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도658은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 F-F'선) 공정도이다.
도659는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도660은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도661은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도662는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도663은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도664는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도665는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도666은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도667은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도668은, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도669는, 본 발명의 반도체 기억장치의 제조예 22를 도시한 단면(도1의 G-G'선) 공정도이다.
도670은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60의 H-H'선) 공정도이다.
도671은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60의 I1-I1'선) 공정도이다.
도672는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60의 I2-I2'선) 공정도이다.
도673은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60의 I3-I3'선) 공정도이다.
도674는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60의 I4-I4'선) 공정도이다.
도675는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60의 I5-I5'선) 공정도이다.
도676은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도61의 H-H'선) 공정도이다.
도677은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도61의 I1-I1'선) 공정도이다.
도678은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도61의 I2-I2'선) 공정도이다.
도679는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도61의 I3-I3'선) 공정도이다.
도680은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도61의 I4-I4'선) 공정도이다.
도681은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도61의 I5-I5'선) 공정도이다.
도682는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 H-H'선) 공정도이다.
도683은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I1-I1'선) 공정도이다.
도684는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I2-I2'선) 공정도이다.
도685는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는도61의 I3-I3'선) 공정도이다.
도686은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I4-I4'선) 공정도이다.
도687은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I5-I5'선) 공정도이다.
도688은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 H-H'선) 공정도이다.
도689는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I1-I1'선) 공정도이다.
도690은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I2-I2'선) 공정도이다.
도691은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I3-I3'선) 공정도이다.
도692는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I4-I4'선) 공정도이다.
도693은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I5-I5'선) 공정도이다.
도694는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 H-H'선) 공정도이다.
도695는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는도61의 I1-I1'선) 공정도이다.
도696은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I2-I2'선) 공정도이다.
도697은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I3-I3'선) 공정도이다.
도698은, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I4-I4'선) 공정도이다.
도699는, 본 발명의 반도체 기억장치의 제조예 23을 도시한 단면(도60 또는 도61의 I5-I5'선) 공정도이다.
도700은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도701은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도702는, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도703은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도704는, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도705는, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도706은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 A-A'선) 공정도이다.
도707은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도708은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도709는, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도710은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도711은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도712는, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도713은, 본 발명의 반도체 기억장치의 제조예 24를 도시한 단면(도1의 B-B'선) 공정도이다.
도714는, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도715는, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도716은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도717은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도718은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도719는, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도720은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 A-A'선) 공정도이다.
도721은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도722는, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도723은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도724는, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도725는, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도726은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도727은, 본 발명의 반도체 기억장치의 제조예 25를 도시한 단면(도64의 B-B'선) 공정도이다.
도728은, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 H-H'선) 공정도이다.
도729는, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 I1-I1'선) 공정도이다.
도730은, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 I2-I2'선) 공정도이다.
도731은, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 I3-I3'선) 공정도이다.
도732는, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 I4-I4'선) 공정도이다.
도733은, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 J1-Jl'선) 공정도이다.
도734는, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 J2-J2'선) 공정도이다.
도735는, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 J3-J3'선) 공정도이다.
도736은, 본 발명의 반도체 기억장치의 제조예 26을 도시한 단면(도70의 J4-J4'선) 공정도이다.
도737은, 본 발명의 반도체 기억장치의 제조예 27을 도시한 단면(도71의 H-H'선) 공정도이다.
도738은, 본 발명의 반도체 기억장치의 제조예 27을 도시한 단면(도71의 I1-I1'선) 공정도이다.
도739는, 본 발명의 반도체 기억장치의 제조예 27을 도시한 단면(도71의 I2-I2'선) 공정도이다.
도740은, 본 발명의 반도체 기억장치의 제조예 27을 도시한 단면(도71의 I3-I3'선) 공정도이다.
도741은, 본 발명의 반도체 기억장치의 제조예 27을 도시한 단면(도71의 I4-I4'선) 공정도이다.
도742는, 본 발명의 반도체 기억장치의 제조예 28을 도시한 단면(도72의 H-H'선) 공정도이다.
도743은, 본 발명의 반도체 기억장치의 제조예 28을 도시한 단면(도72의 I1-I1'선) 공정도이다.
도744는, 본 발명의 반도체 기억장치의 제조예 28을 도시한 단면(도72의 I2-I2'선) 공정도이다.
도745는, 본 발명의 반도체 기억장치의 제조예 28을 도시한 단면(도72의 I3-I3'선) 공정도이다.
도746은, 본 발명의 반도체 기억장치의 제조예 28을 도시한 단면(도72의 I4-I4'선) 공정도이다.
도747은, 본 발명의 반도체 기억장치의 제조예 28을 도시한 단면(도72의 I5-I5'선) 공정도이다.
도748은, 본 발명의 반도체 기억장치의 제조예 29를 도시한 단면(도74의 H-H'선) 공정도이다.
도749는, 본 발명의 반도체 기억장치의 제조예 29를 도시한 단면(도68의 I-I'단면도의 배선층 인출부내에서 H-H'방향으로 평행이동 시킨 것) 공정도이다.
도750은, 본 발명의 반도체 기억장치의 제조예 29를 도시한 단면(도68의 I-I단면도의 배선층 인출부내에서 H-H'방향으로 평행이동 시킨 것) 공정도이다.
도751은, 본 발명의 반도체 기억장치의 제조예 29를 도시한 단면(도68의 I-I'단면도의 배선층 인출부내에서 H-H'방향으로 평행이동 시킨 것) 공정도이다.
도752는, 본 발명의 반도체 기억장치의 제조예 29를 도시한 단면(도68의 I-I'단면도의 배선층 인출부내에서 H-H'방향으로 평행이동 시킨 것) 공정도이다.
도753은, 본 발명의 반도체 기억장치의 제조예 29를 도시한 단면(도68의 I-I'단면도의 배선층 인출부내에서 H-H'방향으로 평행이동 시킨 것) 공정도이다.
도754는, 본 발명의 반도체 기억장치의 제조예 30을 도시한 단면(도1의 A-A'단면도) 공정도이다.
도755는, 본 발명의 반도체 기억장치의 제조예 30을 도시한 단면(도1의 B-B'단면도) 공정도이다.
도756은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도757은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도758은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도759는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도760은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도761은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도762는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도763은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도764는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도765는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도766은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도767은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도768은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도769는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도770은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도771은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도772는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도773은, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도774는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 A-A'단면도) 공정도이다.
도775는, 본 발명의 반도체 기억장치의 제조예 31을 도시한 단면(도66의 B-B'단면도) 공정도이다.
도776은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 H-H'선) 공정도이다.
도777은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I1-I1'선) 공정도이다.
도778은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I2-I2'선) 공정도이다.
도779는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도 62의 I3-I3'선) 공정도이다.
도780은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I4-I4'선) 공정도이다.
도781은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I5-I5'선) 공정도이다.
도782는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 H-H'선) 공정도이다.
도783은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I1-I1'선) 공정도이다.
도784는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I2-I2'선) 공정도이다.
도785는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도 62의I3-I3'선) 공정도이다.
도786은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I4-I4'선) 공정도이다.
도787은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I5-I5'선) 공정도이다.
도788은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 H-H'선) 공정도이다.
도789는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I1-I1'선) 공정도이다.
도790은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I2-I2'선) 공정도이다.
도791은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I3-I3'선) 공정도이다.
도792는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I4-I4'선) 공정도이다.
도793은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I5-I5'선) 공정도이다.
도794는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 H-H'선) 공정도이다.
도795는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I1-I1'선) 공정도이다.
도796은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I2-I2'선) 공정도이다.
도797은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I3-I3'선) 공정도이다.
도798은, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I4-I4'선) 공정도이다.
도799는, 본 발명의 반도체 기억장치의 제조예 32를 도시한 단면(도62의 I5-I5'선) 공정도이다.
도800은, 종래의 EEPROM을 도시한 평면도이다.
도801은, 도800의 A-A'및 B-B'단면도이다.
도802는, 종래의 EEPROM의 제조방법을 도시한 공정단면도이다.
도803은, 종래의 EEPROM의 제조방법을 도시한 공정단면도이다.
도804는, 종래의 EEPROM의 제조방법을 도시한 공정단면도이다.
도805는, 종래의 EEPROM의 제조방법을 도시한 공정단면도이다.
도806은, 종래의 EEPROM의 평면도 및 대응하는 등가회로도이다.
도807은, 종래의 MNOS 구조의 메모리셀의 단면도이다.
도808은, 종래의 다른 MNOS 구조의 메모리셀의 단면도이다.
도809는, 하나의 주상(柱狀) 실리콘층에 복수의 메모리셀을 형성한 반도체장치의 단면도이다.
본 발명의 반도체기억장치는, 주로, 반도체기판과, 적어도 하나의 섬모양 반도체층, 이 섬모양 반도체층의 측벽의 주위에 형성된 적어도 하나의 전하 축적층및 적어도 하나의 제어게이트(제 3 전극)로 구성되는 적어도 하나의 메모리셀을 가지며, 또한 섬모양 반도체층에서의 메모리셀 중 적어도 하나가 상기 반도체기판으로부터 전기적으로 절연되어 구성된다.
여기서, 메모리셀 중 적어도 하나가 반도체기판으로부터 전기적으로 절연되어 있다면, 반도체기판과 섬모양 반도체층 사이가 전기적으로 절연되어 있는 것으로도 되고, 메모리셀이 2개 이상 형성되어 있는 경우에는, 메모리셀 사이가 전기적으로 절연됨에 의해, 이 절연된 부분보다 상측에 위치하는 메모리셀이 반도체기판과 전기적으로 절연되게 된다. 또한, 후술하는 바와 같이, 임의로, 메모리셀의 하부에 선택 게이트(메모리게이트)가 형성되어 있는 경우에는, 선택 게이트에 의해 구성되는 선택 트랜지스터와 반도체기판 사이가 전기적으로 절연되어 있는 것으로도 되어, 선택 트랜지스터와 메모리셀 사이가 전기적으로 절연됨에 의해, 이 절연된 영역보다 상측에 위치하는 메모리셀이 반도체기판과 전기적으로 절연되게 된다. 그 중에서도, 반도체기판과 섬모양 반도체층 사이, 또는 메모리셀의 하부에 선택 트랜지스터가 형성되어 있는 경우에, 선택 트랜지스터와 반도체기판 사이가 전기적으로 절연되어 있는 것이 바람직하다. 전기적인 절연은, 예컨대 반도체기판과 다른 도전형의 불순물 확산층을, 절연하고자 하는 영역의 전부에 걸쳐 형성함에 의해 실현될 수도 있고, 절연하고자 하는 영역의 일부에 불순물 확산층을 형성하고, 그 접합부에서의 공핍층을 이용하여 실현될 수도 있으며, 또한 전기적으로 도전되지 않는 정도로 간격을 두는 것에 의해, 결과적으로 전기적으로 절연되도록 할 수도 있다. 또한, 반도체기판과 셀 또는 선택 트랜지스터는, 예컨대 Si02등의 절연막에 의해 전기적으로 절연될 수 있다. 또한, 메모리셀이 복수개 형성되어 있는 경우, 임의로, 메모리셀의 상하부에 선택 트랜지스터가 형성되어 있는 경우에는, 임의의 메모리셀 사이 및/또는 선택 트랜지스터와 메모리셀 사이가, 전기적으로 절연될 수도 있다.
또한, 전하 축적층과 제어게이트는, 섬모양 반도체층의 측벽의 전체 주위에 걸쳐 형성될 수도 있고, 주위의 일부의 영역을 제외한 영역에 형성될 수도 있다.
또한, 하나의 섬모양 반도체층에는, 메모리셀이 하나만 형성될 수 있고, 2개 이상 형성될 수도 있다. 메모리셀이 3개 이상 형성되어 있는 경우에는, 메모리셀의 하부 및/또는 상부에 선택 게이트가 형성되고, 이 선택 게이트와 섬모양 반도체층으로 구성되는 선택 트랜지스터가 형성되어 있는 것이 바람직하다.
이하에서는, 하나의 섬모양 반도체층에서 메모리셀이 복수개, 예컨대 2개, 직렬로 배열되고, 또한 섬모양 반도체층이 매트릭스상으로 배열되어, 메모리셀의 아래쪽 및 윗쪽에 각각 선택 트랜지스터가 하나씩 배치되는 구성에 대해 설명한다. 또한, 선택 트랜지스터의 게이트전극은, 이하의 실시예에서는 아래쪽 게이트전극을 제 2 전극, 위쪽 게이트전극을 제 5 전극으로 나타낸다. 또한, 터널 절연막은 제 3 절연막, 사이드월 스페이서는 제 4 절연막, 선택 트랜지스터를 구성하는 게이트 절연막은 제 1 3 절연막으로 나타낸다.
또한, 상기 반도체기억장치는, 섬모양 반도체층에 메모리셀의 전하축적상태를 독출하기 위한 불순물 확산층이 메모리셀의 소스 또는 드레인(제 1 배선)으로서 형성되고, 이 불순물 확산층에 의해, 반도체기판과 섬모양 반도체층이 전기적으로절연되어 있다. 또한, 복수의 섬모양 반도체층에 형성된 제어게이트가 일방향으로 연속적으로 배치되어 제어게이트선(제 3 배선)을 구성한다. 또한, 섬모양 반도체층에는, 별도의 불순물 확산층이 메모리셀의 드레인 또는 소스로서 형성되어 있고, 제어게이트선과 교차하는 방향의 복수의 불순물 확산층이 전기적으로 접속되어 비트선(제 4 배선)을 구성한다.
또한, 제어게이트선 및 이것에 직교하는 비트선은, 3차원적으로 어느쪽 방향으로도 형성될 수 있지만, 이하에서는, 어느 것이나 반도체기판에 대하여 수평 방향으로 형성된 구성에 대해 설명한다.
메모리셀 어레이의 평면도에서의 실시예
본 발명의 반도체기억장치에서의 메모리셀 어레이의 평면도를 도 1∼도 72를 참조하여 설명한다. 도 1∼도 64 및 도 68∼도 72는 전하 축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀 어레이를 나타낸 평면도의 일실시예이다. 도 65는 전하 축적층으로서 적층 절연막을 갖는 MONOS 구조인 메모리셀 어레이를, 도 66은 전하 축적층으로서 MIS 커패시터를 갖는 DRAM 구조인 메모리셀 어레이를, 도 67은 전하 축적층으로서 MIS 트랜지스터를 갖는 SRAM 구조인 메모리셀 어레이를 나타낸 평면도의 1 실시예이다. 또한, 이들 도면에서는, 메모리셀을 선택하기 위한 게이트전극(이하「선택게이트」라 함)으로서 제 2 배선 또는 제 5 배선, 제어게이트로서 제 3 배선, 비트선으로서 제 4 배선, 소스선인 제 1 배선의 레이아웃도 포함하여 설명한다. 또한, 선택게이트·트랜지스터는 복잡하게 되기 때문에 생략되어 있다.
먼저, 전하 축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀 어레이를 나타낸 평면도에 대해 설명한다.
도 1은 메모리셀을 형성하는 원주상의 섬모양 반도체부가, 예컨대 2종의 평행선이 직교하는 교점으로 각각 배치되도록 배열되며, 각각의 메모리셀을 선택, 제어하기 위한 제 1 배선층, 제 2 배선층, 제 3 배선층 및 제 4 배선층은 기판면에 대해 평행하게 배치되어 있다.
또한, 제 4 배선층(840)과 교차하는 방향인 A-A'방향과 제 4 배선층(840) 방향인 B-B'방향에서 섬모양 반도체부의 배치 간격을 변화시킴에 의해, 각각의 메모리셀의 제어게이트인 제 2 도전막이 일방향으로, 도 1에서는 A-A'방향으로, 연속으로 형성되어 제 3 배선층이 된다. 마찬가지로 선택 게이트·트랜지스터의 게이트인 제 2 도전막이 일방향으로 연속으로 형성되어 제 2 배선층이 된다.
또한, 섬모양 반도체부의 기판 측에 배치되는 제 1 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도 1의 A-A'방향으로 접속되는 메모리셀의 A'측의 단부에 설치하고, 제 2 배선층 및 제 3 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도 1의 A-A'방향으로 접속되는 메모리셀의 A 측의 단부에 설치하며, 섬모양 반도체부의 기판과 반대측에 배치되는 제 4 배선층(840)은 메모리셀을 형성하는 원주상의 섬모양 반도체부의 각각에 전기적으로 접속되어 있고, 예컨대 도 1에서는 제 2 배선층 및 제 3 배선층과 교차하는 방향으로 제 4 배선층(840)이 형성된다.
또한, 제 1 배선층과 전기적으로 접속하기 위한 단자는 섬모양 반도체부에 형성되어 있고, 제 2 배선층 및 제 3 배선층과 전기적으로 접속하기위한 단자는 섬모양 반도체부에 피복되는 제 2 도전막으로 형성되어 있다. 제 1 배선층, 제 2 배선층 및 제 3 배선층과 전기적으로 접속하기 위한 단자는, 각각 제 1 콘택트부(910), 제 2 콘택트부(921,924) 및 제 3 콘택트부(932)와 접속되어 있다. 도 1에서는 제 1 콘택트부(910)를 통해 제 1 배선층(810)이 반도체기억장치 표면으로 인출되어 있다.
또한, 메모리셀을 형성하는 섬모양 반도체부는, 원주상으로 제한되지 않고, 각주(角柱), 다각주(多角柱) 등의 형상일수도 있지만, 특히 원주상의 패턴을 이용하는 경우에는, 활성 영역면에 생기는 국소적인 전계 집중의 발생을 회피할 수 있고, 전기적 제어가 용이하게 될 수 있다.
또한, 원주상의 섬모양 반도체부의 배열은 도 1과 같은 배열이 아니더라도 되고, 상기와 같은 배선층의 위치관계나 전기적인 접속관계가 있으면, 메모리셀을 형성하는 원주상의 섬모양 반도체부의 배열은 한정되지 않는다.
제 1 콘택트부(910)에 접속되는 섬모양 반도체부는, 도 1에서는 A-A'방향으로 접속되는 메모리셀의 A'측의 모든 단부에 배치되어 있지만, A측의 단부의 일부 또는 모두에 배치될 수도 있고, 제 4 배선층(840)과 교차하는 방향인 A-A'방향으로 접속되는 메모리셀을 형성하고 있는 섬모양 반도체부 중 어느 하나에 배치될 수도 있다. 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부는 제 1 콘택트부(910)가 배치되지 않은 측의 단부에 배치될 수 있고, 제 1 콘택트부(910)가 배치되는 측의 단부에 연속으로여 배치될 수 있으며, 제 4 배선층(840)과 교차하는 방향인 A-A'방향으로 접속되는 메모리셀을형성하고 있는 섬모양 반도체부의 어느 하나에 배치될 수도 있고, 제 2 콘택트부(921,924), 제 3 콘택트부(932) 등을 분할하여 배치될 수 있다. 제 1 배선층(810) 또는 제 4 배선층(840)은 소망의 배선이 얻어진다면 폭이나 형상은 문제되지 않는다.
또한, 섬모양 반도체부의 기판측에 배치되는 제 1 배선층이 제 2 도전막으로 형성되는 제 2 배선층 및 제 3 배선층과 자기정합적으로 형성되는 경우, 제 1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체부가 제 2 도전막으로 형성되는 제 2 배선층 및 제 3 배선층과 전기적으로는 절연되어 있지만 절연막을 통해 접하는 상태로 된다. 예컨대, 도 1에서는 제 1 콘택트부(910)가 접속하고 있는 섬모양 반도체부 측면의 일부에 절연막을 통해 제 1 도전막이 형성되어 있고, 이 제 1 도전막은 메모리셀을 형성하고 있는 섬모양 반도체부와의 사이에 배치되어 있고, 제 1 도전막의 측면에 절연막을 통해 제 2 도전막이 형성되어 있고, 제 2 도전막이 제 4 배선층(840)과 교차하는 방향인 A-A'방향으로, 연속으로 형성되는 제 2 배선층 및 제 3 배선층과 접속되어 있다. 이때 상기 섬모양 반도체부 측면에 형성되는 제 1 및 제 2 도전막의 형상은 문제되지 않는다.
또한, 제 1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체부와 메모리셀이 형성되어 있는 섬모양 반도체부에 있는 제 1 도전막의 거리를, 예컨대 제 2 도전막의 막두께의 2배 이하로 함에 의해 제 1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체부의 측면의 제 1 도전막을 모두 제거할 수도 있다. 도 1에서, 제 2 및 제 3 콘택트부는, 섬모양 반도체부 정상부를 덮도록형성된 제 2 배선층(821,824), 제 3 배선층(832) 등에 형성하고 있지만, 각각 접속할 수 있는 것이라면 제 2 및 제 3 배선층의 형상은 문제되지 않는다. 또한, 도 1에서는 제조 공정예에서 이용하는 단면, 즉 A-A'단면, B-B'단면, C-C'단면, D-D'단면, E-E'단면 및 F-F'단면을 병기하고 있다.
도 2는, 도 1에 대하여, B-B'방향으로 인접한 섬모양 반도체층과 동일한 제 4 배선층(840)에 접속하지 않도록 제 4 배선층(840)을 배치한 경우의 1예를 나타낸다. 이 경우, B-B'방향으로 인접한 2개의 콘택트부를, 예컨대 금속 배선 등으로 접속할 수 있다. 구체적으로, 인접한 콘택트부(924)를 제 2 배선층(824)으로 접속하고, 마찬가지로 콘택트부(921,932,933)는 각각 순서대로 제 2 배선층(821), 제 3 배선층(832,833)에 접속되어 있다. 또한, 콘택트부(910)도 마찬가지로 될 수 있다. 또한, 각각의 콘택트부를 배선층으로 접속하지 않고, 예컨대 인접한 제 2 도전막에 동시에 접속하는 콘택트부를 형성할 수도 있다.
도 3은, 도 1에 대하여, 섬모양 반도체층(110)이 M×N개(M, N은 정의 정수) 배치되어 있음을 확인할 수 있도록, 광범위하게 각각의 섬모양 반도체층(110)과 각 배선층의 접속 관계를 나타낸다. 도 3에서는 제 1 배선층(810-1∼810-N)의 폭(WB), 및 제 4 배선층(840-1∼840-M)의 폭(WA)을 각각 나타내며, 또한 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1) 및 제 4 배선층의 간격에서 가장 좁게 되는 거리(SA1)도 각각 나타내고 있다.
도 3에서는 제 2 콘택트의 간격으로서, (921-1)과 (921-2) 사이의 거리(SC1)를 병기하고 있다.
한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타내고 있다.
도 3의 등가회로도를 도 160에 나타낸다.
도 4는, 도 3에 대하여, 인접한 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)의 A-A' 방향의 길이를 서로 바꾼 경우의 1예로서, 2 종류의 길이를 갖는 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)을, 교대로, 메모리 셀어레이의(A')측의 단부에 배치함에 의해 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타내고 있다.
또한, 상기한 바와 같은 배치를 메모리셀 어레이의 (A)측의 단부에 배치할 수도 있고, (A')측의 단부 및 (A)측의 단부에 교대로 배치할 수도 있다. 또한, 상기와 같은 배치가 행하여지면, 임의의 제 1 배선층이 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)의 2 종류의 길이 중 어느 것과 접속될 수 있다.
한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조 부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 4의 등가회로도를 도 160에 나타낸다.
도 5는, 도 3에 대하여, 인접한 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)의 A-A'방향의 길이를 서로 바꾼 경우의 1예로서, 2 종류 이상의 길이를 갖는 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)을 도 5에 나타낸 산형상으로 메모리셀 어레이의 (A')측의 단부에 배치함에 의해 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 또한, 상기와 같은 배치를 메모리셀 어레이의 (A)측의 단부에 배치할 수 있고, (A)'측의 단부 및 (A)측의 단부에 교대로 배치할 수도 있다. 또한, 상기와 같은 배치가 행해진다면, 임의의 제 1 배선층이 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)의 2 종류 이상의 길이 중 어느 것과 접속될 수 있다.
한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조 부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
또한, 도 5의 등가회로도를 도 160에 나타낸다.
도 10은 도 5에 대하여, 상기와 같은 배치를 (A')측의 단부 및 (A)측의 단부에 교대로 배치한 경우의 1예를 나타낸다. 도 10의 등가회로도를 도 167에 나타낸다.
도 37은 도 10에 대하여, 인접한 제 1 배선층의 인출부로 되는 섬모양 반도체층(11O)의 B-B'방향의 길이를 바꾸지 않는 대신에 제 4 배선층과 접속되지 않은 섬모양 반도체층(110)을 설치한 더미(dummy)로 하여, 이를 도 37에 나타낸 바와 같이 배치함으로써, 도 10과 동일한 효과를 갖는 경우의 1예를 나타낸다.
도 6은 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)을 메모리셀 어레이의 (A)측 및 (A')측의 단부에 교대로 배치한 경우의 1예를 나타낸다.
한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조 부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 15는 도 3에 대하여, 제 2, 제 3의 배선층의 인출부로 되는 섬모양 반도체층(11O)을 메모리셀 어레이의 (A)측 및 (A')측의 단부에 교대로 배치한 경우의 1예를 나타낸다.
도 7은 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)과 제 2, 제 3의 배선층의 인출부로 되는 섬모양 반도체층(11O)을 각각 메모리셀 어레이의 (A)측 및 (A')측의 단부에 교대로 배치한 경우의 1예로서, 제 1 배선층의 인출부와 제 2, 제 3의 배선층의 인출부가 접속하는 경우를 나타낸다.
도 8은 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)과 제 2, 제 3의 배선층의 인출부로 되는 섬모양 반도체층(11O)을 각각 메모리셀 어레이의 (A)측 및 (A')측의 단부에 교대로 배치한 경우의 1예로서, A-A'방향으로 연속하는 메모리셀의 양단에 제 1 배선층의 인출부와 제 2, 제 3의 배선층의 인출부가 각각 접속하는 경우를 나타낸다.
도 6의 등가회로를 도 161에 나타내며, 도 15의 등가회로를 도 163에 나타내며, 도 7의 등가회로를 도 162에 나타내며, 도 8의 등가회로를 도 164에 나타낸다.
또한, 제 1 배선층의 인출부와 제 2, 제 3의 배선층의 인출부가 접속되는 경우, 메모리셀 어레이에 가까운 순서로, 먼저 제 2, 제 3의 배선층의 인출부를 배치하고, 계속해서 제 1 배선층의 인출부를 배치할 수 있고, 그 반대로 메모리셀 어레이에 가까운 순서로 제 1 배선층의 인출부를 배치하고, 계속해서 제 2, 제 3의 배선층의 인출부를 배치할 수 있다.
도 30은 도 3에 대하여, 제 4 배선층(840-1∼840-M)의 인출부를 메모리셀 어레이의 (B)측 및 (B')측의 단부에 교대로 배치한 경우의 1예를 나타낸다. 도 30의 등가회로를 도 176에 나타낸다.
도 36은 도 7에 대하여, 인접한 제 1 배선층의 인출부 및 인접한 제 2, 제 3의 배선층의 인출부 사이에, 제 4 배선층과 접속되지 않은 섬모양 반도체층(110)을 제공한 경우의 1예를 나타낸다.
도 9는 도 3에 대하여, 제 1 배선층과 접속되지 않은 섬모양 반도체층(110)을 제공하고, 더미로 함으로써 제 1 배선층을 배치하는 스페이스를 확보하며, 또한 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)을 2 종류 이상의 서로 형상이 다른 건(鍵)상으로 하고, 도 9에 나타낸 바와 같이 메모리셀 어레이의 (A')측의 단부에 각각 배치함에 의해, 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 한편, 복수의 메모리셀 어레이중 하나 또는 복수의 더미를 마련할 수 있고, 또한 더미와, 더미에 인접한 섬모양 반도체층의 B-B'방향으로의 거리는 메모리셀 어레이중 섬모양 반도체층 사이의 B-B'방향으로의 거리와 동일하게 구성될 수 있고, 또한 다를 수도 있다. 또한, 이는 도 9로 한정되지 않고, 도 12, 도 13, 도 16, 도 24 및 도 25에서도 동일하다. 도 9의 등가회로를 도 165에 나타낸다.
또한, 상기한 배치는, 메모리셀 어레이의 (A)측의 단부에 배치할 수 있고,(A')측의 단부 및 (A)측의 단부에 교대로 배치를 할 수도 있다. 또한, 상기한 배치가 행해진다면, 임의의 제 1 배선층이 1 종류 이상의 형상을 갖는 제 1 배선층의 인출부로 되는 섬모양 반도체층(110) 중 어느 것과 접속될 수도 있다.
도 14는 도 9에 대하여, 제 1 배선층과 접속되지 않은 섬모양 반도체층(110)을 제공하지 않고, 상기한 배치를 도 14에 나타낸 바와 같이 메모리셀 어레이의 (A')측의 단부 및 (A)측의 단부에 교대로 배치한 경우의 1예를 나타낸다. 또한, 도 14의 등가회로를 도 166에 나타낸다. 이 경우, 도 9에 대하여 더미의 섬모양 반도체층을 설치하지 않은 만큼, 메모리셀의 고집적화가 가능해지는 이점을 갖는다.
도 35는 도 9에 대하여, 제 2, 제 3의 배선층의 인출부를 A-A'방향으로 연속하는 메모리셀의 사이에 배치한 경우의 1예를 나타낸다. 도 35의 등가회로를 도 173에 나타낸다.
도 11은 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 배치하는 제 1 콘택트(910)의 위치를, 인접한 제 1 배선층의 인출부로 되는 섬모양 반도체층(11O)에서 A-A'방향으로 편이됨으로써 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 도 11의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치는, 메모리셀 어레이의 (A)측의 단부에 배치할 수 있고, (A')측의 단부 및 (A)측의 단부에 교대로 배치할 수도 있다.
도 12는 도 3에 대하여, 제 1 및 제 2, 제 3 배선층과 접속되지 않은 섬모양 반도체층(110)을 마련하여, 더미로 함으로써 제 1 및 제 2, 제 3 배선층을 배치하는 스페이스를 확보하고, 또한 메모리셀이 배치되는 섬모양 반도체층(110)의 배치를 제 1 및 제 2, 제 3 배선층의 인출부에 가깝게 함에 따라서 B-B'방향으로 확대하는 배치를 행함으로써 제 1 배선층의 간격에서 가장 좁게 되는 거리 SB1을 더욱 크게 확보할 수 있도록 한 경우의 1예로서, 제 1 배선층의 인출부와 제 2, 제 3 배선층의 인출부가 접속하는 경우의 예를 나타내고 있다. 도 12의 등가회로는 도 168에 나타낸다.
도 13은 도 12에 대하여, 제 1 배선층의 인출부와 제 2, 제 3 배선층의 인출부가 접속하지 않고, 메모리 셀어레이의 A'측의 단부에 제 1 배선층의 인출부를 배치하고, 계속해서 A측의 단부에 제 2, 제 3 배선층의 인출부를 배치한 경우의 1예를 나타낸다. 도 13의 등가회로를 도 169에 나타낸다.
도 16은 도 3에 대하여, 제 2, 제 3 배선층과 접속되지 않은 섬모양 반도체층(110)을 마련하여, 더미로 함으로써 제 2, 제 3 배선층을 배치하는 스페이스를 확보하고, 또한 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)을 2 종류 이상의 서로 형상이 다른 건(鍵)상으로 하여, 도 16에 나타낸 바와 같이 메모리셀 어레이의 A측의 단부에 각각 배치함에 의해, 제 2 또는 제 3 콘택트의 간격, 예컨대 (921-1)과 (921-2) 사이의 거리 및 (921-3)과 (921-4) 사이의 거리(SC2), (921-2)와 (921-3) 사이의 거리(SC3), (921-4)와 (921-6) 사이의 거리(SC4)를 도 3에 대하여 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 도 16의 등가회로를 도 170에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A'측의 단부에 배치할 수 있고, A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다.
도 20은 도 16에 대하여, 제 2, 제 3 배선층과 접속되지 않은 섬모양 반도체층(110)을 마련하지 않고, 상기와 같은 배치를 도 20에 나타낸 바와 같이 메모리셀 어레이의 A'측의 단부 및 A측의 단부에 교대로 배치한 경우의 1예를 나타낸다. 도 20의 등가회로를 도 171에 나타낸다. 이 경우, 도 16에 대하여 더미의 섬모양 반도체층을 마련하지 않은 만큼, 메모리셀의 고집적화가 가능해지는 이점을 갖는다.
도 17은 도 3에 대하여, 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)에 배치하는 제 2, 제 3 콘택트(921,932,933,924)의 위치를, 인접하는 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(11O)에서 A-A'방향으로 편이시킨 것으로 제 2 또는 제 3 콘택트의 간격, 예컨대 (921-1)과 (921-2) 사이의 거리 및 (921-3)과 (921-4) 사이의 거리(SC2), (921-2)와 (921-3) 사이의 거리(SC3), (921-4)와 (921-6) 사이의 거리(SC4)를 도 3에 대하여 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 한편, 참조 부호(921∼924)로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 17의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A측의 단부에 배치할 수 있고, A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다.
도 18은 도 3에 대하여, 인접한 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)의 A-A'방향의 길이를 서로 바꾼 경우의 1예로서, 두 종류의 길이를갖는 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)을 교대로, 메모리셀 어레이의 A측의 단부에 배치함에 의해 제 2 또는 제 3 콘택트의 간격, 예컨대 (921-1)과 (921-2) 사이의 거리(SC2)를 도 3에 대하여 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 또한, 이 경우, 제 2 또는 제 3 콘택트 사이에서 가장 작은 거리, 예컨대 (921-3)과 (924-4) 사이의 거리(SC5)는 도 3에서의 제 2 또는 제 3 콘택트 사이의 어떤 거리보다도 크게 확보할 수가 있어서, 제 2 및 제 3 배선층의 형성이 용이하게 되는 이점을 갖는다. 도 18의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A'측의 단부에 배치할 수 있고 A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다.
도 39는 도 18에 대하여, 2 종류의 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층의 길이의 차이를, 예컨대 A-A'방향으로 연속하는 메모리셀의 배치 간격 정도로 함에 의해 제 2 또는 제 3 콘택트의 간격, 예컨대 (921-1)과 (921-2) 사이의 거리(SC2)를 도 3에 대하여 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 19는 도 3에 대하여, 인접한 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)의 A-A'방향의 길이를 서로 바꾼 경우의 1예로서, 두 가지 이상의 길이를 갖는 제 2 및 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)을 도 19에나타낸 바와 같은 산 형상으로 메모리셀 어레이의 A 측의 단부에 배치함에 의해 제 2 또는 제 3 콘택트의 간격, 예컨대 (921-1)과 (921-2) 사이의 거리(SC2), (921-2)와 (921-3) 사이의 거리(SC3)를 도 3에 대하여 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 또한, 이 경우, 제 2 또는 제 3 콘택트 사이에서 가장 작은 거리, 예컨대 (921-5)와 (924-6) 사이의 거리(SC6) 또는 (921-6)과 (924-7) 사이의 거리(SC7)는 도 3에서의 제 2 또는 제 3 콘택트 사이의 어떤 거리보다도 크게 확보할 수가 있어서, 제 2 및 제 3 배선층의 형성이 용이하게 되는 이점을 갖는다. 도 19의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A'측의 단부에 배치할 수 있고, A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 임의의 제 2, 제 3 배선층이, 제 2 및 제 3 배선층의 인출부로 되는 섬모양 반도체층(110)의 두 가지 이상의 길이 중 어느 것과도 접속될 수 있다.
도 40은 도 19에 대하여, 두 가지 이상의 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층의 길이의 각각의 차이를, 예컨대 도 40에 나타낸 바와 같이 A-A'방향으로 연속하는 메모리셀의 배치 간격 정도로 함에 의해 제 2 또는 제 3 콘택트의 간격, 예컨대 (921-1)과 (921-2) 사이의 거리(SC2), (921-2)와 (921-3) 사이의 거리(SC3)를 도 3에 대하여 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 또한, 참조부호(921∼924)로 나타낸 인출부의 단면은 도 658 및 도 669에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다. 도 18의 등가회로를 도 160에 나타낸다.
도 38은 도 19에 대하여, 인접한 제 2, 제 3 배선층의 인출부로 되는 섬모양 반도체층(11O)의 A-A'방향의 길이를 바꾸지 않는 대신에 제 4 배선층과 접속되지 않은 섬모양 반도체층(110)을 마련하여 더미로 하고, 이를 도 38에 나타낸 바와 같이 배치함에 의해, 도 19와 동일한 효과를 얻는 경우의 1예를 나타낸다.
도 21은 도 3에 대하여, 모든 제 1 콘택트(910)를 하나의 제 1 배선층(810)으로 접속한 경우의 1예를 나타낸다. 도 21의 등가회로를 도 172에 나타낸다.
또한, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)은 메모리셀 어레이의 A측의 단부에 배치할 수 있다.
도 22는 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 제 1 콘택트(910)를 형성하지 않고, 섬모양 반도체층(110)에 각각 제 1 배선층(810)을 접속한 경우의 1예를 나타낸다. 도 22의 등가회로를 도 160에 나타낸다.
도 23은 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 제 1 콘택트(910)를 형성하지 않고, 또한 모든 상기 섬모양 반도체층(110)을 하나의 제 1 배선층(810)으로 접속한 경우의 1예를 나타낸다. 도 23의 등가회로를 도 172에 나타낸다.
또한, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)은 메모리셀 어레이의 A측의 단부에 배치할 수 있다.
도 24는 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 제 1 콘택트(910)를 형성하지 않고, 섬모양 반도체층(110)에 각각 제 1배선층(810)을 접속한 경우의 1예로서, 제 1 배선층과 접속되지 않는 섬모양 반도체층(110)을 마련하여, 더미로 함으로써 제 1 배선층을 배치하는 스페이스를 확보하고, 또한 제 1 배선층의 인출부로 되는 섬모양 반도체층(11O)을 B-B'방향으로 배치하는 간격 보다 제 1 배선층을 배치하는 간격을 크게 함에 의해 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 도 24의 등가회로를 도 165에 나타낸다. 이와 같이 제 1 배선층의 배치 간격을, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110) 보다 여유를 갖게 함에 의해, 제 1 배선층의 가공이 용이하게 되고, 또한 제 1 배선층의 인출부의 콘택트를 형성하는 경우에 여유를 갖게 되는 장점이 있다.
도 25는 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 제 1 콘택트(910)를 형성하지 않고, 상기 섬모양 반도체층(110)에 각각 제 1 배선층(810)을 접속한 경우의 1예로서, 제 1 배선층과 접속되지 않는 섬모양 반도체층(110)을 마련하여, 더미로 함으로써 제 1 배선층을 배치할 스페이스를 확보하고, 또한 각각의 제 1 배선층을 2종류 이상의 서로 형상이 다른 낚시(釣) 모양으로 하여, 도 25에 나타낸 바와 같이 메모리셀 어레이의 A'측의 단부에 각각 배치함에 의해 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 도 25의 등가회로를 도 165에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A측의 단부에 배치할 수 있고, A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 1종류 이상의 형상을 갖는 제 1 배선층 각각이, 임의의 제 1 배선층의인출부로 되는 섬모양 반도체층(110)과도 접속될 수 있게 된다.
도 26은 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 제 1 콘택트(910)를 형성하지 않고, 상기 섬모양 반도체층(110)에 각각 제 1 배선층(810)을 접속한 경우의 1예로서, 두 가지의 길이를 갖는 제 1 배선층을 교대로 메모리셀 어레이의 A'측의 단부에 배치함에 의해, 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 도 26의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A측의 단부에 배치할 수 있고, A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 두 가지의 길이를 갖는 제 1 배선층 각각이, 임의의 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)과도 접속될 수 있다.
도 27은 도 3에 대하여, 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)에 제 1 콘택트(910)를 형성하지 않고, 상기 섬모양 반도체층(110)에 각각 제 1 배선층(810)을 접속한 경우의 1예로서, 두 가지 이상의 길이를 갖는 제 1 배선층을 도 27에 나타낸 바와 같은 산 형상으로 메모리셀 어레이의 A'측의 단부에 배치함에 의해, 제 1 배선층의 간격에서 가장 좁게 되는 거리(SB1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 도 27의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 A측의 단부에 배치할 수 있고, A'측의 단부 및 A측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 두 가지 이상의 길이를 갖는 제 1 배선층 각각이, 임의의 제 1 배선층의 인출부로 되는 섬모양 반도체층(110)과도 접속될 수 있다.
도 28은 도 3에 대하여, 제 4 배선층과 접속되지 않는 섬모양 반도체층(110)을 마련하고, 더미로 함으로써 제 4 배선층을 배치할 스페이스를 확보하고, 또한 A-A'방향으로 배치하는 섬모양 반도체층(110)의 간격 보다 제 4 배선층을 배치하는 간격을 크게 함에 의해 제 4 배선층의 간격에서 가장 좁게 되는 거리(SA1)를 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 도 28의 등가회로를 도 174에 나타낸다. 구체적으로는, 제 1 배선층이, 예컨대 N개 있는 경우, 하나의 제 4 배선층은 도 28에 나타낸 바와 같이, N개의 섬모양 반도체층(11O)과 접속하고, 더미로 된 섬모양 반도체층(110)에 가장 가까운 제 4 배선층, 예컨대 (840-6)은 접속될 섬모양 반도체층(110)에 접속될 수 있는 범위에서, 더미의 섬모양 반도체층(110-5)측으로 편이되게 형성하고, 상기 제 4 배선층(840-6)에 인접한 제 4 배선층(840-7)으로부터는 제 4 배선층(840-6∼840-9)의 배치 간격으로 제 4 배선층(840)을 형성하여 간다. 즉, 섬모양 반도체층의 A-A'방향의 배치 간격 보다 큰 배치 간격으로 도 28에 나타낸 바와 같이 배치한다. 그리고, 제 4 배선층(840)이 접속되는 섬모양 반도체층(110)에 접속될 수 없게 되면 다시 더미의 섬모양 반도체층(110)을 마련한다. 이와 같이, 제 4 배선층(840)의 배치 간격을 섬모양 반도체층의 A-A'방향의 배치 간격 보다 여유 있게 함에 의해, 배선의 가공이 용이하게 되고, 또한 제 4 배선층(840)의 인출부의 콘택트(980)를 형성할 경우에 여유를 갖고 형성할 수 있는 장점이 있다. 한편, 복수의 메모리셀 어레이 중 하나 또는 복수개의 더미를 마련할 수 있고, 또한 더미, 및 더미와 인접한 섬모양 반도체층의 A-A'방향으로의 거리는메모리셀 어레이 중 섬모양 반도체층 사이의 A-A'방향으로의 거리와 동일하게 될 수 있고, 또한 다르게 될 수도 있다. 또한, 이는 도 28로 한정되지 않고, 도 29에서도 동일하다. 또한, 더미로 된 섬모양 반도체층(110)의 상단부는 어느 전위에 고정되더라도 상관없다. 특히, 제 1 배선층(810)과 동 전위가 바람직하고, 또는 접지 전위도 바람직하다.
도 29는 도 3에 대하여, 제 4 배선층과 접속되지 않은 섬모양 반도체층(110)을 마련하여, 더미로 함에 의해 제 4 배선층을 배치할 스페이스를 확보하고, 또한 제 4 배선층을 2종류 이상의 서로 형상이 다른 건(鍵)상으로 하고, 도 29에 나타낸 바와 같이 메모리셀 어레이의 B'측의 단부에 각각 배치함에 의해, 제 4 배선층의 간격에서 가장 좁게 되는 거리(SA1)를 더욱 크게 확보할 수 있도록 한 경우의 1예를 나타낸다. 도 29의 등가회로를 도 175에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 B측의 단부에 배치할 수 있고, B'측의 단부 및 B측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 2종류 이상의 형상을 갖는 제 4 배선층 각각을 어디에 배치하더라도 좋다. 또한, 더미로 되는 섬모양 반도체층(110)의 상단부는 어느 전위에 고정하더라도 상관없다. 특히, 제 1 배선층(810)과 동 전위가 바람직하고, 또는 접지 전위도 바람직하다.
도 34는 도 29에 대하여, 제 4 배선층과 접속되지 않은 섬모양 반도체층(110)을 마련하지 않고, 상기와 같은 배치를 도 34에 나타낸 바와 같이 B'측의 단부 및 B측의 단부에 교대로 배치한 경우의 1예를 나타낸다. 도 34의 등가회로를 도 178에 나타낸다. 이 경우, 도 29에 대하여 더미의 섬모양 반도체층을 마련하지 않는 만큼, 메모리셀의 고집적화가 가능해지는 이점을 갖는다.
도 31은 도 3에 대하여, 인접한 제 4 배선층의 B-B'방향의 길이를 서로 바꾼 경우의 1예로서, 두 가지의 길이를 갖는 제 4 배선층을 교대로 메모리셀 어레이의 B'측의 단부에 배치함에 의해, 제 4 배선층의 간격에서 가장 좁게 되는 거리(SA1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 도 31의 등가회로를 도 160에 나타낸다.
또한, 상기와 같은 배치를 메모리셀 어레이의 B측의 단부에 배치할 수 있고, B'측의 단부 및 B측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 두 가지의 길이를 갖는 제 4 배선층 각각을 어느 곳에 배치하더라도 좋다.
도 32는 도 3에 대하여, 인접한 제 4 배선층의 B-B'방향의 길이를 서로 바꾼 경우의 1예로서, 두 가지 이상의 길이를 갖는 제 4 배선층을 도 32에 나타낸 바와 같은 산 형상으로 메모리셀 어레이의 B'측의 단부에 배치함에 의해, 제 4 배선층의 간격에서 가장 좁게 되는 거리(SA1)를 더욱 크게 확보할 수 있도록 한 경우의 예를 나타낸다. 도 32의 등가회로를 도 160에 나타낸다. 또한, 상기와 같은 배치를 메모리셀 어레이의 B측의 단부에 배치할 수 있고, B'측의 단부 및 B측의 단부에 교대로 배치할 수 있다. 또한, 상기와 같은 배치가 행하여지면, 두 가지 이상의 길이를 갖는 제 4 배선층 각각을 어느 곳에 배치하더라도 좋다.
도 33은 도 32에 대하여, 상기와 같은 배치를 B'측의 단부 및 B측의 단부에교대로 배치한 경우의 1예를 나타낸다. 도 33의 등가회로를 도 177에 나타낸다.
도 41은 도 1에 대하여, 제 1 콘택트부(91)에 접속되어 있는 섬모양 반도체부, 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되어 있는 제 2 도전막으로 피복되는 섬모양 반도체부가, A-A'방향으로 접속되는 메모리셀의 A측의 단부에 연속으로 배치된 1예로서, 도 1과 비교하여 제 1 배선층(81O) 및 제 4 배선층(840)의 폭이 넓고, 또한 제 1 콘택트부(910)에 접속되어 있는 섬모양 반도체부 측면의 일부에 절연막을 통해 형성되어 있는 제 1 도전막을 도 1 보다 크게 남긴 경우의 예를 나타낸다. 제 1 배선층(810)과 제 4 배선층(840), 및 제 1 콘택트부(910)에 접속되어 있는 섬모양 반도체부 측면의 일부에 절연막을 통해 형성되어 있는 제 1 도전막은 각각 독립되어 있기 때문에, 별도로 사용하더라도 좋고, 각각 조합하여 사용할 수도 있다.
도 42는 도 1에 대하여, 제 1 콘택트부(910)에 접속되어 있는 섬모양 반도체부, 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되어 있는 제 2 도전막으로 피복되는 섬모양 반도체부가, A-A'방향으로 접속되는 메모리셀의 A측의 단부에 연속으로 배치된 1예로서, 도 1과 비교하여 제 1 배선층(810) 및 제 4 배선층(840)에는 각각 콘택트부(810) 및 콘택트부(940)에 대하여 편이되어 있고, 또한 제 1 콘택트부(910)에 접속되어 있는 섬모양 반도체부 측면의 일부에 절연막을 통해 형성되어 있는 제 1 도전막을 도 1 보다 작게 남긴 경우의 예를 나타낸다. 제 1 배선층(810)과 제 4 배선층(840), 및 제 1 콘택트부(910)에 접속되어 있는 섬모양 반도체부 측면의 일부에 절연막을 통해 형성하고 있는 제 1 도전막은 각각 독립되어 있기 때문에, 별도로 사용할 수 있고, 조합되어 사용될 수도 있다.
도 43은 메모리셀을 형성하는 원주상의 섬모양 반도체부가, 예컨대 2종의 평행선이 직교하지 않고 교차한 점에 각각 배치하도록 배열하고, 각각의 메모리셀을 선택 및 제어하기 위한 제 1 배선층, 제 2 배선층, 제 3 배선층 및 제 4 배선층이 기판 면에 대하여 평행하게 배치되어 있는 메모리셀 어레이를 나타낸다. 또한, 제 4 배선층(840)과 교차하는 방향인 A-A'방향과 도면의 B-B'방향으로 섬모양 반도체부의 배치 간격을 바꾸는 것에 의해, 각각의 메모리셀의 제어게이트인 제 2 도전막이 일방향으로, 도 43에서는 A-A'방향으로, 연속으로 형성되어 제 3 배선층이 된다. 마찬가지로 선택 게이트·트랜지스터의 게이트인 제 2 도전막이 일방향으로 연속하여 형성되어 제 2 배선층이 된다. 또한, 섬모양 반도체부의 기판 측에 배치되어 있는 제 1 배선층과 전기적으로 접속되기 위한 단자를, 예컨대 도 43의 A-A'방향으로 접속되는 메모리셀의 A'측의 단부에 마련하고, 제 2 배선층 및 제 3 배선층과 전기적으로 접속되기 위한 단자를, 예컨대 도 43의 A-A'방향으로 접속되는 메모리셀의 A측의 단부에 마련하고, 섬모양 반도체부의 기판과 반대측에 배치되는 제 4 배선층(840)은 메모리셀을 형성하는 원주상의 섬모양 반도체부의 각각에 전기적으로 접속되어 있고, 예컨대 도 43에서는 제 2 배선층 및 제 3 배선층과 교차하는 방향으로 제 4 배선층(840)이 형성되어 있다. 또한, 제 1 배선층과 전기적으로 접속되기 위한 단자는 섬모양 반도체부에 형성되어 있고, 제 2 배선층 및 제 3 배선층과 전기적으로 접속되기 위한 단자는 섬모양 반도체부에 피복되어 있는 제 2 도전막에 형성되어 있다.
또한, 제 1 배선층, 제 2 배선층 및 제 3 배선층과 전기적으로 접속하기 위한 단자는 각각 제 1 콘택트부(910), 제 2 콘택트부(921,924) 및 제 3 콘택트부(932)와 접속하고 있다. 도 43에서는 제 1 콘택트부(910)를 통해 제 1 배선층(81O)이 반도체기억장치 표면으로 인출되어 있다.
또한, 메모리셀을 형성하는 원주상의 섬모양 반도체부의 배열은 도 43과 같은 배열이 아닐 수도 있고, 상기와 같은 배선층의 위치 관계 또는 전기적인 접속 관계가 있다면 메모리셀을 형성하는 원주상의 섬모양 반도체부의 배열은 한정되지 않는다. 또한, 제 1 콘택트부(910)에 접속되는 섬모양 반도체부는 도 43에서는 A-A'방향으로 접속되는 메모리셀의 A'측의 모든 단부에 배치되어 있지만, A측의 단부의 일부 또는 모두에 배치할 수 있고, 제 4 배선층(840)과 교차하는 방향인 A-A'방향으로 접속되는 메모리셀을 형성하고 있는 섬모양 반도체부 중 어디에도 배치할 수 있다. 또한, 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부는 제 1 콘택트부(910)가 배치되어 있지 않은 측의 단부에 배치될 수 있고, 제 1 콘택트부(910)가 배치되는 측의 단부에 연속하여 배치될 수 있으며, 제 4 배선층(840)과 교차하는 방향인 A-A'방향으로 접속되는 메모리셀을 형성하고 있는 섬모양 반도체부 중 어느 곳에도 배치될 수 있고, 제 2 콘택트부(921,924), 제 3 콘택트부(932)등을 분할하여 배치할 수 있다. 제 1 배선층(810) 또는 제 4 배선층(840)은 원하는 배선이 얻어지면 폭이나 형상은 문제되지 않는다. 섬모양 반도체부의 기판 측에 배치되는 제 1 배선층이 제 2 도전막으로 형성되는 제 2 배선층 및 제 3 배선층과 자기정합적으로 형성되는 경우, 제 1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체부가 제 2 도전막으로 형성되는 제 2 배선층 및 제 3 배선층과 전기적으로는 절연되어 있지만 절연막을 통해 접하는 상태로 되어 있다. 예컨대, 도 43에서는 제 1 콘택트부(910)가 접속되어 있는 섬모양 반도체부 측면의 일부에 절연막을 통해 제 1 도전막이 형성되어 있고, 제 1 도전막은 메모리셀을 형성하고 있는 섬모양 반도체부와의 사이에 배치되어 있으며, 제 1 도전막의 측면에 절연막을 통해 제 2 도전막이 형성되어 있고, 제 2 도전막은 제 4 배선층(840)과 교차하는 방향인 A-A'방향으로, 연속하여 형성되는 제 2 배선층 및 제 3 배선층과 접속되어 있다. 이 때 상기 섬모양 반도체부 측면에 형성되는 제 1 및 제 2 도전막의 형상은 문제되지 않는다.
또한, 제 1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체부와 메모리셀이 형성되어 있는 섬모양 반도체부에 있는 제 1 도전막 사이의 거리를, 예컨대 제 2 도전막의 막 두께의 2배 이하로 함에 의해 제 1 배선층과 전기적으로 접속하기 위한 단자로 되는 섬모양 반도체부의 측면의 제 1 도전막을 모두 제거할 수 있다. 도 43에서, 제 2 및 제 3 콘택트부는 섬모양 반도체부 정상부를 덮도록 형성한 제 2 배선층(821,824), 제 3 배선층(832)등의 위에 형성하고 있지만, 각각 접속될 수 있는 것이라면 제 2 및 제 3 배선층의 형상은 문제되지 않는다. 도 43에서는 제조 공정예로 이용되는 단면, 즉 A-A'단면 및 B-B'단면을 병기하고 있다.
도 44에서는 도43에 대하여, 섬모양 반도체층(110)의 A-A'방향의 폭과 섬모양 반도체층(11O)의 A-A'방향의 간격의 합(이하, 섬모양 반도체층의 A-A'방향의피치라 한다) 보다 제 4 배선층(840)의 폭과 간격의 합(이하, 제 4 배선층(840)의 피치라 한다)이 큰 경우에, 제 4 배선층(840)과 접속되지 않은 섬모양 반도체층(110)을 설치하여, 더미로 함에 의해 제 4 배선층(840)을 배치하는 스페이스를 확보하는 경우의 1예를 나타낸다. 구체적으로는, 제 1 배선층이, 예컨대 N개 있는 경우, 하나의 제 4 배선층은 도 44에 나타낸 바와 같이, N개의 섬모양 반도체층(110)과 접속되고, 제 4 배선층에 가장 가까이 존재하는, 양편의 N/2개 씩의 섬모양 반도체층(11O)을 더미로 한다. 그리고, 그 더미의 양편과 마찬가지로 N개의 섬모양 반도체층(110)과 접속되는 제 4 배선층(840)을 배치하여, 이러한 N개의 섬모양 반도체층(110)과 접속되는 제 4 배선층(840)과 더미의 섬모양 반도체층(110)의 배치 관계를 A-A'방향으로 연속시켜 간다.
이와 같이, 제 4 배선층(840)의 피치를 섬모양 반도체층의 A-A'방향의 피치보다 여유를 갖게 함으로써, 제 4 배선층(840)의 인출시의 콘택트를 형성할 때에 여유를 갖고 형성할 수 있어서, 금속 배선 가공도 용이하게 되고, 또한 도 43에 대하여 제 4 배선층(84O)의 필요한 수를 절감할 수 있으므로, 그 만큼 제어 회로를 배치하는 면적을 절감할 수 있는 이점을 갖는다.
도 45는 도 43에 대하여, B-B'방향으로 인접한 2개의 콘택트부를, 예컨대 금속 배선 등으로 접속한 경우의 1예로서, 인접한 콘택트부(924)를 제 2 배선층(824)으로 접속하고, 마찬가지로 콘택트부(921,932,933)는 각각 순서대로 제 2 배선층(821), 제 3 배선층(832,833)으로 접속한 경우를 나타낸다. 또한, 인접한 2개의 콘택트부(910)에 대해서도 마찬가지로 할 수 있다. 각각의 콘택트부를 배선층으로 접속하지 않고, 예컨대 인접한 제 2 도전막에 동시에 접속하는 콘택트부를 형성할 수 있다.
도 46은 도 43에 대하여, 제 1 콘택트부(910)에 접속되는 섬모양 반도체부, 및 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부가, A-A'방향으로 접속되는 메모리셀의 A측의 단부에 연속하여 배치된 1예로서, 도 43과 비교하여 제 1 배선층(810) 및 제 4 배선층(840)의 폭이 넓고, 또한 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부가 모두 같은 크기인 경우의 예를 나타낸다. 제 1 배선층(810) 및 제 4 배선층(840)과 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부의 크기는 독립적이기 때문에, 별개로 사용될 수 있고, 각각 조합하여 이용할 수 있다.
도 43에서는 A-A'방향으로 연속하여 배치되는 메모리셀, 및 인접하여 마찬가지로 연속하여 배치되는 메모리셀은 동일의 제 4 배선층(840)과 접속되어 있지 않지만, 도 46에 나타낸 바와 같이, A-A'방향으로 연속하여 배치되는 메모리셀, 및 인접하여 마찬가지로 연속하여 배치되는 메모리셀이 동일의 제 4 배선층으로 접속되는 등의 배치를 할 수 있다. 이로써, 예컨대 제 4 배선층(840)을 가공 가능한 최소의 치수로 형성하는 경우, A-A'방향으로 연속하여 배치되는 메모리셀의 간격은, 도 43의 예에 대하여 도 46의 예의 경우에서 보다 작게 설정할 수 있다. 또한, 도 46의 예는, 도 43의 예에 대하여 제 4 배선층(840)의 필요한 수를 반감시킬 수 있으므로, 그 만큼 회로를 배치하는 면적을 절감할 수 있다.
따라서, 도 46의 예는 도 43의 예 보다 반도체기억장치의 집적도가 향상되는 이점을 갖는다. 또한, 도 46에서 제 4 배선층은 한정된 폭을 갖는 직선상 이지만, A-A'방향으로 연속하여 배치하는 메모리셀, 및 그와 인접하게 연속하여 배치하는 메모리셀이 동일의 제 4 배선층으로 접속될 수 있다면, 제 4 배선층은 직선상이 아니라도 되며, 형상은 문제되지 않는다.
도 47은 도 46과 마찬가지로, 제 1 콘택트부(910)에 접속되는 섬모양 반도체부, 및 제 2 콘택트부(921,924)와 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부가, A-A'방향으로 접속되는 메모리셀의 A측의 단부에 연속하여 배치된 1예로서, 도 46과 비교하여 제 1 배선층(81O) 및 제 4 배선층(840)의 폭이 넓고, 또한 제 1 콘택트부(910)에 접속되는 섬모양 반도체부 각각의 크기가 동일하지 않은 경우의 예를 나타낸다. 제 1 배선층(810)과 제 4 배선층(840), 및 제 1 콘택트부(910)에 접속되는 섬모양 반도체부의 크기는 독립적이기 때문에, 별도로 사용될 수 있고, 조합되어 이용될 수도 있다.
또한, 도 46의 예와 비교하여, 도 47의 예에서는 메모리셀을 형성하는 원주상의 섬모양 반도체부와 제 4 배선층(84O)의 접촉 면적이 증가하게 되고 도 46의 예에 대하여 접촉 저항이 감소되는 이점을 갖는다.
도 48 및 도 49는 도 1 및 도 43에 대하여, 메모리셀을 형성하는 섬모양 반도체부의 단면 형상이 사각형일 때의 1예로서, 도 48과 도 49에서 배치하고 있는 방향이 각각 다른 경우의 예를 각각 나타낸다. 섬모양 반도체부의 단면 형상은 원형이나 사각형으로 한정되지 않는다. 예컨대, 타원형이나 육각형 또는 8각형 등으로 될 수 있다. 단지, 섬모양 반도체부의 크기가 가공 한계 근처에 있는 경우에는, 설계 시에 사각형이나 육각형 또는 8각형 등의 각을 갖는 것이더라도, 포토 공정 또는 에칭 공정 등에 의해, 각이 둥글려져, 섬모양 반도체부의 단면 형상은 원형이나 타원형에 가깝게 될 수 있다.
도 50은 도 1에 대하여, 메모리셀을 형성하는 섬모양 반도체부에 직렬로 형성되는 메모리셀의 수를 2개로 하고, 선택 게이트·트랜지스터를 형성하지 않은 경우의 1예를 나타낸다. 또한, 도 50에서는 제조 공정예로 이용되는 단면, 즉 A-A'단면, B-B'단면을 병기하고 있다.
도 51은 도 1에 대하여, 제 2 콘택트부(921,924), 제 3 콘택트부(932)에 접속되는 제 2 도전막으로 피복되는 섬모양 반도체부를 도 1 또는 도 41 등과 같이 형성하지 않고, 배선층 마다 어레이와 마찬가지의 섬모양 반도체부를 이용한 경우의 1예를 나타낸다.
도 52는 도 51에 대하여, 섬모양 반도체부의 배치를 도 45와 같이 하여, 제 4 배선층(840)의 방향에 가깝게 하고, 배선층 마다 어레이부와 마찬가지의 섬모양 반도체부를 이용한 경우의 1예를 나타낸다. 이 경우, 섬모양 반도체부의 A-A'방향의 간격과 섬모양 반도체부의 제 4 배선층(840) 방향의 간격이 같은 정도이더라도, 섬모양 반도체의 제 2 도전막 및 제 1 도전막의 막두께를 조정함에 의해 제 4 배선층(840)의 방향으로는 제 2 배선층(821,824) 및 제 3 배선층(832) 등이 접속되지 않는다.
도 53은 도 1에 대하여, 제 2 도전막으로 이루어지는 제 2 배선층의 분리형성을 포토리소그라피에 의한 패터닝 공정에 의해 행하여, B-B'방향의 제 2 도전막의 폭보다 B-B'방향의 제 2 도전막의 간격을 작게 한 경우의 1예를 나타낸다.
도 54는 도 53에 대하여, B-B'방향의 제 2 도전막의 폭과 B-B'방향의 제 2 도전막의 간격이 같은 경우의 1예를 나타낸다.
도 55는 도 53에 대하여, B-B'방향의 제 2 도전막의 폭보다 B-B'방향의 제 2 도전막의 간격이 큰 경우의 1예를 나타낸다.
도 56은 도 53에 대하여, 섬모양 반도체층(110)을 도 43과 같이 배치한 경우의 1예를 나타낸다.
도 57은 도 1에 대하여, 메모리셀을 형성하는 섬모양 반도체부의 단면형상이 원형이 아닌 타원형일 때의 1예로서, 타원의 장축의 방향이 B-B'방향인 경우의 예를 나타낸다.
도 58은 도 57에 대하여, 타원의 장축의 방향이 A-A'방향인 경우를 각각 나타낸다. 이 타원의 장축의 방향은 A-A'방향 및 B-B'방향으로 한정되지 않고, 어떤 방향을 향하게 될 수도 있다.
도 59는 도 1에 대하여, 제 1 배선층(810)의 방향과 제 4 배선층(840)의 방향이 평행일 때의 1예로서, 제 1 배선층(810)과 제 4 배선층(840)의 방향이 각각 B-B'방향으로 되고, 또한 제 1 배선층의 인출부가 메모리셀 어레이의 B측의 단부에 배치된 경우를 나타낸다. Sx1은 섬모양 반도체층(11O)이 주기적으로 배치되는 메모리셀 어레이내에서의 B-B'방향의 각각의 섬모양 반도체층(11O) 사이의 거리이고, Sx2는 메모리셀 어레이의 B측의 단부에서의 섬모양 반도체층(110)과 제 1배선층(810)의 인출부로 되는 섬모양 반도체층(110) 사이의 거리를 나타낸다. 또한, Sy1은 섬모양 반도체층(110)이 주기적으로 배치되는 메모리셀 어레이내에서의 A-A'방향의 각 섬모양 반도체층(110) 사이의 거리이고, Sy2는 제 1 배선층(810)의 인출부로 되는 각각의 섬모양 반도체층(110) 사이의 거리를 나타낸다. Sx1 및 Sx2의 값을 Sy1 및 Sy2의 값보다 크게 함에 의해, 매립되는 제 1 배선층 각각을 자기정합적으로 형성할 수 있다. 또한, 도 1에서 실행한 바와 같이, A-A'방향으로 연속하는 메모리셀과 제 1 배선층의 인출부를 제 2, 제 3 배선층과 자기정합적으로 형성하는 경우에 있어서, 분리시키지 않기 위한 제 1 배선층 인출부의 형상 및 구조는 동일하지 않아도 된다.
도 60은 도 43에 대하여, 원하는 배선층 보다 상부에 있는 배선층 및 절연막 등을 이방성에칭에 의해 제거하고, 원하는 배선층에 콘택트부를 형성한 1예로서, 인접한 제 2 배선층(821,824) 및 제 3 배선층(832) 등에 공통의 콘택트부를 형성한 경우의 예를 나타낸다. 도 60의 예에서는 H-H'방향으로 연속하여 배치하는 메모리셀, 및 인접하여 마찬가지로 연속하여 배치되는 메모리셀에 공통으로 원하는 배선층에 콘택트부를 형성하고, 인접한 서로의 메모리셀 중 하나만을 동작하는 경우는 제 4 확산층(840)을 하나 걸러 원하는 전위를 부여함에 의해 메모리셀의 선택이 실현된다. 또한, 도 60의 예에 대하여, H-H'방향으로 연속하여 배치되는 메모리셀, 및 인접하여 마찬가지로 연속하여 배치되는 메모리셀의 공통으로 원하는 배선층에 콘택트부를 형성하지 않고, 연속하여 배치하는 메모리셀 각각의 원하는 배선층에 콘택트부를 형성할 수 있다. 또한, 도 60에서는 제조예로 이용되는 단면, 즉 H-H'단면, I1-I1'단면∼I5-I5'단면을 병기하고 있다. 한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 670∼도 675에 나타낸다. 또한, 부호 910으로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 61은 도 43에 대하여, 콘택트를 취하는 영역에서 제 2 배선층(821,824) 및 제 3 배선층(832) 등을 계단상으로 형성하고, 원하는 배선층 보다 상부에 있는 절연막 등을 이방성에칭에 의해 제거하여, 원하는 배선층에 콘택트부를 형성하였을 때의 1예로서, 인접한 제 2 배선층(821,824) 및 제 3 배선층(832) 등에 공통의 콘택트부를 형성한 경우의 예를 나타낸다. 각 배선층에 독립적인 콘택트부를 형성할 수 있다. 또한, 도 61에서는 제조예로 이용되는 단면, 즉 H-H'단면, I1-I1'단면∼I5-I5'단면을 병기하고 있다. 한편, 부호 921, 932, 933, 924로 나타낸 인출부의 단면은 도 676∼도 681에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 62는 도 1에 대하여, 원하는 배선층 보다 상부에 있는 배선층 및 절연막 등을 이방성 에칭에 의해 제거하여, 원하는 배선층에 콘택트부를 형성한 1예로서, 각각 제 2 배선층(821,824), 제 3 배선층(832) 등에 독립적인 콘택트부를 형성한 경우의 예를 나타낸다. 또한, 도 62에서는 제조예로 이용되는 단면, 즉 H-H'단면, I1-I1'단면∼I5-I5'단면을 병기하고 있다. 한편, 참조부호(921∼924)로 나타낸 인출부의 단면은 도 776∼도 781에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 63은 도 1에 대하여, 접속되는 메모리셀을 형성하는 섬모양 반도체부를직선상으로 형성하지 않은 경우의 1예를 나타낸다. 도 1의 예에서는 섬모양 반도체부를 A-A'방향으로 직선상으로 배열하고 있는 데 대하여, 도 63의 예와 같이 일부의 섬모양 반도체부를 직선에서 편이되게 함으로써, 직선상의 배열보다 밀집하게 섬모양 반도체부를 형성할 수 있다. 또한, 배열은 도 63의 1예로 제한되지 않고, 직선상의 배열보다도 밀집하게 섬모양 반도체부를 형성할 수 있으면 어떠한 형태로도 될 수 있다.
도 64는 도 1에 대하여, 각각의 메모리셀 및 각 배선층과 전기적으로 접속하기 위한 단자를 고립적으로 형성시킨 후에 포트리소그라피에 의한 패터닝 공정에 의해, 예컨대 홀상의 홈을 섬모양 반도체 분리부에 형성하여, 그 홈의 내부에 도전막을 원하는 위치에 매립함으로써, 각각의 메모리셀 및 각각의 상기 단자를 전기적으로 접속시키는 경우의 1예를 나타낸다. 도 64에서는 각 메모리셀을 A-A'방향으로 직선상으로 연속하여 접속하는 예를 나타내지만, 접속하는 방향은 A-A'방향이 아니거나, 또는 직선상이 아니더라도 되며, 또한 모든 메모리셀을 접속시키지 않아도 된다.
도 68은 도 43에 대하여, 콘택트를 취하는 영역을 제 2 도전막인 다결정실리콘의 막 두께의, 예컨대 2배 이하의 폭을 갖는 슬릿상으로 하고, 그 슬릿상 홈의 내부에서 제 2 배선층(821,824) 및 제 3 배선층(832) 등을 계단상으로 형성하여, 원하는 배선층에 콘택트부를 형성한 1예로서, 하나의 슬릿상 홈의 내부에 제 1 , 제 2 및 제 3 배선층의 콘택트부를 모두 형성한 경우의 예를 나타낸다. 콘택트를 취하는 영역을 제 2 도전막인 다결정 실리콘의 막 두께의 2배 이하 정도의 폭을 갖는 슬릿상 홈으로 함으로써, 제 2 도전막인 다결정실리콘은 섬모양 반도체층의 높이 정도의 막 두께를 퇴적하지 않더라도 반도체 표면으로 인출된다. 또한, 콘택트를 취하는 영역인 슬릿상 홈은 폭이 제 2 도전막인 다결정실리콘의 막 두께의 2배 이하 정도이면 직선상이 아니더라도 되고, 슬릿의 길이는 서로 동일하거나 다르더라도 된다. 도 68의 예에 대하여, H-H'방향으로 연속하여 배치되는 메모리셀, 및 인접하여 마찬가지로 연속하여 배치되는 메모리셀에 공통으로 원하는 배선층에 콘택트부를 형성할 수 있다. 도 68에서는 제조예로 이용되는 단면, 즉 H-H'단면, I-I'단면을 병기하고 있다. 한편, 참조부호(921∼924)로 나타낸 인출부의 단면은 도 748∼도 753에 나타낸다. 또한, 참조부호(910)로 나타낸 인출부의 단면은 도 560 및 도 583에 나타낸다.
도 69는 도 43에 대하여, 콘택트를 취하는 영역을 복수의 슬릿상으로 하고, 각 슬릿은 제 2 도전막인 다결정실리콘의 막두께의 2배 이하 정도의 폭을 각각 가지며, 그 슬릿상 홈의 내부에서 제 2 배선층(821,824) 및 제 3 배선층(832) 등을 계단상으로 형성하고, 원하는 배선층에 콘택트부를 형성한 1예로서, 슬릿상 홈을 H-H'방향으로 연속하여 배치하는 메모리셀마다 2개 형성하고, 하나의 슬릿상 홈의 내부에 제 1 및 제 2 배선층의 콘택트부를, 또 하나의 홈에 제 3 배선층의 콘택트부를 형성한 경우의 예를 나타낸다. 복수의 슬릿상 홈에 어떤 배선층의 콘택트부를 어떤 위치에 형성할 것인지는 한정되지 않는다. 콘택트를 취하는 영역을 제 2 도전막인 다결정실리콘의 막두께의 2배 이하 정도의 폭을 갖는 슬릿상으로 함으로써, 제 2 도전막인 다결정실리콘은 섬모양 반도체층의 높이 정도의 막두께를 퇴적하지않더라도 반도체 표면으로 인출된다. 콘택트를 취하는 영역인 슬릿상 홈은 폭이 제 2 도전막인 다결정실리콘의 막두께의 2배 이하 정도이면 직선상이 아니더라도 되고, 슬릿의 길이는 서로 동일하거나 다르더라도 된다. 슬릿상 홈을 하나 형성하는 경우에 대하여 복수개 형성한 경우 슬릿의 길이는 단축될 수 있고, 인출부에 필요하게 되는 면적을 절감할 수 있는 이점을 갖는다. 도 69의 예에 대하여, H-H'방향으로 연속하여 배치되는 메모리셀, 및 인접하여 마찬가지로 연속하여 배치되는 메모리셀에 공통으로 원하는 배선층에 콘택트부를 형성할 수 있다. 도 69에서는 제조예로 이용되는 단면, 즉 H-H'단면, I-I'단면을 병기하고 있다.
도 70은 도 51에 대하여, 섬모양 반도체부 표면을 제 2 콘택트부(921,924), 제 3 콘택트부(932) 등에 접속되는 제 2 도전막으로 피복하지 않고, A-A'방향으로 인접한 섬모양 반도체부 사이에 형성하는 제 2 도전막에 제 2 콘택트부(921,924), 제 3 콘택트부(932) 등의 콘택트부를 형성한 경우의 예를 나타낸다. 또한, 도 70에서는 제조예로 이용되는 단면, 즉 H-H'단면, I1-I1'단면∼I4-I4'단면, J1-Jl'단면∼J4-J4'단면을 병기하고 있다.
도 71은 도 51에 대하여, 섬모양 반도체부를 제 2 콘택트부(921,924), 제 3 콘택트부(932) 등에 접속되는 제 2 도전막으로 피복하지 않고, 또한 제 1 도전막을 제거하여, 제 2 도전막과 섬모양 반도체층에 형성한 불순물 확산층과 전기적으로 접속한 경우의 1예를 나타낸다. 도 71에서는 제조예로 이용되는 단면, 즉 H-H'단면, I1-I1'단면∼I4-I4'단면을 병기하고 있다.
도 72는 도 51에 대하여, 섬모양 반도체부 표면을 제 2 콘택트부(921,924),제 3 콘택트부(932) 등에 접속되는 제 2 도전막으로 피복하지 않고, 또한 제 2 콘택트부(921,924), 제 3 콘택트부(932) 등을 섬모양 반도체부를 제거한 후의 홀부에 형성한 경우의 1예를 나타낸다. 도 72에서는 제조예로 이용되는 단면, 즉 H-H'단면, I1-I1'단면∼I5-I5'단면을 병기하고 있다.
이상, 전하축적층으로서 부유게이트를 갖는 반도체기억장치의 평면도에 대해 설명하였지만, 설명한 도 1∼도 64 및 도 68∼도 72의 배치 및 구조는 여러 가지로 조합될 수 있다.
도 65는 도 1에 대하여, 예컨대 MONOS 구조와 같이 전하 축적층에 적층 절연막을 이용한 경우의 1예를 나타내며, 전하 축적층이 부유게이트로부터 적층 절연막으로 변한 것 이외는 같다. 또한, 도 65에서는 제조 공정예로 이용되는 단면, 즉 A-A'단면, B-B'단면을 병기하고 있다.
도 66은 도 1에 대하여, 예컨대 DRAM과 같이 전하 축적층으로서 MIS 커패시터를 이용한 경우의 1예를 나타내며, 전하 축적층이 부유게이트로부터 MIS 커패시터로 변하고, 비트선과 소스선이 평행하게 배치된 것 이외는 동일하다. 또한, 도 66에서는 제조 공정예로 이용되는 단면, 즉 A-A'단면, B-B'단면을 병기하고 있다.
도 67은, 예컨대 SRAM과 같이 전하 축적층으로서 MIS 트랜지스터를 이용한 경우의 1예를 나타낸다. 도 67은 메모리셀을 형성하는 원주상의 섬모양 반도체부가, 예컨대 2종의 평행선이 직교하는 교점에 각각 배치되는 등의 배열로 되며, 각각의 메모리셀을 선택, 제어하기 위한 불순물 확산층(3721)으로 이루어지는 제 1 배선층, 제어게이트(3514)로 이루어지는 제 3 배선층, 비트선으로 되는 제 4 배선층은 기판면에 대하여 평행하게 배치되어 있는 메모리셀 어레이를 나타낸다. 또한, 제 2 도전막(3512) 및 제 3 도전막(3513)으로 이루어지는 제 2 배선층(3840)은 기판면에 대해 수직 방향 및 수평 방향의 2개의 방향으로 배선되어 있다. 각각 접속될 수 있는 것이라면, 제 2, 제 3 및 제 4 배선층의 형상은 문제되지 않는다. 도 67에서는 , 제조 공정예로 이용되는 단면, 즉, J1-J1'단면, J2-J2'단면, K1-K1'단면및 K2-K2'단면을 병기하고 있다. 또한, 도 67에서는 복잡하게 되기 때문에, 제 1 배선층(3710), 제 1 배선층(3850) 및 이들 배선층과 전기적으로 접속하기 위한 단자를 생략하였다. 섬모양 반도체층(3110)과 각 배선층을 구별하기 위해, 섬모양 반도체층의 형상을 원형으로 하고 있지만, 이것으로 한정되지 않는다. 또한, 그 반대로 될 수 있다.
메모리셀 어레이의 단면도에서의 실시예
전하 축적층으로서 부유게이트를 갖는 반도체기억장치의 단면도를, 도 73∼도 100에 나타낸다. 이들 도 73∼도 100의 단면도에서, 홀수의 도면은 도 1에서의 A-A'단면도이고, 짝수의 도면은 도 1에서의 B-B'단면도이다.
이들 실시예에서는, p형 실리콘기판(100)상에, 복수의 주상으로 된 섬모양 반도체층(110)이 매트릭스 배열되며, 이들 각 섬모양 반도체층(110)의 상부와 하부에 선택 게이트로 되는 제 2 전극 또는 제 5 전극을 갖는 트랜지스터를 배치하고, 선택게이트·트랜지스터 사이에 삽입되어 메모리·트랜지스터를 복수개, 예컨대 2개 배치하여, 각각 트랜지스터를 섬모양 반도체층에 따라 직렬로 접속한 구조로 되어 있다. 즉, 섬모양 반도체층 사이의 홈 저부에 소정 두께의 제 8 절연막인 실리콘산화막(460)이 배치되고, 섬모양 반도체층(110)의 주위를 둘러싸도록, 섬모양 반도체층 측벽에 게이트 절연막 두께를 통해 선택게이트로 되는 제 2 전극(500)이 배치되어 선택게이트·트랜지스터를 구성하며, 선택게이트·트랜지스터 윗쪽에 섬모양 반도체층(110)의 주위를 둘러싸도록, 섬모양 반도체층 측벽에 터널 산화막(420)을 통해 부유게이트(510)가 배치되며, 또한 그의 외측에 적층막으로 이루어지는 층간절연막(610)을 통해 제어게이트(520)가 배치된 메모리·트랜지스터 구조로 되어 있다. 또한, 이들 메모리·트랜지스터를 마찬가지로 복수개 배치한 상방에, 상기와 마찬가지로 선택게이트로 되는 제 5 전극(500)을 갖는 트랜지스터가 배치되어 있다. 선택 게이트(500) 및 제어게이트(520)는, 도 1 및 도 73에 나타낸 바와 같이, 1방향의 복수의 트랜지스터에 대해 연속적으로 설치되어, 제 2 배선 또는 제 5 배선인 선택 게이트선 및 제 3 배선인 제어게이트선으로 되어 있다.
반도체 기판면에는, 메모리셀의 활성 영역이 반도체기판에 대하여 플로팅 상태가 되도록 메모리셀의 소스 확산층(710)이 배치되고, 또한 각각의 메모리셀의 활성 영역이 플로팅 상태가 되도록 확산층(720)이 배치되며, 각각의 섬모양 반도체층(110)의 표면에는 각 메모리셀 마다 드레인 확산층(725)이 배치되어 있다. 이와 같이 배치된 메모리셀 사이에는 드레인 확산층(725)의 상부가 노출되도록 제 8 절연막인 산화막(460)이 배치되어, 제어게이트선과 교차하는 방향의 메모리셀의 드레인 확산층(725)을 공통 접속하는 비트선으로 되는 A1 배선(840)이 설치되어 있다. 또한, 확산층(720)의 불순물 농도 분포는 균일한 것 보다도, 예컨대 불순물을 섬모양 반도체층(110)에 도입하여 열확산 처리를 함에 의해, 섬모양 반도체층(110)의 표면에서 안쪽으로 진행하는 방향을 따라 서서히 농도가 엷게 되는 등의 분포를 갖는 것이 바람직하다. 이로써 확산층(720)과 섬모양 반도체층(110)의 접합 내압이 향상되며, 또한 기생용량도 감소한다. 또한, 마찬가지로 소스 확산층(710)의 불순물 농도 분포에 대해서도 반도체기판(100)의 표면에서 반도체기판 내부로 진행하는 방향을 따라 서서히 농도가 엷게 되는 등의 분포를 갖는 것이 바람직하다. 이로써 소스 확산층(710)과 반도체기판(100)의 접합 내압이 향상되며, 또한 제 1 배선층에서의 기생용량도 감소한다.
또한, 도 73 및 도 74는 선택게이트·트랜지스터의 게이트 절연막의 막 두께가 메모리·트랜지스터의 게이트절연막 두께와 같은 경우의 1예를 나타낸다.
도 75 및 도 76은 도 73 및 도 74에 대하여, 층간절연막(610)을 단층막으로 형성한 경우의 1예를 나타낸다.
도 77 및 도 78은 도 73 및 도 74에 대하여, 메모리셀에서 제어게이트(520)의 막두께가 부유게이트(510)의 막두께보다 두껍고, 제 3 배선층의 저저항화가 용이하게 될 수 있는 경우의 1예를 나타낸다.
도 79 및 도 80은 도 73 및 도 74에 대하여, 터널 산화막(420)의 표면이 섬모양 반도체층(110)의 주위보다 외측으로 위치하는 경우의 1예를 나타낸다.
도 81 및 도 82는 도 73 및 도 74에 대하여, 선택게이트·트랜지스터의 게이트를 일회의 도전막의 퇴적으로 형성하지 않고, 복수회, 예컨대 2회의 도전막의 퇴적에 의해 형성하는 경우의 1예를 나타낸다.
도 83 및 84는 도 73 및 도 74에 대하여, 메모리셀의 제어게이트(520)와 부유게이트(510)의 재료가 다른 경우의 1예를 나타낸다.
도 85 및 86은 도 73 및 도 74에 대하여, 메모리셀의 제어게이트(520)의 외주의 크기와 선택게이트·트랜지스터의 게이트(500)의 외주의 크기가 다른 경우의 1예를 각각 나타낸다.
도 87 및 도 88은 선택게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께 보다 큰 경우의 1예를 나타낸다.
도 89 및 도 90은 도 87 및 도 88에 대하여, 터널 산화막(420,480)의 표면이 섬모양 반도체층(110)의 주위 보다 외측으로 위치하는 경우의 1예를 나타낸다.
도 91 및 도 92는 각 트랜지스터 사이에 확산층(720)이 배치되지 않은 경우의 1예를 나타낸다.
도 93 및 도 94는 확산층(720)이 배치되지 않고, 또한 메모리·트랜지스터 및 선택게이트·트랜지스터의 게이트전극인 (500,510,520) 사이에 배치되는 제 3 전극인 다결정실리콘막(530)을 형성한 경우의 1예를 나타낸다.
도 95 및 96은 도 93 및 도 94에 대하여, 제 3 전극인 다결정실리콘막(530)의 저부 또는 상단의 위치가 각각 선택게이트·트랜지스터의 게이트(500)의 상단의 위치와 다른 경우의 1예를 나타낸다.
또한, 도 1에서는 제 3 전극인 다결정실리콘막(530)이 복잡하게 되기 때문에 생략하고 있다.
도 97 및 도 98은, 반도체 기판(100)과 섬모양 반도체층(110)이 접속되 도록 소스 확산층(710)을 배치하고, 또한 인접한 트랜지스터의 활성 영역이 접속되도록 확산층(720)을 배치한 경우에, 독출 또는 소거 시에 주어지는 소스 확산층(710)의 전위와 반도체기판(100)에 주어지는 전위에 의한 전위차에 의해 소스 확산층(710)과 반도체기판 또는 섬모양 반도체층(110)으로 이루어지는 PN 접합의 반도체기판(1OO) 또는 섬모양 반도체층(11O) 측에 형성되는 공핍층에 의해 섬모양 반도체층(110)과 반도체기판(100)이 전기적으로 플로팅 상태로 되고, 또한 확산층(720)의 전위와 섬모양 반도체층(110)에 주어지는 전위에 의한 전위차에 의해 확산층(720)과 섬모양 반도체층(110)으로 이루어지는 PN 접합의 섬모양 반도체층(110) 측에 형성되는 공핍층에 의해 인접한 트랜지스터의 활성 영역이 전기적으로 절연되는 경우의 1예를 나타낸다.
도 99 및 도 100은 섬모양 반도체층(110)이 소스 확산층(710)에 의해 플로팅 상태로 되어 있지만, 각각의 메모리셀의 활성 영역은 확산층(720)에 의해 전기적으로 절연되어 있지 않은 경우의 1예를 나타낸다.
또한, 전하 축적층으로서 적층 절연막을 갖는 반도체기억장치의 단면도를 도 101∼도 112에 나타낸다. 이들 도 101∼도 112의 단면도에서, 홀수의 도면은 M0N0S 구조를 갖는 메모리셀 어레이를 나타낸 평면도인 도 65에서의 A-A'단면도이고, 짝수의 도면은 도 65에서의 B-B'단면도이다.
이들 실시예에서는, 도 73∼도 96에 대하여 전하 축적층이 부유게이트로부터 적층 절연막으로 변한 것 이외는 동일하다.
또한, 도 103 및 도 104는 도 101 및 도 102에 대하여, 선택게이트·트랜지스터의 게이트막 두께 보다 적층 절연막의 막두께가 두꺼운 경우를 나타낸다.
도 105 및 도 106은 도 101 및 도 102에 대하여, 선택게이트·트랜지스터의 게이트막 두께 보다 적층 절연막의 막두께가 얇은 경우의 예를 나타낸다.
전하 축적층으로서 MIS 커패시터를 갖는 반도체기억장치의 단면도를, 도 113∼도 118에 나타낸다. 이들 도 113∼도 118의 단면도에서, 홀수의 도면은 DRAM의 메모리셀 어레이를 나타낸 평면도인 도 66에서의 A-A'단면도이고, 짝수의 도면은 도 66에서의 B-B'단면도이다.
이들 실시예에서는, 도 73∼도 76에 대하여 전하 축적층이 부유게이트로부터 MIS 커패시터로 대체되고, 확산층의 배치가 메모리커패시터의 측면부에 위치하는 점과 제 4 배선인 비트선과 제 1 배선 소스선이 평행하게배치된 점 이외는 동일하다.
전하 축적층으로서 MIS 트랜지스터를 갖는 반도체기억장치의 단면도를 도 119∼도 122에 나타낸다. 이들 도 119∼도 122의 단면도는 SRAM의 메모리셀 어레이를 나타낸 평면도인 도 67에서의 J1-Jl', J2-J2', K1-Kl' 및 K2-K2'의 단면도이다.
이들 실시예에서는, p형 실리콘기판(3100)상에 복수의 주상의 섬모양 반도체층(3110)이 매트릭스 배열되고, 도 119 및 도 121에 나타낸 바와 같이, 이들 각 섬모양 반도체층(3110)의 상부와 하부에 MIS 트랜지스터를 2개 배치하며, 각각 트랜지스터를 섬모양 반도체층에 따라 직렬로 접속한 구조로 되어 있다. 즉, 섬모양 반도체층(3110)의 주위를 둘러싸도록, 섬모양 반도체층 측벽에 게이트 절연막 두께(3431)를 통해 메모리 게이트(3511)가 배치되며, 상기 메모리게이트·트랜지스터 윗쪽에 섬모양 반도체층(3110)의 주위를 둘러싸도록, 섬모양 반도체층 측벽에 게이트 절연막(3434)을 통해 제어게이트로 되는 제 3 전극(3514)이 배치된 구조로 되어 있다. 또한, 제어게이트(3514)는, 도 121에 나타낸 바와 같이, 일방향의 복수의 트랜지스터에 대해 연속적으로 설치되어, 제 3 배선인 제어게이트선으로 된다.
또한, 도 119 및 도 121에 나타낸 바와 같이, 반도체 기판면에는, 트랜지스터의 활성 영역이 반도체기판에 대하여 플로팅 상태가 되도록 하단에 배치되는 트랜지스터의 전기적으로 공통인 제 1 불순물 확산층(3710)이 배치되어, 각각의 트랜지스터의 활성영역이 플로팅 상태가 되도록 섬모양 반도체층(3110)에 불순물 확산층(3721)이 배치된다. 각각의 섬모양 반도체층(3110)의 표면에는 각 메모리셀 마다 불순물 확산층(3724)이 배치되어 있다. 이로써, 각각 트랜지스터가 섬모양 반도체층(3110)을 따라 직렬로 접속된 구조로 된다. 도 119 및 도 121에 나타낸 바와 같이, 제어게이트선과 교차하는 방향의 메모리셀의 제 2 불순물 확산층(3724)을 접속하는 비트선으로 되는 제 4 배선층(3840)이 설치되어 있다.
이 실시예에서는, 한쌍의 섬모양 반도체층으로 구성되는 4개의 트랜지스터 및 2개의 고저항 소자에 의해 메모리셀을 구성하며, 도 119 및 도 121에 나타낸 바와 같이, 메모리 게이트인 제 1 도전막(3511)과 대향하는 섬모양 반도체층에 배치되는 제 2 불순물 확산층(3721)이 제 2 도전막(3512) 및 제 3 도전막(3513)을 통해 서로 접속되어 구성된다.
또한, 도 120 및 도 122에 나타낸 바와 같이, 각각의 섬모양 반도체층(3110)에 배치되는 제 2 불순물 확산층(3721)에 접속되는 제 3 도전막(3513)은 고저항 소자로 되는 불순물 확산층으로 이루어지는 제 2 배선층(3120)과 접속되어, 각각 제 2 배선층(3120)이 전기적으로 공통 전극인 제 5 배선에 접속되어 있다. 또한, 도 120 및 도 122에 나타낸 바와 같이, 제 4 배선층(3840) 방향으로 인접한 메모리셀의 전기적으로 공통인 제 1 불순물 확산층(3710)은 분리 절연막이며, 예컨대 제 11 절연막인 실리콘 산화막(3471)에 의해 전기적으로 분할되어 있다.
이와 같이 배치된 메모리셀 및 배선 사이에는, 예컨대 제 3 절연막인 산화막(3420)이 배치되고 서로 절연되어 있다.
또한, 이 실시예에서는 p형 섬모양 반도체층 측벽에 형성된 4개의 트랜지스터 및 2개의 고저항 소자에 의해 메모리셀을 구성하였지만, 고저항 소자를 대체하여 n형 반도체상에 형성된 트랜지스터로 될 수 있고, 원하는 기능을 갖는 다면 구조는 이것으로 한정되지 않는다.
메모리셀 어레이의 동작 원리의 실시예
상기 반도체기억장치는, 전하 축적층에 축적되는 전하의 상태에 따라 메모리 기능을 갖는다. 이하에, 예컨대 전하 축적층으로서 부유게이트를 갖는 메모리셀을 1예로, 독출, 기입, 소거에 대한 동작 원리에 대해 설명한다.
본 발명의 반도체기억장치의 구조의 1예로서, 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 갖는 섬모양 반도체부에서, 제 4 전극이 섬모양 반도체부의 각각의 한편의 단부에 접속하고, 다른 편의 단부에는 제 1 전극이 접속되는 경우에서의, 독출 방법에 대해 설명한다.
이러한 구성의 반도체기억장치의 메모리셀 구조의 등가회로를 도 123에 나타낸다.
예컨대, 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도 123에 나타낸 선택셀을 독출하기 위해서는, 제 1 전극에 제 1 전위를 인가하고, 선택 셀에 접속되는 제 3 전극에 제 3 전위를 인가하고, 선택 셀에 접속되는 제 4 전극에 제 4 전위를 인가한다. 전위의 대소 관계는 제 4 전위> 제 1 전위이고, 제 4 전극을 흐르는 전류 또는 제 1 전극에 흐르는 전류에 의해 "0", "1"을 판정한다. 이 때 제 3 전위는 전하 축적층의 축적 전하량을 구별할 수 있다, 즉, "0", "1"을 판정할 수 있는 전위로 한다.
또한, 독출시의 타이밍 챠트의 1예를 도 181에 나타낸다. 도 181은 제 1 전위로서 접지 전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0V∼7.5V, 소거 상태의 정의를 0.5V∼3V로 한 경우의 독출시의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다.
먼저, 제 1 전극, 제 3 전극, 및 제 4 전극의 각각에 제 1 전위인 접지 전위를 인가한 상태로부터, 제 4 전극에 제 4 전위로서, 예컨대 1V를 인가하고, 그 후에 선택 셀과 접속되는 제 3 전극에, 예컨대 제 3 전위로서, 예컨대 4V를 인가하며, 제 4 전극을 흐르는 전류 또는 제 1 전극에 흐르는 전류를 센스한다. 그 후, 제 3 전극을 제 1 전위인 접지 전위로 복귀하고, 제 4 전극을 제 1 전위인 접지 전위로 되돌린다.
이 경우, 각각의 전극에 전위를 인가하는 타이밍은 전후 또는 동시에 행할 수 있다. 또한, 각각의 전극을 제 1 전위인 접지 전위로 복귀시키는 타이밍도 전후 또는 동시에 행할 수 있다. 여기서 최초로 제 1 전극, 제 3 전극, 제 4 전극, 각각에 동전위인 제 1 전위를 인가함이 바람직하지만, 다른 전위를 인가할 수 있다. 또한, 제 3 전극에 대해서는 항상 제 3 전위를 인가할 수 있다.
다음, 독출 시의 타이밍 챠트의 1예를 도 182에 나타낸다. 도 182는 제 1 전위로서 접지 전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0V∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 독출 시의 각 전위에 부여하는 전위의 타이밍의 1예를 나타낸다.
먼저, 제 1 전극, 제 3 전극, 제 4 전극, 각각에 제 1 전위인 접지 전위를 인가한 상태로부터, 제 4 전극에 제 4 전위로서, 예컨대 1V를 인가하고, 그 후에 선택 셀과 접속되는 제 3 전극에, 예컨대 제 3 전위로서, 예컨대 0V를 인가하여, 제 4 전극을 흐르는 전류 또는 제 1 전극에 흐르는 전류를 센스한다. 그 후에 제 3 전극을 제 1 전위인 접지 전위로 복귀시키고, 제 4 전극을 제 1 전위인 접지 전위로 되돌린다.
이 경우, 각각의 전극에 전위를 인가하는 타이밍은 전후 또는 동시에 행할 수 있다. 또한, 각각의 전극을 제 1 전위인 접지 전위로 복귀시키는 타이밍도 전후 또는 동시에 행할 수 있다.
여기서 최초로 제 1 전극, 제 3 전극, 제 4 전극, 각각에 동전위인 제 1 전위를 인가함이 바람직하지만, 다른 전위를 인가할 수 있다. 또한, 제 3 전극에 대해서는 항상 제 3 전위를 인가할 수 있다.
이상, P형 반도체로 형성되는 하나의 메모리셀의 경우의 독출 동작 원리의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이모든 전극의 극성이 교체될 수 있다. 이 때 전위의 대소 관계는 상기한 바와 반대로 된다.
본 발명의 반도체기억장치의 어레이 구조의 1예로서, 게이트 전극으로서 제 2 전극을 구비하는 트랜지스터와 게이트 전극으로서 제 5 전극을 구비하는 트랜지스터를 선택게이트·트랜지스터로서 포함하고, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖는 제어게이트전극으로서 제 3 전극을 구비하는 메모리셀을 복수개, 예컨대 L개(L은 정의 정수), 직렬로 접속한 섬모양 반도체부를 갖는 경우의 독출 방법에 대해서 설명한다.
도 124는 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대, 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도 124에 나타낸 선택 셀을 독출하기 위해서는, 선택 셀을 포함하는 섬모양 반도체부에 접속되는 제 1 전극(10)에 제 1 전위를 인가하고, 선택 셀과 직렬로 배치되는 제 2 전극(20)에 제 2 전위를 인가하며, 선택 셀에 접속되는 제 3 전극(30-h) (h는 1≤h≤L의 정의 정수)에 제 3 전위를 인가하고, 선택 셀과 직렬로 배치되는 비선택 셀과 접속되는 제 3 전극(30-1∼30-(h-1))에는 제 7 전위를 인가하며, 마찬가지로 제 3 전극(30-(h+1)∼30-L)에는 제 11 전위를 인가하고, 제 4 전극(40)에 제 4 전위를 인가하고, 선택 셀과 직렬로 배치되는 제 5 전극(50)에 제 5 전위를 인가하며, 전위의 대소 관계는 제 4 전위> 제 1 전위이고, 제 4 전극(40)을 흐르는 전류 또는 제 1 전극(10)에 흐르는 전류에 의해 "0", "1"을 판정한다. 이 때, 제 3 전위는 전하 축적층의 축적 전하량을 구별할 수 있다. 즉, "0", "1"을 판정할 수 있는 전위로 하고, 제 7 전위및 제 11 전위는 전하 축적층의 축적 전하량에 관계없이 메모리셀에 항상 셀전류가 흘러서 얻어지는 전위, 즉 메모리셀의 채널부에 반전층이 형성되어 얻어지는 전위이면 된다. 예컨대, 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터에서 얻는 문턱치 이상의 전위이면 된다. 한편, h=1일 때 제 3 전극(30-2∼30-L)에는 2≤h≤L-1일 때의 제 3 전극(30-(h+1)∼30-L)과 같은 전위가 주어진다. 또한, h=L일 때 제 3 전극(30-1∼30-(L-1))에는 2≤h≤L-1일 때의 제 3 전극(30-1∼30-(h-l))과 같은 전위가 주어진다. 이상은 본 발명의 도 179∼ 278에 기재된 다른 실시예에 대해서도 적용된다.
또한, 제 2 전위 및 제 5 전위는 셀전류가 흘러서 얻어지는 전위, 예컨대 제 2 전극 및 제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 된다. 제 1 전극(10)이 반도체기판 내에 불순물 확산층으로서 형성되어 있는 경우에, 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 선택 셀을 포함하는 섬모양 반도체부에 접속되는 제 1 전극(10)에 인가되는 제 1 전위는, 상기 전위를 더한 것으로서 반도체기판 측으로 넓어지는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판과 전기적으로 플로팅 상태로 되는 전위로 한다. 이로써, 상기 섬모양 반도체층의 전위가 제 1 전위와 같게 되어, 섬모양 반도체부상의 선택 셀은 기판 전위에 의한 영향을 받지 않고 독출 동작을 할 수 있다.
따라서, 반도체기판과 섬모양 반도체층의 메모리셀의 채널부가 전기적으로 접속하여 동전위인 경우에 발생되는 백바이어스 효과가 방지될 수 있다. 즉, 제 1 전극에 독출 전류가 흐를 때, 선택된 메모리셀을 포함하는 섬모양 반도체층의 제 1전극으로부터 전원까지의 사이의 불순물 확산층의 저항 성분에 기인하여, 제 1 전극의 전위가 기판 전위에 대하여 상승하며, 선택 셀은 가끔 보이며, 기판에 백바이어스가 주어진 상태로 된다. 백바이어스에 의해 문턱치가 상승되어 독출 전류가 감소함을 방지할 수 있다.
또한, 제 1 전극(10)이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 주어지는 제 1 0 전위가 접지 전위인 경우는 일반적으로 제 1 전위는 접지 전위이다. 제 1 전극(10)이 반도체기판과 전기적으로 절연되어 형성되는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극(10)이 형성되고 반도체기판과는 절연막으로 절연되어 있을 때, 제 1 전위는 제 10 전위와 반드시 같게 될 필요는 없다. 제 3 전극(30-L)에 접속되어 있는 메모리셀로부터 제 3 전극(30-1)에 접속되어 있는 메모리셀까지 연속하여 독출할 수 있고, 순서는 반대로도 될 수 있으며, 랜덤하게 될 수 있다.
독출시의 타이밍 챠트의 1예를 도 183에 나타낸다. 도 183은 제 1 전위로서 접지 전위를 인가하고, 제 2 전극·제 5 전극을 갖는 트랜지스터의 문턱치가, 예컨대 0.5V로 되고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0V∼7.5V, 소거 상태의 정의를 0.5V∼3.0V로 한 경우의 독출 시의 각 전위에 부여하는 전위의 타이밍의 1예를 나타낸다.
먼저, 제 1 전극(10), 제 2 전극(20), 제 3 전극(30), 제 4 전극(40) 및 제 5 전극(50) 각각에 제 1 전위인 접지 전위를 인가한 상태로부터, 제 2 전극(20)에, 예컨대 제 2 전위로서, 예컨대 3V를 인가하고, 제 5 전극(50)에, 예컨대 제 5 전위로서 제 2 전위와 같은 3V를 인가하며, 그 후에 제 4 전극(40)에 제 4 전위로서, 예컨대 1V를 인가하며, 그 후에 선택 셀과 접속되는 제 3 전극(30-h)에, 예컨대 제 3 전위로서, 예컨대 4.0V를 인가하며, 그 후에 선택 셀과 직렬로 배치되어 있는 비선택 셀과 접속되는 제 3 전극(30-1∼30-(h-1))에, 예컨대 제 7 전위로서, 예컨대 8V를 인가하고, 마찬가지로 제 3 전극(30-(h+1)∼30-L)에, 예컨대 제 11 전위로서, 예컨대 제 7 전위와 같은 8V를 인가하여, 제 4 전극(40)을 흐르는 전류 또는 제 1 전극(10)에 흐르는 전류를 센스한다.
그 후, 제 3 전극(30-h) 이외의 제 3 배선(≠30-h)을 제 1 전위인 접지 전위로 복귀시킨 후에, 제 3 전극(30-h)을 제 1 전위인 접지 전위로 되돌린 후에, 제 4 전극(40)을 제 1 전위인 접지 전위로 되돌리며, 그 후에 제 2 전극(20) 및 제 5 전극(50)을 제 1 전위인 접지 전위로 되돌린다. 이 경우, 각각의 전극에 전위를 인가하는 타이밍은 전후 또는 동시에 할 수 있다. 또한, 각각의 전극을 제 1 전위인 접지 전위로 되돌리는 타이밍은 전후 또는 동시에 행 수 있다. 또한, 제 2 전위와 제 5 전위는 다른 전위로 될 수 있고, 제 11 전위와 제 7 전위는 다른 전위로 될 수 있다. 여기서 최초에 제 1 전극(10), 제 2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40), 제 5 전극(50) 각각에 동전위인 제 1 전위를 인가함이 바람직하지만, 다른 전위를 인가할 수 있다. 또한, 제 3 전극(30-h)에 대해서는 항상 제 3 전위를 인가할 수 있다.
상기한 설명에서는 제 3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해서 기재하였지만, 제 3 전극(30-h) 이외의 하나의 제 3 전극을 게이트 전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해서도 동일하다. 또한, 제 1 전위와 제 4 전위를 대체할 수 있다.
다음, 독출 시의 타이밍 챠트의 1예를 도 184에 나타낸다. 도 184는 제 1 전위로서 접지 전위를 인가하고, 제 2 전극·제 5 전극을 갖는 트랜지스터의 문턱치가, 예컨대 0.5V로 되고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0V∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 독출시의 각 전위에 부여하는 전위의 타이밍의 1예를 나타낸다.
먼저, 제 1 전극(10), 제 2 전극(20), 제 3 전극(30), 제 4 전극(40) 및 제 5 전극(50) 각각에 제 1 전위인 접지 전위를 인가한 상태로부터, 제 2 전극(20)에, 예컨대 제 2 전위로서, 예컨대 3V를 인가하고, 제 5 전극(50)에, 예컨대 제 5 전위로서 제 2 전위와 같은 3V를 인가한 후에, 제 4 전극(40)에 제 4 전위로서, 예컨대 1V를 인가하고, 선택 셀과 접속되는 제 3 전극(30-h)에, 예컨대 제 3 전위로서 제 1 전위인 접지 전위를 계속하여 인가하며, 그 후에 선택 셀과 직렬로 배치되어 있는 비선택 셀과 접속되는 제 3 전극(30-1∼30-(h-1))에, 예컨대 제 7 전위로서, 예컨대 5V를 인가하고, 마찬가지로 제 3 전극(30-(h+1)∼30-L)에, 예컨대 제 11 전위로서, 예컨대 제 7 전위와 같은 5V를 인가하여, 제 4 전극(40)을 흐르는 전류 또는 제 1 전극(1O)에 흐르는 전류를 센스한다. 그 후, 제 3 전극(30-h) 이외인 제 3의 전극(≠30-h)을 제 1 전위인 접지 전위로 복귀시키고, 그 후에 제 4 전극(40)을 제 1 전위인 접지 전위로 되돌리며, 제 2 전극(20) 및 제 5 전극(50)을 제 1 전위인 접지 전위로 되돌린다. 이 경우, 각각의 배선에 전위를 인가하는 타이밍은 전후 또는 동시에 행할 수 있다. 또한, 각각의 전극을 제 1 전위인 접지 전위로 복귀시키는 타이밍은 전후 또는 동시에 행할 수 있다. 또한, 제 2 전위와 제 5 전위는 다른 전위로 될 수 있고, 제 11 전위와 제 7 전위는 다른 전위로 될 수 있다. 여기서, 최초에 제 1 전극(10), 제 2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40) 및 제 5 전극(50) 각각에 동전위인 제 1 전위를 인가함이 바람직하지만, 다른 전위를 인가할 수 있다. 또한, 제 3 전극(30-h)에 대해서는 항상 제 3 전위를 인가할 수 있다. 또한, 제 3 전위는, 접지 전위를 벗어나도록 한다.
또한, 상기한 설명에 있어서는 제 3 전극(30-h)을 게이트 전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해서 기재하였지만, 제 3 전극(30-h) 이외의 하나의 제 3 전극을 게이트 전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해서도 동일하다. 제 1 전위와 제 4 전위를 교체할 수도 있다.
이상, P형 반도체로 형성되는 복수(예컨대, L개, L은 정의 정수)의 직렬로 나란하게 된 메모리셀, 및 메모리셀이 사이에 삽입되도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체부를 배치하고 있는 경우의 독출 동작 원리의 1예를 설명하였지만, 예컨대, N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성을 교체할 수도 있다. 이 때 전위의 대소 관계는 상기한 바와 반대로 되는 본 발명의 반도체기억장치의 구조의 1예로서, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을, 예컨대 2개 직렬로 접속한 섬모양 반도체부를 갖는 경우의 독출 방법에 대해서 설명한다.
도 126은 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대, 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도 126에 나타낸 선택 셀을 독출하기 위해서는, 선택 셀을 포함하는 섬모양 반도체부에 접속되는 제 1 전극(10)에 제 1 전위를 인가하고, 선택 셀에 접속되는 제 3 전극(30-1)에 제 3 전위를 인가하고, 선택 셀과 직렬로 배치되어 있는 비선택 셀과 접속되는 제 3 전극(30-2)에는 제 11 전위를 인가하며, 선택 셀을 포함하는 섬모양 반도체부에 접속되는 제 4 전극(40)에 제 4 전위를 인가하며, 전위의 대소 관계는 제 4 전위> 제 1 전위이고, 제 4 전극(40)을 흐르는 전류 또는 제 1 전극(10)에 흐르는 전류에 의해 "0", "l"을 판정한다. 이 때 제 3 전위는 전하 축적층의 축적 전하량을 구별할 수 있다. 즉, "0", "1"을 판정할 수 있는 전위로 하고, 제 11 전위는 전하 축적층의 축적 전하량에 관계없이 메모리셀에 항상 셀전류가 흘러서 얻어지는 전위, 즉 메모리셀의 채널부에 반전층이 형성되어 얻어지는 전위이면 된다. 예컨대, 제 3 전극을 게이트 전극으로 하는 메모리트랜지스터에서 얻는 문턱치 이상의 전위이면 된다.
또한, 제 1 전극(10)이 반도체기판 내에 불순물 확산층으로서 형성되어 있는 경우에 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 선택 셀을 포함하는 섬모양 반도체부에 접속되는 제 1 전극(10)에 인가하는 제 1 전위는, 상기 전위를 더한 것으로서 반도체기판 측으로 넓어지는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판과 전기적으로 플로팅 상태로 되는 전위로 한다.
이로써, 상기 섬모양 반도체층의 전위가 제 1 전위와 같게 되고, 섬모양 반도체부 상의 선택 셀은 기판 전위에 의한 영향을 받지 않고 독출 동작을 할 수 있다.
따라서, 반도체기판과 섬모양 반도체층의 메모리셀의 채널부가 전기적으로 접속하여 동전위인 경우에 발생하는 백바이어스 효과를 방지할 수 있다. 즉, 제 1 전극(10)으로 독출 전류가 흘렀을 때, 선택된 메모리셀을 포함하는 섬모양 반도체층의 제 1 전극(10)으로부터 전원까지의 사이의 불순물 확산층의 저항 성분에 기인하여, 제 1 전극(10)의 전위가 기판 전위에 대하여 상승하고, 선택 셀은 가끔 보이며, 기판에 백바이어스가 주어진 상태로 된다. 백바이어스에 의해 문턱치가 상승하여 독출 전류가 감소함을 방지할 수 있다.
또한, 제 1 전극(10)이 반도체기판 내에 불순물 확산층으로서 형성되고, 반도체기판에 인가되는 제 10 전위가 접지 전위인 경우는 일반적으로 제 1 전위는 접지 전위이다. 제 1 전극(10)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극이 형성된 반도체기판과는 절연막으로 절연되어 있을 때는, 제 1 전위는 제 1 0 전위와 필히 동일하게 될 필요는 없다.
독출 시의 타이밍 챠트의 1예를 도 185에 나타낸다. 도 185는 제 1 전위로서 접지 전위를 인가하고, 제 2 전극·제 5 전극을 갖는 트랜지스터의 문턱치가, 예컨대 0.5V로 되고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0V∼7.5V, 소거 상태의 정의를 0.5V∼3.0V로 한 경우의 독출 시의 각 전위에 부여하는 전위의 타이밍의 1예를 나타낸다.
먼저, 제 1 전극(10), 제 3 전극(30-1∼30-2) 및 제 4 전극(40) 각각에 제1 전위인 접지 전위를 인가한 상태로부터, 제 4 전극(40)에 제 4 전위로서, 예컨대 1V를 인가한 후에, 선택 셀과 접속되는 제 3 전극(30-1)에, 예컨대 제 3 전위로서, 예컨대 4V를 인가하고, 선택 셀과 직렬로 배치되어 있는 비선택 셀과 접속되는 제 3 전극(30-2)에, 예컨대 제 11 전위로서, 예컨대 제 7 전위와 같은 8V를 인가하여, 제 4 전극(40)을 흐르는 전류 또는 제 1 전극(10)에 흐르는 전류를 센스한다. 그 후, 제 3 전극(30-2)을 제 1 전위인 접지 전위로 복귀시킨 후에, 제 3 전극(30-1)을 제 1 전위인 접지 전위로 되돌리고, 그 후에 제 4 전극(40)을 제 1 전위인 접지 전위로 되돌린다. 이 경우, 각각의 전극에 전위를 인가하는 타이밍은 전후 또는 동시에 행할 수 있다. 또한, 각각의 전극을 제 1 전위인 접지 전위로 복귀시키는 타이밍은 전후 또는 동시에 행할 수 있다. 여기서, 최초에 제 1 전극(10), 제 3 전극(30-1∼30-2) 및 제 4 전극(40) 각각에 동전위인 제 1 전위를 인가함이 바람직하지만, 다른 전위를 인가할 수 있다. 또한, 제 3 전극(30-1)에 대해서는 항상 제 3 전위를 인가할 수 있다. 제 3 전위는 접지 전위를 취하여 얻는다.
또한, 상기한 설명에 있어서는 제 3 전극(30-1)을 게이트전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해서 기재하였지만, 제 3 전극(30-1) 이외의 하나의 제 3 전극을 게이트전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해서도 동일하다. 또한, 제 1 전위와 제 4 전위를 교체할 수 있다.
다음, 독출 시의 타이밍 챠트의 1예를 도 186에 나타낸다. 도 186은 제 1 전위로서 접지 전위를 인가하고, 제 2 전극·제 5 전극을 갖는 트랜지스터의 문턱치가, 예컨대 0.5V로 되고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0V∼3.5V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 독출 시의 각 전위에 부여하는 전위의 타이밍의 1예를 나타낸다.
먼저, 제 1 전극(10), 제 3 전극(30-1∼30-2) 및 제 4 전극(40) 각각에 제 1 전위인 접지 전위를 인가한 상태로부터, 제 4 전극(40)에 제 4 전위로서, 예컨대 1V를 인가한 후에, 선택 셀과 접속되는 제 3 전극(30-1)에, 예컨대 제 3 전위로서, 예컨대 제 1 전위인 접지 전위를 인가하고, 그 후에 선택 셀과 직렬로 배치되어 있는 비선택 셀과 접속되는 제 3 전극(30-2)에, 예컨대 제 11 전위로서, 예컨대 제 7 전위와 같은 5V를 인가하여, 제 4 전극(40)을 흐르는 전류 또는 제 1 전극(1O)에 흐르는 전류를 센스한다. 그 후, 제 3 배선(30-2)을 제 1 전위인 접지 전위로 복귀시킨 후에, 제 3 전극(30-1)을 제 1 전위인 접지 전위로 되돌리며, 그 후에 제 4 전극(40)을 제 1 전위인 접지 전위로 되돌린다. 이 경우, 각각의 전극에 전위를 인가하는 타이밍은 전후 또는 동시에 행할 수 있다. 또한, 각각의 전극을 제 1 전위인 접지 전위로 복귀시키는 타이밍은 전후 또는 동시에 행할 수 있다. 여기서, 최초에 제 1 전극(10), 제 3 전극(30-1∼30-2) 및 제 4 전극(40) 각각에 동전위인 제 1 전위를 인가함이 바람직하지만, 다른 전위를 인가할 수 있좋다. 또한, 제 3 전극(30-1)에 대해서는 항상 제 3 전위를 인가할 수 있다. 또한, 제 3 전위는 접지 전위를 벗어나도록 한다. 또한, 상기한 설명에 있어서는 제 3 전극(30-1)을 게이트전극으로 하는 메모리셀을 선택 셀로 한 경우의 독출 방법에 대해 기재하였지만, 제 3 전극(30-1) 이외의 하나의 제 3 전극을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 동일하다. 또한, 제 1 전위와 제 4전위를 교체할 수 있다.
이상, P형 반도체로 형성된, 예컨대 2개의 직렬로 나란하게 된 메모리셀의 독출 동작 원리의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성을 교체할 수 있다. 이 때 전위의 대소 관계는 상기한 바와 반대로 된다.
본 발명의 반도체기억장치의 어레이 구조의 1예로서, 게이트 전극으로서 제 2 전극을 구비하는 트랜지스터와 게이트 전극으로서 제 5 전극을 구비하는 트랜지스터를 선택게이트·트랜지스터로서 가지며, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 복수개, 예컨대 L개(L은 정의 정수), 직렬로 접속한 섬모양 반도체부를 가지며, 상기 섬모양 반도체부를 복수개, 예컨대 M×N 개(M, N은 정의 정수) 구비하는 경우에, 또한 상기 메모리셀 어레이에 서 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부 각각의 하나의 단부에 접속되고, 다른 쪽의 단부에는 제 1 배선이 접속되며, 또한 반도체기판에 평행하고, 또한 제 4 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N×L 개의 제 3 배선이 메모리셀의 제 3 전극과 접속되어 있는 경우의 독출 방법에 대해서 설명한다.
도128은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀 어레이구조의 등가회로를 나타낸다. 예컨대, 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도128에 나타낸 선택셀을 독출하기 위해서는, 선택셀을 포함하는 섬모양 반도체부에 접속되는 제 1 배선(1-j)(j는 1≤j≤N의 정의 정수)에 제 1 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 제 2 전극에 접속되는 제 2 배선(2-j)에 제 2 전위를 인가하고, 선택셀에 접속되는 제 3 배선(3-j-h)(h는 1≤h≤L의 정의 정수)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-1∼3-j-(h-1))에는 제 7 전위를 인가하고, 동일하게 제 3 배선(3-j-(h+1)∼3-j-L)에는 제 11 전위를 인가하고, 선택셀과 직렬로 배치되지 않고 비선택셀과 접속되는 제 3 배선(≠3-j-1∼3-j-L)에는 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 4 배선(4-i)(i는 1≤i≤M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠ 4-i)에 제 8 전위를 인가하고, 선택셀과 직렬로 배치되는 제 5 전극에 접속하는 제 5 배선(5-j)에 제 5 전위를 인가하고, 제 2 배선(2-j)을 제외한 제 2 배선(≠2-j) 또는 제 5 배선(5-j)을 제외한 제 5 배선(≠5-j)중 적어도 어느 일방에 제 6 전위를 인가한다. 단, h=1일 때에는 제 3 전극(3-j-2∼3-j-L)에는 2≤h≤L-1일 때의 제 3 전극(3-j-(h+1)∼3-j-L)과 동일한 전위가 인가된다. 또한, h=L일 때에는 제 3 전극(3-j-1∼3-j-(L-1))에는 2≤h≤L-1일 때의 제 3 전극(3-j-1∼3-j-(h-1))과 동일한 전위가 인가된다. 이는 본 발명에 있어서의 도179∼278에 기재된 다른 실시예에 관해서도 적용하는 것으로 한다.
전위의 대소관계는 제 4 전위>제 1 전위이고, 제 4 배선(4-i)을 흐르는 전류 또는 제 1 배선(1-j)에 흐르는 전류에 의해 "0", "1"을 판정한다. 이 때 제 3 전위는 전하 축적층의 축적전하량을 구별할 수 있는, 즉, "0", "1"을 판정할 수 있는 전위로 하고, 제 7 전위 및 제 11 전위는 전하 축적층의 축적전하량에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위이면 좋다. 예컨대 제 3 배선에 접속되어 되는 제 3 전극을 게이트전극으로 하는 메모리·트랜지스터가 취할 수 있는 문턱치 이상의 전위이면 좋다. 또한, 제 2 전위 및 제 5 전위는 셀전류가 흐를 수 있는 전위, 예컨대 제 2 배선에 접속되는 제 2 전극 및 제 5 배선에 접속되는 제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다. 또한, 제 6 전위는 셀전류가 흐를 수 없는 전위, 예컨대 제 2 배선에 접속되는 제 2 전극 및 제 5 배선에 접속되는 제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치 이하의 전위로 되는 것이 좋다. 또한, 제 8 전위는 제 1 전위와 동등한 것이 바람직하다.
제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어 있는 경우에 있어서 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 배선(1-j)에 인가되는 제 1 전위는, 상기 전위를 인가하기 때문에 반도체 기판측으로 확장하는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판이 전기적으로 플로팅상태로 되는 전위로 한다. 이에 의해, 상기 섬모양 반도체층의 전위가 제 1 전위와 동일하게 되어, 섬모양 반도체부상의 선택셀은 기판전위에 의한 영향을 받지 않고 독출 동작을 행한다.
이에 의해, 반도체기판과 섬모양 반도체층의 메모리셀의 채널부가 전기적으로 접속하여 동전위인 경우에 발생할 수 있는 백바이어스 효과를 억제할 수 있다. 즉, 선택셀을 포함하는 섬모양 반도체층에 접속되는 제 1 배선(1-j)에 독출 전류가 흘렀을 때, 선택된 메모리셀을 포함하는 섬모양 반도체층의 제 1 전극으로부터 전원까지의 사이의 불순물 확산층의 저항성분에 기인하여, 제 1 전극의 전위가 기판전위에 대해 상승하여, 선택셀은 외관상 기판에 백바이어스가 주어진 상태로 된다. 백바이어스에 의해 문턱치가 상승하여 독출 전류가 감소하는 것을 방지할 수 있다.
또한, 제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우에는, 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다. 또한, 제 3 배선(3-j-L)에 접속하고 있는 메모리셀로부터 제 3 배선(3-j-1)에 접속하고 있는 메모리셀까지 연속하여 독출해도 좋고, 순서는 반대라도 좋으며 랜덤하여도 좋다.
또한, 제 3 배선(3-j-h)에 접속하고 있는 복수 또는 모든 메모리셀의 독출을 동시에 행해도 좋으며, 그 특별한 경우로서, 제 3 배선(3-j-h)에 접속하고 있는 메모리셀이 있는 일정간격, 예컨대 8개 간격의 제 4 배선(즉 … 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+8)), 제 4 배선(4-(i+16))… 와 같다)마다 독출을 동시에 행해도 좋다. 공통이 아닌 제 4 배선을 갖는 복수의 제 3 배선의 독출을 동시에 행해도 좋다. 상기 독출 방법을 조합하여 사용해도 좋다.
도133은 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 나타낸다. 제 1 배선(1-i)에 제 1 전위를 인가하는 것 이외는 도128의 독출시의 전압배치와 동일하다.
도135는 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-1)에 제 1 전위를 인가하는 것을 제외하면 도128의 독출의 전압배치와 마찬가지다.
또한, 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 독출시의 타이밍 챠트의 1예를 도187에 나타낸다. 도187은 제 1 전위로서 접지전위를 인가하고, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치를, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 독출에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다.
우선, 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N)의 각각에 제 1 전위인 접지전위를 인가한 상태에서, 제 2 배선(2-j)에, 예컨대 제 2 전위로서, 예컨대 3 V를 인가하고, 제 5 배선(5-j)에, 예컨대 제 5 전위로서 제 2 전위와 동일한 3V를 인가하고, 그 후에 제 4 배선(4-i)에 제 4 전위로서, 예컨대 1V를 인가하고, 또한 선택셀과 접속되어 되는 제 3 배선(3-j-h)에, 예컨대 제 3 전위로서, 예컨대 4V를 인가하고, 그 후에 선택셀과 직렬로 배치되는 비선택셀과 접속되는 제 3 배선(3-j-1∼3-j-(h-1))에, 예컨대 제 7 전위로서, 예컨대 8V를 인가하고, 이와 같이 제 3 배선(3-j-(h+1)∼3-j-L)에, 예컨대 제 11 전위로서, 예컨대 제 7 전위와 동일한 8V를 인가하고, 제 4 배선(4-i)을 흐르는 전류 또는 제 1 배선(1-j)에 흐르는 전류를 감지한다. 그 후, 제 3 배선(3-j-h)이외의 제 3 배선(≠3-j-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 배선(3-j-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 배선(4-i)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 2 배선(2-j) 및 제 5 배선(5-j)을 제 1 전위인 접지전위로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 또한, 각각의 배선을 제 1 전위인 접지전위로 되돌리는 타이밍은 전후이거나 동시일 수 있다.
또한, 제 2 전위와 제 5 전위는 상이한 전위일 수 있고, 제 11 전위와 제 7 전위는 상이한 전위일 수 있다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다. 또한, 제 3 배선(3-j-h)에 대해서는 항상 제 3 전위를 인가해도 좋다. 또한, 상기한 바와 같이 제 3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 관해 설명하였지만, 제 3 배선(3-j-h) 이외의 1개의 제 3 배선을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 동일하다.
다음, 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 독출시의 타이밍 챠트의 1예를 도188에 나타낸다. 도188은 제 1 전위로서 접지전위를 인가하고, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 독출에 있어서의 각 전위에인가되는 전위의 타이밍의 1예를 나타낸다.
우선, 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N)의 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 2 배선(≠2-j) 및 제 5 배선(≠5-j)에 제 6 전위로서, 예컨대 1V를 인가하고, 제 2 배선(2-j)에, 예컨대 제 2 전위로서, 예컨대 3V를 인가하고, 제 5 배선(5-j)에, 예컨대 제 5 전위로서 제 2 전위와 동일한 3V를 인가하고, 그 후에 제 4 배선(4-i)에 제 4 전위로서, 예컨대 1V를 인가하고, 그 후에 선택셀에 접속되는 3의 배선(3-j-h)에, 예컨대 제 3 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하여, 그 후에 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-1∼3-j-(h-1))에, 예컨대 제 7 전위로서, 예컨대 5V를 인가하고, 마찬가지로 제 3 배선(3-j-(h+1)∼3-j-L)에, 예컨대 제 11 전위로서, 예컨대 제 7 전위와 동일한 5V를 인가하고, 선택셀과 직렬로 배치되지 않고 비선택셀과 접속되는 제 3 배선(≠3-j-1∼3-j-L)에는 제 12 전위를 제공하여, 제 4 배선(4-i)을 흐르는 전류 또는 제 1 배선(1-j)에 흐르는 전류를 감지한다. 그 후, 제 3 배선(3-j-h) 이외의 제 3 배선(≠3-j-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 배선(4-i)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 2 배선(2-j) 및 제 5 배선(5-j), 제 2 배선(≠2-j) 및 제 5 배선(≠5-j)을 제 1 전위인 접지전위로 되돌린다.
이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 행해도 좋고동시에 행해도 좋다. 또한, 각각의 배선을 제 1 전위인 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한, 제 2 전위와 제 5 전위는 상이한 전위라도 좋고, 제 11 전위와 제 7 전위는 상이한 전위라도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 제 3 배선(3-j-h)에 대해서는 항상 제 3 전위를 인가해도 좋다. 또한, 제 6 전위는, 접지전위를 다시 얻는다. 또한, 상기한 바에 의하면 제 3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 관해 설명했지만, 제 3 배선(3-j-h) 이외의 1개의 제 3 배선을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 동일하다.
이상, 제 1 배선을 제 3 배선과 평행하게 배치하고 있는 경우의 독출 동작원리의 1예를 설명하였지만, 이하에, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도189에 나타낸다. 도189는 제 1 전위로서 접지전위를 인가하고, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를, 0.5 V∼3.0 V로 한 경우의, 독출시에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 도189는 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)으로 교체하는 것 이외는 도187에 준한다.
계속해서, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도190에 나타낸다. 도190은 제 1 전위로서 접지전위를 인가하고, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 독출에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 도190은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)으로 교체하여, 제 6 전위를 제 1 전위로 한 것 이외는 도188에 준한다. 또한, 반드시 제 6 전위를 제 1 전위로 할 필요는 없다.
이상, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 독출 동작원리의 1예를 설명하였지만, 계속해서, 제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도191에 나타낸다. 도191은 제 1 전위로서 접지전위를 인가하고, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 도191은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-1)으로 교체하는 것 이외는 도187에 준한다.
제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도192에 나타낸다. 도192는 제 1 전위로서 접지전위를 인가하고, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 독출에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 도192는 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-1)으로 교체하는 것 이외는 도188에 준한다.
이상, P형 반도체로 형성되는 복수(예컨대 L개, L은 양의 정수)의 직렬로 나란한 메모리셀과, 메모리셀을 사이에 개재시키도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체부를 M×N(M, N은 양의 정수)개로 배열하고 있는 경우의 독출 동작원리의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상기한 것에 대해 반대로 된다.
본 발명의 반도체 기억장치의 어레이구조의 1예로서, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 포함하는 메모리셀을, 예컨대 2개 직렬로 접속한 섬모양 반도체부를 갖고, 상기 섬모양 반도체부를 복수개, 예컨대 M×N 개(M, N은 양의 정수) 구비하는 경우에, 또한, 상기 메모리셀 어레이에 있어서 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부의 각각 일방의 단부에 접속하고, 타방의 단부에는 제 1 배선이 접속하고 있으며, 또한, 반도체기판에 평행하고, 또한, 제 4 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N×2개의 제 3 배선은 메모리셀의 제 3 전극과 접속하고 있는 경우의 독출 방법에 관해 설명한다.
도138은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀어레이구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도138에 나타낸 선택셀을 독출하기 위해서는, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 배선(1-j)(j는 1≤j≤N의 양의 정수)에 제 1 전위를 인가하고, 선택셀에 접속되는 제 3 배선(3-j-1)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에는 제 11 전위를 인가하고, 선택셀과 직렬로 배치되지 않은 비선택셀과 접속되는 제 3 배선(≠3-j-1∼3-j-2)에는 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 4 배선(4-i)(i는 1≤i≤M의 양의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠4-i)에 제 8 전위를 인가한다. 전위의 대소관계는 제 4 전위> 제 1 전위이고, 제 4 배선(4-i)을 흐르는 전류 또는 제 1 배선(1-j)에 흐르는 전류에 의해"0", "1"을 판정한다. 이 때 제 3 전위는 전하 축적층의 축적전하량을 구별할 수 있다, 즉, "0", "1"을 판정할 수 있는 전위로 하고, 제 11 전위는 전하 축적층의 축적전하량에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위로 하는 것이 좋다. 예컨대 제 3 배선에 접속되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 문턱치 이상의 전위이면 좋다. 또한, 제 8 전위는 제 1 전위와 동등한 것이 바람직하다. 또한, 제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어 있는 경우에 있어서 메모리셀의 채널부가 반도체기판과 전기적으로 연결되고 있는 경우, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 배선(1-j)에 인가되는 제 1 전위는, 상기 전위를 인가함으로써 반도체기판측으로확장하는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판이 전기적으로 플로팅상태로 되는 전위로 한다.
이에 의해, 상기 섬모양 반도체층의 전위가 제 1 전위와 동일하게 되어, 섬모양 반도체부상의 선택셀은 기판 전위에 의한 영향을 받지 않고도 독출 동작을 행할 수 있다. 따라서, 반도체기판과 섬모양 반도체층의 메모리셀의 채널부가 전기적으로 접속되어 동전위인 경우에 발생할 수 있는 백바이어스효과를 막을 수 있다. 즉, 선택셀을 포함하는 섬모양 반도체층에 접속되는 제 1 배선(1-j)에 독출 전류가 흘렀을 때, 선택된 메모리셀을 포함하는 섬모양 반도체층의 제 1 전극으로부터 전원까지의 사이의 불순물 확산층의 저항성분에 의해, 제 1 전극의 전위가 기판전위에 대해 상승하여, 선택셀은 외관상 기판에 백바이어스가 인가된 상태로 된다. 백바이어스에 의해 문턱치의 상승이 발생하여 독출 전류의 저하를 막을 수 있다. 또한 제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우에는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성된 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다. 또한, 제 3 배선(3-j-2)에 접속하고 있는 메모리셀로부터 제 3 배선(3-j-1)에 접속하고 있는 메모리셀까지 연속하여 독출해도 좋고, 순서는 반대라도 좋고, 랜덤해도 좋다. 또한, 예컨대 제 3 배선(3-j-1)에 접속하고 있는 복수 또는 모든 메모리셀의 독출을 동시에 행해도 좋고, 그 특별한 경우로서, 예컨대 제 3 배선(3-j-1)에 접속하고 있는 메모리셀이 있는 일정간격, 예컨대 8개 간격의 제 4 배선(즉 … 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+8)), 제 4 배선(4-(i+16))…과 같다) 마다 독출을 동시에 행해도 좋다. 또한, 공통이 아닌 제 4 배선을 갖는 복수의 제 3 배선의 독출을 동시에 행해도 좋다. 또한, 상기 독출 방법을 조합하여 사용해도 좋다.
도142는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-i)에 제 1 전위를 인가하는 것 이외는 도138의 독출의 전압배치와 동일하다.
도146은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-1)에 제 1 전위를 인가하는 것 이외는 도138의 독출시의 전압배치와 마찬가지다.
또한, 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 독출시의 타이밍 챠트의 1예를 도193에 나타낸다. 도193은 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다.
우선, 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M), 각각에 제 1 전위인 접지전위를 인가한 상태에서, 제 4 배선(4-i)에 제 4 전위로서, 예컨대 1 V를 인가하고, 그 후에 선택셀과 접속되는 제 3 배선(3-j-1)에, 예컨대 제 3 전위로서, 예컨대 4V를 인가하고, 그 후에 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에, 예컨대 제 11 전위로서 8 V를 인가하고, 제 4 배선(4-i)을 흐르는 전류 또는 제 1 배선(1-j)에 흐르는 전류를 감지한다. 그 후, 제 3 배선(3-j-2)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 배선(3-j-1)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 배선(4-i)을 제 1 전위인 접지전위로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 또한, 각각의 배선을 제 1 전위인 접지전위로 되돌리는 타이밍은 전후이더라도 동시이더라도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 제 3 배선(3-j-1)에 대해서는 항상 제 3 전위를 인가해도 좋다. 또한, 상술에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 관해 설명했지만, 제 3 배선(3-j-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 동일하다.
또한, 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 독출시의 타이밍 챠트의 1예를 도194에 나타낸다. 도194는 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -3.0V∼-1.0V로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다.
우선, 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M)각각에 제 1 전위인 접지전위를 인가한 상태에서, 선택셀과 직렬로 배치되지 않은 비선택셀과 접속되는 제 3 배선(≠3-j-1∼3-j-2)에, 예컨대 제 12 전위로서, 예컨대 4 V를 인가하고, 그 후에 제 4 배선(4-i)에 제 4 전위로서, 예컨대 1 V를 인가하고, 그 후에 선택셀과 접속되어 되는 제 3 배선(3-j-1)에, 예컨대 제 3 전위로서, 예컨대 제 1 전위인 접지전위를 인가하고, 그 후에 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에, 예컨대 제 11 전위로서, 예컨대 5 V를 인가하고, 제 4 배선(4-i)을 흐르는 전류 또는 제 1 배선(1-j)에 흐르는 전류를 감지한다. 그 후, 제 3 배선(3-j-2)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 배선(3-j-1)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 배선(4-i)을 제 1 전위인 접지전위로 되돌리고 그 후에 제 3 배선(≠3-j-1∼3-j-2)에 제 1 전위인 접지전위로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후이더라도 동시이더라도 좋다. 또한, 각각의 배선을 제 1 전위인 접지전위로 되돌리는 타이밍은 전후이더라도 동시이더라도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 제 3 배선(3-j-1)에는 항상 제 3 전위를 인가해도 좋다. 또한, 상술에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해 설명하였지만, 제 3 배선(3-j-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 독출 방법에 대해서도 동일하다.
이상, 제 1 배선을 제 3 배선과 평행하게 배치하고 있는 경우의 독출 동작원리의 1예를 말하였지만, 계속해서, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도195에 나타낸다. 도195는 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다.
도195는 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)으로 교체한 것 이외는 도193에 준한다.
제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도196에 나타낸다. 도196은 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 도196은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)으로 교체하여, 제 12 전위를 제 1 전위로 한 것 이외는 도194에 준한다. 또한, 반드시 제 12 전위를 제 1 전위로 할 필요는 없다.
이상, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 독출 동작원리의 1예를 설명하였지만, 계속해서, 제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도179에 나타낸다. 도179는 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 도179는 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-1)으로 교체한 것 이외는 도193에 준한다.
제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 독출시의 타이밍 챠트의 1예를 도180에 나타낸다. 도180은 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 독출에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 도180은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-1)으로 교체하는 것 이외는 도194에 준한다.
이상, P형 반도체로 형성되는 복수(예컨대 L개, L은 양의 정수)의 직렬로 나란한 메모리셀을 갖는 섬모양 반도체부를 M×N(M, N은 양의 정수)개에 배열하고 있는 경우의 독출 동작원리의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상기와 반대로 된다.
본 발명의 반도체 기억장치의 구조의 1예로서, 섬모양 반도체부에 전하 축적층을 갖고, 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀의 Fowler-Nordheim 터널링 전류(이하 F-N 전류라 함)를 사용한 기입 방법에 대해 설명한다.
도123은 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도123에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극에 제 1 전위를 인가하고, 선택셀에 접속되는 제 3 전극에 제 3 전위를 인가하고, 섬모양 반도체부의 제 4 전극에 제 4 전위를 인가한다. 이들의 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위> 제 4 전위이고, 예컨대 전하 축적층으로부터 부의 전하를 추출하는, 즉 정의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위<제 4 전위이고, 이에 의해 전하 축적층의 전하의 상태의 변화를 이용하여 "0", "1"을 설정할 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막으로 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 제 1 전극은 개방상태라도 좋다.
메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 반도체기판보다 플로팅 상태로 하지 않은 경우, 반도체기판에 인가되는 제 10 전위는 제 3 전위와 제 10 전위에 의한 전위차에 의해, "1"이 기입된, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위인 경우, 메모리셀에 기입을 행할 수 있다.
제 1 전극이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 전극이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일하지는 않다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에는 "1"을 기입하고, 변화시키지 않은 것에는 "0"을 기입하며, 전하의 상태를 변화시키는 수단으로서 F-N 전류를 사용하는 경우를 예로 들어, 선택한 셀에 "1"을 기입한 경우에 대해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막 등일 수 있다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에는 "0"을 기입하고, 변화시키지 않은 것에는 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에는 "0"을 기입하며, 크게 변화시키는 것에는 "1"을 기입해도 좋고 그 반대라도 좋다. 또한, 전하 축적층의 전하의 상태를 부로 변화시키는 것에는 "0"을 기입하고, 정으로 변화시키는 것에는 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 상기의 "0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한정되지 않는다.
이상, 기입 동작의 전압배치의 1예에 대해 설명하였지만, 이하에, P형 반도체로 형성되는 섬모양 반도체부에 1개의 메모리셀을 배치하고 있는 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 대해 설명한다.
도197에 제 1 전극개방상태로 한 경우의 기입에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 행하는 경우, 우선, 제 1 전극, 제 3 전극, 제 4 전극 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 전극을 개방상태로 한 뒤, 제 4 전극에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하고, 그 후에 제 3 전극에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 이 때, 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후에, 예컨대 제 3 전극을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 1 전극을 제 1 전위인 접지전위로 되돌린다. 이 때, 각각의 전극을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시킨다면 어떠한 전위의 조합이어도 좋다. 여기서 최초에 제 1 전극, 제 3 전극, 제 4 전극, 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 제 1 전극과 제 4 전극을 교체해도 좋다.
계속해서, 도198은 모든 제 1 전극에 제 1 전위로서, 예컨대 접지전위를 인가한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 전극, 제 3 전극, 제 4 전극, 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 전극에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하고, 그 후에 제 3 전극에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 그 후에, 예컨대 제 3 전극을제 1 전위인 접지전위로 되돌린다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합도 좋다. 여기서 최초에 제 1 전극, 제 3 전극, 제 4 전극, 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
이상, P형 반도체로 형성되는 섬모양 반도체부에 1개의 메모리셀 배치를 하고 있는 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상술한 것에 대해 반대로 된다.
본 발명의 반도체 기억장치의 어레이구조의 1예로서, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖고 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 2개의 직렬로 접속한 섬모양 반도체부를 갖고 있는 경우의 채널 핫 일렉트론 전류(이하 CHE 전류라 함)를 사용한 기입 방법에 대해 설명한다.
도123은 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도123에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극에 제 1 전위를 인가하고, 선택셀에 접속되는 제 3 전극에 제 3 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극에 제 4 전위를 인가하고, 이들의 전압배치에 의해 선택셀의 채널부에 CHE 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 4 전위> 제 1 전위이고, 제 3 전위> 제 1 전위이고, 이 때 제 1 전위는 접지전위가 바람직하고, 제 3 전위 또는 제 4 전위는 제 3 전위와 제 1 전위 사이의 전위차 및 제 4 전위와 제 1 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 이들 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는 전하의 상태를 변화시키는 수단으로서의 CHE 전류가 충분히 발생하는 전위로 한다.
또한, 제 1 전극이 반도체기판 내에 불순물 확산층으로서 형성되고, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 전극이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다.
지금까지, 전하 축적층으로서 플로팅 기판을 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에는 "1"을 기입하고, 변화시키지 않은 것에는 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 CHE를 사용하는 경우를 예로 들어, 선택한 셀에 "1"을 기입한 경우에 대해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막 등일 수 있다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에는 "0"을 기입하고, 변화시키지 않은 것에는 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에는 "0"을 기입하고, 크게 변화시키는 것에는 "1"을 기입해도 좋고, 그 반대도 좋다. 또한, 전하 축적층의 전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에"1"을 기입해도 좋고, 그 반대라도 좋다. 상기 "0", "1"의 정의를 조합해도 좋다. 전하 축적층의 전하의 상태를 변화시키는 수단은 CHE에 한정되지 않는다.
이상, 기입 동작의 전압배치의 1예에 대해 설명하였지만, 계속해서, P형 반도체로 형성되는 섬모양 반도체부에 1개의 메모리셀을 배치하고 있는 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 대해 설명하다.
도199는 제 1 전극에 제 1 전위로서, 예컨대 접지전위를 인가한 경우의 기입에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 전극, 제 3 전극, 제 4 전극, 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 전극에 제 4 전위로서, 예컨대 6 V를 인가하고, 그 후 선택셀에 접속되는 제 3 전극에 제 3 전위로서, 예컨대 12 V를 인가하다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 이 때, 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후, 예컨대 제 3 전극을 접지전위로 되돌리고 나서 제 4 전극을 접지전위로 되돌린다. 이 때, 각각의 전극을 접지전위로 되돌리는 타이밍은 전후이더라도 동시이더라도 좋다. 또한, 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합도 좋다. 여기서 최초에 제 1 전극, 제 3 전극, 제 4 전극, 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
도199에 대하여 제 1 전극과 제 4 전극을 교체한 경우의 기입시의 타이밍 챠트의 1예를 도200에 나타낸다. 제 1 전위와 제 4 전위를 교체한 것 이외는 도199에준한다.
이상, P형 반도체로 형성되는 섬모양 반도체부에 1개의 메모리셀을 배치하고 있는 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체하더라도 좋다. 이 때 전위의 대소관계는 상기한 것에 대하여 반대로 된다.
본 발명의 반도체 기억장치의 어레이구조의 1예로서, 게이트전극으로서 제 2 전극을 구비하는 트랜지스터와 게이트전극으로서 제 5 전극을 구비하는 트랜지스터를 선택게이트·트랜지스터로서 갖고, 상기 선택게이트·트랜지스터의 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 복수개, 예컨대 L개(L은 정의 정수), 직렬로 접속한 섬모양 반도체부를 갖고 있는 경우의 F-N 전류를 사용한 기입 방법에 대해 설명한다.
도124는 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도124에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극(10)에 제 1 전위를 인가하고, 선택셀과 직렬로 배치되는 제 2 전극(20)에 제 2 전위를 인가하고, 선택셀에 접속되는 제 3 전극(30-h)(h는 1≤ h≤ L의 정의 정수)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극(3-j-1∼3-j-(h-1))에는 제 7 전위를 인가하고, 이와 같이 제 3 전극(3-j-(h+1)∼3-j-L)에는 제 11 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극(40)에 제 4 전위를 인가하고, 선택셀과 직렬로 배치되는 제 5 전극(50)에 제 5 전위를 인가한다. 이들의전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위> 제 4 전위이고, 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것, 즉 정의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위< 제 4 전위이고, 이에 의해 전하 축적층의 전하의 상태의 변화를 이용하여 "0", "1"을 설정할 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널 산화막에 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 제 7 전위는 전하 축적층의 전하의 상태에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위로, 또한 터널산화막에 흐르는 F-N 전류에 의한 전하의 변동이 발생하지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제 3 전극(3-j-1∼3-j-(h-1))에 접속되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 문턱치 이상의 전위로, 또한 제 7 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위이면 좋다. 또한, 제 11 전위는 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위이면 좋다. 제 2 전위는 셀전류가 흐를 수 없는 전위, 예컨대 제 2 전위가제 2 전극(20)을 게이트전극으로 하는 트랜지스터의 문턱치 이하이면 좋다. 제 5 전위는 셀전류가 흐를 수 있는 전위, 예컨대 제 5 전극(50)을 게이트전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다. 또한, 제 1 전극(10)은 개방상태라도 좋다.
또한, 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 반도체기판보다 플로팅상태로 하고 있지 않은 경우, 반도체기판에 인가되는 제 10 전위가 제 3 전위와 제 10 전위에 의한 전위차에 의해, "1"이 기입되는, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위인 경우, 제 3 전위가 인가되고 있는 제 3 전극을 존재하는 모든 메모리셀에 동시에 기입할 수도 있다.
제 1 전극이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 전극이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 같을 필요가 없다. 또한, 제 3 전극(30-L)에 접속하고 있는 메모리셀로부터 제 3 전극(30-1)에 접속하고 있는 메모리셀까지 연속하여 기입해도 좋고, 순서는 반대라도 좋고, 순서는 랜덤해도 좋다. 또한, 제 3 전극(30-h)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 전극(30-1∼30-L)에 접속하고 있는 복수 또는모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 전극(30-1∼30-L)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에 "1"을 기입하고, 변화시키지 않은 것에는 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 F-N 전류를 쓰는 경우를 예로 들어, 선택한 셀에 "1"을 기입하는 경우에 대해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막 등도 다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에 "0"을 기입하고, 변화시키지 않은 것에 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에 "0"을 기입하고, 크게 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 전하 축적층의 전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 상기 "0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한하지 않는다.
이상, 기입 동작의 전압배치의 1예에 대해 설명하였지만, 이하에, P형 반도체로 형성되는 복수(예컨대 L개, L은 정의 정수)의 직렬로 나란한 메모리셀의 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 대해 설명한다.
도201은, 제 1 전극이 개방상태이고, 제 2 전극·제 5 전극에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 전극(10), 제 2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40), 제 5 전극(50) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 전극(10)을 개방상태로 하여, 제 2 전극(20)에 제 2 전위로서, 예컨대 1 V를 인가하고, 제 5 전극(50)에 제 5 전위로서, 예컨대 1 V를 인가하고, 그 후에 제 4 전극(40)에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하여, 그 후에 제 3 전극(30-1∼30-(h-1))(h는 1≤ h≤ L인 정의 정수)에, 예컨대 제 7 전위로서, 예컨대 1O V를 인가하고, 제 3 전극(30-(h+1)∼30-L)에, 예컨대 제 11 전위로서, 예컨대 10 V를 인가하고, 그 후에 제 3 전극(30-h)에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 각각의 전극에 전위를 인가하는 타이밍은 전후에 행해도 좋고 동시에 행해도 좋다. 그 후에, 예컨대 제 3 전극(30-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 전극(≠ 30-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 2 전극(20) 및 제 5 전극(50)을 제 1 전위인 접지전위로 되돌리고, 제 1 전극(10)을 제 1 전위인 접지전위로 되돌린다. 각각의 전극을 접지전위로 되돌리는 타이밍은 전후이더라도 동시이더라도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합이라도 좋다. 여기서 최초로 제 1 전극(10), 제 2 전극(20), 제 3 전극(30-h), 제 4 전극(40), 제 5 전극(50) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 상술에 있어서는 제 3 전극(30-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의기입 방법에 대해 설명하였지만, 제 3 전극(30-h) 이외의 제 3 전극의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 대해서도 동일하다.
도201에 대해 제 11 전위가 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도202에 나타낸다. 제 3 전극(30-(h+1)∼30-L)(h는 1≤ h≤ L의 정의 정수)에, 예컨대 제 11 전위로서, 예컨대 제 1 전위인 접지전위를 인가해도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도201에 준한다.
도201에 대해 제 1 전극이 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도203에 나타낸다. 제 2 전위가 제 2 전극(20)을 게이트전극으로 하는 트랜지스터의 문턱치 이하이면 제 1 전극(10)에, 예컨대 제 1 전위로서 접지전위를 인가하더라도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도201에 준한다.
도202에 관하여 제 1 전극이 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도204에 나타낸다. 제 2 전위가 제 2 전극(20)을 게이트전극으로 하는 트랜지스터의 문턱치 이하이면 제 1 전극(10)에, 예컨대 제 1 전위로서 접지전위를 인가하더라도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도202에 준한다.
이상, P형 반도체로 형성되는 복수(예컨대 L개, L은 정의 정수)의 직렬로 나란한 메모리셀의 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상술한 것에 대하여 반대로 된다.
본 발명의 반도체기억장치의 어레이구조의 1예로서, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는메모리셀을 2개, 직렬로 접속한 섬모양 반도체부를 갖고 있는 경우의 F-N 전류를 사용한 기입 방법에 대해 기술한다.
도126은 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도126에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극(10)에 제 1 전위를 인가하고, 선택셀에 접속되는 제 3 전극(30-1)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극(30-2)에는 제 11 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극(40)에 제 4 전위를 인가한다. 이들의 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위> 제 4 전위이고, 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것, 즉 정의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위<제 4 전위이고, 이에 의해 전하 축적층의 전하의 상태의 변화를 이용하여 "0", "1"을 설정할 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 11의 전위는 터널산화막에 흐르는 F-N 전류에 의한 전하의 변동이 발생하지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제 3전극(30-2)을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 문턱치 이상의 전위로, 또한 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위이면 좋다. 또한, 제 1 전극(10)은 개방상태라도 좋다.
또한, 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되어 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 반도체기판보다 플로팅상태로 하고 있지 않은 경우, 반도체기판에 인가되는 제 10 전위가 제 3 전위와 제 10 전위에 의한 전위차에 의해, "1"이 기입되는, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위인 경우, 제 3 전위가 인가되고 있는 제 3 전극을 갖는 모든 메모리셀에 동시에 기입을 행할 수 있다.
제 1 전극이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 전극이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고 있어, 전하 축적층의 전하의 상태를 변화시키는 것에 "1"을 기입하고, 변화시키지 않은 것에 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 F-N 전류를 사용하는 경우를 예로 들어,선택한 셀에 "1"을 기입하는 경우에 관해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막 등이라도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에 "0"을 기입하고, 변화시키지 않은 것에 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에 "0"을 기입하고, 크게 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 전하 축적층의 전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 상기 "0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한하지 않는다.
이상, 기입 동작의 전압배치의 1예에 관해 설명하였지만, 이하에, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀의 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다.
도205에, 제 1 전극이 개방상태이고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 전극(10)을 개방상태로 하여, 그 후에 제 4 전극(40)에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하여, 그 후에 제 3 전극(30-2)에 제 11 전위로서, 예컨대 제 1 전위인 접지전위를 인가하고, 그 후에제 3 전극(30-1)에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 각각의 전극에 전위를 인가하는 타이밍은 전후이더라도 동시이더라도 좋다. 그 후에, 예컨대 제 3 전극(30-1)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 1 전극(10)을 제 1 전위인 접지전위로 되돌린다. 각각의 전극을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다. 여기서 최초에 제 1 전극(1O), 제 3 전극(30-1∼2), 제 4 전극(40) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
이상에 있어서는 제 3 전극(30-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해 설명하였지만, 제 3 전극(30-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해서도 동일하다.
도201에 대하여 제 3 전극(30-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우에 관해 설명한다. 도206에 제 1 전극이 개방상태이고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 전극(10)을 개방상태로 하여, 그 후에 제 4 전극(40)에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하여, 그 후에 제 3 전극(30-1)에, 예컨대 제 7 전위로서, 예컨대 10V를 인가하고, 그 후에 제 3 전극(30-2)에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후에, 예컨대 제 3 전극(30-2)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 전극(30-1)을 제 1 전위인 접지전위로 되돌리고, 제 1 전극(10)을 제 1 전위인 접지전위로 되돌린다. 각각의 전극을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합도 좋다. 여기서 최초에 제 1 전극(10), 제 3 전극(30-1∼2), 제 4 전극(40), 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
도205에 대하여 제 1 전극이 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도207에 나타낸다. 제 1 전극(1O)에, 예컨대 제 1 전위로서 접지전위를 인가하더라도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도205에 준한다.
도206에 대하여 제 1 전극이 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도208에 나타낸다. 제 1 전극(1O)에, 예컨대 제 1 전위로서 접지전위를 인가하더라도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도206에 준한다.
이상, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀의 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체하더라도 좋다. 이 때 전위의 대소관계는 상술한 것에 대하여 반대로 된다.
본 발명의 반도체기억장치의 구조의 1예로서, 상기 선택게이트·트랜지스터 사이에 전하 축적층을 갖고 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 2개 직렬로 접속한 섬모양 반도체부의 채널 핫 일렉트론 전류(이하 CHE 전류라 함)를 사용한 기입 방법에 관해 말한다.
도126은 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도126에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극(10)에 제 1 전위를 인가하고, 선택셀에 접속되는 제 3 전극(30-1)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극(30-2)에는 제 11 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극(40)에 제 4 전위를 인가하고, 이들의 전압배치에 의해 선택셀의 채널부에 CHE 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 4 전위> 제 1 전위이고, 제 3 전위> 제 1 전위이고, 이 때 제 1 전위는 접지전위가 바람직하고, 제 3 전위 또는 제 4 전위는 제 3 전위와 제 1 전위 사이의 전위차 및 제 4 전위와 제 1 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 이들 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는, 전하의 상태를 변화시키는 수단으로서의 CHE 전류가 충분히 발생하는 전위로 한다. 또한, 제 11 전위는 전하 축적층의 전하의 상태에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수있는 전위로, 또한 제 11 전위에 의해 전하 축적층의 전하의 상태에 변동이 발생하지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제 3 전극(30-2)을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 전위로, 또한 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류 또는 CHE 전류가 충분히 작게 되는 전위이면 좋다.
제 1 전극(10)이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 전극(10)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극(10)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 같지 않아도 된다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에 "1"을 기입하고, 변화시키지 않은 것에 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 CHE를 사용하는 경우를 예로 들어, 선택한 셀에 "1"을 기입하는 경우에 관해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막등이어도 괜찮다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에 "0"을 기입하고, 변화시키지 않은 것에 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에 "0"을 기입하고, 크게 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 전하 축적층의전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 상기의"0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 CHE에 한하지 않는다.
이상, 기입 동작의 전압배치의 1예에 관해 설명하였지만, 계속해서, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다.
도209에 제 1 전극에 제 1 전위로서, 예컨대 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 기입에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40), 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 전극(4O)에 제 4 전위로서, 예컨대 6 V를 인가하고, 그 후에 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극(30-2)에, 예컨대 제 11 전위로서, 예컨대 8 V를 인가하고, 그 후 선택셀에 접속되는 제 3 전극(3O-1)에 제 3 전위로서, 예컨대 12 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 이 때, 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후, 예컨대 제 3 전극(30-1)을 접지전위로 되돌리고 나서 제 3 전극(30-2)을 접지전위로 되돌리고, 제 4 전극(40)을 접지전위로 되돌린다. 이 때, 각각의 전극을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다. 여기서 최초에 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40), 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가하더라도 좋다. 또한, 상술에 있어서는 제 3 전극(30-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해 설명하였지만, 제 3 전극(30-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해서도 동일하다.
도209에 대하여 선택셀이 제 3 전극(30-2)에 접속되는 메모리셀의 경우의 기입시의 타이밍 챠트의 1예를 도210에 나타낸다. 도210은 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극에 인가되는 전위가 제 11 전위로부터 제 7 전위로 교체한 것 이외는 도209에 준한다. 이 때, 제 7 전위는 제 11 전위와 동등이다.
이상, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀의 기입 동작의 1예를 말하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상술한 것에 대하여 반대로 된다.
본 발명의 반도체 기억장치의 어레이구조의 1예로서, 게이트전극으로서 제 2 전극을 구비하는 트랜지스터와 게이트전극으로서 제 5 전극을 구비하는 트랜지스터를 선택게이트·트랜지스터로서 갖고, 상기 선택게이트·트랜지스터의 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 복수개, 예컨대 L개(L은 정의 정수), 직렬로 접속한 섬모양 반도체부를 갖고, 상기 섬모양반도체부를 복수개, 예컨대 M×N 개(M, N은 정의 정수) 구비하는 경우에, 또한, 상기 메모리셀 어레이에 있어서 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부의 각 일방의 단부에 접속하고, 타방의 단부에는 제 1 배선이 접속하고 있어, 또한, 반도체기판에 평행하고, 또한, 제 4 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N×L 개의 제 3 배선은 메모리셀의 제 3 전극과 접속하고 있는 경우의 F-N 전류를 사용한 기입 방법에 관해 설명한다.
도128은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀 어레이구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도128에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극에 접속하는 제 1 배선(1-j)(j는 1≤ j≤ N의 정의 정수)에 제 1 전위를 인가하고, 상기 이외의 제 1 배선인 제 1 배선(≠1-j)에 제 9 전위를 인가하고, 선택셀과 직렬로 배치되는 제 2 전극에 접속하는 제 2 배선(2-j)에 제 2 전위를 인가하고, 선택셀에 접속되는 제 3 배선(3-j-h)(h는 1≤ h≤ L의 정의 정수)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-1∼3-j-(h-1))에는 제 7 전위를 인가하고, 이와 같이 제 3 배선(3-j-(h+1)∼3-j-L)에는 제 11 전위를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-L)에 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극에 접속하는 제 4 배선(4-i)(i는 1≤ i≤ M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠4-i)에 제 8 전위를 인가하고, 선택셀과 직렬로 배치되는 제 5 전극에 접속하는 제 5 배선(5-j)에 제 5 전위를 인가하고, 제 2배선(2-j)을 제외하는 제 2 배선(≠2-j) 또는 제 5 배선(5-j)을 제외하는 제 5 배선(≠5-j)에 제 6 전위를 인가한다. 이들의 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위> 제 4 전위이고, 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것, 즉 정의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위< 제 4 전위이고, 이에 의해 전하 축적층의 전하의 상태의 변화를 이용하여 "0", "1"을 설정할 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해"1"이 기입될 있는 전위, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 제 7 전위는 전하 축적층의 전하의 상태에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위로, 또한 터널산화막에 흐르는 F-N 전류에 의한 전하의 변동이 발생하지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제 3 배선(3-j-1∼3-j-(h-1))에 접속되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 문턱치 이상의 전위로, 또한 제 7 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위이면 좋다.
또한, 제 11 전위는 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위이면 좋다. 제 2 전위는 셀전류가 흐를 수 없는 전위, 예컨대 제 2 전위가 제 2 배선(2-j)에 접속되는 제 2 전극을 게이트전극으로 하는 트랜지스터의 문턱치 이하이면 좋다. 제 5 전위는 셀전류가 흐를 수 있는 전위, 예컨대 제 5 배선(5-j)에 접속되는 제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치 이상의 전위이면 좋다. 제 6 전위는 셀전류가 흐를 수 없는 전위, 예컨대 제 2 배선(≠2-j)에 접속되는 제 2 전극 및 제 5 배선(≠5-j)에 접속되는 제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치 이하의 전위이면 좋다. 제 8 전위는 제 5 배선(5-j)에 접속되는 제 5 전극을 게이트전극으로 하여, 제 4 배선(≠ 4-i)에 접속되는 제 4 전극을 소스 또는 드레인 전극으로 하는 트랜지스터에 있어서 제 8 전위와 제 5 전위에 의한 전위차가 문턱치 이하로 되어 컷오프 상태로 되어, 상기 트랜지스터와 직렬로 배치되는 메모리셀의 채널영역에 반전층이 형성되지 않는 전위이면 좋다. 또한, 제 1 배선(1-1∼1-N)은 개방상태라도 좋다. 또한 제 4 배선(≠4-i)이 개방상태이거나, 제 1 전위와 제 2 전위가 전술한 컷오프 상태로 되는 전위라도 좋다. 제 8 전위는, 제 8 전위< 제 5 전위이더라도, 제 3 전위와 제 8 전위에 의한 전위차에 의해, "1"이 기입되지 않는, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작은 전위로 되는 것이 좋다.
메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 반도체기판보다 플로팅상태로 되어 있지 않은경우, 반도체기판에 인가되는 제 10 전위가 제 3 전위와 제 10 전위에 의한 전위차에 의해, "1"이 기입된, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 큰 전위인 경우, 제 3 전위가 인가되고 있는 제 3 배선에 접속하는 제 3 전극을 갖는 모든 메모리셀에 동시에 기입을 행할 수 있다. 이 때, 제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성된 경우, 선택셀을 포함하지 않은 섬모양 반도체부에 접속하는 제 1 배선(≠1-j)에 인가되는 제 9 전위는, 인가된 전위에 의해 확장하는 공핍층이 상기 섬모양 반도체층과 반도체기판과 전기적으로 플로팅 상태로 되는 전위로 하는 것이 바람직하다. 이에 의해, 상기 섬모양 반도체층의 전위가 제 9 전위로 되어, 제 9 전위가 선택셀을 포함하지 않은 섬모양 반도체부상의 셀에는 메모리 트랜지스터의 터널산화막에 흐르는 T-N 전류가 충분히 작게 되는 전위로 한 경우, 기입이 행해지지 않는다. 즉, 제 9 전위와 제 3 전위 사이의 전위차 또는 제 9 전위와 제 7 전위, 제 9 전위와 제 11 전위 사이의 전위차가 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위차로 된다. 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있지 않은 경우는, 제 9 전위에 의한 공핍층의 확장은 어떠해도 좋다.
제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되고, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 동일할 필요는 없다. 또한, 제 3 배선(3-j-L)에 접속하고 있는 메모리셀로부터 제 3 배선(3-j-1)에 접속하고 있는 메모리셀까지 연속하여 기입해도 좋고, 순서는 반대라도 좋고, 순서는 랜덤이라도 좋다. 또한 제 3 배선(3-j-h)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 배선(3-j-1∼3-j-L)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 배선(3-1-1∼3-N-L)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 제 3 배선(3-(j-8)-h), 제 3 배선(3-j-h), 제 3 배선(3-(j+8)-h), 제 3 배선(3-(j+16)-h)과 같이 있는 규칙성을 갖는 제 3 배선을 선택하여, 상기배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 기입해도 좋다. 또한 제 4 배선(4-i)에 접속되는 1개의 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 또한 복수의 제 4 배선 각각에 접속되는 1개의 섬모양 반도체부에 각각 포함되는 1개 또는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 복수의 제 4 배선 각각에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 제 3 배선(3-j-h)에 접속하고 있는 메모리셀을 있는 일정간격, 예컨대 8개 간격의 제 4 배선(즉, 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+8)), 제 4 배선(4-(i+16))과 같다)마다 기입을 동시에 행해도 좋다. 모든 제 4 배선에 제 1 전위를 인가하고, 제1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 2 배선과 제 5 배선의 전위를 교환하여, 제 3 배선(3-j-h)에 제 3 전위를 인가하는 것으로 제 3 배선(3-j-h)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 모두에 동시에 기입을 행할 수 있게 된다. 또한 복수의 제 1 배선에 제 4 전위를 인가하고, 상기 제 1 배선이 접속하는 제 1 전극을 갖는 섬모양 반도체부에 포함되는 메모리셀의 제 3 전극이 접속하는 제 3 배선에 제 3 전위를 인가하는 것에 따라 제 3 전위가 인가된 제 3 배선에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 모두에 동시에 기입을 행할 수 있다. 상기의 기입 방법을 조합하여 사용해도 좋다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에 "1"을 기입하고, 변화시키지 않은 것에 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 F-N 전류를 사용하는 경우를 예로 들어, 선택한 셀에 "1"을 기입하는 경우에 관해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막 등이라도 괜찮다. 전하 축적층의 전하의 상태를 변화시키는 것에 "0"을 기입하고, 변화시키지 않은 것에 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에 "0"을 기입하고, 크게 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 전하 축적층의 전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 상기 "0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한하지 않는다.
계속해서, 도133은 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-i)에 제 1 전위를 인가하고, 제 1 배선(≠1-i)에 제 9 전위를 인가하는 것 이외는 도128의 기입의 전압배치와 마찬가지다. 계속해서, 도135는 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-1)에 제 1 전위를 인가하는 것 이외는 도128의 기입의 전압배치와 동일하다.
이상, 기입 동작의 전압배치의 1예에 관해 설명하였지만, 계속해서, P형 반도체로 형성되는 복수(예컨대 L개, L은 정의 정수)의 직렬로 나란한 메모리셀과, 메모리셀을 사이에 개재하도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체부를 M×N(M, N은 정의 정수)개로 배열하여, 제 1 배선과 제 3 배선이 평행하게 배치되고 있는 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다.
도211에 제 1 배선을 개방상태로, 제 2 배선·제 5 배선에 접속되는 게이트전극을 갖는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N)) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 배선(1-1∼1-N)을 개방상태로 하고, 제 2 배선(≠2-j) 및 제 5 배선(≠5-j)에 제 6 전위로서, 예컨대 1V를 인가하고, 제 2 배선(2-j)에 제 2 전위로서, 예컨대 1V를 인가하고, 제 5 배선(5-j)에 제 5 전위로서, 예컨대 1 V를 인가하고, 그 후에 제 4 배선(4-i)에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가하여, 제 4 배선(4-i) 이외의 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 3 V를 인가하고, 그 후에 제 3 배선(3-j-h) 이외의 제 3 배선(3-j-1∼3-j-(h-1))(h는 1≤ h≤ L의 정의 정수)에, 예컨대 제 7 전위로서, 예컨대 10 V를 인가하고, 제 3 배선(3-j-(h+1)∼3-j-L)(h는 1≤ h≤ L의 정의 정수)에, 예컨대 제 11 전위로서, 예컨대 10 V를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-L)에 제 12 전위로서 제 1 전위인 접지전위를 인가하고, 그 후에 제 3 배선(3-j-h)에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 이 때, 제 3 배선(3-j-h)에 제 3 전위로서, 예컨대 20 V가 인가되고 있는 동안 적어도 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 3 V가 인가되어 있거나, 제 5 배선(≠ 5-j)이 접지전위이면, 각각의 배선에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다.
그 후에, 예컨대 제 3 배선(3-j-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 배선(3-j-h) 이외의 제 3 배선(≠3-j-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 배선(≠ 4-i)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 2 배선(2-j) 및 제 5 배선(5-j)을 제 1 전위인 접지전위로 되돌리고, 제 2 배선(≠ 2-j) 및 제 5 배선(≠ 5-j)을 제 1 전위인 접지전위로 되돌리고, 제 1 배선(1-1∼1-N)을 제 1 전위인 접지전위로 되돌린다. 이 때, 제 3 배선(3-j-h)에 제 3 전위로서, 예컨대 20 V가 인가되고 있는 동안에 적어도 제 4 배선(≠ 4-i)에제 8 전위로서, 예컨대 3 V가 인가되어 있거나, 제 5 배선(≠ 5-j)이 제 1 전위인 접지전위이면, 각각의 배선을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다.
여기서 최초에 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 상기한 바와 같이 제 3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해 설명하였지만, 제 3 배선(3-j-h) 이외의 제 3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해서도 동일하다.
도211에 대하여 제 11 전위가 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도212에 나타낸다. 제 3 배선(30-(h+1)∼30-L) (h는 1≤ h≤ L의 정의 정수)에, 예컨대 제 11 전위로서, 예컨대 제 1 전위인 접지전위를 인가하더라도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도211에 준한다.
도211에 대하여 제 1 배선이 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도213에 나타낸다. 제 2 전위가 제 2 배선(2-j)을 게이트전극으로 하는 트랜지스터의 문턱치 이하이면 제 1 배선(1-j )에, 예컨대 제 1 전위로서 접지전위를 인가해도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도211에 준한다.
도212에 대하여 제 1 배선이 접지전위인 경우의 기입시의 타이밍 챠트의 1예를 도214에 나타낸다. 제 2 전위가 제 2 전극(20)을 게이트전극으로 하는 트랜지스터의 문턱치 이하이면 제 1 배선(1-j )에, 예컨대 제 1 전위로서, 예컨대 접지전위를 인가해라도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도212에 준한다.
이상, 제 1 배선을 제 3 배선과 평행하게 배치하고 있는 경우의 기입 동작원리의 1예를 설명하였지만, 계속해서, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 기입시의 타이밍 챠트의 1예를 도215∼도218에 나타낸다. 도215∼도218은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)으로 교체한 것 이외에는 각각 도211∼도214에 준한다.
제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 기입시의 타이밍 챠트의 1예를 도219∼도222에 나타낸다. 도219∼도222는 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j )부터 제 1 배선(1-1)으로 교체한 것 이외에는 도211∼도214에 준한다.
이상, P형 반도체로 형성되는 복수(, 예컨대 L개, L은 정의 정수)의 직렬로 나란한 메모리셀과, 메모리셀을 사이에 개재시키도록 형성한 선택 트랜지스터를 갖는 섬모양 반도체부를 M×N(M, N은 정의 정수)개에 배열하고 있는 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상기한 것에 대하여 반대로 된다.
본 발명의 반도체 기억장치의 어레이 구조의 1예로서, 상기 선택게이트·트랜지스터의 사이에 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 2개 직렬로 접속한 섬모양 반도체부를 갖고, 상기 섬모양 반도체부를 복수개, 예컨대 M×N 개(M, N은 정의 정수) 구비하는 경우에, 또한, 상기 메모리셀 어레이에 있어서 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부의 각각 일방의 단부에 접속되고, 타방의 단부에는 제 1 배선이 접속되고, 또한, 반도체기판에 평행하고, 또한, 제 4 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N×2개의 제 3 배선은 메모리셀의 제 3 전극과 접속하고 있는 경우의 F-N 전류를 사용한 기입 방법에 관해 설명한다.
도138은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀 어레이구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도138에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극에 접속하는 제 1 배선(1-j)(j는 1≤ j≤ N의 정의 정수)에 제 1 전위를 인가하고, 상기 이외의 제 1 배선인 제 1 배선(≠1-j)에 제 9 전위를 인가하고, 선택셀에 접속되는 제 3 배선(3-j-1)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에는 제 11 전위를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극에 접속하는 제 4 배선(4-i)(i는 1≤ i≤ M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠4-i)에 제 8 전위를 인가한다. 이들의 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위> 제 4 전위이고, 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것, 즉 정의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 3 전위< 제 4 전위이고, 이에 의해 전하 축적층의 전하의 상태의 변화를 이용하여 "0", "1"을 설정할 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 제 11 전위는 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위이면 좋다. 또한, 제 1 배선(1-1∼1-N)은 개방상태라도 좋다. 또한, 제 8 전위는, 제 3 전위와 제 8 전위에 의한 전위차에 의해, "1"이 기입되지 않는, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작은 전위이면 좋다.
또한, 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 반도체기판과 플로팅상태로 하고 있지 않은 경우, 반도체기판에 인가되는 제 10 전위가 제 3 전위와 제 10 전위에 의한 전위차에 의해, "1"이 기입되는, 예컨대 상기 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위인 경우, 제 3 전위가 인가되고 있는 제 3배선에 접속하는 제 3 전극을 갖다 모든 메모리셀에 동시에 기입할 수 있다. 이 때, 제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되는 경우, 선택셀을 포함하지 않은 섬모양 반도체부에 접속하는 제 1 배선(≠ 1-j)에 인가되는 제 9 전위는, 인가된 전위에 의해 확장하는 공핍층이 상기 섬모양 반도체층과 반도체기판과 전기적으로 플로팅 상태로 되는 전위로 하는 것이 바람직하다. 이에 의해, 상기 섬모양 반도체층의 전위가 제 9 전위로 되고, 제 9 전위가 선택셀을 포함하지 않은 섬모양 반도체부상의 셀에는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위로 한 경우에는, 기입이 행해지지 않는다. 즉, 제 9 전위와 제 3 전위 사이의 전위차 또는 제 9 전위와 제 7 전위, 제 9 전위와 제 11 전위 사이의 전위차가 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위차로 된다. 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있지 않은 경우는, 제 9 전위에 의한 공핍층의 확장은 어떠해도 좋다.
제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성되는 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 같을 필요가 없다. 제 3 배선(3-j-2)에 접속하고 있는 메모리셀로부터 제 3 배선(3-j-1)에 접속하고 있는 메모리셀까지 연속하여 기입해도 좋고, 순서는 반대라도 좋고, 순서는 랜덤이라도 좋다. 또한 제 3 배선(3-j-1)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 배선(3-j-1∼3-j-2)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 배선(3-1-1∼3-N-2)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 제 3 배선(3-(j-8)-h), 제 3 배선(3-j-h), 제 3 배선(3-(j+8)-h), 제 3 배선(3-(j+16)-h)‥·,(h= 1 또는 2)와 같이 존재하는 규칙성을 갖는 제 3 배선을 선택하여, 상기 배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 기입해도 좋다. 또한 제 4 배선(4-i)에 접속되는 1개의 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 복수의 제 4 배선 각각에 접속되는 1개의 섬모양 반도체부에 각각 포함되는 1개 또는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 복수의 제 4 배선 각각에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 제 3 배선(3-j-h)에 접속하고 있는 메모리셀이 있는 일정간격, 예컨대 8개 간격의 제 4 배선(즉, 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+8)), 제 4 배선(4-(i+16))과 같다)마다 기입을 동시에 행해도 좋다. 모든 제 4 배선에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 2 배선과 제 5 배선의 전위를 교환하여, 제 3 배선(3-j-h)에 제 3 전위를 인가함으로써 제 3 배선(3-j-h)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 모두에 동시에 기입을 행할 수 있다. 또한 복수의 제 1 배선에 제 4 전위를 인가하고, 상기 제 1 배선이 접속하는 제 1 전극을 갖는 섬모양 반도체부에 포함되는 메모리셀의 제 3 전극이 접속하는 제 3 배선에 제 3 전위를 인가함으로써 제 3 전위가 인가된 제 3 배선에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 모두에 동시에 기입을 할 수 있다.
상기의 기입 방법을 조합하여 사용해도 좋다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에 "1"을 기입하고, 변화시키지 않은 것에 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 F-N 전류를 사용하는 경우를 예로 들어, 선택한 셀에 "1"을 기입하는 경우에 관해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층절연막 등이어도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에 "0"을 기입하고, 변화시키지 않은 것에 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에 "0"을 기입하고, 크게 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 전하 축적층의 전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 상기 "0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한정된다.
도142는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-i)에 제 1 전위를 인가하고, 제 1 배선(≠1-i)에 제 9 전위를 인가하는 것 이외는 도138의 기입의 전압배치와 마찬가지다.
도146은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-1)에 제 1 전위를 인가하는 것 이외는 도138의 기입의 전압배치와 마찬가지다.
이상, 기입 동작의 전압배치의 1예에 관해 설명하였지만, 이하에, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀을 갖는 섬모양 반도체부를 M×N(M, N은 정의 정수)개에 배열하여, 제 1 배선과 제 3 배선이 평행하게 배치하고 있는 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다.
도223에 제 1 배선에 개방상태로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 배선(1-1∼1-N)을 개방상태로 하여, 그 후에 제 4 배선(4-i)에 제 4 전위로서, 예컨대 제 1 전위인 접지전위를 계속해서 인가하고, 제 4 배선(4-i) 이외의 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 10 V를 인가하고, 제 3 배선(3-j-1)에, 예컨대 제 11 전위로서, 예컨대 제 1 전위인 접지전위를 인가하고, 상기 이외의 제 3 배선(≠ 3-j- 1∼3-j-2)에 제 12 전위로서 제 1 전위인 접지전위를 인가하고, 그 후에 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 20 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 이 때, 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 20 V가 인가되고 있는 동안에 적어도 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 10 V가 인가되고 있으면, 각각의 배선에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후에, 예컨대 제 3 배선(3-j-1)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 배선(3-j-1) 이외의 제 3 배선(≠3-j-1)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 배선(≠4-i)을 제 1 전위인 접지전위로 되돌린다. 이 때, 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 20 V가 인가되고 있는 동안에 적어도 제 4 배선(≠ 4-i)에 제 8 전위로서, 예컨대 10 V가 인가되고, 각각의 배선을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"을 기입하기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다.
여기서 최초에 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M), 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 상술에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해 설명하였지만, 제 3 배선(3-j-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해서도 동일하다.
도223에 대하여 선택셀이 제 3 전극(3-j-2)에 접속되는 메모리셀의 경우의 기입시의 타이밍 챠트의 1예를 도224에 나타낸다. 또한, 도139는 선택셀이 제 3 전극(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 나타낸다. 도224는 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극에 인가되는 전위가 제11 전위로부터 제 7 전위로 교체되는 것 이외는 도123에 준한다. 이 때, 제 7 전위는 전하 축적층의 전하의 상태에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위로, 또한 터널산화막에 흐르는 F-N 전류에 의한 전하의 변동이 생기지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제 3 배선(3-j-1)에 접속되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 문턱치 이하의 전위로, 또한 제 7 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 작게 되는 전위인 것이 좋다.
제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 기입시의 타이밍 챠트의 1예를 도225∼도228에 나타낸다. 도225 및 도226은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속되는 제 1 배선(1-j )부터 제 1 배선(1-i)으로 교체한 것 이외는 각각 도223 및 도224에 준한다. 또한, 도227및 도228은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-i)에 제 1 전위인 접지전위를 계속 인가해도 선택셀의 기입 동작에는 영향을 주지 않고, 기입 동작은 도223 및 도224에 준한다. 또한, 도143은 선택셀이 제 3 전극(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 나타낸다. 이 때, 비선택인 제 1 배선(≠ 1-i)에는 제 8 전위를 인가하는 것이 바람직하다.
제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 기입시의 타이밍 챠트의 1예를 도229 및 도230에 나타낸다. 도229 및 도230은 선택된 셀을 포함하는섬모양 반도체의 단부에 접속하는 제 1 배선(1-j )부터 제 1 배선(1-1)으로 교체하는 것 이외는 도223 및 도224에 준한다. 또한, 도147은 선택셀이 제 3 전극(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 나타낸다.
이상, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀을 갖는 섬모양 반도체부를 M×N(M, N은 정의 정수)개에 배열하고 있는 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상기한 것에 대하여 반대로 된다.
본 발명의 반도체기억장치의 어레이구조의 1예로서, 전하 축적층을 갖는 제어게이트 전극으로서 제 3 전극을 구비하는 메모리셀을 2개 직렬로 접속한 섬모양 반도체부를 갖고, 상기 섬모양 반도체부를 복수개, 예컨대 M×N 개(M, N은 정의 정수) 구비하는 경우에, 또한, 상기 메모리셀 어레이에 있어서 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부의 각각 일방의 단부에 접속하고, 타방의 단부에는 제 1 배선이 접속하고, 또한, 반도체기판에 평행하고, 또한, 제 4 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N×2개의 제 3 배선은 메모리셀의 제 3 전극과 접속하고 있는 경우의 채널 핫 일렉트론 전류(이하 CHE 전류라 칭함)를 사용한 기입 방법에 관해 설명한다.
도138은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀 어레이구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도138에 나타낸 선택셀을 기입하기 위해서는, 선택셀을 포함하는섬모양 반도체부의 제 1 전극에 접속하는 제 1 배선(1-j)(j는 1≤ j≤ N의 정의 정수)에 제 1 전위를 인가하고, 상기 이외의 제 1 배선인 제 1 배선(≠ 1-j)에 제 9 전위를 인가하고, 선택셀에 접속되는 제 3 배선(3-j-1)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에는 제 11 전위를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극에 접속하는 제 4 배선(4-i)(i는 1≤ i≤ M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠ 4-i)에 제 8 전위를 인가하고, 이들의 전압배치에 의해 선택셀의 채널부에 CHE 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 전위의 대소관계는 제 4 전위> 제 1 전위이고, 제 3 전위> 제 1 전위이고, 이 때 제 1 전위는 접지전위가 바람직하고, 제 3 전위 또는 제 4 전위는 제 3 전위와 제 1 전위 사이의 전위차 및 제 4 전위와 제 1 전위 사이의 전위차에 의해 "1"이 기입될 수 있는 전위, 예컨대 이들 전위차에 의해, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는, 전하의 상태를 변화시키는 수단으로서의 CHE 전류가 충분히 발생하는 전위로 한다. 또한, 제 11 전위는 전하 축적층의 전하의 상태에 관계없이 메모리셀에 항상 셀전류가 흐를 수 있는 전위, 즉 메모리셀의 채널부에 반전층이 형성될 수 있는 전위로, 또한 제 11 전위에 의해 전하 축적층의 전하의 상태에 변동이 생기지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 기입으로 하는 경우, 제 3 배선(3-j-2)에 접속되는 제3 전극을 게이트전극으로 하는 메모리 트랜지스터가 취할 수 있는 문턱치 이상의 전위로, 또한 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류 또는 CHE 전류가 충분히 작게 되는 전위이면 좋다. 또한, 제 8 전위는 상기 전위와 제 1 전위 및 제 3 전위 및 제 11 전위 사이의 전위차에 의해, "1"이 기입되지 않은 전위, 예컨대 상기 전위차에 의해, 제 3 전극을 게이트전극으로 하는, 예컨대 메모리 트랜지스터의 터널산화막에 흐르는, CHE 및 F-N 전류가 충분히 작은 전위이면 좋다. 이 때, 제 8 전위는 접지전위가 바람직하고 개방상태이더라도 좋다. 제 9 전위는 제 8 전위 및 제 4 전위 및 제 12 전위 사이의 전위차로 "1"의 기입이 발생하지 않는 임의의 전위일 수 있지만, 제 8 전위와 동등한 전위가 바람직하다. 제 9 전위는 개방상태이어도 좋다. 제 12 전위는 접지전위인 것이 바람직하다.
제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는, 일반적으로 제 1 전위는 접지전위이다. 제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다.
또한, 제 3 배선(3-j-2), 제 3 배선(3-j-1)의 순서로 기입하더라도 좋고, 순서는 반대라도 좋다. 또한 제 3 배선(3-j-1)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋고, 제 3 배선(3-1-1∼3-N-2)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 좋다. 제 3 배선(3-(j-8)-1), 제 3 배선(3-j-1), 제 3 배선(3-(j+8)-1), 제 3 배선(3-(j+16)-1)과 같은 규칙성을 갖는 제 3 배선을 선택하여, 상기 배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 기입해도 좋다. 또한 제 4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 메모리셀의 기입을 동시에 행해도 좋다. 복수의 제 4 배선 각각에 접속되는 1개의 섬모양 반도체부에 각각 포함되는 메모리셀의 기입을 동시에 행해도 좋고, 복수의 제 4 배선 각각에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 메모리셀의 기입을 동시에 행해도 좋다. 제 3 배선(3-j-1)에 접속하고 있는 메모리셀이 있는 일정간격, 예컨대 8개 간격의 제 4 배선(즉, 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+8)), 제 4 배선(4-(i+ 16))과 같다)마다 기입을 동시에 행해도 좋다.
모든 제 4 배선에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 3 배선(3-j-1)에 제 3 전위를 인가함으로써 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 모두에 동시에 기입을 행할 수 있다. 선택셀을 포함하지 않은 제 4 배선(≠4-i)에 제 9 전위로서, 예컨대 제 1 전위< 제 9 전위< 제 4 전위로 되는 전위를 인가하고, 제 4 배선(1-i)에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 3 배선(3-j-1)에 제 3 전위를 인가함으로써 선택셀에 기입을 행할 수 있다. 또한 복수의 제 1 배선에 제 4 전위를 인가하고, 상기 제 1 배선이 접속하는 제 1 전극을 갖는 섬모양 반도체부에포함되는 메모리셀의 제 3 전극이 접속하는 제 3 배선(3-j-1)에 제 3 전위를 인가하고, 제 3 배선(≠3-j-1)에 제 11 전위를 인가함으로써 제 3 전위가 인가된 제 3 배선에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 모두에 동시에 기입을 행할 수 있다. 또한, 상기의 기입 방법을 조합하여 사용해도 좋다.
지금까지, 전하 축적층으로서 플로팅 게이트를 갖고, 전하 축적층의 전하의 상태를 변화시키는 것에 "1"을 기입하고, 변화시키지 않은 것에 "0"을 기입하여, 전하의 상태를 변화시키는 수단으로서 CHE를 사용하는 경우를 예로 들어, 선택한 셀에 "1"을 기입하는 경우에 관해 기술하였지만, 전하 축적층은 플로팅 게이트 이외에, 예컨대 유전체나 적층 절연막 등이어도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것에 "0"을 기입하고, 변화시키지 않은 것에 "1"을 기입해도 좋다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것에 "0"을 기입하고, 크게 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 전하 축적층의 전하의 상태를 부로 변화시키는 것에 "0"을 기입하고, 정으로 변화시키는 것에 "1"을 기입해도 좋고, 그 반대라도 좋다. 또한, 상기 "0", "1"의 정의를 조합해도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 CHE에 한하지 않는다.
도142는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-i)에 제 1 전위를 인가하고, 제 1 배선(≠1-i)에 제 9 전위를 인가하는 것 이외는 도138의 기입의 전압배치와 마찬가지다.
도146은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이구조의 등가회로를 나타낸다. 제 1 배선(1-1)에 제 1 전위를 인가하는 것 이외는 도138의 기입의 전압배치와 마찬가지다.
이상, 기입 동작의 전압배치의 1예에 관해 설명하였지만, 계속해서, P형 반도체로 형성되는, 예컨대 2개의 직렬로 나란한 메모리셀과, 섬모양 반도체부를 M×N(M, N은 정의 정수)개에 배열하여, 제 1 배선과 제 3 배선이 평행하게 배치하고 있는 경우의 상기 기입 동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다.
도231에 제 1 배선에 제 1 전위 및 제 9 전위로서, 예컨대 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 기입으로 하는 경우, 우선, 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M), 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 배선(4-i)에 제 4 전위로서, 예컨대 6 V를 인가하고, 제 4 배선(4-i) 이외의 제 4 배선(≠ 4-i)에 제 8 전위로서, 예컨대 제 1 전위인 접지전위를 인가하고, 선택셀과 직렬로 배치되지 않은 비선택셀과 접속되는 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위를 인가하고, 그 후에 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에, 예컨대 제 11 전위로서, 예컨대 8 V를 인가하고, 그 후 선택셀에 접속되는 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 12 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 기입을 행한다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후, 예컨대 제 3 배선(3-j-1)을 접지전위로 되돌리고 나서 제 3 배선(3-j-2)을 접지전위로 되돌리고, 제 4 배선(4-i)을 접지전위로 되돌린다. 이 때, 각각의 배선을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀에 "1"이 기입되기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M), 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 또한, 상기에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해 설명하였지만, 제 3 배선(3-j-1) 이외의 제 3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 기입 방법에 관해도 동일하다.
도231에 대하여 선택셀이 제 3 배선(3-j-2)에 접속되는 메모리셀의 경우의 기입시의 타이밍 챠트의 1예를 도232에 나타낸다. 도232는 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선에 인가되는 전위가 제 11 전위로부터 제 7 전위로 교체되는 것 이외는 도231에 준한다. 이 때, 제 7 전위는 제 11 전위와 같다. 도139는 선택셀이 제 3 배선(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 나타낸다.
이상, 제 1 배선을 제 3 배선과 평행하게 배치하고 있는 경우의 기입 동작원리의 1예를 말하였지만, 계속해서, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 기입시의 타이밍 챠트의 1예를 도233에 나타낸다. 도233은 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 도233은 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)으로 교체되는 것 이외는 도231에 준한다.
도233에 대하여 선택셀이 제 3 배선(3-j-2)에 접속되는 메모리셀의 경우의 기입시의 타이밍 챠트의 1예를 도234에 나타낸다. 도234는 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선에 인가되는 전위가 제 11 전위로부터 제 7 전위로 교체되는 것 이외는 도233에 준한다. 이 때, 제 7 전위는 제 11 전위와 같다. 도143은 선택셀이 제 3 배선(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 나타낸다.
이상, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 기입 동작원리의 1예를 말하였지만, 계속해서, 제 1 배선이 어레이 전체에 공통으로 접속하고 있는 경우의 기입시의 타이밍 챠트의 1예를 도235에 나타낸다. 도235는 제 1 전위로서 접지전위를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0 V∼7.5 V, 소거상태의 정의를 0.5 V∼3.0 V로 한 경우의 기입에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 도235는 선택된 셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j )부터 제 1 배선(l-1)으로 교체되는 것 이외는 도231에 준한다.
도235에 대하여 선택셀이 제 3 배선(3-j-2)에 접속되는 메모리셀의 경우의 기입시의 타이밍 챠트의 1예를 도236에 나타낸다. 도236은 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선에 인가되는 전위가 제 11 전위로부터 제 7 전위로 교체되는 것 이외는 도235에 준한다. 이 때, 제 7 전위는 제 11 전위와 같다. 도147은 선택셀이 제 3 전배선(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 나타낸다.
이상, P형 반도체로 형성되는 2개의 직렬로 나란한 메모리셀과, 섬모양 반도체부를 M×N(M, N은 정의 정수)개에 배열하고 있는 경우의 기입 동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상기한 것에 대하여 반대로 된다.
본 발명의 반도체기억장치의 구조의 1예로서, 전하 축적층을 갖는 제어게이트전극으로서 제 3 전극을 구비하는 메모리셀을 접속한 섬모양 반도체부를 갖고 있는 경우의 F-N 전류를 사용한 소거방법에 관해 설명한다.
도123은 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도123에 나타낸 선택셀을 소거하기 위해서는, 섬모양 반도체부에 접속하는 제 1 전극에 제 1 전위를 인가하고, 선택셀에 접속되는 제 3 전극에 제 3 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 4 전극에 제 4 전위를 인가한다. 이들의 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것을 소거로 하는 경우, 전위의 대소관계는 제 3 전위< 제 4 전위이고, 전하 축적층에 부의 전하를 축적한 상태를 "1"로 하면 전하 축적층의 전하의 상태가 변화하여 "0"으로 될 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해 "0"으로 될 수 있는 전위, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 제 1 배선(1-1∼1-N)이 반도체기판 내에 불순물 확산층으로서 형성되어, 제 1 전극이 부유의 경우에 있어서 메모리셀의 채널부가 반도체기판과 전기적으로 연결되고 있는 경우, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 전극에 인가되는 제 4 전위는, 상기 전위인가에 의해 반도체기판 측으로 확장하는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판이 전기적으로 플로팅상태로 되는 전위로 한다. 이에 의해, 상기 섬모양 반도체층의 전위가 제 4 전위와 같이 되어, 섬모양 반도체부상의 선택셀에는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위로 되어, 소거가 행해진다. 즉, 제 4 전위와 제 3 전위 사이의 전위차가 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차로 된다. 또한, 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있지 않은 경우는, 제 4 전위에 의한 공핍층의 확장은 어떠해도 좋다.
또한 제 1 전극이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다.
전하 축적층의 전하의 상태를 변화시켜, 선택한 메모리 트랜지스터의 문턱치를 상승시키는 것을 소거로 하는 것도 좋다. 이 경우에는 제 3 전위> 제 4 전위로 하여, 제 3 전위는 제 3 전위와 제 4 전위 사이의 전위차에 의한 전하 축적층의 전하의 상태가 충분히 변화하는 전위, 예컨대 F-N 전류가 충분히 큰 전위이면 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한하지 않는다.
이상, 소거동작의 전압배치의 1예에 관해 설명하였지만, 이하에, P형 반도체로 형성되는 메모리셀을 갖는 섬모양 반도체부의 경우에 선택된 제 3 전극을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다. 도237에, 도123에 나타낸 바와 같은 선택된 제 3 전극에 부 바이어스를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 소거에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 의해 부의 전하를 추출하는 경우, 우선, 제 1 전극, 제 3 전극, 제 4 전극에 각각 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 전극에 제 4 전위로서, 예컨대 6 V를 인가하고, 제 4 전극에 제 4 전위로서, 예컨대 6 V를 인가하고, 그 후에 제 3 전극에 제 3 전위로서, 예컨대 12 V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 한다. 또한, 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후에, 예컨대 제 3 전극을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 1 전극을 제 1 전위인 접지전위로 되돌리고, 제 4 전극을 제 1 전위인 접지전위로 되돌린다. 또한, 각각의 전극을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한 인가되는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다. 여기서 최초에 제 1 전극, 제 3 전극, 제 4 전극, 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
이에 의해, 도123에 나타낸 바와 같은 선택된 셀의 소거동작이 행해진다. 또한, 도237에 대하여 제 1 전극이 개방상태인 경우의 소거시의 타이밍 챠트의 1예를 도238에 나타낸다. 제 1 전극이 개방상태로 되는 것 이외는 도237에 준하며, 제 1 전극과 제 4 전극 사이에 발생하는 전위차에 의해 소거동작이 행해진다. 이 때, 도123에 나타낸 바와 같은 선택된 셀은 도237과 마찬가지로 소거된다.
도239에 제 1 전극에 제 4 전위로서, 예컨대 18 V를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층으로부터 부의 전하를 인출하는 경우, 우선, 제 1 전극, 제 3 전극, 제 4 전극 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 그 후에 제 1 전극에 제 4 전위로서, 예컨대 18 V를 인가하고, 제 4 전극에 제 4 전위로서, 예컨대 18 V를 인가하고, 그 후에 제 3 전극에 제 3 전위로서, 예컨대 제 1 전위인 접지전위를 계속해서 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 한다. 또한, 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후에 제 4 전극을 제 1 전위인 접지전위로 되돌린다. 또한, 각각의 배선을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 또한인가되는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다. 여기서 최초에 제 1 전극, 제 3 전극, 제 4 전극 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 이에 의해, 도123에 나타낸 바와 같은 선택된 셀의 소거동작이 행해진다.
이상, P형 반도체로 형성되는 메모리셀을 갖는 섬모양 반도체부의 소거동작원리의 1예를 말하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되어도 좋다. 이 때 전위의 대소관계는 상기한 것에 대하여 반대로 된다.
본 발명의 반도체기억장치의 구조의 1예로서, 게이트전극으로서 제 2 전극을 구비하는 트랜지스터와 게이트전극으로서 제 5 전극을 구비하는 트랜지스터를 선택게이트·트랜지스터로서 갖고, 상기 선택게이트·트랜지스터의 사이에 전하 축적층을 갖는 제어게이트전극으로서 제 3 전극을 구비하는 메모리셀을 복수개, 예컨대 L개(L은 정의 정수), 직렬로 접속한 섬모양 반도체부를 갖고 있는 경우의 F-N 전류를 사용한 소거방법에 관해 설명한다.
도124는 상기 메모리셀 구조의 등가회로를 나타낸다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도124에 나타낸 선택셀을 소거하기 위해서는, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 전극(10)에 제 1 전위를 인가하고, 선택셀과 직렬로 배치되는 제 2 전극(20)에 제 2 전위를 인가하고, 선택셀에 접속되는 제 3 전극(30-h)(h는 1≤ h≤ L의 정의 정수)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극(30-1∼30-(h-1))에는 제 7 전위를 인가하고, 이와 같이 제 3 전극(30-(h+1)∼30-L)에는 제 11 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 4 전극(40)에 제 4 전위를 인가하고, 선택셀과 직렬로 배치되는 제 5 전극(50)에 제 5 전위를 인가한다. 이들의 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것을 소거로 하는 경우, 전위의 대소관계는 제 3 전위< 제 4 전위이고, 전하 축적층에 부의 전하를 축적한 상태를 "1"로 하면 전하 축적층의 전하의 상태가 변화하여 "0"으로 될 수 있다. 이 때 제 3 전위는 상기 전위와 제 4 전위 사이의 전위차에 의해 "0"으로 되는 전위, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막에 흘러, 전하의 상태를 변화시키는 수단으로서의 F-N 전류가 충분히 발생하는 전위로 한다. 또한, 제 1 전극(1O)은 개방상태라도 좋다. 또한, 제 1 전극(10)이 반도체기판 내에 불순물 확산층으로서 형성되어, 제 1 전극(10)의 전위가 부유의 경우에 있어서 메모리셀의 채널부가 반도체기판과 전기적으로 연결되고 있는 경우, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 전극(10)에 인가되는 제 4 전위는, 상기 전위를 인가하는 것에 의해 반도체기판측으로 확장하는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판이 전기적으로 플로팅상태로 되는 전위로 한다. 이에 의해, 상기 섬모양 반도체층의 전위가 제 4 전위와 동일하게 되어, 섬모양 반도체부상의 선택셀에는 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위로 되어, 소거가 행해진다. 즉, 제 4 전위와 제 3 전위 사이의 전위차가 메모리 트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차로 된다. 또한, 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있지 않은 경우는, 제 4 전위에 의한 공핍층의 확장은 어떠해도 좋다. 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위 사이의 전위차에 의해, 제 7 전위가 인가되는 제 3 전극(3 O-1∼30-(h-1))을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위인 것이 좋다. 제 11 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 11 전위와 제 4 전위 사이의 전위차에 의해, 제 11 전위가 인가되는 제 3 전극(30-(h+1)∼30-L)을 게이트전극으로 하는 메모리 트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 또한, 제 2 전위는 제 2 전극(20)을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않은 전위이면 좋다. 또한, 제 5 전위는 제 5 전극(50)을 게이트전극으로 하는 트랜지스터의 게이트 산화막에 F-N 전류가 흐르지 않은 전위이면 좋다.
또한 제 1 전극(10)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 SOI 기판에 불순물 확산층으로 이루어지는 제 1 전극(10)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때는, 제 1 전위는 제 10 전위와 반드시 동일할 필요는 없다.
메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 기판보다 플로팅상태로 되어 있지 않은 경우, 반도체기판에 인가되는 제 10 전위는 제 10 전위와 제 3 전위 사이의 전위차에 의한 전하 축적층의 전하의 상태가 충분히 변화하는 전위이면, 제 3 전위가 인가되고 있는 제 3 전극을 게이트전극으로 하는 모든 메모리셀에 대해 동시에 소거를 할 수 있다.
제 3 전극(30-L)부터 제 3 전극(30-1)까지 연속하여 소거를 행해도 좋고, 순서는 반대라도 좋고, 순서는 랜덤이라도 좋다.
전하 축적층의 전하의 상태를 변화시켜, 선택한 메모리 트랜지스터의 문턱치를 상승시키는 것을 소거로 해도 좋다. 이 경우에는 제 3 전위> 제 4 전위로 하고, 제 3 전위는 제 3 전위와 제 4 전위 사이의 전위차에 의한 전하 축적층의 전하의 상태가 충분히 변화하는 전위, 예컨대 F-N 전류가 충분히 큰 전위이면 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한하지 않는다.
이상, 소거동작의 전압배치의 1예에 관해 설명하였지만, 이하에, P형 반도체로 형성되는 복수(예컨대 L개, L은 정의 정수)의 직렬로 나란한 메모리셀을 갖는 섬모양 반도체부를 M×N(M, N은 정의 정수)개에 배열하고 있는 경우에 선택된 제 3 전극을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거동작의 각 전압의 타이밍 챠트의 1예에 관해 설명한다. 도240에, 도124에 나타낸 바와 같이 선택된 제 3 전극에 부의 바이어스를 인가하고, 제 2 전극·제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치를, 예컨대 0.5 V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0 V∼3.5 V, 소거상태의 정의를 -1.0 V 이하로 한 경우의 소거에 있어서의 각 전위에 인가되는 전위의 타이밍의 1예를 나타낸다. 예컨대 전하 축적층에 의해 부의 전하를 추출하는 경우, 우선, 제 1 전극(10), 제2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40), 제 5 전극(50) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 2 전극(20)에 제 2 전위로서, 예컨대 6 V를 인가하고, 제 5 전극(50)에 제 5 전위로서, 예컨대 6 V를 인가하고, 그 후에 제 1 전극(10)에 제 4 전위로서, 예컨대 6 V를 인가하고, 제 4 전극(40)에 제 4 전위로서, 예컨대 6 V를 인가하고, 그 후에 제 3 전극(30-h) 이외의 제 3 전극(30-1∼30-(h-1))(h는 1≤ h≤ L의 정의 정수)에, 예컨대 제 7 전위로서, 예컨대 6 V를 인가하고, 제 3 전극(30-(h+1)∼30-L)(h는 1≤ h≤ L의 정의 정수)에, 예컨대 제 11 전위로서, 예컨대 6 V를 인가하고, 그 후에 제 3 전극(30-h)에 제 3 전위로서, 예컨대 12V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 행한다. 또한, 각각의 전극에 전위를 인가하는 타이밍은 전후도 좋고 동시도 좋다. 그 후에, 예컨대 제 3 전극(30-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 3 전극(30-h) 이외의 제 3 전극(≠30-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 전극(40)을 제 1 전위인 접지전위로 되돌리고, 제 1 전극(10)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 2 전극(20)을 제 1 전위인 접지전위로 되돌리고, 제 5 전극(50)을 제 1 전위인 접지전위로 되돌린다. 또한, 각각의 전극을 접지전위로 되돌리는 타이밍은 전후도 좋고 동시도 좋다. 인가되는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면 어떠한 전위의 조합이어도 좋다. 제 2 전위로서, 예컨대 접지전위를 인가하고, 제 5 전극(50)에 제 5 전위로서, 예컨대 접지전위를 인가해도 좋다. 여기서 최초에 제 1 전극(20), 제 2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40), 제 5 전극(50) 각각에 동전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
이에 의해, 도124에 나타낸 바와 같은 선택된 셀의 소거동작이 행해진다. 또한, 상술에 있어서는 제 3 전극(30-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해 설명하였지만, 제 3 전극(30-h)이외의 제 3 전극에 접속되는 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 있어서도 마찬가지이다.
도240에 대하여 제 1 전극이 개방상태인 경우의 소거시의 타이밍 챠트의 1예를 도241에 나타낸다. 비선택의 제 3 전극(≠30-h)(h는 1≤ h≤ L의 정의 정수) 및 제 4 전극(40)을 제 1 전위로서, 예컨대 접지전위를 인가하고, 제 1 전극이 개방상태로 되는 것 이외는 도240에 준하며, 도124에 나타낸 바와 같은 선택된 셀의 소거동작에는 영향을 주지 않는다. 또한, 제 3 전극(30-1∼30-(h-1)) 및 제 3 전극(30-(h-1)∼30-L)에 제 3 전위로서 -12 V를 인가한 경우, 도124에 나타낸 바와 같은 제 3 전극(30-1∼30-L)에 접속되는 복수의 셀의 소거동작이 행해진다.
도242는 제 1 전극에 제 4 전위, 예컨대 18V를 인가하고, 제 2 전극 및 제 5 전극을 게이트전극으로 하는 트랜지스터의 문턱치를 예컨대 0.5V로 하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가 예컨대 1.0V 내지 3.5 V, 소거 상태의 정의를 -1.0V 이하로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위 타이밍의 1예를 도시한다. 예컨대 전하 축적층에서 부의 전하를 추출하는 경우, 우선 제 1 전극(10), 제 2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40), 제 5 전극(50) 각각에 제 1 전위인 접지전위를 인가한 상태에서, 제 2 전극(20)에 제 2전위로서 예컨대 18V를 인가하고, 제 5 전극(50)에 제 5 전위로서 예컨대 18V를 인가하고, 그 후 제 4 전극(40)에 제 4 전위로서 예컨대 18V를 인가하고, 그 후 제 1 전극(10)에 제 4 전위로서 예컨대 18V를 인가하고, 그 후 제 3 전극(30-h) 이외의 제 3 전극(30-1∼30-(h-1)) (h는 1≤h≤L의 정의 정수)에, 예컨대 제 7 전위로서 예컨대 10V를 인가하고, 제 3 배선(30-(h+1)∼30-L)(h는 1≤h≤L의 정의 정수)에 예컨대 제 11 전위로서 예컨대 10V를 인가하고, 그 후에 제 3 배선(30-h)에 제 3 전위로서 예컨대 제 1 전위인 접지전위를 계속해서 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 실행한다. 또한, 각각의 전극에 전위를 인가하는 타이밍은 전후에 하여도 좋고 동시에 하여도 좋다. 그 후, 제 3 전극(30-h) 이외의 제 3 전극(≠30-h)을 제 1 전위인 접지전위로 되돌리고, 그 후에 제 4 전극(40)을 제 1 전위인 접지전위로 되돌리고, 제 1 전극(10)을 제 1 전위인 접지전위로 되돌리고, 제 2 전극(20) 및 제 5 전극(50)을 제 1 전위인 접지전위로 되돌린다. 각각의 전극을 접지전위로 되돌리는 타이밍은 전후에 하여도 좋고 동시에 하여도 좋다. 인가된 전위가 소망의 셀을 소거하기 위한 조건을 만족시키면, 어떠한 전위의 조합이라도 좋다. 여기서 최초에 제 1 전극(10), 제 2 전극(20), 제 3 전극(30-1∼30-L), 제 4 전극(40), 제 5 전극(50) 각각에 동일 전위인 제 1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
이에 의해, 도124에 도시한 바와 같이 선택셀의 소거동작이 실행된다. 또한, 상기에서는 제 3 전극(30-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서 기술했지만, 제 3 전극(30-h) 이외의 제 3 전극중 1개를 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 대해서도 동일하게 실행한다.
도243에 도시한 각 전위에 인가하는 전위의 타이밍과 같이, 제 3 전극(30-1∼30-(h-1)) 및 제 3 전극(30-(h-1)∼30-L)에 제 3 전위로서 18V를 인가한 경우, 도125에 도시한 바와 같이 제 3 전극(30-1∼30-L)에 접속된 복수의 셀의 소거동작이 실행된다.
이상, P형 반도체로 형성된 복수(예컨대 L개, L은 정의 정수)의 직렬로 배치된 메모리셀과, 메모리셀을 사이에 두도록 형성된 선택트랜지스터를 갖는 섬모양 반도체부의 소거동작원리의 1예를 기술하였지만, 예컨대 N형 반도체로 형성된 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되더라도 좋다. 이 경우 전위의 대소관계는 상술한 것에 대해 반대가 된다.
본 발명의 반도체기억장치 구조의 1예로서, 전하 축적층을 갖는 제어게이트전극으로서 제 3 전극을 구비하는 메모리셀을, 예컨대 2개 직렬 접속한 섬모양 반도체부를 갖고 있는 경우의 F-N 전류를 사용하는 소거방법에 대하여 설명한다.
도126은 상기 메모리셀 구조의 등가회로를 도시한다. 예컨대 상기 섬모양 반도체부를 P형 반도체로 형성한 경우, 도126에 도시한 선택셀을 소거하기 위해서는, 선택셀을 포함한 섬모양 반도체부에 접속된 제l 전극(10)에 제 1 전위를 인가하고, 선택셀과 직렬로 배치된 제 2 전극(20)에 제 2 전위를 인가하고, 선택셀에 접속된 제 3 전극(30-1)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 전극(30-2)에 제 11 전위를 인가하고, 선택셀을 포함한 섬모양반도체부에 접속된 제 4 전극(40)에 제 4 전위를 인가하고, 선택셀과 직렬로 배치된 제 5 전극(50)에 제 5 전위를 인가한다. 이러한 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜, 전하 축적층의 전하 상태를 변화시킬 수 있다. 예컨대 전하 축적층으로부터 부의 전하를 추출한 것을 소거하는 경우, 전위의 대소관계는 제 3 전위 < 제 4 전위이고, 전하 축적층에 부의 전하가 축적된 상태를 "1"로 하면, 전하 축적층의 전하 상태가 변화하여 "0"으로 될 수 있다. 이 때, 제 3 전위는 상기 전위와 제 4 전위의 전위차에 의해 "0"이 되는 전위, 제 3 전위가 인가된 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막으로 흘러 전하의 상태를 변화시키는 수단인 F-N 전류가 충분히 발생되는 전위로 한다. 또한, 제 1 전극(10)은 개방상태여도 좋다. 또한, 제 1 전극(10)이 반도체 기판 내에 불순물 확산층으로서 형성되고, 제 1 전극(10)의 전위가 부유인 경우에 있어서 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함한 섬모양 반도체부에 접속된 제 1 전극(10)에 인가된 제 4 전위는 상기 전위를 추가함으로써 반도체기판측으로 확대되는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판이 전기적으로 플로팅상태가 되는 전위로 한다.
이에 의해, 상기 섬모양 반도체층의 전위는 제 4 전위와 동일하게 되고, 섬모양 반도체부상의 선택셀은 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위가 되어, 소거가 실행된다. 따라서, 제 4 전위와 제 3 전위의 전위차는 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차가 된다. 또한, 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있지 않은 경우, 제 4 전위에 의한 공핍층의 확대가 어느 쪽이어도 좋다. 제 11 전위는 전하 축적층의 전하 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 11 전위와 제 4 전위의 전위차에 의해, 제 11 전위가 주어지는 제 3 전극(30-2)을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 제 2 전위는 제 2 전극(20)을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위라면 좋다. 제 5 전위는 제 5 전극(50)을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위라면 좋다.
제 1 전극(10)이 반도체기판과 전기적으로 절연되어 형성된 경우, 예컨대 SOI 기판에 불순물확산층으로 이루어진 제 1 전극(10)이 형성되고 반도체기판과 절연막으로 절연되어 있을 때, 제 1 전위가 제 10 전위와 반드시 동일한 것은 아니다.
또한, 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 예컨대 불순물 확산층이 기판에서 섬모양 반도체부를 플로팅상태로 하고 있지 않은 경우, 반도체기판에 인가되는 제 10 전위가 제 10 전위와 제 3 전위의 전위차에 의해 전하 축적층의 전하 상태가 충분히 변화하는 전위이면, 제 3 전위가 인가된 제 3 전극을 게이트전극으로 하는 모든 메모리셀에 대해 동시에 소거를 실행할 수 있다.
제 3 전극(30-2)부터 제 3 전극(30-1)까지 연속하여 소거해도 좋으며, 순서는 반대라도 좋고, 랜덤이라도 좋다.
전하 축적층의 전하 상태를 변화시켜, 선택 메모리트랜지스터의 문턱치를 올리는 것을 소거로 하여도 좋다. 이 경우에는 제 3 전위>제 4 전위로 하고, 제 3 전위는 제 3 전위와 제 4 전위의 전위차에 의해 전하 축적층의 전하 상태가 충분히 변화하는 전위, 예컨대 F-N 전류가 충분히 큰 전위이면 좋다. 전하 축적층의 전하 상태를 변화시키는 수단은 F-N 전류에 한정되지 않는다.
이상, 소거동작의 전압배치의 1예에 대해 설명하였는데, 계속해서, P형 반도체로 형성된 2개의 직렬로 배치된 메모리셀을 갖는 섬모양 반도체부의 경우에, 선택된 제 3 전극에 접속되는 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거동작의 각 전압의 타이밍 차트의 1예에 관해 설명한다. 도244, 도126에 도시한 바와 같이, 선택된 제 3 전극에 부바이어스를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가 예컨대 1.0V 내지 3.5 V, 소거상태의 정의를 -1.0V 이하로 한 경우의 소거에 있어서 각 전위에 인가하는 전위 타이밍의 1예를 도시한다. 예컨대 전하 축적층에서 부의 전하를 추출하는 경우, 우선, 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 전극(10)에 제 4 전위로서 예컨대 6V를 인가하고, 제 4 전극(40)에 제 4 전위로서 예컨대 6V를 인가한 후, 제 3 전극(30-2)에 예컨대 제 11 전위로서 예컨대 6V를 인가하고, 그 후 제 3 전극(30-1)에 제 3 전위로서 예컨대 12V를 인가한다. 이 상태를 원하는 시간동안 유지함으로써 "0"의 소거상태를 실행한다. 각각의 전극에 전위를 인가하는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 그 후, 예컨대 제 3 전극(30-1)을 제 1 전위인 접지전위로 되돌린 후, 제 3 전극(30-2)을 제 1 전위인 접지전위로 되돌리고, 그 후 제 4 전극(40)을 제 1 전위인 접지전위로 되돌리고, 제 1 전극(10)을 제 1 전위인 접지전위로 되돌린다. 각각의 전극을 접지전위로 되돌리는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면, 어떤 전위의 조합이라도 좋다. 제 11 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 11 전위와 제 4 전위와의 전위차에 의해, 제 11 전위가 주어지는 제 3 전극(30-2)을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 제 11 전위는 접지전위여도 좋다. 여기서, 최초로 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40) 각각에 동일 전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
이에 의해, 도126에 도시한 바와 같이, 선택셀의 소거동작이 실행된다. 또한, 상기에 있어서는 제 3 전극(30-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 대하여 설명했지만, 제 3 전극(30-2)에 접속된 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 대해서도 동일하게 실행된다.
도244에 대해, 제 1 전극이 개방상태인 경우의 소거시의 타이밍 차트의 1예를 도245에 도시한다. 비선택 제 3 전극(30-2) 및 제 4 전극(40)에 제 1 전위로서 예컨대 접지전위를 인가하고, 제 1 전극(10)이 개방상태인 경우 이외에는 도244에 준하여, 도126에 도시한 바와 같이, 선택셀의 소거동작에는 영향을 주지 않는다. 또한, 제 3 전극(30-l∼3O-2)에 제 3 전위로서 -12V를 인가한 경우, 도127에 도시한 바와 같이 제 3 전극(30-1∼30-2)에 접속된 복수의 셀의 소거동작이 실행된다.
도246은 제 1 전극에 제 4 전위로서 예컨대 18V를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가 예컨대 1.0V 내지 3.5V, 소거상태의 정의를 -1.0V 이하로 한 경우의 소거에 있어서, 각 전위에 인가하는 전위의 타이밍의 1예를 도시한다. 예컨대, 전하 축적층에서 부의 전하를 추출하는 경우, 우선, 제 1 전극(1O), 제 3 전극(30-1∼30-2), 제 4 전극(40) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 전극(40)에 제 4 전위로서 예컨대 18V를 인가하고, 그 후 제 1 전극(10)에 제 4 전위로서 예컨대 18V를 인가하고, 그 후 제 3 배선(30-2)에 예컨대 제 11 전위로서 예컨대 10V를 인가한 후, 제 3 배선(30-1)에 제 3 전위로서 예컨대 제 1 전위인 접지전위를 계속해서 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 실행한다. 또한, 각각의 전극에 전위를 인가하는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 그 후, 제 3 전극(30- 2)을 제 1 전위인 접지전위로 되돌린 후, 제 4 전극(40)을 제 1 전위인 접지전위로 되돌리고, 제 1 전극(10)을 제 1 전위인 접지전위로 되돌린다. 각각의 전극을 접지전위로 되돌리는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족시키면, 어떤 전위의 조합이라도 좋다. 여기서, 최초에 제 1 전극(10), 제 3 전극(30-1∼30-2), 제 4 전극(40) 각각에 동일 전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다. 이에 의해, 도126에 도시한 바와 같이 선택셀의 소거동작이 실행된다.
상기에 있어서는 제 3 전극(30-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서 서술하였지만, 제 3 전극(30-2)을 게이트전극으로하는 메모리셀을 선택셀로 한 경우의 소거방법에 대해서도 동일하게 실행한다.
도247에 도시한 각 전위에 인가하는 전위의 타이밍과 같이, 제 3 전극(3O-l∼30-2)에 제 3 전위로서 18V를 인가한 경우, 도127에 도시한 바와 같이 제 3 전극(30-1∼30-2)에 접속된 복수의 셀의 소거동작이 행하여진다.
이상, P형 반도체로 형성된 2개의 직렬 배치된 메모리셀을 갖는 섬모양 반도체부의 소거동작 원리의 1예를 설명했지만, 예컨대 N형 반도체로 형성된 섬모양 반도체부의 경우와 같이, 모든 전극의 극성이 교체되더라도 좋다. 이 때, 전위의 대소관계는 상술한 것에 대해 반대가 된다.
본 발명의 반도체 기억장치의 어레이구조의 1예로서, 제 2 전극을 게이트전극으로서 구비하는 트랜지스터와 제 5 전극을 게이트전극으로서 구비하는 트랜지스터를 선택 게이트와 트랜지스터로서 갖고, 이 선택 게이트와 트랜지스터 사이에 전하 축적층을 갖는 제어게이트 전극으로서, 제 3 전극을 구비하는 메모리셀이 복수개, 예컨대 L개(L은 정의 정수)가 직렬 접속된 섬모양 반도체부를 갖고, 이 섬모양 반도체부를 복수개, 예컨대 M×N 개(M, N은 정의 정수) 구비하는 경우에, 또한 상기 메모리셀 어레이에서 반도체기판에 평행하게 배치된 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부의 각각 일측의 단부에 접속되고, 다른 측 단부는 제 1 배선이 접속되어 있고, 그리고 반도체기판에 평행하고 제 4 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N×L 개의 제 3 배선이 메모리셀의 제 3 전극에 접속되어 있는 경우의 F-N 전류를 사용한 소거방법에 대해 상술한다.
도128은 제 1 배선을 제 3 배선과 평행하게 배치한 때의 상기 메모리셀 어레이 구조의 등가회로를 도시한다. 예컨대, 상기 섬모양 반도체부가 P형 반도체로 형성된 경우, 도128에 도시한 선택셀을 소거하기 위해서는, 선택셀을 포함하는 섬모양 반도체부에 접속된 제 1 전극에 접속된 제 1 배선(1-j)(j는 1≤j≤N의 정의 정수)에 제 1 전위를 인가하고, 상기 이외의 제 1 배선인 제 1 배선(≠1-j)에 제 9 전위를 인가하고, 선택셀과 직렬로 배치된 제 2 전극에 접속된 제 2 배선(2-j)에 제 2 전위를 인가하고, 선택셀에 접속된 제 3 배선(3-j-h)(h는 1≤h≤L의 정의 정수)에 제 3 전위를 인가하고, 선택셀과 직렬로 배치된 비선택셀과 접속된 제 3 배선(3-j-1∼3-j-(h-1))에는 제 7 전위를 인가하고, 동일하게 제 3 배선(3-j-(h+1)∼3-j-L)에 제 11 전위를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-L)에 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부에 접속된 제 4 전극에 접속된 제 4 배선(4-i)(i는 1≤i≤M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠4-i)에 제 8 전위를 인가하고, 선택셀과 직렬로 배치된 제 5 전극에 접속된 제 5 배선(5-j)에 제 5 전위를 인가하고, 제 2 배선(2-j)을 제외한 제 2 배선(≠2-j) 또는 제 5 배선(5-j)을 제외한 제 5 배선(≠5-j)에 제 6 전위를 인가한다. 이러한 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜 전하 축적층의 전하 상태를 변화시킬 수 있다. 예컨대 전하 축적층으로부터 부의 전하를 추출하는 것으로서 소거를 하는 경우, 전위의 대소관계는 제 3 전위 < 제 4 전위이고, 전하 축적층에 부의 전하를 축적한 상태를 "1"로 하면, 전하 축적층의 전하 상태가 변화하여 "0"이 될 수 있다. 이 때, 제 3 전위는 상기 전위와 제 4 전위의 전위차에 의해 "0"이 될 수 있는 전위, 제 3 전위가 인가되는 제 3전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막에 흘러 전하 상태를 변화시키는 수단으로서의 F-N 전류를 충분히 발생시키는 전위로 한다. 제 7 전위는 전하 축적층의 전하 상태 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위의 전위차에 의해 제 7 전위가 인가되는 제 3 배선(3-j-1∼3-j-(h-1))에 접속된 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 제 11 전위는 전하 축적층의 전하 상태 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 11 전위와 제 4 전위의 전위차에 의해 제 11 전위가 인가되는 제 3 배선(3-j-(h+1)∼3-j-L)에 접속된 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 제 2 전위는 제 2 배선에 접속된 제 2 전극을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위이면 좋다. 제 5 전위는 제 5 배선에 접속된 제 5 전극을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위이면 좋다. 제 6 전위는 제 2 전위 또는 제 5 전위와 같이, 제 2 전극 또는 제 5 전극을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위이면 좋다. 제 8 전위는 섬모양 반도체층을 매개로 접속된 단자에 인가되는 제 4 전위 또는 제 9 전위와 동일한 전위가 바람직하다. 제 12 전위는 전하 축적층의 전하 상태 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 12 전위와 제 8 전위의 전위차 및 제 12 전위와 제 4 전위에 의해, 제 12 전위가 인가되는 제 3 배선(≠3-j-l∼3-j-L)에 접속된 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
제 1 배선(l-1∼1-M)이 개방상태여도 좋고, 제 9 전위가 개방상태여도 좋다. 제 1 배선(1-1∼1-N)이 반도체 기판 내에 불순물확산층으로서 형성되고, 제 1 배선(1-1∼l-N)의 전위가 부유인 경우에 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체부에 접속된 제 1 배선(1-j)에 인가되는 제 4 전위는 상기 전위를 더함으로써 반도체기판측으로 확대되는 공핍층에 의해, 상기 섬모양 반도체층과 반도체기판이 전기적으로 부유상태가 되는 전위로 한다. 이에 의해, 상기 섬모양 반도체층의 전위는 제 4 전위와 동일하게 되며, 섬모양 반도체부상의 선택셀에는 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 커지는 전위가 되어, 소거가 실행된다. 요컨대, 제 4 전위와 제 3 전위의 전위차는 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차가 된다. 또한, 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있지 않는 경우, 제 4 전위에 의한 공핍층의 확대는 어느 쪽이라도 좋다.
제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성된 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어진 제 1 배선(1-1∼1-N)이 형성되고, 반도체기판과 절연막으로 절연되어 있을 때, 제 1 전위가 제 10 전위와 반드시 동일한 것은 아니다.
메모리셀의 채널부가 반도체기판과 전기적으로 연결된 경우, 예컨대 불순물 확산층이 섬모양 반도체부를 기판으로부터 부유상태로 하고 있지 않는 경우, 반도체기판에 인가된 제 10 전위가 제 10 전위와 제 3 전위의 전위차에 의해 전하 축적층의 전하 상태가 충분히 변화하는 전위이면, 제 3 전위가 인가되고 있는 제 3 배선에 접속된 제 3 전극을 게이트전극으로 하는 모든 메모리셀에 대해, 동시에 소거를 실행할 수도 있다.
제 3 배선(3-j-L)으로부터 제 3 배선(3-j-1)까지 연속하여 소거해도 좋으며, 순서는 반대라도 좋고, 랜덤이라도 좋다. 또한, 제 3 배선(3-j-h)에 접속된 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 3 배선(3-j-1∼3-j-L)에 접속된 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 3 배선(3-1-1∼3-N-L)에 접속된 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다. 또한,…. 제 3 배선(3-(j-8)-h), 제 3 배선(3-j-h), 제 3 배선(3-(j+8)-h), 제 3 배선(3-(j+16)-h), …과 같이 어떤 규칙성을 가지고 제 3 배선을 선택하여, 이 배선에 접속된 복수 또는 모든 메모리셀을 동시에 소거해도 좋다. 또한, 제 4 배선(4-i)에 접속된 1개의 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 4 배선(4-i)에 접속된 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다. 또한 복수의 제 4 배선 각각에 접속된 1개의 섬모양 반도체부에 각각 포함되는 1개 또는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 복수의 제 4 배선 각각에 접속된 복수 또는 모든 섬모양 반도체부에 포함된 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다.
제 3 배선(3-j-h)에 접속된 메모리셀을 일정간격, 예컨대 8개 간격으로 제 4 배선(즉…제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4배선(4-(i+8)), 제 4 배선(4-(i+16))…과 같음)마다 소거를 동시에 실행해도 좋다. 또한, 모든 제 4 배선에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 2 배선과 제 5 배선의 전위를 교환하여, 제 3 배선(3-j-h)에 제 3 전위를 인가함으로써 제 3 배선(3-j-h)에 접속된 제 3 전극을 게이트전극으로 하는 메모리셀 전체에 동시에 소거를 실행할 수 있고, 이 때 임의의 제 4 배선에 제 4 전위를 인가해도 좋다. 또한, 복수의 제 1 배선에 제 4 전위를 인가하고, 상기 제 1 배선이 접속된 제 1 전극을 갖는 섬모양 반도체부에 포함되는 메모리셀의 제 3 전극이 접속된 제 3 배선에 제 3 전위를 인가함으로써, 제 3 전위가 인가된 제 3 배선에 접속된 제 3 전극을 게이트전극으로 하는 메모리셀 전체에 동시에 소거를 할 수도 있다. 또한, 상기 소거방법을 조합하여 사용해도 좋다.
전하 축적층의 전하 상태를 변화시켜, 선택 메모리트랜지스터의 문턱치를 올리는 것을 소거로 하여도 좋다. 이 경우, 제 3 전위>제 4 전위로 하여, 제 3 전위는 제 3 전위와 제 4 전위의 전위차에 의해 전하 축적층의 전하 상태가 충분히 변화하는 전위, 예컨대 F-N 전류가 충분히 큰 전위이면 좋다. 또한, 전하 축적층의 전하 상태를 변화시키는 수단은 F-N 전류에 한정되지 않는다.
도129는 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-j)과 제 4 배선(4-i)으로 결정된 섬모양 반도체층상의 모든 메모리셀을 선택하여, 소거할 수 있다. 제 3 배선(3-j-1∼3-j-L)에 제 3 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다.
도130은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-j)에 접속된 모든 섬모양 반도체층상의 모든 메모리셀을 선택하여, 소거할 수 있다. 제 3 배선(3-j-1∼3-j-L)에 제 3 전위를 인가하고, 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다.
도131은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-1∼1-N)에 접속된 모든 섬모양 반도체층상의 모든 메모리셀을 선택하여, 소거할 수 있다. 제 1 배선(1-1∼1-N)에 제 4 전위를 인가하고, 제 3 배선(3-j-1∼3-N-L)에 제 3 전위를 인가하고, 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 이외에는 도128의 소거의 전압배치와 동일하다.
도133은 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-i)에 제 4 전위를 인가하고, 제 1 배선(≠1-i)에 제 9 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다.
도134는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-i)과 제 4 배선(4-i)으로 결정된 섬모양 반도체층상의 모든 메모리셀을 선택하여, 소거할 수 있다. 제 3 배선(3-j-1∼3-N-L)에 제 3 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다.
도135는 복수의 제 1 배선이 전기적으로 연결된 공통의 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-1)에 제 4 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다.
도136은 복수의 제 1 배선이 전기적으로 연결된 공통의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-1)에 접속된 모든 섬모양 반도체층상의 모든 메모리셀을 선택하여, 소거할 수 있다. 제 1 배선(1-1)에 제 4 전위를 인가하고, 제 3 배선(3-j-l∼3-(j+l)-L)에 제 3 전위를 인가하고, 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 것 이외에는 도135의 소거의 전압배치와 동일하다.
도137은 복수의 제 l의 배선이 전기적으로 연결된 공통의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 3 배선(3-j-h)에 접속된 모든 메모리셀을 선택하여, 소거할 수 있다. 제 1 배선(1-1)에 제 4 전위를 인가하고, 제 3 배선(3-j-h)에 제 3 전위를 인가하고, 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 것 이외에는 도135의 소거의 전압배치와 동일하다.
이상, 소거동작의 전압배치의 1예에 대해 설명했는데, 계속해서, P형 반도체로 형성된 복수(예컨대 L개, L은 정의 정수)의 직렬 배치된 메모리셀과, 메모리셀을 사이에 두도록 형성된 선택트랜지스터를 갖는 섬모양 반도체부를 M×N(M, N은 정의 정수)개로 배열하여, 제 1 배선과 제 3 배선이 평행하게 배치된 경우에 선택된 제 3 배선에 접속된 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거동작의 각 전압 타이밍 차트의 1예에 대해 설명한다. 도248에 도132에 도시한 바와 같이 선택된 제 3 배선에 부바이어스를 인가하고, 제 2 배선 및 제 5 배선에 접속된 게이트전극을 갖는 트랜지스터의 문턱치를 예컨대 0.5V로 하고, 메모리셀의 기입 상태 정의를 메모리셀의 문턱치가 예컨대 1.0V 내지 3.5V, 소거상태의 정의를 -1.0V 이하로 한 경우의 소거에서, 각 전위에 인가된 전위 타이밍의 1예를 도시한다. 예컨대, 전하 축적층에서 부의 전하를 추출하는 경우, 우선, 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5의 배선(5-1∼5-N)) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 배선(1-j) 이외의 제 1 배선(≠1-j)에 제 8 전위로서 예컨대 제 4 전위와 동일한 6V를 인가하고, 제 4 배선(4-i) 이외의 제 4 배선(≠4-i)에 제 8 전위로서 예컨대 제 4 전위와 동일한 6V를 인가하고, 제l 배선(1-j)에 제 4 전위로서 예컨대 6V를 인가하고, 제 4 배선(4-i)에 제 4 전위로서 예컨대 6V를 인가하고, 그 후 제 3 배선(3-j-h) 이외의 제 3 배선(3-j-1∼3-j-(h-1))(h는 1≤h≤L의 정의 정수)에 예컨대 제 7 전위로서 예컨대 6V를 인가하고, 제 3 배선(3-j-(h+1)∼3-j-L)(h는 1 ≤h≤L의 정의 정수)에 예컨대 제 11 전위로서 예컨대 6V를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-L)에 제 12 전위로서 예컨대 6V를 인가하고, 그 후 제 3 배선(3-j-h)에 제 3 전위로서 예컨대 12V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 실행한다. 또한, 각각의 배선에 전위를 인가하는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 그 후, 예컨대 제 3 배선(3-j-h)을 제 1 전위인 접지전위에 되돌리고, 그 후 제 3 배선(3-j-h) 이외의 제 3 배선(≠3-j-h)을 제 1 전위인 접지전위에 되돌리고, 그 후 제 4 배선(4-1∼4-M)을 제 1 전위인 접지전위에 되돌리고, 제 1 배선(1-1∼1-N)을 제 1 전위인 접지전위에 되돌린다. 각각의 배선을 접지전위에 되돌리는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 인가되는 전위가 소망의 셀을 소거하기 위한 조건을 만족시킨다면, 어떤 전위의 조합이라도 좋다.
여기서, 최초에 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N) 각각에 동일 전위인 제 1 전위를 인가하는 것이 바람직하지만, 상이한 전위를 인가해도 좋다.
이에 의해, 도132에 도시한 바와 같이 선택된 제 3 배선에 접속된 복수의 셀의 소거동작이 실행된다. 또한, 상기에서는 제 3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 대해 설명했지만, 제 3 배선(3-j-h) 이외의 제 3 배선에 접속되는 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서도 동일하다.
도248에 비해 제 1 배선이 개방상태인 경우의 기입시 타이밍 차트의 1예를 도249에 도시한다. 비선택된 제 3 배선(≠3-i-h)(h는 1≤h≤L의 정의 정수) 및 제 4 배선(≠4-i)에 제 1 전위로서 예컨대 접지전위를 인가하고, 제 1 배선이 개방상태인 경우 이외에는 도248에 준하여 도128에 도시한 바와 같이, 선택셀의 소거동작에 영향을 주지 않는다.
제 4 배선(≠4-i)에 제 8 전위로서 6V를 인가한 경우, 도132에 도시한 바와 같이 선택된 제 3 배선에 접속된 복수의 셀의 소거동작이 실행된다. 제 4 배선(≠4-i)에 제 8 전위로서 6V를 인가하고, 또한 제 3 배선(3-i-1∼3-i-(h-1)) 및 제 3 배선(3-i-(h-l)∼3-i-L)에 제 3 전위로서 -12V를 인가한 경우, 도130에 도시한 바와 같이 제 1 배선(1-j)에 접속된 복수의 셀의 소거동작이 실행된다. 모든 제 4 배선(4-1∼4-M)에 제 4 전위로서 6V를 인가하고, 모든 제 3 배선(3-1-1∼3-N-L)에 제 3 전위로서 -12V를 인가한 경우, 도131에 도시한 바와 같이 모든 셀의 소거동작이 실행된다.
도250은, 제 1 배선에 제 4 전위 및 제 9 전위로서 예컨대 18V를 인가하고, 제 2 배선 및 제 5 배선에 접속된 게이트전극을 갖는 트랜지스터의 문턱치를 예컨대 0.5V로 하고, 메모리셀의 기입 상태 정의를 메모리셀의 문턱치가 예컨대 1.0V 내지 3.5V, 소거상태의 정의를 -1.0V 이하로 한 경우의 소거에서, 각 전위에 인가된 전위 타이밍의 1예를 도시한다. 예컨대, 전하 축적층에서 부의 전하를 추출하는 경우, 우선 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N)) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 2 배선(≠2-j) 및 제 5 배선(≠5-j)에 제 6 전위로서 예컨대 18V를 인가하고, 제 2 배선(2-j)에 제 2 전위로서 예컨대 18V를 인가하고, 제 5 배선(5-j)에 제 5 전위로서 예컨대 18V를 인가하고, 그 후 제 4 배선(4-i) 이외의 제 4 배선(≠4-i)에 제 8 전위로서 예컨대 제 4 전위와 동일한 18V를 인가하고, 제 1 배선(1-j) 이외의 제 1 배선(≠1-j)에 제 8 전위로서 예컨대 제 4 전위와 동일한 18V를 인가하고, 제 4 배선(4-i)에 제 4 전위로서 예컨대 18V를 인가하고, 그 후 제 1 배선(1-j)에 제 4 전위로서 예컨대 18V를 인가하고, 그 후 제 3 배선(3-j-h) 이외의 제 3 배선(3-j-1∼3-j-(h-1))(h는 1≤h≤L의 정의 정수)에 예컨대 제 7 전위로서 예컨대 10V를 인가하고, 제 3 배선(3-j-(h+1)∼3-j-L)(h는 1≤h≤L의 정의정수)에 예컨대 제 11 전위로서 예컨대 10V를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-L)에 제 12 전위로서 예컨대 10V를 인가하고, 그 후 제 3 배선(3-j-h)에 제 3 전위로서 예컨대 제 1 전위인 접지전위의 인가를 계속한다. 이 상태를 소망의 시간동안 유지함으로써, "0"의 소거상태를 실행한다. 또한, 각각의 배선에 전위를 인가하는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 그 후 제 3 배선(3-j-h) 이외의 제 3 배선(≠3-j-h)을 제 1 전위인 접지전위에 되돌리고, 그 후 제 4 배선(4-1∼4-M)을 제 1 전위인 접지전위에 되돌리고, 제 1 배선(1-1∼1-N)을 제 1 전위인 접지전위에 되돌리고, 제 2 배선(2-1∼2-N) 및 제 5 배선(5-1∼5-N)을 제 1 전위인 접지전위에 되돌린다. 각각의 배선을 접지전위에 되돌리는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 인가되는 전위는 소망의 셀을 소거하기 위한 조건을 만족한다면, 어떤 전위의 조합이라도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 2 배선(2-1∼2-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M), 제 5 배선(5-1∼5-N) 각각에 동일 전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가해도 좋다.
이에 의해, 도132에 도시한 바와 같이, 선택된 제 3 배선에 접속된 복수의 셀의 소거동작을 실행한다. 또한, 상기에서는 제 3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해 설명했지만, 제 3 배선(3-j-h) 이외의 제 3 배선중 1개를 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 대해서도 동일하게 실행한다. 또한, 제 3 배선(3-i-1∼3-i-(h-1)) 및 제 3 배선(3-i-(h-1)∼3-i-L)에 제 3 전위로서 접지전위를 인가한 경우, 도130에도시한 바와 같이 제 1 배선(1-j)에 접속된 복수의 셀의 소거동작이 실행된다. 모든 제 3 배선(3-1-1∼3-N-L)에 제 3 전위로서 접지전위를 인가한 경우, 예컨대 도251에 도시한 각 전위에 인가되는 전위 타이밍으로 인가한 경우, 도131에 도시한 바와 같이 모든 셀의 소거동작이 실행된다.
제 1 배선을 제 4 배선과 평행하게 배치하는 경우의 소거시의 타이밍 차트의 1예를 도252 내지 도255에 도시한다. 도252 내지 도255는 선택셀을 포함한 섬모양 반도체의 단부에 접속된 제 1 배선(1-j)으로부터 제 1 배선(1-i)으로 교체한 이외에는 각각 도248 내지 도251에 준한다. 이 때, 도248 내지 도251과 같이 제 5 배선(≠5-j), 제 4 배선(≠4-i), 제 3 배선(≠3-j-1∼3-j-L), 제 2 배선(≠2-j), 제 1 배선(≠1-i)을 제 1 전위로서 접지전위로 해도 좋다. 또한, 제 3 배선(3-j-1∼3-j-L)에 제 3 전위로서 접지전위를 인가한 경우, 예컨대, 도255에 도시한 각 전위에 인가되는 전위 타이밍으로 한 경우, 도130에 도시한 바와 같이 제 1 배선(1-i)에 접속되는 셀의 소거동작이 행해진다. 도256에 도시한 바와 같이, 제 5 배선(≠5-j)에 제 5 전위로서 예컨대 18V를 인가하고, 제 2 배선(≠2-j)에 제 2 전위로서 예컨대 18V를 인가하고, 제 4 배선(≠4-i) 및 제 1 배선(≠1-i)에 제 4 전위로서 예컨대 18V를 인가함으로써, 도131에 도시한 바와 같이 모든 셀의 소거동작이 행해진다.
제 1 배선이 어레이 전체에 공통으로 접속되어 있는 경우의 소거시의 타이밍 차트의 1예를 도257 내지 도260에 도시한다. 도257 내지 도260은 선택셀을 포함하는 섬모양 반도체의 단부에 접속된 제 1 배선(1-j)으로부터 제 1 배선(1-1)으로 교체한 것 이외에는 도248 내지 도251에 준한다. 또한, 모든 제 3 배선(3-1-1∼3-N-L)에 제 3 전위로서 접지전위를 인가한 경우, 예컨대 도260에 도시한 각 전위에 인가하는 전위 타이밍으로 한 경우, 도131에 도시한 바와 같이 모든 셀의 소거동작이 행해진다.
이상, P형 반도체로 형성된 복수(예컨대 L개, L은 정의 정수)의 직렬 배치된 메모리셀과, 메모리셀을 사이에 삽입하도록 형성된 선택트랜지스터를 갖는 섬모양 반도체부가 M×N(M, N은 정의 정수)개로 배열되어 있는 경우의 소거 동작원리의 1예를 설명하였지만, 예컨대 N형 반도체로 형성된 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되도 좋다. 이 때, 전위의 대소관계는 상기에 대해 반대가 된다.
본 발명에 따른 반도체기억장치의 어레이 구조의 1예로서, 전하 축적층을 갖는 제어게이트전극으로서 제 3 전극을 구비하는 메모리셀이 예컨대 2개 직렬로 접속된 섬모양 반도체부를 가지며, 상기 섬모양 반도체부를 복수개 예컨대 M×N 개(M, N은 정의 정수)를 구비하는 경우, 또는 상기 메모리셀 어레이에 있어서 반도체기판에 평행하게 배치된 복수의, 예컨대 M개의 제 4 배선이 이 섬모양 반도체부 각각의 한 쪽 단부에 접속되고, 다른 쪽 단부에는 제 1 배선이 접속되어 있고, 또한 반도체기판에 평행하고, 또한 제 4 배선과 교차되는 방향으로 배치된 복수개, 예컨대 N×L 개의 제 3 배선이 메모리셀의 제 3 전극과 접속되어 있는 경우의 F-N 전류를 사용하는 소거방법에 관해 기술한다.
도138은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀어레이 구조의 등가회로를 도시한다. 예컨대, 상기 섬모양 반도체부가 P형 반도체로 형성된 경우, 도138에 도시한 선택셀을 소거하기 위해서는, 선택셀을 포함하는 섬모양 반도체부에 접속된 제 1 전극에 접속된 제 1 배선(1-j)(j는 1≤j≤N의 정의 정수)에 제 1 전위를 인가하고, 상기 이외의 제 1 배선인 제 1 배선(≠1-j)에 제 9 전위를 인가하고, 선택셀과 직렬로 배치된 비선택셀에 접속된 제 3 배선(3-j-2)에 제 11 전위를 인가하고, 상기 이외의 비선택셀에 접속된 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위를 인가하고, 선택셀을 포함한 섬모양 반도체부에 접속된 제 4 전극에 접속된 제 4 배선(4-i)(i는 1≤i≤M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠4-i)에 제 8 전위를 인가하고, 이러한 전압배치에 의해 선택셀의 터널산화막에만 F-N 전류를 발생시켜, 전하 축적층의 전하 상태를 변화시킬 수 있다. 예컨대, 전하 축적층으로부터 부의 전하를 추출하는 것을 소거로 하는 경우, 전위의 대소관계는 제 3 전위<제 4 전위이고, 전하 축적층에 부의 전하를 축적한 상태를 "1"로 하면, 전하 축적층의 전하 상태가 변화하여 "0"이 될 수 있다. 이 때, 제 3 전위는 상기 전위와 제 4 전위의 전위차에 의해 "0"이 될 수 있는 전위로서, 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막으로 흘러, 전하 상태를 변화시키는 수단으로서의 F-N 전류를 충분히 발생시키는 전위로 한다. 제 11 전위는 전하 축적층의 전하 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 11 전위와 제 4 전위의 전위차에 의해 제 11 전위가 인가되는 제 3 배선(3-j-2)에 접속된 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 제 2 전위는 제 2 배선에 접속된 제 2 전극을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위이면 좋다. 제 5 전위는 제 5 배선에 접속된 제 5 전극을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위이면 좋다. 제 6 전위는 제 2 전위 또는 제 5 전위와 마찬가지로, 제 2 전극 또는 제 5 전극을 게이트전극으로 하는 트랜지스터의 게이트산화막에 F-N 전류가 흐르지 않는 전위이면 좋다. 제 8 전위는 섬모양 반도체층을 매개로 접속된 단자에 인가되는 제 4 전위 또는 제 9 전위와 동일한 전위가 바람직하다. 제 12 전위는 전하 축적층의 전하의 상태변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 12 전위와 제 8 전위의 전위차 및 제 12 전위와 제 4 전위에 의해, 제 12 전위가 인가되는 제 3 배선(≠3-j-1∼3-j-2)에 접속된 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다. 제 1 배선(1-1∼1-M)이 개방상태여도 좋고, 제 9 전위가 개방상태여도 좋다. 제 1 배선(l-1∼1-N)이 반도체 기판 내에 불순물 확산층으로서 형성되어, 제 1 배선(1-1∼1-N)의 전위가 부유인 경우에 있어서, 메모리셀의 채널부가 반도체기판과 전기적으로 연결되어 있는 경우, 선택셀을 포함하는 섬모양 반도체부에 접속하는 제 1 배선(1-j)에 인가하는 제 4 전위는, 상기 전위를 가함으로써 반도체기판측으로 확대되는 공핍층에 의해 상기 섬모양 반도체층과 반도체기판과 전기적으로 플로팅상태가 되는 전위로 한다. 이에 의해, 상기 섬모양 반도체층의 전위가 제 4 전위와 동일하게 되어, 섬모양 반도체부상의 선택셀에는 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 크게 되는 전위로 되어, 소거가 행하여진다. 요컨대, 제 4 전위와 제 3 전위와의 전위차가 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류가 충분히 흐르는 전위차로 된다.
또한, 메모리셀의 채널부가, 반도체기판과 전기적으로 연결되고 있지 않은 경우는, 제 4 전위에 의한 공핍층의 확대가 어느 쪽이라도 좋다.
제 1 배선(1-1∼1-N)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성되고 반도체기판과는 절연막으로 절연되어 있을 때, 제 1 전위는 제 10 전위와 반드시 동일한 것은 아니다.
메모리셀의 채널부가, 반도체기판과 전기적으로 연결되어 있는 경우, 예컨대 불순물 확산층이, 섬모양 반도체부를 기판으로부터 플로팅상태로 하고 있지 않은 경우, 반도체기판에 인가하는 제 10 전위는 제 10 전위와 제 3 전위와의 전위차에 의한 전하 축적층의 전하의 상태가 충분히 변화하는 전위이면, 제 3 전위가 인가되고 있는 제 3 배선에 접속되는 제 3 전극을 게이트전극으로 하는 모든 메모리셀에 대하여 동시에 소거를 실행할 수 있다.
제 3 배선(3-j-2)으로부터 제 3 배선(3-j-1)까지 연속하여 소거하더라도 좋고, 순서는 반대라도 좋고, 순서는 랜덤이라도 좋다. 또한, 제 3 배선(3-j-1)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 3 배선(3-j-1∼3-j-2)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 3 배선(3-1-1∼3-N-2)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다. 또한, ···. 제 3 배선(3-(j-8)-h), 제 3 배선(3-j-h), 제 3 배선(3-(j+8)-h), 제 3 배선(3-(j+16)-h), …(h = 1 또는 2)과 같이 어떤 규칙성을 갖는 제 3 배선을 선택하고, 이 배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 소거를 하더라도 좋다. 또한, 제 4 배선(4-i)에 접속되는 1개의 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다. 또한, 복수의 제 4 배선 각각에 접속되는 1개의 섬모양 반도체부에 각각 포함되는 1개 또는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 복수의 제 4 배선 각각에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다. 제 3 배선(3-j-h)에 접속하고 있는 메모리셀을 일정간격, 예컨대 8개 간격의 제 4 배선(즉···. 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+ 8)), 제 4 배선(4-(i+ 16))… 등)마다 소거를 동시에 실행해도 좋다. 모든 제 4 배선에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 2 배선과 제 5 배선의 전위를 교환하여, 제 3 배선(3-j-h)에 제 3 전위를 인가함으로써 제 3 배선(3-j-h)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 전체를 동시에 소거를 실행할 수 있고, 이 때 임의의 제 4 배선에 제 4 전위를 인가하더라도 좋다. 또한, 복수의 제 1 배선에 제 4 전위를 인가하고, 상기 제 1 배선이 접속하는 제 1 전극을 갖는 섬모양 반도체부에 포함되는 메모리셀의 제 3 전극이 접속하는 제 3 배선에 제 3 전위를 인가함으로써 제 3 전위를 인가한 제 3 배선에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 전체를 동시에 소거를 할 수 있다. 상기의 소거방법을 조합하여 사용해도 좋다.
전하 축적층의 전하의 상태를 변화시켜, 선택한 메모리트랜지스터의 문턱치를 올리는 것을 소거로 하여도 좋다. 이 경우에는 제 3 전위> 제 4 전위로 하며, 제 3 전위는 제 3 전위와 제 4 전위와의 전위차에 의한 전하 축적층의 전하의 상태가 충분히 변화하는 전위, 예컨대 F-N 전류가 충분히 큰 전위이면 좋다. 전하 축적층의 전하의 상태를 변화시키는 수단은 F-N 전류에 한하지 않는다.
도139는 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 선택셀에 접속되는 제 3 배선(3-j-2)에 제 3 전위를 인가하고, 비선택셀에 접속되는 제 3 배선(3-j-1)에는 제 7 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다. 여기서, 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위와의 전위차에 의해, 제 7 전위가 인가되는 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
도140은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-j)에 접속하rh, 또한 제 3 배선(3-j-1)에 접속하는 메모리셀을 선택하여, 소거할 수가 있다. 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 것 이외에는 도128의 소거의 전압배치와 동일하다.
도141은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 선택셀에 접속되는 제 3 배선(3-j-2)에 제 3 전위를 인가하고, 비선택셀에 접속되는 제 3 배선(3-j-1)에는 제 7 전위를 인가하는 이외는 도139의 소거의 전압배치와 동일하다. 여기서, 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비교하여 충분히 작은 것 같은 전위, 예컨대 제 7 전위와 제 4 전위와의 전위차에 의해, 제 7 전위가 주어지는 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
도142는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-i)에 제 4 전위를 인가하고, 제 1 배선(≠1-i)에 제 9 전위를 인가하는 것 이외에는 도138의 소거의 전압배치와 동일하다.
도143은 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 선택셀에 접속되는 제 3 배선(3-j-2)에 제 3 전위를 인가하고, 비선택셀에 접속되는 제 3 배선(3-i-1)에는 제 7 전위를 인가하는 것 이외에는 도142의 소거의 전압배치와 동일하다. 여기서, 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비하여 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위와의 전위차에 의해, 제 7 전위가 인가되는 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
도144는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 제 1 배선(1-i)에 접속하여, 또한 제 3 배선(3-j-1)에 접속하는 메모리셀을 선택하여, 소거할 수가 있다. 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 것 이외에는 도142의 소거의 전압배치와 동일하다.
도145는 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시하며, 선택셀에 접속되는 제 3 배선(3-j-2)에 제 3 전위를 인가하고, 비선택셀에 접속되는 제 3 배선(3-j-1)에는 제 7 전위를 인가하는 것 이외에는 도144의 소거의 전압배치와 동일하다. 여기서, 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비하여 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위와의 전위차에 의해, 제 7 전위가 주어지는 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
도146은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-1)에 제 4 전위를 인가하는 것 이외에는 도1 3 8의 소거의 전압배치와 동일하다. 도147은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가회로를 도시한다. 선택셀에 접속되는 제 3 배선(3-j-2)에 제 3 전위를 인가하고, 비선택셀에 접속되는 제 3 배선(3-i-1)에는 제 7 전위를 인가하는 것 이외에는 도146의 소거의 전압배치와 동일하다. 여기서, 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비하여 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위와의 전위차에 의해, 제 7 전위가 인가되는 제 3 배선(3-j-l)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
도148은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-1)에 접속하며 그리고 제 3 배선(3-j-1)에 접속하는 메모리셀을 선택하여, 소거할 수가 있다. 제 4 배선(4-1∼4-M)에 제 4 전위를 인가하는 것 이외에는 도138의 소거의 전압배치와 동일하다.
도149는 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가회로를 도시한다. 선택셀에 접속되는 제 3 배선(3-j-2)에 제 3 전위를 인가하고, 비선택셀에 접속되는 제 3 배선(3-j-1)에는 제 7 전위를 인가하는 것 이외에는 도148의 소거의 전압배치와 동일하다. 여기서, 제 7 전위는 전하 축적층의 전하의 상태의 변화가 선택셀에 비해 충분히 작은 전위, 예컨대 제 7 전위와 제 4 전위와의 전위차에 의해, 제 7 전위가 인가되는 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막의 F-N 전류가 충분히 작은 전위이면 좋다.
이상, 소거동작의 전압배치의 1예에 대하여 설명하였는데, 계속해서, P형 반도체로 형성되는 2개의 직렬로 배치된 메모리셀을 갖는 섬모양 반도체부를 M ×N(M, N은 정의 정수)개로 배열하고, 제 1 배선과 제 3 배선이 평행하게 배치되어 있는 경우에 선택된 제 3 배선에 접속되는 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거동작의 각 전압의 타이밍 차트의 1예에 대하여 기술한다. 도261에 도140에 도시한 바와 같이 선택된 제 3 배선에 부 바이어스를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0V 내지 3.5V, 소거상태의 정의를 -1.0V 이하로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 도시한다. 예컨대 전하 축적층에서 부의 전하를 추출하는 경우, 우선, 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 1 배선(1-j)이외의 제 1 배선(≠1-j)에 제 8 전위로서, 예컨대 제 4 전위와 동일한 6V를 인가하고, 제 4 배선(4-i)이외의 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 제 4 전위와 동일한 6V를 인가하고, 제 1 배선(1-j)에 제 4 전위로서, 예컨대 6V를 인가하고, 제 4 배선(4-i)에 제 4 전위로서, 예컨대 6V를 인가하고, 그 후에 제 3 배선(3-j-1)이외의 제 3 배선(3-j-2)에, 예컨대 제 11 전위로서, 예컨대 6V를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위로서, 예컨대 6V를 인가하고, 그 후에 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 12V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 실행한다. 또한, 각각의 배선에 전위를 인가하는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 그 후에, 예컨대 제 3 배선(3-j-1)을 제 1 전위인 접지전위에 되돌려, 그 후에 제 3 배선(3-j-1)이외의 제 3 배선(≠3-j-1)을 제 1 전위인 접지전위에 되돌리고, 그 후에 제 4 배선(4-1∼ 4-M)을 제 1 전위인 접지전위에 되돌리고, 제 1 배선(1-1∼1-N)을 제 1 전위인 접지전위에 되돌린다. 각각의 배선을 접지전위에 되돌리는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족한다면 어떠한 전위의 조합이라도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-1∼4-M) 각각에 동일전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가하더라도 좋다.
이에 의해, 도140에 도시한 바와 같이, 선택된 제 3 배선에 접속되는 복수의 셀의 소거동작이 행하여진다. 또한, 상기에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서 설명하였지만, 제 3 배선(3-j-2)에 접속되는 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서도 동일하게 실행한다.
도261에 대하여 제 1 배선이 개방상태인 경우의 기입 때의 타이밍차트의 1예를 도262에 도시한다. 비선택의 제 3 배선(3-i-2) 및 제 4 배선(≠4-i)에 제 1 전위로서, 예컨대 접지전위를 인가하고, 제 1 배선이 개방상태로 하는 것 이외에는 도261에 준하며, 도138에 도시한 것 바와 같은 선택셀의 소거동작에는 영향을 주지 않는다. 또한, 제 4 배선(≠4-i)에 제 8 전위로서 6V를 인가한 경우, 도140에 도시한 바와 같이, 선택된 제 3 배선에 접속되는 복수의 셀의 소거동작이 행하여진다. 또한, 제 4 배선(≠4-i)에 제 8 전위로서 6V를 인가하고, 또한 제 3의 배선(3-i-1∼3-i-L)에 제 3 전위로서-12V를 인가한 경우, 제 1 배선(1-j )에 접속되는 복수의 셀의 소거동작이 행하여진다. 모든 제 4 배선(4-1∼4-M)에 제 4 전위로서 6V를 인가하고, 모든 제 3 배선(3-1-1∼3-N-2)에 제 3 전위로서 -12V를 인가한 경우, 모든 셀의 소거동작이 행하여진다.
도263에 제 1 배선에 제 4 전위 및 제 9 전위로서, 예컨대 18V를 인가하고, 메모리셀의 기입 상태의 정의를 메모리셀의 문턱치가, 예컨대 1.0V 내지 3.5V, 소거상태의 정의를 -1.0V 이하로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 도시한다. 예컨대 전하 축적층에 부의 전하를 추출하는 경우, 우선, 제 1 배선(l-1∼1-N), 제 3 배선(3-1-1∼3-N-L), 제 4 배선(4-l∼4-M) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 배선(4-i)이외의 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 제 4 전위와 동일한 18V를 인가하고, 제 l의 배선(1-j)이외의 제 1 배선(≠1-j)에 제 8 전위로서, 예컨대 제 4 전위와 동일한 18V를 인가하고, 제 4 배선(4-i)에 제 4 전위로서, 예컨대 18V를 인가하고, 그 후에 제 1 배선(1-j)에 제 4 전위로서, 예컨대 18V를 인가하고, 그 후에 제 3 배선(3-j-2)에, 예컨대 제 11 전위로서, 예컨대 10V를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위로서, 예컨대 10V를 인가하고, 그 후에 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 제 1 전위인 접지전위를 계속 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "0"의 소거상태를 실행한다. 또한, 각각의 배선에 전위를 인가하는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 그 후에 제 3 배선(3-j-1)이외의 제 3 배선(≠3-j-1)을 제 1 전위인 접지전위에 되돌리고, 그 후에 제 4 배선(4-1∼4-M)을 제 1 전위인 접지전위에 되돌리고, 제 1 배선(1-1∼1-N)을 제 1 전위인 접지전위에 되돌린다. 각각의 배선을 접지전위에 되돌리는 타이밍은 전후에 하여도 좋고, 동시에 하여도 좋다. 인가하는 전위는 소망의 셀을 소거하기 위한 조건을 만족한다면 어떠한 전위의 조합이라도 좋다. 여기서 최초에 제 1 배선(1-1∼1-N),제 3 배선(3-1-1∼3-N-L),제 4 배선(4-1∼4-M) 각각에 동일전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가하더라도 좋다.
이에 의해, 도148에 도시한 바와 같이, 선택된 제 3 배선에 접속되는 복수의셀의 소거동작이 행하여진다. 상기에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 대하여 설명하였지만, 제 3 배선(3-j-2)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서도 마찬가지로 실행한다.
도264에 도시한 소거동작의 각 전압의 타이밍 차트의 1예와 같이 제 3 배선(3-i-1∼3-i-2)에 제 3 전위로서 제 1 전위인 접지전위를 인가한 경우, 제 1 배선(1-j )에 접속되는 복수의 셀의 소거동작이 행하여진다. 또한, 모든 제 3 배선(3-1-1∼3-N-2)에 제 3 전위로서 접지전위를 인가한 경우, 모든 셀의 소거동작이 행하여진다.
이상, 제 1 배선을 제 3 배선과 평행하게 배치하고 있는 경우의 소거동작원리의 1예를 기술하였는데, 계속해서, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 소거시의 타이밍 차트의 1예를 도265 내지 도268에 도시한다. 도265 내지 도268은 선택셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-i)을 교체한 것 이외에는 각각 도261 내지 도264에 준한다. 이 때, 도265 내지 도268과 같이 제 4 배선(≠4-i), 제 3 배선(≠3-j-1∼3-j-L), 제 1 배선(≠1-i)을 제 1 전위로서 접지전위로 하여도 좋다.
제 1 배선이 어레이 전체로 공통으로 접속하고 있는 경우의 소거시의 타이밍 차트의 1예를 도269 내지 도272에 도시한다. 도269 내지 도272는 선택셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)부터 제 1 배선(1-1)을 교체한 것 이외에는 도261 내지 도264에 준한다.
이상, P형 반도체로 형성되는 2개의 직렬로 배치된 메모리셀을 갖는 섬모양 반도체부를 M ×N(M, N은 정의 정수)개로 배열하고 있는 경우의 소거동작원리의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되더라도 좋다. 이 때, 전위의 대소관계는 상술한 것에 대하여 반대가 된다.
본 발명의 반도체기억장치의 어레이 구조의 1예로서, 전하 축적층을 가지고 제어게이트전극으로서 제 3 전극을 구비하는 메모리셀을 2개 직렬로 접속한 섬모양 반도체부를 가지며, 상기 섬모양 반도체부를 복수개, 예컨대 M ×N 개(M, N은 정의 정수)를 구비하는 경우에, 또한, 상기 메모리셀 어레이에 있어서 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제 4 배선이 상기 섬모양 반도체부의 각각 한쪽 단부에 접속하고, 다른 쪽 단부에는 제 1 배선이 접속하고 있고, 또한, 반도체기판에 평행하고 그리고 제 4 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N ×2개의 제 3 배선은 메모리셀의 제 3 전극과 접속하고 있는 경우의 채널핫일렉트론전류(이하 CHE 전류라 함)를 사용한 소거방법에 관해서 설명한다.
도140은 제 1 배선을 제 3 배선과 평행하게 배치하였을 때의 상기 메모리셀 어레이 구조의 등가회로를 도시한다. 예컨대 상기 섬모양 반도체부가 P형 반도체로 형성되는 경우, 도140에 도시한 선택셀을 소거하기 위해서는, 선택셀을 포함하는 섬모양 반도체부의 제 1 전극에 접속하는 제 1 배선(1-j)(j는 1 ≤j ≤N의 정의 정수)에 제 1 전위를 인가하고, 상기 이외의 제 1 배선인 제 1 배선(≠1-j)에 제 9 전위를 인가하고, 선택셀에 접속되는 제 3 배선(3-j-1)에 제 3 전위를 인가하고,선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에는 제 11 전위를 인가하고, 상기 이외의 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위를 인가하고, 선택셀을 포함하는 섬모양 반도체부의 제 4 전극에 접속하는 제 4 배선(4-i) (i는 1 ≤i ≤M의 정의 정수)에 제 4 전위를 인가하고, 상기 이외의 제 4 배선(≠4-i)에 제 8 전위로서 제 4 전위를 인가하고, 이것들의 전압배치에 의해 선택셀의 채널부에 CHE 전류를 발생시켜 전하 축적층의 전하의 상태를 변화시킬 수 있다. 예컨대, 전하 축적층에 부의 전하를 축적하는 것을"1"의 소거로 하는 경우, 전위의 대소관계는 제 4 전위> 제 1 전위이고, 제 3 전위> 제 1 전위이고, 이 때, 제 1 전위는 접지전위가 바람직하고, 제 3 전위 또는 제 4 전위는 제 3 전위와 제 1 전위와의 전위차 및 제 4 전위와 제 1 전위와의 전위차에 의해 "1"이 소거될 수 있는 전위, 예컨대 이들 전위차에 의해 제 3 전위가 인가되는 제 3 전극을 게이트전극으로 하며, 예컨대 메모리트랜지스터의 터널산화막에 흐르는, 전하의 상태를 변화시키는 수단으로서의 CHE 전류가 충분히 발생하는 전위로 한다.
제 11 전위는 전하 축적층의 전하의 상태에 관계없이 메모리셀에 항상 셀전류가 흐를수 있는 전위, 요컨대 메모리셀의 채널부에 반전층이 형성될 수 있는 전위로, 또한 제 11 전위에 의해 전하 축적층의 전하의 상태에 변동이 생기지 않은 전위로 한다. 예컨대 전하 축적층에 전자를 축적하는 것을 "1"의 소거로 하는 경우, 제 3 배선(3-j-2)에 접속되는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터가 취할 수 있는 문턱치 이상의 전위로, 또한 제 11 전위가 인가되는 제 3 전극을 게이트전극으로 하는 메모리트랜지스터의 터널산화막에 흐르는 F-N 전류 또는CHE 전류가 충분히 작게 되는 전위이면 좋다. 제 9 전위는 제 8 전위 및 제 4 전위 및 제 12 전위와의 전위차로 "1"의 소거가 일어나지 않는 임의의 전위도 괜찮지만, 제 8 전위와 동등한 전위가 바람직하다. 또한, 제 9 전위는 개방상태라도 좋다. 또한 제 12 전위는 접지전위가 바람직하다.
제 1 배선(1-1∼1-N)이 반도체 기판 내에 불순물 확산층으로서 형성되어, 반도체기판에 인가되는 제 10 전위가 접지전위인 경우는 일반적으로 제 1 전위는 접지전위이다. 또한 제 1 배선(1-1∼l-N)이 반도체기판과 전기적으로 절연되어 형성되어 있는 경우, 예컨대 S0I 기판에 불순물 확산층으로 이루어지는 제 1 배선(1-1∼1-N)이 형성되고 반도체기판과 절연막으로 절연되어 있는 경우, 제 1 전위는 제 10 전위와 반드시 동일한 것은 아니다.
제 3 배선(3-j-2), 제 3 배선(3-j-1)의 순서로 소거하더라도 좋고, 순서는 반대라도 좋다. 또한, 제 3 배선(3-j-1)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋고, 제 3 배선(3-1-1∼3-N-2)에 접속하고 있는 복수 또는 모든 메모리셀의 소거를 동시에 실행해도 좋다. 제 3 배선(3-(j-8)-1), 제 3 배선(3-j-1), 제 3 배선(3-(j+8)-1), 제 3 배선(3-(j+16)-1)과 같이 어떤 규칙성을 가지고 제 3 배선을 선택하고, 상기 배선에 접속하고 있는 복수 또는 모든 메모리셀을 동시에 소거를 하더라도 좋다. 또한, 제 4 배선(4-i)에 접속되는 복수 또는 모든 섬모양 반도체부에 포함되는 메모리셀의 소거를 동시에 실행해도 좋다. 또한 복수의 제 4 배선 각각에 접속되는 1개의 섬모양 반도체부에 각각 포함되는 메모리셀의 소거를 동시에 실행해도 좋고, 복수의 제 4 배선 각각에 접속되는 복수 또는모든 섬모양 반도체부에 포함되는 메모리셀의 소거를 동시에 실행해도 좋다. 제 3 배선(3-j-1)에 접속되어 있는 메모리셀을 일정간격, 예컨대 8개 간격의 제 4 배선(즉, 제 4 배선(4-(i-16)), 제 4 배선(4-(i-8)), 제 4 배선(4-i), 제 4 배선(4-(i+8)), 제 4 배선(4-O + 16) 등) 마다 소거를 동시에 실행해도 좋다. 모든 제 4 배선에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 3 배선(3-j-1)에 제 3 전위를 인가함으로써 제 3 배선(3-j-1)에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 전체에 동시에 소거를 실행할 수도 있다. 선택셀을 포함하지 않은 제 4 배선(≠4-i)에 제 9 전위로서, 예컨대 제 1 전위 < 제 9 전위 < 제 4 전위가 되는 전위를 인가하고, 제 4 배선(4-i)에 제 1 전위를 인가하고, 제 1 배선(1-j)에 제 4 전위를 인가하고, 제 1 배선(≠1-j)에 제 8 전위를 인가하고, 제 3 배선(3-j-1)에 제 3 전위를 인가함으로써 선택셀에 소거를 실행할 수도 있다. 또한 복수의 제 1 배선에 제 4 전위를 인가하고, 상기 제 1 배선이 접속하는 제 1 전극을 갖는 섬모양 반도체부에 포함되는 메모리셀의 제 3 전극이 접속하는 제 3 배선(3-j-1)에 제 3 전위를 인가하고, 제 3 배선(≠3-j-1)에 제 11 전위를 인가하는 것에 따라 제 3 전위를 인가한 제 3 배선에 접속하는 제 3 전극을 게이트전극으로 하는 메모리셀 전체를 동시에 소거할 수도 있다. 또한, 상기의 소거방법을 조합하여 사용해도 좋다.
지금까지, 전하 축적층으로서 플로팅 게이트를 가지며, 전하 축적층의 전하의 상태를 변화시키는 것을 "1"로의 소거, 변화시키지 않은 것을 "0"으로의 소거로 하고, 전하의 상태를 변화시키는 수단으로서 CHE를 사용하는 경우를 예로 하여, 선택한 셀에 "1"를 소거하는 경우에 관해서 기술하였지만, 전하 축적층은 플로팅 게이트 이외에 예컨대 유전체나 적층 절연막 등이라도 괜찮다. 또한, 전하 축적층의 전하의 상태를 변화시키는 것을 "0"으로의 소거, 변화시키지 않은 것을 "1"로의 소거로 하여도 좋은 것은 말할 필요도 없다. 또한, 전하 축적층의 전하의 상태를 작게 변화시키는 것을 "0"으로의 소거, 크게 변화시키는 것을 "1"로의 소거로 하여도 좋고, 그 반대라도 좋다. 또한, 전하 축적층의 전하의 상태를 부(negative)로 변화시키는 것을 "0"으로의 소거, 정(positive)으로 변화시키는 것을 "1"로의 소거로 하여도 좋고, 그 반대라도 좋다. 또한, 상기의 "0", "1"의 정의를 조합하여도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 CHE에 한하지 않는다.
도142는 제 1 배선을 제 4 배선과 평행하게 배치하였을 때의 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-i)에 제 1 전위를 인가하고, 제 1 배선(≠1-i)에 제 9 전위를 인가하는 것 이외에는 도138의 소거의 전압배치와 동일하다.
도146은 복수의 제 1 배선이 전기적으로 연결되어 공통인 메모리셀 어레이 구조의 등가회로를 도시한다. 제 1 배선(1-1)에 제 1 전위를 인가하는 것 이외에는 도138의 소거의 전압배치와 동일하다.
이상, 소거동작의 전압배치의 1예에 관하여 설명하였지만, 계속해서, P형 반도체로 형성되는 2개의 직렬로 배치된 메모리셀과, 섬모양 반도체부를 M ×N(M, N은 정의 정수)개 배열하고, 제 1 배선과 제 3 배선이 평행하게 배치되어 있는 경우의 상술한 소거동작의 각 전압의 타이밍 차트의 1예에 관해서 설명한다.
도273에 제 1 배선에 제 1 전위 및 제 9 전위로서, 예컨대 접지전위를 인가하고, 메모리셀의 소거상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0V 내지 7.5V, 기입 상태의 정의를 0.5V 내지 3.0V로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 도시한다. 예컨대 전하 축적층에 부의 전하를 축적하는 것을 "1"의 소거로 하는 경우, 우선, 제 1 배선(1-1∼1-N), 제 3 배선(3-l-1∼3-N-2), 제 4 배선(4-1∼4-M) 각각에 제 1 전위인 접지전위를 인가한 상태로부터, 제 4 배선(4-i)에 제 4 전위로서, 예컨대 6V를 인가하고, 제 4 배선(4-i)이외의 제 4 배선(≠4-i)에 제 8 전위로서, 예컨대 제 4 전위와 동일한, 예컨대 6V를 인가하고, 선택셀과 직렬로 배치되지 않은 비선택셀과 접속되는 제 3 배선(≠3-j-1∼3-j-2)에 제 12 전위로서, 예컨대 접지전위를 인가하고, 그 후에 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선(3-j-2)에, 예컨대 제 11 전위로서, 예컨대 8V를 인가하고, 그 후 선택셀에 접속되는 제 3 배선(3-j-1)에 제 3 전위로서, 예컨대 l2V를 인가한다. 이 상태를 소망의 시간동안 유지함으로써 "1"의 소거상태를 실행한다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 하여도 좋고 동시에 하여도 좋다. 그 후, 예컨대 제 3 배선(3-j-1)을 접지전위에 되돌리고 나서 제 3 배선(3-j-2)을 접지전위에 되돌리고, 제 4 배선(4-1∼4-M)을 접지전위에 되돌린다. 이 때, 각각의 배선을 접지전위에 되돌리는 타이밍은 전후에 하여도 좋고 동시에 하여도 좋다. 또한 인가하는 전위는 소망의 셀에 "1"을 기입하기 위한 조건을 만족한다면 어떠한 전위의 조합이라도 좋다.
여기서 최초에 제 1 배선(1-1∼1-N),제 3 배선(3-1-1∼3-N-2), 제 4 배선(4-1∼4-M) 각각에 동일전위인 제 1 전위를 인가하는 것이 바람직하지만, 다른 전위를 인가하더라도 좋다. 또한, 상술에 있어서는 제 3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서 설명하였지만, 제 3 배선(3-j-1)이외의 제 3 배선중 1개를 게이트전극으로 하는 메모리셀을 선택셀로 한 경우의 소거방법에 관해서도 동일하게 실행한다.
도273에 대하여 선택셀이 제 3 배선(3-j-2)에 접속되는 모든 메모리셀의 경우의 소거시의 타이밍 차트의 1예를 도274에 도시한다. 도274는 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선에 주어지는 전위가 제 11 전위로부터 제 7 전위로 교체한 것 이외에는 도273에 준한다. 이 때, 제 7 전위는 제 11 전위와 같다. 도141은 선택셀이 제 3 전극(3-j-2)에 접속되는 모든 메모리셀로 하였을 때의 등가회로를 도시한다.
이상, 제 1 배선을 제 3 배선과 평행하게 배치하고 있는 경우의 소거동작원리의 1예를 설명하였지만, 계속해서, 제 1 배선을 제 4 배선과 평행하게 배치하고 있는 경우의 소거시의 타이밍 차트의 1예를 도275에 도시한다. 도275는 제 1 전위로서 접지전위를 인가하고, 메모리셀의 소거상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0V 내지 7.5V, 기입상태의 정의를 0.5V 내지 3.0V로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 도시한다. 도275는 선택셀을 포함하는 섬모양 반도체의 단부에 접속하는 제 1 배선(1-j)에서 제 1 배선(1-i)으로 교체한 것 이외에는 도273에 준한다.
도275에 대하여 선택셀이 제 3 배선(3-j-2)에 접속되는 모든 메모리셀의 경우의 소거시의 타이밍 차트의 1예를 도276에 도시한다. 도276은 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선에 인가되는 전위가 제 11 전위로부터 제 7 전위로 교체한 것 외에는 도275에 준한다. 이 때, 제 7 전위는 제 11 전위와 같다. 도145는 선택셀이 제 3 전극(3-j-2)에 접속되는 모두 메모리셀로 하였을 때의 등가회로를 도시한다.
제 1 배선이 어레이 전체로 공통으로 접속하고 있는 경우의 소거시의 타이밍 차트의 1예를 도277에 도시한다. 도277은 제 1 전위로서 접지전위를 인가하고, 메모리셀의 소거상태의 정의를 메모리셀의 문턱치가, 예컨대 5.0V 내지 7.5V, 기입상태의 정의를 0.5V 내지 3.0V로 한 경우의 소거에 있어서의 각 전위에 인가하는 전위의 타이밍의 1예를 도시한다. 도277은 선택셀을 포함하는 섬모양 반도체의 단부에 접속되는 제 1 배선(1-j)에서 제 1 배선(1-1)으로 교체한 것 이외에는 도273에 준한다.
도277에 대하여 선택셀이 제 3 배선(3-j-2)에 접속되는 메모리셀의 경우의 소거시의 타이밍 차트의 1예를 도278에 도시한다. 도278은 선택셀과 직렬로 배치되어 있는 비선택셀과 접속되는 제 3 배선에 인가되는 전위가 제 11 전위로부터 제 7 전위로 교체한 것 이외에는 도277에 준한다. 이 때, 제 7 전위는 제 11 전위와 같다. 도149는 선택셀이 제 3 전극(3-j-2)에 접속되는 메모리셀로 하였을 때의 등가회로를 도시한다.
이상, P형 반도체로 형성되는 2개의 직렬로 배치된 메모리셀과, 섬모양 반도체부를 M×N(M, N은 정의 정수)개 배열하고 있는 경우의 소거동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되더라도 좋다. 이 때, 전위의 대소관계는 상술한 것에 대하여 반대가 된다.
지금까지 전하 축적층으로서 플로팅 게이트를 가지며, 전하 축적층의 전하의 상태를 변화시켜, 선택한 메모리트랜지스터의 문턱치를 내리는 것을 소거로 하고, 전하의 상태를 변화시키는 수단으로 CHE 전류를 사용하는 경우에 관해서 기술하였지만, 전하 축적층은 플로팅 게이트 이외에 예컨대 유전체나 MONOS 구조의 질화막 등이라도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시켜, 선택한 메모리트랜지스터의 문턱치를 올리는 것을 소거로 하여도 좋다. 또한, 전하 축적층의 전하의 상태를 변화시키는 수단은 CHE에 한하지 않고, 예컨대 핫홀(hot hole)을 이용해도 좋다.
이상, P형 반도체로 형성되는 2개의 직렬로 배치된 메모리셀을 갖는 섬모양 반도체부를 M ×N(M, N은 정의 정수)개 배열하고, 제 1 배선이 어레이에 공통으로 배치되어 있는 경우의 소거동작의 1예를 설명하였지만, 예컨대 N형 반도체로 형성되는 섬모양 반도체부의 경우와 같이 모든 전극의 극성이 교체되더라도 좋다. 이 때, 전위의 대소관계는 상술한 것에 대하여 반대가 된다.
이상에서 설명한 바와 같은 전하 축적층으로서 부유게이트를 갖는 메모리셀 이외에 관해 설명한다.
도150 및 도151은 도65 및 도101 내지 도110에 도시한 1실시예의 MONOS 구조를 갖는 메모리셀 어레이의 일부분을 도시한 등가회로도이다. 도150은 하나의 섬모양 반도체층(110)에 배치되는 MONOS 구조를 갖는 메모리셀 어레이의 등가회로도를 도시하며, 도151은 섬모양 반도체층(110)이 복수 배치되는 경우의 등가회로를 각각 도시한다.
이하, 도150에 도시한 등가회로에 대해 설명한다.
게이트전극으로서 제 12 전극(12)을 구비하는 트랜지스터와 게이트전극으로서 제 15 전극(15)을 구비하는 트랜지스터를 선택게이트 트랜지스터로서 가지며, 상기 선택게이트 트랜지스터의 사이에 전하 축적층으로서 적층 절연막을 가지며 제어게이트전극으로서 제 13 전극(13-h) (h는 1 ≤h ≤L의 정의 정수, L은 정의 정수)를 구비하는 메모리셀을 복수개, 예컨대 L개, 직렬로 접속한 섬모양 반도체층(110)에 있어서, 제 14 전극(14)이 상기 섬모양 반도체층(110) 각각의 한쪽 단부에 접속되고, 다른 쪽 단부에는 제 11 전극(11)이 접속된다.
계속해서, 도151에 도시한 등가회로에 대해 설명한다.
이하, 복수의 섬모양 반도체층(110)이 배치되는 메모리셀 어레이에 있어서, 도150에 도시한 각 섬모양 반도체층(110)에 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 도시한다.
상기 섬모양 반도체층(110)을 복수개, 예컨대 M×N 개(M, N은 정의 정수, 또한 i는 1≤i≤M의 정의 정수, j는 1≤j≤N의 정의 정수) 제공하는 경우dp, 또한 상기 메모리셀 어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제 14 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 14 전극(14)과 각각 접속한다. 반도체기판에 평행하고, 또한 제 1 4 배선(14)과 교차하는 방향에 배치되는 복수개, 예컨대 N×L개의 제 13 배선은 각각의 메모리셀의 상술한 제 13 전극(13-h)(h는 1≤h≤L의 정의 정수)과 접속한다. 제 14 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 l1 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 11 전극(11)과 접속하며, 또한, 제 11 배선을 제 13 배선과 평행하게 배치한다. 반도체기판에 평행하고, 또한 제 14 배선(14)과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 12 배선은 각각의 메모리셀의 상술한 제 12 전극(12)과 접속하며, 또한 마찬가지로 반도체기판에 평행하고, 또한 제 14 배선(14)과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 15 배선은 각각의 메모리셀의 상술한 제 15 전극(15)과 접속한다.
도152 및 도153은 도66 및 도117 및 도118에 도시한 1실시예의 DRAM 구조를 갖는 메모리셀 어레이의 일부분을 도시한 등가회로도이다. 도152는 하나의 섬모양 반도체층(110)에 배치되는 DRAM 구조를 갖는 메모리셀 어레이의 등가회로도를 도시하며, 도153은 섬모양 반도체층(110)이 복수 배치되는 경우의 등가회로를 각각 도시한다.
이하, 도152에 도시한 등가회로에 관해서 설명한다.
하나의 트랜지스터와 하나의 MIS 커패시터를 직렬로 접속함으로써 하나의 메모리셀이 구성된다. 상기 메모리셀의 한쪽 단부에는 제 23 전극(23)이 접속하며, 또 한쪽 단부에는 제 2 1 전극(21)이 접속하고, 또한 게이트전극으로서 제 22 전극(22)을 구비하는 메모리셀을, 예컨대 2조, 도152에 도시한 바와 같이 접속하고, 하나의 섬모양 반도체층(110)에서 2개의 제 2 1 전극(21-1, 21-2) 및 2개의 제22 전극(22-1, 22-2)이 각각 제공되고, 섬모양 반도체층(110)의 한쪽 단부에 제 23 전극(23)이 제공된다.
도153에 도시한 등가회로에 관해서 설명한다.
이하, 복수의 섬모양 반도체층(110)이 배치되는 메모리셀 어레이에 있어서, 도152에 도시한 각 섬모양 반도체층(110)에 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 도시한다.
상기 섬모양 반도체층(110)을 복수개, 예컨대 M ×N 개(M, N은 정의 정수, 또한 i는 1 ≤i ≤M의 정의 정수, j는 1 ≤j ≤N의 정의 정수)를 제공하는 경우, 또한, 상기 메모리셀 어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제 23 배선이 각각의 섬모양 반도체층(110)에 제공하는 상술한 제 23 전극(23)과 각각 접속한다. 또한, 반도체기판에 평행하고, 또한 제 23 배선(23)과 교차하는 방향에 배치되는 복수개, 예컨대 2 ×N 개의 제 22 배선은 각각의 메모리셀의 상술한 제 22 전극(22-1, 22-2)과 접속한다. 또한, 제 23 배선과 교차하는 방향에 배치되는 복수개, 예컨대 2 ×N 개의 제 2 1 배선이 각각의 메모리셀의 상술한 제 2 1 전극(21-1, 21-2)과 접속한다.
또한, 도152 및 도153은 하나의 섬모양 반도체층(110)에 메모리셀이 2조 배치되는 경우의 1예를 도시하나, 하나의 섬모양 반도체층(110)에 배치하는 메모리셀의 수는 3조 이상이라도 좋고, 또는 1조 만이라도 좋다.
도152 및 도153에 도시한 등가회로는 섬모양 반도체층(110)의 바닥부에서 순차로, MIS커패시터, 트랜지스터, MIS커패시터, 트랜지스터를 배치한 경우의 1예이지만, 다른 배치의 1예로서 섬모양 반도체층(110)의 바닥부에서 순차로, 트랜지스터, MIS 커패시터, MIS 커패시터, 트랜지스터를 배치한 경우를 이하 설명한다.
도154 및 도155는 도66 및 도113 내지 도116에 도시한 1실시예의 DRAM 구조를 갖는 메모리셀 어레이의 일부분을 도시한 등가회로도이다. 도154는 하나의 섬모양 반도체층(110)에 배치되는 DRAM 구조를 갖는 메모리셀 어레이의 등가회로도를 도시하며, 도155는 섬모양 반도체층(110)이 복수 배치되는 경우의 등가회로를 각각 도시한다.
이하, 도154에 도시한 등가회로에 관해서 설명한다.
메모리셀의 구성은 전번의 예와 같이 하나의 트랜지스터와 하나의 MIS 커패시터가 직렬로 접속됨으로써 하나의 메모리셀이 구성되며, 상기 메모리셀의 한쪽 단부에는 제 23 전극(23)이 접속되고, 또 한쪽 단부에는 제 24 전극(24)이 접속되고, 또한 게이트전극으로서 제 22 전극(22)이 접속된다. 이 메모리셀이, 예컨대 2조, 도154에 도시한 바와 같이 접속되며, 하나의 섬모양 반도체층(110)으로부터 2개의 제 2 1 전극(21-l, 21-2) 및 2개의 제 22 전극(22-1, 22-2)이 각각 제공되고, 섬모양 반도체층(110)의 한쪽 단부에 제 23 전극(23)이 제공되고, 또 한쪽 단부에 제 24 전극(24)이 제공된다.
도155에 도시한 등가회로에 관해서 설명한다.
이하, 복수의 섬모양 반도체층(110)이 배치되는 메모리셀 어레이에 있어서, 도154에 도시한 각 섬모양 반도체층(110)에 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 도시한다.
상기 섬모양 반도체층(110)을 복수개, 예컨대 M ×N 개(M, N은 정의 정수, 또한 i는 1 ≤i ≤M의 정의 정수, j는 1 ≤j ≤N의 정의 정수)를 제공하는 경우, 또한, 상기 메모리셀 어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제 23 배선이 각각의 섬모양 반도체층(110)에 제공하는 상술한 제 23 전극(23)과 각각 접속한다. 마찬가지로, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제 24 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 24 전극(24)과 각각 접속한다. 반도체기판에 평행하고, 또한 제 23 배선(23, 24)의 배선(24)과 교차하는 방향에 배치되는 복수개, 예컨대 2 ×N 개의 제 22 배선은 각각의 메모리셀의 상술한 제 22 전극(22-1, 22-2)과 접속한다. 마찬가지로, 제 23 배선(23) 및 제 24 배선(24)과 교차하는 방향에 배치되는 복수개, 예컨대 2 ×N 개의 제 2 1 배선이 각각의 메모리셀의 상술한 제 2 l 전극(21-1, 21-2)과 접속한다.
도156 및 도157은 도93 내지 도96, 도111 및 도112에 도시한 1실시예로, 각 트랜지스터사이에 확산층(720)이 배치되지 않고, 또한 메모리, 트랜지스터 및 선택게이트, 트랜지스터의 게이트전극(500, 510, 520)의 사이에 배치하는 제 3 도전막인 다결정 실리콘막(530)을 형성한 경우의 메모리셀 어레이의 일부분을 도시한 등가회로도이다. 도156은 하나의 섬모양 반도체층(110)에 배치되는 구조로서, 각 메모리, 트랜지스터 및 선택게이트, 트랜지스터의 게이트전극의 사이에 배치하는 제 3 도전막인 다결정 실리콘막(530)이 형성되는 경우의 메모리셀 어레이의 등가회로도를 도시하며, 도157은 섬모양 반도체층(110)이 복수 배치되는 경우의 등가회로를 각각 도시한다.
이하, 도156에 도시한 등가회로에 관해서 설명한다.
게이트전극으로서 제 32 전극(32)을 제공하는 트랜지스터와 게이트전극으로서 제 35 전극(35)을 제공하는 트랜지스터를 선택게이트 트랜지스터로서 가지며, 상기 선택게이트 트랜지스터의 사이에 전하 축적층을 가지며 제어게이트전극으로서 제 33 전극(33-h) (h는 1 ≤h ≤L의 정의 정수, L은 정의 정수)를 제공하는 메모리셀을 복수개, 예컨대 L개 직렬로 배치하고, 또한, 각 트랜지스터의 사이에 게이트전극으로서 제 36 전극을 제공하는 트랜지스터를 배치한 섬모양 반도체층(110)에 있어서, 제 34 전극(34)이 상기 섬모양 반도체층(110) 각각의 한쪽 단부에 접속하여, 다른 쪽 단부에는 제 31 전극(31)이 접속하며, 또한 복수의 36의 전극이 모두 하나에 접속하여 제 36 전극(36)으로서 섬모양 반도체층(110)에 제공된다.
도157에 도시한 등가회로에 관해서 설명한다.
이하, 복수의 섬모양 반도체층(110)이 배치되는 메모리셀 어레이에 있어서, 도156에 도시한 각 섬모양 반도체층(110)에 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 도시한다.
상기 섬모양 반도체층(110)을 복수개, 예컨대 M ×N 개(M, N은 정의 정수, 또한 i는 1 ≤i ≤M의 정의 정수, j는 1 ≤j ≤N의 정의 정수)를 제공하는 경우, 또한, 상기 메모리셀 어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제 34 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 34 전극(34)과 각각 접속한다. 반도체기판에 평행하고, 또한 제 34 배선(34)과 교차하는 방향에 배치되는 복수개, 예컨대 N ×L 개의 제 33 배선은 각각의 메모리셀의상술한 제 33 전극(33-h)과 접속한다. 또한, 제 34 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N 개의 제 31 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 31 전극(31)과 접속하며, 또한, 제 31 배선을 제 33 배선과 평행하게 배치한다. 반도체기판에 평행하고, 또한 제 34 배선(34)과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 32 배선은 각각의 메모리셀의 상술한 제 32 전극(32)과 접속되고 또한, 마찬가지로 반도체기판에 평행하고, 또한 제 34 배선(34)과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 35 배선은 각각의 메모리셀의 상술한 제 35 전극(35)과 접속한다. 각각의 섬모양 반도체층(110)에 제공하는 상술한 제 36 전극(36)은 제 36 배선에 의해서 모두 하나에 접속한다.
또, 각각의 섬모양 반도체층(110)에 제공하는 상술한 제 36 전극(36)은 제 36 배선에 의해서 모두 하나에 접속하지 않고, 제 36 배선에 의해서 메모리셀 어레이를 2개 이상으로 분할하여 접속하더라도 좋다. 요컨대 각각의 제 36 전극을, 예컨대 블록마다 접속하는 것 같은 구조를 매우 좋다.
도158 및 도159는 도67 및 도119 내지 122에 도시한 1실시예의 SRAM 구조를 갖는 메모리셀 어레이의 일부분을 도시한 등가회로도이고, 메모리셀을 구성하는 트랜지스터는 NMOS만으로 구성되는 예를 도시한다. 도158은 인접하는 2개의 섬모양 반도체층(110)에 배치되는 1개의 SRAM 구조를 갖는 메모리셀의 등가회로도를 도시하며, 도159는 상기 메모리셀이 복수 배치되는 경우의 등가회로를 각각 도시한다.
이하, 도158에 도시한 등가회로에 관해서 설명한다.
게이트전극으로서 제 43 전극 및 제 45 전극을 제공하는 트랜지스터를 각각직렬로 배치한 섬모양 반도체층(110)이 2개 인접하여 배치되고, 또한, 이들 4개의 트랜지스터를 도158에 도시한 바와 같이 서로 접속한다. 자세히는, 제 43 전극(43-2)을 게이트전극으로 하는 트랜지스터의 제 46 전극(46-2)과 제 45 전극(45-1)이 접속되고, 제 43 전극(43-1)을 게이트전극으로 하는 트랜지스터의 제 46 전극(46-1)과 제 45 전극(45-2)이 접속된다. 또한, 이 인접하는 2개의 섬모양 반도체층(110)에 있어서, 하나의 섬모양 반도체층(110)의 한쪽 단부에 제 44 전극(44-1)이 접속되며, 또 하나의 섬모양 반도체층(110)의 한쪽 단부에 제 44 전극(44-2)이 접속된다. 이 2개의 섬모양 반도체층(110)에 있어서, 제 44 전극(44-1) 및 (44-2)이 접속되지 않은 다른 쪽 단부에는 공통인 전극으로서 제 41 전극(41)이 접속된다. 또한, 2개의 고저항 소자가 이들 4개의 트랜지스터와 도158에 도시한 바와 같이 접속되고, 트랜지스터와 접속되지 않은 측의 단부에는 공통인 전극으로서 제 42 전극(42)이 접속된다.
계속해서, 도159에 도시한 등가회로에 관해서 설명한다.
이하, 복수의 섬모양 반도체층(110)이 배치되는 메모리셀 어레이에 있어서, 도158에 도시한 인접하는 2개의 섬모양 반도체층(110)을 단위로 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 도시한다.
상기 섬모양 반도체층(110)을 복수개 예컨대 2 ×M ×N 개(M, N은 정의 정수이며 i는 1 ≤i ≤M의 정의 정수이고 j는 1 ≤j ≤N의 정의 정수)를 제공하는 경우에, 또한 상기 메모리셀 어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 2 ×M 개의 제 44 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 44 전극(44-1, 44-2)과 각각 접속한다. 또한, 반도체기판에 평행하고 그리고 제 44 배선(44)과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 43 배선은 각각의 메모리셀의 상술한 제 43 전극(43-1, 43-2)과 접속한다. 또한, 제 44 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제 41 배선이 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 41 전극(41)과 접속한다. 또, 제 41 배선은 각각의 섬모양 반도체층(110)에 제공되는 상술한 제 41 전극(41)에 모두 공통으로 접속을 하더라도 좋다. 또한 각각의 고저항 소자의 상술한 제 42 전극(42)은 제 42 배선에 의해서 모두 하나에 접속하더라도 좋다.
또, 메모리셀을 구성하는 트랜지스터는 PMOS만으로 구성하더라도 좋고, 상술한 고저항 소자에 대신하여, 제 43 또는 제 45 전극을 게이트전극으로 하는 트랜지스터와 반대의 형의 트랜지스터와 바꿔 놓더라도 좋다.
선택게이트 트랜지스터와 선택게이트 트랜지스터에 인접하는 메모리셀 및 인접하는 메모리셀끼리가 불순물 확산층을 매개로 연결되지 않고, 대신에 선택트랜지스터와 메모리셀 및 메모리셀끼리의 간격이 약 30nm 이하와 선택트랜지스터와 메모리셀 및 메모리셀끼리가 불순물 확산층을 매개로 접속되어 있는 경우와 비교하여 대단히 접근한 구조를 갖는 경우의 동작원리에 관해서 말한다. 인접하는 소자가 충분히 접근한 경우, 선택게이트 트랜지스터의 게이트나 메모리셀의 제어게이트에 인가되는 문턱치 이상의 전위에 의해 형성되는 채널은 인접하는 소자의 채널과 접속하여, 모든 소자의 게이트에 문턱치 이상의 전위가 인가되는 경우, 모든 소자를 채널이 연결하게 된다. 이 상태는 선택트랜지스터와 메모리셀이나 메모리셀이 불순물 확산층을 매개로 접속되어 있는 경우와 거의 등가이기 때문에, 동작원리도 선택트랜지스터와 메모리셀이나 메모리셀이 불순물 확산층을 사이에 세우고 접속되어 있는 경우와 동일하다.
선택게이트 트랜지스터나 메모리셀이 불순물 확산층을 매개로 연결되지 않고, 대신에 선택트랜지스터와 메모리셀이나 메모리셀의 게이트전극의 사이에 제 3 도전막이 배치된 구조를 갖는 경우의 동작원리에 관해서 기술한다. 제 3 도전막은 각 소자의 사이에 위치하며, 절연막 예컨대 실리콘 산화막을 매개로 섬모양 반도체층과 접속하고 있다. 즉, 제 3 도전막과 상기 절연막과 섬모양 반도체층은 MIS 커패시터를 형성하고 있다. 제 3 도전막에 섬모양 반도체층과 상기 절연막과의 계면에 반전층이 형성되도록 하는 전위를 인가하면 채널이 형성된다. 형성된 채널은 인접하는 소자에 있어서는 각 소자를 접속하는 불순물 확산층과 동일한 기능을 한다. 그 때문에, 제 3 도전막에 채널을 형성할 수 있는 전위가 인가되고 있는 경우, 선택게이트 트랜지스터나 메모리셀이 불순물 확산층을 매개로 접속하고 있는 경우와 동일한 동작이 된다. 또한 제 3 도전막에 채널을 형성할 수 있는 전위가 인가되지 않더라도, 예컨대 섬모양 반도체층이 P형 반도체의 경우, 전하 축적층으로부터 전자를 추출하는 경우에는, 선택게이트 트랜지스터나 메모리셀이 불순물 확산층을 매개로 접속하고 있는 경우와 동일한 동작이 된다.
반도체기억장치의 제조방법에 있어서의 실시예
우선, 종래예에 대하여 주상(柱狀)으로 가공된 반도체기판 또는 반도체층에 형성된 각각의 메모리셀의 활성영역을 반도체기판에 대하여 플로팅 상태가 되도록불순물 확산층을 형성하여, 또한 상기 반도체기판 또는 상기 반도체층을 포토리소그라피에 의해 최소 가공치수 이하로 형성하는 실시예를 설명한다.
제조예 1
이 실시예에서 형성하는 반도체기억장치는, 반도체기판을, 예컨대 주상으로 가공하여 섬모양 반도체층을 형성하고, 상기 섬모양 반도체층의 측면을 활성영역면으로 하고, 상기 활성영역면에 터널산화막 및 전하 축적층으로서 부유게이트를 복수 형성하고, 각각의 섬모양 반도체층을 반도체기판에 대하여 전기적으로 플로팅 상태로 하고, 각각의 메모리셀의 활성영역을 전기적으로 플로팅 상태로 하는 반도체기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택게이트 트랜지스터를 배치하고, 선택게이트 트랜지스터를 사이에 두고 메모리 트랜지스터를 복수개, 예컨대 2개 배치하고, 각각 트랜지스터를 상기 섬모양 반도체층을 따라 직렬로 접속한 구조이고, 선택게이트 트랜지스터의 게이트 절연막 두께가 메모리 트랜지스터의 게이트 절연막 두께와 같게, 각각의 트랜지스터의 선택게이트 및 부유게이트를 일괄로 형성하는 제조방법이다.
또, 이하에 도시한 도279 내지 도298 및 도299 내지 도317은, 각각 EEPR0M의 메모리셀 어레이를 도시한 평면도인 도1의 A-A' 및 B-B'단면도이다.
우선, 반도체기판으로서, 예컨대 P형 실리콘기판(100)의 표면에, 제 1 절연막으로서 예컨대 실리콘 질화막(310)을 200 내지 2000nm 퇴적하고, 공지의 포토리소그라피기술에 의해 패터닝하고, 마스크층으로서 레지스터(R1)를 형성한다(도279 및 도299). 또, 반도체기판으로서는 실리콘기판 외에 게르마늄 등의 원소반도체기판, GaAs, ZnSe 등의 화합물 반도체 기판, 실리콘게르마늄 등의 혼정의 반도체 기판 등을 사용할 수가 있지만, 실리콘기판이 바람직하다.
레지스터(R1)를 마스크로서 사용하고, 반응성 이온 에칭에 의해 제 1 절연막인 실리콘 질화막(310)을 에칭한다. 그리고 제 1 절연막인 실리콘 질화막(310)을 마스크로 사용하여 반응성이온에칭에 의해 반도체기판인 P형 실리콘기판(100)을 2000 내지 20000nm 에칭하여, 격자줄무늬형상의 제 1 홈(210)를 형성한다. 이에 의해, 반도체기판인 P형 실리콘기판(100)은 주상을 이루며 복수의 섬모양 반도체층(110)으로 분리된다. 그 후, 섬모양 반도체층(110)의 표면을 산화시킴으로써 제 2 절연막이 되는 예컨대 열산화막(410)을 10nm 내지 100nm 형성한다. 이 때, 섬모양 반도체층(110)이 최소가공치수로 형성되어 있었던 경우, 열산화막(410)의 형성에 의해 섬모양 반도체층(110)의 크기가 작게 된다. 요컨대, 최소가공치수이하로 형성된다(도280 및 도300).
다음에, 예컨대 등방성 에칭에 의해 각 섬모양 반도체층(110)의 주위의 제 2 절연막인 열산화막(410)을 에칭 제거한 후, 필요에 따라서 경사이온주입을 이용하여 각 섬모양 반도체층(110)의 측벽에 채널이온주입을 한다. 예컨대, 기판 표면에 대한 법선에 대하여 5 내지 45°정도 경사진 방향에서 5 내지 100keV의 주입에너지, 붕소 1 ×1O11 내지 1 ×1O13/cm2정도의 도즈를 들 수 있다. 채널이온주입시에는, 섬모양 반도체층(110)의 다방향에서 주입되는 쪽이 표면불순물농도를 균일하게 할 수 있기 때문에 바람직하다. 또는 채널이온주입에 대신하여, CVD 법에 의해 붕소를 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 붕소확산을 이용하더라도좋다. 또, 섬모양 반도체층(110)의 표면으로부터의 불순물도입에 관해서는 섬모양 반도체층(110)의 표면을 제 2 절연막인 열산화막(410)으로 피복하기 전에 실행해도 좋고, 섬모양 반도체층(110)을 형성하기 전에 도입을 완료하여도 좋고, 섬모양 반도체층(110)의 불순물농도분포가 같다면 수단이 한정되지는 않는다. 계속해서, 예컨대 열산화법을 사용하여 각 섬모양 반도체층(110)의 주위에, 예컨대 10nm 정도의 터널산화막이 되는 제 3 절연막으로서, 예컨대 실리콘 산화막(420)을 형성한다(도281 및 도301). 이 때, 터널산화막은 열산화막에 한하지 않고, CVD 산화막 또는, 질소산화막이라도 좋다. 또한, 이 제 3 절연막은 섬모양 반도체층(110)의 측면, 상면, 반도체기판(100)의 표면의 위전면에 형성하여도 좋지만, 적어도 섬모양 반도체층(100)의 활성영역이 되는 영역상에 형성되어 있으면 좋다.
계속해서 제 1 도전막으로 되는 예컨대 다결정 실리콘막(510)을 50nm 내지 200nm 정도 퇴적한다(도282 및 도302). 이 제 1 도전막은, 섬모양 반도체층(110)의 측면, 상면, 반도체기판(100)의 표면의 위전면에 형성하여도 좋지만, 적어도 섬모양 반도체층(110)의 측벽상에 형성되어 있으면 좋다.
그 후, CVD 법에 의해 제 4 절연막으로서, 예컨대 실리콘 질화막(321)을 5 내지 50nm 퇴적시킨다. 계속해서, 제 4 절연막인 실리콘 질화막(321)을 예컨대 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서 형상으로 잔존시킨다(도283 및 도303).
격자 줄무늬 형상의 제 1 홈(210)에 CVD 법에 의해 제 5 절연막으로서, 예컨대 실리콘 산화막(431)을 50nm 내지 500nm 퇴적한다 (도284 및 도304).
격자 줄무늬 형상의 제 1 홈(210)의 소망의 깊이까지 제 5 절연막인 실리콘 산화막(431)을 매립한다 (도285 및 도305).
제 5 절연막인 실리콘 산화막(431)을 마스크에 제 4 절연막인 실리콘 질화막(321)을 등방성 에칭에 의해 제 5 절연막인 실리콘 산화막(431)과 제 1 도전막인 다결정 실리콘막(510)의 사이에만 제 4 절연막인 실리콘 질화막(321)이 남도록 에칭을 한다 (도286 및 도306). 이 때, 제 5 절연막인 실리콘 산화막(431)의 상면으로부터 제 4 절연막인 실리콘 질화막(321)이 요홈을 생성한 상태로 되고, 이 요홈에 제 6 절연막으로서 실리콘 산화막(441)을 3 내지 30nm 퇴적한다. 이 때, 제 6 절연막인 실리콘 산화막(441)의 막 두께는 제 4 절연막인 실리콘 질화막(321)의 약 반정도 이상의 막이면 상기 요홈이 메워진다. 또한, 제 1 도전막인 다결정 실리콘막(510)의 측벽에도 산화막(441)을 퇴적하기 위해서, 예컨대 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽의 산화막(441)을 제거한다. 상기 요홈부에는제 6 절연막인 실리콘 산화막(441)이 잔존하여, 제 4 절연막인 실리콘 질화막(321)은 제 5 절연막인 실리콘 산화막(431), 제 6 절연막인 실리콘 산화막(441)에 의해서 매몰된다.
계속해서, 마찬가지로 CVD 법에 의해 제 4 절연막인 실리콘 질화막(322)을 5 내지 50nm 퇴적시키고, 반응성이온에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월스페이서형상으로 제 4 절연막인 실리콘 질화막(322)을 잔존시킨다 (도287 및 도307).
그 후, 마찬가지로 제 5 절연막인 실리콘 산화막(432)을 매립한 후, 사이드월스페이서형상의 제 4 절연막인 실리콘 질화막(322)의 상부에, 실리콘산화막(441)과 마찬가지로 제 6 절연막인 실리콘 산화막(442)을 배치한다. 이어서, 마찬가지로 제 1 도전막인 다결정 실리콘막(510)의 측벽에 제 4 절연막인 실리콘 질화막(323)의 사이드월스페이서를 형성한다(도288 및 도308).
이들을 반복함으로써 제 1 도전막인 다결정 실리콘막(510)의 측벽에 복수의 제 4 절연막인 실리콘 질화막의 사이드월스페이서를 형성시킨다(도289 및 도309).
등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 분할을 행한다 (도290 및 도310). 제 1 도전막인 다결정 실리콘막(510)을 제 1 도전막인 다결정 실리콘막(511∼514)으로 분할 형성하는 수단으로서, 제 4 절연막인 실리콘 질화막(321∼324)을 마스크에 예컨대 열산화에 의해 분리형성을 하더라도 좋다. 또한, 에칭과 열산화를 조합하여 분리형성을 하더라도 좋다. 분할된 제 1 도전막인 다결정 실리콘막(511∼514) 및 제 1 절연막인 실리콘 질화막(310)과 자기정합으로 섬모양 반도체층(110), 반도체기판(100)에 불순물도입을 한다. 예컨대 확산법(예컨대 고층확산법 또는 기상확산법등)을 사용하여 710 내지 724의 N형 불순물 확산층으로서 비소 1 ×1018 내지 1 ×1O21/cm3정도의 농도로 형성한다. 이 때, 제 1 배선층이 되는 불순물 확산층(710)은 이온주입법등에 의해 불순물농도의 조정을 하더라도 좋다 (도290 및 도310). 예컨대, O 내지 7° 정도 경사진 방향에서 5 내지 100 keV의 주입에너지, 인을 1 ×1013 내지 1 ×1O15/cm2정도의 도즈를 들수있다.
제 1 배선층인 불순물 확산층(710)을 형성하는 타이밍은 N형 반도체층(721∼724)의 형성과 동시가 아니더라도 좋다. 예컨대 제 2 절연막인 열산화막(410)형성후에, 예컨대 이온주입법등에 의해 제 1 배선층인 불순물 확산층(710)의 형성을 하더라도 좋고, 제 3 절연막인 실리콘 산화막(420)의 형성후에 실행해도 좋다. 또한, 상기 타이밍을 조합하여 복수회 실행해도 좋다.
그 후, 제 1 도전막인 다결정 실리콘막(511∼514)의 노출부를, 예컨대 열산화법에 의해서 제 7 절연막인 실리콘 산화막(450)을 5nm 내지 50nm 선택적으로 형성한다. 이 때, 열처리를 시행함으로써 불순물 확산층(710∼724)을 확산시켜 섬모양 반도체층(110)의 P형 영역을 전기적으로 플로팅상태로 한다(도291 및 도311). 제 1 도전막인 다결정 실리콘막(511∼514)의 불순물의 도입은 제 1 도전막인 다결정 실리콘막(510)의 성막시에 행해도 좋고, 섬모양 반도체층(110)에 불순물도입을 할 때에 행해도 좋으며, 도전막이 되면 도입시기는 제한되지 않는다.
그 후, 제 4 절연막인 실리콘 질화막사이드월스페이서(321∼324)를, 예컨대 등방성 에칭에 의해 제거한 후, CVD 법에 의해 제 8 절연막으로 되는 실리콘 산화막(461)을 50nm 내지 500nm 퇴적하여 이방성에칭 및 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(511)의 측부를 매립하도록 채운다. 이어서, 제 1 도전막인 다결정 실리콘막(512∼514) 및 제 7 절연막인 실리콘 산화막(450)에 제 9 절연막이 되는 예컨대 실리콘 질화막(331)을 5nm 내지 50nm 퇴적하여 사이드월스페이서를 형성한다 (도292 및 도312).
계속해서, 제 1 도전막인 다결정 실리콘막(511)의 측부가 노출되는 정도로 제 8 절연막인 실리콘 산화막(461)을 에치백하고, 제 2 도전막이 되는 예컨대 다결정 실리콘막(521)을 15nm 내지 150nm 퇴적한다(도293). 그 후, 도313과 같이 제 2도전막인 다결정 실리콘막(521)과 자기정합으로 반도체기판인 P형 실리콘기판(100)에 제 2 홈(220)를 형성하고, 불순물 확산층(710)을 분리한다. 요컨대 제 2 도전막의 분리부와 자기정합적으로 제 1 배선층의 분리부를 형성한다. 계속해서, 제 1 도전막인 다결정 실리콘막(511)과 접촉할 수 있는 정도로, 제 2 도전막인 다결정 실리콘막(521)을 에치백하여, 선택게이트로 한다. 그 때, 섬모양 반도체층(110)의 간격을, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정함으로써, 마스크공정을 사용하는 일없이, 그 방향으로 연속하는 선택게이트선이 되는 제 2 배선층으로서 형성된다. 그 후, 제 8 절연막인 실리콘 산화막(462)을 50nm 내지 500nm 퇴적하고 이방성에칭 및 등방성 에칭에 의해 제 2 도전막인 다결정 실리콘막(521)의 측부 및 상부를 매립하도록 제 8 절연막인 실리콘 산화막(462)을 채운다. 그 후, 등방성 에칭에 의해 제 9 절연막인 실리콘 질화막(331)의 사이드월스페이서를 제거하고, 노출된 제 1 도전막인 다결정 실리콘막(512∼514)의 표면에 층간 절연막(612)을 형성한다 (도294 및 도314). 이 층간 절연막(612)은, 예컨대 0N0막으로 한다. 구체적으로는 열산화법에 의해 다결정 실리콘막표면에 5 내지 10nm의 실리콘 산화막과 CVD 법에 의해 5 내지 10nm의 실리콘 질화막과 더욱 5 내지 10nm의 실리콘 산화막을 순차 퇴적한다.
계속해서 마찬가지로 제 2 도전막이 되는 다결정 실리콘막(522)을 15nm 내지 150nm 퇴적하고 에치백함으로써, 제 1 도전막인 다결정 실리콘막(512)의 측부에 층간 절연막(612)을 매개로 제 2 도전막인 다결정 실리콘막(522)을 배치시킨다(도295 및 도315). 이 때, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정함으로써마스크공정을 사용하는 일없이, 그 방향으로 연속하는 제어게이트선이 되는 제 3 배선층으로서 형성된다. 그 후, 제 8 절연막인 실리콘 산화막(463)을 50nm 내지 500nm 퇴적하고 이방성에칭 및 등방성 에칭에 의해 제 2 도전막인 다결정 실리콘막(522)의 측부 및 상부를 매립하도록 제 8 절연막인 산화막(463)을 채운다.
마찬가지로 반복함으로써 제 1 도전막인 다결정 실리콘막(513)의 측부에 층간 절연막(613)을 매개로 제 2 도전막인 다결정 실리콘막(523)을 배치시킨다(도296 및 도316).
제 2 도전막인 다결정 실리콘막(523)의 측부 및 상부를 매립하도록 산화막(464)을 채운다. 최상단 제 1 도전막인 다결정 실리콘막(514)에 있어서는 최하단 제 1 도전막인 다결정 실리콘막(511)과 같이 제 1 도전막인 다결정 실리콘막(514)과 접촉할 수 있는 정도로 제 2 도전막인 다결정 실리콘막(524)을 에치백한다. 제 2 도전막인 다결정 실리콘막(524)의 상층에 제 10 절연막이 되는 예컨대 실리콘 산화막(465)을 1O0nm 내지 5OOnm 퇴적하고, 에치백 또는 CMP법 등에 의해 불순물 확산층(724)을 제공하는 섬모양 반도체층(110)의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 2 또는 제 3 배선층과 방향이 교차하도록 형성하여, 섬모양 반도체층(110)의 상부와 접속한다 (도297 및 도317). 또, 도297은 얼라인먼트가 어긋나지 않게 제 4 배선층(840)이 불순물 확산층(724)상에 배치되어 있는 상태를 도시하지만, 얼라인먼트 어긋남이 발생하더라도, 도298에 도시한 바와 같이, 제 4 배선층(840)은 불순물 확산층(724)에 접속시킬 수 있다(이하 제조예에 관해서도 동일).
그 후, 공지의 기술에 의해 층간 절연막을 형성하여 콘택트홀 및 금속배선을 형성한다. 이에 의해, 제 1 도전막이 되는 다결정 실리콘막을 부유게이트로 하는 전하 축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현된다.
또한, 이 실시예에서는 제 1 절연막인 실리콘 질화막(310), 제 4 절연막인 실리콘 질화막(321, 322, 323, 324), 제 9 절연막인 실리콘 질화막(331)과 같은 반도체기판 또는 다결정 실리콘막의 표면에 형성되는 막은 실리콘 표면측에서 실리콘 산화막/실리콘 질화막의 복층막으로 하여도 좋다.
실리콘 산화막의 매입에 사용할 때의 실리콘 산화막의 형성수단은 CVD 법에 한하지 않고, 예컨대 실리콘 산화막을 회전도포에 의해 형성하더라도 좋다.
또, 실시예로서는, 마스크를 사용하는 일 없이 각 메모리셀의 제어게이트를 1방향에 대해서 연속하도록 형성하였다. 이것은, 섬모양 반도체층의 배치가 대칭적이지 않은 경우에 처음에 가능하다. 즉, 제 2 또는 제 3 배선층 방향의 섬모양 반도체층과의 인접간격을 제 4 배선층 방향으로 그것보다 작게 함으로써, 제 4 배선층 방향으로는 분리되고 제 2 또는 제 3 배선층 방향에 연결되는 배선층이 마스크없이 자동적으로 얻어진다. 이것에 대하여, 예컨대, 섬모양 반도체층의 배치를 대칭으로 한 경우에는 포토리소그라피에 의한 레지스터의 패터닝 공정에 의해 배선층의 분리를 하더라도 좋다.
또한, 복수의 메모리셀부의 상부와 하부에 선택게이트를 배치함으로써 메모리셀 트랜지스터가 과잉소거의 상태 즉, 독출전압이 0 V 이고 문턱치가 부의 상태로 되어, 비선택셀이라도 셀전류가 흐르는 현상을 방지할 수가 있다.
본 제조예의 1예로서 P형 반도체 기판 상에 격자 섬모양(格子島狀)의 제 1 홈(210)를 형성하고 있지만, N형 반도체 기판 내에 형성된 P형 불순물 확산층 내 또는 P형 반도체 기판 내에 형성된 N형 불순물 확산층 내에, 반도체기판과 같은 도전형의 불순물 확산층이 형성되어, 이 불순물 확산층상에 격자 섬모양의 제 1 홈(210)을 형성하더라도 좋다.
또한, 섬모양 반도체층내에 형성된 기판과 역도전형의 불순물 확산층 내에, 반도체기판과 같은 도전형의 불순물 확산층이 형성되어 있더라도 좋다.
이 제조예는, 이후의 여러 가지의 제조예에 적용할 수가 있다.
본 제조예의 1예로서 P형 반도체 기판 상에 격자 섬모양의 제 1 홈(210)를 형성하고 있지만, N형 반도체 기판 내에 형성된 P형 불순물 확산층 또는 P형 실리콘 기판 내에 형성된 N형 불순물 확산층 내에 또한 형성된 P형 불순물 확산층에 격자 섬모양의 제 1 홈(210)을 형성하더라도 상관없다. 또한, 각 불순물 확산층의 도전형은 각각 역도전형이라도 상관없다. 또한, 본 제조예는 이후의 여러 가지의 제조예에 적용할 수 있다.
제조예 2
상기 실시예로서는, 부유게이트 구조의 메모리셀을 이용하였지만, 전하 축적층은 반드시 부유게이트 구조일 필요는 없고, 전하축적을 적층 절연막으로의 트랩(trap)에 의해 실현하고 있다. 예컨대 MNOS 및 MONOS 구조의 경우에 있어서도 본 발명은 유효하다. 여기서 말하는 적층 절연막은, 예컨대 터널산화막과 실리콘질화막의 적층구조 또는 그 실리콘 질화막 표면에 또한 실리콘 산화막을 형성한 구조로 한다. 다음에 이러한 메모리셀의 실시예에 관해서 설명한다.
이 실시예로 형성하는 반도체기억장치는, 반도체기판을 예컨대 주상으로 가공하여 섬모양 반도체층을 형성하고, 상기 섬모양 반도체층의 측면을 활성영역면으로 하고, 상기 활성영역면에 전하 축적층으로서 적층 절연막을 복수 형성하고, 각각의 섬모양 반도체층을 반도체기판에 대하여 전기적으로 플로팅상태로 하고, 각각의 메모리셀의 활성영역을 전기적으로 플로팅상태로 하는 반도체기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택게이트 트랜지스터를 배치하고, 선택게이트 트랜지스터를 사이에 두고 메모리 트랜지스터를 복수개 예컨대 2개 배치하여, 각각트랜지스터를 상기 섬모양 반도체층을 따라 직렬로 접속한 구조이고, 각각의 메모리 트랜지스터의 제어게이트를 일괄로 형성하는 본 발명의 실시예를 설명한다.
또, 이하에 도시한 도318 내지 도325 및 도326 내지 도333은, 각각 MN0S 또는 M0N0S의 메모리셀 어레이를 도시한 평면도인 도65의 A - A ' 및 B-B'단면도이다. 또한, 도65에 도시한 본 실시예에 있어서는 섬모양 반도체층(110)이 원주인 경우를 도시하고 있지만, 섬모양 반도체층(110)의 외형은 원주형상이 아니더라도 사각패턴으로 형성하여도 좋다. 단지, 섬모양 반도체층(110)의 크기가 가공한계에 이를만큼 작은 경우, 설계패턴이 사각형이더라도 모서리가 둥글게 되어 실질적으로는 원주와 같은 것이 된다.
본 실시예에서는 각 반도체층(110)의 측벽에 터널산화막이 되는 제 3 절연막으로서 산화막(420)을 형성하기 전(도280)까지는 상기 실시예(도279 내지 도298 및도299 내지 도317)와 같다.
그 후, 각 섬모양 반도체층(110)의 측벽전하 축적층으로 되는 적층 절연막(620)을 형성한다(도318 및 도326). 여기서 적층 절연막이 MNOS 구조인 경우에 있어서는, 예컨대 CVD 법에 의해 섬모양 반도체층(110)표면에 4 내지 10nm의 실리콘 질화막과 더욱 2 내지 5nm의 실리콘 산화막을 순차 퇴적하더라도 좋고, 또는 CVD 법에 의해 섬모양 반도체층(110)표면에 4 내지 10nm의 실리콘 질화막을 퇴적하여 상기 실리콘 질화막의 표면을 산화함으로써 2 내지 5nm의 실리콘 산화막을 형성하더라도 좋다. 또한, MONOS 구조의 경우에 있어서는, 예컨대 섬모양 반도체층(110) 표면에 CVD 법에 의해 2 내지 5nm의 실리콘 산화막과 CVD 법에 의해 4 내지 8nm의 실리콘 질화막 더욱 2 내지 5nm의 실리콘 산화막을 순차 퇴적하더라도 좋고, 또는, 섬모양 반도체층(110) 표면에 2 내지 5nm의 실리콘 산화막과 CVD 법에 의해 4 내지 10nm의 실리콘 질화막을 순차 퇴적하고, 또한 실리콘 질화막표면을 산화함으로써 2 내지 5nm의 실리콘 산화막을 형성하여도 좋고, 섬모양 반도체층(110)표면을 산화시켜 2 내지 5nm의 실리콘 산화막을 형성하더라도 좋고, 이상의 방법을 조합하여도 좋다.
그 후, 후술하는 제조예(도350 내지 도369 및 도370 내지 도389)와 같이 제 11 절연막이 되는 예컨대 실리콘 산화막(471)을 50nm 내지 500nm 퇴적하여 이방성에칭 또는 등방성 에칭에 의해 하부의 선택게이트의 위단이 위치하는 높이 정도로 제 1 홈(210)에 채운다. 그 후, 제 12 절연막이 되는 예컨대 실리콘 질화막(340)을 5nm 내지 50nm 퇴적하여 사이드월스페이서를 형성한다. 계속해서, 제 11 절연막과같이 실리콘 산화막(472)을 50nm 내지 500nm 퇴적하여 이방성에칭 또는 등방성 에칭에 의해 상부의 선택게이트의 하단이 위치하는 높이 정도로 제 1 홈(210)에 채운다. 그 후, 실리콘 산화막(472)을 마스크로 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막사이드월스페이서(340)를 부분적으로 제거한다(도319 및 도327) 제 12 절연막인 실리콘 질화막사이드월스페이서(340)를 마스크로 등방성 에칭에 의해 적층 절연막(620)을 부분적으로 제거한다(도320 및 도328).
계속해서, 예컨대 열산화법을 사용하여 각 섬모양 반도체층(110)의 주위에 열산화법을 사용하여 게이트산화막이 되는 제 13 절연막으로서 20 내지 30nm 정도의 산화막(481)을 형성한다. 계속해서, 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막 사이드월 스페이서(340)를 제거한다(도321 및 도329). 또는, 적층 절연막(620)을 부분적으로 제거한(도320 및 도328) 후, 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막 사이드월 스페이서(340)를 제거하여 각 섬모양 반도체층(110)의 주위에 예컨대 20 내지 30nm 정도의 게이트산화막이 되는 제 13 절연막으로서 산화막(481)을 형성하더라도 좋다. 또한, 제 12 절연막인 실리콘 질화막(340)을 적층 절연막(620)중 일부의 절연막을 사용하여 대용해도 좋다.
계속해서, 제 2 도전막이 되는 다결정 실리콘막(520)을 퇴적하고, 이방성에칭에 의해 제 2 도전막인 다결정 실리콘막(520)을 에치백하여, 반도체기판(100)에 제 2 홈(220)를 형성한다(도322 및 도330).
제 2 홈(220)에 제 8 절연막인 실리콘 산화막(460)을 매립한 후, 제조예 4(도355 내지 도361, 도375 내지 도381)와 동일한 방법을 사용하여, 제 2 도전막인다결정 실리콘막(520)의 측벽에 제 4 절연막인 실리콘 질화막(321, 322, 323, 324)의 사이드월스페이서를 형성한다(도323 및 도331).
등방성 에칭에 의해 제 2 도전막인 다결정 실리콘막(520) 및 적층 절연막(620)을 분할한 후, 분할된 제 2 도전막인 다결정 실리콘막(521∼524) 및 제 1 절연막인 실리콘 질화막(310), 제 8 절연막인 실리콘 산화막(460)과 자기정합으로 섬모양 반도체층(110)에 불순물도입을 한다. 예컨대 확산법(예컨대 고층확산법 또는 기상확산법등)을 사용하여 710 내지 724의 N형 불순물 확산층으로서 비소 1 ×1018 내지 1 ×1021/cm3 정도의 도즈로 형성한다. 또, 다결정 실리콘막(521∼524)의 불순물의 도입은 다결정 실리콘막(520)의 성막시 또는 성막후에 행해도 좋고, 도전막이 된다면 도입시기는 제한되지 않는다. 제 2 도전막인 다결정 실리콘막(521∼524)의 노출부를, 예컨대 열산화법에 의해서 제 7 절연막인 산화막(450)을 5nm 내지 50nm 선택적으로 형성한다(도324 및 도332).
그 후, 제 4 절연막인 실리콘 질화막 사이드월스페이서(321∼324)를 등방성 에칭에 의해 제거한 후, CVD 법에 의해 제 8 절연막인 산화막(461)을 50nm 내지 500nm 퇴적하여 에치백을 하고, 제 1 홈(210)에 산화막(461)을 채운다. 그 후, 제 1 절연막인 실리콘 질화막(310)을 등방성 에칭에 의해 제거하고, 불순물 확산층(724)을 제공하는 섬모양 반도체층(110)의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다(도325 및 도333).
그 후, 공지의 기술에 의해 층간 절연막을 형성하여 콘택트홀 및 금속배선을형성한다. 이에 의해, 전하 축적층으로서 적층 절연막으로 구성되는 MNOS 또는 MONOS 구조로 전하 축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현한다.
또한, MNOS 또는 MONOS 구조의 반도체기억장치의 제조방법의 다른 예를 도334 내지 도336 및 도337 내지 도339에 도시한다. 이 제조예에서는 제 12 절연막인 실리콘 질화막 사이드월 스페이서(340)를 제거할 때까지(도321 및 도329)는 상기(도318 내지 도325 및 도326 내지 도333)와 동일하다.
그 후, 예컨대 열산화법을 사용하여 각 섬모양 반도체층(110)의 주위에 열산화법을 사용하여 게이트산화막이 되는 제 13 절연막으로서 20 내지 30nm 정도의 산화막(481)을 형성하고, 제 2 도전막이 되는 다결정 실리콘막(520)을 퇴적하고, 제 2 홈(220)에 제 8 절연막인 실리콘 산화막(460)을 매몰한 후, 제조예 4(도355 내지 도361 및 도375 내지 도381)와 동일한 방법을 행하고, 다결정 실리콘막(520)의 측벽에 제 4 절연막인 실리콘 질화막(321, 322, 323, 324)의 사이드월 스페이서를 형성한다(도334 및 도337).
등방성 에칭에 의해 다결정 실리콘막(520)을 분할한 후, 분할된 제 2 도전막인 다결정 실리콘막(521∼524) 및 제 1 절연막인 실리콘 질화막(310)과 자기정합으로 섬모양 반도체층(110), 반도체기판(100)에 불순물도입을 한다. 예컨대 확산법(예컨대 고층 확산법 또는 기상 확산법 등)을 사용하여 710 내지 724의 N형 불순물 확산층으로서 비소 1 ×1018 내지 1 ×1021/cm3정도의 도즈로 형성한다(도335 및 도338). 또, 다결정 실리콘막(521∼524)의 불순물의 도입은 다결정 실리콘막(520)의 성막시 또는 성막후에 실행해도 좋고, 도전막으로 된다면 도입시기는 제한되지 않는다. 또한, 적층 절연막(620)은 반드시 다결정 실리콘막(520) 분할시에 분할되지 않더라도 좋다.
계속해서, 다결정 실리콘막(521∼524)의 노출부를, 예컨대 열산화법에 의해서 제 7 절연막인 산화막(450)을 5nm 내지 50nm 선택적으로 형성한다. 그 후, 제 4 절연막인 실리콘 질화막사이드월스페이서(321∼324)를 등방성 에칭에 의해 제거한 후, 실리콘 질화막(310) 및 다결정 실리콘막(521∼524)을 마스크로서 이방성에칭에 의해 반도체기판(100)에 제 2 홈(220)를 형성한다(도336 및 도339).
그 후, CVD 법에 의해 제 8 절연막인 산화막(461)을 50nm 내지 500nm 퇴적하여 에치백을 하고, 제 2 홈(220), 제 1 홈(210)에 산화막(461)을 채운다. 제 1 절연막인 실리콘 질화막(310)을 등방성 에칭에 의해 제거한 후, 불순물 확산층(724)을 제공하는 섬모양 반도체층(110)의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다.
그 후, 공지의 기술에 의해 층간 절연막을 형성하여 콘택트홀 및 금속배선을 형성한다. 이에 의해, 전하 축적층으로서 적층 절연막으로 구성되는 MNOS 또는 MONOS 구조로 전하 축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현한다.
또, 이들의 제조예에서는, 제 1 절연막인 실리콘 질화막(310), 제 12 절연막인 실리콘 질화막(340), 제 4 절연막인 실리콘 질화막(321, 322, 323, 324)같은반도체기판 또는 다결정 실리콘막의 표면에 형성되는 막은 실리콘 표면측에서 실리콘 산화막/실리콘 질화막의 복층막으로 하여도 좋다.
또한 이것들의 제조예로서는, 마스크를 사용하는 일 없이 각 메모리셀의 제어게이트를 1방향에 대해서 연속하도록 형성하였다. 이것은, 섬모양 반도체층의 배치가 대칭적이지 않은 경우에 처음에 가능하다. 즉, 제 2 또는 제 3 배선층 방향인 섬모양 반도체층의 인접간격을, 제 4 배선층 방향으로 그것보다 작게 함으로써, 제 4 배선층 방향으로 분리되어, 제 2 또는 제 3 배선층 방향에 연결되는 배선층이 마스크없이 자동적으로 얻어진다. 이것에 대하여, 예컨대, 섬모양 반도체층의 배치를 대칭으로 한 경우에는 포토리소그라피에 의한 레지스터의 패터닝 공정에 의해 배선층의 분리를 하더라도 좋다.
이들의 제조예에 의해서도 제조예 1과 동일한 효과가 얻어진다.
제조예 3
이 실시예로 형성하는 반도체기억장치는, 반도체기판을, 예컨대 주상으로 가공하여 섬모양 반도체층을 형성하고, 상기 섬모양 반도체층의 측면을 활성영역면으로 하고, 상기 활성영역면에 전하 축적층으로서 MIS 커패시터를 복수 형성하고, 각각의 섬모양 반도체층을 반도체기판에 대하여 전기적으로 플로팅상태로 하고, 각각의 메모리셀의 활성영역을 전기적으로 플로팅상태로 하여, 1개의 메모리셀이 1개의 트랜지스터와 1개의 커패시터로 구성되는 반도체기억장치에 있어서, 섬모양 반도체층에 메모리셀을 복수개, 예컨대 2개 배치하고, 각각 메모리셀을 상기 섬모양 반도체층을 따라 직렬로 배치하고, 각각 메모리셀의 MIS 커패시터 및 트랜지스터는 일괄로 형성되고, 또한, 메모리셀의 트랜지스터의 게이트 절연막 두께가 메모리셀의 커패시터의 용량 절연막 두께와 동일한 구조인 본 발명의 실시예를 설명한다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 또, 도340 내지 도344 및 도345 내지 도349는, 각각 DRAM의 메모리셀 어레이를 도시한 평면도인 도66의 A-A' 및 B-B'단면도이다.
본 실시예예서는 제 12 절연막이 되는 실리콘 질화막(340)을 5nm 내지 50nm 퇴적하고, 제조예 4 (도350 내지 도352 및 도370 내지 도372)와 동일한 방법을 행하여, 장래 불순물확산층이 되는 영역이외의 섬모양 반도체층(110)의 측벽 및 반도체기판(100)표면에 제 12 절연막인 실리콘 질화막(341, 342, 343)을 배치한다.
계속해서 제 12 절연막인 실리콘 질화막(341, 342, 343)을 마스크로 불순물 확산층이 되는 불순물의 도입을 한다. 예컨대 확산법(예컨대 고층확산법 또는 기상확산법 등)을 사용하여 724, 726, 727 N형 불순물 확산층으로서 비소 1 ×1O18 내지 1 ×1021/cm3정도의 도즈로 형성한다. 또는, 상기 불순물의 도입으로서 경사이온주입을 이용하여 각 섬모양 반도체층(110)의 측벽에 불순물 확산층의 도입을 행한다. 5 내지 45°정도 경사진 방향에서 5 내지 100 keV의 주입에너지, 비소를 1 ×1014 내지 1 ×1016/cm2정도의 도즈를 들 수 있다. 경사이온주입을 할 때는, 섬모양 반도체층(110)의 다방향에서 주입되는 쪽이 표면불순물농도가 균일하게 되는 것이 바람직하다. 또는 상기 불순물의 도입으로서 CVD 법에 의해 비소를 포함하는 산화막을퇴적하고, 그 산화막으로부터의 비소확산을 이용하더라도 좋다. 또한 이 때, 상기 실시예와 같이 제 1 배선층이 되는 불순물 확산층(710)은 이온주입법등에의해 불순물농도의 조정을 하더라도 좋다(도340 및 도345).
계속해서, 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막(341, 342, 343)을 제거한 후, 예컨대 열산화법을 사용하여 각 섬모양 반도체층(110)의 주위에, 예컨대 1Onm 정도의 게이트산화막이 되는 제 3 절연막으로서 산화막(420)을 형성한다(도341 및 도346). 게이트산화막은 열산화막에 한하지 않고, CVD 산화막 또는 질소산화막이라도 좋다.
계속해서 제 1 도전막이 되는 예컨대 다결정 실리콘막(510)을 50nm내지 500nm 정도 퇴적한다. 이 때, 도342와 같이 섬모양 반도체층(110)의 간격이 좁은 방향만의 제 1 홈(210)이 제 1 도전막인 다결정 실리콘막(510)으로 매립되는 막 두께로 한다. 계속해서, 제조예 4 (도355 내지 도361 및 도375 내지 도381)와 동일한 방법을 사용하여, 제 1 도전막인 다결정 실리콘막(510)의 측벽에 제 4 절연막인 실리콘 질화막(321, 322, 323, 324)의 사이드월스페이서를 형성한다(도342 및 도347).
등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)을 분할한 후, 제 1 도전막인 다결정 실리콘막(510)의 노출부를, 예컨대 열산화법에 의해서 제 7 절연막인 산화막(450)을 5nm 내지 50nm 선택적으로 형성한다. 또, 제 1 도전막인 다결정 실리콘막(521∼524)의 불순물의 도입은 제 1 도전막인 다결정 실리콘막(510)의 성막시 또는 성막후에 실행해도 좋고, 제 1 도전막인 다결정 실리콘막(520)의 성막시 또는 성막후에 실행해도 좋고, 도전막으로 된다면 도입시기는 제한되지 않는다. 그 후, 제 4 절연막인 실리콘 질화막사이드월스페이서(321∼324)를 등방성 에칭에의해 제거한 후, CVD 법에 의해 제 8 절연막인 산화막(461)을 50nm 내지 500nm 퇴적하여 에치백을 하고, 제 1 홈(210)에 제 8 절연막인 산화막(461)을 매립한다(도343 및 도348).
그 후, 제 1 절연막인 실리콘 질화막(310)을 등방성 에칭에 의해 제거한 후, 불순물 확산층(724)을 제공하는 섬모양 반도체층(110)의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다(도344 및 도349).
그 후, 공지의 기술에 의해 층간 절연막을 형성하여 콘택트홀 및 금속배선을 형성한다. 이에 의해, 전하 축적층으로서 MIS 커패시터로 구성되는 1트랜지스터 1커패시터 구조의 DRAM 소자를 섬모양 반도체층에 복수, 예컨대 2개, 직렬로 배치하는 것이 실현된다.
또, 이 실시예로서는 제 1 절연막인 실리콘 질화막(310), 제 12 절연막인 실리콘 질화막(341, 342, 343), 제 4 절연막인 실리콘 질화막(321, 322, 323, 324)과 같은 반도체기판 또는 다결정 실리콘막의 표면에 형성되는 막은 실리콘 표면측에서 실리콘 산화막/실리콘 질화막의 복층막으로 하여도 좋다.
또한, 이 실시예에서는, 마스크를 사용하는 일없이 각 메모리셀의 제어게이트를 1방향에 관해서 연속하도록 형성하였다. 이것은, 섬모양 반도체층의 배치가 대칭적이지 않은 경우에 처음에 가능하다. 즉, 제 2 또는 제 3 배선층 방향의 섬모양 반도체층의 인접간격을, 제 4 배선층 방향으로 그것보다 작게 함으로써, 제 4 배선층 방향으로는 분리되어, 제 2 또는 제 3 배선층 방향에 연결되는 배선층이 마스크 없이 자동적으로 얻어진다. 이것에 대하여, 예컨대, 섬모양 반도체층의 배치를 대칭으로 한 경우에는 포트리소그라피에 의한 레지스터의 패터닝 공정에 의해 배선층의 분리를 하더라도 좋다. 또한, 포토리소그라피에 의한 레지스터의 패터닝 공정에 의해 반도체기판(100)에 제 2 홈(220)을 형성하더라도 좋다.
제조예 4
본 실시예에 의해 형성되는 반도체 기억장치는, 반도체 기판을, 예컨대 기둥 모양으로 가공함으로써 섬모양 반도체층을 형성하며, 상기 섬모양 반도체층의 측면을 활성 영역면으로 하여 상기 활성 영역면에 터널 산화막 및 전하 축적층으로서 부유 게이트를 복수 형성하고 각각의 섬모양 반도체층을 반도체 기판에 대해 전기적으로 플로팅 상태로 하여 각각의 메모리셀의 활성 영역을 전기적으로 플로팅 상태로 하는 반도체 기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하여, 선택 게이트·트랜지스터에 삽입되어 메모리·트랜지스터를 복수개, 예컨대 2개 배치하고, 각각의 트랜지스터를 상기 섬모양 반도체층에 따라 직렬로 접속한 구조이며, 선택 게이트·트랜지스터의 게이트 절연막 두께는 메모리·트랜지스터의 게이트 절연막 두께보다 크고, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 본 발명의 실시예를 설명한다.
상기 반도체 기억장치는 이하의 제조 방법에 의해 형성될 수 있다. 또한, 도350 내지 369 및 도370 내지 389는, 각각의 EEPROM의 메모리셀 어레이를 나타내는 평면도인 도1의 A-A' 및 B-B' 단면도이다.
본 실시예로서는 각각의 섬모양 반도체층(110)의 측벽에 채널 이온 주입을할 때까지는 제조예 1과 같다. 그 후, 제 11 절연막이 되는, 예컨대 실리콘 산화막(471)을 50nm-500nm 퇴적하여 이방성 에칭 또는 등방성 에칭으로 하부의 선택 게이트 상단이 위치하는 높이 정도로 제 1 홈부(210)에 매립한다. 그 후, 제 12 절연막이 되는, 예컨대 실리콘 질화막(340)을 5nm-5Onm 퇴적하여 사이드월 스페이서를 형성한다(도350 및 370).
계속해서, 제 11 절연막과 같이 실리콘 산화막(472)을 50nm-500nm 퇴적하여 이방성 에칭 또는 등방성 에칭으로 상부의 선택 게이트의 하단이 위치하는 높이 정도로 제 1 홈부(210)에 매립한다. 그 후, 제 11 절연막인 실리콘 산화막(472)을 마스크로 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막 사이드월 스페이서(340)를 부분적으로 제거한다(도351 및 371).
계속해서, 예컨대 열산화법을 사용하여 각각의 섬모양 반도체층(110)의 주위에 열산화법을 사용하여 제 13 절연막이 되는 15-25nm정도의 산화막(480)을 형성한다(도352 및 372).
계속해서, 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막 사이드월 스페이서(340)를 제거하여, 예컨대 열산화법을 사용하여 각각의 섬모양 반도체층(11O) 주위에, 예컨대 1Onm정도의 터널 산화막이 되는 제 3 절연막으로서 산화막(420)을 형성한다. 이 때, 산화막(480)은 막두께가 증가하여 산화막(481)이 되고 터널 산화막(420)에 의해 후막화된다. 산화막(481)의 막두께는, 산화막(480)의 막두께와 터널 산화막(420)의 막두께에 의해 임의로 설정할 수 있다(도353 및 373). 또한, 터널 산화막은 열산화막에 한하지 않고, CVD산화막, 또는 질소 산화막이라도 좋다.계속해서 제 1 도전막이 되는, 예컨대 다결정 실리콘막(510)을 50nm-200nm정도 퇴적한다.
이후의 공정은, 제조예 1(도282 내지 298 및 도302 내지 317)에 준한다(도354 내지 369 및 374 내지 도389).
또한, 상기 실시예에 추가하여 상기 제 12 절연막이 되는, 예컨대 실리콘 질화막(340)과 같은 반도체 기판의 표면에 형성되는 막은 실리콘 표면측에서 실리콘 산화막/실리콘 질화막의 복층막으로 되어도 좋다.
본 실시예도 또한 제조예 1과 같은 효과가 얻어진다.
또한, 상기 제조예(도350 내지 369 및 도370 내지 389)에 대해, 제 8 절연막인 실리콘 산화막(461)의 매립을 포함하는 경우는, 이방성 에칭으로 하여도 좋다.
이하, 제 8 절연막인 실리콘 산화막(461)을 이방성 에칭에 의해 매립을 행하는 구체적인 제조 공정예를 개시한다. 또한, 도390 내지 394 및 도395 내지 도399는, 각각 EEPROM의 메모리셀 어레이를 나타내는 평면도인 도1의 A-A' 및 B-B' 단면도이다.
본 실시예에서는 CVD법에 의해 제 8 절연막이 되는 실리콘 산화막(461)을 50nm-5OOnm 퇴적할 때까지는 상기 제조예(도350 내지 369 및 도370 내지 389)와 마찬가지이다.
그 후, 제 8 절연막인 실리콘 산화막(461)을 이방성 에칭에 의한 매립을 행한다(도390 및 도395). 이 경우, 도390 및 395에 나타낸 바와 같이 제 1 도전막인 다결정 실리콘(511,512), 제 1 도전막인 다결정 실리콘 (512,513), 제 1 도전막인다결정 실리콘(513,514) 각각의 사이에 있는 홈에 제 8 절연막인 실리콘 산화막(461)이 잔존하는 현상을 나타낸다.
다음, 제 1 도전막인 다결정 실리콘막(512-514) 및 제 7 절연막인 실리콘 산화막(450)에 제 9 절연막이 되는, 예컨대 실리콘 질화막(331)을 5nm-50nm 퇴적한다.
이후의 공정은, 상기 제조예에 준한다(도391 내지 394 및 도396 내지 399).
제 1 도전막인 다결정 실리콘(511,512), 제 1 도전막인 다결정 실리콘(512,513), 제 1 도전막인 다결정 실리콘(513,514) 각각의 사이에 있는 홈에 제 8 절연막인 실리콘 산화막(461)이 잔존하고 있기 때문에, 제 2 도전막인 다결정 실리콘(521-524)을 에치백(back)할 때는 이방성에칭에 의해 행할 수 있다.
이에 의해, 상기 제조예와 동일한 효과를 갖는 반도체 기억장치가 실현된다.
제조예 5
본 실시예에 의해 형성되는 반도체 기억장치는, 산화막이 삽입된 반도체 기판, 예컨대 SOI 기판의 산화막 위의 반도체부를, 예컨대 기둥 모양으로 가공함으로써 섬모양 반도체층을 형성하여, 상기 섬모양 반도체층의 측면을 활성 영역면으로 하고, 상기 활성 영역면에 터널 산화막 및 전하 축적층으로서 부유 게이트를 복수 형성하여, 각각의 섬모양 반도체층을 반도체 기판에 대해 전기적으로 플로팅 상태로 하여, 각각의 메모리셀의 활성 영역을 전기적으로 플로팅 상태로 하는 반도체 기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하여, 선택 게이트·트랜지스터에 삽입되어 메모리·트랜지스터를 복수개, 예컨대 2개 배치하여, 각각의 트랜지스터를 상기 섬모양 반도체층에 따라 직렬로 접속한 구조이다. 선택 게이트·트랜지스터의 게이트 절연막 두께는 메모리·트랜지스터의 게이트 절연막 두께보다 크고, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 본 발명의 실시예를 설명한다.
상기 반도체 기억장치는, 이하의 제조방법에 의해 형성될 수 있다. 또한, 도400 및 402, 도401 및 403은, 각각의 EEPROM 메모리셀 어레이를 나타내는 평면도인 도1의 A-A', B-B' 단면도이다.
도400 및 401은 기판으로서 SOI 기판을 사용한 것 외에는 제조예4(도391 내지 394 및 도396 내지 399)와 거의 같다.
본 실시예도 제조예 1과 같은 효과가 얻어지며, 또한 제 1 배선층이 되는 불순물 확산층(710)의 접합용량이 억제 또는 배제된다.
또한, 도402 및 403은, 제 1 배선층인 불순물 확산층(710)이, SOI 기판의 산화막에 도달하지 않은 것 외에는, 도400 및 401과 마찬가지이다. 또한, 본 실시예로서는 절연막으로서 기판에 산화막이 삽입된 SOI 기판을 사용했지만, 상기 절연막은 질화막이라도 좋으며, 절연막의 종류는 문제되지 않는다.
제조예 6
본 실시예에 의해 형성되는 반도체 기억장치는, 반도체 기판을, 예컨대 주상(柱狀)으로 가공함으로써 섬모양 반도체층을 형성하여 그 섬모양 반도체층의 측면을 활성 영역면으로 하고, 상기 활성 영역면에 터널 산화막 및 전하 축적층으로서 부유 게이트를 복수 형성하여 각각의 섬모양 반도체층을 반도체 기판에 대해전기적으로 공통으로 하는 반도체 기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하여, 선택 게이트·트랜지스터에 삽입되어 메모리·트랜지스터를 복수개, 예컨대 2개 배치하고, 각각의 트랜지스터를 상기 섬모양 반도체층에 따라 직렬로 접속한 구조이다. 선택 게이트·트랜지스터의 게이트 절연막 두께는 메모리·트랜지스터의 게이트 절연막 두께보다 크고, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 본 발명의 실시예를 설명한다.
상기 반도체 기억장치는 이하의 제조방법에 의해 형성될 수 있다. 또한, 도404 내지 412 및 도413 내지 421은, 각각의 EEPROM 메모리셀 어레이를 나타내는 평면도인 도1의 A-A' 및 B-B' 단면도이다.
본 실시예에서는 분할된 제 1 도전막인 다결정 실리콘막(511-514) 및 제 1 절연막인 실리콘 질화막(310)과 자기정합으로 섬모양 반도체층(110)에 불순물 도입하는 공정(도404 및 413)까지는 제조예4(도350 내지 362 및 도370 내지 382)와 같다.
그 후, 제 1 도전막인 다결정 실리콘막(511-514)의 노출부를, 예컨대 열산화법에 의해 제 7 절연막인 산화막(450)을 5nm-50nm 선택적으로 형성한다. 이 때, 불순물 도입량의 조정 또는 열처리를 조정하는 것에 의해 불순물 확산층(710-724)의 확산을 억제하여, 섬모양 반도체층(110)의 P형 영역을 전기적으로 기판과 도통되는 상태로 한다.
이후의 공정은 제조예4에 준한다(도405 내지 412 및 도414 내지 421).
또한, 본 실시예에 있어서 도411 및 420에 나타낸 바와 같이, 제 4 배선을 형성하기 전에 섬모양 반도체층의 상단부에 불순물층(724)과 동일형의 불순물층(725)을 도입함으로써 제 4 배선을 불순물층(724,725)에만 접속한다.
본 제조예에 의해, 불순물 도입량의 조정 또는 열처리의 조정에 의해 불순물 확산층(710-724)의 확산을 억제할 수 있고, 섬모양 반도체층의 높이(확산층의 길이) 방향의 거리를 짧게 설정할 수가 있어, 비용의 삭감 및 프로세스의 불균일 억제에 공헌한다. 또한, 섬모양 반도체층(110)에 있어서 직렬로 접속되는 메모리셀을 독출할 때는, 기판으로부터의 백바이어스 효과에 의한 문턱치 저하의 영향이 있는 것을 제외하며 제조예 1과 같은 효과가 얻어진다.
또한, 섬모양 반도체층(110)에 있어서 직렬로 접속된 메모리셀을 독출할 때는, 기판으로부터의 백바이어스 효과에 의한 문턱치 저하를 고려하여, 각각의 트랜지스터의 게이트 길이를 변화시키는 것으로 대응해도 된다. 이 때, 계층마다 게이트 길이인 제 1 도전막의 높이를 제어할 수 있기 때문에, 각각의 메모리셀의 제어는 용이하게 할 수 있다. 게이트 길이뿐만 아니라 각각의 메모리셀의 역치를 변화시키는 것이라면 이것으로 변해도 좋다.
또한, 선택트랜지스터의 활성화 영역만이 반도체 기판에 대해 전기적으로 공통이 되어도 좋다.
제조예 7
본 실시예에서 형성되는 반도체 기억장치는, 반도체 기판을, 예컨대 기둥 모양으로 가공함으로써 섬모양 반도체층을 형성하여, 상기 섬모양 반도체층의 측면을활성 영역면으로 하고, 상기 활성 영역면에 터널 산화막 및 전하 축적층으로서 부유 게이트를 복수 형성하여, 각각의 섬모양 반도체층을 반도체 기판에 대해 전기적으로 플로팅 상태로 하여, 각각의 메모리셀의 활성 영역을 전기적으로 플로팅 상태로 하는 반도체 기억장치에 있어서, 섬모양 반도체층에 메모리·트랜지스터를 2개 배치하고, 각각의 트랜지스터를 상기 섬모양 반도체층에 따라 직렬로 접속한 구조이고, 각각의 부유 게이트를 일괄적으로 형성하는 본 발명의 실시예를 설명한다.
상기 반도체 기억장치는 이하의 제조방법에 의해 형성될 수 있다. 또한, 도422 내지 439 및 도440 내지 457은 각각의 EEPROM 메모리셀 어레이를 나타내는 평면도인 도50의 A-A'선 및 B-B'선 단면도이다.
본 실시예로서는 p형 실리콘기판(100)의 표면에 마스크층이 된, 예컨대 제 1 절연막으로서 실리콘 질화막(310)을 200-2000nm 퇴적하여, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트(R1)를 마스크로서 사용하여(도422 및 440), 반응성 이온 에칭으로부터 마스크층(310)을 에칭한다. 또한, 마스크층(310)을 사용하여, 반응성 이온 에칭으로부터 p형 반도체 기판(100)을 10OO-20OOnm 에칭하여, 격자 줄무늬형의 제 1 홈부(210)를 형성한다. 이에 의해, p형 반도체 기판(100)은, 기둥모양을 하여 복수의 섬모양 반도체층(110)으로 분리된다.
그 후, 섬모양 반도체층(110)의 표면을 산화하는 것으로 제 2 절연막으로서 열산화막(410)을 1Onm-1OOnm 형성한다. 이 때, 섬모양 반도체층(110)이 최소 가공 치수로 형성된 경우, 열산화막(410)의 형성에 의해 섬모양 반도체층(110)의 크기가 적어진다. 즉, 최소 가공 치수 이하로 형성된다(도423 및 441).
다음, 등방성 에칭에 의해 각각의 섬모양 반도체층(110) 주위의 산화막(410)을 에칭으로 제거한 후, 필요에 따라 경사 이온 주입을 이용하여 각각의 섬모양 반도체층(110)의 측벽에 채널 이온 주입을 한다. 예컨대, 5-45°정도의 경사 방향에서 5-100keV의 주입 에너지, 붕소 1×1O11-1×1O13/cm2정도의 도즈(dose)를 들 수 있다. 채널 이온 주입시에는, 섬모양 반도체층(110)의 다방향에서 주입되는 것이 표면 불순물 농도를 균일하게 할 수 있어서 바람직하다. 채널 이온 주입 대신, CVD법에 의해 붕소를 포함하는 산화막을 퇴적하여 그 산화막으로부터의 붕소확산을 이용해도 된다. 또한, 섬모양 반도체층(110)의 표면에서의 불순물 도입에 관해서는 섬모양 반도체층(110)의 표면을 제 2 절연막인 열산화막(410)으로 피복하기 전에 행해도 되고, 섬모양 반도체층(110)을 형성하기 전에 도입을 완료해도 되며, 섬모양 반도체층(110)의 불순물 농도 분포가 균등하면 수단을 한정하지 않는다.
계속해서, 예컨대 열산화법을 사용해 각각의 섬모양 반도체층(11O)의 주위에, 예컨대 1Onm정도의 터널 산화막이 되는 제 3 절연막으로서 산화막(420)을 형성한다(도424 및 442). 터널 산화막은 열산화막에 한하지 않고, CVD산화막 또는 질소 산화막이라도 좋다.
다음, 제 1 도전막이 되는, 예컨대 다결정 실리콘막(510)을 50nm- 200nm정도 퇴적한다(도425 및 443).
그 후, CVD법에 의해 제 4 절연막으로서, 예컨대 실리콘 질화막(321)을 5-5Onm 퇴적시킨다. 계속해서, 제 4 절연막인 실리콘 질화막(321)을 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서 모양으로 잔존시킨다(도426 및 444).
격자 줄무늬 모양의 제 1 홈부(211)에 CVD법에 의해 제 5 절연막으로서, 예컨대 실리콘 산화막(431)을 5Onm-5OOnm 퇴적한다(도427 및 445).
격자 줄무늬 모양의 제 1 홈부(210)의 소망의 깊이까지 제 5 절연막인 실리콘 산화막(431)을 매립한다(도428 및 446).
그 후, 제 5 절연막인 실리콘 산화막(431)을 마스크로서 제 4 절연막인 실리콘 질화막(321)을 등방성 에칭에 의해 제 5 절연막인 실리콘 산화막(431)과 제 1 도전막인 다결정 실리콘막(510)의 사이에만 제 4 절연막인 실리콘 질화막(321)을 잔존시키도록 에칭을 행한다(도429 및 447).
이 때, 제 5 절연막인 실리콘 산화막(431)의 표면보다 제 4 절연막인 실리콘 질화막(321)이 홈을 일으킨 상태가 되어, 그 홈에 제 6 절연막으로서, 예컨대 실리콘산화막(441)을 3-3Onm 퇴적한다(도430 및 448). 이 때, 제 6 절연막인 실리콘 산화막(441)의 막두께는 제 4 절연막인 실리콘 질화막(321)의 약 반정도 이상의 막이면 상기 홈이 메워진다. 또한, 제 1 도전막인 다결정 실리콘막(510)의 측벽에도 제 6 절연막인 실리콘 산화막(441)이 퇴적하기 때문에, 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽의 제 6 절연막인 실리콘 산화막(441)을 제거한다. 이 때, 상기 홈부에는 제 6 절연막인 실리콘 산화막(441)이 잔존하여, 제 4 절연막인 실리콘 질화막(321)은 제 5 절연막인 실리콘 산화막(431), 제 6 절연막인 실리콘 산화막(441)에 의해 매립된다.
계속해서, 제 4 절연막과 같이 CVD법에 의해 제 4 절연막인 실리콘질화막(322)을 5-5Onm 퇴적시킨다(도431 및 449).
반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서 모양으로 제 4 절연막인 실리콘 질화막(322)을 잔존시킨다(도432 및 450).
이와 같이, 제 1 도전막인 다결정 실리콘막(510)의 측벽에 복수의 실리콘 질화막의 사이드월 스페이서를 형성시킨 후, 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 분할을 한다. 분할된 제 1 도전막인 다결정 실리콘막(511-512) 및 제 1 절연막인 실리콘 질화막(310)과 자기정합으로 섬모양 반도체층(110), 반도체 기판(100)에 불순물 도입을 행한다. 예컨대, 확산법(예컨대 고층확산법 또는 기상확산법 등)을 사용해 710-724의 N형 불순물 확산층으로서 비소 1×1018-1×1021/cm3정도의 도즈로 형성한다. 이 때, 제 1 배선층이 되는 불순물 확산층(710)은 이온 주입법 등에 의해 불순물 농도의 조정을 해도 된다(도433 및 451). 예컨대, 0-7°정도의 경사 방향에서 5-100keV의 주입 에너지, 인이 1×1O13-1×1O15/cm2정도의 도즈가 된다.
그 후, 제 1 도전막인 다결정 실리콘막(511-512)의 노출부를, 예컨대 열산화법에 의해 제 7 절연막인 실리콘 산화막(450)을 5nm∼5Onm 선택적으로 형성한다. 이 때, 열처리를 하는 것에 의해 불순물 확산층(710-722)을 확산시켜 섬모양 반도체층(110)의 P형 영역을 전기적으로 플로팅 상태로 한다(도434 및 452). 또한, 제 1 도전막인 다결정 실리콘막(511-512)의 불순물의 도입은 제 1 도전막인 다결정 실리콘막(510)의 성막시 해도 되고, 섬모양 반도체층(110)에 불순물 도입시 해도 되고, 도전막으로 되면 도입시기는 제한되지 않는다.
그 후, 제 1 도전막인 다결정 실리콘막(511-512) 및 제 7 절연막인 실리콘 산화막(450)에 제 9 절연막인 실리콘 질화막(331)을 5nm-5Onm 퇴적한다(도435 및 453).
CVD법에 의해 제 8 절연막인 실리콘 산화막(461)을 50nm-500nm 퇴적하여, 이방성 에칭 및 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(511)의 측부를 노출하도록 제 8 절연막인 실리콘 산화막(461)을 매립한다. 그 후, 등방성 에칭에 의해 제 8 절연막인 실리콘 질화막(331)의 사이드월 스페이서를 제거하여, 노출된 제 1 도전막인 다결정 실리콘막(511-512)의 표면에 층간절연막(611)을 형성한다(도436 및 454). 상기 층간절연막(611)은, 예컨대 0N0막으로 한다. 구체적으로는 열산화법에 의해 다결정 실리콘막 표면에 5-1Onm의 실리콘 산화막과 CVD법에 의해 5-1Onm의 실리콘 질화막 위에 5-10nm의 실리콘 산화막을 순차적으로 퇴적한다.
계속해서, 제 2 도전막이 되는 다결정 실리콘막(521)을 15nm-150nm 퇴적하여 에치백하는 것으로, 제 1 도전막인 다결정 실리콘막(511)의 측부에 층간절연막(611)을 통해 제 2 도전막인 다결정 실리콘막(521)을 배치시킨다(도437 및 455). 이 때, 도455와 같이 제 2 도전막인 다결정 실리콘막(521)과 자기정합으로 반도체 기판(100)에 제 2 홈부(220)를 형성하여, 제 8 절연막인 실리콘 산화막(460)을 매립하여 불순물 확산층(710)을 분리한다. 즉, 제 2 도전막의 분리부와 자기정합적으로 제 1 배선층의 분리부를 형성한다. 이 때, 섬상(110)의 간격을, 도50의 A-A'방향에 따라 미리 소정의 값 이하로 설정함으로써, 마스크 공정을 사용하지 않고, 그 방향에 연속하는 제어 게이트선이 되는 제 3 배선층으로서 형성된다. 동일 방법으로 반복함으로써 제 1 도전막인 다결정 실리콘막(512)의 측부에 층간절연막(612)을 통해 제 2 도전막인 다결정 실리콘막(522)을 배치시킨다. 제 2 도전막인 다결정 실리콘막(522)의 상층에 제 10 절연막이 되는 산화막(465)을 1OOnm-5OOnm 퇴적한다(도438 및 456).
에치백 또는 CMP법 등에 의해 불순물 확산층(722)을 구비하는 섬모양 반도체층(110)의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다(도439 및 457).
그 후, 공지의 기술에 의해 층간절연막을 형성하여 콘택트 홀 및 금속 배선을 형성한다. 이에 의해, 제 1 도전막이 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하 상태에 의해 메모리 기능을 갖는 반도체 기억장치가 실현된다.
또한, 본 실시예로서는 제 1 절연막인 실리콘 질화막(310), 제 4 절연막인 실리콘 질화막(321,322), 제 9 절연막인 실리콘 질화막(331)과 같은 반도체 기판 또는 다결정 실리콘막의 표면에 형성되는 막은 실리콘 표면측에서 실리콘 산화막/실리콘 질화막의 복층막이라도 좋다.
또한, 실시예로서는, 마스크를 사용하지 않고 각각의 메모리셀의 제어 게이트를 1방향에 대해 연속하도록 형성하였다. 이는, 섬모양 반도체층의 배치가 대칭적이 아닌 경우에 처음으로 가능하다. 즉, 제 3 배선층 방향에 있어서 섬모양 반도체층의 인접 간격을, 제 4 배선층 방향으로 그보다 작게 하는 것에 의해, 제 4 배선층 방향으로는 분리되어, 제 3 배선층 방향에 연결되는 배선층이 마스크 없이 자동적으로 얻어진다. 이에 대해, 예컨대, 섬모양 반도체층의 배치를 대칭으로 한 경우에는 포토리소그라피에 의해 레지스트의 패터닝 공정에 의해 배선층의 분리를 해도 좋다.
또한, 전하 축적층으로서 부유 게이트 이외의 형태가 매우 좋다.
제조예 8
본 실시예로 형성되는 반도체 기억장치는, 반도체 기판을, 예컨대 기둥 모양으로 가공함으로써 섬모양 반도체층을 형성하여, 상기 섬모양 반도체층의 측면을 활성 영역면으로 하여, 상기 활성 영역면에 터널 산화막 및 전하 축적층으로서 부유 게이트를 복수 형성하여, 각각의 섬모양 반도체층을 반도체 기판에 대해 전기적으로 플로팅 상태로 하여, 각각의 메모리셀의 활성 영역을 전기적으로 공통으로 하는 반도체 기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하고, 선택 게이트·트랜지스터에 삽입되어 메모리·트랜지스터를 복수개, 예컨대 2개 배치하여, 각각의 트랜지스터를 상기 섬모양 반도체층에 따라 직렬로 접속한 구조이고, 선택 게이트·트랜지스터의 게이트 절연막 두께는 메모리·트랜지스터의 게이트 절연막 두께보다 크고, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 본 발명의 실시예를 설명한다.
상기 반도체 기억장치는 이하의 제조방법에 의해 형성될 수 있다. 또한, 도458 내지 462 및 도463 내지 467은, 각각의 EEPROM 메모리셀 어레이를 나타내는평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
본 실시예로서는, 제 1 도전막인 다결정 실리콘막(510)의 측벽에 복수의 실리콘 질화막의 사이드월 스페이서를 형성하여(도459 및 464), 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 분할을 할 때, 분할된 제 1 도전막인 다결정 실리콘막(511,512,513,514)의 스페이스의 간격이 2Onm-30nm 이하가 되도록 설정해 불순물 확산층(721,722,723,724)을 도입하지 않는(도460 및 465)것 이외에는, 도461 내지 462 및 도466 내지 467에 나타낸 바와 같이, 제조예4와 같이 행한다.
또한, 본 실시예에 있어서 도458 및 463에 나타낸 바와 같이, 제 1 배선층이 되는 섬모양 반도체층의 하단부에 불순물층(710)을 도입한다. 예컨대, 이온 주입법의 경우 0∼7°정도의 경사 방향에서 5-100keV의 주입 에너지, 비소 1×1013-1×1015/cm2정도의 도즈를 들 수 있다. 또한, 도461 및 466에 나타낸 바와 같이 제 4 배선을 형성하기 전에 섬모양 반도체층의 상단부에 불순물층(725)을 도입한다. 예컨대, 이온 주입법의 경우 0-7°정도의 경사 방향에서 5-100keV의 주입 에너지, 비소 1×1O13-1×1015/cm2 정도의 도즈를 들 수 있다. 그 후, 열처리를 함으로써 불순물 확산층(725)을 활성화시킨다. 또는, 제 1 절연막인 실리콘 질화막(310)을 퇴적하기 전에 반도체 기판 전면에 불순물 확산층(725)을 도입해도 된다.
이 때, 불순물 확산층(710)의 활성화를 동시에 행해도 되며, 불순물 확산층(710) 도입 후 행해도 된다. 또한, 독출시는 도462 또는 도472에 나타낸 바와 같이 각각의 게이트전극(521,522,523,524; 521,522,523,524,530)에 D1로부터 D4또는 D1로부터 D7에 나타낸 공핍층 및 반전층이 전기적으로 접속하는 것에 의해, 불순물 확산층(710,725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 상기 상태에서, 전하 축적층(512,513)의 상태로부터 D2,D3에 반전층이 형성되는지 아닌지를 선택할 수 있도록 게이트 전극(521,522,523,524; 521,522,523,524,530)의 인가 전압을 설정하면, 메모리셀의 정보를 파악할 수 있다.
또한, 도472에 나타낸 각각의 공핍층 및 반전층의 관계는 D4 또는 D3과 D7과 같이 D7의 폭이 넓더라도 상관없고, D3 또는 D2와 D6과 같이 D6의 폭이 좁더라도 상관없으며, D2 또는 D1과 D5와 같이 각각의 폭이 동등하더라도 상관없고, 메모리셀의 정보를 파악할 수 있는 상태이면 상관없다.
본 제조예에서도 제조예4와 같은 효과가 얻어진다. 또한, 제조공정이 적어져, 섬모양 반도체층의 필요한 높이를 작게 할 수 있어 프로세스 불균형이 억제된다.
제조예 9
본 실시예로 형성되는 반도체 기억장치는, 반도체 기판을, 예컨대 기둥 모양으로 가공함으로써 섬모양 반도체층을 형성하여, 상기 섬모양 반도체층의 측면을 활성 영역면으로 하여, 상기 활성 영역면에 터널 산화막 및 전하 축적층으로서 부유 게이트를 복수 형성하고, 각각의 섬모양 반도체층을 반도체 기판에 대해 전기적으로 플로팅 상태로 하여, 각각의 메모리셀의 활성 영역을 전기적으로 공통으로 하는 반도체 기억장치에 있어서, 섬모양 반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하고, 선택 게이트·트랜지스터에 삽입되어 메모리·트랜지스터를복수개, 예컨대 2개 배치하여, 각각의 트랜지스터를 상기 섬모양 반도체층에 따라 직렬로 접속된 구조이며, 선택 게이트·트랜지스터의 게이트 절연막 두께는 메모리·트랜지스터의 게이트 절연막 두께보다 크고, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하여, 각각의 메모리·트랜지스터의 활성 영역에 전위를 전달하고, 각각의 트랜지스터의 사이에 전달 게이트를 배치하는 본 발명의 실시예를 설명한다.
상기 반도체 기억장치는 이하의 제조 방법에 의해 형성될 수 있다. 또한, 도468 내지 472 및 도473 내지 477은 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
본 실시예로서는 제 2 도전막인 다결정 실리콘막(521,522,523,524)을 형성한 후(도468 내지 469 및 도473 내지 474), 제 3 다결정 실리콘막(530)에 의한 게이트 전극을 형성하는 공정이 추가되는 것 외에는 제조예4와 동일하다.
즉, 제 2 도전막인 다결정 실리콘막(521,522,523,524)을 형성시킨 후(도469 및 474), 제 2 도전막인 다결정 실리콘막(521,522) 사이의 섬모양 반도체층(110)이 노출될 수 있을 정도로 제 8 절연막인 실리콘 산화막(464-462), 층간절연막(612,613)을 등방성 에칭에 의해 제거하여, 예컨대 열산화막법을 사용하고 제 16 절연막인 실리콘 산화막(400)을 선택 게이트 및 메모리셀간의 섬모양 반도체층(110) 표면 및 제 1, 제 2 도전막인 다결정 실리콘막(511,512,513,514,521,522,523,524)의 노출부에 형성한다. 그 후, 제 3 도전막인 다결정 실리콘막(530)을 전면에 퇴적한다. 제 2 도전막인 다결정실리콘막(523,524)의 스페이스부가 노출하지 않을 정도로 제 3 도전막인 다결정 실리콘막(530)을 이방성 에칭에 의해 에치백을 행한다.
이후의 공정은, 도470 내지 472 및 도475 내지 477에 나타낸 바와 같이, 제조예4와 같이 행한다.
제조예 10
제조예 1 내지 9에 의해 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 방법에 있어서, 제 1 배선층의 방향과 제 4 배선층의 방향이 필연적으로 교차하는 실시예에 대해 설명되었지만, 이하 제 1 배선층의 방향과 제 4 배선층의 방향이 평행한 구조를 얻기 위한 구체적인 제조 공정예를 설명한다.
상기 반도체 기억장치는 이하의 제조방법에 의해 형성될 수 있다. 또한, 도478 내지 483 및 도484 내지 489는 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
본 실시예에서는 제 1 도전막이 되는, 예컨대 다결정 실리콘막(510)을 50nm-20Onm정도 퇴적시키는 공정(도478 및 484)까지는 제조예4와 같다.
그 후, CVD법에 의해 제 14 절연막으로서, 예컨대 실리콘 질화막(350)을 1OO-3OOnm 퇴적시킨다(도479 및 485). 이 때, 도479와 같이 섬모양 반도체층(110)의 간격이 좁은 방향만의 제 1 홈부(210)가 제 14 절연막인 실리콘 질화막(350)으로 매립하기 곤란하게 되는 막두께로 한다.
계속해서, 제 14 절연막인 실리콘 질화막(350)을 등방성 에칭에 의해 퇴적한막두께분 상당의 에치백을 행한다(도480 및 486). 이 때, 도480과 같이 제 1 도전막인 다결정 실리콘막(510)의 상단부는 노출되지만, 섬모양 반도체층(110)의 간격이 좁은 방향만의 제 1 홈부(210)가 제 14 절연막인 실리콘 질화막(350)으로 매립하기 곤란하게 되는 상태가 된다.
계속해서, 제 15 절연막으로서, 예컨대 실리콘 산화막(490)을 50nm - 200nm 정도 퇴적한다(도481 및 487). 이 때, 도487과 같이 섬모양 반도체층(110)의 간격이 넓은 방향만의 제 1 홈부(210)가 제 15 절연막인 실리콘 산화막(490)으로 매립하기 곤란하게 되는 막두께로 한다.
계속해서, 제 15 절연막인 실리콘 산화막(490)을 퇴적한 막두께분 상당의 에치백을 행하여, 도482의 제 1 홈부(210)에 잔존하고 있는 제 14 절연막인 실리콘 질화막(350)을 등방성 에칭에 의해 제거하여, 제 1 도전막인 다결정 실리콘막(510)을 이방성 에칭에 의해 에치백을 행한다. 이 때, 도488과 같이 섬모양 반도체층(110)의 간격이 넓은 방향만의 제 1 도전막인 다결정 실리콘막(510)의 상단부가 노출되어 제거되지만 제 1 홈부(210)가 제 15 절연막인 실리콘 산화막(490)으로 매립하기 곤란하게 되는 상태이기 때문에 제 1 도전막인 다결정 실리콘막(510)의 하단부는 제거되지 않는다. 계속해서, 사이드월 스페이서 모양이 된 제 1 도전막인 다결정 실리콘막(510)을 마스크로 반도체 기판(100)에 제 2 홈부(220)를 형성한다(도482 및 488).
다음, 제 2 홈부(220)에 제 8 절연막인 실리콘 산화막(460)을 매립하여, 제 1 도전막인 다결정 실리콘막(510)을 분할하기 위한 마스크 재료가 되는 제 4 절연막인 실리콘 질화막(321)을 5-50nm 퇴적시킨다.
이후의 공정은, 도483 및 489에 나타낸 바와 같이 제조예4와 같이 행한다.
이에 의해, 제 1 배선층과 제 4 배선층이 평행한 제 1 도전막이 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하 상태에 의해 메모리 기능을 갖는 반도체 기억장치가 실현된다.
또한, 본 실시예로서는 제 1 절연막인 실리콘 질화막(310), 제 12 절연막인 실리콘 질화막(341,342,343), 제 4 절연막인 실리콘 질화막(321,322,323,324), 및 제 14 절연막인 실리콘 질화막(350)과 같은 반도체 기판 또는 다결정 실리콘막의 표면에 형성되는 막은 실리콘 표면측에서 실리콘 산화막/실리콘 질화막의 복층막이라도 좋다.
제조예 11
제조예 10으로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 방법에 있어서, 제 1 배선층의 방향과 제 4 배선층의 방향이 필연적으로 교차하는 실시예에 대해 설명하였지만, 다음에 제 1 배선층의 방향과 제 4 배선층의 방향이 평행한 구조를 얻기 때문에, 마스크를 사용하지 않고 섬모양 반도체층(110)의 간격이 좁은 방향만의 제 1 홈부(210)를 개구하고 반도체 기판(100)에 제 1 배선층의 분리구를 형성했다. 이에 대해, 예컨대, 포토리소그라피에 의해 레지스터의 패터닝 정도에 의해 제 1 배선층의 분리구를 형성하는 구체적인 제조공정예를 이하 설명한다.
상기 반도체 기억장치는 이하의 제조 방법에 의해 형성될 수 있다. 또한,도490 내지 495 및 도496 내지 501은 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
본 실시예로서는 제 1 도전막이 되는, 예컨대 다결정 실리콘막(510)을 50nm-20Onm 정도로 퇴적시키는 공정(도490 및 496)까지는 제조예4와 같다.
그 후, CVD법에 의해 제 15 절연막으로서, 예컨대 실리콘 산화막(490)을 100nm-300nm 정도 퇴적한다. 계속해서, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스터(R4) 및 제 1 도전막인 다결정 실리콘막(510)을 마스크로 사용해 반응성 이온 에칭에 의해 제 15 절연막인 실리콘 산화막(490)을 에칭한다(도491 및 497).
제 15 절연막인 실리콘 산화막(490)을 마스크로 제 1 도전막인 다결정 실리콘막(510)을 이방성 에칭에 의해 에치백을 하여 제 1 홈부(210) 저부의 제 1 도전막인 다결정 실리콘막(510)을 부분적으로 제거한다. 계속해서, 사이드월 스페이서 모양이 된 제 1 도전막인 다결정 실리콘막(510)과 부분적으로 잔존하는 제 15 절연막인 실리콘 산화막(490)을 마스크로 반도체 기판(100)에 제 2 홈부(220)를 형성한다(도492 및 498). 또는, 제 1 홈부(210)에 부분적으로 잔존한 제 15 절연막인 실리콘 산화막(490)을 등방 에칭에 의해 제거하여, 도493에 나타낸 바와 같이 1방향은 제 1 홈부(210)에 제 15 절연막인 실리콘 산화막(490)을 잔존시키지 않고, 다른 쪽은 제 1 홈부(210)에 제 15 절연막인 실리콘 산화막(490)을 잔존시킨다(도493 및 499).
그 후, 제 1 도전막인 다결정 실리콘막(510)을 마스크로 반도체 기판(100)에제 2 홈부(220)를 형성한다(도494 및 500).
다음, 제 2 홈부(220)에 제 8 절연막으로서, 예컨대 실리콘 산화막(460)을 매립하여, 제 1 도전막인 다결정 실리콘막(510)을 분할하기 위한 마스크 재료가 되는 제 4 절연막인 실리콘 질화막(321)을 5-50nm 퇴적시킨다.
다음, 도495 및 501에 나타낸 바와 같이, 제조예4와 같이 행한다.
이에 의해, 제 1 배선층과 제 4 배선층이 평행한 제 1 도전막이 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하 상태에 의해 메모리 기능을 갖는 반도체 기억장치가 실현된다.
제조예 12
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 방법에 있어서, 제 1 배선층 방향과 제 4 배선층 방향이 필연적으로 교차하는 실시예에 대해 설명하였지만, 이하 제 1 배선층이 메모리 어레이에 대해 전기적으로 공통인 구조를 얻기 위한 구체적인 제조 공정예를 설명한다.
상기 반도체 기억장치는 이하의 제조 방법에 의해 형성될 수 있다. 또한, 도502 및 503은, 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
본 실시예로서는, 도502 및 503에 나타낸 바와 같이, 반도체 기판(100)에 제 2 홈부(220)를 형성하지 않고, 제조예4로부터 이에 관계되는 공정을 생략한 것과 같다.
이에 의해, 적어도 어레이 내의 제 1 배선층이 분할되지 않고 공통이 되어, 제 1 도전막이 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하 상태에 의해 메모리 기능을 갖는 반도체 기억장치가 실현된다.
제조예 13
제조예 1 내지 9로 형성되는 반도체 기억장치에 있어서, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성할 때, 등방성 에칭에 의해 행하였지만, 이방성 H로 행한 경우에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 또한, 도504 및 505는 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
도504 및 505에 나타낸 바와 같이, 제 1 도전막이 되는 다결정 실리콘막(511-514)을 분리 형성할 때, 이방성 H로 행해도 좋다.
제조예 14
제조예 1 내지 9로 형성되는 반도체 기억장치에 있어서, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성할 때, 이들 트랜지스터의 게이트의 수직 방향의 길이가 다른 경우에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 또한, 도506 및 508, 도507 및 509는 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선, B-B'선 단면도이다.
제 1 도전막인 다결정 실리콘막(511-514)의 수직 방향의 길이는, 동일 길이가 아니어도 좋다.
즉, 도506 및 507에 나타낸 바와 같이, 메모리셀의 게이트 또는 선택 게이트가 되는 제 1 도전막인 다결정 실리콘막(511-514)의 반도체 기판(100)에 대해 수직인 방향의 길이는, 제 1 도전막인 다결정 실리콘막(512,513)의 메모리셀의 게이트 길이가 달라도 된다.
또한, 도508 및 509에 나타낸 바와 같이, 제 1 도전막인 다결정 실리콘막(511,514)의 선택 게이트 길이는 달라도 좋다.
제조예 15
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성할 때, 제 4 배선층(840)과 접속되는 섬모양 반도체층(110)의 상단부에 위치하는 불순물 확산층(724)의 높이를 크게 배치하는 경우에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 또한, 도510 및 511은 각각의 EEPR0M 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'및 B-B' 단면도이다.
도510 및 511에 나타낸 바와 같이, 제 4 배선층(840)과 접속되는 섬모양 반도체층(110)의 상단부에 위치하는 불순물 확산층(724)의 높이는 커도 좋다. 이 때, 제 10 절연막인 실리콘산화막(465)의 막두께를 깊게 설정할 수 있고, 제 2 도전막인 다결정 실리콘막(524)과 제 4 배선층(840)의 절연성이 향상된다. 또는 불순물 확산층(724)을 노출시킬 때, 노출 면적을 크게 설정할 수 있기 때문에 불순물 확산층(724)과 제 4 배선층(840)의 접속 성능이 향상된다.
제조예 16
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택게이트 및 부유 게이트를 일괄적으로 형성할 때, 섬모양 반도체층(110)의 형상에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 또한, 도512 내지 513 및 도514 내지 515는 각각의 EEPR0M 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
반응성 이온 에칭에 의해 제 1 홈부(210)를 형성할 때, 도512 및 514에 나타낸 바와 같이 섬모양 반도체층(110)의 상단부와 하단부의 외형은 달라도 좋다.
또한, 도513 및 515에 나타낸 바와 같이, 섬모양 반도체층(110)의 상단부와 하단부의 수평 방향의 위치는 어긋나도 좋다.
예컨대, 표면으로부터의 도1과 같이 섬모양 반도체층(110)이 원형을 보이고 있는 경우는 도512로서는 원추형을 보이고 있고, 도513으로서는 경사 원주를 나타내는 구조가 된다. 또한, 반도체 기판(100)에 대해 수직인 방향에 직렬로 메모리셀을 배치할 수 있는 구조이면 섬모양 반도체층(110)의 형상은 특히 한정되지 않는다.
제조예 17
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성할 때, 섬모양 반도체층(110)의 저부의 형상에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 도516 내지 523 및 도524 내지 531은 각각의 EEPR0M 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
도516 및 524, 도519 및 527에 나타낸 바와 같이, 격자 줄무늬 모양의 제 1홈부(210)의 저부형상은 부분적으로 또는 전체가 원만한 형상을 한 경사구조를 보여도 좋다.
이하, 제조예4에 준한 후의 단면을 도517 및 525, 도518 및 526, 도520 및 528, 도521 및 529에 각각 나타낸다. 여기서, 도517 및 525, 도520 및 528과 같이 제 1 도전막이 되는 다결정 실리콘막(511)의 하단부는 제 1 홈부(210)의 저부의 경사부에 도달하더라도 좋다.
또한, 도518 및 526, 도521 및 529와 같이 제 1 도전막인 다결정 실리콘막(511)의 하단부는 제 1 홈부(210)의 저부의 경사부에 도달하지 않아도 좋다.
마찬가지로 격자 줄무늬 모양의 제 1 홈부(210)의 저부 형상은 도522 및 530, 도523 및 531에 나타낸 것과 같은 경사 구조를 보여도 좋다.
제조예 18
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성할 때, 섬모양 반도체층(110)의 형성 후, 제 1 절연막인 실리콘 질화막(310)의 형상에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 또한, 도532 내지 533 및 도534 내지 535는 EEPROM의 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이와 같이, 제조예 1(도279 및 299)에 있어서 공지의 포토리소그라피 기술에 의해 패터닝된 레지스터(R1)를 마스크로서 사용하여, 반응성 이온 에칭에 의해 마스크층(310)을 에칭하여, 마스크층(310)을 사용해 반응성 이온 에칭에 의해 p형 반도체 기판(1O0)을 2000-20000nm 에칭하여 격자 줄무늬 모양의 제 1 홈부(210)를 형성할 때, 마스크층(310)은 섬모양 반도체층(110)의 외형보다 작거나(도532 및 534) 커도(도533 및 535) 좋으며, 마스크층(310)의 형상은 특히 한정되지 않는다.
제조예 19
제조예 1 내지 9에서 형성되는 반도체 기억장치에 있어서, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성할 때, 섬모양 반도체층(110)에 피복되는 다결정 실리콘막의 개별적인 형상에 있어서, 구체적인 제조 공정예를 다음에 나타낸다. 또한, 도536 내지 537 및 도538 내지 539는 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 A-A'선 및 B-B'선 단면도이다.
도536 및 538, 도537 및 539에 나타낸 바와 같이, 섬모양 반도체층(110)에 피복되는 제 1 도전막인 다결정 실리콘막(510)은, 제 1 홈부(210)의 저부 형상에 따라 균일하게 퇴적된 구조를 보여도 좋다.
또한, 도282 및 302, 도354 및 374에 나타낸 바와 같이, 제 1 홈부(210)의 저부 형상에 따라서는 부분적으로 불균일하게 퇴적된 구조를 보여도 좋다.
제조예 20
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 방법에 있어서, 제 1 배선층인 불순물 확산층(710)에 주변회로와 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 나타낸다.
상기 반도체 기억장치는 이하의 제조방법에 의해 형성될 수 있다. 또한,도540 내지 562 및 도563 내지 585는 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 C-C'선 및 D-D'선 단면도이다.
본 실시예로서는 반도체 기판이 되는, 예컨대 p형 실리콘기판(100)의 표면에 마스크층이 되는 제 1 절연막으로서, 예컨대 실리콘 질화막(310)을 200-2000nm 퇴적하여, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스터(R1)를 마스크로서 사용한다(도540 및 563).
반응성 이온 에칭에 의해 제 1 절연막인 실리콘 질화막(310)을 에칭한다. 또한, 제 1 절연막인 실리콘 질화막(310)을 마스크로 사용하여, 반응성 이온 에칭에 의해, 예컨대 반도체 기판인 p형 실리콘 기판(100)을 2000-20000nm 정도 에칭하여, 격자 줄무늬 모양의 제 1 홈부(210)를 형성한다. 이에 의해, 반도체 기판인 p형 실리콘 기판(100)은, 기둥 모양을 하여 복수의 섬모양 반도체층(110)으로 분리된다. 그 후, 섬모양 반도체층(110)의 표면을 산화하는 것으로 제 2 절연막이 되는, 예컨대 열산화막(410)을 1Onm-1OOnm 형성한다. 이 때, 섬모양 반도체층(110)이 최소 가공 치수로 형성되어 있던 경우, 열산화막(410)의 형성에 의해 섬모양 반도체층(110)의 크기가 작게 된다. 즉, 최소가공 치수는 이하에 형성된다(도541 및 564).
다음, 예컨대 등방성 에칭에 의해 각각의 섬모양 반도체층(110) 주위의 제 2 절연막인 열산화막(410)을 에칭 제거한 후, 필요에 따라 경사 이온 주입을 이용해 각각의 섬모양 반도체층(110)의 측벽에 채널 이온 주입을 한다. 예컨대, 5-45°정도의 경사 방향에서 5-100keV의 주입 에너지, 붕소 1×1O11-1×1013/cm2 정도의 도즈를 들 수 있다. 채널 이온 주입시에는, 섬모양 반도체층(110)의 다방향에서 주입되는 것이 표면 불순물 농도를 균일하게 할 수 있어서 바람직하다. 또는, 채널 이온 주입 대신, CVD법에 의해 붕소를 포함하는 산화막을 퇴적하여, 그 산화막으로부터의 붕소확산을 이용해도 좋다. 또한, 섬모양 반도체층(110)의 표면에서의 불순물 도입에 대해서는 섬모양 반도체층(110)의 표면을 제 2 절연막인 열산화막(410)으로 피복하기 전에 행해도 좋고, 섬모양 반도체층(110)을 형성하기 전에 도입을 완료해도 좋으며, 섬모양 반도체층(110)의 불순물 농도 분포가 동등하면 수단을 한정하지 않는다.
계속해서, 예컨대 열산화법을 이용하여 각각의 섬모양 반도체층(11O) 주위에, 예컨대 1Onm 정도의 터널 산화막이 되는 제 3 절연막으로서, 예컨대 실리콘 산화막(420)을 형성한다(도542 및 565). 이 때, 터널 산화막은 열산화막에 한하지 않으며, CVD산화막, 또는 질소 산화막이라도 좋다.
계속해서, 제 1 도전막이 되는, 예컨대 다결정 실리콘막(510)을 50nm-200nm 정도 퇴적한다(도543 및 566).
그 후, CVD법에 의해 제 4 절연막으로서, 예컨대 실리콘 질화막(321)을 5-5Onm 퇴적시킨다. 계속해서, 제 4 절연막인 실리콘 질화막(321)을, 예컨대 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서 모양으로 잔존시킨다(도544 및 567).
격자 줄무늬 모양의 제 1 홈부(210)에 CVD법에 의해 제 5 절연막으로서, 예컨대 실리콘 산화막(431)을 5Onm-500nm 퇴적한다(도545 및 568).
격자 줄무늬 모양의 제 1 홈부(210)의 소망의 깊이까지 제 5 절연막인 실리콘 산화막(431)을 매립한다(도546 및 569).
그 후, 제 5 절연막인 실리콘 산화막(431)을 마스크로 제 4 절연막인 실리콘 질화막(321)을 등방성 에칭에 의해 제 5 절연막인 실리콘 산화막(431)과 제 1 도전막인 다결정 실리콘막(510)의 사이에만 제 4 절연막인 실리콘 질화막(321)을 잔존시키도록 에칭을 행한다(도547 및 570). 이 때, 제 5 절연막인 실리콘 산화막(431)의 표면으로부터 제 4 절연막인 실리콘 질화막(321)이 홈을 일으킨 상태가 된 채로 상기 홈에 제 6 절연막으로서 실리콘 산화막(441)을 3-3Onm 퇴적한다. 이 때, 제 6 절연막인 실리콘 산화막(441)의 막두께는 제 4 절연막인 실리콘 질화막(321)의 약 반정도 이상의 막이면 상기 홈이 매립된다. 또한, 제 1 도전막인 다결정 실리콘막(510)의 측벽에도 산화막(441)이 퇴적하기 때문에, 예컨대 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510) 측벽의 산화막(441)을 제거한다. 이 때, 상기 홈부에는 제 6 절연막인 실리콘 산화막(441)이 잔존하여, 제 4 절연막인 실리콘 질화막(321)은 제 5 절연막인 실리콘 산화막(431), 제 6 절연막인 실리콘 산화막(441)에 의해 매립된다.
계속해서, CVD법에 의해 제 4 절연막인 실리콘 질화막(322)을 5-50nm 퇴적시켜, 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서 모양으로 제 4 절연막인 실리콘 질화막(322)을 잔존시킨다(도548 및 도571).
그 후, 제 5 절연막인 실리콘 산화막(432)을 매립한 후, 사이드월 스페이서모양의 제 4 절연막인 실리콘 질화막(322)의 상부에, 제 6 절연막인 실리콘산화막(442)을 배치한다. 그 후, 제 1 도전막인 다결정 실리콘막(510)의 측벽에 제 4 절연막인 실리콘 질화막(323)의 사이드월 스페이서를 형성한다(도549 및 572).
이를 반복함으로써 제 1 도전막인 다결정 실리콘막(510)의 측벽에 복수의 제 4 절연막인 실리콘 질화막(321-324)의 사이드월 스페이서를 형성시킨다(도550 및 573).
그 후, 제 15 절연막으로서, 예컨대 실리콘 산화막(499)을 50nm- 50Onm 퇴적하여, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스터(R2O)를 형성한다(도551 및 574).
이를 마스크로서 사용하여, 제 1 배선층 인출부의 어레이측에 인접하지 않는 부분에 대해, 반응성 이온 에칭에 의해 제 15 절연막인 실리콘 산화막(499)을 에칭 제거한다(도552 및 575).
계속해서, 제 1 도전막인 다결정 실리콘막(510)을 에칭 제거한다.
그 후, 제 15 절연막인 실리콘 산화막(499)을 에칭 제거하고, 계속해서 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)을 분할한다. 상기 등방성 에칭에 의해 제 1 배선층 인출부의 어레이측에는 제 1 도전막인 다결정 실리콘막(510)에 의한 부유 게이트를 남기고, 그 반대측에는 섬모양 반도체층(110)의 표면이 노출되는 상태로 된다.
분할된 제 1 도전막인 다결정 실리콘막(511-514) 및 제 1 절연막인 실리콘질화막(310)과 자기정합으로 섬모양 반도체층(110), 반도체 기판(100)에 불순물 도입을 한다. 예컨대, 확산법(예컨대 고층확산법 또는 기상확산법 등)을 사용해 710-724의 N형 불순물 확산층과 비소 1×1018-1×1O21/cm3 정도의 도즈로 형성한다. 이 때, 제 1 배선층이 되는 불순물 확산층(710)은 이온 주입법 등에 의해 불순물 농도를 조정해도 좋다(도553 및 576). 예컨대, 0-7°정도의 경사 방향으로 5-1O0keV 주입 에너지, 인 1×1013-1×1015/cm2 정도의 도즈를 들 수 있다.
그 후, 제 1 도전막인 다결정 실리콘막(511-514)의 노출부를, 예컨대 열산화법에 의해 제 7 절연막인 실리콘 산화막(450)을 5nm-5Onm 선택적으로 형성한다. 이 때, 열처리를 함으로써 불순물 확산층(710-724)을 확산시켜 섬모양 반도체층(110)의 P형 영역을 전기적으로 플로팅 상태로 하여, 제 1 배선층 인출부에서는 불순물 확산층(710-724)의 모두가 하나로 연결되는 상태로 한다(도554 및 도577).
또한, 제 1 도전막인 다결정 실리콘막(511-514)의 불순물의 도입은 제 1 도전막인 다결정 실리콘막(510)의 성막시 해도 좋고, 섬모양 반도체층(110)에 불순물 도입시 해도 되며, 도전막으로 되는 것이면 도입 시기는 제한되지 않는다. 그 후, 제 4 절연막인 실리콘 질화막 사이드월 스페이서(321-324)를, 예컨대 등방성 에칭에 의해 제거한 후, CVD법에 의해 제 8 절연막으로서, 예컨대 실리콘 산화막(461)을 5Onm-500nm 퇴적하여 이방성 에칭 및 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(511)의 측부를 매립하도록 제 8 절연막인 실리콘 산화막(461)을 매립한다.
그 후, 제 1 도전막인 다결정 실리콘막(512-514) 및 제 7 절연막인 실리콘산화막(450)에 제 9 절연막으로서, 예컨대 실리콘 질화막(331)을 5nm-50nm 퇴적하여 사이드월 스페이서를 형성한다(도555 및 578).
계속해서, 제 1 도전막인 다결정 실리콘막(511)의 측부를 노출시킬 정도로 제 8 절연막인 실리콘 산화막(461)을 에치백하여, 제 2 도전막으로서, 예컨대 다결정 실리콘막(521)을 15nm-150nm 퇴적한다. 그 후, 제 2 도전막인 다결정 실리콘막(521)과 자기정합으로 반도체 기판인 p형 실리콘 기판(100)에 제 2 홈부(220)를 형성하여, 불순물 확산층(710)을 분리한다. 제 2 도전막의 분리부와 자기정합적으로 제 1 배선층의 분리를 행한다(도556 및 579).
이 때 제 1 배선층 인출부의 확산층과 제 1 배선층은, 제 1 배선층 인출부의 어레이측에 부유 게이트를 남긴 분의 폭을 갖는 것으로부터 분리되지 않고, 전기적으로 연결된 상태를 유지한다. 상기 제 1 배선층 인출부의 확산층과 제 1 배선층의 분리를 회피하기 위해, 예컨대 도1에 있어서의 어레이와 제 1 배선층 인출부의 C-C'방향의 간격을, 어레이의 섬모양 반도체층 C-C'방향의 간격보다 짧게 설정함으로써 전기적으로 연결된 상태를 유지해도 좋다.
계속해서, 제 1 도전막인 다결정 실리콘막(511)과 접촉할 수 있을 정도로, 제 2 도전막인 다결정 실리콘막(521)을 에치백하여 선택 게이트로 한다(도557 및 580). 이 때, 섬모양 반도체층(110)의 간격을, 도1의 C-C'방향으로 미리 소정의 값 이하로 설정함으로써, 마스크 공정을 사용하지 않고, 상기 방향에 연속하는 선택 게이트선이 되는 제 2 배선층으로서 형성된다.
그 후, 등방성 에칭에 의해 제 9 절연막인 실리콘 질화막(331)의 사이드월스페이서를 제거하여, 노출된 제 1 도전막인 다결정 실리콘막(512-514)의 표면에 층간절연막(612)을 형성한다. 상기 층간절연막(612)은, 예컨대 ON0막으로 한다. 구체적으로는 열산화법에 의해 다결정 실리콘막 표면에 5-1Onm의 실리콘 산화막과 CVD법에 의해 5-1Onm의 실리콘 질화막과 5-1Onm의 실리콘 산화막을 순차적으로 퇴적한다.
계속해서 제 2 도전막이 되는 다결정 실리콘막(522)을 15nm-150nm 퇴적하여 에치백 함으로써, 제 1 도전막인 다결정 실리콘막(512)의 측부에 층간절연막(612)을 통해 제 2 도전막인 다결정 실리콘막(522)을 배치시킨다(도558 및 581). 이 때, 도1의 C-C'방향에 대해 미리 소정의 값 이하로 설정함으로써, 마스크 공정을 사용하지 않고, 상기 방향에 연속하는 제어 게이트선이 되는 제 3 배선층으로서 형성된다.
마찬가지로 제 1 도전막인 다결정 실리콘막(513)의 측부에 층간절연막(613)을 개재시켜 제 2 도전막인 다결정 실리콘막(523)을 배치시킨다(도559 및 582).
최상단 제 1 도전막인 다결정 실리콘막(514)에 있어서는 최하단 제 1 도전막인 다결정 실리콘막(511)과 같이 제 1 도전막인 다결정 실리콘막(514)과 접촉할 수 있을 정도로, 제 2 도전막인 다결정 실리콘막(524)을 에치백한다.
계속해서 제 2 도전막인 다결정 실리콘막(524)의 상층에 제 10 절연막으로서, 예컨대 실리콘 산화막(465)을 1O0nm-500nm 퇴적하여, 에치백 또는 CMP법 등에 의해 불순물 확산층(724)을 대비하는 섬모양 반도체층(110)의 상부 및 제 1 배선층 인출부의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다(도560 및 583).
그 후, 공지기술에 의해 층간절연막을 형성하여 콘택트 홀 및 금속 배선을 형성한다. 또한, 도583에는 복수의 제 1 배선층에 같은 전위를 주는 경우의 배선도를 나타내고 있지만, 제 1 배선층 1개마다 인출하는 것과 같은 금속 배선을 형성하여도 좋다.
이에 의해, 제 1 도전막이 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하 상태에 의해 메모리 기능을 갖는 반도체 기억장치가 실현됨과 동시에 제 1 배선층은 다른 배선층과 전기적으로 접촉하지 않고 반도체 표면으로 노출된다.
또한, 제 4 배선층을 배치하기 전에 공지기술에 의해 층간절연막을 형성하여, 필요에 따라 에치백 또는 CMP를 세운 후, 제 1 콘택트(910)를 형성하여, 그 후 제 4 배선층을 배치해도 좋고(도561 및 584), 또한 도561 및 도584의 구조에 대해 제 1 배선층 1개마다 인출하는 것과 같은 금속 배선을 형성해도 좋다(도562 및 585).
제조예 21
제조예 1 내지 9로 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 방법에 있어서, 제 2 및 제 3 배선층과 주변회로의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 설명한다.
상기 반도체 기억장치는 이하의 제조방법에 의해 형성될 수 있다. 또한,도586 내지 605, 도606 내지 613 및 도614 내지 636은 각각의 EEPROM 메모리셀 어레이를 나타낸 평면도인 도1의 E-E', F-F' 및 G-G'선 단면도이다.
본 실시예는 반도체 기판이 된, 예컨대 p형 실리콘 기판(100)의 표면에 마스크층이 되는 제 1 절연막으로서, 예컨대 실리콘 질화막(310)을 200-2000nm 퇴적하여, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스터(R1) 마스크를 형성한다(도586 및 614).
이를 마스크로 사용하여, 반응성 이온 에칭에 의해 제 1 절연막인 실리콘 질화막(310)을 에칭한다. 또한, 제 1 절연막인 실리콘 질화막(310)을 마스크로 사용하여, 반응성 이온 에칭에 의한 반도체 기판인, 예컨대 p형 실리콘 기판(10O)을 2000-20000nm 정도 에칭하여, 격자 줄무늬 모양의 제 1 홈부(210)를 형성한다. 이에 의해, 반도체 기판인 p형 실리콘 기판(100)은, 기둥 모양으로 된 복수의 섬모양 반도체층(110)으로 분리된다. 그 후, 섬모양 반도체층(110)의 표면을 산화하는 것으로 제 2 절연막이 되는, 예컨대 열산화막(410)을 1Onm-1OOnm 형성한다. 이 때, 섬모양 반도체층(110)이 최소 가공 치수로 형성된 경우, 열산화막(410)의 형성에 의해 섬모양 반도체층(110)의 크기가 작게 된다. 즉, 최소 가공 치수 이하로 형성된다(도587 및 615).
다음, 예컨대 등방성 에칭에 의해 각각의 섬모양 반도체층(110)의 주위의 제 2 절연막인 열산화막(410)을 에칭 제거한 후, 필요에 따라 경사 이온 주입을 이용해 각각의 섬모양 반도체층(110)의 측벽에 채널 이온 주입을 한다. 예컨대, 5-45°정도의 경사 방향에서 5-100keV의 주입 에너지, 붕소 1×1O11-1×1013/cm2 정도의도즈를 들 수 있다. 채널 이온 주입시에는, 섬모양 반도체층(110)의 다방향에서 주입되는 것이 표면 불순물 농도를 균일하게 할 수 있어서 바람직하다. 또는 채널 이온 주입 대신, CVD법에 의해 붕소를 포함하는 산화막을 퇴적하여, 본 산화막으로부터의 붕소확산을 이용해도 좋다. 한편, 섬모양 반도체층(110)의 표면에서의 불순물 도입에 관해서는 섬모양 반도체층(110)의 표면을 제 2 절연막인 열산화막(410)으로 피복하기 전에 행해도 좋고, 섬모양 반도체층(110)을 형성하기 전에 도입을 완료해도 되며, 섬모양 반도체층(110)의 불순물 농도 분포가 균일하면 수단을 한정하지 않는다.
계속해서, 예컨대 열산화법을 이용하여 각각의 섬모양 반도체층(11O) 주위에, 예컨대 1Onm정도의 터널 산화막이 되는 제 3 절연막으로서, 예컨대 실리콘 산화막(420)을 형성한다(도588 및 616). 이 때, 터널 산화막은 열산화막에 한하지 않고, CVD산화막, 또는 질소 산화막이라도 좋다.
계속해서, 제 1 도전막이 되는, 예컨대 다결정 실리콘막(510)을 50nm-200nm 정도 퇴적한다(도589 및 617).
그 후, CVD법에 의해 제 4 절연막으로서, 예컨대 실리콘 질화막(321)을 5-50nm 퇴적시킨다. 계속해서, 제 4 절연막인 실리콘 질화막(321)을, 예컨대 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서 모양으로 잔존시켜(도590 및 618), 격자 줄무늬 모양의 제 1 홈부(210)에 CVD법에 의한 제 5 절연막으로서, 예컨대 실리콘 산화막(431)을 50nm-5O0nm 퇴적한다(도591 및 619).
격자 줄무늬 모양의 제 1 홈부(210)의 소망의 깊이까지 제 5 절연막인 실리콘 산화막(431)을 매립한다(도592 및 620).
그 후, 제 5 절연막인 실리콘 산화막(431)을 마스크로 제 4 절연막인 실리콘 질화막(321)을 등방성 에칭에 의해 제 5 절연막인 실리콘 산화막(431)과 제 1 도전막인 다결정 실리콘막(510) 사이에만 제 4 절연막인 실리콘 질화막(321)을 잔존시키도록 에칭한다(도593 및 621). 이 때, 제 5 절연막인 실리콘 산화막(431)의 표면으로부터 제 4 절연막인 실리콘 질화막(321)이 홈을 일으킨 상태가 되어 상기 홈에 제 6 절연막으로서 실리콘 산화막(441)을 3-3Onm 퇴적한다. 제 6 절연막인 실리콘 산화막(441)의 막두께가 제 4 절연막인 실리콘 질화막(321)의 약 반정도 이상의 막이면 상기 홈은 매립된다. 제 1 도전막인 다결정 실리콘막(510)의 측벽에도 산화막(441)이 퇴적하기 때문에, 예컨대 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽의 산화막(441)을 제거한다. 상기 홈부에는 제 6 절연막인 실리콘 산화막(441)이 잔존하여, 제 4 절연막인 실리콘 질화막(321)은 제 5 절연막인 실리콘 산화막(431), 제 6 절연막인 실리콘 산화막(441)에 의해 매립된다.
이어서, 동일하게 CVD법에 의해 제 4 절연막인 실리콘 질화막((322))을 5∼50 nm 퇴적시키고, 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서상으로 제 4 절연막인 실리콘 질화막(322)을 잔존시킨다(도 594 및 도 622).
그 후, 동일하게 제 5 절연막인 실리콘 산화막(432)을 매립한 후, 사이드월 스페이서상의 제 4 절연막인 실리콘 질화막(322)의 상부에 동일하게 제 6 절연막인실리콘 산화막(442)을 배치한다. 그 후, 동일하게 제 1 도전막인 다결정 실리콘막(510)의 측벽에 제 4 절연막인 실리콘 질화막(323)의 사이드월 스페이서를 형성한다 (도 595 및 도 623).
이들을 반복하는 것에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 복수의 제 4 절연막인 실리콘 질화막의 사이드월 스페이서를 형성한다(도 596 및 도 624).
그 후, 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)을 분할한다. 분할된 제 1 도전막인 다결정 실리콘막(511∼514) 및 제 1 절연막인 실리콘 질화막(310)과 자기정합으로 섬모양 반도체층(110), 반도체 기판(100)에 불순물을 도입한다. 예컨대 확산법(예컨대 고층확산법 또는 기상확산법 등)을 이용하여 710∼724의 N 형 불순물 확산층으로서 비소 1 × 1O18∼1 × 1O21/cm3 정도의 주입량으로 형성한다. 이 때, 제 1 배선층으로 되는 불순물 확산층(710)은 이온주입법 등에 의해 불순물 농도를 조정할 수 있다(도 597 및 도 625). 예컨대, 0∼7°정도 경사진 방향으로부터 5∼100 keV 주입 에너지, 인을 1× 1013∼1 × 1015/cm2 정도의 주입량을 들 수 있다.
그 후, 제 1 도전막인 다결정 실리콘막(511∼514)의 노출부를 예컨대 열산화법에 의해서 제 7 절연막인 실리콘 산화막(450)을 5 nm∼50 nm 선택적으로 형성한다. 이 때, 열처리를 실시하는 것에 의해 불순물 확산층(710∼724)을 확산시켜 섬모양 반도체층(110)의 P형 영역을 전기적으로 플로팅 상태로 한다(도 598 및 도 626). 또한 제 1 도전막인 다결정 실리콘막(511∼514)의 불순물의 도입은 제 1 도전막인 다결정 실리콘막(510)의 성막시에 행하거나, 섬모양 반도체층(110)에 불순물을 도입할 때 행할 수 있으며, 도전막으로 되면 도입시기는 제한되지 않는다.
그 후, 제 4 절연막인 실리콘 질화막사이드월 스페이서(321∼324)를 예컨대 등방성 에칭에 의해 제거한 후, CVD 법에 의해 제 8 절연막으로 되는 실리콘 산화막(461)을 50 nm∼500 nm 퇴적하고, 이방성 에칭 및 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(511)의 측부를 매립하도록 제 8 절연막인 실리콘 산화막(461)을 매립한다. 그 후, 제 1 도전막인 다결정 실리콘막(512∼514) 및 제 7 절연막인 실리콘 산화막(450)에 제 9 절연막으로서 예컨대 실리콘 질화막(331)을 5 nm∼50 nm 퇴적하여 사이드월 스페이서를 형성한다(도 599 및 도 627).
이어서, 제 1 도전막인 다결정 실리콘막(511)의 측부를 노출하는 정도로 제 8 절연막인 실리콘 산화막(461)을 에칭백하여 제 2 도전막으로 되는, 예컨대 다결정 실리콘막(521)을 15 nm∼150 nm 퇴적한다(도 600). 이어서, 도 628과 같이 제 2 도전막인 다결정 실리콘막(521)과 자기정합으로 반도체 기판인 p형 실리콘기판(100)에 제 2 홈부(220)를 형성하여 불순물 확산층(710)을 분리한다. 요컨대 제 2 도전막의 분리부와 자기정합적으로 제 1 배선층의 분리를 행한다.
그 후, CVD법에 의해 제 15 절연막으로서 예컨대 실리콘 산화막(491)을 50 nm∼50O nm 퇴적시켜 제 2 홈부(220)가 매몰하도록 제 15 절연막인 실리콘 산화막(491)을 매립하고, 이어서, 제 14 절연막으로서 예컨대 실리콘 질화막(351)을 5 nm∼50 nm 퇴적하여 포토리소그래피 기술에 의해 패터닝된 레지스트(R21)(도 601, 도 606 및 도 629)을 이용하여 반응성 이온 에칭에 의해 제 14 절연막인 실리콘 질화막(351)을 에칭한다.
그리고 제 14 절연막인 실리콘 질화막(351)을 마스크로 이용하여 예컨대 반응성 이온 에칭에 의해서 제 15 절연막인 실리콘 산화막(491) 및 제 2 도전막인 다결정 실리콘막(521)을 제 1 도전막인 다결정 실리콘막(511)의 상단 높이 정도로 까지 에칭백하거나, 제 14 절연막인 실리콘 질화막(351)을 마스크로 하지 않고 레지스트(R 2l)를 잇달아 마스크로 하여 에칭백할 수도 있다(도 602, 도 607 및 도 630). 그 때, 섬모양 반도체층(110)의 간격을 도 1의 E-E' 방향에 관해서 미리 소정 값 이하로 설정하여 놓는 것에 의해, 제 2 도전막인 다결정 실리콘막(52l)은 그 방향에 연속하는 선택 게이트선으로 되는 제 2 배선층으로서 형성된다.
그 후, CVD법에 의해 제 14 절연막으로서 실리콘 질화막(352)을 5 nm∼50 nm 퇴적하고, 이어서 제 8 절연막인 실리콘 산화막(462)을 50 nm∼500 nm 퇴적하여 이방성 에칭 및 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(512)의 하단 높이 정도 까지 제 8 절연막인 실리콘 산화막(462)을 에칭백한다(도 603, 도 608 및 도 631).
그 후, 등방성 에칭에 의해 제 5 절연막인 실리콘 질화막(331)의 사이드월 스페이서를 제거하여, 노출된 제 1 도전막인 다결정 실리콘막(512∼514)의 표면에 층간절연막(612)을 형성한다. 이 층간절연막(612)은 예컨대 ONO 막으로 한다. 구체적으로는 열산화법에 의해 다결정 실리콘막 표면에 5∼lOnm의 실리콘 산화막, CVD 법에 의해 5∼1Onm의 실리콘 질화막과 5∼1Onm의 실리콘 산화막을 순차적으로 퇴적한다.
계속해서 동일하게 제 2 도전막으로되는 다결정 실리콘막(522)을 l5 nm∼150 nm 퇴적하고, 그 후 제 15 절연막인 실리콘 산화막(492)을 CVD법에 의해 50 nm∼500 nm 퇴적시키고, 계속해서 제 14 절연막으로서 예컨대 실리콘 질화막(353)을 5 nm∼50 nm 퇴적하고, 포토리소그래피 기술에 의해 패터닝된 레지스트(R22) (도 604, 도 609 및 도 632)를 이용하여 반응성 이온 에칭에 의해 제 14 절연막인 실리콘 질화막(353)을 에칭한다. 여기서, 레지스트(R22)로 마스크하는 영역은 레지스트 (R21)로 마스크하는 영역의 적어도 일부를 포함하도록 한다.
그리고 제 14 절연막인 실리콘 질화막(353)을 마스크로 이용하여, 예컨대 반응성 이온 에칭에 의해서 제 15 절연막인 실리콘 산화막(492) 및 제 2 도전막인 다결정 실리콘막(522)을 제 1 도전막인 다결정 실리콘막(512)의 상단 높이 정도까지 에칭백하거나, 제 14 절연막인 실리콘 질화막(353)을 마스크로 하지 않고 레지스트(R 22)를 잇달아 마스크로서 이용하여 에칭백할 수 있다(도 605, 도 610 및 도 633).
이 때, 도 1의 E-E' 방향에 관해서 미리 소정 값 이하로 설정하여 놓는 것에 의해 제 2 도전막인 다결정 실리콘막(522)은 그 방향에 연속하는 제어 게이트선으로되는 제 3 배선층으로서 형성된다.
이상의 공정에 의해 도 610과 같이, 제 2 도전막인 다결정 실리콘막(521)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역과 제 2 도전막인 다결정 실리콘막(522)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역을 층간절연막(612) 및 제 8 절연막인 실리콘 산화막(462)을 개재시켜 각각형성된다.
동일하게 반복하는 것에 의해, 제 1 도전막인 다결정 실리콘막(513)의 측부에 층간절연막(613)을 개재하여 제 2 도전막인 다결정 실리콘막(523)을 배치시켜 제 2 및 제 3 배선층 인출부에서 제 2 도전막인 다결정 실리콘막(523)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역을 층간절연막(613) 및 제 8 절연막인 실리콘 산화막(463)을 개재하여 형성한다.
계속해서 제 1 도전막인 다결정 실리콘막(514)의 측부에 예컨대 층간절연막(614)을 개재하여 제 2 도전막인 다결정 실리콘막(524)을 배치시켜 제 2 및 제 3 배선층 인출부에서 제 2 도전막인 다결정 실리콘막(524)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역을 층간절연막(613) 및 제 8 절연막인 실리콘 산화막(464)을 개재하여 형성하고, 포토리소그래피 기술에 의해 패터닝된 레지스트 (R23)를 이용(도 611 및 도 634)하여 반응성 이온 에칭에 의해 층간절연막(614) 또는 층간절연막(613) 또는 층간절연막(612)에 도달할 때까지 제 2 도전막인 다결정 실리콘막(522∼524)을 에칭하여 각 배선층이 서로 어느 정도의 거리를 두고 배치된 상태로 된다.
그 후 제 10 절연막으로서 예컨대 실리콘 산화막(465)을 CVD법에 의해 50 nm∼500 nm 퇴적하고, 소망하는 위치까지 에칭백한 후 표면의 실리콘 질화막을 제거하여, 포토리소그래피 기술에 의해 패터닝된 레지스트(R24)를 이용하여(도 612 및 도 635) 공지의 기술에 의한 콘택트 홀 및 금속 배선을 형성한다(도 613 및 도 636).
이에 의해, 제 1 도전막으로 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하 상태에 따라서 메모리 기능을 갖는 반도체 기억장치가 실현되는 것과 동시에 제 2 배선층 및 제 3 배선층은 서로 전기적으로 접촉되지 않고 반도체 상면으로 각각 인출된다.
제조예 22
제조예 1∼9에서 형성하는 반도체 기억장치는 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 수법에 있어서, 제 2 및 제 3 배선층과 주변회로와의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 기재한다.
이러한 반도체 기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한 도 637∼도 647, 도 648∼도 658 및 도 659∼도 669는 각각 EEPROM의 메모리 셀 어레이를 나타내는 평면도인 도 1의 E-E', F-F' 및 G-G'선 단면도이다.
본 실시예는 p형 실리콘 기판(100)에 제 2 홈부(220)를 형성하고, 불순물 확산층(710)을 분리할 때 까지(도 600 및 도 628)는 제조예 21과 동일하다.
그 후 CVD 법에 의해 제 15 절연막으로서 예컨대 실리콘 산화막(491)을 50 nm∼500 nm 퇴적시켜, 제 2 홈부(220)가 매립되도록 제 15 절연막인 실리콘 산화막(491)을 매립하고, 이어서 포토리소그래피 기술에 의해 패터닝된 레지스트(R25)를 이용하여(도 637, 도 648 및 도 659) 반응성 이온 에칭에 의해 제 15 절연막인 실리콘 산화막(491) 및 제 2 도전막인 다결정 실리콘막(521)을 제 1 도전막인 다결정 실리콘막(511)의 상단 높이 정도까지 에칭백한다(도 638, 도 649및 도 660).
제 9 절연막으로서 실리콘 질화막(331)을 5 nm∼50 nm 퇴적하여, 사이드월 스페이서를 형성시킨 후, 제 8 절연막인 실리콘 산화막(462)을 5Onm∼500 nm 퇴적하여 포토리소그래피 기술에 의해 패터닝된 레지스트(R26)를 이용하여(도 639, 도 650 및 도 661) 반응성 이온 에칭 등에 의해 제 8 절연막인 실리콘 산화막(462)을 제 1 도전막인 다결정 실리콘막(512)의 하단 높이 정도까지 제 8 절연막인 실리콘 산화막(462)을 에칭백한다(도 640, 도 651 및 도 662).
레지스트(R26)로 마스크하는 영역은 레지스트(R25)로 마스크하는 영역을 포함하도록 한다.
그 후, 등방성 에칭에 의해 제 9 절연막인 실리콘 질화막(331)의 사이드월 스페이서를 제거하여 노출한 제 1 도전막인 다결정 실리콘막(512∼514)의 표면에 층간절연막(612)을 형성한다. 이 층간절연막(612)은 예컨대 ON0막으로 한다. 구체적으로는 열산화법에 의해 다결정 실리콘막 표면에 5∼10 nm의 실리콘 산화막과 CVD법에 의해 5∼l0nm의 실리콘 질화막과 5∼10 nm의 실리콘 산화막을 순차적으로 퇴적한다.
계속해서 동일하게 제 2 도전막으로 되는 다결정 실리콘막(522)을 15 nm∼l50nm 퇴적하여(도 641, 도 652 및 도 663) 이방성 에칭에 의해 에칭백을 실시한다.
사이드월 스페이서상으로된 제 2 도전막인 다결정 실리콘막(522)에 제 15 절연막인 실리콘 산화막(492)을 CVD법에 의해 50 nm∼500 nm 퇴적시켜 포토리소그래피 기술에 의해 패터닝된 레지스트(R27)를 이용하여(도 642, 도 653 및 도 664), 예컨대 반응성 이온 에칭에 의해서 제 15 절연막인 실리콘 산화막(492) 및 제 2 도전막인 다결정 실리콘막(522)을 제 1 도전막인 다결정 실리콘막(512)의 상단 높이 정도까지 에칭백한다(도 643, 도 654 및 도 665). 레지스트(R27)로 마스크하는 영역은 레지스트(R26)로 마스크하는 영역을 포함하도록 한다.
이상의 공정에 의해 도 654와 같이, 제 1 도전막인 다결정 실리콘막(521)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역과, 제 2 도전막인 다결정 실리콘막(522)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역을 층간절연막(612) 및 제 8 절연막인 실리콘 산화막(462)을 개재하여 각각 형성한다.
동일하게 반복하는 것에 의해 제 1 도전막인 다결정 실리콘막(513)의 측부에 층간절연막(613)을 개재하여 제 2 도전막인 다결정 실리콘막(523)을 배치시켜, 제 2 및 제 3 배선층 인출부에서 제 2 도전막인 다결정 실리콘막(523)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역을 층간절연막(613) 및 제 8 절연막인 실리콘 산화막(463)을 개재하여 각각 형성한다(도 644, 도 655 및 도 666).
계속해서 제 1 도전막인 다결정 실리콘막(514)의 측부에 예컨대 층간절연막(6 l4)을 개재하여 제 2 도전막인 다결정 실리콘막(524)을 배치시켜, 제 2 및 제 3 배선층 인출부에서 제 2 도전막인 다결정 실리콘막(524)이 반도체 표면으로부터 가장 가까운 도전막으로 되도록 배치한 영역을 층간절연막(614) 및 제 8절연막인 실리콘 산화막(464)을 개재하여 형성하고, 포토리소그래피 기술에 의해 패터닝된 레지스트 (R28)를 이용하여(도 645, 도 656 및 도 667) 반응성 이온 에칭 등에 의해 층간절연막(6l4) 또는 층간절연막(613) 또는 층간절연막(612)에 달할 때 까지 제 2 도전막인 다결정실리콘(522∼524)을 에칭한다(도 646, 도 657 및 도 668).
제 15 절연막인 실리콘 산화막(495)을 CVD법에 의해 50 nm∼500 nm 퇴적하는 것에 의해 제 2 및 제 3 배선층 인출부에 따른 제 2 도전막인 다결정 실리콘막(521, 522, 523, 524)이 서로 전기적으로 접촉되지 않도록 한다.
그 후, 에칭백 또는 CMP 법 등에 의해 불순물 확산층(724)을 구비한 섬모양 반도체층(110)의 상부를 노출시켜, 제 4 배선층을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다. 그 후, 실리콘 산화막을 퇴적시키고, 필요에 따라서 CMP 또는 에칭백을 실시한 후, 인출부에서 제 2, 제 3 배선층(921, 932, 933, 924)을 형성한다(도 647, 도 658 및 도 669).
이에 의해, 제 1 도전막으로 되는 다결정 실리콘막을 부유 게이트로 하는 전하축적층에 축적되는 전하 상태에 따라서 메모리 기능을 갖는 반도체 기억장치가 실현되는 것과 동시에 제 2 배선층 및 제 3 배선층은 서로 전기적으로 접촉시키는 일없이 반도체 표면으로 각각 인출된다. 또 제 4 배선층(840)과 제 2, 제 3 배선층(921, 932, 933, 924)은 동시에 형성될 수 있다.
제조예 23
제조예 1∼9에서 형성하는 반도체 기억장치는 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 수법에 있어서 제 1, 제 2 및 제 3 배선층과 주변회로와의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 나타낸다.
이와 같은 반도체 기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 또 도 670∼도 675는 각각 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 60의 H-H'선, I1-I1'선, I2-I2'선, I3-I3'선, I4-I4'선 및 I5-I5'선 단면도이고, 도 676∼도 681은 각각 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 61의 H-H'선, I1-I1'선, I2-I2'선, I3-I3'선, I4-I4'선 및 I5-I5'선 단면도이고, 이들은 매립된 배선층에 외부로부터 전압을 인가하기 위해서, 예컨대 반도체장치 표면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 전기적으로 결합하는 부위(921, 932, 933, 934, 910)가 각각 확인될 수 있는 위치에서의 단면도를 도시하고 있다. 또한 도 682∼도 687, 도 688∼도 693 및 도 694∼도 699는 각각 도 676∼도 681에 대응하는 도를 도시하고 있다.
본 실시예에서는 제 10 절연막으로 되는, 예컨대 실리콘 산화막(465)을 100 nm∼500 nm 퇴적할 때까지는 제조예 1와 동일하다.
그 후, 필요에 따라서 제 10 절연막인 실리콘 산화막(465)의 표면을 에치백 또는 CMP 등에 의해 평탄화시킨 후, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 반응성 이온 에칭에 의해 인출하는 대상으로 되는 배선층에 도달할때까지 에칭한다. 이것을 인출하는 배선층의 수만큼 반복하여 실시한다.
보다 구체적으로는, 예컨대 제 1 배선층을 인출하는 경우, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하고, 배선층 인출부의 어떤 영역만을 반응성 이온 에칭백에 의해 불순물 확산층(710)에 달할 때까지 제 10 절연막인 실리콘 산화막(465)의 상면으로부터 에칭을 실시한다.
계속해서, 예컨대 최하단 제 2 배선층을 인출하는 경우, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 배선층 인출부의, 먼저 에칭백을 실시한 영역 이외의 어떤 범위를 반응성 이온 에칭에 의해 제 2 도전막인 다결정 실리콘막(521)에 달할 때 까지 제 10 절연막인 실리콘 산화막(465)의 상면으로부터 에칭을 실시한다.
반도체장치 상면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 각각 전기적으로 접속하면, (921, 932, 933, 924, 910)은 어떻게 배치하더라도 좋다. 또한, 배선층을 인출하기 위해 에칭을 실시하는 순서는 어떤 배선층으로부터 행하더라도 좋으며, 예컨대 배선층 인출부에 배선층으로 달하는 2개의 홈을 동시에 형성하고, 그 후 일방을 레지스트 등에 의해 마스크하고 타방을 에칭하고 그 아래의 배선층에 달하도록 홈을 형성할 수도 있다. 배선층 인출부에 인출하는 대상으로 되는 배선층의 수만큼 각 배선층에 달하도록 홈을 각각 독립적으로 형성하면 수단은 한정되지 않는다.
그 후, 제 22 절연막으로서, 예컨대 실리콘 산화막(492)을 1O∼10Onm 퇴적하고, 이어서 퇴적막 두께 정도 에칭백하는 것에 의해, 배선층 인출부에 형성한 홈의 내벽에 제 22 절연막인 실리콘 산화막(492)의 사이드월 스페이서를 형성한다. 이때, 제 22 절연막은 실리콘 산화막에 한정되지 않고 실리콘 질화막이면 좋고, 절연막이면 한정되지 않는다.
이후의 공정은 제조예 1에 준하여, 제 4 배선층 형성시에 배선층 인출부에 형성시킨 홈에 제 22 절연막인 실리콘 산화막(492)의 사이드월 스페이서를 개재하여 금속 또는 도전막을 매립하는 것에 의해 제 1 배선층 및 제 2, 제 3 배선층은 반도체 상면으로 인출된다 (도 670∼도 675).
또한, 배선층 인출부에 따른 제 2, 제 3 배선층을 도 676∼도 681과 같이 배치하여, 배선층 인출부에 형성하는 홈이, 인출하는 대상으로 되지 않는 다른 배선층과 절연막을 개재하여 소정 거리를 두도록 구조를 취할 수 있다. 이 경우, 제 22 절연막인 실리콘 산화막(492)의 사이드월 스페이서는 형성하지 않더라도 좋고, 또한 배선층 인출부에 형성하는 홈의 주위에 여분의 배선층이 존재하지 않기 때문에 각 배선층 간의 기생 용양이 억제되는 효과를 기대할 수 있다.
또, 이상의 방법에 의해 제 1 배선층 및 제 2, 제 3 배선층을 반도체 상면으로 인출하는 것이 본 발명에 따른 모든 실시예에 적용될 수 있다.
또한, 도 682∼도 687은 도 676∼도 681에 대하여, 상술한 인출을 먼저 제 1 배선층에 관해서만 실시하고, 제 4 배선층(840)의 형성시에 제 1 배선층의 인출을 실시한 후, 실리콘 산화막을 퇴적시켜 필요에 따라서 CMP 또는 에칭백을 실시한 후 인출부에서 제 2, 제 3 배선층을 인출하기 위한 홈을 형성하고 동일한 인출을 실한 경우를 나타낸다.
도 688∼도 693은 도 676∼도 681에 대하여, 메모리 셀부에 제 4배선층(840)을 형성한 후, 실리콘 산화막을 퇴적시켜 필요에 따라서 CMP 또는 에칭백을 실시한 후 인출부에서 제 1, 제 2 및 제 3 배선층을 인출하기 위한 홈을 형성하고 동일한 인출을 실시한 경우를 각각 나타내고 있다.
또한, 도 694∼도 699는 도 676∼도 681에 대하여, 제 1 콘택트(9l0) 및 제 2, 제 3 콘택트(821, 832, 833, 824)의 직경이 서로 상이한 경우의 1예로서, 반도체장치 표면으로부터 깊게 매립되는 배선층과 접속하는 콘택트만큼 더 입경을 크게한 경우의 예를 나타내고 있다.
보다 상세하게는, 도 694∼도 699에서 제 1 콘택트(9l0), 제 2 콘택트(921), 제 3 콘택트(932), 제 3 콘택트(933) 및 제 2 콘택트(924) 순으로 직경을 크게 하는 것에 의해, 콘택트 형성시부터 깊게 에칭을 실시할 필요가 있는 경우에도 매립되는 소망하는 배선층이 확실하게 노출되도록 개구시키고, 소망하는 배선층과 콘택트가 충분히 접촉면적을 확보할 수 있도록 할 수 있다.
제조예 24
제조예 1에 대하여, 제 5 절연막인 실리콘 산화막(431∼433)을 이용하지 않고, 레지스트를 이용하는 경우의 구체적인 제조 공정예를 이하에 나타낸다. 또, 도 700∼도 706 및 도 707∼도 713은 각각 도 1의 A-A' 및 B-B' 단면도이다.
본 실시예에서는 제 4 절연막인 실리콘 질화막(321)을 예컨대 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서상으로 잔존시킬 때까지(도 700및 도 707)는 제조예 1과 동일하다.
그 후 레지스트(R81)를 도포하여, 격자 줄무늬상의 홈(210)의 소망하는 깊이까지 레지스트(R81)를 에칭백하여 매립을 실시한다(도 701 및 도 708).
이어서, 레지스트(R81)를 마스크로하여 제 4 절연막인 실리콘 질화막(321)을 등방성 에칭에 의해 레지스트(R81)와 제 1 도전막인 다결정 실리콘막(510)의 사이에만 제 4 절연막인 실리콘 질화막(321)을 잔존시키도록 에칭을 실시한다(도 702 및 도 709).
계속해서, 레지스트(R81)를 제거한 후(도 703 및 도 710), 제 6 절연막(211)으로서 예컨대 실리콘 산화막(441)을 5O∼5O0 nm 퇴적하여, 제 4 절연막인 실리콘 질화막(321)을 매립시켜, 원하는 깊이까지 이방성 에칭 또는 등방성 에칭에 의해 에칭백을 실시한다.
다음에, 동일하게 CVD 법에 의해 제 4 절연막인 실리콘 질화막(322)을 5∼50 nm 퇴적시켜, 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 사이드월 스페이서상으로 제 4 절연막인 실리콘 질화막(322)을 잔존시킨다.
그 후, 레지스트(R82)를 도포하여, 격자줄무늬상의 홈(210)의 소망하는 깊이까지 레지스트(R82)를 에칭백하여 매립을 실시한다(도 704 및 도 711).
이 레지스트(R82)를 마스크로 하여 제 4 절연막인 실리콘 질화막(322)을 등방성 에칭에 의해 레지스트(R82)와 제 1 도전막인 다결정 실리콘막(510)의 사이에만 제 4 절연막인 실리콘 질화막(322)을 잔존시키도록 에칭을 실시한다. 계속해서, 레지스트(R82)를 제거한 후, 제 6 절연막으로서 예컨대 실리콘 산화막(442)을 5O∼500 nm 퇴적하여, 제 4 절연막인 실리콘 질화막(322)을 매립시켜, 소망하는 깊이까지 이방성 에칭 또는 등방성 에칭에 의해 에칭백을 실시한다.
이들을 반복하는 것에 의해 제 1 도전막인 다결정 실리콘막(510)의 측벽에 복수의 제 4 절연막인 실리콘 질화막의 사이드월 스페이서를 형성한다(도 705 및 도 712).
그 후, 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510)을 분할한 이후는 전번의 실시예에 준한다.
이에 의해, 전번의 실시예와 동일한 효과를 갖는 반도체 기억장치가 실현된다(도 706 및 도 713). 또한, CVD법에 의해 제 5 절연막인 실리콘 산화막(431∼433)의 퇴적공정을 생략하는 점에서 열이력을 저감할 수 있는 이점을 갖는다.
또, 이상의 방법에 의해 제 1 도전막인 다결정 실리콘막(510) 또는 제 2 도전막인 다결정 실리콘막(520)을 분할하기 위해서, 예컨대 실리콘 질화막의 사이드월 스페이서를 복수개 형성하는 것은 본 발명에 따른 모든 실시예에서 적용될 수 있다. 또한, 본 실시예와 같이 제 1 도전막인 다결정 실리콘막(510) 또는 제 2 도전막인 다결정 실리콘막(520)을 분할하기 위한 것에만 한정되지 않고, 소망하는 높이 이상의 실리콘 질화막, 실리콘 산화막 또는 다결정 실리콘막 등을 제거하는 공정에서 레지스트를 매립하는 것에 의해 처리를 실현하는 것이 본 발명에 따른 모든 실시예에서 적용될 수 있다.
제조예 25
제조예 1에 대하여, 각 메모리 셀의 제어 게이트를 어떤 방향에 대해서도 연속하지 않도록 형성하고, 이후에 섬모양 반도체층 분리부에 홀상의 홈을 형성하며,그 내부에 도전막을 매립하는 것에 의해 제 2, 제 3 배선층을 형성하는 경우의 구체적인 제조 공정예를 이하에 나타낸다. 또, 도 714∼도 720 및 도 721∼도 727은 각각 도 64의 A-A' 및 B-B' 단면도이다.
본 실시예에서는 도 64의 A-A' 및 B-B' 방향에서의 섬모양 반도체층의 배치 간격 및 제 2 도전막의 퇴적막 두께를 바꾸는 것에 의해 각 메모리 셀의 제어 게이트를 A-A' 방향으로도 B-B' 방향으로도 연속하지 않도록 형성하는 것, 및 제 2 도전막의 분리부와 자기정합적으로 제 1 배선층의 분리부를 형성하지 않은 것을 제외하면, 제 2 도전막인 다결정 실리콘막(524)의 상층에 제 10 절연막으로 되는, 예컨대 실리콘 산화막(465)을 10Onm∼5O0 nm 퇴적할 때까지는 제조예 1과 같다.
필요에 따라 제 10 절연막인 실리콘 산화막(465)을 에칭백 또는 CMP법 등에 의해 평탄화시킨다(도 714 및 도 721).
그 후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트(R8)를 마스크로 이용하여(도 715 및 도 722) 반응성이온 에칭에 의해 적어도 제 2 도전막인 다결정 실리콘막(521)에 도달하고, 또 불순물 확산층(710)을 분리하지 않은 깊이까지 에칭을 실시하여 제 5 홈부(250)를 형성한다(도 716 및 도 723). 보다 구체적으로는 장래 접속될 제 2 배선층의 저저항화를 위해 제 10 절연막인 실리콘 산화막(461)에 달할 때까지 에칭을 실시하는 것이 바람직하다. 또 제 5 홈부(250)를 형성할 때는 제 2 도전막인 다결정 실리콘(521∼524)을 에칭하지 않고, 피에칭 재료를 실리콘 산화막만으로 한정할 수 있다.
그 후 제 5 홈부(250)에 제 7 도전막으로서, 예컨대 다결정 실리콘막(571)을매립한다(도 717 및 도 724). 이 때 제 7 도전막인 다결정 실리콘막(571)은 제 2 도전막인 다결정실리콘(521)과 접하고, 또 제 2 도전막인 다결정 실리콘(522)과는 접하지 않도록 에칭백을 실시한다.
계속해서, 동일하게 제 24 절연막인 실리콘 질화막(361), 제 7 도전막인 다결정 실리콘막(572), 제 24 절연막인 실리콘 질화막(362), 제 7 도전막인 다결정 실리콘막(573), 제 24 절연막인 실리콘 질화막(363) 및 제 7 도전막인 다결정 실리콘막(574)을 순차 매립한다(도 718 및 도 725).
제 7 도전막인 다결정 실리콘막(572)은 제 2 도전막인 다결정 실리콘막(522)과 접하고, 또 다른 도전막과는 접하지 않도록 하고, 제 7 도전막인 다결정 실리콘막(573)은 제 2 도전막인 다결정 실리콘막(523)과 접하며, 또 다른 도전막과는 접하지 않으며, 제 7 도전막인 다결정 실리콘막(574)은 제 2 도전막인 다결정 실리콘막(524)과 접하고, 또 다른 도전막과는 접하지 않도록 매립을 실시한다. 또한 제 7 도전막인 다결정 실리콘막(574)은 섬모양 반도체층(110)의 높이보다 낮게 되는 위치까지 에칭을 실시한다.
그 후 제 10 절연막인 실리콘 산화막(465)을 등방성 에칭 등에 의해 제 2 도전막인 다결정 실리콘막(524)의 측벽 정도까지 에칭백한 후, 제 2 도전막인 다결정 실리콘막(524)을 마스크로하여 이방성 에칭에 의해 p형 실리콘 기판(100)에 달할 때까지 에칭을 하여, 제 2 도전막인 다결정 실리콘막과 자기정합으로 반도체 기판인 p 형 실리콘 기판(100)에 홈부(220)를 형성하여, 불순물 확산층(710)을 분리한다(도 719 및 도 726). 요컨대 제 2 도전막의 분리부와 자기정합적으로 제 1 배선층의 분리부를 형성한다.
이어서, 제 15 절연막으로서, 예컨대 실리콘 산화막(495)을 10Onm∼500nm 퇴적시키고, 에칭백 또는 CMP법 등에 의해 불순물 확산층(724)을 구비한 섬모양 반도체층(110)의 상부를 노출시키고, 제 4 배선층을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다. 그 후, 공지 기술에 의해 층간절연막을 형성하여 콘택트홀 및 금속배선을 형성한다(도 720 및 도 727).
이에 의해, 앞의 실시예와 동일한 효과를 갖는 반도체 기억장치가 실현되며, 또한 섬모양 반도체층의 배치가 대칭인 경우에 있어서도 본 반도체 기억장치의 형성이 가능해지는 이점을 갖는다.
또, 제 1 배선층의 분리부를 형성할 때는 제 2 도전막의 분리부와 자기정합적으로 하지 않고, 포토리소그래피에 의한 레지스트의 패터닝 공정에 의해 배선층의 분리할 수 있다. 또한, 이상의 방법에 의해 제 2, 제 3 배선층을 형성하는 것은 본 발명에 따른 모든 실시예에 적용될 수 있다.
제조예 26
제조예 1∼9에서 형성되는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 수법에 있어서, 제 2 및 제 3 배선층과 주변 회로와의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 나타낸다.
이러한 반도체 기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 또, 도 728∼도 736은, 각각 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 70의H-H'선, I1-I1'선, I2-I2'선, I3-I3'선, I4-I4'선, Jl-Jl'선, J2-J2'선, J 3-J3'선 및 J4-J4'선 단면도로서, 매립된 배선층에 외부로부터 전압을 인가하기 위해 예컨대 반도체장치 표면에 배치된 단자와 매립된 배선층(521, 522, 523, 524)이 전기적으로 결합하는 부위(921, 932, 933, 924)의 배치가 각각 확인할 수 있는 위치에서의 단면도를 나타내고 있다.
본 실시예에서는 제 2 도전막인 다결정 실리콘막(521)을 15 nm∼150 nm 퇴적하며, 제 2 홈부(220)를 형성할 때까지는 제조예 1과 같다.
그 후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로서 이용하여 반응성 이온 에칭에 의해 인출되는 대칭인 배선층을 에칭한다. 이것을 인출하는 배선층의 수만큼 반복한다.
보다 구체적으로는, 예컨대 최하단 제 2 배선층을 인출하는 경우, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 인출할 대칭인 제 2 도전막인 다결정 실리콘막(521)을 소정 영역만을 남기고 반응성 이온 에칭에 의해 제 1 도전막인 다결정 실리콘막(511)과 접촉할 수 있는 정도로, 제 2 도전막인 다결정 실리콘막(521)을 에칭백한다. 각 배선층을 형성하는 도전막에 관해서 동일하게 실시하고, 그 후, 공지 기술에 의해 층간절연막을 형성하여 콘택트홀 및 금속배선을 형성한다.
이에 의해, 도 728∼도 736에 도시한 바와 같이, 제 1 도전막으로 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하상태에 따라서 메모리 기능을 갖는 반도체 기억장치가 실현되는 것과 동시에, 제 2 배선층 및 제 3배선층은 서로 전기적으로 접촉됨없이 반도체 상면으로 각각 인출된다.
제조예 27
제조예 1∼9에서 형성하는 반도체 기억장치는, 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 수법에 있어서, 제 2 및 제 3 배선층과 주변 회로와의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 나타낸다.
이러한 반도체 기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 또, 도 737∼도 741은 각각 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 71의 H-H'선, I1-I1'선, I2-I2'선, I3-I3'선 및 I4-I4'선 단면도이고, 매립된 배선층에 외부로부터 전압을 인가하기 위해서, 예컨대 반도체장치 표면에 배치된 단자와 매립된 배선층(521, 522, 523, 524)이 전기적으로 결합하는 부위(921, 932, 933, 924)의 배치가 각각 확인할 수 있는 위치에서의 단면도를 나타내고 있다.
본 실시예에서는 제 2 도전막인 다결정 실리콘막(521, 522, 523, 524)은 섬모양 반도체층(110)에 형성한 불순물 확산층과 전기적으로 접촉하고 있다. 이에 의해, 인출되는 배선층(521, 522, 523, 524)의 저항이 저하한다. 또한, 제 2 및 제 3 콘택트부(921, 932, 933, 924)는 섬모양 반도체층 또는 배선층의 적어도 어느 것과 접촉하면 좋기 때문에 형성이 용이하게 된다.
도 737∼도 741에 도시한 바와 같이, 제 1 도전막으로 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하상태에 따라서 메모리 기능을 갖는 반도체 기억장치가 실현되는 것과 동시에, 제 2 배선층 및 제 3 배선층은 서로 전기적으로 접촉됨없이 반도체 상면으로 각각 인출된다.
제조예 28
제조예 1∼9에서 형성하는 반도체 기억장치는 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 수법에 있어서, 제 2 및 제 3 배선층과 주변 회로와의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 나타낸다.
이러한 반도체 기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 또, 도 742∼도 747은 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 72의 H-H'선, I1-I1'선, I2-I2'선, I3-I3'선, I4-I4'선 및 I5-I5'선 단면도이고, 매립된 배선층에 외부로부터 전압을 인가하기 위해서, 예컨대 반도체장치 표면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 전기적으로 결합하는 부위(921, 932, 933, 924, 910)의 배치가 각각 확인할 수 있는 위치에서의 단면도를 나타내고 있다.
본 실시예에서는 제 2 도전막인 다결정 실리콘막(524)을 15 nm∼l50nm 퇴적하며, 에칭백할 때 까지는 제조예 1과 동일하다.
그 후, 제 2 콘택트부인 (924)를 형성하는 위치에 형성된 섬모양 반도체층을, 예컨대 이방성 에칭에 의해 적어도 배선층(524)의 하단부 정도까지 에칭백한다. 이어서 제 14 절연막인 실리콘 질화막(354)을 20 nm∼2O0 nm 정도 퇴적한 후, 배선층(524)의 상단부 정도까지 에칭백한다. 이어서 제 15 절연막인 실리콘 산화막(494)을 lOnm∼10Onm 정도 퇴적하여, 사이드월 스페이서를 형성한다. 다음에제 14 절연막인 실리콘 질화막(354)을 예컨대 등방성 에칭에 의해 섬모양 반도체층(110)이 노출되지 않은 정도로 에칭백한다. 또한 등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(514)을 노출하여, 제 2 콘택트부인 (924)를 형성한다. 이 때, 콘택트부의 재료는 도전성 재료인 것이 좋다.
이 후, 동일하게 인출하는 배선층의 수만큼 반복한다.
그 후, 공지 기술에 의해 층간절연막을 형성하여 콘택트홀 및 금속배선을 형성한다. 또, 콘택트부는 반드시 제 2 콘택트부인 (924)로부터 형성할 필요는 없고, 임의 순서 및 배치로 할 수 있다.
이에 의해, 도 742∼도 747에 도시한 바와 같이, 제 1 도전막으로 되는 다결정 실리콘막을 부유 게이트로 하는 전하 축적층에 축적되는 전하상태에 따라서 메모리 기능을 갖는 반도체 기억장치가 실현되는 것과 동시에, 제 2 배선층 및 제 3 배선층은 서로 전기적으로 접촉됨없이 반도체 상면으로 각각 인출된다.
제조예 29
제조예 1에 대하여, 제 1 배선층 및 제 2, 제 3 배선층과 주변회로와의 전기적접속을 실현하기 위한 각 배선층 인출부의 구체적인 제조 공정예를 이하에 나타낸다. 또 도 748은 도 68의 H-H'선 단면도이고, 도 749∼도 753은 도 68의 I-I' 단면도의 배선층 인출부내에서 H-H' 방향으로 평행 이동 시킨 것이고, 매립된 배선층에 외부로부터 전압을 인가하기 위해서, 예컨대 반도체장치 표면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 전기적으로 결합하는 부위(921, 932, 933, 934, 910)가 각각 확인할 수 있는 위치에서의 단면도를 각각 나타내고 있다.
본 실시예에서는 제 1 도전막인 다결정 실리콘막(511∼514)의 노출부를, 예컨대 열산화법에 의해 제 7 절연막인 실리콘 산화막(450)을 5 nm∼5 Onm 선택적으로 형성할 때까지는 제조예 1과 동일하다.
그 후 제 6 절연막인 실리콘 산화막(480)을 50 nm∼500 nm 퇴적하고, 필요에 따라서 에칭백 또는 CMP 처리를 실시하여 메모리 셀부를 매립시킨 후, 배선층 인출부에서 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 반응성 이온 에칭에 의해 불순물 확산층(7l0)이 노출되는 깊이까지 반도체 기판인 p형 실리콘 기판(100)을 에칭한다. 이 때 에칭하는 형상으로서는 제 2 도전막인 다결정 실리콘(520∼524)을 퇴적하는 막두께의 예컨대 두배 이하의 폭을 갖는 슬릿상이고, 섬모양 반도체층(110)의 높이 정도의 깊이를 가지며, 또한 배선층 인출부측에 가장 가까운 섬모양 반도체층(110)과 상기 슬릿상 홈과의 위치관계는 제 2 도전막인 다결정 실리콘(521∼524)을 퇴적하였을 때에 슬릿상 홈에 매립되는 다결정실리콘과 제 2 또는 제 3 배선층이 전기적으로 접속하는 상태로 되도록 배치한다.
계속해서, 슬릿상 홈의 저부에 대해 N형 불순물의 도입을 실시하여, (710)의 N형 불순물 확산층을 형성한다. 예컨대, 기판에 대하여 거의 수직한 방향으로부터 5∼100 keV의 주입에너지, 붕소 1 × 1011∼l × 1013/cm2 정도의 주입량을 들 수 있다.
그 후 제 15 절연막으로서 예컨대 실리콘 산화막(490)을 20∼10Onm 퇴적하고, 퇴적막 두께 정도 에칭백하는 것에 의해, 배선층 인출부에 형성한 홈의 내벽에 제 15 절연막인 실리콘 산화막(490)의 사이드월 스페이서를 형성한다.
계속해서, 제 2 도전막인 다결정 실리콘막(520)을 l5 nm∼150 nm 퇴적한다. 이 때 상기 슬릿상 홈의 폭은 제 2 도전막인 다결정 실리콘(520∼524)을 퇴적하는 막두께의 두배 이하 정도이기 때문에, 제 2 도전막인 다결정 실리콘막(520)의 퇴적막 두께가 상기 슬릿상 홈의 깊이 이하이더라도 상기 슬릿상 홈의 내부에는 제 2 도전막인 다결정 실리콘막(520)으로 매립되며, 제 1 배선층은 반도체 상면으로 인출된다. 필요에 따라서 에칭백 등에 의해 제 2 도전막인 다결정 실리콘막(520)을 후퇴시킨다.
그 후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 섬모양 반도체층(110)에 가까운 측의 배선층 인출부의 제 2 도전막인 다결정 실리콘막(520)을 제거하며, 다시 형성되는 슬릿상 홈부에 제 8 절연막인 실리콘 산화막(461)을 50 nm∼500nm 퇴적한다. 이어서 예컨대 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 배선층 인출부에 매립된 제 2 도전막인 다결정 실리콘막(520)과 장래 형성될 제 4 도전막인 다결정 실리콘막(541)과의 절연성이 유지되는 정도, 예컨대 50 nm∼500 nm 정도, 제 8 절연막인 실리콘 산화막(461)을 잔존시켜 배선층 인출부만 에치백한다.
다음에, 제 15 절연막으로서, 예컨대 실리콘 산화막(491)을 2O∼10Onm 퇴적하여, 슬릿부에 제 4 도전막으로서, 예컨대 다결정 실리콘막(541)을 매립한 후, 메모리 셀부에서의 제 15 절연막인 실리콘 산화막(491) 및 제 8 절연막인 실리콘 산화막(461)을 제 1 도전막인 다결정 실리콘막(511)의 하단 정도까지 에칭백한다. 제 4 도전막인 다결정 실리콘막(541)을 제거한다.
그 후, 제 2 도전막인 다결정 실리콘막(521)을 l5 nm∼150 nm 퇴적한다. 이 때 상기 슬릿상 홈의 폭은 제 2 도전막인 다결정 실리콘(520∼524)을 퇴적하는 막두께의 두배 이하 정도이기 때문에, 제 2 도전막인 다결정 실리콘막(521)의 퇴적막 두께가 상기 슬릿상 홈의 깊이 이하이더라도 상기 슬릿상 홈의 내부에는 제 2 도전막인 다결정 실리콘막(52l)으로 매립되고, 제 2 배선층은 반도체 상면으로 인출된다. 필요에 따라서 에칭백 등에 의해 제 2 도전막인 다결정 실리콘막(521) 및 제 15 절연막인 실리콘 산화막(491)을 후퇴시킨다.
이어서, 예컨대 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 섬모양 반도체층(110)에 가까운 측의 배선층 인출부의 제 2 도전막인 다결정 실리콘막(521)을 제거하고, 다시 형성되는 슬릿상 홈부에 제 8 절연막인 실리콘 산화막(462)을 5Onm∼5O0 nm 퇴적한다.
그 후, 예컨대 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 배선층 인출부에 매립한 제 2 도전막인 다결정 실리콘막(520)과 장래 형성할 제 4 도전막인 다결정 실리콘막(542)과의 절연성이 유지되는 정도, 예컨대 50 nm∼500 nm정도, 제 8 절연막인 실리콘 산화막(462)을 잔존시켜 배선층 인출부에만 에칭백을 실시한다.
이어, 제 15 절연막으로서, 예컨대 실리콘 산화막(492)을 2O∼10Onm 퇴적하여, 슬릿상 홈에 제 4 도전막으로서, 예컨대 다결정 실리콘막(542)을 매립한 후, 메모리 셀부에서의 제 15 절연막인 실리콘 산화막(492) 및 제 8 절연막인 실리콘 산화막(462)을 제 1 도전막인 다결정 실리콘막(512)의 하단 정도까지 에칭백한다.그 후 제 4 도전막인 다결정 실리콘막(542)을 제거한다.
다음, 층간절연막(612)을 퇴적시킨 후, 제 2 도전막인 다결정 실리콘막(522)을 15 nm∼150 nm 퇴적한다. 이 때 상기 슬릿상 홈의 폭은 제 2 도전막인 다결정실리콘(520∼524)을 퇴적하는 막두께의 두배 이하 정도이기 때문에, 제 2 도전막인 다결정 실리콘막(522)의 퇴적막 두께가 상기 슬릿상 홈의 깊이 이하이더라도 상기 슬릿상 홈의 내부에는 제 2 도전막인 다결정 실리콘막(522)으로 매립되고, 제 3 배선층은 반도체 상면으로 인출된다. 필요에 따라서 에칭백 등에 의해 층간절연막(612), 제 2 도전막인 다결정 실리콘막(522) 및 제 5 절연막인 실리콘 산화막(492)을 후퇴시킨다.
상술한 공정을 반복하여, 나머지 제 2, 제 3 배선층도 동일하게 반도체 상면으로 인출하는 것에 의해 각 배선층의 인출부가 실현된다(도 748∼도 753).
또, 도 748∼도 753에서는, 우선 제 4 배선층(840)을 형성한 후 공지의 기술에 의해 층간절연막을 퇴적시키고, 필요에 따라서 CMP 또는 에칭백을 실시한 후, 제 1 및 제 2, 제 3 콘택트(910, 921, 932, 933, 924)를 형성하고, 그 후 제 1 및 제 2, 제 3 배선층(810, 821, 832, 833, 824)를 형성한 경우를 나타내고 있지만, 층간절연막을 개재하지 않고 또 제 1 및 제 2, 제 3 콘택트(910, 921, 932, 933, 924)를 형성하거나, 제 4 배선층(840)의 형성시에 동시에 제 1 및 제 2, 제 3 배선층(8l0, 821, 832, 833, 824)을 형성할 수도 있다. 또한 콘택트를 형성하는 경우, 소망하는 배선층과 전기적으로 접촉할 수 있으면 콘택트의 형상이나 크기는 한정되지 않는다. 또한 도 69에 도시한 바와 같이 상기 슬릿상 홈을 복수개 형성하고,각각으로부터 인출을 실시할 수도 있다. 이 경우, 슬릿의 길이는 단축할 수 있으며, 인출부에 필요로하는 면적을 절감할 수 있는 이점이 있다. 또 각 슬릿의 길이는 도 69에 도시한 바와 같이 전부 같을 필요는 없고, 또한 배선층(521, 522, 523, 524, 710)과 전기적으로 결합하는 부위(921, 932, 933, 934, 910)의 위치도 도 69에 도시한 배치에 한정되지 않고, 어떤 슬릿상 홈에 어떤 배선층과 전기적으로 결합하는 부위를 배치하여도 좋다. 예컨대 하나의 슬릿상 홈을 제 1 배선층의 인출 전용으로 이용하고, 다른 쪽을 제 2, 제 3 배선층의 인출에 이용하도록 할당하여 제 1 배선층 인출 전용의 슬릿상 홈은 N형 불순물 확산층(710, 721, 724)을 형성하기 전에 만들어 놓은 것이며, 슬릿상 홈의 저부에 N형 불순물 확산층을 형성하는 공정을 생략할수 도 있다. 이 경우 슬릿상 홈의 내면에 N형 불순물 확산층(710)이 형성되기 때문에 제 1 배선층의 인출보다 더 적합하다.
이상의 방법에 의해 제 1 배선층 및 제 2, 제 3 배선층을 반도체 상면으로 인출하는 것은 발명에 따른 모든 실시예에 적용할 수 있다.
제조예 30
제조예 l∼9에서 형성하는 반도체 기억장치는 불순물 확산층을 형성하는 수법에 있어서, 반도체 기판(100)과 섬모양 반도체층(110)이 불순물 확산층에 의해 절연되는 실시예에 관해서 서술하였지만, 다음에는 반도체 기판(100)과 섬모양 반도체층(110)이 불순물 확산층에 의해서 절연되지 않고, 불순물 확산층과 반도체 기판(100) 또는 섬모양 반도체층(110)의 접합에 존재하는 공핍층에 의해 전기적으로 절연되는 것이 가능한 구조의 구체적인 예를 다음에 나타낸다.
또, 도 754 및 도 755는 각각 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 1의 A-A'선 및 B-B'선 단면도이다.
도 754 및 도 755는 섬모양 반도체층(110)과 반도체 기판(100)이 구조상 접속하고 있는 상태이지만, 본 실시예에 있어서는, 예컨대 독출 또는 소거시에 제 1 배선층인 불순물 확산층(710)에 주어지는 전위와 섬모양 반도체층(110) 또는 반도체 기판(100)에 주어지는 전위와의 전위차에 의해, 제 1 배선층인 불순물 확산층(710)과 섬모양 반도체층(110) 또는 반도체 기판(100)으로 형성하는 PN 접합의 섬모양 반도체층(110) 또는 반도체 기판(100)측에 형성되는 공핍층에 의해 섬모양 반도체층(110)과 반도체 기판(100)이 전기적으로 절연된다. 상세하게는, 섬모양 반도체층(110) 또는 반도체 기판(100)측에 형성되는 공핍층의 폭을 W로 하였을 때, 도 754 및 도 755에 도시한 제 1 배선층인 불순물 확산층(710)의 스페이스(Sa1) 또는 (Sb1)의 적어도 어느 한편이 W의 2배 이하이면 전기적으로 절연된다. 또한, N 형 반도체층인 불순물 확산층(721∼723)도 제 1 배선층인 불순물 확산층(710)과 같이 (Sa2) 또는 (Sb2), (Sa3) 또는 (Sb3), (Sa4) 또는 (Sb4)의 적어도 어느 한편이 W의 2배 이하이면, 각 트랜지스터의 활성영역이 전기적으로 절연된다.
독출시 및 소거시에 상기 상태이라도 좋고, 소거시에만 상기 상태이더라도 좋다. 기입시에 상기 상태로 될 수 있다. 또한, 여러 가지 조합하여 상기 상태로 할 수 있다.
본 실시예의 형태는 본 발명의 어떤 실시형태에도 적용될 수 있다.
제조예 31
이 실시예에서 형성하는 반도체 기억장치는 반도체 기판을 예컨대 주상(柱狀)으로 가공 하는 것에 의해 섬모양 반도체층을 형성하고, 상기 섬모양 반도체층의 측면을 활성영역면으로 하고, 상기 활성 영역면에 전하 축적층으로서 MIS 커패시터를 복수개 형성하고, 각각의 섬모양 반도체층을 반도체 기판에 대하여 전기적으로 플로팅 상태로 하고, 각각의 메모리 셀의 활성영역을 전기적으로 플로팅 상태로 하여, 1개의 메모리 셀이 1개의 트랜지스터와 1개의 커패시터로 구성되는 반도체 기억장치에 있어서, 섬모양 반도체층에 메모리 셀을 복수개, 예컨대 2개 배치하고, 각각 메모리 셀을 상기 섬모양 반도체층을 따라 직렬로 배치하며, 각각 메모리 셀의 커패시터 및 트랜지스터는 일괄적으로 형성되며, 또한 메모리 셀의 트랜지스터의 게이트 절연막 두께가 메모리 셀의 커패시터의 용량 절연막 두께와 동일한 구조인 본 발명의 실시예를 설명한다.
이러한 반도체 기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 또, 도 756∼도 764 및 도 765∼도 773은 각각 DRAM의 메모리 셀 어레이를 나타내는 평면도인 도 66의 A-A'선 및 B-B'선 단면도이다.
본 실시예에서는 제 12 절연막으로 되는 실리콘 질화막(340)을 5 nm∼5O nm 퇴적하고 제조예 4 (도 350∼352 및 도 370∼도 372)와 동일한 수법을 이용하여 실시하고, 장래 불순물 확산층으로 되는 영역 이외의 섬모양 반도체층(110)의 측벽에 제 12 절연막인 실리콘 질화막의 사이드월 스페이서(341, 342, 343)를 배치한다. 계속해서 제 12 절연막인 실리콘 질화막(341, 342, 343)을 마스크로 하여 불순물확산층으로 되는 불순물을 도입한다. 예컨대 확산법(예컨대 고층 확산법 또는 기상 확산법 등)을 이용하여 (710, 724, 726, 727)의 N형 불순물 확산층으로서 비소 1 × 1018∼1× 1021/cm3 정도의 주입량으로 형성한다. 또는 상기 불순물의 도입으로서 경사 이온 주입을 이용하여 각 섬모양 반도체층(110)의 측벽에 불순물 확산층 도입을 실시한다. 5∼45°정도 경사진 방향으로부터 5∼l00 keV의 주입에너지, 비소를 1 x 1014∼1× 1016/cm2 정도의 주입량을 들 수 있다. 경사 이온 주입의 경우에는 섬모양 반도체층(110)의 여러 방향으로부터 주입되는 편이 표면 불순물 농도가 균일하어 바람직하다. 또는 상기 불순물의 도입으로서 CVD법에 의해 비소를 포함하는 산화막을 퇴적하고, 그 산화막으로 부터의 비소 확산을 이용할 수도 있다. 이 때, 앞의 실시예와 동일하게 제 1 배선층으로 되는 불순물 확산층(710)은 이온주입법 등에 의해 불순물 농도의 조정을 행할 수 있다(도 756 및 도 765).
계속해서, 등방성 에칭에 의해 제 12 절연막인 실리콘 질화막(341, 342, 343)을 제거한 후, 예컨대 열산화법을 이용하여 각 섬모양 반도체층(110)의 주위에 예컨대 10 nm 정도의 게이트 산화막으로 되는 제 3 절연막으로서 산화막(420)을 형성한다(도 757 및 도 766). 게이트 산화막은 열산화막에 한정되지 않고, CVD 산화막 또는 질소 산화막일 수 있다.
계속해서 제 1 도전막으로 되는, 예컨대 다결정 실리콘막(510)을 50 nm∼200 nm 정도 퇴적한 후, CVD법에 의해 제 14 절연막으로서, 예컨대 실리콘 질화막(350)을 20∼100 nm 퇴적시킨다(도 758 및 도 767). 이 때 도 758과 같이 섬모양 반도체층(110)의 간격이 좁은 방향만의 제 1 홈부(210)가 제 14 절연막인 실리콘질화막(350)으로 매립되는 막 두께로 한다.
제 14 절연막인 실리콘 질화막(350)을 등방성 에칭에 의해 퇴적한 막 두께 만큼 상당하는 에칭백을 실시한다(도 759 및 도 768). 이 때, 도 759과 같이 제 1 도전막인 다결정 실리콘막(510)의 상단부는 노출되지만 섬모양 반도체층(110)의 간격이 좁은 방향만의 제 1 홈부(210)가 제 14 절연막인 실리콘 질화막(350)으로 매립되어 있는 상태이다.
계속해서, 제 15 절연막으로서 실리콘 산화막(490)을 50 nm∼200 nm 정도 퇴적한다(도 760 및 도 769). 이 때 도 769와 같이 섬모양 반도체층(110)의 간격이 넓은 방향만의 제 1 홈부(210)가 제 15 절연막인 실리콘 산화막(490)으로 매립되는 막 두께로 한다.
이어서, 제 15 절연막인 실리콘 산화막(490)을 퇴적한 막 두께 만큼 상당하는 에칭백을 실시하여 도 761의 제 1 홈부(210)의 잔존하고 있는 제 14 절연막인 실리콘 질화막(350)을 등방성 에칭에 의해 제거하고, 제 1 도전막인 다결정 실리콘막(510)을 이방성 에칭에 의해 에칭백을 실시한다. 이 때, 도 770과 같이 섬모양 반도체층(110)의 간격이 넓은 방향만의 제 1 도전막인 다결정 실리콘막(510)의 상단부가 노출되어 제거되지만 제 1 홈부(210)가 제 15 절연막인 실리콘 산화막(490)으로 매립되어 있는 상태이기 때문에 제 1 도전막인 다결정 실리콘막(510)의 하단부는 제거되지 않는다.
계속해서, 사이드월 스페이서상으로 된 제 1 도전막인 다결정 실리콘막(510)을 마스크로하여 반도체 기판(100)에 제 2 홈부(220)를 형성하여 제 1 배선층으로되는 불순물 확산층(710)의 분리를 실시한다(도 761 및 도 770).
다음, 제 2 홈부(220)에 제 8 절연막인 산화막(460)을 매립하여 제 2 도전막인 다결정 실리콘막(520)을 퇴적한다. 이 때, 제 1 도전막인 다결정 실리콘막(510)과 제 2 도전막인 (520)는 전기적으로 접속되어 구성된다.
계속해서, 제조예 4(도 355∼도 361 및 도 375∼도 381)와 동일한 수법을 이용하여 실시하고, 제 2 도전막인 다결정 실리콘 막(520)의 측벽에 제 4 절연막인 실리콘 질화막(321, 322, 323, 324)의 사이드월 스페이서를 형성한다(도 762 및 도 771).
등방성 에칭에 의해 제 1 도전막인 다결정 실리콘막(510), 제 2 도전막인 (520)의 분할을 실시한 후, 제 2 도전막인 다결정 실리콘막(521∼524)의 노출부를 예컨대 열산화법에 의해서 제 7 절연막인 산화막(450)을 5 nm∼50 nm 선택적으로 형성한다. 또, 제 2 도전막인 다결정 실리콘막(521∼524)의 불순물의 도입은 제 1 도전막인 다결정 실리콘막(510)의 성막시 또는 성막후에 실시할 수 있고, 제 2 도전막인 다결정 실리콘막(520)의 성막시 또는 성막 후에 실시할 수 있으며, 도전막으로 되면 도입시기는 제한되지 않는다.
그 후, 제 4 절연막인 실리콘 질화막 사이드월 스페이서(321∼324)를 등방성 에칭에 의해 제거한 후, CVD법에 의해 제 8 절연막인 산화막(461)을 50 nm∼500 nm 퇴적하여 에칭백을 실시하고, 제 1 홈부(210)에 제 8 절연막인 산화막(461)을 매립한다(도 763 및 도 772).
제 1 절연막인 실리콘 질화막(310)을 등방성 에칭에 의해 제거한 후, 불순물확산층(724)을 구비한 섬모양 반도체층(110)의 상부를 노출시켜, 비트선으로서 제 4 배선층(840)을 제 2 또는 제 3 배선층과 방향이 교차하도록 섬모양 반도체층(110)의 상부와 접속한다(도 764 및 도 773).
그 후, 공지 기술에 의해 층간절연막을 형성하여 콘택트홀 및 금속배선을 형성한다.
이에 의해, 전하 축적층으로서 MIS 커패시터로 구성되는 1 트랜지스터 1 커패시터 구조의 DRAM 소자가 섬모양 반도체층에 2대 형성되는 것이 실현된다.
또, 이 실시예에서 형성하는 반도체 기억장치를 산화막이 삽입된 반도체 기판, 예컨대 SOI 기판의 산화막상의 반도체부에 형성될 수 있다(도 774 및 도 775).
이 실시예에 의해서도 동일한 효과를 얻을 수 있고, 또한 불순물 확산층(710)의 접합용량이 억제 또는 제외되는 효과를 갖는다.
또한, 이 실시예에서는 제 1 절연막인 실리콘 질화막(310), 제 12 절연막인 실리콘 질화막(341, 342, 343), 제 4 절연막인 실리콘 질화막(321, 322, 323, 324), 제 14 절연막인 실리콘 질화막(350)과 같은 반도체 기판 또는 다결정 실리콘막의 표면에 형성되는 막은 실리콘 표면측으로부터 실리콘 산화막/실리콘 질화막의 복층 막일 수 있다.
이 제조예에서는 마스크를 이용하지 않고, 각 메모리 셀의 제어 게이트를 1 방향에 관해서 연속하도록 형성하였다. 이것은, 섬모양 반도체층의 배치가 대칭적이지 아닌 경우에 처음으로 가능하다. 즉, 제 2 또는 제 3 배선층 방향의 섬모양 반도체층의 인접 간격을, 제 4 배선층 방향으로 그것보다 작게 하는 것에 의해, 제4 배선층 방향으로 분리되고, 제 2 또는 제 3 배선층 방향으로 연결되는 배선층을 마스크없이 자동적으로 얻을 수 있다. 이에 대하여, 예컨대 섬모양 반도체층의 배치를 대칭으로 한 경우에는 포토리소그래피에 의한 레지스트의 패터닝 공정에 의해 배선층의 분리를 실시할 수 있다. 또한 포토리소그래피에 의한 레지스트의 패터닝 정도에 의해 반도체 기판(100)에 제 2 홈부(220)를 형성할 수 있다.
제조예 32
제조예 1∼9에서 형성되는 반도체 기억장치는 각각의 트랜지스터의 선택 게이트 및 부유 게이트를 일괄적으로 형성하는 수법에 있어서, 제 1, 제 2 및 제 3 배선층과 주변 회로와의 전기적 접속을 실현하는 단자의 구체적인 제조 공정예를 다음에 나타낸다.
이러한 반도체 기억장치는 이하의 제조방법에 의해 형성할 수가 있다. 도 7 76∼도 781은 각각 EEPROM의 메모리 셀 어레이를 도시하는 평면도인 도 62의 H-H'선, Il-I1'선, I2-I2'선, I3-I3'선, I4-I4'선 및 I5-I5'선 단면도이고, 매립된 배선층에 외부로부터 전압을 인가하기 위해서, 예컨대 반도체장치 표면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 전기적으로 결합하는 부위(921, 932, 933, 934, 910)가 각각 확인할 수 있는 위치에서의 단면도를 나타내고 있다. 또한 도 782∼도 787, 도 788∼도 793 및 도 794∼도 799은 각각 도 776∼도 781에 대응하는 도면을 나타내고 있다.
본 실시예에서는 제 10 절연막으로 되는, 예컨대 실리콘 산화막(465)을 lOO nm∼500nm 퇴적할 때까지는 제조예 1과 동일하다. 그 후 필요에 따라서 제 10 절연막인 실리콘 산화막(465)의 표면을 에칭백 또는 CMP 등에 의해 평탄화를 실시한 후, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하여 반응성 이온 에칭에 의해 인출하는 대칭으로된 배선층에 도달할 때까지 에칭한다. 이것을 인출하는 배선층의 수 만큼 반복한다.
보다 상세히 설명하면, 예컨대 제 1 배선층을 인출하는 경우, 공지 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로 이용하고, 배선층 인출부의 어떤 영역만을 반응성 이온 에칭에 의해 불순물 확산층(710)이 노출될 때까지 제 10 절연막인 실리콘 산화막(465)의 표면으로부터 에칭을 한다. 계속해서, 예컨대 최하단 제 2 배선층을 인출하는 경우, 공지의 포토리소그래피 기술에 의해 패터닝된 레지스트를 마스크로서 이용하여 배선층 인출부의, 먼저 에칭을 실시한 영역 이외의 어떤 범위를 반응성 이온 에칭에 의해 제 2 도전막인 다결정 실리콘막(521)에 도달할 때까지 제 10 절연막인 실리콘 산화막(465)의 표면으로부터 에칭을 행한다.
반도체장치 상면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 각각 전기적으로 접속되면, (921, 932, 933, 924, 910)는 어떻게 배치하더라도 좋다. 또한, 배선층을 인출하기 위한 에칭을 실시하는 순번은 어느 배선층으로부터 실시하여도 좋고, 예컨대 배선층 인출부에 배선층으로 도달하는 2개의 홈을 동시에 형성하고, 그 후 한편을 레지스트 등에 의해 마스크하고, 다른 한편을 에칭하는 것에 의해 아래의 배선층으로 도달하도록 홈을 형성할 수 있다. 배선층 인출부에, 인출하는 대칭으로하는 배선층의 수만큼 각 배선층에 도달하도록 하는 홈을 각각 독립적으로 형성하고 있으면, 수단은 한정되지 않는다.
그 후, 제 22 절연막으로서, 예컨대 실리콘 산화막(492)을 10∼10Onm 퇴적하여, 이어서 퇴적막 두께 정도로 에칭백하는 것에 의해, 배선층 인출부에 형성한 홈의 내벽에 제 22 절연막인 실리콘 산화막(492)의 사이드월 스페이서를 형성한다. 이 때, 제 22 절연막은 실리콘 산화막에 한정되지 않고 실리콘 질화막이면 좋고, 절연막이면 한정되지 않는다.
다음에 제 10 절연막인 실리콘 산화막(460∼465) 및 제 22 절연막인 실리콘 산화막(492)에 대하여 이방성 에칭을 실시하고, 인출하는 대칭으로 된 배선층의 노출 면적을 증가시킨다. 이 때, 다른 배선층이 노출되지 않도록 에칭을 행한다. 또한, 제 1 배선층을 인출하는 홈에서는 반도체 기판(100)에 도달하지 않도록 에칭을 행한다. 또한 상술한 바와 같이 제 22 절연막인 실리콘 산화막(492)을 퇴적하고, 그 사이드월 스페이서를 형성하며, 실리콘 산화막에 대하여 이방성 에칭을 실시하는 공정을 모든 홈에 관하여 일괄적으로 행하거나, 또는 각 홈마다 행할 수 있다.
이후의 공정은 제조예 1에 준하여, 제 4 배선층 형성시에 배선층 인출부에 형성한 홈에 제 22 절연막인 실리콘 산화막(492)의 사이드월 스페이서를 개재하여 금속 또는 도전막을 매립하는 것에 의해 제 1 배선층 및 제 2, 제 3의 각 배선층은 반도체 상면으로 인출된다(도 776∼도 781).
이와 같이, 매립된 배선층과 인출부의 홈에 매립되는 금속 또는 도전막과의 접촉 면적을 증가시킴으로써 이들의 접촉저항을 감소시키는 이점을 갖는다.
또한, 도 782∼도 787은 도 776∼도 781에 대하여, 상술한 인출을 먼저 제 1 배선층에 관해서만 실시하고, 제 4 배선층(840)의 형성시에 제 1 배선층의 인출을실시한 후, 실리콘 산화막을 퇴적시키고, 필요에 따라서 CMP 또는 에칭백을 실시한 후, 인출부에서 제 2, 제 3 배선층을 인출하기 위한 홈을 형성하고 동일한 인출을 실시한 경우를 나타낸다.
도 788∼도 793은, 도 776∼도 781에 대하여, 메모리 셀부에 제 4 배선층(840)을 형성한 후 실리콘 산화막을 퇴적시키고 필요에 따라서 CMP 또는 에칭을 실시한 후 인출부에서 제 1, 제 2 및 제 3 배선층을 인출하기 위한 홈을 형성하고 동일한 인출을 실시한 경우를 각각 나타낸다.
도 794∼도 799는, 도 776∼도 781에 대하여, 반도체장치 상면에 배치된 단자와 매립된 배선층(521, 522, 523, 524, 710)이 전기적으로 결합하는 부위(921, 932, 933, 924, 910)의 배치를 바꾼 1예로서, 메모리 셀에 가까운 측에서 순차적으로 (924, 933, 932, 921, 910)를 배치한 경우를 나타내고 있다.
또한, 이상의 방법에 의해 제 1 배선층 및 제 2, 제 3 배선층을 반도체 상면으로 인출하는 것이 본 발명의 모든 실시예에 적용될 수 있다.
이상의 제조예에서는, 반도체 기판을 가공하는 것에 의해 형성한 섬모양 반도체층(1110)의 측면에 전하 축적층의 가공을 일괄적으로 형성하는 본 발명의 실시예에 대해 설명하였지만, 실시예 중의 공정은 여러 가지로 조합하여 이용될 수 있다.
또한 상기 제조예에서는 반도체 기판면의 수직방향으로 전하 축적층 및 제어 게이트를 갖는 복수의 메모리 셀을 직렬로 접속하고, 상기 메모리 셀은 반도체 기판과 상기 반도체 기판상에 격자줄무늬상으로 분리되게되는 매트릭스 형태로 배열된 복수의 섬모양 반도체층의 측벽부에 형성되며, 상기 섬모양 반도체층에 배치된 불순물 확산층을 메모리 셀의 소스 또는 드레인으로 하여, 상기 불순물 확산층에 의해 반도체 기판과 섬모양 반도체층이 전기적으로 절연하고 있고, 상기 제어 게이트가 1방향의 복수의 섬모양 반도체층에 관해서 연속적으로, 또한 반도체 기판면에 대하여 수평방향으로 배치되게 되는 제어 게이트선을 갖고, 상기 제어 게이트선과 교차하는 방향으로 불순물 확산층과 전기적으로 접속하며, 또한 반도체 기판면에 대하여 수평방향으로 배치되어 되는 비트선을 갖는 본 발명의 실시예에 대해 기술하였지만, 여러가지로 조합하여 실시할 수 있다.
본 발명의 반도체 기억장치에 의하면, 반도체 기판과 적어도 1개의 섬모양 반도체층, 상기 섬모양 반도체층의 측벽의 주위에 형성된 전하축적층 및 제어 게이트로 구성되는 적어도 1개의 메모리 셀을 갖는 반도체 기억장치에 있어서, 섬모양 반도체층내의 메모리 셀의 적어도 1개가 반도체 기판으로부터 전기적으로 절연되므로 섬모양 반도체층의 수직방향에서의 기판의 백바이어스 효과의 회피 또는 격차를 방지하는 것이 가능해지며, 비트 라인과 소스 라인 사이에 직렬로 접속하는 메모리 셀을 복수개 형성하는 것이 가능해진다. 이에 의해, 기판으로부터의 백바이어스 효과에 기인하는 독출시에서의 각 메모리 셀의 문턱치의 저하에 의한 메모리 셀의 특성의 격차가 발생하지 않게 된다. 또한, 대용량화가 가능해진다. 비트당 셀면적이 축소하는 것에 의해, 칩의 축소화 및 저비용화를 실현할 수 있다. 또한, 디바이스 성능을 결정하는 방향인 수직방향은 최소 가공치수에 의존하지 않고, 디바이스의성능을 유지할 수가 있다. 또한 각 메모리 셀은 섬모양 반도체층을 둘러싸도록 배치하기 위해서 구동전류의 향상 및 S치의 증대가 실현한다.
본 발명의 반도체 기억장치의 제조방법에 의하면, 섬모양 반도체층의 측벽에 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 것에 의해 전하 축적층으로서 기능하는 부유 게이트 등을 일괄해서 형성할 수가 있음과 동시에, 터널 산화막이나 게이트 산화막으로서 기능하는 절연막이 각 메모리 셀에 대하여 동일 프로세스에 의해서 형성할 수 있기 때문에, 간편한 프로세스의 제어만으로 동질의 것을 얻을 수 있게된다. 이에 의해, 메모리 셀 사이의 성능의 격차를 억제할 수 있는 반도체 기억장치를 간편하고 또한 저비용으로 제조할 수 있게 된다.
특히, 섬모양 반도체층을 형성한 후, 섬모양 반도체 기판 측면을 희생 산화하는 경우에는 기판 표면의 손상, 결함 및 요철을 제거할 수 있어, 양호한 활성영역을 얻을 수 있다. 더구나, 산화막 두께를 제어한다고 하는 간편한 방법으로 섬모양 반도체층의 폭을 제어하는 것이 가능하게 되고, 터널 산화막의 표면적 및 부유 게이트와 제어 게이트와의 층간용량막의 표면적으로 결정되는 부유 게이트와 제어 게이트 간의 용량의 증대를 용이하게 실시할 수 있다.

Claims (28)

  1. 반도체기판,
    적어도 하나의 섬모양 반도체층, 상기 섬모양 반도체층의 측벽의 주위 전부 또는 일부에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치로서,
    상기 메모리셀 중 적어도 하나가 상기 반도체기판으로부터 전기적으로 절연되어 있는 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서, 메모리셀이, 반도체기판 또는 섬모양 반도체층 내에 형성된 상기 반도체기판과 반대 도전형의 불순물 확산층에 의해, 또는 상기 반도체기판 또는 상기 섬모양 반도체층 내에 형성된 상기 반도체기판과 반대 도전형의 불순물 확산층과 상기 불순물 확산층 내에 형성된 상기 반도체기판과 같은 도전형의 불순물 확산층에 의해, 상기 반도체기판으로부터 전기적으로 절연되어 있는 반도체기억장치.
  3. 제 1 항 또는 제 2 항에 있어서, 메모리셀이 하나의 섬모양 반도체층중에 복수개 형성되고, 상기 복수의 메모리셀 중 적어도 하나 이상이 다른 메모리셀로부터, 섬모양 반도체층 내에 형성된 반도체기판과 반대 도전형의 불순물 확산층에 의해, 또는 상기 섬모양 반도체층 내에 형성된 상기 반도체기판과 반대 도전형의 불순물 확산층과 상기 불순물 확산층 내에 형성된 상기 반도체기판과 같은 도전형의 불순물 확산층에 의해, 전기적으로 절연되어 있는 반도체기억장치.
  4. 제 1 항에 있어서, 불순물 확산층과 반도체기판 또는 섬모양 반도체층의 접합부에 형성되는 공핍층에 의해 상기 반도체기판으로부터 전기적으로 절연되어 있는 반도체기억장치.
  5. 제 1 항에 있어서, 하나의 섬모양 반도체층중에 메모리셀이 복수 형성되고, 상기 복수의 메모리셀 중 적어도 하나 이상이 다른 메모리셀로부터, 섬모양 반도체층 내에 형성된 반도체기판과 반대 도전형의 불순물 확산층, 및 상기 불순물 확산층과 반도체기판 또는 섬모양 반도체층의 접합부에 형성되는 공핍층에 의해 상기 반도체기판으로부터 전기적으로 절연되어 있는 반도체기억장치.
  6. 제 1 항에 있어서, 반도체기판 상에 형성된 불순물 확산층이 적어도 하나 이상의 메모리셀에 대한 공통 배선으로 되는 반도체기억장치.
  7. 제 1 항에 있어서, 메모리셀이 하나의 섬모양 반도체층에 대하여 복수개 형성되고, 상기 메모리셀이 직렬로 배열되어 있는 반도체기억장치.
  8. 제 1 항에 있어서, 섬모양 반도체층이 매트릭스 상으로 복수개 배열되고, 상기 섬모양 반도체층 내에, 메모리셀의 전하 축적 상태를 독출하기 위한 배선이 형성되며, 복수의 제어게이트가 일방향으로 연속적으로 배치되어 제어게이트선을 구성하며,
    상기 제어게이트선과 교차하는 방향의 복수의 배선이 접속되어 비트선을 구성하는 반도체기억장치.
  9. 제 1 항에 있어서, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위를 둘러싸도록 메모리셀을 선택하기 위한 게이트전극이, 섬모양 반도체층에 형성된 메모리셀의 적어도 하나의 단부에 형성되고, 상기 게이트전극이 상기 메모리셀에 대하여 직렬로 배치되어 있는 반도체기억장치
  10. 제 9 항에 있어서, 게이트전극에 대향하는 섬모양 반도체층이, 반도체기판 또는 메모리셀로부터, 반도체기판 표면 또는 상기 섬모양 반도체층에 형성된 상기 반도체기판과 반대 도전형의 불순물 확산층에 의해 전기적으로 절연되어 있는 반도체기억장치.
  11. 제 1 항에 있어서, 하나의 섬모양 반도체층중에 복수의 메모리셀이 형성되고, 메모리셀 끼리의 채널층이 전기적으로 접속되도록 제어게이트 끼리 근접하게 배치되어 있는 반도체기억장치.
  12. 제 9 항 또는 10 항에 있어서, 게이트전극에 대향하는 섬모양 반도체층 내에 배치되는 채널층과 메모리셀의 채널층이 전기적으로 접속되도록, 제어게이트와 게이트 전극이 근접하게 배치되어 있는 반도체기억장치.
  13. 제 1 항에 있어서, 제어게이트 사이에, 메모리셀 끼리의 채널층을 전기적으로 접속하기 위한 전극을 갖는 반도체기억장치.
  14. 제 9 항 또는 10 항에 있어서, 제어게이트와 게이트 전극 사이에, 게이트 전극에 대향하는 섬모양 반도체층 내에 배치되는 채널층과 메모리셀의 채널층을 전기적으로 접속하기 위한 전극을 갖는 반도체기억장치.
  15. 제 9 항 또는 10 항에 있어서, 제어게이트와 게이트 전극의 전부 또는 일부가 같은 재료로 형성되어 있는 반도체기억장치.
  16. 제 9 항 또는 10 항에 있어서, 전하 축적층과 게이트 전극이 같은 재료로 형성되어 있는 반도체기억장치.
  17. 제 1 항에 있어서, 섬모양 반도체층이, 매트릭스 상으로 복수개 배열되고, 섬모양 반도체층의 일방향의 폭이, 동일 방향으로 인접한 섬모양 반도체층 사이의 거리보다 작은 반도체기억장치.
  18. 제 1 항에 있어서, 섬모양 반도체층이, 매트릭스 상으로 복수개 배열되고, 일방향에서의 섬모양 반도체층 사이의 거리가 다른 방향에서의 섬모양 반도체층 사이의 거리보다 작은 반도체기억장치.
  19. 제 1 항에 있어서, 반도체기판의 수선 방향의 하측으로부터 순서대로 하방 게이트 전극, 제어게이트 및/또는 상방 게이트 전극이 배치되고, 메모리셀이 형성된 섬모양 반도체층이 매트릭스 상으로 배치된 메모리셀 어레이의 단부에서, 상방 게이트 전극, 제어게이트 및/또는 하방 게이트 전극의 순서로 반도체기억장치의 표면으로 전극이 인출되는 반도체기억장치.
  20. 반도체기판 상에 적어도 하나의 섬모양 반도체층을 형성하는 공정,
    상기 섬모양 반도체층 상에, 그의 표면을 덮는 절연막 및 제 1 도전막을 형성하는 공정,
    상기 섬모양 반도체층의 측벽 상에 위치하는 제 1 도전막 상에, 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정,
    상기 사이드월 스페이서를 마스크로 이용하여 제 1 도전막을 분할하는 공정,
    상기 분할된 제 1 도전막에 대하여 자기정합적으로 불순물을 도입하는 공정, 및
    상기 제 1 도전막 상에 층간용량막 및 제 2 도전막을 형성하는 공정을 포함하고, 적어도 이상의 공정을 이용하여,
    상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치의 제조방법.
  21. 반도체기판 상에 적어도 하나의 섬모양 반도체층을 형성하는 공정,
    상기 섬모양 반도체층 상에, 그의 표면을 덮는 적층 절연막으로 된 전하 축적층 및 제 1 도전막을 형성하는 공정,
    상기 섬모양 반도체층의 측벽 상에 위치하는 제 1 도전막 상에, 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정,
    상기 사이드월 스페이서를 마스크로 이용하여 제 1 도전막을 분할하는 공정, 및
    상기 분할된 제 1 도전막에 대하여 자기정합적으로 불순물을 도입하는 공정을 포함하고, 적어도 이상의 공정을 이용하여,
    상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치의 제조방법.
  22. 반도체기판 상에 적어도 하나의 섬모양 반도체층을 형성하는 공정,
    상기 섬모양 반도체층에, 부분적으로 불순물을 도입하는 공정,
    상기 섬모양 반도체층 상에, 그의 표면을 덮는 절연막 및 제 1 도전막을 형성하는 공정,
    상기 섬모양 반도체층의 측벽 상에 위치하는 제 1 도전막 상에, 높이 방향으로 분할된 절연막으로 이루어지는 사이드월 스페이서를 형성하는 공정, 및
    상기 사이드월 스페이서를 마스크로 이용하여 제 1 도전막을 분할하는 공정을 포함하며, 적어도 이상의 공정을 이용하여,
    상기 섬모양 반도체층과, 상기 섬모양 반도체층의 측벽의 일부 또는 그의 주위에 형성된 전하 축적층 및 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치의 제조방법.
  23. 제 20 항 내지 22 항 중 어느 한 항에 있어서, 도입된 불순물은, 반도체기판 표면에 대해 수평한 방향으로, 섬모양 반도체층내에서 불순물 확산층이 이어지도록 불순물을 확산시키는 반도체기억장치의 제조방법.
  24. 제 20 항 내지 22 항 중 어느 한 항에 있어서, 섬모양 반도체층을 복수의 매트릭스 상으로 형성하고, 상기 섬모양 반도체층의 측벽을 산화하여 상기 산화막을 제거함에 의해, 일방향에서의 상기 섬모양 반도체층의 폭을 섬모양 반도체층 사이의 거리보다 작게 하는 반도체기억장치의 제조방법.
  25. 제 20 항 내지 22 항 중 어느 한 항에 있어서, 분할된 제 1 도전막 사이에 제 3 도전막을 형성하는 반도체기억장치의 제조방법.
  26. 제 20 항 내지 22 항 중 어느 한 항에 있어서, 제 1 도전막을 2 이상으로 분할하는 경우에, 섬모양 반도체층 측으로 제 1 도전막 바로 아래에 형성된 채널층이, 인접한 채널층과 서로 전기적으로 접속될 정도로 제 1 도전막을 서로 근접하게 배치하는 반도체기억장치의 제조방법.
  27. 제 20 항 또는 22 항에 있어서, 절연막을 섬모양 반도체표면의 일부의 영역에 형성함과 동시에, 다른 일부의 영역에 다른 절연막을 형성하여, 제 1 도전막을 이들 절연막 및 다른 절연막 상에 형성하는 반도체장치의 제조방법.
  28. 제 21 항에 있어서, 적층 절연막으로 이루어지는 전하 축적층을 섬모양 반도체 표면의 일부의 영역에 형성함과 동시에, 다른 일부의 영역에 다른 절연막을 형성하여, 제 1 도전막을 이들 전하 축적층 및 다른 절연막 상에 형성하는 반도체장치의 제조방법.
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