KR101437892B1 - 3차원 ｎａｎｄ 메모리와 이를 제조하는 방법 - Google Patents

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Abstract

모놀리식 3차원 NAND 스트링은 제 2 메모리 셀의 상부에 위치되는 제 1 메모리 셀을 포함한다. 제 1 메모리 셀의 반도체 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는 제 1 기둥이고, 상기 제 1 기둥은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역이다. 상기 제 2 메모리 셀의 반도체 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는 제 2 기둥이고, 상기 제 2 기둥은 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역이다. 상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉한다.
메모리 셀, 모놀리식 3차원 NAND 스트링, 반도체 활성 영역, 기둥, 도전성 반도체 영역

Description

3차원 ＮＡＮＤ 메모리와 이를 제조하는 방법{THREE DIMENSIONAL NAND MEMORY AND METHOD OF MAKING THEREOF}
본 출원은, 2007년 3월 27에 출원된 미국 특허 제 11/691,858호 "THREE DIMENSIONAL NAND MEMORY"(Mokhlesi 외., 참조번호 035905/0149)와 미국 특허 제 11/691,840호 "METHOD OF MAKING THREE DIMENSIONAL NAND MEMORY"(Mokhlesi 외., 참조번호 035905/0150)의 우선권을 주장하고, 본 명세서에 참조로 포함되어 있다.
본 발명은, 일반적으로 반도체 장치 분야에 관한 것이고, 보다 구체적으로는 3차원 NAND 스트링 및 이와 다른 3차원 장치에 관한 것이다.
3차원 수직 NAND 스트링은, "Novel Ultra High Density Memory with Stacked-Surrounding Gate Transistor(S-SGT) Structure Cell" (T. Endoh 외, IEDM Proc. (2001) 33-36)에 기재되어 있다. 그러나, 이 NAND 스트링은 셀당 하나의 비트만 제공한다. 또한, 상기 NAND 스트링의 활성 영역을 형성하는 것은 비교적 어려우며, 측벽 스페이서의 반복적인 형성 및 기판의 일부를 에칭하는 것을 포함하는 공정에 시간이 소비되어, 결과적으로 활성 영역이 거친 원추형으로 형성된다.
본 발명의 일 실시예에 따르면, 모놀리식 3차원 NAND 스트링은 제 2 메모리 셀의 상부에 위치되는 제 1 메모리 셀을 포함한다. 상기 제 1 메모리 셀의 반도체 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는 제 1 기둥을 포함하고, 상기 제 1 기둥은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함한다. 상기 제 2 메모리 셀의 반도체 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는 제 2 기둥을 포함하고, 상기 제 2 기둥은 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함한다. 상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉한다.
본 발명의 또 다른 실시예에 따르면, 모놀리식 3차원 NAND 스트링은 제 2 메모리 셀의 상부에 위치되는 제 1 메모리 셀을 포함한다. 상기 제 1 메모리 셀의 반도체 활성 영역은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 1 기둥을 포함한다. 상기 제 2 메모리 셀의 반도체 활성 영역은, 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 2 기둥을 포함한다. 상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉한다. 상기 제 2 메모리 셀의 반도체 활성 영역 또는 선택 트랜지스터의 반도체 활성 영역 중 적어도 하나는 기판의 트렌치 내에 위치된다.
본 발명의 또 다른 실시예에 따르면, 모놀리식 3차원 NAND 스트링은 제 2 메모리 셀의 상부에 위치되는 제 1 메모리 셀을 포함한다. 상기 제 1 메모리 셀의 반도체 활성 영역은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 1 기둥을 포함한다. 상기 제 2 메모리 셀의 반도체 활성 영역은, 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 2 기둥을 포함한다. 상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉한다. 상기 제 1 기둥은 상기 제 2 기둥과 정렬되지 않고 상기 제 2 기둥을 지나 측면으로 연장된다.
도 1a, 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a는, 본 발명의 제 1 실시예에 따른 장치의 제조 단계의 평면도.
도 1b, 2b, 3b, 4b, 5b, 6b, 6c, 7b, 7c, 8b, 8c, 9b, 9c, 10b, 10c, 11b, 11c, 12b, 12c, 13b, 13c, 14b, 14c, 15b 및 15c는, 본 발명의 제 1 실시예에 따른 장치의 제조 단계의 측단면도.
도 6d는, 도 6a에 도시된 인프로세스 장치(in-process device)의 3차원 도면.
도 16은, 본 발명의 제 1 실시예의 완성된 수직 NAND 스트링의 비트라인 방향을 따른 측단면도.
도 17a 및 17b는, 본 발명의 제 2 및 제 3 실시예에 따른 NAND 스트링의 접근 트랜지스터의 일부의 측단면도.
도 18a 및 19는, 본 발명의 실시예에 따른 NAND 스트링의 회로 개략도. 도 18b는 도 18a의 회로 개략도의 일부를 도시하고, 명확한 도시를 위해, 소스 라인, 선택 라인, 및 워드 라인은 생략하였다.
본 발명의 실시예를 첨부된 도면을 참고로 하여 아래에 상세히 설명한다. 하기의 설명은 본 발명을 예시하는 데에 지나지 않고 본 발명을 한정하지는 않는다.
본 발명의 실시예는 수직 NAND 스트링 배열과 같은, 모놀리식 3차원 배열 메모리 장치를 제공한다. NAND 스트링은 수직으로 배열되어 적어도 하나의 메모리 셀이 또 다른 메모리 셀 위에 위치된다. 상기 배열은 NAND 장치의 수직 스케일링이 실리콘 또는 기타 반도체 재료의 단위 면적당 보다 높은 메모리 셀의 밀도를 제공하도록 한다. 이러한 비휘발성 메모리는, 바람직하게, 각 메모리 레벨에서, SONOS 셀과 같이, 4F2 당 두 개의 전하 트래핑 메모리 셀을 포함한다. 그러므로, 네 개의 메모리 셀 레벨 구성은 셀 당 0.5F2 영역 또는 셀 당 0.5F2 2비트를 가질 것이다. 상기 배열은 2 내지 8 레벨과 같이, 둘 또는 그 이상의 메모리 셀 레벨을 가질 수 있다. 그러므로, N 메모리 셀 레벨 구성은 셀 당 4F2/2N 영역을 가질 것이다. 필요한 경우, 각 NAND 스트링의 선택 트랜지스터도 상기 메모리 셀의 상부 및/또는 하부에 모놀리식으로 각 NAND 스트링으로 집적될 수 있다.
모놀리식 3차원 메모리 배열은 반도체 웨이퍼와 같이 중간 기판 없이 단일 기판에 다중 메모리 레벨이 형성되는 것이다. 상기 '모놀리식'은 상기 배열 중 각 레벨의 층이 상기 층 중 각각의 아래 레벨의 층 상에 직접 증착되는 것을 의미한다. 반대로, 2차원 배열은 별도로 형성되어 비모놀리식 메모리 장치를 형성하기 위 해 결합될 수 있다. 예를 들면, 비모놀리식 적층 메모리는, 미국 특허 제 5,915,167호 "3차원 구조 메모리"(Leedy)에서와 같이, 메모리 레벨을 별도의 기판에 형성하고 상기 메모리 레벨을 서로의 정상에 접착하여 구성한다. 기판은 얇거나 혹은 접착 전에 메모리 레벨에서 제거될 수 있지만, 메모리 레벨은 최초 별도의 기판에 형성되어 있기 때문에, 이러한 메모리는 진정한 모놀리식 3차원 메모리 배열이 아니다.
NAND 스트링의 바람직한 프로그래밍 및 삭제 방법은 Flower-Nordheim ("FN") 터널링을 통해 이루어 진다. 다중 VT 상태형 또는 Saifon/mirror 비트 형 NAND 스트링의 다중레벨 셀 ("MLC") 작업 또한 가능하다.
그러므로, 상기 배열은 각 메모리 레벨에 4F2 당 2비트를 포함하고 다중 메모리 레벨을 수직으로 집적함으로써 스케일링을 더 제공한다. 각각의 전하 트래핑 메모리 셀은 큰 마진 및 높은 성능을 제공하는 2진법으로 작동할 수 있다. 또한, 선택 트랜지스터 또한 수직으로 집적될 수 있고, 하나 또는 양 선택 트랜지스터가 모두 생략될 수도 있다는 점에 의해 효율이 제공된다. 이와 같이 선택 트랜지스터를 수직으로 집적함으로써 규칙 라인(regular line) 및 각 장치 레벨에 사용되는 마스크의 공간 패터닝에 있어서의 손상을 방지하게 된다. 메모리 배열 전반에 걸쳐 규칙적 및 주기 라인, 및 공간들의 연속성이 손상되지 않고, 리소그래피에 의해 형성된 좁은 피치를 갖는 소형 장치의 특성을 얻을 수 있다. 종래의 2차원 평면 NAND 장치와는 달리, NAND 스트링 라인 및 공간의 단부에 여분의 공간을 생성할 필요가 없다.
또 다른 실시예는 실리콘 웨이퍼 또는 기타 기판의 트렌치에 형성된 선택 게이트를 갖는 구성, 선택 게이트가 없는 구성(즉, 선택 게이트 라인 및 선택 트랜지스터가 없음), 선택 게이트 드레인만 갖는 구성, 선택 게이트 소스만 갖는 구성, 및 모든 선택 게이트를 갖는 구성을 포함한다. 소스 라인, 비트 라인, 및 워드 라인의 방향에 대한 선택 게이트 라인의 방향은 다양한 구성으로 바꿀 수 있다. 아래에 설명하는 바와 같이, 다른 것에 대해 다양한 라인의 비직각 방향이 가능하다. 임의의 실시예에서, 소스 라인은 개별적인 소스 라인 전압을 선택하기 위해 기판 평면의 양 차원으로 연장하며 무력(inability)에 의한 높은 전류 강하 가능출력(current sinking capability)를 제공하는 공동 소스 영역에 의해 대체될 수 있다. 다른 것에 대한 메모리 레벨의 방향 또한 바꿀 수 있다. 예를 들어, 각각의 메모리 레벨은 그 위의 레벨 및 아래의 레벨에 수직한 방향으로 배열된 워드 라인을 구비할 수 있다.
도 1a 및 1b는 본 발명의 제 1 실시예에 따른 NAND 스트링 제조 방법 중 제 1 단계를 설명하고 있다. 도 1a는 평면도이고 도 1b는 워드 라인에 평행하게 연장하는, 도 1a의 선 A-A에 따른 측단면도이다. 도 1b는 표면에 인접한 n형 실리콘 층(3)을 포함하는 p형 실리콘 기판(1)을 도시하고 있다. 물론, p형 및 n형 영역은 전환될 수 있고, 예를 들어 갈륨 비화물과 같이, 실리콘 이외의 반도체 재료를 사용할 수도 있다. 기판(1)과 층(3)은 바람직하게 단일 결정 실리콘을 포함한다. 층(3)은 블랭킷 이온 주입(blanket ion implantation) 또는 n형 레이어를 p형 기판 에 에피택셜형으로 성장시켜 형성할 수 있다. 기판(1)과 층(3) 내의 활성 영역(5)은 서로 절연 격리 영역(7)에 의해 분리되어 있다. LOCOS 실리콘 산화물 또는 STI 산화물 함유 트렌치와 같이, 어떠한 적합한 절연 영역(7)도 사용이 가능하다. 바람직하게, 기판(1)과 층(3) 사이의 pn 접합이, STI 트렌치 바닥의 상부와 같이, 절연 영역(7)의 바닥 상부에 위치되어 다른 장치와는 독립적인 각각의 활성 장치의 전압을 구동한다. STI 절연 영역(7)은 표준 STI 트렌치를 패터닝 및 에칭하고, 열 또는 급진 라이너 산화(liner oxidation)을 실시하고, 트렌치 함유 산화물을 증착하며, 화학-기계적 연마(CMP)와 같은 적절한 평탄화 방법을 이용하여 필산화물(fill oxide)를 실리콘 층(3) 상에 평탄화하여 형성될 수 있다.
도 2A 및 2B는 NAND 스트링의 제조 방법 중 두 번째 단계를 도시하고 있다. 도 2A는 평면도이고 도 2B는 워드 라인과 평행하여 연장되는, 도 2A의 선 A-A를 따른 측단면도이다. 도 2B에 도시한 바와 같이, 실리콘층(9)은 절연층(7) 사이에 노출된 활성 영역(5) 상에 에피택셜형으로 성장된다. 활성 영역(5)은 층(9)의 에피텍셜 성장을 위한 시드(seed) 기능을 한다. 그러므로, 층(9) 내의 결정 경계(11)가 절연 영역(7) 상에 형성되고, 필수적으로 단일한 결정 실리콘 영역(9)이 활성 영역(5) 상에 형성된다.
층(9)은 n형 영역(13,17) 사이에 p형 영역(15)를 포함한다. 층(9)은 선구 기체(precursor gas) 내의 불순물 밀도를 변화시킴으로써 성장동안 원래 장소에 불순물이 첨가될 수 있다. 이는 후에 수직 측벽 MOS 선택 트랜지스터의 소스/채널/드레인 영역을 형성하는 npn 구조(13,15,17)를 형성한다. 이온 주입 및 다양한 층(13- 17)에 불순물을 첨가하는 다른 형태 또한 가능하지만 처리 순서가 매우 복잡해 진다. n형 영역(13)은 층(3) 내의 n형 활성 영역(5)과 전기적 및 물리적으로 접촉한다.
도 3A 및 3B는 NAND 스트링의 제조 방법 중 제 3 단계를 도시하고 있다. 도 3A는 평면도이고 도 3B는 워드 라인에 평행하게 연장되는, 도 3A의 선 A-A를 따른 측단면도이다. 도 3B에 도시한 바와 같이, 에피택셜 층(9)은 평판한 상부면을 제공하기 위해 CMP와 같은 적절한 평탄화 방법에 의해 평탄화된다
도 4A 및 도 4B는 NAND 스트링의 제조 방법 중 제 4 단계를 도시하고 있다. 도 4A는 평면도이고 도 4B는 워드 라인에 평행하게 연장되는, 도 4A의 선 A-A를 따른 측단면도이다. 에피택셜 층(9)은 스트립(19)으로 패턴된다. 여기서 사용되고 있는 "스트립"이라는 용어는, 길이가 두께 또는 폭보다 크고 그 길이를 따라 일 방향으로 연장하는 본체를 의미한다. 제 1 실시예의 스트립(19)은 비트 라인 방향으로 연장되고, 이는 아래에 상세히 설명한다.
스트립(19)은 포토리쏘그래픽적으로(photolithographically) 패터닝된 감광제층 마스크와 같은 마스크를 층(9) 상에 형성하고 층(9)의 마스크되지 않은 부분을 에칭하여 형성된다. 도 5A 및 5B에 도시한 바와 같이, 스트립의 패터닝은 아래의 활성 영역(5)에 자가정렬될 필요가 없다. 바람직하게, 필수적이지는 않지만, 스트립(19)은 도 5B에 도시한 바와 같이 활성 영역(5)과 정렬되지 않아, 활성 영역을 길이 방향으로 지나 절연 영역(7) 상으로 연장하고, 혹은 활성 영역(5)의 일부는 도 5A에 도시한 바와 같이 스트립(19) 하부에 노출된다.
도 5A 및 5B는 NAND 스트링 제조 방법 중 제 5 단계를 도시하고 있다. 도 5A는 평면도이고 도 5B는 워드 라인에 평행하게 연장되는, 도 4A의 선 A-A를 따른 측단면도이다.
도 5A 및 5B에 도시한 바와 같이, 실리콘 산화물과 같은 절연층 및/또는 또 다른 절연층(21)이 스트립(19) 사이에 증착되어 스트립(19)의 상부면과 함께 평탄화된다. 절연층(21)은 CMP 또는 에치백(etch back)과 같은 기타 평탄화 방법에 의해 평탄화된다.
도 6A 내지 6D는 NAND 스트링 제조 방법 중 제 6 단계를 도시하고 있다. 도 6A는 평면도이고, 도 6B는 워드 라인에 평행하게 연장되는, 도 6A의 선 A-A를 따른 측단면도이다. 도 6C는 비트 라인에 평행하게 연장되는, 도 6a의 선 B-B를 따른 측단면도이다. 도 6D는 도 6A-6C에 도시된 처리 중의 장치에 대한 3차원 도면이다.
스트립(19)과 스트립(19) 사이의 절연층(21) 부분은 워드 라인 방향에 평행하고 스트립(19)에 수직으로 연장되는 스트립(23)으로 패터닝된다. 스트립(23)은 포토리쏘그래픽적으로 패터닝된 감광제층 마스크와 같은, 마스크를 스트립(19)과 절연층(21) 상에 형성하고 스트립(19)과 절연층(21)의 마스크되지 않은 부분을 에칭하여 형성된다.
스트립(23)은 상기 절연층(21)의 일부분에 의해 워드 라인 방향으로 인접한 기둥으로부터 분리된 반도체 기둥(25)으로 구성된다. 각 기둥(25)은 기둥들 사이의 트렌치(27)에 의해 비트 라인 방향으로 인접한 기둥에 의해 분리된다. 각 기둥(25)은 n형 도전성 반도체 영역(13,17) 사이에 수직 방향으로 위치된 p형 전도성 반도 체 영역(15)을 포함한다(즉, 영역(15)은 기판(1)에 대해 영역(13)의 상부 및 영역(17)의 하부에 위치한다).
바람직하게, 각 기둥(25)은 도 6A에 도시한 바와 같이, 위에서 봤을 때 정방형 또는 장방형 단면을 갖는다. 따라서, 각 기둥(25)은 바람직하게는 네 개의 수직 측면을 갖는다.
도 7A 내지 7C는 NAND 스트링 제조 방법의 제 7 단계를 도시하고 있다. 도 7A는 평면도이고 도 7B는 워드 라인에 평행하게 연장되는, 도 7A의 선 A-A를 따른 측단면도이다. 도 7C는 비트 라인에 평행하게 연장되는, 도 7A의 선 B-B를 따른 측단면도이다.
도 7C에 도시한 바와 같이, 게이트 절연층(29)은 기둥(25) 사이의 트렌치(27) 내에 그리고 필라(25)의 상부면 상에 형성된다. 게이트 절연층(29)는 실리콘 산화물, 실리콘 질화물 또는 기타 적절한 게이트 절연 물질을 포함한다. 필요에 따라서는, 상기 절연층(29)은 다른 구성을 갖는 둘 이상의 저층을 포함할 수 있다.
선택 게이트층은 게이트 절연층(29) 상에 증착된다. 하나 이상의 적절한 게이트 전극 재료, 예를 들어 폴리실리콘, 규소화합물(티타늄 규화물 등), 텅스텐, 알루미늄, 또는 이러한 물질의 저층들의 조합이 상기 선택 게이트층으로 사용될 수 있다.
상기 선택 게이트층은 CMP와 같은 적절한 평탄화 방법에 의해 게이트 절연층(29)의 상부와 함께 평탄화 된다. 트렌치(27)의 일부에 위치된 선택 게이트(31)는 도 7C에 도시한 바와 같이 평탄화에 의해 게이트 절연층(29) 상에 남게 된다.
도 8A 내지 8C는 NAND 스트링 제조 방법 중 제 8 단계를 도시하고 있다. 도 8A는 평면도이고 도 8B는 워드 라인에 평행하게 연장되는, 도 8A의 선 A-A를 따른 측단면도이다. 도 8C는 비트 라인에 평행하게 연장되는, 도 8A의 선 B-B를 따른 측단면도이다.
도 8C에 도시된 바와 같이, 선택 게이트(31)는 선택 게이트의 상부가 기둥(25)의 상부 밑에 위치하도록 부분적으로 에치백된다. 게이트(31)는 게이트 절연층(29) 재료의 상부에 게이트 재료를 선택적으로 에칭하는 선택적 에칭에 의해 에치백된다.
도 9A 내지 9C는 NAND 스트링 제조 방법 중 제 9 단계를 도시하고 있다. 도 9A는 평면도이고 도 9B는 워드 라인에 평행하게 연장되는, 도 9A의 선 A-A를 따른 측단면도이다. 도 9C는 비트 라인에 평행하게 연장되는, 도 9A의 선 B-B를 따른 측단면도이다.
절연 캡층은 오목한 선택 게이트(31) 및 게이트 절연층(29) 상에 증착된다. 바람직하게는, 상기 캡층은 실리콘 산화물과 같이, 게이트 절연층(29)과 동일한 재료를 포함한다. 상기 캡층은 CMP 평탄화와 같이 평탄화되어 선택 게이트(31) 위에 위치한 트렌치를 채우고, 각각의 선택 게이트(31) 위에 위치한 절연 캡(33)를 형성한다. 캡(33)은 선택 게이트를 상부에 형성되는 NAND 스트링 메모리 셀로부터 전기적으로 절연시킨다. 캡층을 평탄화하는 동안, 반도체 기둥(25) 위에 위치한 게이트 절연층(29)의 부분은 또한 기둥(25)의 상부 영역(17)을 노출시키도록 제거된다.
도 9A에 도시한 바와 같이, 선택 게이트(31)는 워드 라인 방향으로 연장하는 선택 게이트 라인의 일부를 포함한다. 그러므로, 선택 게이트 라인은 트렌치(27)(도 6A에 도시) 내에 위치한 스트립 형상의 라인을 포함한다. 각 선택 게이트(31)는 도 7C에 도시된 게이트(31)의 좌측 및 우측에 인접한 두 개의 선택 트랜지스터(35)에 대해 게이트 전극 기능을 한다.
그러므로, 상기 제 9 단계는 NAND 스트링용 바닥 선택 트랜지스터(35)를 완성한다. 각각의 선택 필드 효과 트랜지스터(35)는 기둥(25) 활성 영역을 포함하고, 여기서 영역(15)은 채널 및 소스 및 드레인 영역으로서의 영역(13,17), 트랜지스터의 게이트 전극 기능을 하는 선택 게이트(31), 및 선택 게이트(31)와 기둥(25) 사이에 위치된 게이트 절연층(29) 기능을 한다. 각각의 기둥(25)이 두 개의 다른 선택 게이트(31) 사이에 위치되기 때문에, 각 기둥(25)의 좌우측은 기둥(25)의 상부에 형성되는 동일한 NAND 스트링용의 별개의 선택 트랜지스터(35)로 간주될 수 있다.
도 10A 내지 10C는 NAND 스트링 제조 방법 중 제 10 단계를 도시한다. 도 10A는 평면도이고 도 10B는 워드 라인에 평행하게 연장되는, 도 10A의 선 A-A를 따른 측단면도이다. 도 10C는 비트 라인에 평행하게 연장되는, 도 10A의 선 B-B를 따른 측단면도이다.
도 10A ~ 10C는 선택 트랜지스터(35) 상부에 메모리 셀을 형성하는 제 1 단계를 도시하고 있다. 우선, 노출된 기둥(25)의 실리콘 면은 도 9C의 CPM 단계 이후에 세정하는 것이 바람직하다. 예를 들면, 각 실리콘 기둥의 상부면은 다음 에피택셜 층의 성장을 위한 실리콘 면을 준비하기 위해, CMP 및/또는 건식 에칭시 발생되 는 손상에 더해 산화물층을 제거하기 위해, 습식 젠틀 산화물 에칭(gentle oxide etch) 이후, 열 또는 급진 산화처리를 한다(즉, 기둥의 상부에 실리콘 산화물 층을 형성하기 위해). 이러한 손상은 다음의 에피택셜 층 성장에 영향을 미친다.
따라서, 도 10A-10C에 도시한 바와 같이, 다음의 에피택셜 층(109)은 완성된 선택 게이트 트랜지스터(35) 상에 성장한다. 제 1 NAND 메모리 셀을 형성하는 다음의 단계는 게이트 절연층(29) 대신에 전하 저장 영역이 형성된다는 점을 제외 하고는 도 2-9에 도시한 방법의 단계와 유사하다.
도 10B 및 10C에 도시한 바와 같이, 실리콘층(109)은 절연층(21,29,33)에 의해 형성된 절연 영역 사이에 노출되는 기둥 활성 영역(25) 상에 에피택셜형으로 성장한다. 예를 들면, 700℃ 이하의 낮은 온도, 예를 들어 650℃ 부근에서 실리콘층(109)을 성장시키기 위해 플라즈마 보조 에피택시(plasma assisted epitaxy)(즉, PECVD)를 이용할 수 있다. 보다 높은 온도의 성장 공정이 이용되는 경우, 저온의 PECVD 공정은 저열소모비용 금속(lower thermal budget metal) 및 유전체(즉, 700℃ 이상의 온도에 견디지 못하는 금속 및 유전체)의 이용을 가능하게 하고 보다 정교한 접합깊이 및 채널길이를 제공한다.
기둥 활성 영역(25)의 노출된 박스형 상부면은 층(109)의 에피택셜 성장에 시드 기능을 한다. 그러므로, 층(109) 내의 결정 경계(111)는 절연 영역 상부에 형성되고, 층(109) 내의 필수적인 단일 결정 실리콘 영역은 활성 영역(25)의 상부에 형성된다. 층(109)의 결정 성장은 아래의 시드(25)로부터 버섯 모양으로 형성되어 결정이 에피택시 공정시 서로 만나는 결정 경계(111)를 형성한다. 그러므로, 결정 경계(111)의 위치는 결정이 무작위로 만나고 결정 경계(111)가 일반적으로 도 10A-10C에 개략적으로 도시한 것만큼 부드럽고 예상가능하지 않은 부분일 것이다. 하지만, 결정 경계는 다음 단계에서 에칭에 의해 제거되는 영역 내에 위치된다. 따라서, 고도의 부드러움 및 예상가능성은 필요치 않다.
층(109)은 n형 영역(113,117) 사이에 수직 방향으로 위치된 p형 영역(115)를 포함한다. 층(109)은 선구기체(precursor gas) 내의 불순물 밀도를 변화시킴으로써 성장 동안 원래 장소에 불순물이 첨가될 수 있다. 이는 후에 전하 트래핑 MOS 메모리 장치(즉, NAND 메모리 셀)의 소스/채널/드레인 영역을 형성하는 npn 구조(113, 115,117)를 형성한다. 이온 주입 및 다양한 층(113-117)에 불순물을 첨가하는 다른 형태 또한 가능하지만 처리 순서가 매우 복잡해 진다. n형 영역(113)은 기둥(25) 내의 n형 활성 영역(17)과 전기적 및 물리적으로 접촉한다.
도 11a 내지 11c는 NAND 스트링 제조 방법 중 제 11 단계를 도시한다. 도 11a는 평면도이고 도 11b는 워드 라인에 평행하게 연장되는, 도 11a의 선 A-A를 따른 측단면도이다. 도 11c는 비트 라인에 평행하게 연장되는, 도 11a의 선 B-B를 따른 측단면도이다.
도 11b 및 11c에 도시한 바와 같이, 에피택셜 층(109)은 평평한 상부면을 제공하기 위해, CMP와 같은 적절한 평탄화 방법에 의해 평탄화된다.
도 12a 내지 도 12c는 NAND 스트링 제조 방법 중 제 12 단계를 도시한다. 도 12a는 평면도이고 도 12b는 워드 라인에 평행하게 연장되는, 도 12a의 선 A-A를 따른 측단면도이다. 도 12c는 비트 라인에 평행하게 연장되는, 도 12a의 선 B-B를 따 르는 측단면도이다.
에피택셜 층(109)은 스트립(119)으로 패터닝된다. 여기서, "스트립"이라는 용어는, 길이가 두께 또는 폭보다 크고 그 길이를 따라 일 방향으로 연장하는 바디를 의미한다. 제 1 실시예의 스트립(119)은 비트 라인 방향으로 연장되고, 이는 아래에 상세히 설명한다.
스트립(119)은 포토리쏘그래픽적으로 패터닝된 감광제층 마스크와 같은 마스크를 층(109) 상에 형성하고 층(109)의 마스크되지 않은 부분을 에칭하여 형성된다. 도 12a ~ 12c에 도시한 바와 같이, 스트립의 패터닝은 아래의 활성 영역(25)에 자가정렬될 필요가 없다. 바람직하게, 필수적은 아니지만, 스트립(119)은 활성 영역(25)과 정렬되지 않아서, 활성 영역(25)을 길이 방향으로 지나 도 12b 및 12c에 도시된 바와 같이 기둥(25)을 둘러싸는 층(21,29, 33)에 의해 형성되는 절연 영역 상으로 연장하고, 혹은 활성 영역(25)의 일부는 도 12a에 도시한 바와 같이 스트립(19) 하부에 노출된다.
도 13a 내지 13c는 NAND 스트링 제조 방법 중 제 13 단계를 도시한다. 도 13a는 평면도이고 도 13b는 워드 라인에 평행하게 연장되는, 도 13a의 선 A-A를 따른 측단면도이다. 도 13c는 비트 라인에 평행하게 연장되는, 도 13a의 선 B-B를 따른 측단면도이다.
도 13a ~ 13b에 도시한 바와 같이, 실리콘 산화물과 같은 절연층 및/또는 또 다른 절연층(121)이 스트립(119)의 노출된 측면에 인접한 스트립(119) 사이에 증착된다. 절연층(121)은 스트립(119)의 상부면과 함께 평탄화된다. 절연층(121)은 CMP 또는 에치백(etch back)과 같은 기타 평탄화 방법에 의해 평탄화된다.
도 14a 내지 14c는 NAND 스트링 제조 방법 중 제 14 단계를 도시한다. 도 14a는 평면도이고 도 14b는 워드 라인에 평행하게 연장되는, 도 14a의 선 A-A를 따른 측단면도이다. 도 14c는 비트 라인에 평행하게 연장되는, 도 14a의 선 B-B를 따른 측단면도이다.
스트립(119) 및 스트립(119) 사이의 절연층(121)의 일부는 워드 라인 방향과 평행하고 스트립(119)에 수직으로 연장하는 스트립(123)으로 패터닝된다. 스트립(123)은 포토리쏘그래픽적으로 패터닝된 감광성층 마스크와 같은 마스크를 스트립(119)과 절연층(121) 상에 형성하고, 스트립(119) 및 절연층(121)의 마스크되지 않은 부분을 에칭하여 형성된다.
스트립(123)은 상기 절연층(121)의 일부분에 의해 워드 라인 방향으로 인접한 기둥으로부터 분리된 반도체 기둥(125)으로 구성된다. 각 기둥(125)은 기둥들 사이의 트렌치(127)에 의해 비트 라인 방향으로 인접한 기둥으로부터 분리된다. 각 기둥(125)은 n형 도전성 반도체 영역(113,117) 사이에 수직 방향으로 위치된 p형 전도성 반도체 영역(115)을 포함한다{즉, 영역(115)은 기판(1)에 대해 영역(113)의 상부 및 영역(117)의 하부에 위치한다}.
바람직하게, 각 기둥(125)은 도 14a에 도시한 바와 같이, 위에서 봤을 때 정방형 또는 장방형 단면을 갖는다. 따라서, 각 기둥(125)은 바람직하게는 네 개의 수직 측면을 갖는다.
도 15a 내지 15c는 NAND 스트링 제조 방법의 제 15 단계를 도시하고 있다. 도 15a는 평면도이고 도 15b는 워드 라인에 평행하게 연장되는, 도 15a의 선 A-A를 따른 측단면도이다. 도 15c는 비트 라인에 평행하게 연장되는, 도 15a의 선 B-B를 따른 측단면도이다.
도 15a ~ 15c에 도시한 바와 같이, 스트립(123) 사이에 전하 저장 영역이 형성된다. 전하 저장 영역은 유전체 절연 플로팅 게이트 또는 유전체 전하 저장 재료를 포함한다. 예를 들면, 유전체 절연 플로팅 게이트를 형성하기 위해, 실리콘 산화물 터널링 및 블록킹 층과 같은 두 개의 절연층 사이에 폴리실리콘층이 증착된다. 예를 들어, 측벽 스페이서 형성 플로팅 게이트가 사용될 수 있다. 이러한 장치들을 위한 다중레벨 셀(MLC) 프로그래밍을 이용하여 스페이서 플로팅 게이트에 의한 추가 공간이 보상된다.
유전체 전하 저장 영역을 형성하기 위해, 터널링 및 블록킹 유전체(즉, 절연)층 사이에 증착된다. 예를 들면, 전하 저장 유전체층 은 실리콘 질화물 층을 포함할 수 있고 상기 터널링 및 블록킹 층은 'SONOS' 형장치의 'ONO' 전하 저장 영역을 형성하기 위해 실리콘 산화물층을 포함할 수 있다. 바람직하게는, 상기 터널링 유전체층은 블록킹 유전체층보다 얇다.
하지만, 실리콘 질화물 및 실리콘 산화물 이외의 재료를 대신 이용할 수 있다. 예를 들면, TANOS 형 장치를 사용할 수 있다. 여기서 전체적으로 참고로 인용하고 있는 미국 특허 제 6,858,899호에 개시된, 3.9 이상의 유전율을 갖는 재료와 같은 고유전율 절연재료를 실리콘 산화물 대신 상기 터널링 및/또는 차단 유전체층에 이용할 수 있다. 이러한 재료는 알루미늄 산화물, 탄탈륨 산화물, 이트륨 산화 물, 칼슘 산화물, 마그네슘 산화물 또는 지크코늄 산화물과 같은 금속 산화물층을 포함한다. 상기 전하 저장 유전체는 실리콘 질화물층 내의 질소의 일부가 산소로 치환되는 실리콘 옥시니트라이드층을 포함할 수도 있다. 또는, 탄탈륨 산화물, 지르코늄 산화물 또는 하프늄 산화물과 같은 금속 산화물층을 상기 전하 저장 유전체로 사용할 수 있다.
이하에서는, ONO 전하 저장 영역에 대해 기술한다. 하지만, 플로팅 게이트 전하 저장 영역 또는 기타 유전체 전하 저장 재료 조합을 대신 이용할 수도 있다.
도 15a 및 15c에 도시한 바와 같이, 터널링 유전체층(128), 전하 저장 유전체층(129), 및 블록킹 유전체층(130) 그 순서대로 기둥(125)(즉, 기둥의 노출된 측면에 인접한) 사이의 트렌치(127) 내에, 그리고 기둥(125)의 상부면 상에 형성된다. 상기 터널링 및 블록킹 유전체는 실리콘 산화물을 포함할 수 있고, 상기 전하 저장 유전체는 실리콘 질화물을 포함할 수 있다.
이후, 컨트롤 게이트층이 유전체층(128-130) 상에 증착된다. 하나 이상의 적절한 게이트 전극 재료, 예를 들면, 폴리실리콘, 규소화합물(티타늄 규화물 등), 텅스텐, 알루미늄, 또는 상기 재료의 저층의 조합들을 상기 컨트롤 게이트층으로 사용할 수 있다.
상기 컨트롤 게이트층은 CMP와 같은 적절한 평탄화 방법에 의해 터널링층(128)의 상부와 함께 평탄화된다. 트렌치(127)의 일부에 위치된 컨트롤 게이트(131)는 평탄화에 의해 유전체층(128-130) 상에 남게된다.
컨트롤 게이트(131)는 그 상부가 기둥(125)의 상부 아래에 위치하도록 부분 적으로 에치백된다. 게이트(131)는 ONO 유전체층(128-130) 상에 게이트 재료를 선택적으로 에칭하는 선택적 에칭에 의해 에치백될 수 있다.
이후, 절연 캡층이 오목한 컨트롤 게이트(131)와 ONO 유전체 상에 증착된다. 바람직하게는, 상기 캡층은 실리콘 산화물과 같이 상기 블록킹 유전체(130)과 동일한 재료를 포함한다. 그 후, 상기 캡층은 컨트롤 게이트(131) 상부에 위치된 트렌치를 채우고 각 컨트롤 게이트(131) 상부에 위치된 절연캡(133)을 형성하기 위해 CMP와 같은 방식으로 평탄화된다. 상기 캡(133)은 상부에 형성되는 추가적인 NAND 스트링 메모리 셀로부터 컨트롤 게이트를 전기적으로 절연시킨다. 캡층을 평탄화하는 동안, 반도체 기둥(125) 위에 위치한 ONO 유전체층(128 ~ 130)의 부분은 또한 기둥(125)의 상부 영역(117)을 노출시키기 위해 제거된다.
도 15a에 도시된 바와 같이, 컨트롤 게이트(131)은 워드 라인 방향으로 상기 캡(133)의 하부에서 연장하는 워드 라인의 일부를 포함한다. 그러므로, 워드 게이트 라인은 트렌치(127) 내에 위치되는 스트립 형상의 라인을 포함한다. 각 컨트롤 게이트(131)는 도 15c에서 게이트(131)의 좌우측에 인접한 두 개의 메모리 셀(135)용 게이트 전극 기능을 한다.
이로써 NAND 스트링용 바닥 메모리 셀(135)을 완성된다. 각 메모리 셀(135)은 기둥 활성 영역(125)를 포함하고, 여기서 영역(115)는 채널, 소스 및 드레인 영역으로서의 영역(113,117), 트랜지스터의 게이트 전극 기능을 하는 컨트롤 게이트/워드 라인(131), 및 컨트롤 게이트(131)과 기둥(125) 사이에 위치되는 ONO 유전체층(128-130)과 같은 전하 저장 영역 기능을 한다. 각 기둥(125)이 두 개의 다른 컨 트롤 게이트(131) 사이에 위치되어 있기 때문에, 각 기둥(125)의 좌우측이 메모리 셀로 이용될 수 있다.
도 16은 완성된 수직 NAND 스트링의 비트 라인 방향을 따른 측단면도를 도시하고 있다. 제 1 메모리 셀(135)과 동일한 제 2 레벨의 메모리 셀(235)은 다중 레벨 수직 NAND 스트링을 형성하기 위해 도 10-15에서 설명한 상기 공정을 반복함으로써 제 1 메모리 셀(135) 상에 형성된다. 필요에 따라서는, 2 내지 6 레벨의 메모리 셀과 같이, 추가적인 레벨의 메모리 이 상기 공정을 반복하여 제 1 레벨의 메모리 셀(135) 상에 형성될 수 있다. 복수의 비트 라인(137)이 최상위 레벨의 메모리 셀에 형성된다. 비트 라인(137)은 상위 레벨의 메모리 셀의 기둥 활성 영역에 접촉한다. 예를 들면, 도 16에 도시한 단일 비트 라인(137)은 메모리 셀의 워드 라인(131, 231)에 수직으로 연장된다. 하지만, 비트 라인(137)은 아래에 상세히 설명하는 바와 같이 다른 방향으로 연장될 수도 있다.
또한, 필요에 따라서는, 하부 선택 게이트 트랜지스터(35)와 동일한 방법으로, 상부 선택 트랜지스터는 비트 라인(137) 하부의 상위 레벨의 메모리 셀에 배치될 수 있다. 상부 선택 게이트 트랜지스터는 하부 선택 게이트 트랜지스터(35)와 함께 혹은 그 대신에 형성된다.
그러므로, 도 16은 기판에 수직으로 형성되는 수직 NAND 스트링(100)을 도시한다. 하나의 메모리 셀(235)이 상부 장치 레벨에 위치되어 있고 또 다른 메모리 셀(135)이, 기판 상부 및 제 1 장치 레벨(235) 하부에 위치되는 하부 장치 레벨에 위치되어 있다. 활성 영역(125, 225)이 다른 에피택셜 성장 단계를 통해 성장하기 때문에, 설정된 경계가 반도체 활성 영역(125, 225)들 사이에 존재한다. 상기 경계는, 경계에 있는 기둥(125)에 대한 기둥(225)의 변위, 결정 경계, 또는 종방향 오프셋을 포함할 수 있다. 반대로, "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell"(IEDM Proc.(2001) 33-36, by T. Endoh,외.)에 기재된 종래의 수직 NAND 스트링은 기판의 동일 영역의 복수의 에칭에 의해 형성된다.
또한, 상기한 바와 같이 형성된 수직 NAND 스트링 메모리 셀의 기둥형상의 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는다. 이는 각 셀 내의 워드 라인에 별개의 면을 제공하고 셀 당 2비트의 구성을 가능하게 한다. 상기 기둥형상의 활성 영역은 활성층을 스트립으로 패터닝하고 상기 스트립을 기둥으로 패터닝하여 형성된다. 한편, 상기 Endoh 외.의 활성 영역은 위에서 봤을 때 원형 단면을 갖는다. 상기 활성 영역은 셀 당 1비트의 구성을 위해 서라운드 게이트에 의해 둘러싸인다.
선택 트랜지스터(35)의 반도체 활성 영역(25)은 기둥을 포함한다. 하부 메모리 셀의 반도체 활성 영역(125)는 선택 트랜지스터(35)의 반도체 활성 영역(25)과 정렬되지 않는 기둥을 포함한다. 도 16에 도시한 비제한적 실시예에서, 활성 영역(125)은 선택 트랜지스터(35)의 반도체 활성 영역(25)을 지나 적어도 한 방향으로 측면으로 연장된다. 마찬가지로, 기둥 활성 영역(225)은 셀(135)의 기둥 활성 영역(125)을 지나 적어도 한 방향으로 측면으로 연장하여 기둥(125)은 기둥(225)과 정렬되지 않는다.
메모리 셀(135)의 반도체 활성 영역은 제 2 도전성 반도체 영역(113, 117) 사이에 위치되는 제 1 도전성 반도체 영역(115)을 포함하는 기둥(125)이다. 메모리 셀(235)의 반도체 활성 영역은 제 2 도전성 반도체 영역(213, 217) 사이에 위치되는 제 1 도전성 반도체 영역(215)을 포함하는 기둥(225)이다. 기둥(225) 내의 제 2 도전성 반도체 영역(213)은 기둥(125) 내의 제 2 도전성 반도체 영역(117)과 접촉한다.
도 16에 도시한 바와 같이, 하부 메모리 셀(135)에 있어서, 제 1 전하 저장 유전체(129A)는 기둥(125) 내의 제 1 도전성 반도체 영역(115)의 일측에 인접하게 위치되고, 제 1 컨트롤 게이트(131A)는 제 1 전하 저장 유전체(129A)에 인접하게 위치한다. 제 2 전하 저장 유전체(129B)는 기둥(125) 내의 제 1 도전성 반도체 영역(115)의 반대측에 인접하게 위치되고, 제 2 컨트롤 게이트(131B)는 제 2 전하 저장 유전체(129B)에 인접하게 위치된다. 상기 상부 메모리 셀(235)도 이와 유사한 구성을 갖고, 이때 두 개의 전하 저장 유전체 및 두 개의 컨트롤 게이트가 기둥(225) 내의 영역(215)의 반대측에 위치된다.
도 17a 및 17b는 본 발명의 대안적인 제 2 및 제 3 실시예에 따른 NAND 스트링의 선택 트랜지스터의 일부를 도시한 측단면도이다.
도 17a는 제 2 실시예의 워드 라인을 따른 측단면도로서, 하부 선택 트랜지스터(35)가 생략되어 있다. 이 경우, 바닥 메모리 셀 레벨은 기판(1) 상에 형성된다.
도 17b는 제 3 실시예의 비트 라인을 따른 측단면도로서, 선택 트랜지스 터(35)의 선택 게이트(31)가 기판(1)의 트렌치 내에 형성되어 있다. 본 실시예에서, p형 기판(1)은 주입된 n형 영역(13,17) 사이의 기판(15)의 p형 영역을 남기기 위해 n형 이온을 기판(1)에 이온주입하여 형성된 n-p-n형 구조(13,1 5,17)을 포함한다. 또한, 영역(13-17)은 에피택셜 층 성장 및 성장시 원위치에 불순물을 첨가하여 형성될 수 있다. 이후, 트렌치는 포토리쏘그래피와 npn 구조를 통한 기판(1)의 p형 부분에 대한 에칭에 의해 형성된다. 트렌치는 실리콘 산화물과 같은 전열 재료(20)로 채워진다. 절연 재료(20)는 이후 재료(20) 내에 추가적인 트렌치를 형성하기 위해 포토리쏘그래피와 에칭에 의해 패터닝된다. 이러한 추가적인 트렌치는 선택 게이트(31)를 형성하기 위해 평탄화되는 선택 게이트 재료로 채워진다. 셀랙트 트랜지스터(35)를 생략하는 경우, 최하부 메모리 셀(135)가 트렌치 내에 형성될 수 있다.
제 4 실시예에서, 선택 트랜지스터의 기둥 활성 영역(25,125 등) 및/또는 메모리 셀은 다결정 반도체 재료(9, 109 등)로 형성된다. 따라서, 에피택셜 반도체 층(9, 109 등)을 기초 기둥에 형성하기보다는, 실리콘 층과 같은 무정형, 미세결정 또는 다결정 반도체 층을 기초 기둥 상에 형성한다. 상기 무정형, 미세결정, 또는 다결정 반도체 층은, 대결정 폴리실리콘 층과 같이, 결정이 큰 다결정 반도체 재료 층을 형성하기 위해 재결정된다. 상기 재결정은, 용광로 내에서의 열적 어닐링, 레이저 어닐링, 및/또는 플래시 램프 어닐링과 같이 적절한 어닐링에 의해 실시된다. 상기 재결정된 층은 이후 상기한 바와 같이 기둥 활성 영역(25,125)으로 패터닝된다. 저온은 증착 및 재결정된 폴리실리콘을 이용함으로써 활성 영역이 고온에 견디 지 못하는 금속권선 또는 전극 상에 형성된다.
그러므로, 상부 메모리 셀의 반도체 활성 영역은 기초 메모리 셀의 반도체 활성 영역 상에 에피택셜형으로 형성되거나, 또는 하나 이상의 제 1 메모리 셀의 반도체 활성 영역은 재결정 폴리실리콘으로 형성될 수 있다. 최하위 레벨의 메모리 셀의 활성 영역은 에피택셜형으로 형성되거나, 또는 선택 트랜지스터의 반도체 활성 영역 상의 재결정에 의해 형성된다. 선택 트랜지스터의 활성 영역은 에피택셜형으로 형성되거나, 또는 기판에 재결정에 의해 형성된다.
길이 방향의 메모리 배열의 크기는 워드 라인, 선택 게이트 라인, 소스 라인, 및 비트 라인의 RC 시간 상수에 의해 제한된다. NAND 스트링은 수직 방향을 향하고 채널 영역(NMOS 메모리 실시예의 P-영역(115))은 접지되지 않는다. 따라서, 플로팅 바디 퍼텐셜을 관리하는 데 주의를 기울여야 한다. 반대(비선택)측 상의 반전층은 프로그램을 판독하고, 프로그램화하고/하거나 삭제하는 등의 다양한 작업시 플로팅 p형 바디의 퍼텐셜을 고정시키기 위해 생성 및 이용된다.
플로팅 바디가 보다 얇은 소모 영역을 통해 다른 것과 더 강하게 연결될 수 있도록, 계단 접합을 갖는 고불순도 N 및 P 영역이 이용될 수 있다. 플로팅 바디 퍼텐셜을 기술하는 또 다른 방법은 상기 이들의 접합 누설을 통한 것이다.
또한, 프로그램 방해를 위한 부스팅은 보다 효과적이어야 한다. 하지만, 실리콘 기둥 활성 영역은 보다 많은 계단접합을 가능하게하면서, 부스팅과는 반대로 구동된다.
각각의 메모리 셀과 선택 트렌지스터 레벨은 완전히 자가정렬된다. 다시 말 해, 장치 레벨 사이에 별도의 정렬단계가 필요 없다. 또한, 각 장치 레벨은 두 개의 리소그래피 단계 - 제 1 스트립(119)을 형성하는 제 1 단계 및 스트립(123)을 형성하는 제 2 단계 - 만이 필요하다. 각 장치 레벨에 잔류하는 특징은 증착 및 평탄화를 통해 형성된다. 따라서, NAND 스트링(100)의 적어도 하나의 영역 또는 층, 바람직하게는 복수의 영역 또는 층이 CMP 및/또는 기타 방법에 의해 평탄화된다. 예를 들면, 셀(135)의 경우, 반도체 활성 영역(125)는 에피택셜 층(109)의 형식인 경우 평탄화되고, 도 11B 및 11C에 도시한 바와 같이, NAND 스트링(100)을 적어도 하나의 다른 인접한 NAND 스트링으로부터 절연하는 절연층(121)은 도 13B에 도시한 바와 같이 평탄화되며, 전하 저장 유전체(129), 컨트롤 게이트(131), 및 캡 층(133)은 도 15B 및 15C에 도시한 바와 같이 평탄화된다. 따라서, 적어도 다섯 개의 층(터널링 및 블록킹 유전체는 포함하지 않음)이 CMP에 의해 각 셀(135, 235, 등)에 평탄화된다.
필요에 따라서, 실리콘 웨이퍼 기판(1)은 웨이퍼 노치가 12시 방향이 아닌 1시 30분 방향에 위치하도록 전체 리소그래피 단계동안 45도 회전될 수 있다. 이 경우, 수직 측벽 채널은 [100] 결정학적 평면에 위치되어 보다 높은 채널 이동성을 제공한다.
각 장치 레벨은 그 레벨 이하로 자가 정렬이 되지 않는다. 그러나, 이는 레벨이 만나는 영역이 의도적으로 NAND 체인의 비활성 소스/드레인 영역으로 설정되어 있기 때문에 별로 중요하지 않다. 각 레벨의 수직 차원 및 각 레벨의 PN 접합의 위치는 여러 가지 레벨의 어닐링과 관련한 열 소모 비용 기준으로 다른 레벨과 다 를 수 있다. 저온의 반도체 에피택셜 성장(에를 들어 700℃이하), 예를 들면 PECVD 성장, 및 플라즈마 산화는 레벨 대 레벨 변화를 최소화하는 데 이용될 수 있다. 이것은 또한 모든 메모리 및 선택 게이트 레벨이 형성된 후의 단일의 고온 어닐링을 가능하게 한다. 하지만, 별도의 레벨 단계별 어닐링 또는 각 메모리/선택 레벨을 위한 다중 어닐링 단계 또한 이용될 수 있다. 필요에 따라서는, 수소 분위기에서의 어닐링을 실시할 수도 있다.
상기한 바와 같이, 기둥은 바람직하게는 옆에서 봤을 때 장방형 또는 정방형으로 형성된다. 그러나, 트렌치 측벽이 수직이 아닌 경우, 선택 트랜지스터 기둥 활성 영역부(5)와 같은 활성 영역은 상부보다 큰 장방형 또는 정방형의 바닥을 갖는 끝이 잘린 피라미드형이 될 것이다. 따라서, 임의의 양의 미정렬은 하나의 실리콘 기둥의 상부와 그 상부의 층의 실리콘 기둥의 바닥과의 접촉영역을 변화시키기 않는다.
도 18A는 상기 NAND 스트링 배열의 회로 개략도이다. 도 18B는 도 18A의 회로 개략도의 일부를 도시하지만, 명확한 도시를 위해 소스 라인, 선택 라인, 및 워드 라인을 생략하였다. 도 18A 및 18B는 기판에 또는 기판의 트렌치 내에 위치되는 선택 트랜지스터(35) 및 선택 트랜지스터(35) 상에 수직으로 위치되는 적어도 두 레벨의 메모리 셀을 도시하고 있다. 각 NAND 스트링이 하나의 단일 열로 표시되어 있고, 여기서 각 레벨의 메모리 셀은 메모리 셀의 기초 레벨 상에 위치된다. 예를 들면, M열에서 비트 라인(237)에 의해 제어되는 중간 수직 NAND 스트링(100)은 선택 트랜지스터(35) 및 네 개의 레벨의 네 개의 메모리 셀(135, 235, 345, 445)를 포함한다. 선택 트랜지스터(35)는 N+1/2 행의 소스 라인 SL에 연결된다. 선택 트랜지스터(35)는 N 및 N+1행의 선택 게이트 라인(31)에 의해 제어된다. 최하의 메모리 셀(135)은 수직 레벨 1에서{도 18A에 도시된 WL(N+X 행, Z 레벨), N 행의 워드 라인, 레벨 1에 대해 WL(N,1)로 표시} N 및 N+1행의 워드 라인(131)에 의해 제어된다. 다른 메모리 셀(235,335,445)은 각각 레벨 2, 3, 및 4의 N 및 N+1 행의 워드 라인(231, 331, 441)에 의해 제어된다. 상부 메모리 셀(445)는 M 비트 라인 열의 비트 라인(237)에 전기적으로 연결된다.
따라서, 각각의 수직 NAND 스트링은 선택 트랜지스터(35) 및 수직으로 적층되도록 배열된 메모리 셀(135-445)을 포함한다. 워드 라인(131 내지 431)은 비트 라인(237)에 평행하지 않다. 예를 들어, 워드 라인은 비트 라인(237)에 수직으로 연장된다. 하지만, 워드 라인(131-431)은, 소스 라인(239) 및 선택 게이트 라인(31) 모두에 평행한 것처럼, 소스 라인(239) 및 선택 게이트 라인(31) 중 적어도 하나와 평행하게 연장된다.
또 다른 실시예에서, 다른 수직 레벨에 있는 워드 라인은 서로 다른 방향으로 연장될 수 있다. 예를 들어, 제 1 레벨의 메모리 셀의 워드 라인(131)은 제 2 레벨의 메모리 셀의 워드 라인(231)로부터 수직 방향과 같이 다른 방향으로 연장될 수 있다. 워드 라인 방향은 각각의 메모리 셀 레벨 사이에서 달라질 수 있다. 예를 들어, 제 1 및 제 3 레벨의 워드 라인은 일 방향으로 연장될 수 있고 제 2 및 제 4 레벨의 워드 라인은 다른 방향으로 연장될 수 있다. 상기 워드 라인 방향은 1도 내지 90도까지 서로 달라질 수 있다. 이러한 구성은 인접한 메모리 셀 레벨의 기둥 활성 영역의 다른 면에 인접하게 전하 저장 위치를 설정함으로써 장치 레벨 사이의 커플링을 줄일 수 있다(예를 들면, 전하는 제 1 및 3 레벨의 기둥의 북쪽 및 남쪽 면에 인접하고 제 2 및 4 레벨의 동쪽 및 서쪽 면에 인접하게 저장된다).
도 19에 도시된 또 다른 실시예에서, 비트 라인, 워드 라인, 및 소스 라인은 평행하지 않다. 다시 말해, 비트 라인(237)은 비트 라인과 평행하지 않은 소스 라인(239)에 평행하지 않은 워드 라인(131-431)에 평행하지 않다. 예를 들어, 도 19에 도시한 바와 같이, 워드 라인(131-431)은 소스 라인(239)에 수직으로 연장하고, 비트 라인(237)은 워드 라인 및 소스 라인에 대해 사선으로 연장된다(즉, 30 내지 60도와 같이 적어도 1 내지 89도, 예를 들면 45도). 이는 다양한 효과적인 프로그래밍/방지 전압을 제공하기 위해 각 NAND 스트링의 소스 라인 및 비트 라인을 증가시킴으로써 동일한 워드 라인 상의 메모리 셀 그룹에 다른 다중-상 VT 레벨을 동시에 프로그래밍하는 것을 가능하게 한다. 각 비트 라인의 전류는 개별적으로 선택된 소스 라인으로 떨어져, 특정 소스 라인에 공급되는 전류의 양을 감소시킨다. 도 19의 사선 비트 라인은 도 18A 및 18B에 도시된 비트 라인보다 피치가 작다.
필요에 따라, 상기 배열은 워드 라인과 비트 라인이 직교하고 소스 라인이 사선으로 되도록 변경할 수 있다. 소스 라인이 상부에 형성되고 비트 라인이 하부에 형성될 수 있다. 이러한 구성은 반도체 소스 라인보다는 금속 및/또는 규소화합물의 형성을 가능하게 하여, 저항성이 적은 소스 라인 재료로 인해 전해지는 전류를 감소시킨다. 필요에 따라, 세 개의 라인 모두를 서로 직교하지 않고 서로 사선으로 연장되도록 할 수 있다. 바람직하게는, 선택 라인은 워드 라인과 평행하다.
도 19에 도시된 바와 같이, 각 메모리 셀은 어레이의 다른 모든 메모리 셀인, 서로 다른 관련 워드 라인, 비트 라인, 및 소스 라인 조합을 갖는다. 예를 들어, 워드 라인 방향과 평행한 한 열의 모든 메모리 셀이 다른 비트 라인 및 다른 소스 라인에 의해 제어된다. 도 19의 구성은 두 개의 인접 셀이 동일한 워드 라인을 공유하고 있는 경우에도 상기 배열 내의 각 메모리가 개별적으로 프로그램될 수 있도록 하는데(인접한 셀의 쌍을 함께 프로그래밍하는 대신에), 이는 이러한 인접 셀은 서로 다른 비트 라인과 소스 라인의 조합에 연결되기 때문이다. 예를 들어, 하나의 소스 라인에 평행한 동일한 행의 두 개의 인접 셀은 다른 비트 라인에 의해 제어된다. 따라서, 동일한 행의 두 개의 인접 셀은 동일한 워드 라인 및 소스 라인에 연결되지만, 다른 비트 라인에 연결된다. 필요에 따라서는, 셀의 프로그래밍을 위해 비트 라인마다의 조절을 통해 개별적으로 각 메모리 셀을 프로그래밍 할 수 있기 때문에, 도 19의 구성에서 선택 트랜지스터(31)를 선택적으로 생략할 수 있다. 그러나, 상기 프로그래밍은 연속적으로 프로그래밍되는 레벨을 교차시키면서 각 NAND 스트링(200)에서 레벨마다 실시된다.
또 다른 실시예에서, 소스 라인(239)는 기판(1)의 평면의 양 차원(즉, x-y 평면)으로 연장하는 공통 소스 영역(소스 평면)으로 대체된다. 공통 소스 영역은, 고불순도 단일 결정 또는 다결정 반도체와 같은 공통 도전성 플레이트, 배열의 모든 선택 트랜지스터(35)의 기둥 활성 영역(25)에 전기적으로 접하는 규소화합물 및/또는 금속 플레이트를 포함할 수 있다. 상기 선택 트랜지스터를 생략하게 되면, 소스 플레이트는 최하위 레벨의 메모리 셀(135)의 기둥(125)과 접촉한다. 공통 소 스 플레이트는 개별 소스 라인 전압을 선택하는 능력을 상실하는 대가로 더 높은 전류 강하 가능출력을 제공한다.
MCL 작업에 대한 또 다른 실시예는 낮은 VT 상태로 프로그래밍되는 셀보다 빠른, 보다 높은 VT 상태로 프로그래밍되는 셀을 프로그래밍하기 위해, 비트 라인마다 전체적인 NAND 체인 전압을 변화시키기 위한 수단을 제공하도록 동일한 방향으로 연장하는 소스 라인 및 비트 라인을 구비한다. 낮은 VT 상태로 프로그래밍되는 셀의 소스 및 비트 라인 전압은 임의의 셀의 프로그래밍을 저하시키기 위해 증가되어, 2 또는 3차원 구성에서 전체적인 상태의 세트가 보다 적은 프로그램 펄스에 의해 프로그램된다.
상기 본 발명의 실시예들은 본 발명을 설명하기 위해 기재된 것이다. 본 발명의 전체를 예시하거나 본 발명을 제한하지 않으며, 상기한 내용을 토대로 또는 본 발명의 실시에 의해 변경 및 수정이 가능하다. 상기 실시예는 본 발명의 원리를 설명하기 위해 선택적으로 기재된 것이고, 실제적인 적요은 당업자로 하여금 본 발명을 다양한 실시예를 통해 이용가능하도록 하며 이러한 다양한 변경은 예상되는 특정 이용에 지나지 않는다. 본 발명의 기술적 사상은 첨부되는 청구범위 및 이와 동등한 것에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명은, 3차원 NAND 스트링과 기타 3차원 장치를 제공하는데 사용된다.

Claims (46)

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  13. 제 2 메모리 셀에 위치된 제 1 메모리 셀을 포함하는 모놀리식 3차원 NAND 스트링에 있어서,
    상기 제 1 메모리 셀의 반도체 활성 영역은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 1 기둥을 포함하고,
    상기 제 2 메모리 셀의 반도체 활성 영역은, 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 2 기둥을 포함하며,
    상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉하며,
    상기 제 1 기둥은 상기 제 2 기둥과 정렬되지 않고 상기 제 2 기둥을 지나 측면으로 연장되는 것을 특징으로 하며, 상기 제 2 메모리 셀의 아래에 위치되는 선택 트랜지스터를 더 포함하는 것을 특징으로 하고, 상기 NAND 스트링은 기판의 상부에 수직으로 형성되고, 상기 선택 트랜지스터는 기판에 또는 기판의 트렌치 내에 위치되며, 상기 제 1 메모리 셀은 제 1 장치 레벨에 위치되고, 상기 제 2 메모리 셀은 상기 선택 트랜지스터의 위 및 상기 제 1 장치 레벨의 아래에 위치되는 제 2 장치 레벨에 위치되는 것을 특징으로 하며, 상기 제 1 메모리 셀의 반도체 활성 영역은 상기 제 2 메모리 셀의 반도체 활성 영역 상에 에피택셜형으로 형성되고, 상기 제 2 메모리 셀의 반도체 활성 영역은 상기 선택 트랜지스터의 반도체 활성 영역 상에 에피택셜형으로 형성되며, 제 1 전하 저장 유전체는 상기 제 1 메모리 셀의 반도체 활성 영역과 제 1 워드 라인 사이에 위치되고, 제 2 전하 저장 유전체는 상기 제 2 메모리 셀의 반도체 활성 영역과 제 2 워드 라인 사이에 위치되는 것을 특징으로 하며, 상기 제 1 워드 라인은 제 1 방향으로 연장되고, 상기 제 2 워드 라인은 상기 제 1 방향과 다른 제 2 방향으로 연장되는 것을 특징으로 하는 모놀리식 3차원 NAND 스트링.
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  17. 제 13항에 있어서,
    상기 선택 트랜지스터의 반도체 활성 영역은 제 3 기둥을 포함하고,
    상기 제 2 기둥은 상기 제 3 기둥과 정렬되지 않고 상기 제 3 기둥을 지나 종방향으로 연장되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링.
  18. 제 13항에 있어서,
    비트 라인과,
    소스 라인과,
    상기 선택 트랜지스터의 선택 게이트 라인을
    더 포함하는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링.
  19. 제 18항에 있어서,
    상기 제 1 및 제 2 워드 라인은 상기 비트 라인에 수직으로 연장되고,
    상기 제 1 및 제 2 워드 라인은 상기 소스 라인 및 상기 선택 게이트 라인 중 적어도 하나에 평행하게 연장되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링.
  20. 삭제
  21. 제 2 메모리 셀의 반도체 활성 영역 상에 제 1 메모리 셀의 반도체 활성 영역을 형성하는 단계를 포함하는, 모놀리식 3차원 NAND 스트링의 제조 방법에 있어서,
    상기 제 1 메모리 셀의 반도체 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는 제 1 기둥을 포함하고, 상기 제 1 기둥은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하며,
    상기 제 2 메모리 셀의 반도체 활성 영역은 위에서 봤을 때 정방형 또는 장방형 단면을 갖는 제 2 기둥을 포함하고, 상기 제 2 기둥은 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하며,
    상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉하는 것을 특징으로 하고,
    기판 상부에 제 2 메모리 셀을 형성하는 단계와;
    상기 제 2 메모리 셀의 반도체 활성 영역 상에 제 1 반도체 층을 에피택셜형으로 성장시키는 단계와;
    상기 제 1 반도체 층을 평탄화하는 단계와;
    상기 제 1 반도체 층을 제 1 방향으로 연장되는 제 1 반도체 스트립으로 패터닝하는 단계와;
    상기 제 1 반도체 스트립의 노출된 종방향 측면에 인접하게 제 1 절연층을 형성하는 단계와;
    상기 제 1 기둥을 형성하기 위해 상기 제 1 반도체 스트립을 패터닝하는 단계와;
    상기 제 1 기둥의 제 1 노출측에 인접하게 위치되는 제 1 전하 저장 유전체를 형성하는 단계와;
    상기 제 1 전하 저장 유전체에 인접하게 제 1 컨트롤 게이트를 형성하는 단계와;
    상기 제 1 기둥의 제 2 노출측에 인접하게 위치되는 제 2 전하 저장 유전체를 형성하는 단계와;
    상기 제 2 전하 저장 유전체에 인접하게 제 2 컨트롤 게이트를 형성하는 단계와;
    전하 저장 유전체막 및 컨트롤 게이트 층을 상기 제 1 기둥 상부에 증착하는 단계와;
    상기 제 1 기둥을 노출시키고, 상기 제 1 및 제 2 전하 저장 유전체 및 제 1 및 제 2 컨트롤 게이트를 형성하기 위해 상기 전하 저장 유전체막 및 컨트롤 게이트 층을 평탄화하는 단계와;
    상기 제 1 및 제 2 컨트롤 게이트를 부분적으로 에칭하는 단계와;
    상기 제 1 및 제 2 부분적으로 에칭된 컨트롤 게이트 상부에 제 2 절연층을 형성하는 단계와;
    상기 제 1 기둥을 노출시키기 위해 상기 제 2 절연층을 평탄화하는 단계와;
    선택 트랜지스터를 상기 기판에, 또는 상기 기판의 트렌치 내에 형성하는 단계와;
    상기 선택 트랜지스터의 반도체 활성 영역 상에 제 2 반도체 층을 에피택셜형으로 성장시키는 단계와;
    상기 제 2 반도체 층을 평탄화하는 단계와;
    상기 제 2 반도체 층을 상기 제 1 방향으로 연장하는 제 2 반도체 스트립으로 패터닝하는 단계와;
    상기 제 2 반도체 스트립의 노출된 종방향 측면에 인접하게 제 3 절연층을 형성하는 단계와;
    상기 제 2 기둥을 형성하기 위해 상기 제 2 반도체 스트립을 패터닝하는 단계와;
    상기 제 2 기둥의 제 1 노출측에 인접하게 위치되는 제 3 전하 저장 유전체를 형성하는 단계와;
    상기 제 3 전하 저장 유전체에 인접하게 제 3 컨트롤 게이트를 형성하는 단계와;
    상기 제 2 기둥의 제 2 노출측에 인접하게 위치되는 제 4 전하 저장 유전체를 형성하는 단계와;
    상기 제 4 전하 저장 유전체에 인접하게 제 4 컨트롤 게이트를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 모놀리식 3차원 NAND 스트링의 제조 방법.
  22. 제 21항에 있어서, 상기 제 2 메모리 셀 아래에 선택 트랜지스터를 형성하는 단계를 더 포함하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  23. 제 22항에 있어서,
    상기 NAND 스트링은 기판의 상부에 수직으로 형성되고,
    상기 선택 트랜지스터는 기판에 또는 기판의 트렌치 내에 위치되며,
    상기 제 1 메모리 셀은 제 1 장치 레벨에 위치되고,
    상기 제 2 메모리 셀은 상기 선택 트랜지스터의 위 및 상기 제 1 장치 레벨의 아래에 위치되는 제 2 장치 레벨에 위치되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  24. 제 23항에 있어서,
    상기 제 1 메모리 셀의 반도체 활성 영역은 상기 제 2 메모리 셀의 반도체 활성 영역 상에 에피택셜형으로 형성되고,
    상기 제 2 메모리 셀의 반도체 활성 영역은 상기 선택 트랜지스터의 반도체 활성 영역 상에 에피택셜형으로 형성되며,
    제 1 전하 저장 유전체는 상기 제 1 메모리 셀의 반도체 활성 영역과 제 1 워드 라인 사이에 위치되고,
    제 2 전하 저장 유전체는 상기 제 2 메모리 셀의 반도체 활성 영역과 제 2 워드 라인 사이에 위치되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  25. 제 22항에 있어서,
    상기 선택 트랜지스터의 반도체 활성 영역은 제 3 기둥을 포함하고,
    상기 제 2 기둥은 상기 제 3 기둥과 정렬되지 않고 상기 제 3 기둥을 지나 측면으로 연장되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
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  33. 제 2 메모리 셀의 반도체 활성 영역 상에 제 1 메모리 셀의 반도체 활성 영역을 형성하는 단계를 포함하는, 모놀리식 3차원 NAND 스트링의 제조 방법에 있어서,
    상기 제 1 메모리 셀의 반도체 활성 영역은 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 1 기둥을 포함하고,
    상기 제 2 메모리 셀의 반도체 활성 영역은, 상기 제 1 기둥 아래에 배치되고 제 2 도전성 반도체 영역 사이에 위치되는 제 1 도전성 반도체 영역을 포함하는 제 2 기둥을 포함하며,
    상기 제 1 기둥의 하나의 제 2 도전성 반도체 영역은 상기 제 2 기둥의 하나의 제 2 도전성 반도체 영역과 접촉하며,
    상기 제 1 기둥은 상기 제 2 기둥과 정렬되지 않고 상기 제 2 기둥을 지나 측면으로 연장되는 것을 특징으로 하고,
    기판 상부에 제 2 메모리 셀을 형성하는 단계;
    상기 제 2 메모리 셀의 반도체 활성 영역 상에 제 1 반도체 층을 에피택셜형으로 성장시키는 단계;
    상기 제 1 반도체 층을 평탄화하는 단계;
    상기 제 1 반도체 층을 제 1 방향으로 연장되는 제 1 반도체 스트립으로 패터닝하는 단계;
    상기 제 1 반도체 스트립의 노출된 종방향 측면에 인접하게 제 1 절연층을 형성하는 단계;
    상기 제 1 기둥을 형성하기 위해 상기 제 1 반도체 스트립을 패터닝하는 단계;
    상기 제 1 기둥의 제 1 노출측에 인접하게 위치되는 제 1 전하 저장 유전체를 형성하는 단계;
    상기 제 1 전하 저장 유전체에 인접하게 제 1 컨트롤 게이트를 형성하는 단계;
    상기 제 1 기둥의 제 2 노출측에 인접하게 위치되는 제 2 전하 저장 유전체를 형성하는 단계; 및
    상기 제 2 전하 저장 유전체에 인접하게 제 2 컨트롤 게이트를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 모놀리식 3차원 NAND 스트링의 제조 방법.
  34. 제 33항에 있어서,
    상기 제 2 메모리 셀 아래에 선택 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  35. 제 34항에 있어서,
    상기 NAND 스트링은 기판의 상부에 수직으로 형성되고,
    상기 선택 트랜지스터는 기판에 또는 기판의 트렌치 내에 위치되며,
    상기 제 1 메모리 셀은 제 1 장치 레벨에 위치되고,
    상기 제 2 메모리 셀은 상기 선택 트랜지스터의 위 및 상기 제 1 장치 레벨의 아래에 위치되는 제 2 장치 레벨에 위치되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  36. 제 35항에 있어서,
    상기 제 1 메모리 셀의 반도체 활성 영역은 상기 제 2 메모리 셀의 반도체 활성 영역 상에 에피택셜형으로 형성되고,
    상기 제 2 메모리 셀의 반도체 활성 영역은 상기 선택 트랜지스터의 반도체 활성 영역 상에 에피택셜형으로 형성되며,
    제 1 전하 저장 유전체는 상기 제 1 메모리 셀의 반도체 활성 영역과 제 1 워드 라인 사이에 위치되고,
    제 2 전하 저장 유전체는 상기 제 2 메모리 셀의 반도체 활성 영역과 제 2 워드 라인 사이에 위치되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  37. 제 34항에 있어서,
    상기 선택 트랜지스터의 반도체 활성 영역은 제 3 기둥을 포함하고,
    상기 제 2 기둥은 상기 제 3 기둥과 정렬되지 않고 상기 제 3 기둥을 지나 종방향으로 연장되는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  38. 삭제
  39. 제 33항에 있어서,
    전하 저장 유전체막 및 컨트롤 게이트 층을 상기 제 1 기둥 상부에 증착하는 단계와,
    상기 제 1 기둥을 노출시키고, 상기 제 1 및 제 2 전하 저장 유전체 및 제 1 및 제 2 컨트롤 게이트를 형성하기 위해 상기 전하 저장 유전체막 및 컨트롤 게이트 층을 평탄화하는 단계와,
    상기 제 1 및 제 2 컨트롤 게이트를 부분적으로 에칭하는 단계와,
    상기 제 1 및 제 2 부분적으로 에칭된 컨트롤 게이트 상부에 제 2 절연층을 형성하는 단계와,
    상기 제 1 기둥을 노출시키기 위해 상기 제 2 절연층을 평탄화하는 단계를
    더 포함하는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
  40. 제 33항에 있어서,
    선택 트랜지스터를 상기 기판에, 또는 상기 기판의 트렌치 내에 형성하는 단계와,
    상기 선택 트랜지스터의 반도체 활성 영역 상에 제 2 반도체 층을 에피택셜형으로 성장시키는 단계와,
    상기 제 2 반도체 층을 평탄화하는 단계와,
    상기 제 2 반도체 층을 상기 제 1 방향으로 연장되는 제 2 반도체 스트립으로 패터닝하는 단계와,
    상기 제 2 반도체 스트립의 노출된 종방향 측면에 인접하게 제 3 절연층을 형성하는 단계와,
    상기 제 2 기둥을 형성하기 위해 상기 제 2 반도체 스트립을 패터닝하는 단계와,
    상기 제 2 기둥의 제 1 노출측에 인접하게 위치되는 제 3 전하 저장 유전체를 형성하는 단계와,
    상기 제 3 전하 저장 유전체에 인접하게 제 3 컨트롤 게이트를 형성하는 단계와,
    상기 제 2 기둥의 제 2 노출측에 인접하게 위치되는 제 4 전하 저장 유전체를 형성하는 단계와,
    상기 제 4 전하 저장 유전체에 인접하게 제 4 컨트롤 게이트를 형성하는 단계를
    더 포함하는 것을 특징으로 하는, 모놀리식 3차원 NAND 스트링의 제조 방법.
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