CN112133702A - 具有带有凸起延伸区域的晶体管的设备和形成此类晶体管的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 114
- 239000004020 conductor Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 230000015654 memory Effects 0.000 claims description 247
- 239000000463 material Substances 0.000 claims description 37
- 239000002019 doping agent Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 238000000348 solid-phase epitaxy Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000011800 void material Substances 0.000 claims 4
- 239000012535 impurity Substances 0.000 description 24
- 238000010586 diagram Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010276 construction Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000012686 silicon precursor Substances 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910007875 ZrAlO Inorganic materials 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- HVXCTUSYKCFNMG-UHFFFAOYSA-N aluminum oxygen(2-) zirconium(4+) Chemical compound [O-2].[Zr+4].[Al+3] HVXCTUSYKCFNMG-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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Abstract
本申请涉及一种具有带有凸起延伸区域的晶体管的设备和形成此类晶体管的方法，所述晶体管连接于电压节点与负载节点之间，其中所述晶体管包含：覆盖具有第一导电性类型的半导体的电介质；覆盖所述电介质的导体；形成于所述半导体中并且具有第二导电性类型的第一延伸区域基底和第二延伸区域基底；形成为覆盖相应第一延伸区域基底和第二延伸区域基底并且具有所述第二导电性类型的第一延伸区域竖件和第二延伸区域竖件；以及形成于相应第一延伸区域竖件和第二延伸区域竖件中并且具有所述第二导电性类型的第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域和所述第二源极/漏极区域的导电性水平大于其相应延伸区域竖件的导电性水平。
Description
技术领域
本公开大体上涉及集成电路，并且具体地，在一或多个实施例中，本公开涉及含有具有凸起延伸区域的晶体管的设备和形成此类晶体管的方法。
背景技术
存储器(例如，存储器装置)通常以内部半导体集成电路装置的形式设置于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和闪存。
闪存已经发展成为广泛的电子应用的非易失性存储器的流行来源。闪存通常使用单晶体管存储器单元，所述单晶体管存储器单元可以实现高存储器密度、高可靠性和低功耗。通过对电荷储存结构(例如，浮栅或电荷陷阱(charge trap))进行编程(通常被称为写入)或其它物理现象(例如，相变或极化)实现的存储器单元的阈值电压(Vt)的变化决定了每个存储器单元的数据状态(例如，数据值)。闪存和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话和可移除存储器模块，并且非易失性存储器的用途继续扩展。
与非(NAND)闪存是一种常见的闪存装置，其由于基本存储器单元配置被布置的逻辑形式而如此命名。通常，与非闪存的存储器单元阵列被布置成使得阵列的行的每个存储器单元的控制栅极连接在一起以形成如字线等存取线。阵列的列包含在一对选择门(例如，源极选择晶体管和漏极选择晶体管)之间串联连接在一起的存储器单元串(通常被称为与非串)。每个源极选择晶体管可以连接到源极，而每个漏极选择晶体管可以连接到数据线，如列位线。已知的是，在存储器单元串与源极之间和/或存储器单元串与数据线之间使用一个以上选择门来实现改变。
在存储器装置中，对存储器单元的存取(例如，对存储器单元进行编程)通常利用传递到那些存储器单元的控制栅极的高电压电平，所述高电压电平可能超过20V。对此类电压电平进行选通通常依赖于具有高击穿电压的晶体管，如场效应晶体管(FET)。一种用于产生具有高击穿电压的晶体管的技术在晶体管的源极/漏极区域与控制栅极之间使用轻掺杂区域。此区域有时被称为延伸区域。此类晶体管通常要求集成电路装置被制造的衬底的表面积相对较大。
发明内容
在一方面，本申请提供了一种设备，所述设备包括：电压节点；负载节点；以及晶体管，所述晶体管连接于所述电压节点与所述负载节点之间，所述晶体管包括：电介质，所述电介质覆盖具有第一导电性类型的半导体；导体，所述导体覆盖所述电介质；第一延伸区域基底，所述第一延伸区域基底形成于所述半导体中并延伸到所述电介质的一个边缘之外，其中所述第一延伸区域基底具有与所述第一导电性类型不同的第二导电性类型；第二延伸区域基底，所述第二延伸区域基底形成于所述半导体中并延伸到所述电介质的相反边缘之外，其中所述第二延伸区域基底具有所述第二导电性类型；第一延伸区域竖件，所述第一延伸区域竖件形成为覆盖所述第一延伸区域基底并且具有所述第二导电性类型；第二延伸区域竖件，所述第二延伸区域竖件形成为覆盖所述第二延伸区域基底并且具有所述第二导电性类型；第一源极/漏极区域，所述第一源极/漏极区域形成于所述第一延伸区域竖件中并连接到所述电压节点，其中所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及第二源极/漏极区域，所述第二源极/漏极区域形成于所述第二延伸区域竖件中并连接到所述负载节点，其中所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
在另一方面，本申请提供了一种存储器，所述存储器包括：存储器单元阵列；多条存取线，所述多条存取线中的每条存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；以及驱动器电路系统，所述驱动器电路系统包括多个晶体管，其中所述多个晶体管中的每个晶体管具有连接到所述多条存取线中的相应存取线的第一源极/漏极区域；其中所述多个晶体管中的特定晶体管包括：电介质，所述电介质覆盖具有第一导电性类型的半导体；导体，所述导体覆盖所述电介质；第一延伸区域基底，所述第一延伸区域基底形成于所述半导体中并延伸到所述电介质的一个边缘之外，其中所述第一延伸区域基底具有与所述第一导电性类型不同的第二导电性类型；第二延伸区域基底，所述第二延伸区域基底形成于所述半导体中并延伸到所述电介质的相反边缘之外，其中所述第二延伸区域基底具有所述第二导电性类型；第一延伸区域竖件，所述第一延伸区域竖件形成为覆盖所述第一延伸区域基底并且具有所述第二导电性类型；第二延伸区域竖件，所述第二延伸区域竖件形成为覆盖所述第二延伸区域基底并且具有所述第二导电性类型；所述第一源极/漏极区域，所述第一源极/漏极区域形成于所述第一延伸区域竖件中，其中所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及第二源极/漏极区域，所述第二源极/漏极区域形成于所述第二延伸区域竖件中，其中所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
在又一方面，本申请提供了一种形成晶体管的方法，所述方法包括：形成电介质，所述电介质覆盖具有第一导电性类型的半导体；形成导体，所述导体覆盖所述电介质；图案化所述导体和所述电介质以限定所述晶体管的栅极堆叠；在所述半导体中形成第一延伸区域基底和第二延伸区域基底，所述第一延伸区域基底和所述第二延伸区域基底具有不同于所述第一导电性类型的第二导电性类型；形成第一延伸区域竖件，所述第一延伸区域竖件覆盖所述第一延伸区域基底，所述第一延伸区域竖件具有所述第二导电性类型；形成第二延伸区域竖件，所述第二延伸区域竖件覆盖所述第二延伸区域基底，所述第二延伸区域竖件具有所述第二导电性类型；在所述第一延伸区域竖件中形成第一源极/漏极区域，所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及在所述第二延伸区域竖件中形成第二源极/漏极区域，所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
附图说明
图1是根据一个实施例的与作为电子系统的一部分的处理器通信的存储器的简化框图。
图2A-2C是可以在参考图1描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3A是可以在参考图1描述的类型的存储器装置中使用的存储器单元阵列和串驱动器的一部分的示意图。
图3B是可以在参考图1描述的类型的存储器中使用的串驱动器的一个实例的一部分的示意图。
图3C是可以在参考图1描述的类型的存储器中使用的串驱动器的另一个实例的一部分的示意图。
图4A是相关技术的晶体管的平面图。
图4B是图4A的晶体管的横截面视图。
图5A是根据一个实施例的晶体管的平面图。
图5B是图5A的晶体管的横截面视图。
图6A-6H是根据一个实施例的处于各个制造状态的图5B的晶体管的横截面视图。
图7是根据另一个实施例的晶体管的截面视图。
图8是根据一个实施例的形成晶体管的方法的流程图。
图9概念性地描绘了根据一个实施例的连接到多个存储器单元块的存取线的串驱动器的一部分的连接。
具体实施方式
在以下详细描述中，对附图进行了参考，所述附图形成所述详细描述的一部分，并且在附图中通过图解的方式示出了具体实施例。在附图中，贯穿若干视图，相似的附图标记描述基本上类似的组件。可以利用其它实施例，并且在不脱离本公开的范围的情况下，可以进行结构、逻辑和电气改变。下面的详细描述因此不应视为具有限制意义。
本文使用的术语“半导体”可以指例如材料层、晶圆或衬底，并且包含任何基底半导体结构。“半导体”应理解为包含硅蓝宝石(SOS)技术、硅绝缘体(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂的半导体、由基底半导体结构支撑的外延硅层以及本领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中引用半导体时，可能已经利用先前的工艺步骤在基底半导体结构中形成了区域/结，并且术语半导体可以包含含有此类区域/结的底层。除非从上下文中明显看出，否则本文所使用的术语导电(conductive)及其各种相关形式，例如，导电(conduct、conducting、conduction)、导电地(conductively)、导电性(conductivity)等是指电学上的导电。类似地，除非从上下文中明显看出，否则本文所使用的术语连接及其各种相关形式，例如，连接(connect、connected、connection)等是指电连接。
在本文中认识到，即使在值预期相等的情况下，工业加工和操作的可变性和准确性也可能导致与其预期值有差异。这些可变性和准确性通常将取决于集成电路装置的制造和操作中所利用的技术。这样，如果值预期相等，则认为那些值相等，而无论其所产生的值如何。
各个实施例可以通过使用凸起的延伸区域来促进高击穿电压晶体管，例如，场效应晶体管(FET)。与具有类似击穿特性的现有技术FET相比，此类实施例可以利用更小的占用空间。尽管可以在利用晶体管的所有类型的集成电路装置中使用各个实施例的晶体管，但是本文将具体参考含有存储器单元的设备来对所述各个实施例的晶体管进行描述，所述存储器单元中的一些存储器单元通常被称为存储器装置或简称为存储器。
图1是根据一个实施例的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图，所述第一设备与呈处理器130(作为呈电子系统的形式的第三设备的一部分)的形式的第二设备通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话等。处理器130，例如，存储器装置100外部的控制器，可以是存储器控制器或其它外部主机装置。
存储器装置100包含逻辑上布置成行和列的存储器单元阵列104。逻辑行的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单条存取线可以与一个以上的存储器单元逻辑行相关联，并且单条数据线可以与一个以上的逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够被编程为至少两种数据状态之一。
提供了行解码电路系统108和列解码电路系统110以解码地址信号。地址信号被接收和解码以对存储器单元阵列104进行存取。存储器装置100还包含输入/输出(I/O)控制电路系统112，以管理命令、地址和数据输入到存储器装置100以及从存储器装置100输出数据和状态信息。地址寄存器114与I/O控制电路系统112和行解码电路108以及列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116通信以锁存传入命令。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取并生成外部处理器130的状态信息，即，控制逻辑116被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址而控制行解码电路系统108和列解码电路系统110。
控制逻辑116还与高速缓存寄存器118通信。高速缓存寄存器118按照控制逻辑116的指示锁存传入或传出的数据，以在存储器单元阵列104分别忙于分别写入或读取其它数据时临时存储数据。在编程操作(例如，写入操作)期间，可以将数据从高速缓存寄存器118传递到数据寄存器120，以传送到存储器单元阵列104；然后可以将新数据从I/O控制电路系统112锁存在高速缓存寄存器118中。在读取操作期间，可以将数据从高速缓存寄存器118传递到I/O控制电路系统112，以输出到外部处理器130；然后可以将新数据从数据寄存器120传递到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可以形成存储器装置100的数据缓冲器(例如，页缓冲器)(例如，可以形成其一部分)。数据缓冲器可以进一步包含感测装置(图1中未示出)，以例如通过感测连接到存储器单元阵列104中的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可以与I/O控制电路系统112和控制逻辑116通信以锁存状态信息，以供输出到处理器130。
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可以包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。根据存储器装置100的性质，可以通过控制链路132进一步接收另外的或替代性的控制信号(未示出)。存储器装置100通过多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，并通过I/O总线134将数据输出到处理器130。
例如，可以在I/O控制电路系统112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并且然后可以将其写入到命令寄存器124中。可以在I/O控制电路系统112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，并且然后可以将其写入到地址寄存器114中。可以在I/O控制电路系统112处通过输入/输出(I/O)引脚[7:0](对于8位装置)或输入/输出(I/O)引脚[15:0](对于16位装置)接收数据，并且然后可以将其写入到高速缓存寄存器118中。随后可以将数据写入到数据寄存器120中以对存储器单元阵列104进行编程。对于另一个实施例，可以省略高速缓存寄存器118，并且可以将数据直接写入到数据寄存器120中。还可以通过输入/输出(I/O)引脚[7:0](对于8位装置)或输入/输出(I/O)引脚[15:0](对于16位装置)输出数据。尽管可以参考I/O引脚，但是所述I/O引脚可以包含通过外部装置(例如，处理器130)提供到存储器装置100的电连接的任何导电节点，如常用的导电焊盘或导电凸点。
本领域的技术人员应了解，可以提供另外的电路系统和信号，并且已经简化了图1的存储器装置100。应当认识到，参考图1描述的各个块组件的功能可能不一定被分离到集成电路装置的不同组件或组件部分。例如，可以使集成电路装置的单个组件或组件部分适用于执行图1的一个以上的块组件的功能。可替代地，可以组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能。
另外，尽管根据接收和输出各种信号的流行约定描述了特定的I/O引脚，但应注意，可以在各个实施例中使用I/O引脚的其它组合或其它数量的I/O引脚(或其它I/O节点结构)。
图2A是可以在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的如与非存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含如字线2020到202N等存取线以及如位线2040到204M等数据线。字线202可以以多对一关系连接到图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可以形成于半导体之上，所述半导体例如可以被导电掺杂成具有如p型导电性等导电性类型，例如以形成p阱，或导电掺杂成具有如n型导电性等导电性类型，例如以形成n阱。
存储器阵列200A可以以行(各自对应于字线202)和列(各自对应于位线204)布置。每列可以包含串联连接存储器单元(例如，非易失性存储器单元)串，如与非串2060到206M之一。每个与非串206可以连接(例如，选择性地连接)到公共源极(SRC)216，并且可以包含存储器单元2080到208N。存储器单元208可以表示用于存储数据的非易失性存储器单元。每个与非串206的存储器单元208可以串联连接于如选择门2100到210M之一(例如，其可以是源极选择晶体管，通常被称为选择门源极)等选择门210(例如，场效应晶体管)与如选择门2120到212M之一(例如，其可以是漏极选择晶体管，通常被称为选择门漏极)等选择门212(例如，场效应晶体管)之间。选择门2100到210M可以共同连接到如源极选择线(SGS)等选择线214，并且选择门2120到212M可以共同连接到如漏极选择线(SGD)等选择线215。尽管被描绘为传统的场效应晶体管，但是选择门210和212可以利用与存储器单元208类似的(例如，相同的)结构。选择门210和212可以表示串联连接的多个选择门，其中每个串联的选择门被配置成接收同一个或独立的控制信号。
每个选择门210的源极可以连接到公共源极216。每个选择门210的漏极可以连接到对应与非串206的存储器单元208。例如，选择门2100的漏极可以连接到对应与非串2060的存储器单元2080。因此，每个选择门210可以被配置成将对应与非串206选择性地连接到公共源极216。每个选择门210的控制栅极可以连接到选择线214。
每个选择门212的漏极可以连接到对应与非串206的位线204。例如，选择门2120的漏极可以连接到对应与非串2060的位线2040。每个选择门212的源极可以连接到对应与非串206的存储器单元208。例如，选择门2120的源极可以连接到对应与非串2060的存储器单元208N。因此，每个选择门212可以被配置成将对应与非串206选择性地连接到对应位线204。每个选择门212的控制栅极可以连接到选择线215。
图2A中的存储器阵列可以是准二维存储器阵列，并且可以具有大体上平面的结构，例如，其中公共源极216、与非串206和位线204在基本上平行的平面中延伸。可替代地，图2A中的存储器阵列可以是三维存储器阵列，例如，其中与非串206可以基本上垂直于含有公共源极216的平面和基本上平行于含有公共源极216的平面的含有位线204的平面延伸。
存储器单元208的典型构造包含可以确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如，浮栅、电荷陷阱等)和控制栅极236，如图2A所示。数据存储结构234可以包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可以进一步具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(并且在一些情况下形成)字线202。
一列存储器单元208可以是选择性地连接到给定位线204的一个与非串206或多个与非串206。一行存储器单元208可以是共同连接到给定字线202的存储器单元208。一行存储器单元208可以但不必包含共同连接到给定字线202的所有存储器单元208。多行存储器单元208通常可以被分成一或多个存储器单元208物理页组，并且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。例如，共同连接到字线202N并且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是一个存储器单元208(例如，偶数存储器单元)物理页，而共同连接到字线202N并选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是另一个存储器单元208(例如，奇数存储器单元)物理页。尽管在图2A中未明确描绘出位线2043-2045，但是从图中可以明显看出，存储器单元阵列200A的位线204可以连续编号为位线2040到位线204M。共同连接到给定字线202的其它存储器单元208组也可以限定存储器单元208物理页。对于某些存储器装置，共同连接到给定字线的所有存储器单元可以被视为存储器单元物理页。存储器单元物理页的在单个读取操作期间读取或在单个编程操作期间编程的部分(在一些实施例中，其仍可以是整行)(例如，存储器单元上页或下页)可以被视为存储器单元逻辑页。存储器单元块可以包含被配置成一起被擦除的那些存储器单元，如连接到字线2020-202N的所有存储器单元(例如，共享公共字线202的所有与非串206)。除非明确区分，否则本文中对存储器单元页的引用是对存储器单元逻辑页的引用。
尽管结合与非闪存讨论了图2A的实例，但是本文描述的实施例和概念不限于特定的阵列架构或结构，并且可以包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，与(AND)阵列、或非(NOR)阵列等)。
图2B是可以在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列200B的一部分的另一个示意图。图2B中编号相似的元件对应于关于图2A提供的描述。图2B提供了三维与非存储器阵列结构的一个实例的另外的细节。三维与非存储器阵列200B可以结合竖直结构，所述竖直结构可以包含半导体柱，其中柱的一部分可以充当与非串206的存储器单元的沟道区域。与非串206可以各自通过选择晶体管212(例如，其可以是漏极选择晶体管，通常被称为选择门漏极)选择性地连接到位线2040-204M，并且通过选择晶体管210(例如，其可以是源极选择晶体管，通常被称为选择门源极)选择性地连接到公共源极216。多个与非串206可以选择性地连接到同一位线204。与非串206的子集可以通过以下连接到其相应位线204：偏置选择线2150-215K以选择性地激活各自位于与非串206与位线204之间的特定选择晶体管212。可以通过偏置选择线214来激活选择晶体管210。每条字线202可以连接到存储器阵列200B的多个存储器单元行。通过特定字线202彼此共同连接的存储器单元行可以统称为层。
三维与非存储器阵列200B可以形成于外围电路系统226之上。外围电路系统226可以表示用于存取存储器阵列200B的各种电路系统。外围电路系统226可以包含用于连接到存储器阵列200B的字线202并且具有根据实施例的晶体管的串驱动器(图2B中未示出)。外围电路系统226可以包含互补电路元件。例如，外围电路系统226可以包含在同一半导体衬底——通常被称为CMOS或互补金属氧化物半导体的工艺——上形成的n沟道晶体管和p沟道晶体管两者。尽管由于集成电路制造和设计的进步，CMOS通常不再利用严格的金属氧化物半导体构造，但为方便起见，仍保留CMOS名称。
图2C是可以在参考图1描述的类型的存储器中例如用作存储器单元阵列104的一部分的存储器单元阵列200C的一部分的另外的示意图。图2C中编号相似的元件对应于关于图2A提供的描述。存储器单元阵列200C可以包含如图2A中描绘的串联连接存储器单元串(例如，与非串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。例如，存储器单元阵列200A的一部分可以是存储器单元阵列200C的一部分。图2C描绘了将与非串206分组为存储器单元块250，例如，存储器单元块2500-250L。存储器单元块250可以是可以在单个擦除操作中一起被擦除的存储器单元208组，有时被称为擦除块。每个存储器单元块250可以包含通常与单条选择线215(例如，选择线2150)相关联的那些与非串206。存储器单元块2500的源极216可以是与存储器单元块250L的源极216相同的源极。例如，每个存储器单元块2500-250L可以共同选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214和215可以分别不直接连接到存储器单元块2500-250L中的任何其它存储器单元块的存取线202和选择线214和215。
数据线2040-204M可以连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可以是存储器的数据缓冲器的一部分。缓冲器部分240可以对应于存储器平面(例如，存储器单元块2500-250L的集合)。缓冲器部分240可以包含用于感测在相应数据线204上指示的数据值的感测电路(图2C中未示出)。
尽管图2C的存储器单元块250仅描绘了每存储器单元块250一条选择线215，但是存储器单元块250可以包含通常与一条以上选择线215相关联的那些与非串206。例如，存储器单元块2500的选择线2150可以对应于图2B的存储器阵列200B的选择线2150，并且图2C的存储器阵列200C的存储器单元块可以进一步包含与图2B的选择线2151-215K相关联的那些与非串206。在具有与多条选择线215相关联的与非串206的此类存储器单元块250中，通常与单条选择线215相关联的那些与非串206可以被称为存储器单元子块。每个存储器单元子块可以响应于其相应选择线215而选择性地连接到缓冲器部分240。
图3A是可以在参考图1描述的类型的存储器装置中使用的存储器单元阵列和串驱动器的一部分的示意图并且描绘了局部存取线(例如，字线202)与全局存取线(例如，全局字线302)之间的多对一关系。
如图3A所描绘的，多个存储器块250的局部存取线(例如，字线202)可以共同选择性地连接到多条全局存取线(例如，全局字线302)。尽管图3A仅描绘了存储器块2500和250L(块0和块L)，但是另外的存储器块250的字线202可以以相似的方式共同连接到全局字线302。类似地，尽管图3A仅描绘了四条字线202，但是存储器块250可以包含更少或更多的字线202。
为了促进对共同耦接到给定的一组全局字线302的特定存储器块250的存储器存取操作，每个存储器块250可以具有与其字线202具有一对一关系的对应的一组块选择晶体管354。给定存储器块250的所述一组块选择晶体管354的控制栅极可以共同耦接到对应块选择线356。例如，对于存储器块2500，字线20200可以通过块选择晶体管35400选择性地连接到全局字线3020，字线20210可以通过块选择晶体管35410选择性地连接到全局字线3021，字线20220可以通过块选择晶体管35420选择性地连接到全局字线3022，并且字线20230可以通过块选择晶体管35430选择性地连接到全局字线3023，而块选择晶体管35400-35430响应于在块选择线3560上接收到的控制信号。存储器单元块250的块选择晶体管354可被统称为串驱动器，或简称为驱动器电路系统。
图3B是可以在参考图1描述的类型的存储器中使用的串驱动器的一个实例的一部分的示意图。图3B的串驱动器的所述部分描绘了一个晶体管(例如，块选择晶体管354YX)，其响应于控制信号节点(例如，块选择线356X)并且连接于被配置成供应电压电平的电压节点(例如，全局字线302Y)与被配置成接收所述电压电平的负载节点(例如，局部字线202YX)之间。例如，块选择晶体管354YX可以表示具有连接到块选择线3560的控制栅极并连接于全局字线3021与存储器单元块2500的局部字线20210之间的块选择晶体管35410。块选择晶体管356YX可以是高压n型FET或nFET。
图3C是可以在参考图1描述的类型的存储器中使用的串驱动器的另一个实例的一部分的示意图。图3C的串驱动器的所述部分描绘了两个晶体管，例如，块选择晶体管354YX和块选择晶体管354Y(X+1)。块选择晶体管354YX响应于控制信号节点(例如，块选择线356X)，并且连接于被配置成供应电压电平的电压节点(例如，全局字线302Y)与被配置成接收所述电压电平的负载节点(例如，局部字线202YX)之间。例如，块选择晶体管354YX可以表示具有连接到块选择线3560的控制栅极并连接于全局字线3021与存储器单元块2500的局部字线20210之间的块选择晶体管35410。
块选择晶体管354Y(X+1)响应于控制信号节点(例如，块选择线356X+1)，并且连接于被配置成供应电压电平的电压节点(例如，全局字线302Y)与被配置成接收所述电压电平的负载节点(例如，局部字线202Y(X+1))之间。例如，块选择晶体管354Y(X+1)可以表示具有连接到块选择线356L的控制栅极并连接于全局字线3021与存储器单元块250L的局部字线2021L之间的块选择晶体管3541L。块选择晶体管356YX和356Y(X+1)可以各自是高压n型FET或nFET。
图4A是相关技术的晶体管的平面图。图4A的晶体管可以由如图3C所描绘的示意图表示。图4A中，晶体管形成于半导体的有源区域460中。每个晶体管可以形成于例如用于连接到电压节点的第一触点480与例如用于连接到负载节点的第二触点478之间。此类晶体管可以响应于在导体464上接收到的控制信号，所述导体可以连接到(并且可以形成)一或多个晶体管的控制栅极。
每个有源区域460可以具有宽度461。距离463可以表示导体464的宽度，距离465可以表示导体464的边缘(例如，最近的边缘)与有源区域460的端(例如，最近的端)之间的距离，距离467可以表示导体464的相邻边缘之间的距离，并且距离469可以表示有源区域460的相邻端之间的距离。有源区域460的长度可以等于其端之间的距离463、465和467之和。
图4B是沿线4B-4B′截取的图4A的晶体管的横截面视图。图4B描绘了两个晶体管454，例如，454X和454X+1，其可以对应于图3C的晶体管354YX和354Y(X+1)。晶体管454形成为覆盖半导体462(例如，形成于其上)。半导体462可以含有单晶硅或其它半导体材料。半导体462可以具有导电性类型，例如，p型导电性。可以在半导体462中形成隔离区域476以限定图4A的有源区域460。
图4B的每个晶体管454的栅极堆叠可以包含形成为覆盖半导体462(例如，形成于其上)的电介质466和形成为覆盖对应栅极电介质466(例如，形成于其上)的导体464。电介质466通常可以由一或多种介电材料形成，而导体464通常可以由一或多种导电材料形成。电介质466可以对应于其对应晶体管454的栅极电介质，而导体464可以对应于所述对应晶体管454的控制栅极。
可以在半导体462中在晶体管454的栅极堆叠之间形成第一延伸区域472。第一延伸区域472的导电性类型可以不同于半导体462的导电性类型(例如，相反)。继续所述实例，第一延伸区域472可以具有n型导电性。第一延伸区域472的导电性水平可以被称为轻掺杂，例如，具有n-导电性。为了在p型衬底中产生n型导电性，掺杂剂物种可以包含砷(As)、锑(Sb)、磷(P)或另一种n型杂质的离子。可替代地，为了在n型衬底中产生p型导电性，掺杂剂物种可以包含硼(B)或另一种p型杂质的离子。
可以在第一延伸区域472中形成第一源极/漏极区域(例如，源极)474。第一源极/漏极区域474的导电性类型可以与第一延伸区域472的导电性类型相同，但是导电性水平更高。例如，第一源极/漏极区域474可以具有n+导电性。导电性水平的差异可以对应于注入到半导体462中的杂质(例如，掺杂剂物种)的不同水平。第一源极/漏极区域474的杂质水平可以比第一延伸区域472的杂质水平大一个数量级或更多。举例来说，n-导电性可以表示1E16～1E19离子/cm-3的杂质水平，而n+导电性可以表示大于或等于1E20离子/cm-3的杂质水平。
可以形成第一触点480以连接到第一源极/漏极区域474。第一触点480通常可以由一或多种导电材料形成。第一触点480可以被配置成接收电压电平以提供给第一源极/漏极区域474。例如，第一触点480可以被配置成连接到图3A的全局字线302。
可以在半导体462中邻近晶体管454的每个栅极堆叠形成第二延伸区域468。第二延伸区域468的导电性类型可以与半导体462的导电性类型不同(例如，相反)。继续所述实例，第二延伸区域468可以具有n型导电性。第二延伸区域468的导电性水平可以被称为轻掺杂，例如，具有n-导电性。
可以在每个第二延伸区域468中形成第二源极/漏极区域(例如，漏极)470。第二源极/漏极区域470的导电性类型可以与第二延伸区域468的导电性类型相同，但是导电性水平更高。例如，第二源极/漏极区域470可以具有n+导电性。导电性水平的差异可以对应于注入到半导体462中的杂质(例如，掺杂剂物种)的不同水平。第二源极/漏极区域470的杂质水平可以比第二延伸区域468的杂质水平大一个数量级或更多。
可以形成第二触点478以连接到每个第二源极/漏极区域470。第二触点478通常可以由一或多种导电材料形成。每个第二触点478可以被配置成在其第二源极/漏极区域470处向负载提供电压电平。例如，第二触点478可以被配置成连接到图3A的局部字线202。
图5A是根据一个实施例的晶体管的平面图。图5A的晶体管可以由例如图3C所描绘的示意图表示。在图5A中，晶体管形成于半导体的有源区域560中。每个晶体管可以形成于例如用于连接到电压节点的第一触点580与例如用于连接到负载节点的第二触点578之间。此类晶体管可以响应于在导体564上接收到的控制信号，所述导体可以连接到(并且可以形成)一或多个晶体管的控制栅极。
每个有源区域560可以具有宽度561。距离563可以表示导体564的宽度，距离565可以表示导体564的边缘(例如，最近的边缘)与有源区域560的端(例如，最近的端)之间的距离，距离567可以表示导体564的相邻边缘之间的距离，并且距离569可以表示有源区域560的相邻端之间的距离。有源区域560的长度可以等于其端之间的距离563、565和567之和。对于一些实施例，图5A的距离561、563和569分别可以分别基本上等于图4A的距离461、463和469。
图5B是沿线5B-5B′截取的图5A的晶体管的横截面视图。图5B描绘了两个晶体管554，例如，554X和554X+1，其可对应于图3C的晶体管354YX和354Y(X+1)。晶体管554形成为覆盖半导体562(例如，形成于其上)。半导体562可以含有单晶硅或其它半导体材料。半导体562可以具有导电性类型，例如，p型导电性。可以在半导体562中形成隔离区域576以限定图5A的有源区域560。
图5B的每个晶体管554的栅极堆叠可以包含形成为覆盖半导体562(例如，形成于其上)的电介质566和形成为覆盖对应栅极电介质566(例如，形成于其上)的导体564。电介质566通常可以由一或多种介电材料形成，而导体564通常可以由一或多种导电材料形成。电介质566可以对应于其对应晶体管554的栅极电介质，而导体564可以对应于所述对应晶体管554的控制栅极。
可以在半导体562中在晶体管554的栅极堆叠之间形成第一延伸区域基底572。第一延伸区域基底572的导电性类型可以不同于半导体562的导电性类型(例如，相反)。继续所述实例，第一延伸区域基底572可以具有n型导电性。第一延伸区域基底572的导电性水平可以被称为轻掺杂，例如，具有n-导电性。为了在p型衬底中产生n型导电性，掺杂剂物种可以包含砷(As)、锑(Sb)、磷(P)或另一种n型杂质的离子。可替代地，为了在n型衬底中产生p型导电性，掺杂剂物种可以包含硼(B)或另一种p型杂质的离子。
可以形成覆盖第一延伸区域基底572的第一延伸区域竖件(riser)584。第一延伸区域竖件584的导电性类型可以与第一延伸区域基底572的导电性类型相同，并且导电性水平类似(例如，相同)。第一延伸区域竖件584的构造材料可以与第一延伸区域基底572的的构造材料类似(例如，相同)。例如，如果半导体562是单晶硅，则第一延伸区域竖件584可以是导电掺杂的单晶硅。可替代地，第一延伸区域竖件584可以由其它半导体材料构造。
可以在第一延伸区域竖件584中形成第一源极/漏极区域(例如，源极)574。第一源极/漏极区域574的导电性类型可以与第一延伸区域竖件584的导电性类型相同，但是导电性水平更高。例如，第一源极/漏极区域574可以具有n+导电性。导电性水平的差异可以对应于注入到第一延伸区域竖件584的半导体材料中的杂质(例如，掺杂剂物种)的不同水平。第一源极/漏极区域574的杂质水平可以比第一延伸区域竖件584的杂质水平大一个数量级或更多。举例来说，n-导电性可以表示1E16～1E19离子/cm-3的杂质水平，而n+导电性可以表示大于或等于1E20离子/cm-3的杂质水平。
可以形成第一触点580以连接到第一源极/漏极区域574。第一触点580通常可以由一或多种导电材料形成。第一触点580可以被配置成接收电压电平以提供给第一源极/漏极区域574。例如，第一触点580可以被配置成连接到图3A的全局字线302。
可以在半导体562中邻近晶体管554的每个栅极堆叠形成第二延伸区域基底568。第二延伸区域基底568的导电性类型可以不同于半导体562的导电性类型(例如，相反)。继续所述实例，第二延伸区域基底568可以具有n型导电性。第二延伸区域基底568的导电性水平可以被称为轻掺杂，例如，具有n-导电性。
可以形成覆盖第二延伸区域基底568的第二延伸区域竖件582。第二延伸区域竖件582的导电性类型可以与第二延伸区域基底568的导电性类型相同，并且导电性水平类似(例如，相同)。第二延伸区域竖件582的构造材料可以与第二延伸区域基底568的的构造材料类似(例如，相同)。例如，如果半导体562是单晶硅，则第二延伸区域竖件582可以是导电掺杂的单晶硅。可替代地，第二延伸区域竖件582可以由其它半导体材料构造。
可以在每个第二延伸区域竖件582中形成第二源极/漏极区域(例如，漏极)570。第二源极/漏极区域570的导电性类型可以与第二延伸区域竖件582的导电性类型相同，但是导电性水平更高。例如，第二源极/漏极区域570可以具有n+导电性。导电性水平的差异可以对应于注入到半导体562中的杂质(例如，掺杂剂物种)的不同水平。第二源极/漏极区域570的杂质水平可以比第二延伸区域竖件582的杂质水平大一个数量级或更多。
可以形成第二触点578以连接到每个第二源极/漏极区域570。第二触点578通常可以由一或多种导电材料形成。每个第二触点578可以被配置成在其第二源极/漏极区域570处向负载提供电压电平。例如，第二触点578可以被配置成连接到图3A的局部字线202。
使用第一延伸区域竖件584和/或第二延伸区域竖件582可以有助于减小在图4B的结构之上在第一触点580与隔离区域576之间的侧向间隔。例如，使用图5B的第一延伸区域竖件584可以有助于减小晶体管554的第一触点580与导体564之间的侧向间隔。与图4B的晶体管454的第一源极/漏极区域474与沟道之间的延伸区域相比，使用第一延伸区域竖件584可以进一步使晶体管554的第一源极/漏极区域574与沟道之间的延伸区域的长度相同或增加。类似地，使用图5B的第二延伸区域竖件582可以有助于减小晶体管554的第二触点578与导体564之间的侧向间隔。与图4B的晶体管454的第二源极/漏极区域470与沟道之间的延伸区域相比，使用第二延伸区域竖件582可以进一步使晶体管554的第二源极/漏极区域570与沟道之间的延伸区域的长度相同或增加。此外，由于可能不需要以在第二源极/漏极区域470与相邻的隔离区域476之间描绘的方式将第二源极/漏极区域570与相邻的隔离区域576侧向分离，因此使用图5B的第二延伸区域竖件582可以有助于减小第二触点578与相邻的隔离区域576之间的侧向间隔。
图6A-6H是根据一个实施例的处于各个制造状态的图5B的晶体管的横截面视图。在图6A中，在半导体562中形成隔离区域576。半导体562可以包括硅(如单晶硅)或其它半导体材料。半导体562可以具有导电性类型，如p型导电性。隔离区域576可以表示如相关领域中众所周知的浅沟槽隔离结构。例如，隔离区域576可以通过在半导体562中形成沟槽并用一或多种介电材料填充那些沟槽来形成。
在图6B中，可以形成电介质566，所述电介质覆盖图6A的结构(例如，位于其上)，例如，覆盖半导体562和隔离区域576。电介质566可以由一或多种介电材料形成。例如，电介质566可以包括氧化物(例如，二氧化硅)、由其组成或基本上由其组成，和/或可以包括高K介电材料(如铝氧化物(AlOx)、铪氧化物(HfOx)、铪铝氧化物(HfAlOx)、铪硅氧化物(HfSiOx)、镧氧化物(LaOx)、钽氧化物(TaOx)、锆氧化物(ZrOx)、锆铝氧化物(ZrAlOx)或氧化钇(Y2O3)以及任何其它介电材料)、由其组成或基本上由其组成。
可以形成导体564，所述导体覆盖电介质566(例如，位于其上)。导体564可以由一或多种导电材料形成。导体564可以包括导电掺杂的多晶硅、由其组成或基本上由其组成组成，和/或可以包括如难熔金属等金属或如难熔金属硅化物或金属氮化物(例如，难熔金属氮化物)等含金属材料以及任何其它导电材料、由其组成或基本上由其组成。
可以形成经过图案化的掩模690，所述经过图案化的掩模覆盖导体564(例如，位于其上)，以暴露导体564和电介质566的要去除的区域。掩模690可以表示使用光刻工艺形成的掩模。光刻工艺通常用于在集成电路制造中限定期望的图案。在光刻工艺中，可以在加工中的装置的表面上形成光刻胶层。光刻胶层可以含有光敏聚合物，在暴露于光或其它电磁辐射时，去除所述光敏聚合物的便利性发生变化。为了限定图案，可以将光刻胶层选择性地暴露于辐射，并且然后显影以暴露底层的部分。在正性抗蚀剂系统中，光刻胶层的暴露于辐射的部分被光溶解，并且设计有光刻掩模来阻挡来自光刻胶层的要在显影后保留的那些部分的辐射。在负性抗蚀剂系统中，光刻胶层的暴露于辐射的部分被光聚合，并且光刻掩模被设计成阻挡来自光刻胶层的要通过显影去除的那些部分的辐射。
在图6C中，例如各向异性地去除导体564和电介质566的暴露区域。例如，可以使用反应性离子蚀刻工艺来去除导体564和电介质566的未被经过图案化的掩模690覆盖的部分。随后可以例如通过灰化或以其它方式去除光刻胶材料来去除掩模690。
在图6D中，形成第一延伸区域基底572和第二延伸区域基底568。第一延伸区域基底572可以延伸到每个电介质566的一个边缘之外，而每个第二延伸区域基底568可以延伸到其对应电介质566的相反边缘之外。第二延伸区域基底568可以进一步延伸到对应的隔离区域576。形成这些延伸区域基底568和572可以包含导电掺杂半导体562的未被导体564覆盖的部分。例如，第一延伸区域基底572和第二延伸区域基底568可以通过将相应掺杂剂物种注入到半导体562中来形成。如本领域中众所周知的，此类注入通常可以涉及使引导在半导体562的表面处的离子加速。为了产生n型导电性，掺杂剂物种可以包含砷(As)、锑(Sb)、磷(P)或其它n型杂质的离子。为了产生p型导电性，掺杂剂物种可以包含硼(B)或另一种p型杂质的离子。在半导体中形成导电区域的其它方法是已知的。尽管注入掺杂剂物种可能与栅极堆叠自动对准，但可能进一步期望延伸区域基底568和572在电介质566下方延伸。沟道区域将是电介质566下方位于第一延伸区域基底572与第二延伸区域基底568之间的区域。
在图6E中，可以形成电介质692，所述电介质覆盖图6D的结构。在图6F中，可以在电介质692中形成空隙694，以限定用于形成延伸区域竖件的区域。例如，可以各向异性地去除电介质692的部分以限定空隙694。在图6G中，可以形成第一延伸区域竖件584和第二延伸区域竖件582。第一延伸区域竖件584和第二延伸区域竖件582的上表面可以位于导体564的上表面上方。第一延伸区域竖件584和第二延伸区域竖件582可以由特性与其对应的第一延伸区域基底572和第二延伸区域基底568的特性类似的材料形成。举例来说，在半导体562含有单晶硅的情况下，可以使用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)在空隙694中形成非晶硅或多晶硅(polycrystalline silicon)(通常被称为多晶硅(polysilicon))，并且随后可以使其结晶以模拟下面的延伸区域基底的特性。这可以通过固相外延来实现。例如，固相外延可以包含低温(例如，600℃，持续30分钟)退火。
可替代地，可以使用单晶硅的选择性外延生长来形成竖件。硅的外延形成是CVD工艺。所述工艺可以复制竖件被形成的硅材料的结构。例如，如果基底结构是单晶硅，则外延生长可以保持同一单晶结构。硅前体被传输到暴露的硅结构并吸附在其上。用于产生外延硅的常见硅前体包含四氯化硅(SiCl4)、三氯甲硅烷(SiHCl3)、二氯甲硅烷(SiH2Cl2)和硅烷(SiH4)。作为另外的替代方案，还可以使用高能带隙半导体的外延生长。高能带隙半导体可以被定义为能带隙为1.7eV或更大的半导体。可以在硅上外延生长一些高能带隙半导体(例如，磷化镓(GaP))以含有所述高能带隙半导体的单个晶格。
不管形成方法如何，第一延伸区域竖件584和第二延伸区域竖件582的导电掺杂都可以结合形成执行或在形成之后执行。延伸区域竖件582和584的导电掺杂可以使用类型与延伸区域基底568和572的类型相同(例如，n型或p型)的掺杂杂质，但掺杂水平更高。另外，对于延伸区域竖件和延伸区域基底两者，掺杂杂质可以是同一种材料。
在图6H中，可以分别在第一延伸区域竖件584和第二延伸区域竖件582中形成第一源极/漏极区域574和第二源极/漏极区域570。第一源极/漏极区域574和第二源极/漏极区域570的下表面可以位于导体564的上表面上方。源极/漏极区域570和574的形成可以包含使用类型与延伸区域竖件的类型相同(例如，n型或p型)的掺杂杂质(但是掺杂水平更高)来导电掺杂延伸区域竖件582和584。另外，对于延伸区域竖件和源极/漏极区域两者，掺杂杂质可以是同一种材料。然后可以形成触点578和580(图6H中未示出)以分别与源极/漏极区域570和574接触。尽管图6A-6H描述了形成与如图3C中描绘的示意图相对应的图5B的晶体管554的方法，但是参考图6A-6H的描述，形成与图3B的示意图相对应的晶体管554将是非常显而易见的。
图7是根据另一个实施例的晶体管的截面视图。图7描绘了一个晶体管754，其可以对应于图3B的晶体管354YX。图7中相似的附图标记对应于关于图5B的实施例对其进行的描述。晶体管754显示，类似于第二延伸区域竖件582，第一延伸区域竖件584可以形成为与隔离区域576对准。
图7进一步显示，第一延伸区域竖件584与导体564之间的距离(例如，侧向距离)796可以不同于第二延伸区域竖件582与导体564之间的距离(例如，侧向距离)798。例如，如果例如由于跨晶体管754的预期电压降而期望在晶体管754的源极侧和漏极侧之间具有不同长度的延伸区域，则具有不同距离796和798可以有助于在使延伸区域竖件582和584的高度保持相同的同时，获得不同长度的延伸区域。例如，距离796可以大于距离798。还可以在根据例如图5B中描绘的其它实施例的晶体管配置中利用距离796和798的这种变化。
图8是根据一个实施例的形成晶体管的方法的流程图。在801处，形成电介质，所述电介质覆盖半导体。半导体可以具有第一导电性类型。在803处，形成导体，所述导体覆盖电介质。在805处，图案化导体和电介质以限定晶体管的栅极堆叠。
在807处，在半导体中形成第一延伸区域基底和第二延伸区域基底。第一延伸区域基底和第二延伸区域基底可以具有与第一导电性类型不同的第二导电性类型。第一延伸区域基底和第二延伸区域基底可以进一步具有第一导电性水平。
在809处，形成第一延伸区域竖件和第二延伸区域竖件。第一延伸区域竖件可以形成为覆盖第一延伸区域基底，并且第二延伸区域竖件可以形成为覆盖第二延伸区域基底。第一延伸区域竖件和第二延伸区域竖件可以具有第二导电性类型。第一延伸区域竖件和第二延伸区域竖件可以进一步具有第一导电性水平。
在811处，形成第一源极/漏极区域和第二源极/漏极区域。第一源极/漏极区域可以形成于第一延伸区域竖件中，并且第二源极/漏极区域可以形成于第二延伸区域竖件中。第一源极/漏极区域和第二源极/漏极区域可以具有第二导电性类型。第一源极/漏极区域和第二源极/漏极区域可以进一步具有大于第一导电性水平的导电性水平。
图9概念性地描绘了根据一个实施例的连接到多个存储器单元块的存取线的串驱动器电路系统的一部分的连接。例如，第一串驱动器9900可以具有对应于导体5640并分别连接于第一触点580(例如，第一触点580X、580X+1和580X+2)与对应的第二触点578(例如，第二触点578X0、578(X+1)0和578(X+2)0)之间的晶体管(未在图9中列举)，并且第二串驱动器9901可以具有对应于导体5641并分别连接于第一触点580(例如，第一触点580X、580X+1和580X+2)与对应的第二触点578(例如，第二触点578X1、578(X+1)1和578(X+2)1)之间的晶体管(未在图9中列举)。串驱动器9900和9901的晶体管可以对应于例如图5A和5B中描绘的晶体管554。
第一串驱动器9900的第二触点578X0、578(X+1)0和578(X+2)0可以分别连接到存储器单元块2500的字线202X0、202(X+1)0和202(X+2)0。字线202X0、202(X+1)0和202(X+2)0可以仅表示存储器单元块2500的字线中的一部分。例如，存储器单元块2500可以包含N+1条如图2A中所描绘的字线202，并且存储器单元块2500的字线202X0、202(X+1)0和202(X+2)0可以分别对应于图2A的字线202X、202X+1和202X+2。
第二串驱动器9901的第二触点578X1、578(X+1)1和578(X+2)1可以分别连接到存储器单元块2501的字线202X1、202(X+1)1和202(X+2)1。字线202X1、202(X+1)1和202(X+2)1可以仅表示存储器单元块2501的字线中的一部分。例如，存储器单元块2501可以包含N+1条如图2A中所描绘的字线202，并且存储器单元块2501的字线202X1、202(X+1)1和202(X+2)1可以分别对应于图2A的字线202X、202X+1和202X+2。
串驱动器9900和9901可以是图2C的外围电路系统226的一部分。例如，串驱动器9900可以形成于存储器单元块2500的字线202X0、202(X+1)0和202(X+2)0下方(例如，至少部分地形成于其下方)。类似地，串驱动器9901可以形成于存储器单元块2501的字线202X1、202(X+1)1和202(X+2)1下方(例如，至少部分地形成于其下方)。
存储器单元块2500和2501可以包含一个以上的存储器单元子块。例如，存储器单元块2500和2501可以具有与图2B的存储器单元阵列200B相对应的架构，其中存储器单元阵列200B将具有K+1个子块，其中每个子块包含响应于选择线2150-215K中的一条选择线215而选择性地连接到对应位线204的那些存储器单元。此类存储器单元子块之间的间距可以在位线204的方向上延伸。间距是指拥有平移对称性的结构中重复元件之间的距离。例如，子块的间距可以表示和选择线2150相对应的存储器单元子块的与非存储器单元串206的一个边缘与和选择线2151相对应的存储器单元子块的相邻与非存储器单元串206的对应边缘之间的距离。
类似地，串驱动器9900和9901的间距可与存储器单元子块的间距处于同一线性方向上。参考图5A，串驱动器9900和9901的此间距可以对应于距离567的一半，加上距离563，加上距离565，加上距离569的一半。对于一些实施例，串驱动器9900和9901的间距可以分别小于存储器单元块2500和2501的存储器单元子块的间距的三倍。对于另外的实施例，串驱动器9900和9901的间距可以分别小于存储器单元块2500和2501的存储器单元子块的间距的2.5倍。
结论
虽然已经在本文中说明和描述了具体实施例，但本领域的普通技术人员应了解，旨在实现相同目的的任何布置可以替代所示出的具体实施例。对本领域的普通技术人员而言，实施例的许多改动将是显而易见的。因此，本申请旨在涵盖实施例的任何改动或者变化。
Claims (27)
1.一种设备，其包括：
电压节点；
负载节点；以及
晶体管，所述晶体管连接于所述电压节点与所述负载节点之间，所述晶体管包括：
电介质，所述电介质覆盖具有第一导电性类型的半导体；
导体，所述导体覆盖所述电介质；
第一延伸区域基底，所述第一延伸区域基底形成于所述半导体中并延伸到所述电介质的一个边缘之外，其中所述第一延伸区域基底具有与所述第一导电性类型不同的第二导电性类型；
第二延伸区域基底，所述第二延伸区域基底形成于所述半导体中并延伸到所述电介质的相反边缘之外，其中所述第二延伸区域基底具有所述第二导电性类型；
第一延伸区域竖件，所述第一延伸区域竖件形成为覆盖所述第一延伸区域基底并且具有所述第二导电性类型；
第二延伸区域竖件，所述第二延伸区域竖件形成为覆盖所述第二延伸区域基底并且具有所述第二导电性类型；
第一源极/漏极区域，所述第一源极/漏极区域形成于所述第一延伸区域竖件中并连接到所述电压节点，其中所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及
第二源极/漏极区域，所述第二源极/漏极区域形成于所述第二延伸区域竖件中并连接到所述负载节点，其中所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
2.根据权利要求1所述的设备，其中所述半导体包括半导体材料，其中所述第一延伸区域基底包括所述半导体材料和掺杂剂物种，并且其中所述第一延伸区域竖件包括所述半导体材料和所述掺杂剂物种。
3.根据权利要求1所述的设备，其中所述半导体包括第一半导体材料，其中所述第一延伸区域基底包括所述第一半导体材料和掺杂剂物种，并且其中所述第一延伸区域竖件包括不同于所述第一半导体材料的第二半导体材料和所述掺杂剂物种。
4.根据权利要求1所述的设备，其中所述第一延伸区域竖件的上表面和所述第二延伸区域竖件的上表面位于所述导体的上表面上方。
5.根据权利要求1所述的设备，其中所述晶体管为第一晶体管，所述负载节点为第一负载节点，所述导体为第一导体，并且所述电介质为第一电介质，所述设备进一步包括：
第二负载节点；以及
第二晶体管，所述第二晶体管连接于所述电压节点与所述第二负载节点之间，所述第二晶体管包括：
第二电介质，所述第二电介质覆盖所述半导体；
第二导体，所述第二导体覆盖所述第二电介质；
第三延伸区域基底，所述第三延伸区域基底形成于所述半导体中并延伸到所述第二电介质的一个边缘之外，其中所述第三延伸区域基底具有所述第二导电性类型；
第三延伸区域竖件，所述第三延伸区域竖件形成为覆盖所述第三延伸区域基底并且具有所述第二导电性类型；以及
第三源极/漏极区域，所述第三源极/漏极区域形成于所述第三延伸区域竖件中并连接到所述第二负载节点，其中所述第三源极/漏极区域具有所述第二导电性类型并且具有比所述第三延伸区域竖件的导电性水平大的导电性水平；
其中所述第一延伸区域基底延伸到所述第二电介质的相反边缘之外。
6.一种存储器，其包括：
存储器单元阵列；
多条存取线，所述多条存取线中的每条存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；以及
驱动器电路系统，所述驱动器电路系统包括多个晶体管，其中所述多个晶体管中的每个晶体管具有连接到所述多条存取线中的相应存取线的第一源极/漏极区域；
其中所述多个晶体管中的特定晶体管包括：
电介质，所述电介质覆盖具有第一导电性类型的半导体；
导体，所述导体覆盖所述电介质；
第一延伸区域基底，所述第一延伸区域基底形成于所述半导体中并延伸到所述电介质的一个边缘之外，其中所述第一延伸区域基底具有与所述第一导电性类型不同的第二导电性类型；
第二延伸区域基底，所述第二延伸区域基底形成于所述半导体中并延伸到所述电介质的相反边缘之外，其中所述第二延伸区域基底具有所述第二导电性类型；
第一延伸区域竖件，所述第一延伸区域竖件形成为覆盖所述第一延伸区域基底并且具有所述第二导电性类型；
第二延伸区域竖件，所述第二延伸区域竖件形成为覆盖所述第二延伸区域基底并且具有所述第二导电性类型；
所述第一源极/漏极区域，所述第一源极/漏极区域形成于所述第一延伸区域竖件中，其中所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及
第二源极/漏极区域，所述第二源极/漏极区域形成于所述第二延伸区域竖件中，其中所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
7.根据权利要求6所述的存储器，其中所述存储器单元阵列是三维与非存储器阵列，并且其中所述三维与非存储器阵列形成于所述驱动器电路系统之上。
8.根据权利要求7所述的存储器，其中所述三维与非存储器阵列包括存储器单元块，所述存储器单元块包括：
多个存储器单元子块中的第一存储器单元子块，所述第一存储器单元子块包括第一多个串联连接存储器单元串，所述第一多个串联连接存储器单元串响应于第一选择线而选择性地连接到多条数据线中的相应数据线；以及
所述多个存储器单元子块中的第二存储器单元子块，所述第二存储器单元子块包括第二多个串联连接存储器单元串，所述第二多个串联连接存储器单元串响应于第二选择线而选择性地连接到所述多条数据线中的相应数据线；
其中所述驱动器电路系统在所述多条数据线中的数据线的方向上的间距小于所述多个存储器单元子块中的存储器单元子块在所述多条数据线中的所述数据线的所述方向上的间距的三倍。
9.根据权利要求6所述的存储器，其中所述多个晶体管中的每个晶体管包括：
电介质，所述电介质覆盖具有所述第一导电性类型的所述半导体；
导体，所述导体覆盖所述电介质；
第一延伸区域基底，所述第一延伸区域基底形成于所述半导体中并延伸到所述电介质的一个边缘之外，其中所述第一延伸区域基底具有所述第二导电性类型；
第二延伸区域基底，所述第二延伸区域基底形成于所述半导体中并延伸到所述电介质的相反边缘之外，其中所述第二延伸区域基底具有所述第二导电性类型；
第一延伸区域竖件，所述第一延伸区域竖件形成为覆盖所述第一延伸区域基底并且具有所述第二导电性类型；
第二延伸区域竖件，所述第二延伸区域竖件形成为覆盖所述第二延伸区域基底并且具有所述第二导电性类型；
所述第一源极/漏极区域，所述第一源极/漏极区域形成于所述第一延伸区域竖件中，其中所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及
第二源极/漏极区域，所述第二源极/漏极区域形成于所述第二延伸区域竖件中，其中所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
10.根据权利要求9所述的存储器，其中所述多个晶体管中的每个晶体管的所述导体共同连接。
11.根据权利要求6所述的存储器，其中所述特定晶体管的所述第一延伸区域基底在所述电介质下方进一步延伸，并且其中所述特定晶体管的所述第二延伸区域基底在所述电介质下方进一步延伸。
12.根据权利要求6所述的存储器，其中所述特定晶体管的所述第一延伸区域竖件和所述第一延伸区域基底各自包括同一种半导体材料。
13.根据权利要求6所述的存储器，其中所述特定晶体管的所述第一延伸区域竖件和所述第一延伸区域基底各自具有单个晶格。
14.根据权利要求6所述的存储器，其中所述多条存取线是多条局部存取线，并且其中所述特定晶体管的所述第二源极/漏极区域连接到全局存取线，所述全局存取线选择性地连接到所述多条局部存取线中的局部存取线并且选择性地连接到不同的多条局部存取线中的局部存取线。
15.根据权利要求6所述的存储器，其中所述特定晶体管的所述第一延伸区域基底延伸远离所述电介质的所述一个边缘到达形成于所述半导体中的隔离区域的边缘。
16.根据权利要求15所述的存储器，其中所述特定晶体管的所述第一延伸区域竖件与所述隔离区域的所述边缘对准。
17.根据权利要求6所述的存储器，其中所述第一源极/漏极区域的所述导电性水平至少比所述特定晶体管的所述第一延伸区域竖件的所述导电性水平大一个数量级。
18.根据权利要求17所述的存储器，其中所述特定晶体管的第一延伸区域竖件的所述导电性水平和第一延伸区域基底的导电性水平处于同一导电性水平。
19.根据权利要求6所述的存储器，其中所述驱动器电路系统是第一驱动器电路系统，所述多条存取线是第一多条存取线，所述多个晶体管是第一多个晶体管，所述电介质是第一电介质，并且所述导体是第一导体，所述存储器进一步包括：
第二多条存取线，所述第二多条存取线中的每条存取线共同连接到所述存储器单元阵列的相应多个存储器单元的控制栅极；以及
第二驱动器电路系统，所述第二驱动器电路系统包括第二多个晶体管，其中所述多个晶体管中的每个晶体管具有连接到所述第二多条存取线中的相应存取线的第一源极/漏极区域；
其中所述第二多个晶体管中的特定晶体管包括：
第二电介质，所述第二电介质覆盖所述半导体；
第二导体，所述第二导体覆盖所述第二电介质；
第三延伸区域基底，所述第三延伸区域基底形成于所述半导体中并延伸到所述第二电介质的一个边缘之外，其中所述第三延伸区域基底具有所述第二导电性类型；
第三延伸区域竖件，所述第三延伸区域竖件形成为覆盖所述第三延伸区域基底并且具有所述第二导电性类型；以及
所述第二多个晶体管中的所述特定晶体管的所述第一源极/漏极区域，所述第一源极/漏极区域形成于所述第三延伸区域竖件中，其中所述第二多个晶体管中的所述特定晶体管的所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第三延伸区域竖件的导电性水平大的导电性水平；
其中所述第二多个晶体管中的所述特定晶体管的第二源极/漏极区域是所述第一多个晶体管中的所述特定晶体管的所述第二源极/漏极区域。
20.根据权利要求19所述的存储器，其中所述存储器单元阵列是包括第一存储器单元块和第二存储器单元块的三维与非存储器阵列，其中所述第一存储器单元块形成于所述第一多个晶体管之上，并且其中所述第二存储器单元块形成于所述第二多个晶体管之上。
21.根据权利要求20所述的存储器，其中所述第一存储器单元块和所述第二存储器单元块各自包括多个存储器单元子块，并且其中选自由所述第一存储器单元块和所述第二存储器单元块组成的组的特定存储器单元块的所述多个存储器单元子块包括：
第一存储器单元子块，所述第一存储器单元子块包括第一多个串联连接存储器单元串，所述第一多个串联连接存储器单元串响应于第一选择线而选择性地连接到所述特定存储器单元块的多条数据线中的相应数据线；以及
第二存储器单元子块，所述第二存储器单元子块包括第二多个串联连接存储器单元串，所述第二多个串联连接存储器单元串响应于第二选择线而选择性地连接到所述多条数据线中的相应数据线；
其中所述第一多个晶体管在所述多条数据线中的数据线的方向上的间距和所述第二多个晶体管在所述多条数据线中的所述数据线的所述方向上的间距各自小于所述特定存储器单元块的所述多个存储器单元子块中的存储器单元子块在所述多条数据线中的所述数据线的所述方向上的间距的三倍。
22.一种形成晶体管的方法，所述方法包括：
形成电介质，所述电介质覆盖具有第一导电性类型的半导体；
形成导体，所述导体覆盖所述电介质；
图案化所述导体和所述电介质以限定所述晶体管的栅极堆叠；
在所述半导体中形成第一延伸区域基底和第二延伸区域基底，所述第一延伸区域基底和所述第二延伸区域基底具有不同于所述第一导电性类型的第二导电性类型；
形成第一延伸区域竖件，所述第一延伸区域竖件覆盖所述第一延伸区域基底，所述第一延伸区域竖件具有所述第二导电性类型；
形成第二延伸区域竖件，所述第二延伸区域竖件覆盖所述第二延伸区域基底，所述第二延伸区域竖件具有所述第二导电性类型；
在所述第一延伸区域竖件中形成第一源极/漏极区域，所述第一源极/漏极区域具有所述第二导电性类型并且具有比所述第一延伸区域竖件的导电性水平大的导电性水平；以及
在所述第二延伸区域竖件中形成第二源极/漏极区域，所述第二源极/漏极区域具有所述第二导电性类型并且具有比所述第二延伸区域竖件的导电性水平大的导电性水平。
23.根据权利要求22所述的方法，其中形成覆盖所述第一延伸区域基底的所述第一延伸区域竖件和形成覆盖所述第二延伸区域基底的所述第二延伸区域竖件包括：
形成第二电介质，所述第二电介质覆盖所述第一延伸区域基底、所述导体和所述第二延伸区域基底；
在覆盖所述第一延伸区域基底的所述第二电介质中形成第一空隙并且在覆盖所述第二延伸区域基底的所述第二电介质中形成第二空隙；以及
在所述第一空隙和所述第二空隙中形成半导体材料。
24.根据权利要求23所述的方法，其中形成所述半导体材料包括形成选自由多晶和非晶组成的组的所述半导体材料的第一结构，并且将所述半导体材料转换成单个晶格。
25.根据权利要求24所述的方法，其中将所述半导体材料转换成单个晶格包括执行固相外延。
26.根据权利要求23所述的方法，其中所述半导体材料是第一半导体材料，并且其中形成所述第一半导体材料包括外延生长所述第一半导体材料以具有与所述半导体的第二半导体材料的晶体结构相同的晶体结构。
27.根据权利要求26所述的方法，其中所述第一半导体材料和所述第二半导体材料是不同的半导体材料。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/451,143 US11302395B2 (en) | 2019-06-25 | 2019-06-25 | Apparatus having transistors with raised extension regions |
| US16/451,143 | 2019-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112133702A true CN112133702A (zh) | 2020-12-25 |
Family
ID=73851340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010565294.8A Pending CN112133702A (zh) | 2019-06-25 | 2020-06-19 | 具有带有凸起延伸区域的晶体管的设备和形成此类晶体管的方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US11302395B2 (zh) |
| CN (1) | CN112133702A (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11978774B2 (en) | 2020-10-05 | 2024-05-07 | Sandisk Technologies Llc | High voltage field effect transistor with vertical current paths and method of making the same |
| US20220109070A1 (en) * | 2020-10-05 | 2022-04-07 | Sandisk Technologies Llc | High voltage field effect transistor with vertical current paths and method of making the same |
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-
2019
- 2019-06-25 US US16/451,143 patent/US11302395B2/en active Active
-
2020
- 2020-06-19 CN CN202010565294.8A patent/CN112133702A/zh active Pending
-
2022
- 2022-03-03 US US17/685,448 patent/US11756624B2/en active Active
-
2023
- 2023-09-11 US US18/465,038 patent/US20230420050A1/en active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20200411096A1 (en) | 2020-12-31 |
| US11756624B2 (en) | 2023-09-12 |
| US20220189553A1 (en) | 2022-06-16 |
| US11302395B2 (en) | 2022-04-12 |
| US20230420050A1 (en) | 2023-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |