CN114072910A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

一些实施例包含一种形成集成组合件的方法。在导电结构上形成第一堆叠。所述第一堆叠包含第一层与第三层之间的第二层。所述第一层及所述第三层是导电的。形成穿过所述第一堆叠的第一开口。在所述第一开口内形成牺牲材料。在所述第一堆叠上形成第二堆叠。所述第二堆叠具有交替第一层级及第二层级。形成穿过所述第二堆叠及穿过所述牺牲材料的第二开口。在所述第二开口内形成第一半导体材料。形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口。移除所述第二层以形成导管。在所述导管内形成第二半导体材料。使掺杂剂从所述第二半导体材料向外扩散到所述第一半导体材料中。一些实施例包含集成组合件。

Description

集成组合件及形成集成组合件的方法
相关专利数据
本申请案涉及2019年8月26日申请的标题为“集成组合件及形成集成组合件的方法(Integrated Assemblies,and Methods of Forming Integrated Assemblies)”的序列号为16/550,638的美国专利申请案，所述申请案的全部内容以引用的方式并入本文中。
技术领域
形成集成组合件(例如集成存储器装置)的方法。集成组合件。
背景技术
存储器为电子系统提供数据存储。闪存是一种类型的存储器，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储于闪存芯片上的BIOS。作为另一实例，计算机及其它装置利用固态硬盘中的闪存来替换常规硬盘变得越来越普遍。作为又一实例，闪存在无线电子装置中很受欢迎，因为随着无线电子装置变得标准化，其使制造者能够支持新通信协议，且提供远程升级装置以增强特征的能力。
NAND可为闪存的基本架构，且可经配置以包括垂直堆叠的存储器单元。
在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可为有帮助的。图1展示现有技术装置1000的框图，装置1000包含具有布置成行及列的多个存储器单元1003的存储器阵列1002及存取线1004(例如用于传导信号的字线WL0到WLm)及第一数据线1006(例如用于传导信号的位线BL0到BLn)。存取线1004及第一数据线1006可用于使信息来回传送于存储器单元1003。行解码器1007及列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取哪些存储器单元1003。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制对存储器单元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030及第二供应线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017来响应信号CSEL1到CSELn以选择第一数据线1006及第二数据线1013上可表示从存储器单元1003读取或编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性激活CSEL1到CSELn信号。在读取及编程操作期间，选择电路1040可选择第一数据线1006及第二数据线1013上的信号以提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每一串电荷存储装置可包括(例如)彼此上下堆叠的32个电荷存储装置，其中每一电荷存储装置对应于(例如)32个阶层(例如阶层0到阶层31)中的一者。相应串的电荷存储装置可共享共同沟道区域，例如形成于围绕其形成电荷存储装置串的半导体材料(例如多晶硅)的相应柱中的共同沟道区域。在第二方向(X-X')上，多个串的(例如)16个第一群组的每一第一群组可包括(例如)共享多个(例如32个)存取线(即“全局控制栅极(CG)线”，还称为字线WL)的8个串。存取线中的每一者可耦合阶层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同阶层)的电荷存储装置可在逻辑上分组成(例如)两页，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y')上，多个串的(例如)8个第二群组的每一第二群组可包括由8个数据线中的对应者耦合的16个串。存储器块的大小可包括1,024页且总共约16MB(例如，16个WL×32个阶层×2个位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串、阶层、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中所展示的数目。
图3展示X-X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，存储器块300包含相对于图2所描述的串的16个第一群组中的一者中的15串电荷存储装置。存储器块300的多个串可分组成多个子集310、320、330(例如块列)(例如块列I、块列j及块列K)，其中每一子集(例如块列)包括存储器块300的“部分块”(子块)。全局漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。例如，全局SGD线340可经由多个(例如3个)子SGD驱动器332、334、336中的对应者耦合到多个(例如3个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如块列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。例如，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应者耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串的SGS而同时耦合或切断对应部分块(例如块列)的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一者的相应阶层的电荷存储装置。每一全局CG线(例如全局CG线350)可经由多个子串驱动器312、314及316中的对应者耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它阶层的电荷存储装置而同时耦合或切断对应于相应部分块及/或阶层的电荷存储装置。对应于相应子集(例如部分块)及相应阶层的电荷存储装置可包括电荷存储装置的“部分阶层”(例如单一“块”)。对应于相应子集(例如部分块)的串可耦合到子源极372、374及376(例如“块源极”)中的对应者，其中每一子源极耦合到相应电源。
替代地，参考图4的示意图描述NAND存储器装置200。
存储器阵列200包含字线2021到202N及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如多晶硅)来存储电荷，或可使用电荷捕捉材料(例如(例如)氮化硅、金属纳米点等等)来存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208源极到漏极串联连接于源极选择装置(例如源极侧选择栅极SGS)210与漏极选择装置(例如漏极侧选择栅极SGD)212之间。每一源极选择装置210位于串206与源极选择线214的相交点处，而每一漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210及212可为任何合适存取装置，且在图4中以框大体说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极接点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区域234及控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。一列电荷存储晶体管208是耦合到给定位线228的NAND串206内的晶体管。一行电荷存储晶体管208是共同耦合到给定字线202的晶体管。
三维NAND架构的垂直堆叠的存储器单元可通过在其下产生空穴载子且接着利用电场沿存储器单元向上扫掠空穴载子来被块擦除。
晶体管的门控结构可用于提供栅极诱发的漏极泄漏(GIDL)，其产生用于存储器单元的块擦除的空穴。晶体管可为上文所描述的源极侧选择(SGS)装置。与串存储器单元相关联的沟道材料可经配置为沟道材料柱，且此柱的区域可与SGS装置门控耦合。沟道材料柱的门控耦合部分是与SGS装置的栅极重叠的一部分。
可期望沟道材料柱的至少一些门控耦合部分经重掺杂。在一些应用中，可期望门控耦合部分包含重掺杂下区域及轻掺杂上区域两者，其中两个区域与SGS装置的栅极重叠。具体来说，与轻掺杂区域的重叠为SGS装置提供无泄漏“关闭”特性，且与重掺杂区域的重叠为SGS装置提供泄漏GIDL特性。术语“重掺杂”及“轻掺杂”是相对于彼此而非相对于特定常规意义使用。因此，“重掺杂”区域比相邻“轻掺杂”区域更重掺杂，且可或可不包括常规意义上的重掺杂。类似地，“轻掺杂”区域比相邻“重掺杂”区域更轻掺杂，且可或可不包括常规意义上的轻掺杂。在一些应用中，术语“轻掺杂”是指具有小于或等于约1018个原子/cm3的掺杂剂的半导体材料，且术语“重掺杂”是指具有大于或等于约1022个原子/cm3的掺杂剂的半导体材料。
可首先将沟道材料掺杂到轻掺杂水平，且接着可通过从下伏掺杂半导体材料向外扩散来形成重掺杂区域。
期望开发改进方法来实现沟道材料柱的所要重掺杂区域。
附图说明
图1展示具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器装置的示意图。
图3展示X-X'方向上的图2的现有技术3D NAND存储器装置的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5及6是用于制造实例存储器装置的实例实施例方法的实例顺序过程阶段中的实例集成组合件的区域的示意性横截面侧视图。
图6A及6B是可替代图6的过程阶段的过程阶段中的集成组合件的示意性横截面侧视图。
图7到20是图6的过程阶段之后的顺序过程阶段中的实例集成组合件的示意性横截面侧视图。图20中说明实例存储器装置。
图20A是沿图20的线20A-20A的示意性俯视图。图20的横截面侧视图是沿图20A的线20-20。
图21是另一实例存储器装置的示意性横截面侧视图。
具体实施方式
一些实施例包含在导电源极结构上形成具有垂直堆叠的存储器单元层级的存储器装置的新方法。存储器装置包含存储器单元层级与导电源极结构之间的至少一个选择装置层级(例如至少一个SGS装置层级)。沟道材料沿存储器单元层级及选择装置层级垂直延伸。首先在导电源极结构的区域中提供牺牲材料。用导电掺杂的半导体材料替换牺牲材料，且使掺杂剂从导电掺杂的半导体材料向外扩散到沟道材料的下区域中。可将沟道材料的下区域内的掺杂剂提供到所要位置及浓度以形成选择装置层级的掺杂区域。下文参考图5到21描述实例实施例。
参考图5，集成组合件10包含底板12上的导电结构14。
底板12可包括半导体材料；且可(例如)包括单晶硅(Si)、基本上由单晶硅(Si)组成或由单晶硅(Si)组成。底板12可称为半导体衬底。术语“半导体衬底”意味着包括半导电材料的任何建构，其包含(但不限于)块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，其包含(但不限于)上文所描述的半导体衬底。在一些应用中，底板12可对应于含有与集成电路制造相关联的一或多个材料的半导体衬底。此类材料可包含(例如)耐火金属材料、障壁材料、扩散材料、绝缘体材料等等中的一或多者。
在底板12与导电结构14之间提供间隙以指示底板12与导电结构14之间可存在其它材料、装置等等。
导电结构14可包括任何合适导电组合物，例如(例如)各种金属(例如钛(Ti)、钨(W)、钴(Co)、镍(Ni)、铂(Pt)、钌(Ru)等等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等等)及/或导电掺杂的半导体材料(例如导电掺杂硅、导电掺杂锗等等)中的一或多者。
在一些实施例中，导电结构14可包括金属，且可称为为含金属结构。
在一些实施例中，导电结构14可包括WSi、基本上由WSi组成或由WSi组成，其中化学式指示主要成分而非特定化学计量。WSi可替代地称为为WSix，其中x是大于0的数目。
在导电结构14上形成堆叠16。堆叠16包括第一层18、第二层20及第三层22。第一层、第二层及第三层分别包括第一材料24、第二材料26及第三材料28。
在一些实施例中，第一材料24及第三材料28可为导电的。在此类实施例中，第一材料及第三材料可包括任何合适导电组合物，例如(例如)各种金属(例如钛、钨、钴、镍、铂、钌等等)、含金属组合物(例如金属硅化物、金属氮化物、金属碳化物等等)及/或导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等等)中的一或多者。在一些实施例中，第一材料及第三材料可包括导电掺杂的半导体材料。半导体材料可包括任何合适组合物，且在一些实施例中可包括以下中的一或多者、基本上由以下中的一或多者组成或由以下中的一或多者组成：硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等等，其中术语“III/V族半导体材料”是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族是旧命名，且现在称为为13及15族)。第一材料24及第三材料28可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。在一些实施例中，第一材料24及第三材料28可包括导电掺杂硅。可用合适增强导电性的掺杂剂(例如硼、磷、砷等等)将导电掺杂硅掺杂到至少约1022个原子/cm3、至少约1024个原子/cm3等等的浓度。在一些实施例中，材料24及28可为用磷掺杂到合适导电性增强浓度的n型硅。
第二材料26可为牺牲材料，且尤其可为可相对于第一材料24及第三材料28选择性移除的材料。为解释本发明及以下权利要求书，如果材料可比另一材料更快被蚀刻，那么将所述材料视为可相对于所述另一材料选择性移除。
在一些实施例中，第二材料26可包括二氧化硅、氮化硅等等、基本上由二氧化硅、氮化硅等等组成或由二氧化硅、氮化硅等等组成。在一些实施例中，第二层20可包括多个材料，而非包括所说明的单一材料。例如，第二层20可包括两个或更多个堆叠材料的层叠。
在一些实施例中，堆叠16可称为第一堆叠以使其与形成于随后过程阶段中的另一堆叠区分。在一些实施例中，牺牲材料26可称为第一牺牲材料以使其与形成于随后过程阶段中的另一牺牲材料区分。
参考图6，形成延伸穿过堆叠16到导电结构14的开口30。在所说明的实施例中，开口30停止于导电结构14的上表面处。在其它实施例中，开口30可延伸到导电结构14中。在一些实施例中，开口30可称为第一开口以使其与形成于后续过程阶段中的其它开口区分。
形成跨堆叠16的上表面且在开口30内延伸的衬层32。衬层32包括衬层材料34。衬层材料可替代地称为保护性材料。材料34可包括任何合适组合物，且在一些实施例中可包括氮化硅、硅等等、基本上由氮化硅、硅等等组成或由氮化硅、硅等等组成。就衬层材料34基本上由硅组成来说，此硅可相对未掺杂，且可(例如)具有小于或等于约1016个原子/cm3、小于或等于约1015个原子/cm3等等的掺杂剂浓度。因此，如果衬层材料34基本上由硅组成，那么存在于衬层内的掺杂剂(如果存在)的量可大致为本征浓度。
在一些实施例中，衬层材料34可称为保护性第一材料以使其与形成于后续过程阶段中的其它保护性材料区分。
形成跨堆叠16且在加内衬的开口30内延伸的牺牲材料36。在一些实施例中，牺牲材料36可称为第二材料以使其与第一材料34区分。
在一些实施例中，牺牲材料26及36可分别称为第一牺牲材料及第二牺牲材料。
材料36可包括可相对于保护性第一材料34选择性移除的任何合适组合物。在一些实施例中，保护性第一材料34包括氮化硅，且第二材料36包括二氧化硅及硼、磷及氟中的一或多者(例如硼磷硅酸盐玻璃)。在一些实施例中，保护性第一材料34基本上由硅组成，且第二材料36包括钨、基本上由钨组成或由钨组成。
在一些实施例中，保护性衬层32可包括多个材料，而非包括单一材料34。例如，图6A展示其中衬层32包括第一材料34上的第二衬层材料38的实施例。在一些实施例中，第一材料34可被视为基本上由硅组成的区域。在此类实施例中，第二材料38可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成，且牺牲材料36可包括钨、基本上由钨组成或由钨组成。图6B展示其中衬层32包括多个材料的另一实施例。在图6B的实施例中，衬层32包括基本上由硅组成的材料34、包括二氧化硅的材料38，且包括材料38上的另一材料40。材料40可(例如)包括金属氮化物(例如氮化钛)、基本上由金属氮化物(例如氮化钛)组成或由金属氮化物(例如氮化钛)组成。图6B的牺牲材料36可包括钨、基本上由钨组成或由钨组成。
图7展示图6的过程阶段之后的过程阶段，且展示已利用平坦化(例如化学机械抛光CMP)从堆叠16的上表面上移除牺牲材料36及衬层材料34。平坦化形成跨材料28、34及36延伸的平坦化表面41。表面41可或可不具有所说明的平坦构形，且在一些实施例中可具有延伸到软材料36中的凹痕(凹面)。
尽管所展示的实施例使用平坦化程序使衬层材料34从堆叠16上移除，但在其它实施例中，平坦化程序可停止于衬层32(图6)的上表面处而非从堆叠16上移除衬层。
参考图8，在第一堆叠16上形成第二堆叠42。第二堆叠42具有交替第一层级44及第二层级46。第一层级44包括材料48，且第二层级46包括材料50。材料48及50可包括任何合适组合物。在一些实施例中，材料48可包括氮化硅、基本上由氮化硅组成或由氮化硅组成；且材料50可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，材料48及材料50可分别称为第三材料及第四材料以使其与已形成于开口30(图6)内的第一材料34及第二材料36区分。
图8(及图8之后的图式)中未展示底板12(图7)以简化图式。然而，应了解，底板仍将存在。
参考图9，形成延伸穿过第二堆叠42到牺牲材料36的开口52。开口52可称为第二开口以使其与图6的第一开口30区分。
参考图10，使开口52延伸穿过牺牲材料36(图9)到保护性材料34。
参考图11，在开口52内形成半导体材料(沟道材料)54。半导体材料54可称为第一半导体材料以使其与形成于后续过程阶段中的其它半导体材料区分。第一半导体材料(沟道材料)54形成沟道材料柱56。
半导体材料54可包括任何合适组合物，且在一些实施例中可包括以下中的一或多者、基本上由以下中的一或多者组成或由以下中的一或多者组成：硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等等。在一些实施例中，半导体材料54可包括适当掺杂硅、基本上由适当掺杂硅组成或由适当掺杂硅组成。
在所说明的实施例中，沟道材料柱56是圆环(如图20A的俯视图中所展示)，其中此类圆环包围绝缘材料58。沟道材料柱的此配置可被视为对应于“中空”沟道配置，其中电介质材料58提供于沟道材料柱的中空内。在其它实施例中，沟道材料可经配置为实心柱，而非配置为所说明的中空柱。
沟道材料柱56与堆叠42的材料48及50由介入区域60间隔。区域60包括一或多个单元材料(存储器单元材料)，其中此类单元材料在沟道材料54之前形成于开口52内。区域60的单元材料可包括隧穿材料、电荷存储材料、电荷阻挡材料及电介质障壁材料。隧穿材料(还称为栅极电介质材料)可包括任何合适组合物，且在一些实施例中可包括二氧化硅、氧化铝、氧化铪、氧化锆等等中的一或多者。电荷存储材料可包括任何合适组合物，且在一些实施例中可包括浮动栅极材料(例如多晶硅)或电荷捕捉材料(例如氮化硅、氮氧化硅、导电纳米点等等中的一或多者)。电荷阻挡材料可包括任何合适组合物，且在一些实施例中可包括二氧化硅、氧化铝、氧化铪、氧化锆等等中的一或多者。电介质障壁材料可包括任何合适组合物，且在一些实施例中可包括氧化铝、氧化铪、氧化锆等等中的一或多者。
参考图12，形成穿过第二堆叠42、穿过第三层22到第二层26的开口62。开口52可或可不穿透第二层26。开口62可称为第三开口以使其与图6的第一开口30及图9的第二开口52区分。在一些实施例中，开口52是圆柱形开口(如可参考图20A的俯视图理解)，且开口62是相对于图12的横截面延伸进出页面的沟槽(还可参考图20A的俯视图理解)。
开口62具有沿堆叠42的材料48及50延伸的侧壁表面63。在所展示的实施例中，侧壁表面63呈锥形。在其它实施例中，侧壁表面63可为大体上垂直地笔直，其中术语“大体上垂直地笔直”意味着垂直地笔直到在合理制造及量测容限内。
参考图13，沿开口62的侧壁表面63形成保护性材料64。在一些实施例中，保护性材料64可被视为对侧壁表面63加内衬。在一些实施例中，保护性材料64可称为第二保护性材料以使其与第一保护性材料34区分。在一些实施例中，保护性材料64可称为第五材料以使其与第一材料34、第二材料36、第三材料48及第四材料50区分。
保护性材料64可包括任何合适组合物。在一些实施例中，保护性材料64可包括硅、基本上由硅组成或由硅组成，且尤其可包括实际上未掺杂(例如，包括本征掺杂剂浓度，且在一些实施例中包括小于或等于约1016个原子/cm3的掺杂剂浓度)的硅。
参考图14，相对于第一层18及第三层22的材料24及28及相对于保护性材料64选择性移除第二层20(图13)的牺牲材料26。此形成第一层18与第三层22之间的导管66。
参考图15，使导管66延伸穿过保护性材料34及区域60内的单元材料以暴露半导体材料(沟道材料)54的侧壁表面67。
参考图16，在导管66(图15)内形成导电掺杂的半导体材料68。半导体材料68可称为第二半导体材料以使其与第一半导体材料54区分。
半导体材料68可包括任何合适组合物，且在一些实施例中可包括以下中的一或多者、基本上由以下中的一或多者组成或由以下中的一或多者组成：硅、锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等等。在一些实施例中，半导体材料68可包括由n型掺杂剂(例如磷)重掺杂(例如，掺杂到至少约1022个原子/cm3的浓度)的硅。在一些实施例中，半导体材料68可包括相同于导电材料24及28中的一或两者的组合物，且在其它实施例中可包括不同于导电材料24及28两者的组合物。
参考图17，从开口(狭缝)62内移除材料64及68。可在狭缝62内将材料64及68移除到任何合适水平。在所说明的实施例中，从狭缝内完全移除材料64及68，但应了解，在其它实施例中，材料64及62中的一或两者可保留于狭缝62的一部分内。
另外，使掺杂剂从导电掺杂的半导体材料68向外扩散到半导体材料(沟道材料)54中以在半导体材料54的下部分内形成重掺杂区域74。利用点画来指示重掺杂区域74内的掺杂剂。
可使用包含(例如)合适热处理(例如在超过约300℃的温度持续至少约两分钟的热处理)的任何合适处理来完成从掺杂材料68到半导体材料54的向外扩散。
参考图18，移除第一层级44的材料48(图16)且使其由导电材料70替换。尽管导电材料70经展示为完全填充第一层级44，但在其它实施例中，提供于第一层级44内的至少一些材料可为绝缘材料(例如电介质阻挡材料)。导电材料70可包括任何合适组合物，且在一些实施例中可包括至少部分由氮化钛包围的钨心。
图18的第一层级44是导电层级，且堆叠42可被视为包括交替绝缘层级46及导电层级44。
参考图19，在狭缝62内形成绝缘材料72。绝缘材料72可包括任何合适组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。
参考图20，组合件10经展示为包括存储器单元80及选择装置(SGS装置)78的存储器装置。导电层级44的最下者经标记为44a，且掺杂区域74延伸到导电层级44a。导电层级44a包括SGS装置78。在所展示的实施例中，掺杂剂部分跨层级44a延伸以在SGS装置的无泄漏“关闭”特性与SGS装置的泄漏GIDL特性之间实现所要平衡。尽管仅展示导电层级中的一者并入到源极选择装置中，但在其它实施例中，多个导电层级可并入到源极选择装置中。导电层级可经彼此电耦合(结群在一起)以一起并入到长沟道源极选择装置中。如果将多个导电层级并入到源极选择装置中，那么向外扩散掺杂剂可跨并入到源极选择装置中的导电层级44的两者或更多者向上延伸。
存储器单元80(例如NAND存储器单元)彼此垂直上下堆叠。存储器单元80沿第一层级44堆叠。存储器单元中的每一者包括半导体材料(沟道材料)54的区域，且包括导电层级44的区域(控制栅极区域)。未由存储器单元80包括的导电层级的区域可被视为耦合控制栅极区域与驱动器电路系统及/或其它合适电路系统的字线区域(或布线区域)。存储器单元80还包括区域60内的单元材料(例如隧穿材料、电荷存储材料、电介质障壁材料及电荷阻挡材料)。
在一些实施例中，与存储器单元80相关联的导电层级44可称为为字线/控制栅极层级(或存储器单元层级)，因为其包含与NAND串的垂直堆叠的存储器单元相关联的字线及控制栅极。NAND串可包括任何合适数目个存储器单元层级。例如，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等等。
导电材料14、24、68及28一起形成存储器装置的源极结构76。源极结构可类似于“现有技术”章节中所描述的源极结构216。源极结构经展示为与控制电路系统(例如CMOS)耦合。控制电路系统可在源极结构76下(例如，可与图5的底板12相关联，且直接在源极结构76下的位置中)，或可在任何其它合适位置中。导电材料14可在任何合适过程阶段与控制电路系统(例如CMOS)耦合。
在一些实施例中，沟道材料柱56可被视为表示跨存储器装置10延伸的大量大体上相同沟道材料柱，其中术语“大体上相同”意味着在合理制造及量测容限内相同。图20A的俯视图展示布置于矩阵内的柱56(其中在所说明的实施例中，柱56经六方堆积)，且展示延伸穿过沟道材料柱的矩阵的狭缝62。在一些实施例中，狭缝62可将柱分成第一块区82及第二块区84。因此，狭缝62的侧上的存储器单元80可被视为在第一块区82内，且狭缝62的另一侧上的存储器单元80可被视为在第二块区84内。块区82及84可类似于上文在本发明的“现有技术”章节中所描述的块(或子块)。
在一些实施例中，SGS层44a下的沟道材料54的区域可被视为沟道材料的下区域。沿沟道材料的下区域的衬层材料34可被视为经配置为沿源极结构76的半导体材料的上部分22的导电掺杂的半导体材料(例如硅)28的第一衬层区域90且经配置为沿源极结构76的半导体材料的下部分18的导电掺杂的半导体材料(例如硅)24的第二衬层区域92。第一衬层区域90及第二衬层区域92通过介入间隙94彼此垂直间隔。衬层区域90及92沿区域60内的单元材料(存储器单元材料)。
图21展示类似于图20的存储器装置的存储器装置10，但衬层区域90及92包括上文参考图6B所描述的三个层(34、38及40)。在一些实施例中，此类三个层可一起被视为形成层中的任何者配置。沿图21的线20A-20A的图20A的俯视图保持相同于沿图20的线20A-20A。
上文所讨论的组合件及结构可用于集成电路内(其中术语“集成电路”意味着由半导体衬底支撑的电子电路)，且可并入到电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为各种系统中的任何者，例如(例如)相机、无线装置、显示器、芯片组、视频转换器、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等等。
除非另有说明，否则本文中所描述的各种材料、物质、组合物等等可由现在已知或尚待开发的任何合适方法(其包含(例如)原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)等等)形成。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义词。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可提供本发明内的语言变化以简化以下权利要求书内的前置基础，且不用于指示任何显著化学或电性差异。
术语“电连接”及“电耦合”两者可用于本发明中。所述术语被视为同义词。在一些例子中利用术语且在其它例子中利用另一术语可在本发明内提供语言变化以简化以下权利要求书内的前置基础。
图式中各种实施例的特定定向仅供说明，且在一些应用中，实施例可相对于所展示的定向旋转。本文中所提供的描述及以下权利要求书涉及具有各种特征之间的描述关系的任何结构，不管结构是呈图式的特定定向还是相对于此定向旋转。
附图的横截面图仅展示横截面的平面内的特征，且未展示横截面的平面后的材料(除非另有指示)以简化图式。
当结构在上文称为“在另一结构上”、“相邻于另一结构”或“抵靠另一结构”时，其可直接在所述另一结构上或还可存在介入结构。相比来说，当结构称为“直接在另一结构上”、“直接相邻于另一结构”或“直接抵靠另一结构”时，不存在介入结构。术语“直接在其下”、“直接在其上”等等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如层、材料等等)可称为“垂直延伸”以指示结构大体上从下伏底板(例如衬底)向上延伸。垂直延伸结构可相对于底板的上表面大体上正交延伸，或不相对于底板的上表面正交延伸。
一些实施例包含一种形成集成组合件的方法。在导电结构上形成第一堆叠。所述第一堆叠包含第一层、所述第一层上的第二层及所述第二层上的第三层。所述第一层及所述第三层是导电的。所述第二层包括第一牺牲材料。形成延伸穿过所述第一堆叠的第一开口。在所述第一开口内形成第二牺牲材料。在所述第一堆叠上形成第二堆叠。所述第二堆叠具有交替第一层级及第二层级。形成穿过所述第二堆叠到所述第二牺牲材料的第二开口。使所述第二开口延伸穿过所述第二牺牲材料。在所述经延伸第二开口内形成第一半导体材料。形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口。移除所述第二层的所述第一牺牲材料以形成导管。在所述导管内形成导电掺杂的第二半导体材料。使掺杂剂从所述导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中。所述向外扩散掺杂剂向上延伸到所述第一层级中的至少一者。在所述第一层级内形成导电材料。在所述第三开口内形成绝缘材料。
一些实施例包含一种形成集成组合件的方法。在含金属结构上形成第一堆叠。所述第一堆叠包括第一层、所述第一层上的第二层及所述第二层上的第三层。形成延伸穿过所述第一堆叠的第一开口。用保护性第一材料对所述第一开口加内衬。用第二材料填充所述加内衬的第一开口。在填充所述加内衬的第一开口之后，在所述第一堆叠上形成第二堆叠。所述第二堆叠具有交替第一层级及第二层级。所述第一层级包括第三材料，且所述第二层级包括第四材料。所述第四材料是绝缘的。形成穿过所述第二堆叠到所述第一开口内的所述第二材料的第二开口。使所述第二开口延伸穿过所述第二材料到所述保护性第一材料。在所述经延伸第二开口内形成沟道材料。形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口。用保护性第五材料对所述第三开口的侧壁表面加内衬。相对于所述第一层及所述第三层选择性移除所述第二层，且相对于所述保护性第五材料选择性移除所述第二层。所述第二层的所述移除形成导管。在所述导管内形成导电掺杂的半导体材料。使掺杂剂从所述导电掺杂的半导体材料向外扩散到所述沟道材料中。所述向外扩散掺杂剂向上迁移到所述第二堆叠的至少最下第一层级。用导电材料替换至少一些所述第三材料以使所述第一层级形成为导电层级。
一些实施例包含一种形成集成组合件的方法。在含金属结构上形成第一堆叠。所述第一堆叠包括第一层、所述第一层上的第二层及所述第二层上的第三层。所述第一层及所述第三层包括导电掺杂硅。所述第二层包括二氧化硅。形成延伸穿过所述第一堆叠的第一开口。在所述第一开口内形成衬层以对所述第一开口加内衬。在所述加内衬的第一开口内形成钨。在所述第一堆叠上形成第二堆叠。所述第二堆叠具有交替第一层级及第二层级。形成穿过所述第二堆叠到所述钨的第二开口。使所述第二开口延伸穿过所述钨。在所述经延伸第二开口内形成第一半导体材料。形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口。用保护性材料对所述第三开口的侧壁表面加内衬。移除所述第二层的所述二氧化硅以形成导管。在所述导管内形成导电掺杂的第二半导体材料。使掺杂剂从所述导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中。所述向外扩散掺杂剂向上延伸到所述第一层级中的至少一者。在所述第一层级内形成导电材料。在所述第三开口内形成绝缘材料。
一些实施例包含一种集成结构，其包括源极结构，所述源极结构包括导电掺杂的半导体材料。垂直堆叠的导电层级在所述源极结构上。所述垂直堆叠的导电层级的上导电层级是存储器单元层级，且所述垂直堆叠的导电层级的下导电层级是选择装置层级。沟道材料沿所述存储器单元层级及所述选择装置层级垂直延伸。所述选择装置层级下的所述沟道材料的区域是所述沟道材料的下区域。一或多个存储器单元材料在所述沟道材料与所述垂直堆叠的导电层级之间。所述一或多个存储器单元材料沿所述沟道材料的所述下区域。第一衬层区域在所述存储器单元材料与所述源极结构的所述半导体材料的上部分的所述导电掺杂的半导体材料之间。第二衬层区域在所述存储器单元材料与所述源极结构的所述半导体材料的下部分的所述导电掺杂的半导体材料之间。间隙在所述第一衬层区域与所述第二衬层区域之间。
按照法规，已用或多或少专用于结构及方法特征的语言描述本文中所揭示的目标。然而，应了解，权利要求书不受限于所展示及描述的特定特征，因为本文中所揭示的构件包括实例实施例。因此，权利要求书应被给予如字面措词的全范畴且应根据均等论适当解释。

Claims (46)

1.一种形成集成组合件的方法，其包括：
在导电结构上形成第一堆叠；所述第一堆叠包括第一层、所述第一层上的第二层及所述第二层上的第三层；所述第一层及所述第三层是导电的；所述第二层包括第一牺牲材料；
形成延伸穿过所述第一堆叠的第一开口；
在所述第一开口内形成第二牺牲材料；
在所述第一堆叠上形成第二堆叠；所述第二堆叠具有交替第一层级及第二层级；
形成穿过所述第二堆叠到所述第二牺牲材料的第二开口；
使所述第二开口延伸穿过所述第二牺牲材料；
在所述经延伸第二开口内形成第一半导体材料；
形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口；
移除所述第二层的所述第一牺牲材料以形成导管；
在所述导管内形成导电掺杂的第二半导体材料；
使掺杂剂从所述导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中，所述向外扩散掺杂剂向上延伸到所述第一层级中的至少一者；
在所述第一层级内形成导电材料；及
在所述第三开口内形成绝缘材料。
2.根据权利要求1所述的方法，其包括沿所述第一层级形成存储器单元，其中所述存储器单元包括所述第一半导体材料的区域；其中所述集成组合件包含存储器装置，所述存储器装置包括所述存储器单元；且其中所述导电结构、所述第一层、所述第三层及所述导电掺杂的第二半导体材料一起形成所述存储器装置的源极结构。
3.根据权利要求2所述的方法，其进一步包括形成源极选择装置以包括所述第一层级中的所述至少一者。
4.根据权利要求1所述的方法，其中所述第二牺牲材料包括二氧化硅及磷、氟及硼中的一或多者。
5.根据权利要求1所述的方法，其中所述第二牺牲材料包括硼磷硅酸盐玻璃。
6.根据权利要求1所述的方法，其中所述第二牺牲材料包括钨。
7.根据权利要求1所述的方法，其中所述第一层及所述第三层包括掺杂半导体材料。
8.根据权利要求1所述的方法，其中所述第一层及所述第三层包括掺杂硅。
9.根据权利要求8所述的方法，其中所述第一牺牲材料包括二氧化硅。
10.根据权利要求9所述的方法，其进一步包括在移除所述第一牺牲材料之前用保护性材料对所述第三开口的侧壁表面加内衬；且其中所述保护性材料基本上由硅组成。
11.根据权利要求1所述的方法，其中所述第三开口延伸到所述第二层中。
12.一种形成集成组合件的方法，其包括：
在含金属结构上形成第一堆叠；所述第一堆叠包括第一层、所述第一层上的第二层及所述第二层上的第三层；
形成延伸穿过所述第一堆叠的第一开口；
用保护性第一材料对所述第一开口加内衬，且接着用第二材料填充所述加内衬的第一开口；
在填充所述加内衬的第一开口之后，在所述第一堆叠上形成第二堆叠；所述第二堆叠具有交替第一层级及第二层级；所述第一层级包括第三材料且所述第二层级包括第四材料；所述第四材料是绝缘的；
形成穿过所述第二堆叠到所述第一开口内的所述第二材料的第二开口；
使所述第二开口延伸穿过所述第二材料到所述保护性第一材料；
在所述经延伸第二开口内形成沟道材料；
形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口；
用保护性第五材料对所述第三开口的侧壁表面加内衬；
相对于所述第一层及所述第三层选择性移除所述第二层，且相对于所述保护性第五材料选择性移除所述第二层；所述第二层的所述移除形成导管；
在所述导管内形成导电掺杂的半导体材料；
使掺杂剂从所述导电掺杂的半导体材料向外扩散到所述沟道材料中，所述向外扩散掺杂剂向上迁移到所述第二堆叠的至少最下第一层级；及
用导电材料替换至少一些所述第三材料以使所述第一层级形成为导电层级。
13.根据权利要求12所述的方法，其中所述保护性第一材料包括氮化硅，且其中所述第二材料包括二氧化硅及硼、磷及氟中的一或多者。
14.根据权利要求12所述的方法，其中所述保护性第一材料包括氮化硅，且其中所述第二材料包括硼磷硅酸盐玻璃。
15.根据权利要求12所述的方法，其中所述保护性第一材料基本上由硅组成，且其中所述第二材料包括钨。
16.根据权利要求12所述的方法，其中所述保护性第五材料基本上由硅组成。
17.根据权利要求12所述的方法，其进一步包括在形成所述沟道材料之前在所述经延伸第二开口内形成一或多个单元材料。
18.根据权利要求17所述的方法，其中所述一或多个单元材料包含隧穿材料、电荷存储材料及电荷阻挡材料。
19.根据权利要求17所述的方法，其进一步包括使所述导管延伸穿过所述一或多个单元材料到所述沟道材料的侧壁表面。
20.根据权利要求12所述的方法，其中所述第二开口是若干大体上相同开口中的一者，其中所述沟道材料经配置为沟道材料柱；其中所述沟道材料柱是若干大体上相同沟道材料柱中的一者；且其中所述第三开口是延伸穿过所述沟道材料柱的矩阵的狭缝。
21.根据权利要求20所述的方法，其中所述狭缝的第一侧上的所述沟道材料柱是在第一块区内，且其中所述狭缝的对置第二侧上的所述沟道材料柱是在第二块区内。
22.根据权利要求21所述的方法，其包括沿所述导电层级形成存储器单元，其中所述存储器单元包括所述沟道材料柱的区域；其中所述集成组合件包含存储器装置，所述存储器装置包括所述存储器单元；且其中所述含金属结构、所述第一层、所述第三层及所述导电掺杂的半导体材料一起形成所述存储器装置的源极结构。
23.根据权利要求22所述的方法，其进一步包括形成源极选择装置以包括所述最下第一层级。
24.根据权利要求12所述的方法，其中所述第一层及所述第三层是彼此相同的组合物。
25.根据权利要求24所述的方法，其中所述相同组合物是导电掺杂的半导体材料。
26.根据权利要求25所述的方法，其中所述导电掺杂的半导体材料是导电掺杂硅。
27.一种形成集成组合件的方法，其包括：
在含金属结构上形成第一堆叠；所述第一堆叠包括第一层、所述第一层上的第二层及所述第二层上的第三层；所述第一层及所述第三层包括导电掺杂硅；所述第二层包括二氧化硅；
形成延伸穿过所述第一堆叠的第一开口；
在所述第一开口内形成衬层以对所述第一开口加内衬；
在所述加内衬的第一开口内形成钨；
在所述第一堆叠上形成第二堆叠；所述第二堆叠具有交替第一层级及第二层级；
形成穿过所述第二堆叠到所述钨的第二开口；
使所述第二开口延伸穿过所述钨；
在所述经延伸第二开口内形成第一半导体材料；
形成穿过所述第二堆叠、穿过所述第三层到所述第二层的第三开口；
用保护性材料对所述第三开口的侧壁表面加内衬；
移除所述第二层的所述二氧化硅以形成导管；
在所述导管内形成导电掺杂的第二半导体材料；
使掺杂剂从所述导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中，所述向外扩散掺杂剂向上延伸到所述第一层级中的至少一者；
在所述第一层级内形成导电材料；及
在所述第三开口内形成绝缘材料。
28.根据权利要求27所述的方法，其中在所述第一堆叠上形成所述衬层及所述钨，且所述方法进一步包括利用平坦化从所述第一堆叠上移除所述钨。
29.根据权利要求28所述的方法，其中所述平坦化还从所述第一堆叠上移除所述衬层。
30.根据权利要求27所述的方法，其中所述保护性材料基本上由硅组成。
31.根据权利要求27所述的方法，其中所述衬层包括基本上由硅组成的区域。
32.根据权利要求31所述的方法，其中所述衬层包括基本上由硅组成的所述区域上的二氧化硅。
33.根据权利要求32所述的方法，其中所述衬层包括所述二氧化硅上的氮化钛。
34.根据权利要求27所述的方法，其进一步包括在形成所述第一半导体材料之前在所述经延伸第二开口内形成一或多个单元材料。
35.根据权利要求34所述的方法，其中所述一或多个单元材料包含隧穿材料、电荷存储材料及电荷阻挡材料。
36.根据权利要求34所述的方法，其进一步包括使所述导管延伸穿过所述一或多个单元材料到所述第一半导体材料的侧壁表面。
37.根据权利要求36所述的方法，其中所述第二开口是若干大体上相同开口中的一者，其中所述第一半导体材料经配置为沟道材料柱；其中所述沟道材料柱是若干大体上相同沟道材料柱中的一者；且其中所述第三开口是延伸穿过所述沟道材料柱的矩阵的狭缝。
38.根据权利要求37所述的方法，其中所述狭缝的第一侧上的所述沟道材料柱是在第一块区内，且其中所述狭缝的对置第二侧上的所述沟道材料柱是在第二块区内。
39.根据权利要求37所述的方法，其包括沿所述第一层级形成存储器单元，其中所述存储器单元包括所述沟道材料柱的区域及所述单元材料的区域；其中所述集成组合件包含存储器装置，所述存储器装置包括所述存储器单元；且其中所述含金属结构、所述第一层、所述第三层及所述导电掺杂的第二半导体材料一起形成所述存储器装置的源极结构。
40.根据权利要求39所述的方法，其进一步包括形成源极选择装置以包括所述第一层级中的所述至少一者。
41.一种集成结构，其包括：
源极结构，其包括导电掺杂的半导体材料；
垂直堆叠的导电层级，其在所述源极结构上；所述垂直堆叠的导电层级的上导电层级是存储器单元层级，且所述垂直堆叠的导电层级的下导电层级是选择装置层级；沟道材料，其沿所述存储器单元层级及所述选择装置层级垂直延伸；所述选择装置层级下的所述沟道材料的区域是所述沟道材料的下区域；
一或多个存储器单元材料，其在所述沟道材料与所述垂直堆叠的导电层级之间；
所述一或多个存储器单元材料沿所述沟道材料的所述下区域；
第一衬层区域，其在所述存储器单元材料与所述源极结构的所述导电掺杂半导体材料的上部分的所述导电掺杂半导体材料之间；
第二衬层区域，其在所述存储器单元材料与所述源极结构的所述导电掺杂半导体材料的下部分的所述导电掺杂半导体材料之间；及
间隙，其在所述第一衬层区域与所述第二衬层区域之间。
42.根据权利要求41所述的集成结构，其中所述第一衬层区域及所述第二衬层区域包括金属氮化物。
43.根据权利要求41所述的集成结构，其中所述第一衬层区域及所述第二衬层区域包括氮化钛。
44.根据权利要求41所述的集成结构，其中所述导电掺杂的半导体材料包括导电掺杂硅。
45.根据权利要求41所述的集成结构，其中所述导电层级包括金属。
46.根据权利要求41所述的集成结构，其中所述导电层级通过二氧化硅的介入层级来彼此间隔。
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