JP2022545251A - 集積アセンブリ及び集積アセンブリを形成する方法 - Google Patents

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Abstract

幾つかの実施形態は、集積アセンブリを形成する方法を含む。第１のスタックは、導電性構造体の上方に形成される。第１のスタックは、第１及び第３の層の間に第２の層を含む。第１及び第３の層は導電性である。第１の開口部は、第１のスタックを通って形成される。第１の開口部内に犠牲材料が形成される。第２のスタックは第１のスタックの上方に形成される。第２のスタックは、交互の第１及び第２のレベルを有する。第２の開口部は、第２のスタックを通って、及び犠牲材料を通って形成される。第１の半導体材料は、第２の開口部内に形成される。第３の開口部は、第２のスタックを通って、第３の層を通って、第２の層まで形成される。第２の層は除去され、導管を形成する。第２の半導体材料が導管内に形成される。第２の半導体材料から第１の半導体材料中にドーパントが外方拡散される。幾つかの実施形態は、集積アセンブリを含む。

Description

［関連出願データ］
この出願は、“Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ， ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ”と題された、２０１９年８月２６日に出願された米国特許出願シリアル番号１６／５５０，６３８に関連し、その全体が参照により本明細書に組み込まれる。
［技術分野］
集積アセンブリ（例えば、集積メモリデバイス）を形成する方法。集積アセンブリ。
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、標準化されてくると新たな通信プロトコルをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することを可能にするため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れのものがアクセスされるかを判定するために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセルから読み出される又はメモリセル中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００の概略図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”（サブブロック）を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
ＮＡＮＤメモリデバイス２００は、代替的に、図４の概略図を参照して説明される。
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置される一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に一般的に結合されたそれらのトランジスタである。
３次元ＮＡＮＤアーキテクチャの垂直方向に積み重ねられたメモリセルは、それらの下にホールキャリアを生成し、その後、ホールキャリアをメモリセルに沿って上向きにスイープするために電界を利用することによってブロック消去され得る。
トランジスタのゲーティング構造体は、メモリセルのブロック消去に利用されるホールを生成するゲート誘起ドレインリーク（ＧＩＤＬ）を提供するために利用され得る。トランジスタは、上で説明したソース側選択（ＳＧＳ）デバイスであり得る。メモリセルのストリングと関連付けられたチャネル材料は、チャネル材料ピラーとして構成され得、そうしたピラーの領域は、ＳＧＳデバイスとゲート結合され得る。チャネル材料ピラーのゲート結合された部分は、ＳＧＳデバイスのゲートと重なり合う部分である。
チャネル材料ピラーのゲート結合された部分の少なくとも幾らかは、高濃度にドープされることが望ましいことがある。幾つかの用途では、ゲート結合された部分は、高濃度にドープされた下部領域と低濃度にドープされた上部領域との両方を含むことが望ましいことがあり、両方の領域がＳＧＳデバイスのゲートと重なり合う。具体的には、低濃度にドープされた領域との重なり合いは、ＳＧＳデバイスに対するリークのない“オフ”特性を提供し、高濃度にドープされた領域との重なり合いは、ＳＧＳデバイスに対するリークのあるＧＩＤＬ特性を提供する。用語“高濃度にドープされた”及び“低濃度にドープされた”は、具体的な従来の意味に対してではなく、相互に関連して利用される。したがって、“高濃度にドープされた”領域は、隣接する“低濃度にドープされた”領域よりも高濃度にドープされ、従来の意味での高濃度のドーピングを含んでもよく、含まなくてもよい。同様に、“低濃度にドープされた”領域は、隣接する“高濃度にドープされた”領域よりも低濃度にドープされ、従来の意味での低濃度のドーピングを含んでもよく、含まなくてもよい。幾つかの用途では、用語“低濃度にドープされた”は、約１０１８原子／ｃｍ３以下のドーパントを有する半導体材料を指し、用語“高濃度にドープされた”は、約１０２２原子／ｃｍ３以上のドーパントを有する半導体材料を指す。
チャネル材料は、低濃度にドープされたレベルに最初にドープされ得、その後、高濃度にドープされた領域は、下にあるドープされた半導体材料からの外方拡散によって形成され得る。
チャネル材料ピラーの所望の高濃度にドープされた領域を達成する、改善された方法を開発することが望まれる。
メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式での図１の従来技術のメモリアレイの概略図を示す。 Ｘ－Ｘ´の方向の図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なメモリデバイスを製造するための例示的な実施形態の方法の例示的な連続的プロセス段階における例示的な集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な実施形態の方法の例示的な連続的プロセス段階における例示的な集積アセンブリの領域の概略的断面側面図である。 図６のものに代わり得るプロセス段階における集積アセンブリの概略的断面側面図である。 図６のものに代わり得るプロセス段階における集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。 図６のプロセス段階に続く連続的プロセス段階における例示的な集積アセンブリの概略的断面側面図である。例示的なメモリデバイスが図２０に示されている。 図２０の線２０Ａ－２０Ａに沿った概略的上面図である。図２０の断面側面図は、図２０Ａの線２０－２０に沿っている。 別の例示的なメモリデバイスの概略的断面側面図である。
幾つかの実施形態は、導電性ソース構造体の上方に垂直に積み重ねられたメモリセルレベルを有するメモリデバイスを形成する新たな方法を含む。メモリデバイスは、メモリセルレベルと導電性ソース構造体との間に少なくとも１つの選択デバイスレベル（例えば、少なくとも１つのＳＧＳデバイスレベル）を含む。チャネル材料は、メモリセルレベル及び選択デバイスレベルに沿って垂直に延伸する。犠牲材料は、導電性ソース構造体の領域に最初に提供される。犠牲材料は導電的にドープされた半導体材料と置き換えられ、導電的にドープされた半導体材料からチャネル材料の下部領域中にドーパントが外方拡散される。チャネル材料の下部領域内のドーパントは、選択デバイスレベルのドープされた領域を形成するために、所望の位置及び濃度に提供され得る。例示的な実施形態は、図５～図２１を参照して以下に説明される。
図５を参照すると、集積アセンブリ１０は、ベース１２の上方に導電性構造体１４を含む。
ベース１２は、半導体材料を含み得、例えば、単結晶シリコン（Ｓｉ）を含み得、本質的にそれからなり得、又はそれからなり得る。ベース１２は、半導体基板と称され得る。用語“半導体基板”は、半導体ウェハ等のバルク半導体材料（単独又は他の材料を含むアセンブリの何れか）、及び半導体材料層（単独又は他の材料を含むアセンブリの何れか）を含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上で説明した半導体基板を含むがこれらに限定されない任意の支持構造体を指す。幾つかの用途では、ベース１２は、集積回路製造と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。そうした材料は、例えば、高融点金属材料、バリア材料、拡散材料、絶縁体材料等の内の１つ以上を含み得る。
ベース１２と導電性構造体１４との間に他の材料、デバイス等があり得ることを指し示すために、ベース１２と導電性構造体１４との間に間隙が提供されている。
導電性構造体１４は、任意の適切な導電性組成物、例えば、様々な金属（例えば、チタン（Ｔｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等を含み得る。
幾つかの実施形態では、導電性構造体１４は金属を含み得、金属含有構造体と称され得る。
幾つかの実施形態では、導電性構造体１４は、ＷＳｉを含み得、本質的にそれからなり得、又はそれからなり得、化学式は、具体的な化学量論ではなく主成分を指し示す。ＷＳｉは、代替的にＷＳｉｘと称され得、ｘはゼロよりも大きい数である。
スタック１６は、導電性構造体１４の上方に形成される。スタック１６は、第１の層１８、第２の層２０、及び第３の層２２を含む。第１、第２、及び第３の層は、第１、第２、及び第３の材料２４、２６、及び２８を夫々含む。
幾つかの実施形態では、第１及び第３の材料２４及び２８は導電性であり得る。そうした実施形態では、第１及び第３の材料は、任意の適切な導電性組成物、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム等）の内の１つ以上等を含み得る。幾つかの実施形態では、第１及び第３の材料は、導電的にドープされた半導体材料を含み得る。半導体材料は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、本質的にそれらからなり得、又はそれらからなり得、用語ＩＩＩ／Ｖ半導体材料は、周期表のＩＩＩ族及びＶ族から選択された元素を含む半導体材料を指す（ＩＩＩ族及びＶ族は古い命名法であり、現在は１３族及び１５族と称される）。第１及び第３の材料２４及び２８は、相互に同じ組成物を含み得、又は相互に異なる組成物を含み得る。幾つかの実施形態では、第１及び第３の材料２４及び２８は、導電的にドープされたシリコンを含み得る。導電的にドープされたシリコンは、適切な導電率増強ドーパント（例えば、ホウ素、リン、ヒ素等）を用いて、少なくとも約１０２２原子／ｃｍ３、少なくとも約１０２４原子／ｃｍ３等の濃度にドープされ得る。幾つかの実施形態では、材料２４及び２８は、リンを用いて適切な導電率増強濃度にドープされたｎ型シリコンであり得る。
第２の材料２６は、犠牲材料であり得、具体的には、第１及び第３の材料２４及び２８に対して選択的に除去され得る材料であり得る。この開示及び以下の特許請求の範囲を解釈する目的で、材料が別の材料よりも速くエッチングされ得る場合は、該材料は、別の材料に対して選択的に除去可能であるとみなされる。
幾つかの実施形態では、第２の材料２６は、二酸化ケイ素、窒化ケイ素等を含み得、本質的それからなり得、又はそれらからなり得る。幾つかの実施形態では、第２の層２０は、説明された単一材料を含むのではなく、複数の材料を含み得る。実例として、第２の層２０は、２つ以上の積み重ねられた材料の積層体を含み得る。
幾つかの実施形態では、スタック１６は、後のプロセス段階で形成される別のスタックと区別するために、第１のスタックと称され得る。幾つかの実施形態では、犠牲材料２６は、後のプロセス段階で形成される別の犠牲材料と区別するために、第１の犠牲材料と称され得る。
図６を参照すると、開口部３０は、スタック１６を通って導電性構造体１４まで延伸するように形成される。説明される実施形態では、開口部３０は、導電性構造体１４の上面で停止する。他の実施形態では、開口部３０は、導電性構造１４中に延伸し得る。幾つかの実施形態では、開口部３０は、後続のプロセス段階で形成される他の開口部と区別するために、第１の開口部と称され得る。
ライナー３２は、スタック１６の上面に渡って、及び開口部３０内に延伸するように形成される。ライナー３２はライナー材料３４を含む。ライナー材料は、代替的に、保護材料と称され得る。材料３４は、任意の適切な組成物を含み得、幾つかの実施形態では、窒化ケイ素、シリコン等を含み得、本質的それからになり得、又はそれらからなり得る。ライナー材料３４が本質的にシリコンからなる限り、そうしたシリコンは比較的ドープされていなくてもよく、例えば、約１０１６原子／ｃｍ３以下、約１０１５原子／ｃｍ３以下等のドーパント濃度を有し得る。したがって、ライナー材料３４が本質的にシリコンからなる場合、ライナー内に存在するドーパント（存在する場合）は、凡そ真性の濃度であり得る。
幾つかの実施形態において、ライナー材料３４は、後続のプロセス段階で形成される他の保護材料と区別するために、保護の第１の材料と称され得る。
犠牲材料３６は、スタック１６に渡って、及びライニングされた開口部３０内に延伸するように形成される。幾つかの実施形態では、犠牲材料３６は、第１の材料３４と区別するために第２の材料と称され得る。
幾つかの実施形態において、犠牲材料２６及び３６は、第１及び第２の犠牲材料と夫々称され得る。
材料３６は、保護の第１の材料３４に対して選択的に除去可能である任意の適切な組成物を含み得る。幾つかの実施形態では、保護の第１の材料３４は窒化ケイ素を含み、第２の材料３６は、二酸化ケイ素と、ホウ素、リン、及びフッ素の内の１つ以上とを含む（例えば、ボロホスホシリケートガラス）。幾つかの実施形態では、保護の第１の材料３４は本質的にシリコンからなり、第２の材料３６は、タングステンを含み、本質的にそれからなり、又はそれからなる。
幾つかの実施形態では、保護ライナー３２は、単一の材料３４を含むのではなく、複数の材料を含み得る。実例として、図６Ａは、ライナー３２が第１の材料３４の上方に第２のライナー材料３８を含む実施形態を示す。幾つかの実施形態では、第１の材料３４は、本質的にシリコンからなる領域であるとみなされ得る。そうした実施形態では、第２の材料３８は、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得、犠牲材料３６は、タングステンを含み得、本質的にそれからなり得、又はそれからなり得る。図６Ｂは、ライナー３２が複数の材料を含む別の実施形態を示す。図６Ｂの実施形態では、ライナー３２は、本質的にシリコンからなる材料３４、二酸化ケイ素を含む材料３８を含み、材料３８の上方に別の材料４０を含む。材料４０は、例えば、金属窒化物（例えば、窒化チタン）を含み得、本質的にそれからなり得、又はそれからなり得る。図６Ｂの犠牲材料３６は、タングステンを含み得、本質的にそれからなり得、又はそれからなり得る。
図７は、図６のプロセス段階に続くプロセス段階を示し、スタック１６の上面の上方から犠牲材料３６及びライナー材料３４を除去するために平坦化（例えば、化学機械研磨、ＣＭＰ）が利用されていることを示す。平坦化は、材料２８、３４及び３６に渡って延伸する平坦化された表面４１を形成する。表面４１は、説明される平面トポグラフィを有してもよく、有さなくてもよく、幾つかの実施形態では、軟質材料３６中に延伸する窪み（凹部）を有し得る。
示される実施形態では、平坦化プロセスを用いてスタック１６の上方からライナー材料３４が除去されているが、他の実施形態では、平坦化プロセスは、スタック１６の上方からライナーを除去するのではなく、ライナー３２（図６）の上面で停止し得る。
図８を参照すると、第２のスタック４２は、第１のスタック１６の上方に形成される。第２のスタック４２は、交互の第１及び第２のレベル４４及び４６を有する。第１のレベル４４は材料４８を含み、第２のレベル４６は材料５０を含む。材料４８及び５０は、任意の適切な組成物を含み得る。幾つかの実施形態では、材料４８は、窒化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得、材料５０は、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。幾つかの実施形態では、材料４８及び５０は、開口部３０（図６）内に形成された第１及び第２の材料３４及び３６と区別するために、第３の材料及び第４の材料と夫々称され得る。
ベース１２（図７）は、図面を簡略化するために、図８（及び図８に続く図面）には示されていない。しかしながら、ベースが依然として存在していることは理解されるべきである。
図９を参照すると、開口部５２は、第２のスタック４２を通って犠牲材料３６まで延伸するように形成される。開口部５２は、図６の第１の開口部３０と区別するために第２の開口部と称され得る。
図１０を参照すると、開口部５２は、犠牲材料３６（図９）を通って保護材料３４まで延伸される。
図１１を参照すると、半導体材料（チャネル材料）５４が開口部５２内に形成される。半導体材料５４は、後続のプロセス段階で形成される他の半導体材料と区別するために、第１の半導体材料と称され得る。第１の半導体材料（チャネル材料）５４は、チャネル材料ピラー５６を形成する。
半導体材料５４は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、本質的にそれからなり得、又はそれらからなり得る。幾つかの実施形態では、半導体材料５４は、適切にドープされたシリコンを含み得、本質的にそれからなり得、又はそれらからなり得る。
説明される実施形態では、チャネル材料ピラー５６は、（図２０Ａの上面図に示されるように）環状リングであり、そうした環状リングは絶縁材料５８を取り囲む。チャネル材料ピラーのそうした構成は、“中空”チャネル構成に対応するとみなされ得、誘電体材料５８は、チャネル材料ピラーの中空内に提供される。他の実施形態では、チャネル材料は、説明される中空ピラーとして構成されるのではなく、中実ピラーとして構成され得る。
チャネル材料ピラー５６は、領域６０を介在させることによってスタック４２の材料４８及び５０から離隔される。領域６０は、１つ以上のセル材料（メモリセル材料）を含み、そうしたセル材料は、チャネル材料５４の前に開口部５２内に形成される。領域６０のセル材料は、トンネル材料、電荷蓄積材料、電荷遮断材料、及び誘電体バリア材料を含み得る。トンネル材料（ゲート誘電体材料とも称される）は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。電荷蓄積材料は、任意の適切な組成物を含み得、幾つかの実施形態では、フローティングゲート材料（例えば、ポリシリコン）又は電荷トラップ材料（例えば、窒化ケイ素、酸窒化ケイ素、導電性ナノドット等の内の１つ以上）を含み得る。電荷遮断材料は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。誘電体バリア材料は、任意の適切な組成物を含み得、幾つかの実施形態では、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。
図１２を参照すると、開口部６２は、第２のスタック４２を通過し、第３の層２２を通過し、第２の層２６まで到達するように形成される。開口部５２は、第２の層２６を貫通してもよく、しなくてもよい。開口部６２は、図６の第１の開口部３０及び図９の第２の開口部５２と区別するために、第３の開口部と称され得る。幾つかの実施形態では、開口部５２は、（図２０Ａの上面図を参照して理解され得るように）円筒形の開口部であり、開口部６２は、（図２０Ａの上面図を参照しても理解され得るように）図１２の断面に対してページの内外に延伸するトレンチである。
開口部６２は、スタック４２の材料４８及び５０に沿って延伸する側壁表面６３を有する。示された実施形態では、側壁表面６３は先細である。他の実施形態では、側壁表面６３は、実質的に垂直方向に真っ直ぐであり得、用語“実質的に垂直方向に真っ直ぐ”は、製造及び測定の合理的な許容範囲内に垂直方向に真っ直ぐであることを意味する。
図１３を参照すると、保護材料６４が開口部６２の側壁表面６３に沿って形成される。幾つかの実施形態では、保護材料６４は、側壁表面６３をライニングするとみなされ得る。幾つかの実施形態では、保護材料６４は、第１の保護材料３４と区別するために第２の保護材料と称され得る。幾つかの実施形態では、保護材料６４は、第１、第２、第３、及び第４の材料３４、３６、４８及び５０と区別するために第５の材料と称され得る。
保護材料６４は、任意の適切な組成物を含み得る。幾つかの実施形態では、保護材料６４は、シリコンを含み得、本質的にそれからなり得、又はそれからなり得、具体的には、効果的にドープされていない（例えば、真性のドーパント濃度を含み、幾つかの実施形態では、約１０１６原子／ｃｍ３以下のドーパント濃度を含む）シリコンを含み得る。
図１４を参照すると、第２の層２０（図１３）の犠牲材料２６は、第１及び第３の層１８及び２２の材料２４及び２８に対して、及び保護材料６４に対して選択的に除去される。そうしたものは、第１の層及び第３の層１８及び２２の間に導管６６を形成する。
図１５を参照すると、導管６６は、半導体材料（チャネル材料）５４の側壁表面６７を露出するために、保護材料３４及び領域６０内のセル材料を通って延伸される。
図１６を参照すると、導電的にドープされた半導体材料６８が導管６６（図１５）内に形成される。半導体材料６８は、第１の半導体材料５４と区別するために、第２の半導体材料と称され得る。
半導体材料６８は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、本質的にそれからなり得、又はそれらからなり得る。幾つかの実施形態では、半導体材料６８は、ｎ型ドーパント（例えば、リン）で高濃度にドープされた（例えば、少なくとも約１０２２原子／ｃｍ３の濃度にドープされた）シリコンを含み得る。半導体材料６８は、幾つかの実施形態では、導電性材料２４及び２８の一方又は両方と同じ組成物を含み得、他の実施形態では、導電性材料２４及び２８の両方とは異なる組成物を含み得る。
図１７を参照すると、材料６４及び６８は、開口部（スリット）６２内から除去される。材料６４及び６８は、スリット６２内の任意の適切なレベルまで除去され得る。説明される実施形態では、材料６４及び６８は、スリット内から完全に除去されるが、他の実施形態では、材料６４及び６２の一方又は両方がスリット６２の一部分内に留まり得ることは理解されるべきである。
また、半導体材料５４の下部部分内に高濃度にドープされた領域７４を形成するために、導電的にドープされた半導体材料６８から半導体材料（チャネル材料）５４中にドーパントが外方拡散される。点描は、高濃度にドープされた領域７４内のドーパントを指し示すために利用される。
ドープされた材料６８から半導体材料５４中への外方拡散は、例えば、適切な熱処理（例えば、約３００℃を超える温度で少なくとも約２分間の熱処理）を含む任意の適切な処理を用いて達成され得る。
図１８を参照すると、第１のレベル４４の材料４８（図１６）が除去され、導電性材料７０と置き換えられる。導電性材料７０が第１のレベル４４を完全に充填することが示されているが、他の実施形態では、第１のレベル４４内に提供される材料の少なくとも幾らかは、絶縁材料（例えば、誘電体遮断材料）であり得る。導電性材料７０は、任意の適切な組成物を含み得、幾つかの実施形態では、窒化チタンによって少なくとも部分的に囲まれたタングステンコアを含み得る。
図１８の第１のレベル４４は導電性レベルであり、スタック４２は、交互の絶縁レベル４６及び導電性レベル４４を含むとみなされ得る。
図１９を参照すると、絶縁材料７２がスリット６２内に形成される。絶縁材料７２は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
図２０を参照すると、アセンブリ１０は、メモリセル８０及び選択デバイス（ＳＧＳデバイス）７８を含むメモリデバイスとして示されている。導電性レベル４４の最下部は４４ａとラベルが付され、ドープされた領域７４は導電性レベル４４ａまで延伸する。導電性レベル４４ａはＳＧＳデバイス７８を含む。示される実施形態では、ドーパントは、ＳＧＳデバイスに対するリークのない“オフ”特性とＳＧＳデバイスに対するリークのあるＧＩＤＬ特性との間の所望のバランスを達成するために、レベル４４ａを部分的に渡って延伸する。導電性レベルの内の１つのみがソース選択デバイス中に組み込まれることが示されているが、他の実施形態では、複数の導電性レベルがソース選択デバイス中に組み込まれ得る。導電性レベルは、長チャネルソース選択デバイス中に共に組み込まれるように、相互に電気的に結合され（共に連結され）得る。複数の導電性レベルがソース選択デバイス中に組み込まれる場合、外方拡散されたドーパントは、ソース選択デバイス中に組み込まれる２つ以上の導電性レベル４４に渡って上向きに延伸し得る。
メモリセル８０（例えば、ＮＡＮＤメモリセル）は、相互に垂直方向に積み重ねられる。メモリセル８０は、第１のレベル４４に沿っている。メモリセルの各々は、半導体材料（チャネル材料）５４の領域を含み、導電性レベル４４の領域（制御ゲート領域）を含む。メモリセル８０により含まれない導電性レベルの領域は、制御ゲート領域をドライバ回路及び／又は他の適切な回路と結合するワード線領域（またはルーティング領域）であるとみなされ得る。メモリセル８０はまた、領域６０内にセル材料（例えば、トンネル材料、電荷蓄積材料、誘電体バリア材料、及び電荷遮断材料）を含む。
幾つかの実施形態では、メモリセル８０と関連付けられた導電性レベル４４は、それらがＮＡＮＤストリングの垂直方向に積み重ねられたメモリセルと関連付けられたワード線及び制御ゲートを含むという点で、ワード線／制御ゲートレベル（又はメモリセルレベル）と称され得る。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８個のメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。
導電性材料１４、２４、６８及び２８は、メモリデバイスのソース構造体７６を共に形成する。ソース構造体は、“背景技術”セクションで説明したソース構造体２１６に類似していてもよい。ソース構造体は、制御回路（例えば、ＣＭＯＳ）と結合されることが示されている。制御回路は、ソース構造体７６の下にあり得（例えば、図５のベース１２と関連付けられ得、ソース構造体７６の真下の位置にあり得）、又は任意の他の適切な位置にあり得る。導電性材料１４は、任意の適切なプロセス段階で制御回路（例えば、ＣＭＯＳ）と結合され得る。
幾つかの実施形態では、チャネル材料ピラー５６は、メモリデバイス１０に渡って延伸する多数の実質的に同一のチャネル材料ピラーを表すとみなされ得、用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する。図２０Ａの上面図は、マトリックス内に配列されたピラー５６を示し（説明される実施形態では、ピラー５６は六方密（ｈｅｘａｇｏｎａｌｌｙ－ｐａｃｋｅｄ）である）、チャネル材料ピラーのマトリックスを通って延伸するスリット６２を示している。幾つかの実施形態では、スリット６２は、第１のブロック領域８２と第２のブロック領域８４との間でピラーを分割し得る。したがって、スリット６２の一方の側のメモリセル８０は、第１のブロック領域８２内にあるとみなされ得、スリット６２の他方の側のメモリセル８０は、第２のブロック領域８４内にあるとみなされ得る。ブロック領域８２及び８４は、この開示の“背景技術”セクションで上で説明したブロック（又はサブブロック）に類似し得る。
幾つかの実施形態では、ＳＧＳ層４４ａの下のチャネル材料５４の領域は、チャネル材料の下部領域であるとみなされる。チャネル材料の下部領域に沿ったライナー材料３４は、ソース構造体７６の半導体材料の上部部分２２の導電的にドープされた半導体材料（例えば、シリコン）２８に沿った第１のライナー領域９０として、及びソース構造体７６の半導体材料の下部部分１８の導電的にドープされた半導体材料（例えば、シリコン）２４に沿った第２のライナー領域９２として構成されるとみなされ得る。第１及び第２のライナー領域９０及び９２は、間隙９４を介在させることによって、相互に垂直方向に離隔される。ライナー領域９０及び９２は、領域６０内のセル材料（メモリセル材料）に沿っている。
図２１は、図２０と同様のメモリデバイス１０を示すが、ライナー領域９０及び９２は、図６Ｂを参照して上で説明した３つの層（３４、３８及び４０）を含む。幾つかの実施形態では、そうした３つの層は共に、積層体構成を形成するようにみなされ得る。図２０Ａの上面図は、図２０の線２０Ａ－２０Ａに沿うのと同じく、図２１の線２０Ａ－２０Ａに沿ったままである。
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板により支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
用語“電気的に接続される”及び“電気的に結合される”は、両方ともこの開示において利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、他の実例での他方の用語の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
構造体が別の構造体に対して“上”、“隣接”、又は“接触（ａｇａｉｎｓｔ）”であると上で言及される場合、それは、別の構造体上に直接あり得、又は介在する構造体も存在し得る。対照的に、構造体が別の構造体に対して“直接上”、“直接隣接”、又は“直接接触”であると言及される場合、介在する構造体は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに延伸することを指し示すために“垂直方向に延伸する”と称され得る。垂直方向に延伸する構造体は、ベースの上面に対して実質的に直交して延伸してもよく、しなくてもよい。
幾つかの実施形態は、集積アセンブリを形成する方法を含む。第１のスタックは、導電性構造体の上方に形成される。第１のスタックは、第１の層と、第１の層の上方の第２の層と、第２の層の上方の第３の層とを含む。第１及び第３の層は導電性である。第２の層は第１の犠牲材料を含む。第１の開口部は、第１のスタックを通って延伸するように形成される。第２の犠牲材料は、第１の開口部内に形成される。第２のスタックは、第１のスタックの上方に形成される。第２のスタックは、交互の第１及び第２のレベルを有する。第２の開口部は、第２のスタックを通過して第２の犠牲材料まで到達するように形成される。第２の開口部は、第２の犠牲材料を通って延伸される。第１の半導体材料は、延伸した第２の開口部内に形成される。第３の開口部は、第２のスタックを通過し、第３の層を通過し、第２の層まで到達するように形成される。第２の層の第１の犠牲材料は、導管を形成するために除去される。導電的にドープされた第２の半導体材料が導管内に形成される。導電的にドープされた第２の半導体材料から第１の半導体材料中にドーパントが外方拡散される。外方拡散されたドーパントは、第１のレベルの内の少なくとも１つまで上向きに延伸する。導電性材料が第１のレベル内に形成される。絶縁材料が第３の開口部内に形成される。
幾つかの実施形態は、集積アセンブリを形成する方法を含む。第１のスタックは、金属含有構造体の上方に形成される。第１のスタックは、第１の層と、第１の層の上方の第２の層と、第２の層の上方の第３の層とを含む。第１の開口部は、第１のスタックを通って延伸するように形成される。第１の開口部は、保護の第１の材料でライニングされる。ライニングされた第１の開口部は、第２の材料で充填される。ライニングされた第１の開口部が充填された後、第２のスタックが第１のスタックの上方に形成される。第２のスタックは、交互の第１及び第２のレベルを有する。第１のレベルは第３の材料を含み、第２レベルは第４の材料を含む。第４の材料は絶縁性である。第２の開口部は、第２のスタックを通過し、第１の開口部内の第２の材料まで到達するように形成される。第２の開口部は、第２の材料を通って、保護の第１の材料まで延伸される。チャネル材料は、延伸した第２の開口部内に形成される。第３の開口部は、第２のスタックを通過し、第３の層を通過し、第２の層まで到達するように形成される。第３の開口部の側壁表面は保護の第５の材料でライニングされる。第２の層は、第１及び第３の層に対して選択的に除去され、保護の第５の材料に対して選択的に除去される。第２層の除去は導管を形成する。導電的にドープされた半導体材料が導管内に形成される。導電的にドープされた半導体材料からチャネル材料中にドーパントが外方拡散される。外方拡散されたドーパントは、第２のスタックの少なくとも最下部の第１のレベルまで上向きにマイグレーションする。第３の材料の少なくとも幾らかは、第１のレベルを導電性レベル中に形成するために導電性材料と置き換えられる。
幾つかの実施形態は、集積アセンブリを形成する方法を含む。第１のスタックは、金属含有構造体の上方に形成される。第１のスタックは、第１の層と、第１の層の上方の第２の層と、第２の層の上方の第３の層とを含む。第１及び第３の層は、導電的にドープされたシリコンを含む。第２の層は二酸化ケイ素を含む。第１の開口部は、第１のスタックを通って延伸するように形成される。ライナーは、第１の開口部をライニングするように第１の開口部内に形成される。タングステンは、ライニングされた第１の開口部内に形成される。第２のスタックは第１のスタックの上方に形成される。第２のスタックは、交互の第１及び第２のレベルを有する。第２の開口部は、第２のスタックを通過してタングステンまで到達するように形成される。第２の開口部はタングステンを通って延伸される。第１の半導体材料は、延伸した第２の開口部内に形成される。第３の開口部は、第２のスタックを通過し、第３の層を通過し、第２の層まで到達するように形成される。第３の開口部の側壁表面は保護材料でライニングされる。第２層の二酸化ケイ素は、導管を形成するために除去される。導電的にドープされた第２の半導体材料が導管内に形成される。導電的にドープされた第２の半導体材料から第１の半導体材料中にドーパントが外方拡散される。外方拡散されたドーパントは、第１のレベルの内の少なくとも１つまで上向きに延伸する。導電性材料が第１のレベル内に形成される。絶縁材料が第３の開口部内に形成される。
幾つかの実施形態は、導電的にドープされた半導体材料を含むソース構造体を含む集積構造体を含む。ソース構造体の上方に、垂直方向に積み重ねられた導電性レベル。垂直方向に積み重ねられた導電性レベルの上部導電性レベルはメモリセルレベルであり、垂直方向に積み重ねられた導電性レベルの下部導電性レベルは選択デバイスレベルである。チャネル材料は、メモリセルレベル及び選択デバイスレベルに沿って垂直方向に延伸する。選択デバイスレベルの下のチャネル材料の領域は、チャネル材料の下部領域である。チャネル材料と垂直方向に積み重ねられた導電性レベルとの間に、１つ以上のメモリセル材料がある。１つ以上のメモリセル材料は、チャネル材料の下部領域に沿っている。メモリセル材料と、ソース構造体の半導体材料の上部部分の導電的にドープされた半導体材料との間に、第１のライナー領域がある。メモリセル材料と、ソース構造体の半導体材料の下部部分の導電的にドープされた半導体材料との間に、第２のライナー領域がある。第１及び第２のライナー領域の間に間隙がある。
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。

Claims (46)

  1. 導電性構造体の上方に第１のスタックを形成することであって、前記第１のスタックは、第１の層と、前記第１の層の上方の第２の層と、前記第２の層の上方の第３の層とを含み、前記第１及び第３の層は導電性であり、前記第２の層は第１の犠牲材料を含むことと、
    前記第１のスタックを通って延伸するように第１の開口部を形成することと、
    前記第１の開口部内に第２の犠牲材料を形成することと、
    前記第１のスタックの上方に第２のスタックを形成することであって、前記第２のスタックは、交互の第１及び第２のレベルを有することと、
    前記第２のスタックを通過して前記第２の犠牲材料まで到達するように第２の開口部を形成することと、
    前記第２の犠牲材料を通って前記第２の開口部を延伸することと、
    延伸した前記第２の開口部内に第１の半導体材料を形成することと、
    前記第２のスタックを通過し、前記第３の層を通過し、前記第２の層まで到達するように第３の開口部を形成することと、
    導管を形成するために前記第２の層の前記第１の犠牲材料を除去することと、
    前記導管内に導電的にドープされた第２の半導体材料を形成することと、
    前記導電的にドープされた第２の半導体材料から前記第１の半導体材料中にドーパントを外方拡散することであって、外方拡散された前記ドーパントは、前記第１のレベルの内の少なくとも１つまで上向きに延伸することと、
    前記第１のレベル内に導電性材料を形成することと、
    前記第３の開口部内に絶縁材料を形成すること
    を含む、集積アセンブリを形成する方法。
  2. 前記第１のレベルに沿ってメモリセルを形成することであって、前記メモリセルは前記第１の半導体材料の領域を含み、前記集積アセンブリは、前記メモリセルを含むメモリデバイスを含み、前記導電性構造体、前記第１の層、前記第３の層、及び前記導電的にドープされた第２の半導体材料は、前記メモリデバイスのソース構造体を共に形成することを含む、請求項１に記載の方法。
  3. 前記第１のレベルの内の前記少なくとも１つを含むようにソース選択デバイスを形成することを更に含む、請求項２に記載の方法。
  4. 前記第２の犠牲材料は、二酸化ケイ素と、リン、フッ素、及びホウ素の内の１つ以上とを含む、請求項１に記載の方法。
  5. 前記第２の犠牲材料はボロホスホシリケートガラスを含む、請求項１に記載の方法。
  6. 前記第２の犠牲材料はタングステンを含む、請求項１に記載の方法。
  7. 前記第１及び第３の層は、ドープされた半導体材料を含む、請求項１に記載の方法。
  8. 前記第１及び第３の層は、ドープされたシリコンを含む、請求項１に記載の方法。
  9. 前記第１の犠牲材料は二酸化ケイ素を含む、請求項８に記載の方法。
  10. 前記第１の犠牲材料を除去することの前に、保護材料で前記第３の開口部の側壁表面をライニングすることであって、前記保護材料は本質的にシリコンからなることを更に含む、請求項９に記載の方法。
  11. 前記第３の開口部は、前記第２の層中に延伸する、請求項１に記載の方法。
  12. 金属含有構造体の上方に第１のスタックを形成することであって、前記第１のスタックは、第１の層と、前記第１の層の上方の第２の層と、前記第２の層の上方の第３の層とを含むことと、
    前記第１のスタックを通って延伸するように第１の開口部を形成することと、
    前記第１の開口部を保護の第１の材料でライニングし、ライニングされた前記第１の開口部を第２の材料でその後充填することと、
    ライニングされた前記第１の開口部を充填することの後に、前記第１のスタックの上方に第２のスタックを形成することであって、前記第２のスタックは、交互の第１及び第２のレベルを有し、前記第１のレベルは第３の材料を含み、前記第２のレベルは第４の材料を含み、前記第４の材料は絶縁性であることと、
    前記第２のスタックを通過し、前記第１の開口部内の前記第２の材料まで到達するように第２の開口部を形成することと、
    前記第２の開口部を前記第２の材料を通って保護の前記第１の材料まで延伸することと、
    延伸した前記第２の開口部内にチャネル材料を形成することと、
    前記第２のスタックを通過し、前記第３の層を通過し、前記第２の層まで到達するように第３の開口部を形成することと、
    前記第３の開口部の側壁表面を保護の第５の材料でライニングすることと、
    前記第１及び第３の層に対して選択的に、及び保護の前記第５の材料に対して選択的に前記第２の層を除去することであって、前記第２の層の前記除去は導管を形成することと、
    前記導管内に導電的にドープされた半導体材料を形成することと、
    前記導電的にドープされた半導体材料から前記チャネル材料中にドーパントを外方拡散することであって、外方拡散された前記ドーパントは、前記第２のスタックの少なくとも最下部の第１のレベルまで上向きにマイグレーションすることと、
    前記第１のレベルを導電性レベル中に形成するために、前記第３の材料の少なくとも幾つかを導電性材料と置き換えること
    を含む、集積アセンブリを形成する方法。
  13. 保護の前記第１の材料は窒化ケイ素を含み、前記第２の材料は、二酸化ケイ素と、ホウ素、リン、及びフッ素の内の１つ以上とを含む、請求項１２に記載の方法。
  14. 保護の前記第１の材料は窒化ケイ素を含み、前記第２の材料はボロホスホシリケートガラスを含む、請求項１２に記載の方法。
  15. 保護の前記第１の材料は本質的にシリコンからなり、前記第２の材料はタングステンを含む、請求項１２に記載の方法。
  16. 保護の前記第５の材料は本質的にシリコンからなる、請求項１２に記載の方法。
  17. 前記チャネル材料を形成することの前に、延伸した前記第２の開口部内に１つ以上のセル材料を形成することを更に含む、請求項１２に記載の方法。
  18. 前記１つ以上のセル材料は、トンネル材料、電荷蓄積材料、及び電荷遮断材料を含む、請求項１７に記載の方法。
  19. 前記１つ以上のセル材料を通って前記チャネル材料の側壁表面まで前記導管を延伸することを更に含む、請求項１７に記載の方法。
  20. 前記第２の開口部は、幾つかの実質的に同一の開口部の内の１つであり、前記チャネル材料はチャネル材料ピラーとして構成され、前記チャネル材料ピラーは、幾つかの実質的に同一のチャネル材料ピラーの内の１つであり、前記第３の開口部は、前記チャネル材料ピラーのマトリックスを通って延伸するスリットである、請求項１２に記載の方法。
  21. 前記スリットの第１の側の前記チャネル材料ピラーは第１のブロック領域内にあり、前記スリットの反対側の第２の側の前記チャネル材料ピラーは第２のブロック領域内にある、請求項２０に記載の方法。
  22. 前記導電性レベルに沿ってメモリセルを形成することであって、前記メモリセルは、前記チャネル材料ピラーの領域を含み、前記集積アセンブリは、前記メモリセルを含むメモリデバイスを含み、前記金属含有構造体、前記第１の層、前記第３の層、及び前記導電的にドープされた半導体材料は、前記メモリデバイスのソース構造体を共に形成することを含む、請求項２１に記載の方法。
  23. 前記最下部の第１のレベルを含むようにソース選択デバイスを形成することを更に含む、請求項２２に記載の方法。
  24. 前記第１及び第３の層は、相互に同じ組成物である、請求項１２に記載の方法。
  25. 前記同じ組成物は、導電的にドープされた半導体材料である、請求項２４に記載の方法。
  26. 前記導電的にドープされた半導体材料は、導電的にドープされたシリコンである、請求項２５に記載の方法。
  27. 金属含有構造体の上方に第１のスタックを形成することであって、前記第１のスタックは、第１の層と、前記第１の層の上方の第２の層と、前記第２の層の上方の第３の層とを含み、前記第１及び第３の層は、導電的にドープされたシリコンを含み、前記第２の層は二酸化ケイ素を含むことと、
    前記第１のスタックを通って延伸するように第１の開口部を形成することと、
    前記第１の開口部をライニングするために、前記第１の開口部内にライナーを形成することと、
    ライニングされた前記第１の開口部内にタングステンを形成することと、
    前記第１のスタックの上方に第２のスタックを形成することであって、前記第２のスタックは、交互の第１及び第２のレベルを有することと、
    前記第２のスタックを通過して前記タングステンまで到達するように第２の開口部を形成することと、
    前記タングステンを通って前記第２の開口部を延伸することと、
    延伸した前記第２の開口部内に第１の半導体材料を形成することと、
    前記第２のスタックを通過し、前記第３の層を通過し、前記第２の層まで到達するように第３の開口部を形成することと、
    前記第３の開口部の側壁表面を保護材料でライニングすることと、
    導管を形成するために前記第２の層の前記二酸化ケイ素を除去することと、
    前記導管内に導電的にドープされた第２の半導体材料を形成することと、
    前記導電的にドープされた第２の半導体材料から前記第１の半導体材料中にドーパントを外方拡散することであって、外方拡散された前記ドーパントは、前記第１のレベルの内の少なくとも１つまで上向きに延伸することと、
    前記第１のレベル内に導電性材料を形成することと、
    前記第３の開口部内に絶縁材料を形成すること
    を含む、集積アセンブリを形成する方法。
  28. 前記ライナー及び前記タングステンは、前記第１のスタックの上方に形成され、前記第１のスタックの上方から前記タングステンを除去するために平坦化を利用することを更に含む、請求項２７に記載の方法。
  29. 前記平坦化はまた、前記第１のスタックの上方から前記ライナーを除去する、請求項２８に記載の方法。
  30. 前記保護材料は本質的にシリコンからなる、請求項２７に記載の方法。
  31. 前記ライナーは本質的にシリコンからなる領域を含む、請求項２７に記載の方法。
  32. 前記ライナーは、本質的にシリコンからなる前記領域の上方に二酸化ケイ素を含む、請求項３１に記載の方法。
  33. 前記ライナーは前記二酸化ケイ素の上方に窒化チタンを含む、請求項３２に記載の方法。
  34. 前記第１の半導体材料を形成することの前に、延伸した前記第２の開口部内に１つ以上のセル材料を形成することを更に含む、請求項２７に記載の方法。
  35. 前記１つ以上のセル材料は、トンネル材料、電荷蓄積材料、及び電荷遮断材料を含む、請求項３４に記載の方法。
  36. 前記１つ以上のセル材料を通って、前記第１の半導体材料の側壁表面まで前記導管を延伸することを更に含む、請求項３４に記載の方法。
  37. 前記第２の開口部は、幾つかの実質的に同一の開口部の内の１つであり、前記第１の半導体材料はチャネル材料ピラーとして構成され、前記チャネル材料ピラーは、幾つかの実質的に同一のチャネル材料ピラーの内の１つであり、前記第３の開口部は、前記チャネル材料ピラーのマトリックスを通って延伸するスリットである、請求項３６に記載の方法。
  38. 前記スリットの第１の側の前記チャネル材料ピラーは第１のブロック領域内にあり、前記スリットの反対側の第２の側の前記チャネル材料ピラーは第２のブロック領域内にある、請求項３７に記載の方法。
  39. 前記第１のレベルに沿ってメモリセルを形成することであって、前記メモリセルは、前記チャネル材料ピラーの領域と前記セル材料の領域とを含み、前記集積アセンブリは、前記メモリセルを含むメモリデバイスを含み、前記金属含有構造体、前記第１の層、前記第３の層、及び前記導電的にドープされた第２の半導体材料は、前記メモリデバイスのソース構造体を共に形成することを含む、請求項３７に記載の方法。
  40. 前記第１のレベルの内の前記少なくとも１つを含むようにソース選択デバイスを形成することを更に含む、請求項３９に記載の方法。
  41. 導電的にドープされた半導体材料を含むソース構造体と、
    前記ソース構造体の上方の垂直方向に積み重ねられた導電性レベルであって、垂直に積み重ねられた前記導電性レベルの上部導電性レベルはメモリセルレベルであり、垂直に積み重ねられた前記導電性レベルの下部導電性レベルは選択デバイスレベルである、垂直方向に積み重ねられた前記導電性レベルと、
    前記メモリセルレベル及び前記選択デバイスレベルに沿って垂直方向に延伸するチャネル材料であって、前記選択デバイスレベルの下の前記チャネル材料の領域は、前記チャネル材料の下部領域である、前記チャネル材料と、
    前記チャネル材料と垂直に積み重ねられた前記導電性レベルとの間の１つ以上のメモリセル材料と、
    前記チャネル材料の前記下部領域に沿っている前記１つ以上のメモリセル材料と、
    前記メモリセル材料と前記ソース構造体の前記導電的にドープされた半導体材料の上部部分の前記導電的にドープされた半導体材料との間の第１のライナー領域と、
    前記メモリセル材料と前記ソース構造体の前記導電的にドープされた半導体材料の下部部分の前記導電的にドープされた半導体材料との間の第２のライナー領域と、
    前記第１及び第２のライナー領域の間の間隙と
    を含む、集積構造体。
  42. 前記第１及び第２のライナー領域は金属窒化物を含む、請求項４１に記載の集積構造体。
  43. 前記第１及び第２のライナー領域は窒化チタンを含む、請求項４１に記載の集積構造体。
  44. 前記導電的にドープされた半導体材料は導電的にドープされたシリコンを含む、請求項４１に記載の集積構造体。
  45. 前記導電性レベルは金属を含む、請求項４１に記載の集積構造体。
  46. 前記導電性レベルは、二酸化ケイ素のレベルを介在させることによって相互に離隔される、請求項４１に記載の集積構造体。
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