CN114649342A - 集成式组合件和形成集成式组合件的方法 - Google Patents

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Abstract

本申请案涉及集成式组合件和形成集成式组合件的方法。一些实施例包含具有第一存储器区域、第二存储器区和处于所述第一存储器区和第二存储器区之间的中间区的集成式组合件。所述中间区具有邻近所述第一存储器区的第一边缘并且具有邻近所述第二存储器区的第二边缘。沟道材料柱布置于所述第一存储器区和第二存储器区内。导电柱布置于所述中间区内。经掺杂半导体材料处于所述中间区内并且被配置成具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和与所述面板相邻的带状区的大体H形结构。一些实施例包含形成集成式组合件的方法。

Description

集成式组合件和形成集成式组合件的方法
技术领域
本发明涉及形成集成式组合件(例如，集成式存储器装置)的方法和集成式组合件。
背景技术
存储器提供用于电子系统的数据存储装置。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般化地描述集成布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)；和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于传送来往于存储器单元1003的信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取存储器单元1003中的哪些存储器单元。感应放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并且使用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示有待从存储器单元1003读取或有待被编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间实现通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二排(例如，排0到排31)中的一排。相应串的电荷存储装置可共享共同沟道区，例如形成在相应半导体材料(例如多晶硅)柱中的共同沟道区，电荷存储装置串围绕所述半导体材料柱形成。在第二方向(X-X')上，多串中的每个第一群组，例如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八串。存取线中的每一者可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，由相同存取线耦合(且因此对应于相同层)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多串中的每个第二群组，例如八个第二群组可包括由八个数据线中的对应数据线耦合的十六串。存储器块的大小可包括1024页且共约16MB(例如，16WL×32排×2位＝1024页/块，块大小＝1024页×16KB/页＝16MB)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目更大或更小。
图3示出在X-X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，所述存储器块300包含关于图2描述的十六个第一群组的串中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列I、拼片列j和拼片列K，其中每个子集(例如，拼片列)包括存储器块300的“部分块”(子块)。全域漏极侧选择栅极(SGD)线340可耦合到多个串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每个子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每个子SGD驱动器可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，拼片列)的串的SGD。全域源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的的串的SGS而同时耦合或切断对应部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多串中的每一串的相应排的电荷存储装置。每个全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每个子串驱动器可独立于其它部分块和/或其它排的电荷存储装置而同时耦合或切断对应于相应部分块和/或排的电荷存储装置。对应于相应子集(例如，部分块)和相应排的电荷存储装置可包括“部分排”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应子源，其中每一子源耦合到相应电源。
替代地，参考图4的示意性图示描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)存储电荷，或可使用电荷俘获材料(例如氮化硅、金属纳米点等)存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间以源极到漏极方式串联连接。每个源极选择装置210位于串206与源极选择线214的交叉点处，而每个漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210和212可为任何合适的存取装置，且用图4中的方框一般地说明。
每个源极选择装置210的源极连接到共同源极线216。每个源极选择装置210的漏极连接到对应的NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应的NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应的NAND串206的第一电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应的NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
可通过在其下方产生空穴载流子，且接着利用电场来沿存储器单元向上扫掠所述空穴载流子，来对三维NAND架构的竖直堆叠的存储器单元进行块擦除。
可利用晶体管的门控结构来提供栅致漏极泄漏(GIDL)，其产生用于存储器单元的块擦除的空穴。晶体管可为上文所述的源侧选择(SGS)装置。与存储器单元串相关联的沟道材料可配置为沟道材料柱，且此类柱的区可以选通方式与SGS装置耦合。沟道材料柱的以选通方式耦合的部分是与SGS装置的栅极重叠的部分。
可希望重掺杂沟道材料的以选通方式耦合部分中的至少一些。在一些应用中，可希望所述以选通方式耦合的部分包含经重掺杂的下部区和轻掺杂的上部区两者；其中两者区与SGS装置的栅极重叠。具体地说，与经轻掺杂的区重叠为SGS装置提供非漏“关”特性，且与经重掺杂的区重叠为SGS装置提供漏GIDL特性。相对于彼此而不是相对于特定常规含义来利用术语“经重掺杂”和“经轻掺杂”。因此，“经重掺杂”区比邻近的“经轻掺杂”区掺杂得重，且可或可不包括常规意义上的重掺杂。类似地，“经轻掺杂”区比邻近的“经重掺杂”区掺杂得轻，且可或可不包括常规意义上的轻掺杂。在一些应用中，术语“经轻掺杂”是指具有小于或等于约1018个原子/立方厘米的掺杂剂的半导体材料，且术语“经重掺杂”是指具有大于或等于约1022个原子/立方厘米的掺杂剂的半导体材料。
可最初将沟道材料掺杂到轻掺杂水平，且接着可通过从底层经掺杂半导体材料向外扩散来形成经重掺杂区。
期望开发形成集成式存储器(例如，NAND存储器)的改进方法。还希望开发改进的存储器装置。
发明内容
根据本申请案的一方面，提供一种集成式组合件。所述集成式组合件包括：存储器区和与所述存储器区相邻的另一区；布置于所述存储器区内的沟道材料柱，和布置于所述另一区内的柱；源极结构，其耦合到所述沟道材料柱的下部区；所述柱中的至少一些是导电柱，并且具有与逻辑电路系统耦合的下部区；面板，其跨所述存储器区和所述另一区延伸，并且将第一存储器块区与第二存储器块区分开；第一经掺杂半导体材料，其紧邻所述另一区内的所述面板；第二经掺杂半导体材料，其紧邻所述存储器区内的所述面板；所述第一经掺杂半导体材料不与所述导电柱电耦合；且所述第二经掺杂半导体材料与所述沟道材料柱电耦合。
根据本申请案的另一方面，提供一种集成式组合件。所述集成式组合件包括：第一存储器区域、从所述第一存储器区偏移的第二存储器区，以及处于所述第一存储器区和第二存储器区之间的中间区；所述中间区具有邻近所述第一存储器区的第一边缘并且具有邻近所述第二存储器区的第二边缘；第一沟道材料柱，其布置于所述第一存储器区内；第二沟道材料柱，其布置于所述第二存储器区内；导电柱，其布置于所述中间区内；跨所述第一存储器区、所述中间区和所述第二存储器区延伸的面板；所述面板横向处于第一存储器块区和第二存储器块区之间；和经掺杂半导体材料，其处于所述中间区内并且配置为具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和与所述面板相邻的带状区的大体H形结构。
根据本申请案的又一方面，提供一种形成集成式组合件的方法。所述方法包括：形成包含第一存储器区域、从所述第一存储器区横向偏移的第二存储器区以及横向处于所述第一存储器区和第二存储器区之间的中间区的构造；所述构造包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第一堆叠；所述第一堆叠包括交替的含半导体材料区和中介区；存在所述含半导体材料区中的至少三个，其中所述含半导体材料区中的一个是中心含半导体材料区并且竖直处于所述含半导体材料区的其它两个之间；所述构造还包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第二堆叠，其中所述第二堆叠处于所述第一堆叠上方；所述第二堆叠包括交替的第一层级和第二层级，其中所述第一层级包括牺牲材料且所述第二层级包括绝缘材料；所述中间区具有邻近所述第一存储器区的第一边缘和邻近所述第二存储器区的第二边缘；所述中心含半导体材料区具有相对经掺杂部分和相对未经掺杂部分；所述相对未经掺杂部分处于所述存储器区内和所述中间区内；所述相对经掺杂部分仅处于所述中间区内并且配置为具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和从所述第一支脚区延伸到所述第二支脚区的带状区的大体H形结构；形成延伸穿过所述第一存储器区和第二存储器区的所述第二堆叠并且至少部分地进入到所述第一存储器区和第二存储器区的所述第一堆叠中的柱，所述柱包含单元材料和沟道材料；形成延伸穿过所述中间区的所述第二堆叠并进入到所述中间区的所述第一堆叠中的柱；形成穿过所述第二堆叠并且到达所述第一堆叠的所述中心含半导体材料区的狭缝开口；所述狭缝开口跨所述第一存储器区、所述中间区和所述第二存储器区延伸，并且处于所述带状区上方并且沿着所述带状区；通过流动到所述狭缝开口中的一或多种蚀刻剂，从所述第一存储器区和第二存储器区内移除所述中心含半导体材料区，所述中心含半导体材料区的所述相对经掺杂部分对所述一或多种蚀刻剂具有抗性；所述中心含半导体材料区的所述移除在所述第一存储器区和第二存储器区内的所述第一堆叠中形成导管；使所述导管延伸穿过所述单元材料并且到达所述柱的所述沟道材料；在所述延伸的导管内形成经掺杂半导体材料；使掺杂剂从所述经掺杂半导体材料向外扩散到所述沟道材料中，所述向外扩散的掺杂剂向上延伸到所述第一层级中的至少一个；和将所述第一层级的所述牺牲材料中的至少一些替换为导电材料。
附图说明
图1示出具有存储器单元的存储器阵列的现有技术存储器装置的框图。
图2示出呈3D NAND存储器装置形式的图1的现有技术存储器装置的示意图。
图3示出沿X-X'方向的图2的现有技术3D NAND存储器装置的横截面图。
图4为现有技术NAND存储器阵列的示意图。
图5-5B是在用于形成实例存储器装置的实例实施例方法的实例处理阶段处实例集成式组合件的区的示意性俯视图(图5)和一对示意性横截面侧视图(图5A和5B)。图5A和5B的横截面侧视图分别沿着图5的线A-A和B-B。图5的俯视图沿着图5A和5B的线C-C。
图6A和6B是在图5-5B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图6A和6B的横截面侧视图分别沿着与图5A和5B相同的横截面。
图7A和7B是在图6A和6B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图7A和7B的横截面侧视图分别沿着与图5A和5B相同的横截面。
图8A和8B是在图7A和7B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图8A和8B的横截面侧视图分别沿着与图5A和5B相同的横截面。
图9A和9B是在图8A和8B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图9A和9B的横截面侧视图分别沿着与图5A和5B相同的横截面。
图10A和10B是在图9A和9B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图10A和10B的横截面侧视图分别沿着与图5A和5B相同的横截面。图10A-1是在相对于图10A的实例处理阶段的替代性实例处理阶段处示出的图10A的区的示意性横截面侧视图。
图11A和11B是在图10A和10B的实例处理阶段之后的实例处理阶段处的图5-5B的实例集成式组合件的区的示意性横截面侧视图。图11A和11B的横截面侧视图分别沿着与图5A和5B相同的横截面。图11A-1是在相对于图11A的实例处理阶段的替代性实例处理阶段处示出的图11A的区的示意性横截面侧视图。
图12A和12B是图11A和11B的实例集成式组合件的区的示意性横截面侧视图，并且示出此类组合件的除图11A和11B中示出的那些竖直延伸区以外的额外竖直延伸区。图12A-1是在相对于图12A的实例处理阶段的替代性实例处理阶段处示出的图12A的区的示意性横截面侧视图。
图12C是图12A和12B的组合件的示意性俯视图。图12A和12B的横截面侧视图分别沿着图12C的线A-A和B-B。图12C的俯视图沿着图12A和12B的线C-C。图12C-1是在相对于图12C的实例处理阶段的替代性实例处理阶段处示出的图12C的区的示意性横截面侧视图。
具体实施方式
一些实施例包含在形成导管和/或其它开口期间利用经掺杂半导体材料保护集成式组合件的区。一些实施例包含如下集成式组合件：其具有与面板的一些区相邻且不与面板的其它区相邻的经掺杂半导体材料，其中所述面板将一个存储器块区与另一存储器块区分开。参考图5-12描述实例实施例。
图5示出沿着实例集成式组合件10的数个实例区的俯视图。组合件10的所说明区包含一对存储器区(存储器阵列区)12a和12b(阵列-1和阵列-2)，并且包含处于所述存储器区之间的中间区14。在一些实施例中，存储器区12a和12b可被称为相对于彼此横向位移(彼此横向偏移)的第一区，且中间区14可被称为处于横向位移(横向偏移)的第一区之间的另一区(或被称为第二区)。
单元材料柱16布置于存储器区12a和12b内。柱16可彼此大体相同，其中术语“大体相同”意指在制造和测量的合理公差内相同。柱16可配置成存储器区12a和12b中的每一个内的紧凑布置，例如密排六方(HCP)布置。可存在布置于存储器区12a和12b中的每一个内的数百、数千、数百万个、数十万等柱16。
柱16中的每一个包括含有存储器单元材料的外部区18、与外部区18相邻的沟道材料20和被沟道材料20环绕的绝缘材料22。
区18内的单元材料可包括隧穿材料、电荷存储材料和电荷阻挡材料。隧穿材料(还被称作栅极介电材料)可包括任何适合的组成物；且在一些实施例中，可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。电荷存储材料可包括任何适合的组成物；且在一些实施例中，可包括浮动栅极材料(例如，多晶硅)或电荷捕集材料(例如，氮化硅、氮氧化硅、导电纳米点等中的一或多个)。电荷阻挡材料可包括任何适合的组成物；且在一些实施例中，可包括二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多个。
沟道材料20包括半导体材料。半导体材料可包括任何适合的组成物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，主要由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成；其中术语III/V半导体材料是指包括选自周期表的第III和V族的元素的半导体材料(其中第III和V族是旧命名法，且现在被称为第13和15族)。在一些实施例中，半导体材料可包括适当掺杂的硅，主要由适当掺杂的硅组成，或由适当掺杂的硅组成。
沟道材料20可被视为配置为沟道材料柱24。在所说明的实施例中，沟道材料柱24在图5的俯视图中被配置成圈环，其中此类圈环环绕绝缘材料22。沟道材料柱的此类配置可被视为对应于“中空”沟道配置，其中绝缘材料22设置于沟道材料柱的中空体内。在其它实施例中，沟道材料22可配置为实心柱。在一些实施例中，存储器区12a内的沟道材料柱可被称为第一沟道材料柱，且存储器区12b内的沟道材料柱可被称为第二沟道材料柱。沟道材料柱可以任何适合的配置布置于第一存储器区12a和第二存储器区12b内。在一些实施例中，所述沟道材料柱可布置成紧凑配置，例如密排六方配置。
绝缘材料22可包括任何合适的组成物；且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
柱26布置于中间区14内。所说明柱26中的每一个包含被绝缘衬里30横向环绕的导电材料28。柱26可布置成任何适合的配置，且大小和组成物可彼此相同或可彼此不相同。
导电材料28可包括任何适合的导电组成物；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电材料28可包括钨、氮化钛和氮化钨中的一或多个。举例来说，导电材料28可包括导电衬里，并且可包括被导电衬里横向环绕的钨填料，所述导电衬里沿着绝缘衬里30包括氮化钛和氮化钨中的一个或两个。
绝缘衬里30可包括任何合适的组成物；且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
柱26示出为被第一材料34和第二材料36横向环绕，其中材料36配置为环绕材料34的圈环35。
第一材料34可包括未经掺杂半导体材料，例如未经掺杂硅。术语“未经掺杂”不必意味着在半导体材料内绝对不存在掺杂剂，而是意味着此类半导体材料内存在的任何掺杂剂的量一般被理解为是微不足道的。举例来说，取决于上下文，未经掺杂硅可理解为包括小于约1016个原子/立方厘米、小于约1015个原子/立方厘米等的掺杂剂浓度。在一些实施例中，材料34可包括硅，主要由硅组成，或由硅组成。
在所说明的实施例中，未经掺杂半导体材料34在存储器区12a和12b内围绕柱16延伸，并且在中间区14内从绝缘材料30向外延伸。在一些实施例中，材料34是存储器区12a和12b内的牺牲材料(如关于下文参考图7B描述的处理更详细地论述)，且因此，材料34可包括任何适合的牺牲材料，包含但不限于未经掺杂半导体材料(例如，未经掺杂硅)。
第二材料36可包括任何合适的组成物，且可例如包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
在一些实施例中，柱26的导电材料28可被称为导电柱32。此类导电柱可为“带电的(live)”，且因此可用作电互连件。替代地，柱可为“仿真的(dummy)”，且可仅用于提供结构支撑。
数百、数千、数百万个等导电柱26可设置于中间区14内。
中间区14可包括与集成式存储器相关联的众多区，包含例如台阶区、顶峰区、桥接区等。如果导电柱32带电柱，那么此类柱可用于将与存储器区12a和12b相关联的组件互连到集成式组合件10的所说明区下方的电路系统。举例来说，导电柱可用于将位线连接到感测电路系统(例如，感测放大器电路系统)，用于将SGD装置连接到控制电路系统等。
图5的俯视图示意性地示出中间区14具有邻近第一存储器区12a的第一边界边缘37，并且具有邻近第二存储器区12b的第二边界边缘39。边界边缘37和39可被视为分别沿着中间区14的第一侧和第二侧；其中此类第一侧和第二侧相对于彼此处于对置关系中。
边界边缘37和39可被视为沿着第一方向(所说明的x轴方向)延伸。
在图5中用虚线示意性地示出狭缝开口方位38。狭缝开口方位38沿着与第一方向(所说明的x轴方向)交叉的第二方向(所说明的y轴方向)延伸。在所说明的实施例中，第二方向(y轴方向)正交于第一方向(所说明的x轴方向)，或至少大体正交于第一方向；妻子术语“大体正交”意指在制造和测量的合理公差内正交。在其它实施例中，狭缝开口方位38可沿着与边界边缘37和39的第一方向交叉但不大体正交于此类第一方向的方向延伸。
经掺杂半导体材料40设置于中间区14内。用点画法说明经掺杂半导体材料40以帮助读者观测此类材料。
经掺杂半导体材料40被配置成包含沿着中间区的边界边缘37的第一部分42、沿着狭缝开口方位38的第二部分46，以及沿着中间区的边界边缘39的第三部分44。在一些实施例中，部分42和44可被称为第一部分和第二部分，且部分46可被称为在第一部分42和第二部分44之间延伸的带状部分。在所说明的实施例中，经掺杂半导体材料40设置为大体H形结构48。部分42、44和46可分别被视为此类大体H形结构的第一支脚区(第一支脚部分)、第二支脚区(第二支脚部分)和带状区(带状部分)。术语“大体H形”意味着所述形状通常向观察者传达H型配置。第一支脚和第二支脚的长度可彼此相同或可彼此不相同，且带状区相对于第一支脚和第二支脚中的一个或两个可或可不位于中心。
所说明的H形结构48可为经掺杂半导体材料40的大得多的配置的片段。举例来说，除了方位38之外还可存在多个狭缝开口方位，其中此类狭缝开口方位相对于彼此横向偏移。可存在在第一部分42和第二部分44之间延伸的多个带状部分，其中带状部分中的每一个处于狭缝开口方位中的一个下方。
图5A和5B分别示出中间区14和存储器区12a内的横截面侧视图。图5A的视图沿着图5的线A-A，且图5B的视图沿着图5的线B-B。图5的视图沿着图5A和5B的线C-C。图5A和5B的视图示意性地说明图5的俯视图中表示的实例结构，但不与图5提供相同比例。
图5A和5B示出其中绝缘材料50形成用于堆叠52的支撑结构的实例配置。
绝缘材料50可包括任何合适的组成物，且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
在所说明的实施例中，导电结构54处于绝缘材料50内。导电结构54可包括任何适合的导电材料；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。
导电结构54中的一或多个可与设置于绝缘材料50下方的逻辑电路系统(例如，CMOS)耦合。图5A示出逻辑电路系统，其可包含对应于例如控制电路系统和/或感测电路系统(例如，感测放大器电路系统、驱动器电路系统等)的组件56a和56b。图5B示出被配置成包含与源极结构耦合的组件56c(例如，控制电路系统)的逻辑电路系统。
逻辑电路系统56可由半导体材料(未示出)支撑。此类半导体材料可例如包括单晶硅(Si)，主要由单晶硅(Si)组成，或由单晶硅(Si)组成。半导体材料可被称为半导体基底，或被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含(但不限于)上文描述的半导体衬底。本文所描述的配置可被称为受半导体衬底支撑的集成式配置，且因此可被视为集成式组合件。
堆叠52可被称为第一堆叠，且可被视为跨图5的存储器区(12a和12b)和中间区(14)延伸。堆叠52包含导电材料58(可被视为配置为区12a、12b和14内的导电结构)，并且包含导电材料58上方的区60和62。区60可被称为含半导体材料区。
在所说明的实施例中，存在区60中的三个区，且这些区标记为60a、60b和60c。区60a和60c包含半导体材料64。此类半导体材料可包括导电掺杂半导体材料，例如导电掺杂硅。在一些实施例中，硅可经n型掺杂，且因此可掺杂有磷和砷中的一个或两个。区60a和60c的导电掺杂硅可用一或多种适合的导电性增强掺杂剂经掺杂到至少约1022个原子/立方厘米的浓度。区60a内的半导体材料可与区60c内的半导体材料相同，如所示出，或可不同于区60c内的半导体材料。
中心含半导体材料区60b包含上文参考图5所描述材料34和40。在一些实施例中，材料34和40可包括相同的半导体材料，其中材料40对应于此类半导体材料的相对经掺杂部分，且其中材料34对应于此类材料的相对未经掺杂部分。相对经掺杂部分40包括与相对未经掺杂部分34内存在的任何掺杂剂浓度相比较高浓度的掺杂剂。在一些实施例中，中心含半导体材料区60b的相对经掺杂部分40包含在从约1015个原子/立方厘米到约1025个原子/立方厘米的范围内、在从约1018个原子/立方厘米到约1022个原子/立方厘米的范围内等的总掺杂剂浓度。在后续处理阶段(如下文参考图7A和7B所描述)利用相对经掺杂部分40内的掺杂剂改变部分40的相对于部分34的那些蚀刻特性的蚀刻特性。设置于相对经掺杂部分40内的掺杂剂可以是任何适合的掺杂剂，且在一些实施例中，可包括碳、磷、砷、硼、氮、氧和镓中的一或多个。在一些实施例中，相对经掺杂部分40可包括经硼掺杂的硅，主要由经硼掺杂的硅组成，或由经硼掺杂的硅组成。
区60a-c可被视为彼此上下竖直堆叠，其中区60b是竖直处于区60a和60c之间的中心含半导体材料区。
中介区62与堆叠52内的含半导体材料区60交替。区62包括材料66。材料66可为绝缘的、导电的等。在一些实施例中，材料66可为绝缘的并且可包括二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等中的一或多个，主要由二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等中的一或多个组成，或由二氧化硅、氧化铝、氧化铪、氮化硅、氮氧化硅等中的一或多个组成。区62a和62b可包括彼此相同的组成物(如所示)，或可包括相对于彼此不同的组成物。区62中的一个或两个可包括均匀组成物(如所示)或可包括两种或更多种不同组成物的层合物。
虽然堆叠52示出为包括含半导体材料区60中的三个和中介区62中的两个，但应理解，所述堆叠可包括任何合适数目的区60和62。在一些实施例中，堆叠52可包括含半导体材料区60中的至少三个，以及中介区62中的至少两个。
区60可形成为任何适合的厚度，且在一些实施例中，可形成为在从约100纳米(nm)到约300nm的范围内的厚度。区62可形成为任何适合的厚度，且在一些实施例中，可形成为在从约5nm到约20nm的范围内的厚度。
第二堆叠68形成于第一堆叠52上方。第二堆叠68具有交替的第一层级70和第二层级72。第一层级70包括材料74，且第二层级72包括材料76。材料74和76可包括任何适合的组成物。在一些实施例中，材料74可包括氮化硅，主要由氮化硅组成，或由氮化硅组成；且材料76可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。材料74可被称为牺牲材料，且材料76可被称为绝缘材料。
堆叠52和68可一起被视为构造78的部分。在示出的实施例中，此类构造还包含配置为圈环35的材料36。此类圈环将导电材料58细分成岛80，其中此类岛中的一些与在图5A的所说明的实施例中CMOS电路系统56耦合。
如图5A中所示，柱26形成为延伸穿过第一堆叠68，穿过第二堆叠52的区60和62，到达导电材料58。柱26包含导电柱32，且在所展示的实施例中，此类导电柱与由导电材料58形成的导电岛80电耦合。在其中导电柱32是“带电”柱的实施例中，导电柱32可耦合到CMOS电路系统56。替代地，在其中导电柱是为结构支撑而非为电连接设置的“仿真”配置的实施例中，导电柱32中的至少一些可不耦合到CMOS电路系统。
在示出的实施例中，岛80中的每一个支撑导电柱32中的一个。在其它实施例中，岛80中的至少一个可支撑导电柱中的两个或更多个。而且，在所展示的实施例中，柱26中的每一个包含导电柱32。在其它实施例中，柱26中的一或多个仅可包含绝缘材料，尤其是在仅为结构支撑设置此类柱的情况下。
绝缘材料36的圈环35横向环绕导电柱32的下部区。在一些实施例中，圈环35可被视为外环，且可被视为横向环绕未经掺杂半导体材料34的内环81(其中在图5A的横截面侧视图和图5的俯视图这两个中标记此类内环81)。环35示出为正方形，但在其它实施例中，可具有任何适合的形状，包含例如圆形形状、椭圆形形状、矩形形状等。
单元材料柱16形成为延伸穿过第一堆叠68并且部分地延伸到第二堆叠52中，如5B中所示。在示出的实施例中，单元材料柱16延伸到堆叠52的下部区60a中，但不延伸到导电材料58。单元材料柱16包括单元材料18、沟道材料柱24和介电材料22。
在一些实施例中，存储器区12a和12b(包含图5B的所说明的区)内的堆叠52的部分可最终对应于与上文参考图1-4的现有技术所描述的源极结构类似的源极结构。
图5A和5B示出沿着狭缝开口方位38形成的狭缝开口82。狭缝开口穿过第一堆叠68，并进入到第二堆叠52中。在所说明的实施例中，狭缝开口停止于相对经掺杂半导体材料40上(如图5B中所示)。在其它实施例中，狭缝开口可延伸到材料40中。
在示出的实施例中，狭缝开口具有大体竖直地笔直的侧壁表面；其中术语“大体竖直地笔直”意指在制造和测量的合理公差内是竖直地笔直的。在其它实施例中狭缝开口的侧壁表面可为锥形的。
保护材料84形成于狭缝开口82内，并且沿着狭缝开口的侧壁表面。保护材料84可包括任何适合的组成物。在一些实施例中，保护材料84可包括硅，主要由硅组成，或由硅组成；且具体可包括实际上未经掺杂(例如，包括固有掺杂剂浓度，且在一些实施例中，包括小于或等于约1016个原子/立方厘米的掺杂剂浓度)的硅。在一些实施例中，保护材料84可包括金属(例如，钨、钛等)、含金属材料(例如，金属硅化物、金属氮化物、金属碳化物、金属硼化物等)和半导体材料(例如，硅、锗等)中的一或多个。
图5A和5B中示出的组合件10的所说明的区是组合件的下部，且应理解，组合件可包含与图5A和5B中所说明的层级相比更多层级的堆叠68。
参考图6A和6B，利用一或多个蚀刻在狭缝开口82的底部击穿保护材料84以暴露第一堆叠52的中心含半导体材料区60b。狭缝开口82跨图5的存储器区和中间区(区12a、12b和14)延伸。因此，从狭缝开口82的底部移除保护材料84会暴露存储器区(例如，图6B的存储器区12a)内的相对未经掺杂材料(相对未经掺杂部分)34并且还暴露中间区14(图6A)内的相对经掺杂材料(相对经掺杂部分)40。在所说明的实施例中，狭缝开口82处于相对经掺杂部分40的H形结构48的带状部分(带状区)46上方，如参考图5可理解。
参考图7B，移除中心含半导体材料区60b的相对未经掺杂半导体材料34(图6B)以形成导管86。导管86形成于存储器区12a和12b内(在图7B的横截面图中示出存储器区12a)。导管86可以任何适合的处理形成，且在一些实施例中，可利用含有氢氟酸的一或多种蚀刻剂形成。在示出的实施例中，在形成导管86之后保留中介区62a和62b。在其它实施例中，取决于中介区的组成物和用以移除材料34的蚀刻剂的组成物，可在形成导管期间移除此类中介区。
图7A示出与图7B的存储器区12a在相同处理阶段处的中间区14，并且示出相对经掺杂半导体材料40对用以在存储器区(例如，图7B的区12a)中形成导管86的蚀刻剂具有抗性。在一些实施例中，狭缝82内暴露的相对未经掺杂半导体材料34可被视为相对于狭缝82内暴露的相对经掺杂半导体材料40选择性地被移除。出于解译本公开和随附权利要求的目的，如果第一材料比第二材料更快速地被移除，那么第一材料被视为相对于第二材料选择性地被移除；这可包含但不限于第一材料相对于第二材料具100％选择性的条件。
相对经掺杂半导体材料40的H形配置(在图5的俯视图中示出)保护中间区14的材料30、34和36以免暴露于从存储器区12a和12b移除材料34所利用的蚀刻剂。因此，材料30、34和36在中间区14中保持完整以在导电柱32之间提供隔离。
参考图8B，导管86延伸穿过单元材料18以暴露半导体材料(沟道材料)20的侧壁表面。图8A示出在导管86延伸穿过单元材料18期间，在中间区14内不会发生显著改变。
参考图9A和9B，经导电掺杂半导体材料88形成于导管86内(图8B)。半导体材料88可包括任何适合的组成物；且在一些实施例中，可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，主要由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成，或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个组成。在一些实施例中，半导体材料88可包括以n型掺杂剂(例如，磷、砷等)经重掺杂(例如，经掺杂到至少约1022个原子/立方厘米的浓度)的硅。导电材料88可被视为配置为与沟道材料柱24的下部区耦合的源极结构组件90。在一些实施例中，图9B的第一堆叠52内的材料可全部被视为导电源极结构的部分。可在形成图7B的导管86期间移除区62a和62b(如上文参考图7B所论述)，使得这些区不是包括堆叠52的源极结构的部分。在一些实施例中，区62a和62b可为导电的以使得其不会不利地影响沿着包括堆叠52的源极结构的导电，或可为绝缘的并且保持薄到足以使得其不会有问题地影响沿着包括堆叠52的源极结构的导电。
材料88变成存储器区12a和12b(在图9B中示出区12a)内的堆叠52的中心区60b，并且直接接触沟道材料柱24的沟道材料20。
在一些实施例中，经掺杂材料40和88中的一个可被称为第一经掺杂半导体材料，且另一个可被称为第二经掺杂半导体材料。经掺杂半导体材料40和88可包括彼此相同的半导体组件(例如，这两个均可包括经掺杂硅，主要由经掺杂硅组成，或由经掺杂硅组成)，但相对于彼此可以不同方式经掺杂。举例来说，在一些实施例中，材料40可包括p型经掺杂硅(例如，经硼掺杂的硅)，且材料88可包括n型经掺杂硅(例如，经磷掺杂的硅和经砷掺杂的硅中的一个或两个)。
参考图10A、10B和10A-1，通过一或多种适合的蚀刻从开口(狭缝)82内移除材料84和88。可以任何适合的蚀刻剂移除所述材料。可将狭缝开口82冲压到堆叠52的源极结构内的任何适合的深度。图10A示出其中所述蚀刻将狭缝82延伸到经掺杂材料40中的实施例，且图10A-1示出其中蚀刻不延伸到经掺杂材料40中的替代性实施例。
掺杂剂是从经导电掺杂半导体材料88向外扩散到半导体材料(沟道材料)20中以在沟道材料柱24的下部部分内形成经重掺杂区92。利用线93指示经重掺杂区92内的掺杂剂的大体上部边界。
可通过任何合适的处理，包含例如合适的热处理(例如在超过约300℃的温度下的热处理，持续至少约两分钟的持续时间)，实现从经掺杂材料88到半导体材料20中的向外扩散。
移除第一层级70的牺牲材料74(图9A和9B)并且替换为导电材料94。虽然导电材料94示出为完全填充第一层级70，但在其它实施例中，设置于第一层级70内的材料中的至少一些可为绝缘材料(例如，介电阻挡材料)。
导电材料94可包括适合的组成物；且在一些实施例中，可包括至少部分地被氮化钛环绕的钨核心。介电阻隔材料可包括任何适合的组成物；且在一些实施例中，可包括氧化铝、氧化铪、氧化锆等中的一或多个。
图10A、10B和10A-1的第一层级70是导电层级，且堆叠68可被视为在图10A、10B和10A-1的处理阶段处包括交替的绝缘层级(居间层级)72和导电层级70。
参考图11A、11B和11A-1，面板材料96形成于狭缝开口82内。面板材料96可包括任何适合的组成物；且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。虽然面板材料96示出为单一均匀组成物，但在其它实施例中，面板材料可包括两种或更多种不同组成物的层合物。
面板材料96形成跨存储器区(例如，图11B的12a)和中间区(图11A和11A-1的区14)延伸的面板98。
图11B的组合件10可被视为包括存储器单元100和选择装置(SGS装置)102的存储器装置。导电层级70的最下部标记为70a，且经掺杂区92延伸到导电层级70a。导电层级70a包括SGS装置102。在示出的实施例中，掺杂剂部分地跨层级70a延伸以在SGS装置的非漏“关”特性和漏GIDL特性之间达成所要平衡。
虽然导电层级中的仅一个示出为并入到SGS装置中，但在其它实施例中，多个导电层级可并入到SGS装置中。导电层级可彼此电耦合(联合在一起)以并入到长沟道SGS装置中。如果多个导电层级并入到SGS装置中，那么向外扩散的掺杂剂可跨并入到SGS装置中的导电层级70中的两个或更多个向上延伸。
存储器单元100(例如，NAND存储器单元)彼此上下竖直堆叠。存储器单元中的每一个包括半导体材料(沟道材料)20的区，并且包括导电层级70的区(控制栅极区)。不被存储器单元100包括的导电层级70的区可被视为将控制栅极区与驱动器电路系统和/或与其它合适的电路系统耦合的字线区(路由区)。存储器单元100包括区18内的单元材料(例如，隧穿材料、电荷存储材料和电荷阻挡材料)。
在一些实施例中，与存储器单元100相关联的导电层级70可被称为字线/控制栅极层级(或存储器单元层级)，因为其包含与NAND串的竖直堆叠存储器单元相关联的字线和控制栅极。NAND串可包括任何合适数目的存储器单元层级。举例来说，NAND串可具有8个存储器单元层、16个存储器单元层、32个存储器单元层、64个存储器单元层、512个存储器单元层、1024个存储器单元层等。
包括堆叠52的源极结构可类似于“背景技术”部分中描述的源极结构216。如所示，源极结构示出为与控制电路系统(例如，CMOS)56c耦合。控制电路系统可在源极结构下方(如所示)，或可处于任何其它合适的方位中。源极结构可在任何适合的处理阶段与控制电路系统56c耦合。
在一些实施例中，沟道材料柱24可被视为表示跨图11B的存储器区12a延伸的大量大体相同的沟道材料柱；其中术语“大体相同”意指在制造和测量的合理公差内相同。面板98可将柱在第一块区104和第二块区106之间进行划分。因此，面板98的一侧上的存储器单元100可被视为在第一块区104内，且面板98的另一侧上的存储器单元100可被视为在第二块区106内。块区104和106可类似于上文在本公开的“背景技术”部分中所描述的存储器块(或存储器子块)。
图12A和12B示出图11A和11B的配置，并且示出竖直延伸并且与额外电路元件耦合的各个结构(例如，面板98、导电柱32和单元材料柱16)。堆叠68可竖直延伸以沿着结构98、32和16的很大部分延伸。
图12B的单元材料柱16向上延伸到位线108。SGD装置110示意性地说明为与柱16的上部区相邻，并且处于位线108下方。
位线108可延伸进出相对于图12B的横截面图的页。
柱16、位线108、SGD装置110、SGS装置102和存储器单元100可一起被视为形成类似于上文参考图1-4所描述的那些的NAND型配置的NAND型配置。
在图12B的视图中，将位线108指示为耦合到导电柱32，且在图12A的视图中，将导电柱32指示为与位线108耦合。因此，在一些实施例中，与存储器区12a相关联的位线108可通过与中间区14相关联的导电柱32耦合到感测电路系统(例如，56a和56b)。
位线108是可与单元材料柱16相关联并且通过导电柱32与逻辑电路系统耦合的组件的实例。在其它实施例中，作为位线的替代或补充，其它组件可通过导电柱32中的一或多个耦合到逻辑电路系统。举例来说，SGD装置110可通过导电柱32耦合到逻辑电路系统，且在这类实施例中，逻辑电路系统可包含用于控制SGD装置的控制电路系统。通常，一或多个组件可以操作方式靠近单元材料柱16(和/或沟道材料柱24)，并且可通过导电柱32耦合到逻辑电路系统56。
图12A示出类似于图11A的配置的配置，其中面板98穿过经掺杂半导体材料40。图12A-1示出类似配置，但图12A-1的配置类似于图11A-1的配置并且包括停止于经掺杂半导体材料40的上表面处的面板98。
图12C示出沿着图12A和12B的截面C-C的俯视图。面板98处于狭缝开口方位38内，并且跨存储器区12a和12b，以及跨中间区14延伸。面板98横向处于第一存储器块区104和第二存储器块区106之间，并且将第一存储器块区104与第二存储器块区106细分开(即，将第一存储器块区与第二存储器块区隔开)。
在一些实施例中，经掺杂半导体材料40可被视为紧邻中间区14内的面板98的第一经掺杂半导体材料，且经掺杂半导体材料88可被视为紧邻存储器区12a和12b内的面板98的第二经掺杂半导体材料。第二经掺杂半导体材料88紧邻沟道材料柱24，并且电耦合到此类沟道材料柱。相比之下，第一经掺杂半导体材料40不紧邻导电柱32，而是在经掺杂半导体材料40和导电柱32之间存在至少一种绝缘材料(例如，绝缘材料36)，使得导电柱不与经掺杂半导体材料40电耦合。
经掺杂半导体材料40具有上文参考图5所描述的大体H形配置48。然而，面板96将带状部分46拆分成处于面板98的对置侧面上的成对片段47a和47b。图12C-1示出类似于图12C的配置，但基于图12A-1的组合件(即，其中面板98不穿透经掺杂材料40的组合件)的配置。图12C-1的面板98穿透存储器区12a和12b的经掺杂半导体材料88，但不穿透中间区14的经掺杂半导体材料40。因此，大体H形结构48的带状区46处于面板98下方(如通过相对于中间区14在虚线视图中示出面板98所示意性地说明)并且不被面板拆分。
图12C和12C-1的所说明面板98可为跨区12a、12b和14延伸，并且将第一存储器块区和第二存储器块区彼此间隔开的多个面板中的一个。因此，所说明的存储器块区104和106可表示可在由图12C和12C-1表示的处理阶段处形成的大量存储器块区。面板可彼此横向间隔开，且每个面板可沿着经掺杂半导体材料40的一部分。因此，H形结构48的所说明的带状部分46可为跨中间区14延伸的多个带状部分中的一个。在这类实施例中，带状部分46与H形结构48的第一部分42和第二部分44一起可形成梯型配置，其中带状部分48是梯型配置的横档，其中第一部分42和第二部分44是梯型配置的扶手。在一些实施例中，所说明的H形结构48可被视为实例梯型配置的代表性片段。
上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)；且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”和“绝缘”可用于描述具有绝缘电学性质的材料。所述术语在本公开中被视为同义的。术语“介电”在一些情况下和术语“绝缘”(或“电绝缘”)在其它情况下可用于在本公开内提供语言变异以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图中各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示定向旋转。本文中所提供的描述和以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于此类定向旋转。
除非另外规定，否则附图说明的横截面图仅示出横截面的平面内的特征，且不示出横截面的平面后面的材料，以便简化图式。
当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相反地，当结构被称作“直接在另一结构上”、“与另一结构直接相邻”或“直接抵靠另一结构”时，不存在中介结构。术语“正下方”、“正上方”等不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对准。
结构(例如，层、材料等)可以被称作“竖直延伸”以指示所述结构大体从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
一些实施例包含具有存储器区和与所述存储器区相邻的另一区的集成式组合件。沟道材料柱布置于所述存储器区内，且柱布置于所述另一区内。源极结构耦合到所述沟道材料柱的下部区。所述柱中的至少一些是导电柱，并且具有与逻辑电路系统耦合的下部区。面板跨所述存储器区和所述另一区延伸，并且将第一存储器块区与第二存储器块区分开。第一经掺杂半导体材料紧邻所述另一区内的所述面板。第二经掺杂半导体材料紧邻所述存储器区内的所述面板。所述第一经掺杂半导体材料不与所述导电柱电耦合。所述第二经掺杂半导体材料与所述沟道材料柱电耦合。
一些实施例包含一种集成式组合件，其具有第一存储器区域、从所述第一存储器区偏移的第二存储器区，以及处于所述第一存储器区和第二存储器区之间的中间区。所述中间区具有邻近所述第一存储器区的第一边缘并且具有邻近所述第二存储器区的第二边缘。第一沟道材料柱布置于所述第一存储器区内。第二沟道材料柱布置于所述第二存储器区内。导电柱布置于所述中间区内。面板跨所述第一存储器区、所述中间区和所述第二存储器区延伸。所述面板横向处于第一存储器块区和第二存储器块区之间。经掺杂半导体材料处于所述中间区内并且配置为具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和与所述面板相邻的带状区的大体H形结构。
一些实施例包含形成集成式组合件的方法。形成包含第一存储器区域、从所述第一存储器区横向偏移的第二存储器区以及横向处于所述第一存储器区和第二存储器区之间的中间区的构造。所述构造包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第一堆叠。所述第一堆叠包括交替的含半导体材料区和中介区。存在所述含半导体材料区中的至少三个，其中所述含半导体材料区中的一个是中心含半导体材料区并且竖直处于所述含半导体材料区的其它两个之间。所述构造还包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第二堆叠，其中所述第二堆叠处于所述第一堆叠上方。所述第二堆叠包括交替的第一层级和第二层级，其中所述第一层级包括牺牲材料且所述第二层级包括绝缘材料。所述中间区具有邻近所述第一存储器区的第一边缘并且具有邻近所述第二存储器区的第二边缘。所述中心含半导体材料区具有相对经掺杂部分和相对未经掺杂部分。所述相对未经掺杂部分处于所述存储器区内和所述中间区内。所述相对经掺杂部分仅处于所述中间区内并且配置为具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和从所述第一支脚区延伸到所述第二支脚区的带状区的大体H形结构。形成延伸穿过所述第一存储器区和第二存储器区的所述第二堆叠并且至少部分地进入到所述第一存储器区和第二存储器区的所述第一堆叠中的柱。所述柱包含单元材料和沟道材料。形成延伸穿过所述中间区的所述第二堆叠并进入到所述中间区的所述第一堆叠中的柱。形成穿过所述第二堆叠并且到达所述第一堆叠的所述中心含半导体材料区的狭缝开口。所述狭缝开口跨所述第一存储器区、所述中间区和所述第二存储器区延伸，并且处于所述带状区上方并且沿着所述带状区。通过流动到所述狭缝开口中的一或多种蚀刻剂，从所述第一存储器区和第二存储器区内移除所述中心含半导体材料区。所述中心含半导体材料区的所述相对经掺杂部分对所述一或多种蚀刻剂具有抗性。所述中心含半导体材料区的所述移除在所述第一存储器区和第二存储器区内的所述第一堆叠中形成导管。使所述导管延伸穿过所述单元材料并且到达所述柱的所述沟道材料。在所述延伸的导管内形成经掺杂半导体材料。使掺杂剂从所述经掺杂半导体材料向外扩散到所述沟道材料中。所述经向外扩散的掺杂剂向上延伸到所述第一层级中的至少一个。将所述第一层级的所述牺牲材料中的至少一些替换为导电材料。
根据规定，已经就结构和方法特征以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的具体特征，因为本文中所公开的装置包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (38)

1.一种集成式组合件，其包括：
存储器区和与所述存储器区相邻的另一区；
布置于所述存储器区内的沟道材料柱，和布置于所述另一区内的柱；
源极结构，其耦合到所述沟道材料柱的下部区；
所述柱中的至少一些是导电柱，并且具有与逻辑电路系统耦合的下部区；
面板，其跨所述存储器区和所述另一区延伸，并且将第一存储器块区与第二存储器块区分开；
第一经掺杂半导体材料，其紧邻所述另一区内的所述面板；
第二经掺杂半导体材料，其紧邻所述存储器区内的所述面板；
所述第一经掺杂半导体材料不与所述导电柱电耦合；且
所述第二经掺杂半导体材料与所述沟道材料柱电耦合。
2.根据权利要求1所述的集成式组合件，其中所述另一区具有邻近所述存储器区的边界边缘；其中所述边界边缘沿着第一方向延伸且所述面板沿着与所述第一方向交叉的第二方向延伸；且其中所述第一经掺杂半导体材料被配置成包含沿着所述边界边缘并且沿着所述第一方向延伸的第一部分，并且包含沿着所述第二方向延伸的第二部分。
3.根据权利要求2所述的集成式组合件，其中所述第二部分包括处于所述面板的对置侧面上的一对片段。
4.根据权利要求2所述的集成式组合件，其中所述第二部分处于所述面板下方。
5.根据权利要求2所述的集成式组合件，其中所述第二方向大体上正交于所述第一方向。
6.根据权利要求2所述的集成式组合件，其中所述存储器区是第一存储器区域；其中
所述边界边缘是第一边界边缘并且沿着所述另一区的第一侧面；其中第二存储器区沿着所述另一区的第二侧面，其中所述第二侧面与所述第一侧面处于对置关系中；其中所述另一区的第二边界边缘沿着所述第二侧；且其中所述第一经掺杂半导体材料被配置成包含沿着所述第二边界边缘并且沿着所述第一方向延伸的第三部分。
7.根据权利要求1所述的集成式组合件，其中所述第一经掺杂半导体材料和第二经掺杂半导体材料包括硅。
8.根据权利要求7所述的集成式组合件，其中所述第一经掺杂半导体材料包括掺杂剂，所述掺杂剂包含碳、磷、砷、硼、氮、氧和镓中的一或多种。
9.根据权利要求8所述的集成式组合件，其中所述掺杂剂以在从约1015个原子/立方厘米到约1025个原子/立方厘米的范围内的浓度存在。
10.根据权利要求7所述的集成式组合件，其中所述第一经掺杂半导体材料包括p型经掺杂硅，且所述第二经掺杂半导体材料包括n型经掺杂硅。
11.根据权利要求10所述的集成式组合件，其中所述第一经掺杂半导体材料包括经硼掺杂的硅，且其中所述第二经掺杂半导体材料包括经磷掺杂的硅。
12.根据权利要求1所述的集成式组合件，其中位线处于所述沟道材料柱上方并且与所述沟道材料柱电耦合；其中所述位线还与所述导电柱耦合；且其中所述逻辑电路系统包含感测放大器电路系统。
13.根据权利要求1所述的集成式组合件，其包括处于所述存储器区和所述另一区上方的竖直堆叠式导电层级；且其中所述沟道材料柱和所述柱延伸穿过所述竖直堆叠式导电层级。
14.根据权利要求13所述的集成式组合件，其中所述竖直堆叠式导电层级的上部导电层级是存储器单元层级，且其中所述竖直堆叠式导电层级的下部导电层级是选择装置层级。
15.根据权利要求13所述的集成式组合件，其中所述导电层级包括金属。
16.根据权利要求15所述的集成式组合件，其中所述导电层级通过包括绝缘材料的居间层级彼此间隔开。
17.一种集成式组合件，其包括：
第一存储器区域、从所述第一存储器区偏移的第二存储器区，以及处于所述第一存储器区和第二存储器区之间的中间区；所述中间区具有邻近所述第一存储器区的第一边缘并且具有邻近所述第二存储器区的第二边缘；
第一沟道材料柱，其布置于所述第一存储器区内；
第二沟道材料柱，其布置于所述第二存储器区内；
导电柱，其布置于所述中间区内；
跨所述第一存储器区、所述中间区和所述第二存储器区延伸的面板；所述面板横向处于第一存储器块区和第二存储器块区之间；和
经掺杂半导体材料，其处于所述中间区内并且配置为具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和与所述面板相邻的带状区的大体H形结构。
18.根据权利要求17所述的集成式组合件，其中所述带状区包含处于所述面板的一个侧面上的第一片段和处于所述面板的对置侧面上的第二片段。
19.根据权利要求17所述的集成式组合件，其中所述带状区处于所述面板下方。
20.根据权利要求17所述的集成式组合件，其中所述经掺杂半导体材料包括硅。
21.根据权利要求20所述的集成式组合件，其中所述经掺杂半导体材料包括掺杂剂，所述掺杂剂包含碳、磷、砷、硼、氮、氧和镓中的一或多种。
22.根据权利要求21所述的集成式组合件，其中所述掺杂剂以在从约1015个原子/立方厘米到约1025个原子/立方厘米的范围内的浓度存在。
23.根据权利要求21所述的集成式组合件，其中所述掺杂剂以在从约1018个原子/立方厘米到约1022个原子/立方厘米的范围内的浓度存在。
24.根据权利要求17所述的集成式组合件，其中所述经掺杂半导体材料包括经硼掺杂的硅，其中硼以在从约1018个原子/立方厘米到约1022个原子/立方厘米的范围内的浓度存在。
25.根据权利要求17所述的集成式组合件，其中所述导电柱中的每一个具有被包括二氧化硅的环横向环绕的下部区。
26.根据权利要求17所述的集成式组合件，其中所述环是外环并且横向环绕包括半导体材料的内环。
27.根据权利要求26所述的集成式组合件，其中所述半导体材料包括硅。
28.根据权利要求17所述的集成式组合件，其包括：
源极，其电耦合到所述第一沟道材料柱的下部区；和
CMOS电路系统，其处于所述导电柱下方并且电耦合到所述导电柱。
29.根据权利要求28所述的集成式组合件，其中所述源极结构包含经掺杂半导体材料的竖直堆叠层。
30.根据权利要求29所述的集成式组合件，其包括处于经掺杂半导体材料的所述竖直堆叠层之间的绝缘材料中介层。
31.根据权利要求17所述的集成式组合件，其中组件以操作方式邻近所述沟道材料柱并且还与所述导电柱耦合，且其中所述导电柱与逻辑电路系统电耦合。
32.根据权利要求31所述的集成式组合件，其中所述组件是位线，且其中所述逻辑电路系统包含感测放大器电路系统。
33.一种形成集成式组合件的方法，其包括：
形成包含第一存储器区域、从所述第一存储器区横向偏移的第二存储器区以及横向处于所述第一存储器区和第二存储器区之间的中间区的构造；所述构造包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第一堆叠；所述第一堆叠包括交替的含半导体材料区和中介区；存在所述含半导体材料区中的至少三个，其中所述含半导体材料区中的一个是中心含半导体材料区并且竖直处于所述含半导体材料区的其它两个之间；所述构造还包含跨所述第一存储器区、所述第二存储器区和所述中间区延伸的第二堆叠，其中所述第二堆叠处于所述第一堆叠上方；所述第二堆叠包括交替的第一层级和第二层级，其中所述第一层级包括牺牲材料且所述第二层级包括绝缘材料；所述中间区具有邻近所述第一存储器区的第一边缘和邻近所述第二存储器区的第二边缘；所述中心含半导体材料区具有相对经掺杂部分和相对未经掺杂部分；所述相对未经掺杂部分处于所述存储器区内和所述中间区内；所述相对经掺杂部分仅处于所述中间区内并且配置为具有沿着所述第一边缘的第一支脚区、沿着所述第二边缘的第二支脚区和从所述第一支脚区延伸到所述第二支脚区的带状区的大体H形结构；
形成延伸穿过所述第一存储器区和第二存储器区的所述第二堆叠并且至少部分地进入到所述第一存储器区和第二存储器区的所述第一堆叠中的柱，所述柱包含单元材料和沟道材料；
形成延伸穿过所述中间区的所述第二堆叠并进入到所述中间区的所述第一堆叠中的柱；
形成穿过所述第二堆叠并且到达所述第一堆叠的所述中心含半导体材料区的狭缝开口；所述狭缝开口跨所述第一存储器区、所述中间区和所述第二存储器区延伸，并且处于所述带状区上方并且沿着所述带状区；
通过流动到所述狭缝开口中的一或多种蚀刻剂，从所述第一存储器区和第二存储器区内移除所述中心含半导体材料区，所述中心含半导体材料区的所述相对经掺杂部分对所述一或多种蚀刻剂具有抗性；所述中心含半导体材料区的所述移除在所述第一存储器区和第二存储器区内的所述第一堆叠中形成导管；
使所述导管延伸穿过所述单元材料并且到达所述柱的所述沟道材料；
在所述延伸的导管内形成经掺杂半导体材料；
使掺杂剂从所述经掺杂半导体材料向外扩散到所述沟道材料中，所述向外扩散的掺杂剂向上延伸到所述第一层级中的至少一个；和
将所述第一层级的所述牺牲材料中的至少一些替换为导电材料。
34.根据权利要求33所述的方法，其包括在所述狭缝开口内形成面板并且沿着所述第一存储器区和第二存储器区内的所述第一层级形成存储器单元，其中所述存储器单元包括所述沟道材料的区；其中所述存储器单元在第一存储器块区和第二存储器块区当中细分；且其中所述面板处于所述第一存储器块区和所述第二存储器块区之间。
35.根据权利要求33所述的方法，其另外包括将源极选择装置形成为包括所述第一层级中的所述至少一个。
36.根据权利要求33所述的方法，其中所述中心含半导体材料区包括硅，且其中所述中心含半导体材料区的所述相对经掺杂部分包括掺杂剂，所述掺杂剂包含碳、磷、砷、硼、氮、氧和镓中的一或多种。
37.根据权利要求36所述的方法，其中所述掺杂剂以在从约1018个原子/立方厘米到约1022个原子/立方厘米的范围内的浓度存在。
38.根据权利要求37所述的方法，其中所述中心含半导体材料区的所述相对未经掺杂部分在其中包括浓度小于或等于约1016个原子/立方厘米的任何掺杂剂。
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