KR20220049571A - 집적 조립체 및 집적 조립체 형성 방법 - Google Patents

집적 조립체 및 집적 조립체 형성 방법 Download PDF

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Abstract

일부 실시예는 집적 조립체를 형성하는 방법을 포함한다. 제1 스택이 전도성 구조 위에 형성된다. 제1 스택은 제1 층과 제3 층 사이에 제2 층을 포함한다. 제1 층 및 제3 층은 전도성이다. 제1 스택을 통해 제1 개구가 형성된다. 희생 재료는 제1 개구 내에 형성된다. 제2 스택이 제1 스택 위에 형성된다. 제2 스택에는 제1 및 제2 레벨이 교대로 있다. 제2 스택 및 희생 재료를 통해 제2 개구가 형성된다. 제1 반도체 재료는 제2 개구 내에 형성된다. 제3 개구는 제2 스택을 통해, 제3 층을 통해, 그리고 제2 층에 이르도록 형성된다. 제2 층이 제거되어 도관을 형성한다. 제2 반도체 재료는 도관 내에 형성된다. 도펀트는 제2 반도체 재료로부터 제1 반도체 재료 내로 외부 확산된다. 일부 실시예는 집적 조립체를 포함한다.

Description

집적 조립체 및 집적 조립체 형성 방법
관련 특허 데이터
이 출원은 2019년 8월 26일에 출원된 "Integrated Assemblies, and Methods of Forming Integrated Assemblies"이라는 제목의 미국 특허 출원 일련 번호 16/550,638호와 관련되며, 그 전체가 여기에 참조로 포함된다.
기술분야
집적 조립체(예: 집적 메모리 장치)를 형성하는 방법. 집적 조립체.
메모리는 전자 시스템에 대한 데이터 저장을 제공한다. 플래시 메모리는 메모리의 일 유형의 메모리로서, 최신 컴퓨터 및 장치에서 다양하게 사용된다. 예를 들어, 최신 개인용 컴퓨터에는 플래시 메모리 칩에 BIOS가 저장되어 있을 수 있다. 또 다른 예로서, 컴퓨터 및 기타 장치가 기존 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브의 플래시 메모리를 활용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리가 무선 전자 장치에서 인기가 높은데 왜냐하면, 제조업체가 표준화됨에 따라 새로운 통신 프로토콜을 지원할 수 있게 하고 향상된 기능을 위해 장치를 원격으로 업그레이드할 수 있는 기능을 제공할 수 있기 때문이다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있으며, 수직으로 적층된 메모리 셀을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에, 통합 배열 내에서 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인(1004)(예를 들어, 신호 WL0 내지 WLm을 전도하기 위한 워드라인) 및 제1 데이터 라인(1006)(예를 들어, 신호 BL0 내지 BLn을 전도하기 위한 비트라인)과 함께 행 및 열로 배열된 복수의 메모리 셀(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술의 장치(1000)의 블록도를 도시한다. 액세스 라인(1004) 및 제1 데이터 라인(1006)은 메모리 셀(1003)에서 정보를 전달하는 데 사용될 수 있다. 행 디코더(1007) 및 열 디코더(1008)는 메모리 셀(1003) 중 어느 것에 액세스하여야하는지를 결정하기 위해 어드레스 라인(1009) 상의 어드레스 신호 A0 내지 AX를 디코딩한다. 감지 증폭기 회로(1015)는 메모리 셀(1003)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입/출력(I/O) 라인(1005) 사이에서 정보의 값을 전달한다. I/O 라인(1005) 상의 신호 DQ0 내지 DQN은 메모리 셀(1003)에서 읽거나 기록될 정보의 값을 나타낼 수 있다. 다른 장치는 I/O 라인(1005), 주소 라인(1009) 또는 제어 라인(1020)을 통해 장치(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀(1003)에서 수행될 메모리 동작을 제어하는 데 사용되며 제어 라인(1020)의 신호를 활용한다. 장치(1000)는 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상에서 각각 공급 전압 신호 Vcc 및 Vss를 수신할 수 있다. 장치(1000)는 선택 회로(1040) 및 입/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 I/O 회로(1017)를 통해 신호 CSEL1 내지 CSELn에 응답하여, 메모리 셀(1003)에서 판독되거나 프로그래밍될 정보의 값을 나타낼 수 있는 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다. 열 디코더(1008)는 어드레스 라인(1009) 상의 A0 내지 AX 어드레스 신호에 기초하여 CSEL1 내지 CSELn 신호를 선택적으로 활성화할 수 있다. 선택 회로(1040)는 판독 및 프로그래밍 동작 동안 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공하기 위해 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있고, 도 2는 도 1의 메모리 어레이(1002)에 이용될 수 있는 3차원 NAND 메모리 장치(200)의 개략도를 도시한다. 장치(200)는 전하 저장 장치의 복수의 스트링을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 장치의 각각의 스트링은 예를 들어, 서로 위에 적층된 32개의 전하 저장 장치를 포함할 수 있으며, 각 전하 저장 장치는 예를 들어, 32개의 계층(예: Tier0-Tier31) 중 하나에 대응한다. 각각의 스트링의 전하 저장 장치는 전하 저장 장치의 스트링이 형성되는 내측에 반도체 재료(예를 들어, 폴리실리콘)의 각각의 필라(pillar)에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어, 복수의 스트링의 16개의 제1 그룹 중 각각의 제1 그룹은 예를 들어, 복수의(예를 들어, 32개의) 액세스 라인(즉, "전역 제어 게이트(CG) 라인", 워드라인(WL)이라고도 함)을 공유하는 8개의 스트링을 포함할 수 있다. 각각의 액세스 라인은 계층 내에서 전하 저장 장치들을 연결할 수 있다. 동일한 액세스 라인(따라서 동일한 계층에 해당)에 의해 결합된 전하 저장 장치는 각 전하 저장 장치가 2비트의 정보를 저장할 수 있는 셀을 포함할 때, 논리적으로 예를 들어 P0/P32, P1/P33, P2/P34 등과 같이 두 페이지로 논리적으로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어, 복수의 스트링의 8개의 제2 그룹의 각각의 제2 그룹은 8개의 데이터 라인 중 대응하는 하나에 의해 결합된 16개의 스트링을 포함할 수 있다. 메모리 블록의 크기는 1,024 페이지 및 총 약 16MB를 포함할 수 있다(예: 16 WL x 32 계층 x 2 비트 = 1,024 페이지/블록, 블록 크기 = 1,024 페이지 x 16KB/페이지 = 16MB). 스트링, 계층, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 도시된 것보다 많거나 적을 수 있다.
도 3은 X-X' 방향으로 도 2의 3D 낸드 메모리 장치(200)의 메모리 블록(300)의 단면도로서, 도 2와 관련하여 설명된 16개의 제1 스트링 그룹 중 하나에 전하 저장 장치의 15개 스트링을 포함한다. 메모리 블록(300)의 복수의 스트링들은 타일 열i, 타일 열j, 타일 열k와 같이, 각각의 서브세트(310, 320, 330)(예를 들어, 타일 열)로 그룹화될 수 있고, 각각의 서브세트(가령, 타일 열)은 메모리 블록(300)의 "부분 블록"(서브블록)을 포함한다. 전역 드레인 측 선택 게이트(SGD) 라인(340)은 복수의 스트링의 SGD에 연결될 수 있다. 예를 들어, 전역 SGD 라인(340)은 복수의(가령, 3개의) 서브 SGD 드라이버(332, 334, 336) 중 대응하는 하나를 통해 각각의 서브세트(가령, 타일 열)에 대응하는 각각의 서브 SGD 라인과 함께 복수(예를 들어, 3개)의 서브-SGD 라인(342, 344, 346)에 연결될 수 있다. 서브-SGD 드라이버(332, 334, 336) 각각은 다른 부분 블록에 독립적으로 대응하는 부분 블록(예를 들어, 타일 열)의 스트링의 SGD와 동시에 연결되거나 컷오프될 수 있다. 전역 소스-측 선택 게이트(SGS) 라인(360)은 복수의 스트링의 SGS에 연결될 수 있다. 예를 들어, 전역 SGS 라인(360)은 복수의 서브-SGS 라인(362, 364, 366)에 연결될 수 있으며, 각 서브-SGS 라인은 복수의 서브-SGS 라인(322, 324, 326) 중 대응하는 하나를 통해 각각의 서브세트(예를 들어, 타일 열)에 대응한다. 각각의 서브-SGS 드라이버(322, 324, 326)는 다른 부분 블록에 독립적으로 대응하는 부분 블록(예를 들어, 타일 열)의 스트링의 SGS를 동시에 연결하거나 컷오프할 수 있다. 전역 액세스 라인(예를 들어, 전역 CG 라인)(350)은 복수의 스트링들 각각의 각각의 계층에 대응하는 전하 저장 장치들을 결합할 수 있다. 각각의 전역 CG 라인(예를 들어, 전역 CG 라인(350))은 복수의 서브-스트링 드라이버(312, 314, 316) 중 대응하는 하나를 통해 복수의 서브-액세스 라인(예를 들어, 서브-CG 라인)(352, 354, 356)에 연결될 수 있다. 각각의 서브스트링 드라이버는 다른 부분 블록 및/또는 다른 계층에 독립적으로, 각각의 부분 블록 및/또는 계층에 대응하는 전하 저장 장치를 동시에 연결하거나 컷오프할 수 있다. 각각의 서브세트(예를 들어, 부분 블록) 및 각각의 계층에 대응하는 전하 저장 장치는 전하 저장 장치의 "부분 계층"(예를 들어, 단일 "타일")을 포함할 수 있다. 각각의 서브세트(예를 들어, 부분 블록)에 대응하는 스트링은 서브-소스(372, 374, 376) 중 대응하는 하나(가령, "타일 소스")에 연결될 수 있고, 각각의 서브-소스는 각각의 전원에 연결된다.
낸드 메모리 장치(200)는 도 4의 개략도를 참조하여 대안적으로 설명된다.
메모리 어레이(200)는 워드라인(2021 내지 202N), 및 비트라인(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링들(2061 내지 206M)을 포함한다. 각 NAND 스트링은 전하 저장 트랜지스터(2081 내지 208N)를 포함한다. 전하 저장 트랜지스터는 전하를 저장하기 위해 플로팅 게이트 재료(예를 들어, 폴리실리콘)를 사용할 수 있고, 또는, 전하를 저장하기 위해 전하 트래핑 재료(예를 들어, 실리콘 질화물, 금속 나노도트 등)를 사용할 수 있다.
전하 저장 트랜지스터(208)는 워드라인(202)과 스트링(206)의 교차점에 위치된다. 전하 저장 트랜지스터(208)는 데이터 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각각의 NAND 스트링(206)의 전하 저장 트랜지스터(208)는 소스-선택 장치(예를 들어, 소스 측 선택 게이트, SGS)(210)와 드레인 선택 장치(예를 들어, 드레인 측 선택 게이트, SGD)(212) 사이에서 직렬로 소스-드레인 연결된다. 각 소스-선택 장치(210)는 스트링(206)과 소스-선택 라인(214)의 교차점에 위치하는 반면, 각 드레인 선택 장치(212)는 스트링(206)과 드레인-선택 장치(215)의 교차점에 위치한다. 선택 장치(210, 212)는 임의의 적절한 액세스 장치일 수 있고, 일반적으로 도 4에 상자로 도시되어 있다.
각 소스-선택 장치(210)의 소스는 공통 소스 라인(216)에 연결된다. 각 소스-선택 장치(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스-선택 장치(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스-선택 장치(210)는 소스-선택 라인(214)에 연결된다.
각각의 드레인 선택 장치(212)의 드레인은 드레인 콘택트에서 비트라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 장치(2121)의 드레인은 비트라인(2281)에 연결된다. 각 드레인 선택 장치(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 장치(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터(208)는 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터(208)는 워드라인(202)에 연결된 제어 게이트(236)를 갖는다. 전하-저장 트랜지스터(208)의 열은 주어진 비트라인(228)에 결합된 NAND 스트링(206) 내의 트랜지스터이다. 전하 저장 트랜지스터(208)의 행은 주어진 워드라인(202)에 공통으로 결합된 트랜지스터이다.
3차원 NAND 아키텍처의 수직으로 적층된 메모리 셀은 그 아래에 정공 캐리어를 생성한 다음 전기장을 사용하여 메모리 셀을 따라 위쪽으로 정공 캐리어를 스위핑함으로써 블록 소거될 수 있다.
트랜지스터의 게이팅 구조는 메모리 셀의 블록 소거에 사용되는 정공을 생성하는 게이트 유도 드레인 누설(GIDL)을 제공하기 위해 활용될 수 있다. 트랜지스터는 전술한 소스측 선택(SGS) 장치일 수 있다. 메모리 셀들의 스트링과 연관된 채널 재료는 채널 재료 필라로서 구성될 수 있고, 그러한 필라의 영역은 SGS 장치와 게이트 결합될 수 있다. 채널 재료 필라의 게이트 결합 부분은 SGS 장치의 게이트와 겹치는 부분이다.
채널 재료 필라의 게이트 결합 부분의 적어도 일부가 과도핑되는 것이 바람직할 수 있다. 일부 응용에서 게이트 결합 부분은 과도핑된(heavily doped) 하부 영역과 약도핑된(lightly doped) 상부 영역 모두를 포함하는 것이 바람직할 수 있으며, 두 영역 모두 SGS 장치의 게이트와 겹친다. 특히, 약도핑된 영역과의 중첩은 SGS 장치에 대해 누출 없는 "OFF" 특성을 제공하고, 과도핑된 영역과의 중첩은 SGS 장치에 대한 누출 GIDL 특성을 제공한다. "과도핑된" 및 "약도핑된"이라는 용어는 특정 관습적 의미보다는 서로 관련하여 사용된다. 따라서, "과도핑된" 영역은 인접한 "약도핑된" 영역보다 더 많이 도핑되고, 통상적인 의미에서 과도핑(heavy doping)을 포함하거나 포함하지 않을 수 있다. 유사하게, "약도핑된" 영역은 인접한 "과도핑된" 영역보다 덜 도핑되지만, 통상적인 의미에서 약 도핑을 포함하거나 포함하지 않을 수 있다. 일부 응용에서, "약도핑된(lightly-doped)"이라는 용어는 약 1018 원자/cm3 이하의 도펀트를 갖는 반도체 재료를 지칭하고, 용어 "과도핑된(heavily-doped)"은 약 1022 원자/cm3 이상의 도펀트를 갖는 반도체 재료를 지칭한다.
채널 재료는 초기에 약도핑 레벨로 도핑될 수 있고, 그 다음 과도핑 영역은 밑에 있는 도핑된 반도체 재료로부터의 외부 확산에 의해 형성될 수 있다.
채널 재료 필라의 원하는 과도핑 영역을 달성하기 위한 개선된 방법을 개발하는 것이 요망된다.
도 1은 메모리 셀을 갖는 메모리 어레이를 갖는 종래 기술의 메모리 장치의 블록도를 도시한다.
도 2는 3D NAND 메모리 장치 형태의 도 1의 종래 기술의 메모리 장치의 개략도를 도시한다.
도 3은 X-X' 방향으로 도 2의 종래 기술의 3D 낸드 메모리 장치의 단면도를 도시한다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5 및 도 6은 예시적인 메모리 장치를 제조하기 위한 예시적인 실시예 방법의 예시적인 순차적 프로세스 스테이지에서의 예시적인 집적 조립체의 영역의 개략적인 측단면도이다.
도 6a 및 도 6b는 도 6에 대한 대안일 수 있는 공정 단계에서의 집적 조립체의 개략적인 측단면도이다.
도 7 내지 도 20은 도 6의 공정 단계에 이어지는 순차적 공정 단계에서의 예시적인 집적 조립체의 개략적인 측단면도이다. 예시적인 메모리 장치가 도 20에 도시되어 있다.
도 20a는 도 20의 라인 20A-20A를 따른 개략적인 평면도이다. 도 20의 측단면도는 도 20a의 20-20선을 따른 것이다.
도 21은 다른 예시적인 메모리 장치의 개략적인 측단면도이다.
일부 실시예는 전도성 소스 구조 위에 수직-적층 메모리 셀 레벨을 갖는 메모리 장치를 형성하는 새로운 방법을 포함한다. 메모리 장치는 메모리 셀 레벨과 전도성 소스 구조 사이에 적어도 하나의 선택 장치 레벨(예를 들어, 적어도 하나의 SGS 장치 레벨)을 포함한다. 채널 재료는 메모리 셀 레벨과 선택 장치 레벨을 따라 수직으로 연장된다. 희생 재료는 처음에 전도성 소스 구조의 영역에 제공된다. 희생 재료는 전도성 도핑된 반도체 재료로 대체되고, 도펀트는 전도성 도핑된 반도체 재료로부터 채널 재료의 하부 영역으로 외부 확산된다. 채널 재료의 하부 영역 내의 도펀트는 선택 장치 레벨(들)의 도핑된 영역(들)을 형성하기 위해 원하는 위치 및 농도로 제공될 수 있다. 예시적인 실시예들은 도 5-21을 참조하여 아래에서 설명된다.
도 5를 참조하면, 집적 조립체(10)는 베이스(12) 위에 전도성 구조(14)를 포함한다.
베이스(12)는 반도체 재료를 포함할 수 있고; 예를 들어 단결정 실리콘(Si)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 베이스(12)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 조립체로) 및 반도체 재료 층(단독으로 또는 다른 재료)을 포함하는, 그러나 이에 제한되지 않는, 반도체 재료를 포함하는 임의의 구조물을 의미한다. "기판"이라는 용어는 위에서 설명된 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 의미한다. 일부 응용에서, 베이스(12)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 해당할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료, 등 중 하나 이상을 포함할 수 있다.
예를 들어, 베이스(12)와 전도성 구조(14) 사이에 다른 재료, 장치, 등이 있을 수 있음을 나타내기 위해 베이스(12)와 전도성 구조(14) 사이에 갭이 제공된다.
전도성 구조(14)는 예를 들어 다양한 금속(예: 티타늄(Ti), 텅스텐(W), 코발트(Co), 니켈(Ni), 백금(Pt), 루테늄(Ru) 등), 금속 - 함유 조성물(예: 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성 도핑된 반도체 재료(예: 전도성 도핑된 실리콘, 전도성 도핑된 게르마늄, 등) 중 하나와 같은, 임의의 적절한 전기 전도성 조성물을 포함할 수 있다.
일부 실시예에서, 전도성 구조(14)는 금속을 포함할 수 있고, 금속 함유 구조로 지칭될 수 있다.
일부 실시예에서, 전도성 구조(14)는 WSi를 포함하거나, 본질적으로 구성되거나, WSi로 구성될 수 있으며, 여기서 화학식은 특정 화학량론보다는 특정 화학양론보다는 주구성요소를 나타낸다. WSi는 대안적으로 WSix로 지칭될 수 있으며, 여기서 x는 0보다 큰 숫자이다.
스택(16)이 전도성 구조(14) 위에 형성된다. 스택(16)은 제1 층(18), 제2 층(20), 및 제3 층(22)을 포함한다. 제1, 제2 및 제3 층은 각각 제1, 제2 및 제3 재료(24, 26 및 28)를 포함한다.
일부 실시예에서, 제1 및 제3 재료(24, 28)는 전기 전도성일 수 있다. 이러한 실시양태에서, 제1 및 제3 재료는 예를 들어, 다양한 금속(예: 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등), 금속 함유 조성물(예: 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성 도핑된 반도체 재료(예를 들어, 전도성 도핑된 실리콘, 전도성 도핑된 게르마늄 등) 중 하나 이상과 같은, 임의의 적합한 전기 전도성 조성물(들)을 포함할 수 있다. 일부 실시예에서, 제1 및 제3 재료는 전도성 도핑된 반도체 재료를 포함할 수 있다. 반도체 재료는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 실리콘, 게르마늄, III/V족 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나 본질적으로 구성되거나 구성될 수 있으며; III/V족 반도체 재료라는 용어는 주기율표의 III족과 V족에서 선택된 원소를 포함하는 반도체 재료를 의미한다(III족과 V족은 오래된 명명법이며 지금은 13족과 15족이라고 함). 제1 및 제3 재료(24, 28)는 서로 동일한 조성을 포함할 수 있거나, 서로에 대해 상이한 조성을 포함할 수 있다. 일부 실시예에서, 제1 및 제3 재료(24, 28)는 전도성 도핑된 실리콘을 포함할 수 있다. 전도성 도핑된 실리콘은 적절한 전도성 향상 도펀트(예를 들어, 붕소, 인, 비소 등)와 함께 약 1022개 이상의 원자/cm3, 약 1024개 이상의 원자/cm3 등의 농도로 도핑될 수 있다. 일부 실시예에서, 재료(24, 28)는 인과 함께 적절한 전도도 향상 농도로 도핑된 n형 실리콘일 수 있다.
제2 재료(26)는 희생 재료일 수 있고, 구체적으로 제1 및 제3 재료(24, 28)에 대해 선택적으로 제거될 수 있는 재료일 수 있다. 본 개시 및 다음의 청구항을 해석하는 용도로서, 재료가 타 재료보다 빠르게 에칭될 수 있을 경우, 재료가 타 재료보다 선택적으로 제거가능하다고 여겨진다.
일부 실시예에서, 제2 재료(26)는 이산화규소, 질화규소 등을 포함하거나, 본질적으로 구성되거나 구성될 수 있다. 일부 실시예에서, 제2 층(20)은 도시된 단일 재료를 포함하기 보다는 다중 재료를 포함할 수 있다. 예를 들어, 제2 층(20)은 2개 이상의 적층된 재료의 라미네이트를 포함할 수 있다.
일부 실시예에서, 스택(16)은 이후 공정 단계에서 형성되는 다른 스택과 구별하기 위해 제1 스택으로 지칭될 수 있다. 일부 실시예에서, 희생 재료(26)는 이후 공정 단계에서 형성되는 다른 희생 재료와 구별하기 위해 제1 희생 재료로 지칭될 수 있다.
도 6을 참조하면, 개구(30)는 스택(16)을 통해 전도성 구조(14)로 연장되도록 형성된다. 예시된 실시예에서, 개구(30)는 전도성 구조(14)의 상부 표면에서 정지한다. 다른 실시예에서, 개구(30)는 전도성 구조(14) 내로 연장될 수 있다. 일부 실시예에서, 개구(30)는 후속 공정 단계에서 형성되는 다른 개구와 구별하기 위해 제1 개구로 지칭될 수 있다.
라이너(32)는 스택(16)의 상부 표면을 가로질러 그리고 개구(30) 내에서 연장하도록 형성된다. 라이너(32)는 라이너 재료(34)를 포함한다. 라이너 재료는 대안적으로 보호 재료로 지칭될 수 있다. 재료(34)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 실리콘 질화물, 실리콘 등을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 라이너 재료(34)가 본질적으로 실리콘으로 구성되는 정도까지, 이러한 실리콘은 상대적으로 도핑되지 않을 수 있고; 예를 들어, 약 1016 원자/cm3 이하, 약 1015 원자/cm3 이하 등의 도펀트 농도를 가질 수 있다. 따라서, 라이너 재료(34)가 본질적으로 실리콘으로 구성되는 경우, 라이너 내에 존재하는 도펀트(있는 경우)의 양은 대략 고유 농도(intrinsic concentration)일 수 있다.
일부 실시예에서, 라이너 재료(34)는 후속 공정 단계에서 형성되는 다른 보호 재료와 구별하기 위해 보호 제1 재료로 지칭될 수 있다.
희생 재료(36)은 스택(16)을 가로질러 그리고 라이닝된 개구(30) 내에서 연장하도록 형성된다. 일부 실시예에서, 희생 재료(36)는 제1 재료(34)와 구별하기 위해 제2 재료로 지칭될 수 있다.
일부 실시예에서, 희생 재료(26, 36)는 각각 제1 및 제2 희생 재료로 지칭될 수 있다.
재료(36)는 보호 제1 재료(34)에 대해 선택적으로 제거가능한 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예에서, 보호 제1 재료(34)는 질화규소를 포함하고, 제2 재료(36)는 이산화규소와, 붕소, 인 및 불소 중 하나 이상(예: 보로포스포실리케이트 글래스)을 포함한다. 일부 실시예에서, 보호 제1 재료(34)는 본질적으로 실리콘으로 구성되고, 제2 재료(36)는 텅스텐을 포함하거나, 본질적으로 구성되거나, 구성된다.
일부 실시예에서, 보호 라이너(32)는 단일 재료(34)를 포함하기보다는 다중 재료를 포함할 수 있다. 예를 들어, 도 6a는 라이너(32)가 제1 재료(34) 위에 제2 라이너 재료(38)를 포함하는 실시예를 도시한다. 일부 실시예에서, 제1 재료(34)는 본질적으로 실리콘으로 구성된 영역으로 간주될 수 있다. 이러한 실시예에서, 제2 재료(38)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있고, 희생 재료(36)는 텅스텐을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 도 6b는 라이너(32)가 다중 재료를 포함하는 다른 실시예를 도시한다. 도 6b의 실시예에서, 라이너(32)는 본질적으로 실리콘으로 이루어진 재료(34)을 포함하고, - 재료(38)는 이산화규소를 포함하며 - 재료(38) 위에 또 다른 재료(40)을 포함한다. 재료(40)는 예를 들어, 금속 질화물(예를 들어, 티타늄 질화물)을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 도 6b의 희생 재료(36)는 텅스텐을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
도 7은 도 6의 공정 단계에 후속하는 공정 단계를 도시하며, 평탄화(예를 들어, 화학적 기계적 연마, CMP)를 이용하여 스택(16)의 상부 표면 위로부터 희생 재료(36) 및 라이너 재료(34)를 제거함을 보여준다. 평탄화는 재료(28, 34, 36)를 가로질러 연장되는 평탄화된 표면(41)을 형성한다. 표면(41)은 예시된 평면형 토포그래피를 가질 수도 있고 갖지 않을 수도 있고, 일부 실시예에서 연질 재료(36) 내로 연장되는 디봇(오목성)을 가질 수 있다.
도시된 실시예가 평탄화 프로세스로 스택(16) 위에서 라이너 재료(34)를 제거했지만, 다른 실시예에서 평탄화 프로세스는 스택(16) 위에서 라이너를 제거하는 것보다 라이너(32)(도 6)의 상부 표면에서 멈출 수 있다.
도 8을 참조하면, 제2 스택(42)이 제1 스택(16) 위에 형성된다. 제2 스택(42)은 교번하는 제1 및 제2 레벨(44, 46)을 갖는다. 제1 레벨(44)은 재료(48)를 포함하고, 제2 레벨(46)은 재료(50)를 포함한다. 재료(48, 50)는 임의의 적합한 조성물을 포함할 수 있다. 일부 실시예에서, 재료(48)는 질화규소를 포함하거나, 본질적으로 구성되거나, 구성될 수 있고; 재료(50)는 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다. 일부 실시예에서 재료(48 및 50)는 개구(30)(도 6) 내에 형성된 제1 및 제2 재료(34 및 36)와 구별하기 위해 각각 제3 재료 및 제4 재료로 지칭될 수 있다.
베이스(12)(도 7)는 도면을 단순화하기 위해 도 8(및 도 8에 이어지는 도면)에 도시되지 않는다. 그러나 베이스는 여전히 존재한다는 것을 이해해야 한다.
도 9를 참조하면, 개구(52)는 제2 스택(42)을 통해 희생 재료(36)까지 연장되도록 형성된다. 개구(52)는 도 6의 제1 개구(30)와 구별하기 위해 제2 개구로 지칭될 수 있다.
도 10을 참조하면, 개구(52)는 희생 재료(36)(도 9)를 통해 보호 재료(34)로 연장된다.
도 11을 참조하면, 반도체 재료(채널 재료)(54)는 개구(52) 내에 형성된다. 반도체 재료(54)는 후속 공정 단계에서 형성되는 다른 반도체 재료와 구별하기 위해 제1 반도체 재료로 지칭될 수 있다. 제1 반도체 재료(채널 재료)(54)는 채널 재료 필라(56)을 형성한다.
반도체 재료(54)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서, 실리콘, 게르마늄, III/V족 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물 등 중 하나 이상을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예에서, 반도체 재료(54)는, 적절하게 도핑된 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다.
예시된 실시예에서, 채널 재료 필라(56)는 환형 링(도 20a의 평면도에 도시됨)이며, 이러한 환형 링은 절연 재료(58)를 둘러싸고 있다. 채널 재료 필라의 이러한 구성은 "중공" 채널 구성에 대응하는 것으로 간주될 수 있고, 유전체 재료(58)가 채널 재료 필라의 중공 내에 제공된다. 다른 실시예에서, 채널 재료는 도시된 중공 필라로 구성되기 보다는 고형(solid) 필라로 구성될 수 있다.
채널 재료 필라(56)는 개재 영역(60)에 의해 스택(42)의 재료(48 및 50)로부터 이격된다. 영역(60)은 하나 이상의 셀 재료(메모리 셀 재료)를 포함하며, 이러한 셀 재료는 채널 재료(54) 이전에 개구(52) 내에 형성된다. 영역(60)의 셀 재료는 터널링 재료, 전하 저장 재료, 전하 차단 재료 및 유전 장벽 재료를 포함할 수 있다. 터널링 재료(게이트 유전체 재료로도 지칭됨)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시양태에서, 이산화규소, 산화알루미늄, 산화하프늄, 산화지르코늄, 등 중 하나 이상을 포함할 수 있다. 전하-저장 재료는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 플로팅 게이트 재료(예를 들어, 폴리실리콘) 또는 전하 트래핑 재료(예를 들어, 실리콘 질화물, 실리콘 옥시나이트라이드, 전도성 나노도트, 등 중 하나 이상)를 포함할 수 있다. 전하-차단 재료는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 이산화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등 중 하나 이상을 포함할 수 있다. 유전-장벽 재료는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 산화알루미늄, 산화하프늄, 산화지르코늄 등 중 하나 이상을 포함할 수 있다.
도 12를 참조하면, 개구(62)는 제2 스택(42), 제3 층(22) 및 제2 층(26)을 통과하도록 형성된다. 개구(52)는 제2 층(26)을 관통할 수도 있고 관통하지 않을 수도 있다. 개구(62)는 도 6의 제1 개구(30) 및 도 9의 제2 개구(52)와 구별하기 위한 제3 개구로 지칭될 수 있다. 일부 실시예에서, 개구(52)는 원통형 개구(도 20a의 평면도를 참조하여 이해될 수 있음)이고, 개구(62)는 도 12의 단면에 대해 페이지 내외로 연장되는 트렌치이다(또한 도 20a의 평면도를 참조하여 이해될 수 있음).
개구(62)는 스택(42)의 재료(48, 50)를 따라 연장되는 측벽 표면(63)을 갖는다. 도시된 실시예에서, 측벽 표면(63)은 테이퍼링(tapered)된다. 다른 실시예에서, 측벽 표면(63)은 실질적으로 수직으로 직선일 수 있고; "실질적으로 수직으로 직선"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 수직으로 직선을 의미한다.
도 13을 참조하면, 보호 재료(64)는 개구(62)의 측벽 표면(63)을 따라 형성된다. 일부 실시예에서, 보호 재료(64)는 측벽 표면(63)을 라이닝하는 것으로 간주될 수 있다. 일부 실시예에서, 보호 재료(64)는 제1 보호 재료(34)로부터 구분을 위해 제2 보호 재료로 지칭될 수 있다. 일부 실시예에서, 보호 재료(64)는 제1, 제2, 제3 및 제4 재료(34, 36, 48 및 50)와 구별하기 위해 제5 재료로 지칭될 수 있다.
보호 재료(64)는 임의의 적합한 조성물(들)을 포함할 수 있다. 일부 실시예에서, 보호 재료(64)는 실리콘을 포함하거나, 본질적으로 구성되거나, 구성될 수 있고; 구체적으로, 유효하게 도핑되지 않은 실리콘을 포함할 수 있다(예를 들어, 고유 도펀트 농도를 포함하고, 일부 실시예에서 약 1016 원자/cm3 이하의 도펀트 농도를 포함함).
도 14를 참조하면, 제2 층(20)(도 13)의 희생 재료(26)는 제1 및 제3 층(18 및 22)의 재료(24 및 28)에 대해, 그리고 보호 재료(64)에 대해 선택적으로 제거된다. 이는 제1 및 제3 층(18, 22) 사이에 도관(66)을 형성한다.
도 15를 참조하면, 도관(66)은 반도체 재료(채널 재료)(54)의 측벽 표면(67)을 노출시키기 위해 영역(60) 내의 셀 재료 및 보호 재료(34)를 통해 연장된다.
도 16을 참조하면, 전도성 도핑된 반도체 재료(68)가 도관(66) 내에 형성된다(도 15). 반도체 재료(68)는 제1 반도체 재료(54)와 구별하기 위해 제2 반도체 재료로 지칭될 수 있다.
반도체 재료(68)는 임의의 적절한 조성(들)을 포함할 수 있고; 일부 실시예에서, 실리콘, 게르마늄, III/V족 반도체 재료(예를 들어, 갈륨 인화물), 반도체 산화물, 등 중 하나 이상을 포함하거나, 본질적으로 구성되거나, 구성될 수 있다. 일부 실시예에서, 반도체 재료(68)는 n형 도펀트(예를 들어, 인)로 고농도로 도핑된(예를 들어, 적어도 약 1022 원자/cm3의 농도로 도핑된) 실리콘을 포함할 수 있다. 반도체 재료(68)는 일부 실시예에서 전도성 재료(24 및 28) 중 하나 또는 둘 모두와 동일한 조성을 포함할 수 있고, 다른 실시예에서 전도성 재료(24 및 28) 둘 모두와 상이한 조성을 포함할 수 있다.
도 17을 참조하면, 재료(64, 68)가 개구(슬릿)(62) 내부로부터 제거된다. 재료(64, 68)는 슬릿(62) 내의 임의의 적절한 레벨로 제거될 수 있다. 도시된 실시예에서, 재료(64 및 68)는 슬릿 내부로부터 완전히 제거되지만, 다른 실시예에서 재료(64, 62) 중 하나 또는 둘 모두가 슬릿(62)의 일부 내에 남을 수 있음을 이해해야 한다.
또한, 도펀트는 전도성 도핑된 반도체 재료(68)로부터 반도체 재료(채널 재료)(54) 내로 외부 확산되어, 반도체 재료(54)의 하부 내에 고농도 도핑 영역(74)을 형성한다. 스티플링(stippling)을 이용하여 고농도 도핑 영역(74) 내의 도펀트를 표시할 수 있다.
도핑된 재료(68)로부터 반도체 재료(54)로의 외부 확산은, 예를 들어, 적절한 열처리(예를 들어, 적어도 약 2분의 지속시간 동안 약 300℃를 초과하는 온도에서의 열처리)를 포함한, 임의의 적절한 처리로 달성될 수 있다.
도 18을 참조하면, 제1 레벨(44)의 재료(48)(도 16)가 제거되고 전도성 재료(70)로 대체된다. 전도성 재료(70)가 제1 레벨(44)을 완전히 채우는 것으로 도시되어 있지만, 다른 실시예에서는 제1 레벨(44) 내부에 제공된 재료의 적어도 일부가 절연 재료(예를 들어, 유전 차단 재료)일 수 있다. 전도성 재료(70)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 실시예에서 티타늄 질화물에 의해 적어도 부분적으로 둘러싸인 텅스텐 코어를 포함할 수 있다.
도 18의 제1 레벨(44)은 전도성 레벨이고, 스택(42)은 교번하는 절연 레벨(46)과 전도성 레벨(44)을 포함하는 것으로 간주될 수 있다.
도 19를 참조하면, 절연 재료(72)가 슬릿(62) 내에 형성된다. 절연 재료(72)는 임의의 적합한 조성물(들)을 포함할 수 있고; 일부 구현예에서 이산화규소를 포함하거나, 본질적으로 구성되거나, 또는 구성될 수 있다.
도 20을 참조하면, 조립체(10)는 메모리 셀(80) 및 선택 장치(SGS 장치)(78)를 포함하는 메모리 장치로 도시되어 있다. 전도성 레벨(44)의 최하위는 44a로 표시되고, 도핑된 영역(74)은 전도성 레벨(44a)까지 연장된다. 전도성 레벨(44a)은 SGS 장치(78)를 포함한다. 도시된 실시예에서, 도펀트는 SGS 장치에 대한 누설되지 않는 "OFF" 특성과 SGS 장치에 대한 누설 GIDL 특성 사이의 원하는 균형을 달성하기 위해 레벨(44a)을 부분적으로 가로질러 연장된다. 전도성 레벨 중 하나만이 소스-선택 장치에 통합되는 것으로 도시되어 있지만, 다른 실시예에서 다수의 전도성 레벨이 소스-선택 장치에 통합될 수 있다. 전도성 레벨은 장-채널 소스-선택 장치에 함께 통합되도록 서로 전기적으로 결합될 수 있다(함께 묶음). 다수의 전도성 레벨이 소스-선택 장치에 통합되면, 외부 확산 도펀트는 소스-선택 장치에 통합되는 2개 이상의 전도성 레벨(44)을 가로질러 위쪽으로 연장될 수 있다.
메모리 셀(80)(예를 들어, NAND 메모리 셀)은 서로 수직으로 적층된다. 메모리 셀(80)은 제1 레벨(44)을 따라 있다. 각각의 메모리 셀은 반도체 재료(채널 재료)(54)의 영역을 포함하고, 전도성 레벨(44)의 영역(제어 게이트 영역)을 포함한다. 메모리 셀(80)에 의해 구성되지 않는 전도성 레벨의 영역은 제어 게이트 영역을 드라이버 회로 및/또는 다른 적절한 회로와 연결하는 워드라인 영역(또는 라우팅 영역)으로 간주될 수 있다. 메모리 셀(80)은 또한 영역(60) 내에 셀 재료(예를 들어, 터널링 재료, 전하 저장 재료, 유전 장벽 재료 및 전하 차단 재료)를 포함한다.
일부 실시예에서, 메모리 셀(80)과 연관된 전도성 레벨(44)은, 워드라인/제어 게이트 레벨(또는 메모리 셀 레벨)로 지칭될 수 있는데, 이는 NAND 스트링의 수직으로 적층된 메모리 셀과 연관된 워드라인 및 제어 게이트를 포함하기 때문이다. NAND 스트링은 임의의 적절한 수의 메모리 셀 레벨을 포함할 수 있다. 예를 들어, NAND 스트링은 8개의 메모리 셀 레벨, 16개의 메모리 셀 레벨, 32개의 메모리 셀 레벨, 64개의 메모리 셀 레벨, 512개의 메모리 셀 레벨, 1024개의 메모리 셀 레벨 등을 가질 수 있다.
전도성 재료(14, 24, 68, 28)는 함께 메모리 장치의 소스 구조(76)를 형성한다. 소스 구조는 "배경" 섹션에서 설명된 소스 구조(216)와 유사할 수 있다. 소스 구조는 제어 회로(예: CMOS)와 결합된 것으로 표시된다. 제어 회로는 소스 구조(76) 아래에 있을 수 있거나(예를 들어, 도 5의 베이스(12)와 연관될 수 있고 소스 구조(76) 바로 아래 위치에 있을 수 있음) 또는 임의의 다른 적절한 위치에 있을 수 있다. 전도성 재료(14)는 임의의 적절한 프로세스 단계에서 제어 회로(예를 들어, CMOS)와 결합될 수 있다.
일부 실시예에서, 채널 재료 필라(56)는 메모리 장치(10)를 가로질러 연장하는 다수의 실질적으로 동일한 채널 재료 필라를 나타내는 것으로 간주될 수 있으며; "실질적으로 동일한"이라는 용어는 제조 및 측정의 합리적인 허용 오차 내에서 동일한 것을 의미한다. 도 20a의 평면도는 매트릭스 내에 배열된 필라(56)를 도시하고(도시된 실시예에서 필라(56)가 육각형으로 채워짐(hexagonally packed)), 채널 재료 필라의 매트릭스를 통해 연장되는 슬릿(62)을 도시한다. 일부 실시예에서, 슬릿(62)은 제1 블록 영역(82)과 제2 블록 영역(84) 사이에서 필라를 분할할 수 있다. 따라서, 슬릿(62)의 일측 상의 메모리 셀(80)은 제1 블록 영역(82) 내에 있는 것으로 간주될 수 있고, 슬릿(62)의 다른 쪽의 메모리 셀(80)은 제2 블록 영역(84) 내에 있는 것으로 간주될 수 있다. 블록 영역(82 및 84)은 본 개시의 "배경" 섹션에서 위에서 설명된 블록(또는 서브-블록)과 유사할 수 있다.
일부 실시예에서, SGS 층(44a) 아래의 채널 재료(54)의 영역은 채널 재료의 하부 영역으로 간주된다. 채널 재료의 하부 영역을 따른 라이너 재료(34)는 소스 구조(76)의 반도체 재료의 상부(22)의 전도성 도핑된 반도체 재료(예를 들어, 실리콘)(28)를 따라 제1 라이너 영역(90)으로, 그리고, 소스 구조(76)의 반도체 재료의 하부(18)의 전도성 도핑된 반도체 재료(예를 들어, 실리콘)(24)를 따른 제2 라이너 영역(92)으로, 구성되는 것으로 간주될 수 있다. 제1 및 제2 라이너 영역(90, 92)은 개입 갭(94)에 의해 서로로부터 수직으로 이격된다. 라이너 영역(90, 92)은 영역(60) 내의 셀 재료(메모리 셀 재료)를 따라 위치한다.
도 21은 도 20의 경우와 유사한 메모리 장치(10)를 도시하지만 선형 영역(90, 92)은 도 6b와 관련하여 앞서 기술한 3개의 층(34, 38, 40)을 포함한다. 이러한 3개의 층은 일부 실시예에서 라미네이트 구성을 형성하기 위해 함께 고려될 수 있다. 도 20a의 평면도는 도 20의 라인 20A-20A를 따라서처럼, 도 21의 라인 20A-20A를 따라 동일하게 유지된다.
위에서 논의된 조립체 및 구조는 집적 회로("집적 회로"라는 용어는 반도체 기판에 의해 지지되는 전자 회로를 의미) 내에서 활용될 수 있고, 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 장치 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션 특정 모듈에 사용될 수 있으며, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 등과 같은 광범위한 시스템 중 하나일 수 있다.
달리 명시되지 않는 한, 여기에 설명된 다양한 재료, 물질, 조성 등은 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 등을 포함하여 현재 알려져 있거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
"유전체" 및 "절연성"이라는 용어는 절연성 전기적 특성을 갖는 재료를 설명하는 데 사용될 수 있다. 이 용어들은 본 개시에서 동의어로 간주된다. 어떤 경우에는 "유전체"라는 용어를 사용하고 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어를 사용하여 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공하는 것일 수 있으며, 중요한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
"전기적으로 연결된" 및 "전기적으로 결합된"이라는 용어는 본 개시에서 모두 사용될 수 있다. 용어는 동의어로 간주된다. 어떤 경우에는 하나의 용어를 사용하고 다른 경우에는 다른 용어를 사용하여 다음 청구 범위 내에서 선행 근거를 단순화하기 위해 본 개시 내용 내에서 언어 변형을 제공하는 것일 수 있다.
도면에서 다양한 실시예의 특정 방향은 단지 예시를 위한 것이며, 실시예는 일부 응용예에서 도시된 방향에 대해 회전될 수 있다. 여기에 제공된 설명 및 뒤따르는 청구범위는 구조가 도면의 특정 방향에 있는지 또는 이러한 방향에 대해 회전되는지 여부에 관계없이 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 내의 특징만을 보여주고 단면의 평면 뒤의 재료는 표시하지 않는다.
일 구조가 다른 구조의 "상에", "인접하여" 또는 "맞은편에" 위치하는 것으로 위에서 언급된 경우, 다른 구조 바로 위에 직접 놓일 수도 있고, 중간 개재 구조가 존재할 수도 있다. 대조적으로, 일 구조가 다른 구조 "바로 위에", "바로 인접하여" 또는 "바로 맞은편에"로 언급되는 경우에는 중간 구조가 존재하지 않는다. "바로 아래 쪽으로"(directly under), "바로 위 쪽으로"(directly over) 등의 용어는 직접적인 물리적 접촉을 나타내지 않고(달리 명시적으로 언급되지 않는 한), 대신 수직 정렬을 나타낸다.
구조(예: 층, 재료 등)는 이러한 구조가 일반적으로 밑에 있는 베이스(예: 기판)로부터 위쪽으로 연장된다는 것을 나타내기 위해 "수직으로 연장됨"으로 지칭될 수 있다. 수직으로 연장되는 구조는 베이스의 상부 표면에 대해 실질적으로 직각으로 연장되거나 연장되지 않을 수 있다.
일부 실시예는 집적 조립체를 형성하는 방법을 포함한다. 제1 스택이 전도성 구조 위에 형성된다. 제1 스택은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함한다. 제1 및 제3 층은 전기 전도성이다. 제2 층은 제1 희생 재료를 포함한다. 제1 스택을 통해 연장되도록 제1 개구가 형성된다. 제2 희생 재료는 제1 개구 내에 형성된다. 제2 스택이 제1 스택 위에 형성된다. 제2 스택에는 제1 및 제2 레벨이 교대로 있다. 제2 스택을 통해 제2 희생 재료에 이르도록 제2 개구가 형성된다. 제2 개구는 제2 희생 재료를 통해 연장된다. 제1 반도체 재료는 연장된 제2 개구 내에 형성된다. 제3 개구는 제2 스택, 제3 층을 통해 제2 층에 이르도록 형성된다. 제2 층의 제1 희생 재료가 제거되어 도관을 형성한다. 전도성 도핑된 제2 반도체 재료가 도관 내에 형성된다. 도펀트는 전도성 도핑된 제2 반도체 재료로부터 제1 반도체 재료로 외부 확산된다. 외부 확산 도펀트는 제1 레벨 중 적어도 하나까지 위쪽으로 연장된다. 전도성 재료는 제1 레벨 내에서 형성된다. 절연 재료가 제3 개구 내에 형성된다.
일부 실시예는 집적 조립체를 형성하는 방법을 포함한다. 금속 함유 구조물 위에 제1 스택이 형성된다. 제1 스택은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함한다. 제1 스택을 통해 연장되도록 제1 개구가 형성된다. 제1 개구는 보호 제1 재료로 라이닝되어 있다. 라이닝된 제1 개구는 제2 재료로 채워진다. 라이닝된 제1 개구를 채운 후, 제1 스택 위에 제2 스택이 형성된다. 제2 스택에는 제1 및 제2 레벨이 교대로 있다. 제1 레벨은 제3 재료를 포함하고, 제2 레벨은 제4 재료를 포함한다. 제4 재료는 절연재이다. 제2 스택을 통해 그리고 제1 개구 내의 제2 재료에 이르도록 제2 개구가 형성된다. 제2 개구는 제2 재료를 통해 보호 제1 재료까지 연장된다. 채널 재료는 연장된 제2 개구 내에 형성된다. 제3 개구는 제2 스택, 제3 층을 통해 제2 층에 이르도록 형성된다. 제3 개구의 측벽 표면에는 보호 제5 재료가 늘어서 있다. 제2 층은 제1 및 제3 층에 대해 선택적으로 제거되고, 보호 제5 재료에 대해 선택적으로 제거된다. 제2 층을 제거하면 도관이 형성된다. 전도성 도핑된 반도체 재료가 도관 내에 형성된다. 도펀트는 전도성 도핑된 반도체 재료에서 채널 재료 내로 외부 확산된다. 외부 확산 도펀트는 제2 스택의 적어도 최하위 제1 레벨까지 상향으로 이동한다. 제3 재료의 적어도 일부는 제1 레벨을 전도성 레벨로 형성하기 위해 전도성 재료로 대체된다.
일부 실시예는 집적 조립체를 형성하는 방법을 포함한다. 금속 함유 구조물 위에 제1 스택이 형성된다. 제1 스택은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함한다. 제1 및 제3 층은 전도성 도핑된 실리콘을 포함한다. 제2 층은 이산화규소를 포함한다. 제1 스택을 통해 연장되도록 제1 개구가 형성된다. 제1 개구를 라이닝하기 위해 제1 개구 내에 라이너가 형성된다. 라이닝된 제1 개구 내에 텅스텐이 형성된다. 제2 스택이 제1 스택 위에 형성된다. 제2 스택에는 제1 및 제2 레벨이 교대로 있다. 제2 스택을 통해 텅스텐에 이르도록 제2 개구가 형성된다. 제2 개구는 텅스텐을 통해 연장된다. 제1 반도체 재료는 연장된 제2 개구 내에 형성된다. 제3 개구는 제2 스택, 제3 층을 통해 제2 층에 이르도록 형성된다. 제3 개구의 측벽 표면에는 보호 재료가 늘어서 있다. 제2 층의 이산화규소가 제거되어 도관을 형성한다. 전도성 도핑된 제2 반도체 재료가 도관 내에 형성된다. 도펀트는 전도성 도핑된 제2 반도체 재료로부터 제1 반도체 재료 내로 외부 확산된다. 외부 확산 도펀트는 제1 레벨 중 적어도 하나까지 위쪽으로 연장된다. 전도성 재료는 제1 레벨 내에서 형성된다. 절연 재료가 제3 개구 내에 형성된다.
일부 실시예는 전도성 도핑된 반도체 재료를 포함하는 소스 구조를 포함하는 집적 구조를 포함한다. 소스 구조 위에 수직으로 적층된 전도성 레벨이 위치한다. 수직 적층 전도성 레벨의 상위 전도성 레벨은 메모리 셀 레벨이고, 수직 적층 전도성 레벨의 하위 전도성 레벨은 선택 장치 레벨이다. 메모리 셀 레벨 및 선택 장치 레벨을 따라 채널 재료가 수직으로 연장된다. 선택 장치 레벨 아래의 채널 재료의 영역은 채널 재료의 하부 영역이다. 채널 재료와 수직 적층 전도성 레벨 사이에 하나 이상의 메모리 셀 재료가 위치한다. 하나 이상의 메모리 셀 재료는 채널 재료의 상기 하부 영역을 따라 존재한다. 메모리 셀 재료와 소스 구조의 반도체 재료 상부의 전도성 도핑된 반도체 재료 사이에 제1 라이너 영역이 위치한다. 메모리 셀 재료와 소스 구조의 반도체 재료의 하부 부분의 전도성 도핑된 반도체 재료 사이에 제2 라이너 영역이 위치한다. 제1 라이너 영역과 제2 라이너 영역 사이에 갭이 위치한다.
법령에 따라, 여기에 공개된 주제는 구조적 및 조직적 특징과 관련하여 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에 개시된 수단은 예시적인 실시예를 포함하기 때문에, 청구범위는 도시되고 설명된 특정 특징으로 제한되지 않는다는 것을 이해해야 한다. 따라서 청구범위는 문자 그대로 전체 범위를 제공해야 하며 등가 원칙에 따라 적절하게 해석되어야 한다.

Claims (46)

  1. 집적 조립체를 형성하는 방법으로서,
    전도성 구조 위에 제1 스택을 형성하는 단계 - 상기 제1 스택은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함하며; 상기 제1 및 제3층은 전기 전도성이고, 상기 제2 층은 제1 희생 재료를 포함함;
    제1 스택을 통해 연장되도록 제1 개구를 형성하는 단계;
    제1 개구 내에 제2 희생 재료를 형성하는 단계;
    제1 스택 위에 제2 스택을 형성하는 단계 - 상기 제2 스택은 교번하는 제1 및 제2 레벨을 가짐;
    제2 스택을 통해 제2 희생 재료에 이르도록 제2 개구를 형성하는 단계;
    제2 희생 재료를 통해 제2 개구를 연장하는 단계;
    연장된 제2 개구 내에 제1 반도체 재료를 형성하는 단계;
    제2 스택, 제3 층을 통해 제2 층에 이르도록 제3 개구를 형성하는 단계;
    도관을 형성하기 위해 제2 층의 제1 희생 재료를 제거하는 단계;
    도관 내에 전도성 도핑된 제2 반도체 재료를 형성하는 단계;
    전도성 도핑된 제2 반도체 재료로부터 제1 반도체 재료 내로 도펀트를 외부 확산시키는 단계 - 외부 확산된 도펀트는 제1 레벨들 중 적어도 하나까지 상향으로 연장됨;
    제1 레벨 내에 전도성 재료를 형성하는 단계; 및
    제3 개구 내에 절연 재료를 형성하는 단계를 포함하는, 집적 조립체 형성 방법.
  2. 제1항에 있어서, 상기 제1 레벨을 따라 메모리 셀을 형성하는 단계를 포함하고, 상기 메모리 셀은 상기 제1 반도체 재료의 영역을 포함하며, 상기 집적 조립체는 메모리 셀을 포함하는 메모리 장치를 포함하고; 상기 전도성 구조, 상기 제1 층, 상기 제3 층 및 상기 전도성 도핑된 제2 반도체 재료는 함께 메모리 장치의 소스 구조를 형성하는, 집적 조립체 형성 방법.
  3. 제2항에 있어서, 상기 제1 레벨들 중 적어도 하나를 포함하도록 소스-선택 장치를 형성하는 단계를 더 포함하는, 집적 조립체 형성 방법.
  4. 제1항에 있어서, 상기 제2 희생 재료는 이산화규소와, 인, 불소 및 붕소 중 하나 이상을 포함하는 집적 조립체 형성 방법.
  5. 제1항에 있어서, 상기 제2 희생 재료는 보로포스포실리케이트 글래스를 포함하는 집적 조립체 형성 방법.
  6. 제1항에 있어서, 상기 제2 희생 재료는 텅스텐을 포함하는 집적 조립체 형성 방법.
  7. 제1항에 있어서, 상기 제1 및 제3 층은 도핑된 반도체 재료를 포함하는 집적 조립체 형성 방법.
  8. 제1항에 있어서, 상기 제1 및 제3 층은 도핑된 실리콘을 포함하는 집적 조립체 형성 방법.
  9. 제8항에 있어서, 상기 제1 희생 재료는 이산화규소를 포함하는 집적 조립체 형성 방법.
  10. 제9항에 있어서, 상기 제1 희생 재료를 제거하기 전에 상기 제3 개구의 측벽 표면을 보호 재료로 라이닝하는 단계를 더 포함하고, 상기 보호 재료는 본질적으로 실리콘으로 구성되는, 집적 조립체 형성 방법.
  11. 제1항에 있어서, 제3 개구는 제2 층 내로 연장되는, 집적 조립체 형성 방법.
  12. 집적 조립체를 형성하는 방법으로서,
    금속 함유 구조 위에 제1 스택을 형성하는 단계 - 상기 제1 스택은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함함;
    제1 스택을 통해 연장되도록 제1 개구를 형성하는 단계;
    보호 제1 재료로 제1 개구를 라이닝한 다음, 라이닝된 제1 개구를 제2 재료로 채우는 단계;
    라이닝된 제1 개구를 채운 후, 제1 스택 위에 제2 스택을 형성하는 단계 - 상기 제2 스택은 교번하는 제1 및 제2 레벨을 갖고, 제1 레벨은 제3 재료를 포함하며, 제2 레벨은 제4 재료를 포함하고, 제4 재료는 절연성임;
    제2 스택을 통해 그리고 제1 개구 내의 제2 재료에 이르도록 제2 개구를 형성하는 단계;
    제2 재료를 통해 보호 제1 재료에 이르도록 제2 개구를 연장하는 단계;
    연장된 제2 개구 내에 채널 재료를 형성하는 단계;
    제2 스택, 제3 층을 통해 제2 층에 이르도록 제3 개구를 형성하는 단계;
    보호 제5 재료로 제3 개구의 측벽 표면을 라이닝하는 단계;
    제1 및 제3 층에 대해 선택적으로, 그리고 보호 제5 재료에 대해 선택적으로 제2 층을 제거하는 단계 - 상기 제2 층의 제거에 의해 도관이 형성됨;
    도관 내에 전도성 도핑된 반도체 재료를 형성하는 단계;
    전도성 도핑된 반도체 재료로부터 채널 재료 내로 도펀트를 외부 확산시키는 단계 - 외부 확산된 도펀트는 제2 스택의 적어도 최하위 제1 레벨까지 상향 이동하는 단계; 및
    제1 레벨을 전도성 레벨 내로 형성하기 위해 제3 재료의 적어도 일부를 전도성 재료로 대체하는 단계를 포함하는, 집적 조립체 형성 방법.
  13. 제12항에 있어서, 상기 보호 제1 재료는 질화규소를 포함하고, 제2 재료는 이산화규소와, 붕소, 인 및 불소 중 하나 이상을 포함하는 집적 조립체 형성 방법.
  14. 제12항에 있어서, 상기 보호 제1 재료는 질화규소를 포함하고, 제2 재료는 보로포스포실리케이트 글래스를 포함하는 집적 조립체 형성 방법.
  15. 제12항에 있어서, 상기 보호 제1 재료는 본질적으로 실리콘으로 구성되고, 제2 재료는 텅스텐을 포함하는 집적 조립체 형성 방법.
  16. 제12항에 있어서, 상기 제5 보호 재료는 본질적으로 실리콘으로 구성되는 집적 조립체 형성 방법.
  17. 제12항에 있어서, 채널 재료를 형성하기 전에 연장된 제2 개구 내에 하나 이상의 셀 재료를 형성하는 단계를 더 포함하는 집적 조립체 형성 방법.
  18. 제17항에 있어서, 상기 하나 이상의 셀 재료는 터널링 재료, 전하 저장 재료 및 전하 차단 재료를 포함하는 집적 조립체 형성 방법.
  19. 제17항에 있어서, 상기 하나 이상의 셀 재료를 통해 채널 재료의 측벽 표면까지 도관을 연장하는 단계를 더 포함하는 집적 조립체 형성 방법.
  20. 제12항에 있어서, 상기 제2 개구는 실질적으로 동일한 여러 개구 중 하나이고, 상기 채널 재료는 채널 재료 필라로서 구성되며; 상기 채널 재료 필라는 여러 개의 실질적으로 동일한 채널 재료 필라 중 하나이고; 제3 개구는 채널 재료 필라의 매트릭스를 통해 연장되는 슬릿인, 집적 조립체 형성 방법.
  21. 제20항에 있어서, 상기 슬릿의 제1 측면 상의 채널 재료 필라는 제1 블록 영역 내에 있고, 상기 슬릿의 대향하는 제2 측면 상의 채널 재료 필라는 제2 블록 영역 내에 있는, 집적 조립체 형성 방법.
  22. 제21항에 있어서, 상기 전도성 레벨을 따라 메모리 셀을 형성하는 단계를 더 포함하며, 상기 메모리 셀은 상기 채널 재료 필라의 영역을 포함하고, 상기 집적 조립체는 메모리 셀을 포함하는 메모리 장치를 포함하고; 상기 금속 함유 구조, 상기 제1 층, 상기 제3 층 및 상기 전도성 도핑된 반도체 재료는 함께 상기 메모리 장치의 소스 구조를 형성하는, 집적 조립체 형성 방법.
  23. 제22항에 있어서, 상기 최하위 제1 레벨을 포함하도록 소스-선택 장치를 형성하는 단계를 더 포함하는 집적 조립체 형성 방법.
  24. 제12항에 있어서, 상기 제1 및 제3 층은 서로 동일한 조성인 집적 조립체 형성 방법.
  25. 제24항에 있어서, 상기 동일한 조성이 전도성 도핑된 반도체 재료인 집적 조립체 형성 방법.
  26. 제25항에 있어서, 상기 전도성 도핑된 반도체 재료는 전도성 도핑된 실리콘인 집적 조립체 형성 방법.
  27. 집적 조립체를 형성하는 방법으로서,
    금속 함유 구조물 위에 제1 스택을 형성하는 단계 - 상기 제1 스택은 제1 층, 제1 층 위의 제2 층, 및 제2 층 위의 제3 층을 포함하고, 상기 제1층 및 제3층은 전도성 도핑된 실리콘을 포함하며, 상기 제2 층은 이산화규소를 포함함;
    제1 스택을 통해 연장되도록 제1 개구를 형성하는 단계;
    제1 개구를 라이닝하기 위해 제1 개구 내에 라이너를 형성하는 단계;
    라이닝된 제1 개구 내에 텅스텐을 형성하는 단계;
    제1 스택 위에 제2 스택을 형성하는 단계 - 상기 제2 스택은 교번하는 제1 및 제2 레벨을 가짐;
    제2 스택을 통해 텅스텐에 이르도록 제2 개구를 형성하는 단계;
    텅스텐을 통해 제2 개구를 연장하는 단계;
    연장된 제2 개구 내에 제1 반도체 재료를 형성하는 단계;
    제2 스택, 제3 층을 통해 제2 층에 이르도록 제3 개구를 형성하는 단계;
    보호 재료로 제3 개구의 측벽 표면을 라이닝하는 단계;
    제2 층의 이산화규소를 제거하여 도관을 형성하는 단계;
    도관 내에 전도성 도핑된 제2 반도체 재료를 형성하는 단계;
    전도성 도핑된 제2 반도체 재료로부터 제1 반도체 재료 내로 도펀트를 외부 확산시키는 단계 - 외부 확산된 도펀트는 제1 레벨들 중 적어도 하나까지 상향으로 연장됨;
    제1 레벨 내에 전도성 재료를 형성하는 단계; 및
    제3 개구 내에 절연 재료를 형성하는 단계를 포함하는, 집적 조립체 형성 방법.
  28. 제27항에 있어서, 상기 라이너 및 텅스텐이 제1 스택 위에 형성되고, 평탄화를 이용하여 제1 스택 위로부터 텅스텐을 제거하는 단계를 더 포함하는 집적 조립체 형성 방법.
  29. 제28항에 있어서, 상기 평탄화는 또한 제1 스택 위로부터 라이너를 제거하는 집적 조립체 형성 방법.
  30. 제27항에 있어서, 상기 보호 재료가 본질적으로 실리콘으로 구성되는 집적 조립체 형성 방법.
  31. 제27항에 있어서, 상기 라이너는 본질적으로 실리콘으로 구성된 영역을 포함하는 집적 조립체 형성 방법.
  32. 제31항에 있어서, 상기 라이너는 본질적으로 실리콘으로 구성된 영역 위에 이산화규소를 포함하는 집적 조립체 형성 방법.
  33. 제32항에 있어서, 상기 라이너는 이산화규소 위에 질화티타늄을 포함하는 집적 조립체 형성 방법.
  34. 제27항에 있어서, 상기 제1 반도체 재료를 형성하기 전에 연장된 제2 개구 내에 하나 이상의 셀 재료를 형성하는 단계를 더 포함하는 집적 조립체 형성 방법.
  35. 제34항에 있어서, 상기 하나 이상의 셀 재료는 터널링 재료, 전하 저장 재료 및 전하 차단 재료를 포함하는 집적 조립체 형성 방법.
  36. 제34항에 있어서, 상기 하나 이상의 셀 재료를 통해 제1 반도체 재료의 측벽 표면까지 도관을 연장하는 단계를 더 포함하는 집적 조립체 형성 방법.
  37. 제36항에 있어서, 상기 제2 개구는 실질적으로 동일한 여러 개구 중 하나이고, 상기 제1 반도체 재료는 채널 재료 필라로서 구성되며; 상기 채널 재료 필라는 여러 개의 실질적으로 동일한 채널 재료 필라 중 하나이고; 제3 개구는 채널 재료 필라의 매트릭스를 통해 연장되는 슬릿인, 집적 조립체 형성 방법.
  38. 제37항에 있어서, 상기 슬릿의 제1 측면 상의 채널 재료 필라는 제1 블록 영역 내에 있고, 상기 슬릿의 대향하는 제2 측면 상의 채널 재료 필라는 제2 블록 영역 내에 있는, 집적 조립체 형성 방법.
  39. 제37항에 있어서, 상기 제1 레벨들을 따라 메모리 셀들을 형성하는 단계를 포함하고, 상기 메모리 셀들은 상기 채널 재료 필라들의 영역들 및 상기 셀 재료들의 영역들을 포함하며; 상기 집적 조립체는 메모리 셀을 포함하는 메모리 장치를 포함하고; 상기 금속 함유 구조, 상기 제1 층, 상기 제3 층 및 상기 전도성 도핑된 제2 반도체 재료는 함께 메모리 장치의 소스 구조를 형성하는, 집적 조립체 형성 방법.
  40. 제39항에 있어서, 상기 제1 레벨 중 적어도 하나를 포함하도록 소스-선택 장치를 형성하는 단계를 더 포함하는 집적 조립체 형성 방법.
  41. 집적 구조에 있어서,
    전도성 도핑된 반도체 재료를 포함하는 소스 구조;
    상기 소스 구조 위에 수직으로 적층된 전도성 레벨 - 상기 수직으로 적층된 전도성 레벨의 상위 전도성 레벨은 메모리 셀 레벨이고, 수직으로 적층된 전도성 레벨의 하위 전도성 레벨은 선택 장치 레벨임;
    상기 메모리 셀 레벨 및 선택 장치 레벨을 따라 수직으로 연장되는 채널 재료 - 상기 선택 장치 레벨 아래의 채널 재료의 영역은 채널 재료의 하부 영역임;
    채널 재료와 수직으로 적층된 전도성 레벨 사이의 하나 이상의 메모리 셀 재료;
    상기 하나 이상의 메모리 셀 재료는 상기 채널 재료의 하부 영역을 따라 놓임;
    상기 소스 구조의 전도성 도핑된 반도체 재료의 상부 부분의 전도성 도핑된 반도체 재료와 메모리 셀 재료 사이의 제1 라이너 영역;
    상기 소스 구조의 전도성 도핑된 반도체 재료의 하부 부분의 전도성 도핑된 반도체 재료와 메모리 셀 재료 사이의 제2 라이너 영역; 및
    제1 및 제2 라이너 영역 사이의 갭을 포함하는, 집적 구조.
  42. 제41항에 있어서, 상기 제1 및 제2 라이너 영역은 금속 질화물을 포함하는 집적 구조.
  43. 제41항에 있어서, 상기 제1 및 제2 라이너 영역은 티타늄 질화물을 포함하는 집적 구조.
  44. 제41항에 있어서, 상기 전도성 도핑된 반도체 재료는 전도성 도핑된 실리콘을 포함하는 집적 구조.
  45. 제41항에 있어서, 상기 전도성 레벨은 금속을 포함하는 집적 구조.
  46. 제41항에 있어서, 상기 전도성 레벨은 이산화규소의 레벨을 개재함으로써 서로 이격되는 집적 구조.
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