TW202123434A - 積體總成及形成積體總成之方法 - Google Patents

積體總成及形成積體總成之方法 Download PDF

Info

Publication number
TW202123434A
TW202123434A TW109126287A TW109126287A TW202123434A TW 202123434 A TW202123434 A TW 202123434A TW 109126287 A TW109126287 A TW 109126287A TW 109126287 A TW109126287 A TW 109126287A TW 202123434 A TW202123434 A TW 202123434A
Authority
TW
Taiwan
Prior art keywords
layer
opening
stack
forming
conductive
Prior art date
Application number
TW109126287A
Other languages
English (en)
Other versions
TWI749679B (zh
Inventor
高登 A 哈勒
Original Assignee
美商美光科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商美光科技公司 filed Critical 美商美光科技公司
Publication of TW202123434A publication Critical patent/TW202123434A/zh
Application granted granted Critical
Publication of TWI749679B publication Critical patent/TWI749679B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之一些實施例包含一種形成一積體總成之方法。在一導電結構上形成一第一堆疊。該第一堆疊包含第一層與第三層之間的一第二層。該第一及該第三層係導電的。形成穿過該第一堆疊之一第一開口。在該第一開口內形成一犧牲材料。在該第一堆疊上形成一第二堆疊。該第二堆疊具有交替第一層級及第二層級。形成穿過該第二堆疊及穿過該犧牲材料之一第二開口。在該第二開口內形成第一半導體材料。形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口。移除該第二層以形成一導管。在該導管內形成第二半導體材料。使摻雜劑自該第二半導體材料向外擴散至該第一半導體材料中。一些實施例包含積體總成。

Description

積體總成及形成積體總成之方法
本發明係關於形成積體總成(例如積體記憶體裝置)之方法。本發明係關於積體總成。
記憶體為電子系統提供資料儲存。快閃記憶體係一類型之記憶體，且在現代電腦及裝置中具有諸多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置利用固態硬碟中之快閃記憶體來替換習知硬碟變得越來越普遍。作為又一實例，快閃記憶體在無線電子裝置中很受歡迎，因為隨著無線電子裝置變得標準化，其使製造者能夠支援新通信協定，且提供遠端升級裝置以增強特徵之能力。
NAND可為快閃記憶體之一基本架構，且可經組態以包括垂直堆疊之記憶體單元。
在具體描述NAND之前，更一般地描述一積體配置內之一記憶體陣列之關係可為有幫助的。圖1展示一先前技術裝置1000之一方塊圖，裝置1000包含具有配置成列及行之複數個記憶體單元1003之一記憶體陣列1002及存取線1004 (例如用於傳導信號之字線WL0至WLm)及第一資料線1006 (例如用於傳導信號之位元線BL0至BLn)。存取線1004及第一資料線1006可用於使資訊來回傳送於記憶體單元1003。一列解碼器1007及一行解碼器1008解碼位址線1009上之位址信號A0至AX以判定將存取哪些記憶體單元1003。一感測放大器電路1015操作以判定自記憶體單元1003讀取之資訊之值。一I/O電路1017在記憶體陣列1002與輸入/輸出(I/O)線1005之間傳送資訊之值。I/O線1005上之信號DQ0至DQN可表示自記憶體單元1003讀取或寫入至記憶體單元1003中之資訊之值。其他裝置可透過I/O線1005、位址線1009或控制線1020與裝置1000通信。一記憶體控制單元1018用於控制對記憶體單元1003執行之記憶體操作，且利用控制線1020上之信號。裝置1000可分別在一第一供應線1030及一第二供應線1032上接收供應電壓信號Vcc及Vss。裝置1000包含一選擇電路1040及一輸入/輸出(I/O)電路1017。選擇電路1040可經由I/O電路1017來回應信號CSEL1至CSELn以選擇第一資料線1006及第二資料線1013上可表示自記憶體單元1003讀取或程式化至記憶體單元1003中之資訊之值之信號。行解碼器1008可基於位址線1009上之A0至AX位址信號來選擇性啟動CSEL1至CSELn信號。在讀取及程式化操作期間，選擇電路1040可選擇第一資料線1006及第二資料線1013上之信號以提供記憶體陣列1002與I/O電路1017之間的通信。
圖1之記憶體陣列1002可為一NAND記憶體陣列，且圖2展示可用於圖1之記憶體陣列1002之三維NAND記憶體裝置200之一示意圖。裝置200包括複數串電荷儲存裝置。在一第一方向(Z-Z')上，各串電荷儲存裝置可包括(例如)彼此上下堆疊之32個電荷儲存裝置，其中各電荷儲存裝置對應於(例如) 32個階層(例如階層0至階層31)之一者。一各自串之電荷儲存裝置可共用一共同通道區域，諸如形成於圍繞其形成電荷儲存裝置串之半導體材料(例如多晶矽)之一各自柱中之共同通道區域。在一第二方向(X-X')上，複數個串之(例如) 16個第一群組之各第一群組可包括(例如)共用複數個(例如32個)存取線(即「全域控制閘極(CG)線」，亦稱為字線WL)之8個串。存取線之各者可耦合一階層內之電荷儲存裝置。當各電荷儲存裝置包括能夠儲存兩個資訊位元之一單元時，由相同存取線耦合(且因此對應於相同階層)之電荷儲存裝置可在邏輯上分組成(例如)兩頁，諸如P0/P32、P1/P33、P2/P34等等。在一第三方向(Y-Y')上，複數個串之(例如) 8個第二群組之各第二群組可包括由8個資料線之一對應者耦合之16個串。一記憶體區塊之大小可包括1,024頁且總共約16 MB (例如，16個WL×32個階層×2個位元=1,024頁/區塊，區塊大小=1,024頁×16 KB/頁=16 MB)。串、階層、存取線、資料線、第一群組、第二群組及/或頁之數目可大於或小於圖2中所展示之數目。
圖3展示一X-X'方向上之圖2之3D NAND記憶體裝置200之一記憶體區塊300之一橫截面圖，記憶體區塊300包含相對於圖2所描述之串之16個第一群組之一者中之15串電荷儲存裝置。記憶體區塊300之複數個串可分組成複數個子集310、320、330 (例如塊行)(諸如塊行I 、塊行j 及塊行K )，其中各子集(例如塊行)包括記憶體區塊300之一「部分區塊」(子區塊)。一全域汲極側選擇閘極(SGD)線340可耦合至複數個串之SGD。例如，全域SGD線340可經由複數個(例如3個)子SGD驅動器332、334、336之一對應者耦合至複數個(例如3個)子SGD線342、344、346，其中各子SGD線對應於一各自子集(例如塊行)。子SGD驅動器332、334、336之各者可獨立於其他部分區塊之串之SGD而同時耦合或切斷一對應部分區塊(例如塊行)之串之SGD。一全域源極側選擇閘極(SGS)線360可耦合至複數個串之SGS。例如，全域SGS線360可經由複數個子SGS驅動器322、324、326之一對應者耦合至複數個子SGS線362、364、366，其中各子SGS線對應於各自子集(例如塊行)。子SGS驅動器322、324、326之各者可獨立於其他部分區塊之串之SGS而同時耦合或切斷一對應部分區塊(例如塊行)之串之SGS。一全域存取線(例如一全域CG線)350可耦合對應於複數個串之各者之各自階層之電荷儲存裝置。各全域CG線(例如全域CG線350)可經由複數個子串驅動器312、314及316之一對應者耦合至複數個子存取線(例如子CG線) 352、354、356。子串驅動器之各者可獨立於其他部分區塊及/或其他階層之電荷儲存裝置而同時耦合或切斷對應於各自部分區塊及/或階層之電荷儲存裝置。對應於各自子集(例如部分區塊)及各自階層之電荷儲存裝置可包括電荷儲存裝置之一「部分階層」(例如一單一「塊」)。對應於各自子集(例如部分區塊)之串可耦合至子源極372、374及376 (例如「塊源極」)之一對應者，其中各子源極耦合至一各自電源。
替代地，參考圖4之一示意圖描述NAND記憶體裝置200。
記憶體陣列200包含字線2021 至202N 及位元線2281 至228M 。
記憶體陣列200亦包含NAND串2061 至206M 。各NAND串包含電荷儲存電晶體2081 至208N 。電荷儲存電晶體可使用浮動閘極材料(例如多晶矽)來儲存電荷，或可使用電荷捕捉材料(諸如(例如)氮化矽、金屬奈米點等等)來儲存電荷。
電荷儲存電晶體208位於字線202與串206之相交點處。電荷儲存電晶體208表示用於儲存資料之非揮發性記憶體單元。各NAND串206之電荷儲存電晶體208源極至汲極串聯連接於一源極選擇裝置(例如源極側選擇閘極SGS) 210與一汲極選擇裝置(例如汲極側選擇閘極SGD) 212之間。各源極選擇裝置210位於一串206與一源極選擇線214之一相交點處，而各汲極選擇裝置212位於一串206與一汲極選擇線215之一相交點處。選擇裝置210及212可為任何適合存取裝置，且在圖4中以框大體繪示。
各源極選擇裝置210之一源極連接至一共同源極線216。各源極選擇裝置210之汲極連接至對應NAND串206之第一電荷儲存電晶體208之源極。例如，源極選擇裝置2101 之汲極連接至對應NAND串2061 之電荷儲存電晶體2081 之源極。源極選擇裝置210連接至源極選擇線214。
各汲極選擇裝置212之汲極在一汲極接點處連接至一位元線(即，數位線) 228。例如，汲極選擇裝置2121 之汲極連接至位元線2281 。各汲極選擇裝置212之源極連接至對應NAND串206之最後電荷儲存電晶體208之汲極。例如，汲極選擇裝置2121 之源極連接至對應NAND串2061 之電荷儲存電晶體208N 之汲極。
電荷儲存電晶體208包含一源極230、一汲極232、一電荷儲存區域234及一控制閘極236。電荷儲存電晶體208使其控制閘極236耦合至一字線202。一行電荷儲存電晶體208係耦合至一給定位元線228之一NAND串206內之電晶體。一列電荷儲存電晶體208係共同耦合至一給定字線202之電晶體。
三維NAND架構之垂直堆疊之記憶體單元可藉由在其下產生電洞載子且接著利用一電場沿記憶體單元向上掃掠電洞載子來被區塊擦除。
電晶體之閘控結構可用於提供閘極誘發之汲極洩漏(GIDL)，其產生用於記憶體單元之區塊擦除之電洞。電晶體可為上文所描述之源極側選擇(SGS)裝置。與一串記憶體單元相關聯之通道材料可經組態為一通道材料柱，且此柱之一區域可與一SGS裝置閘控耦合。通道材料柱之閘控耦合部分係與SGS裝置之一閘極重疊之一部分。
可期望通道材料柱之至少一些閘控耦合部分經重摻雜。在一些應用中，可期望閘控耦合部分包含一重摻雜下區域及一輕摻雜上區域兩者，其中兩個區域與SGS裝置之閘極重疊。具體而言，與輕摻雜區域之重疊為SGS裝置提供一無洩漏「關閉」特性，且與重摻雜區域之重疊為SGS裝置提供洩漏GIDL特性。術語「重摻雜」及「輕摻雜」係相對於彼此而非相對於特定習知意義使用。因此，一「重摻雜」區域比一相鄰「輕摻雜」區域更重摻雜，且可或可不包括一習知意義上之重摻雜。類似地，「輕摻雜」區域比相鄰「重摻雜」區域更輕摻雜，且可或可不包括一習知意義上之輕摻雜。在一些應用中，術語「輕摻雜」係指具有小於或等於約1018 個原子/cm3 之摻雜劑之半導體材料，且術語「重摻雜」係指具有大於或等於約1022 個原子/cm3 之摻雜劑之半導體材料。
可首先將通道材料摻雜至輕摻雜位準，且接著可藉由自一下伏摻雜半導體材料向外擴散來形成重摻雜區域。
期望開發改良方法來達成通道材料柱之所要重摻雜區域。
在一實施例中，一種形成一積體總成之方法包括：在一導電結構上形成一第一堆疊，該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層，該第一層及該第三層係導電的，該第二層包括一第一犧牲材料；形成延伸穿過該第一堆疊之一第一開口；在該第一開口內形成一第二犧牲材料；在該第一堆疊上形成一第二堆疊，該第二堆疊具有交替第一層級及第二層級；形成穿過該第二堆疊而至該第二犧牲材料之一第二開口；使該第二開口延伸穿過該第二犧牲材料；在該經延伸第二開口內形成第一半導體材料；形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口；移除該第二層之該第一犧牲材料以形成一導管；在該導管內形成導電摻雜之第二半導體材料；使摻雜劑自該導電摻雜之第二半導體材料向外擴散至該第一半導體材料中，該向外擴散摻雜劑向上延伸至該等第一層級之至少一者；在該等第一層級內形成導電材料；及在該第三開口內形成絕緣材料。
在另一實施例中，一種形成一積體總成之方法包括：在一含金屬結構上形成一第一堆疊，該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層；形成延伸穿過該第一堆疊之一第一開口；用一保護性第一材料對該第一開口加內襯，且接著用一第二材料填充該加內襯之第一開口；在填充該加內襯之第一開口之後，在該第一堆疊上形成一第二堆疊，該第二堆疊具有交替第一層級及第二層級，該等第一層級包括第三材料且該等第二層級包括第四材料，該第四材料係絕緣的；形成穿過該第二堆疊而至該第一開口內之該第二材料之一第二開口；使該第二開口延伸穿過該第二材料而至該保護性第一材料；在該經延伸第二開口內形成通道材料；形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口；用保護性第五材料對該第三開口之側壁表面加內襯；相對於該第一層及該第三層及相對於該保護性第五材料選擇性移除該第二層，該第二層之該移除形成一導管；在該導管內形成導電摻雜之半導體材料；使摻雜劑自該導電摻雜之半導體材料向外擴散至該通道材料，該向外擴散摻雜劑向上遷移至該第二堆疊之至少一最下第一層級；及用導電材料替換至少一些該第三材料以使該等第一層級形成為導電層級。
在又一實施例中，一種形成一積體總成之方法包括：在一含金屬結構上形成一第一堆疊，該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層，該第一層及該第三層包括導電摻雜矽，該第二層包括二氧化矽；形成延伸穿過該第一堆疊之一第一開口；在該第一開口內形成一襯層以對該第一開口加內襯；在該加內襯之第一開口內形成鎢；在該第一堆疊上形成一第二堆疊，該第二堆疊具有交替第一層級及第二層級；形成穿過該第二堆疊而至該鎢之一第二開口；使該第二開口延伸穿過該鎢；在該經延伸第二開口內形成第一半導體材料；形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口；用保護性材料對該第三開口之側壁表面加內襯；移除該第二層之該二氧化矽以形成一導管；在該導管內形成導電摻雜之第二半導體材料；使摻雜劑自該導電摻雜之第二半導體材料向外擴散至該第一半導體材料中，該向外擴散摻雜劑向上延伸至該等第一層級之至少一者；在該等第一層級內形成導電材料；及在該第三開口內形成絕緣材料。
在又一實施例中，一種積體結構包括：一源極結構，其包括導電摻雜之半導體材料；垂直堆疊之導電層級，其等在該源極結構上，該等垂直堆疊之導電層級之上導電層級係記憶體單元層級，且該等垂直堆疊之導電層級之一下導電層級係一選擇裝置層級；通道材料，其沿該等記憶體單元層級及該選擇裝置層級垂直延伸，該選擇裝置層級下之該通道材料之一區域係該通道材料之一下區域；一或多個記憶體單元材料，其等在該通道材料與該等垂直堆疊之導電層級之間，該一或多個記憶體單元材料沿該通道材料之該下區域；一第一襯層區域，其在該等記憶體單元材料與該源極結構之該導電摻雜半導體材料之一上部分之該導電摻雜半導體材料之間；一第二襯層區域，其在該等記憶體單元材料與該源極結構之該導電摻雜半導體材料之一下部分之該導電摻雜半導體材料之間；及一間隙，其在該第一襯層區域與該第二襯層區域之間。
一些實施例包含在一導電源極結構上形成具有垂直堆疊之記憶體單元層級之記憶體裝置之新方法。記憶體裝置包含記憶體單元層級與導電源極結構之間的至少一選擇裝置層級(例如至少一SGS裝置層級)。通道材料沿記憶體單元層級及選擇裝置層級垂直延伸。首先在導電源極結構之一區域中提供一犧牲材料。用導電摻雜之半導體材料替換犧牲材料，且使摻雜劑自導電摻雜之半導體材料向外擴散至通道材料之一下區域中。可將通道材料之下區域內之摻雜劑提供至一所要位置及濃度以形成選擇裝置層級之摻雜區域。下文參考圖5至圖21描述實例實施例。
參考圖5，一積體總成10包含一底板12上之一導電結構14。
底板12可包括半導體材料，且可(例如)包括單晶矽(Si)、基本上由單晶矽(Si)組成或由單晶矽(Si)組成。底板12可指稱一半導體基板。術語「半導體基板」意謂包括半導電材料之任何建構，其包含(但不限於)塊狀半導電材料，諸如一半導電晶圓(單獨或在包括其他材料之總成中)及半導電材料層(單獨或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，其包含(但不限於)上文所描述之半導體基板。在一些應用中，底板12可對應於含有與積體電路製造相關聯之一或多個材料之一半導體基板。此等材料可包含(例如)耐火金屬材料、障壁材料、擴散材料、絕緣體材料等等之一或多者。
在底板12與導電結構14之間提供一間隙以指示底板12與導電結構14之間可存在其他材料、裝置等等。
導電結構14可包括任何適合導電組合物，諸如(例如)各種金屬(例如鈦(Ti)、鎢(W)、鈷(Co)、鎳(Ni)、鉑(Pt)、釕(Ru)等等)、含金屬組合物(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜之半導體材料(例如導電摻雜矽、導電摻雜鍺等等)之一或多者。
在一些實施例中，導電結構14可包括金屬，且可指稱為一含金屬結構。
在一些實施例中，導電結構14可包括WSi、基本上由WSi組成或由WSi組成，其中化學式指示主要成分而非一特定化學計量。WSi可替代地指稱為WSix ，其中x係大於0之一數目。
在導電結構14上形成一堆疊16。堆疊16包括一第一層18、一第二層20及一第三層22。第一層、第二層及第三層分別包括第一材料24、第二材料26及第三材料28。
在一些實施例中，第一材料24及第三材料28可為導電的。在此等實施例中，第一材料及第三材料可包括任何適合導電組合物，諸如(例如)各種金屬(例如鈦、鎢、鈷、鎳、鉑、釕等等)、含金屬組合物(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜之半導體材料(例如，導電摻雜矽、導電摻雜鍺等等)之一或多者。在一些實施例中，第一材料及第三材料可包括導電摻雜之半導體材料。半導體材料可包括任何適合組合物，且在一些實施例中可包括以下之一或多者、基本上由以下之一或多者組成或由以下之一或多者組成：矽、鍺、III/V族半導體材料(例如磷化鎵)、半導體氧化物等等，其中術語「III/V族半導體材料」係指包括選自元素週期表之III及V族之元素之半導體材料(其中III及V族係舊命名，且現在指稱為13及15族)。第一材料24及第三材料28可包括彼此相同之一組合物，或可包括相對於彼此不同之組合物。在一些實施例中，第一材料24及第三材料28可包括導電摻雜矽。可用適合增強導電性之摻雜劑(例如硼、磷、砷等等)將導電摻雜矽摻雜至至少約1022 個原子/cm3 、至少約1024 個原子/cm3 等等之一濃度。在一些實施例中，材料24及28可為用磷摻雜至一適合導電性增強濃度之n型矽。
第二材料26可為一犧牲材料，且尤其可為可相對於第一材料24及第三材料28選擇性移除之一材料。為解譯本發明及以下申請專利範圍，若一材料可比另一材料更快被蝕刻，則將該材料視為可相對於該另一材料選擇性移除。
在一些實施例中，第二材料26可包括二氧化矽、氮化矽等等、基本上由二氧化矽、氮化矽等等組成或由二氧化矽、氮化矽等等組成。在一些實施例中，第二層20可包括多個材料，而非包括所繪示之單一材料。例如，第二層20可包括兩個或更多個堆疊材料之一層疊。
在一些實施例中，堆疊16可指稱一第一堆疊以使其與形成於一隨後程序階段中之另一堆疊區分。在一些實施例中，犧牲材料26可指稱一第一犧牲材料以使其與形成於一隨後程序階段中之另一犧牲材料區分。
參考圖6，形成延伸穿過堆疊16而至導電結構14之開口30。在所繪示之實施例中，開口30停止於導電結構14之一上表面處。在其他實施例中，開口30可延伸至導電結構14中。在一些實施例中，開口30可指稱第一開口以使其與形成於後續程序階段中之其他開口區分。
形成跨堆疊16之一上表面且在開口30內延伸之一襯層32。襯層32包括一襯層材料34。襯層材料可替代地指稱一保護性材料。材料34可包括任何適合組合物，且在一些實施例中可包括氮化矽、矽等等、基本上由氮化矽、矽等等組成或由氮化矽、矽等等組成。就襯層材料34基本上由矽組成而言，此矽可相對未摻雜，且可(例如)具有小於或等於約1016 個原子/cm3 、小於或等於約1015 個原子/cm3 等等之一摻雜劑濃度。因此，若襯層材料34基本上由矽組成，則存在於襯層內之摻雜劑(若存在)之量可大致為一本徵濃度。
在一些實施例中，襯層材料34可指稱一保護性第一材料以使其與形成於後續程序階段中之其他保護性材料區分。
形成跨堆疊16且在加內襯之開口30內延伸之一犧牲材料36。在一些實施例中，犧牲材料36可指稱一第二材料以使其與第一材料34區分。
在一些實施例中，犧牲材料26及36可分別指稱第一犧牲材料及第二犧牲材料。
材料36可包括可相對於保護性第一材料34選擇性移除之任何適合組合物。在一些實施例中，保護性第一材料34包括氮化矽，且第二材料36包括二氧化矽及硼、磷及氟之一或多者(例如硼磷矽酸鹽玻璃)。在一些實施例中，保護性第一材料34基本上由矽組成，且第二材料36包括鎢、基本上由鎢組成或由鎢組成。
在一些實施例中，保護性襯層32可包括多個材料，而非包括單一材料34。例如，圖6A展示其中襯層32包括第一材料34上之一第二襯層材料38之一實施例。在一些實施例中，第一材料34可被視為基本上由矽組成之一區域。在此等實施例中，第二材料38可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成，且犧牲材料36可包括鎢、基本上由鎢組成或由鎢組成。圖6B展示其中襯層32包括多個材料之另一實施例。在圖6B之實施例中，襯層32包括基本上由矽組成之材料34、包括二氧化矽之材料38，且包括材料38上之另一材料40。材料40可(例如)包括金屬氮化物(例如氮化鈦)、基本上由金屬氮化物(例如氮化鈦)組成或由金屬氮化物(例如氮化鈦)組成。圖6B之犧牲材料36可包括鎢、基本上由鎢組成或由鎢組成。
圖7展示圖6之程序階段之後的一程序階段，且展示已利用平坦化(例如化學機械拋光CMP)自堆疊16之一上表面上移除犧牲材料36及襯層材料34。平坦化形成跨材料28、34及36延伸之一平坦化表面41。表面41可或可不具有所繪示之平坦構形，且在一些實施例中可具有延伸至軟材料36中之一凹痕(凹面)。
儘管所展示之實施例使用平坦化程序使襯層材料34自堆疊16上移除，但在其他實施例中，平坦化程序可停止於襯層32 (圖6)之一上表面處而非自堆疊16上移除襯層。
參考圖8，在第一堆疊16上形成一第二堆疊42。第二堆疊42具有交替第一層級44及第二層級46。第一層級44包括一材料48，且第二層級46包括一材料50。材料48及50可包括任何適合組合物。在一些實施例中，材料48可包括氮化矽、基本上由氮化矽組成或由氮化矽組成；且材料50可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成。在一些實施例中，材料48及材料50可分別指稱一第三材料及一第四材料以使其與已形成於開口30 (圖6)內之第一材料34及第二材料36區分。
圖8 (及圖8之後的圖式)中未展示底板12 (圖7)以簡化圖式。然而，應瞭解，底板仍將存在。
參考圖9，形成延伸穿過第二堆疊42而至犧牲材料36之開口52。開口52可指稱第二開口以使其與圖6之第一開口30區分。
參考圖10，使開口52延伸穿過犧牲材料36 (圖9)而至保護性材料34。
參考圖11，在開口52內形成半導體材料(通道材料) 54。半導體材料54可指稱第一半導體材料以使其與形成於後續程序階段中之其他半導體材料區分。第一半導體材料(通道材料) 54形成通道材料柱56。
半導體材料54可包括任何適合組合物，且在一些實施例中可包括以下之一或多者、基本上由以下之一或多者組成或由以下之一或多者組成：矽、鍺、III/V族半導體材料(例如磷化鎵)、半導體氧化物等等。在一些實施例中，半導體材料54可包括適當摻雜矽、基本上由適當摻雜矽組成或由適當摻雜矽組成。
在所繪示之實施例中，通道材料柱56係圓環(如圖20A之一俯視圖中所展示)，其中此等圓環包圍一絕緣材料58。通道材料柱之此組態可被視為對應於一「中空」通道組態，其仲介電材料58提供於通道材料柱之中空內。在其他實施例中，通道材料可經組態為實心柱，而非組態為所繪示之中空柱。
通道材料柱56與堆疊42之材料48及50由介入區域60間隔。區域60包括一或多個單元材料(記憶體單元材料)，其中此等單元材料在通道材料54之前形成於開口52內。區域60之單元材料可包括穿隧材料、電荷儲存材料、電荷阻擋材料及介電障壁材料。穿隧材料(亦指稱閘極介電材料)可包括任何適合組合物，且在一些實施例中可包括二氧化矽、氧化鋁、氧化鉿、氧化鋯等等之一或多者。電荷儲存材料可包括任何適合組合物，且在一些實施例中可包括浮動閘極材料(例如多晶矽)或電荷捕捉材料(例如氮化矽、氮氧化矽、導電奈米點等等之一或多者)。電荷阻擋材料可包括任何適合組合物，且在一些實施例中可包括二氧化矽、氧化鋁、氧化鉿、氧化鋯等等之一或多者。介電障壁材料可包括任何適合組合物，且在一些實施例中可包括氧化鋁、氧化鉿、氧化鋯等等之一或多者。
參考圖12，形成穿過第二堆疊42、穿過第三層22而至第二層26之一開口62。開口52可或可不穿透第二層26。開口62可指稱一第三開口以使其與圖6之第一開口30及圖9之第二開口52區分。在一些實施例中，開口52係圓柱形開口(如可參考圖20A之俯視圖理解)，且開口62係相對於圖12之橫截面延伸進出頁面之一溝槽(亦可參考圖20A之俯視圖理解)。
開口62具有沿堆疊42之材料48及50延伸之側壁表面63。在所展示之實施例中，側壁表面63呈錐形。在其他實施例中，側壁表面63可為實質上垂直地筆直，其中術語「實質上垂直地筆直」意謂垂直地筆直至在合理製造及量測容限內。
參考圖13，沿開口62之側壁表面63形成保護性材料64。在一些實施例中，保護性材料64可被視為對側壁表面63加內襯。在一些實施例中，保護性材料64可指稱一第二保護性材料以使其與第一保護性材料34區分。在一些實施例中，保護性材料64可指稱一第五材料以使其與第一材料34、第二材料36、第三材料48及第四材料50區分。
保護性材料64可包括任何適合組合物。在一些實施例中，保護性材料64可包括矽、基本上由矽組成或由矽組成，且尤其可包括實際上未摻雜(例如，包括一本徵摻雜劑濃度，且在一些實施例中包括小於或等於約1016 個原子/cm3 之一摻雜劑濃度)之矽。
參考圖14，相對於第一層18及第三層22之材料24及28及相對於保護性材料64選擇性移除第二層20 (圖13)之犧牲材料26。此形成第一層18與第三層22之間的導管66。
參考圖15，使導管66延伸穿過保護性材料34及區域60內之單元材料以暴露半導體材料(通道材料) 54之側壁表面67。
參考圖16，在導管66 (圖15)內形成導電摻雜之半導體材料68。半導體材料68可指稱一第二半導體材料以使其與第一半導體材料54區分。
半導體材料68可包括任何適合組合物，且在一些實施例中可包括以下之一或多者、基本上由以下之一或多者組成或由以下之一或多者組成：矽、鍺、III/V族半導體材料(例如磷化鎵)、半導體氧化物等等。在一些實施例中，半導體材料68可包括由n型摻雜劑(例如磷)重摻雜(例如，摻雜至至少約1022 個原子/cm3 之一濃度)之矽。在一些實施例中，半導體材料68可包括相同於導電材料24及28之一或兩者之一組合物，且在其他實施例中可包括不同於導電材料24及28兩者之一組合物。
參考圖17，自開口(狹縫) 62內移除材料64及68。可在狹縫62內將材料64及68移除至任何適合位準。在所繪示之實施例中，自狹縫內完全移除材料64及68，但應瞭解，在其他實施例中，材料64及62之一或兩者可保留於狹縫62之一部分內。
另外，使摻雜劑自導電摻雜之半導體材料68向外擴散至半導體材料(通道材料)54中以在半導體材料54之一下部分內形成一重摻雜區域74。利用點畫來指示重摻雜區域74內之摻雜劑。
可使用包含(例如)適合熱處理(例如在超過約300°C之一溫度持續至少約2分鐘之熱處理)之任何適合處理來完成自摻雜材料68至半導體材料54之向外擴散。
參考圖18，移除第一層級44之材料48 (圖16)且使其由導電材料70替換。儘管導電材料70經展示為完全填充第一層級44，但在其他實施例中，提供於第一層級44內之至少一些材料可為絕緣材料(例如介電阻擋材料)。導電材料70可包括任何適合組合物，且在一些實施例中可包括至少部分由氮化鈦包圍之一鎢心。
圖18之第一層級44係導電層級，且堆疊42可被視為包括交替絕緣層級46及導電層級44。
參考圖19，在狹縫62內形成絕緣材料72。絕緣材料72可包括任何適合組合物，且在一些實施例中可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成。
參考圖20，總成10經展示為包括記憶體單元80及選擇裝置(SGS裝置)78之一記憶體裝置。導電層級44之一最下者經標記為44a，且摻雜區域74延伸至導電層級44a。導電層級44a包括SGS裝置78。在所展示之實施例中，摻雜劑部分跨層級44a延伸以在SGS裝置之無洩漏「關閉」特性與SGS裝置之洩漏GIDL特性之間達成所要平衡。儘管僅展示導電層級之一者併入至源極選擇裝置中，但在其他實施例中，多個導電層級可併入至源極選擇裝置中。導電層級可經彼此電耦合(結群在一起)以一起併入至長通道源極選擇裝置中。若將多個導電層級併入至源極選擇裝置中，則向外擴散摻雜劑可跨併入至源極選擇裝置中之導電層級44之兩者或更多者向上延伸。
記憶體單元80 (例如NAND記憶體單元)彼此垂直上下堆疊。記憶體單元80沿第一層級44堆疊。記憶體單元之各者包括半導體材料(通道材料)54之一區域，且包括導電層級44之區域(控制閘極區域)。未由記憶體單元80包括之導電層級之區域可被視為耦合控制閘極區域與驅動器電路系統及/或其他適合電路系統之字線區域(或佈線區域)。記憶體單元80亦包括區域60內之單元材料(例如穿隧材料、電荷儲存材料、介電障壁材料及電荷阻擋材料)。
在一些實施例中，與記憶體單元80相關聯之導電層級44可指稱為字線/控制閘極層級(或記憶體單元層級)，因為其包含與NAND串之垂直堆疊之記憶體單元相關聯之字線及控制閘極。NAND串可包括任何適合數目個記憶體單元層級。例如，NAND串可具有8個記憶體單元層級、16個記憶體單元層級、32個記憶體單元層級、64個記憶體單元層級、512個記憶體單元層級、1024個記憶體單元層級等等。
導電材料14、24、68及28一起形成一記憶體裝置之一源極結構76。源極結構可類似於「先前技術」章節中所描述之源極結構216。源極結構經展示為與控制電路系統(例如CMOS)耦合。控制電路系統可在源極結構76下(例如，可與圖5之底板12相關聯，且直接在源極結構76下之一位置中)，或可在任何其他適合位置中。導電材料14可在任何適合程序階段與控制電路系統(例如CMOS)耦合。
在一些實施例中，通道材料柱56可被視為表示跨記憶體裝置10延伸之大量實質上相同通道材料柱，其中術語「實質上相同」意謂在合理製造及量測容限內相同。圖20A之俯視圖展示配置於一矩陣內之柱56 (其中在所繪示之實施例中，柱56經六方堆積)，且展示延伸穿過通道材料柱之矩陣之狹縫62。在一些實施例中，狹縫62可將柱分成一第一塊區82及一第二塊區84。因此，狹縫62之一側上之記憶體單元80可被視為在第一塊區82內，且狹縫62之另一側上之記憶體單元80可被視為在一第二塊區84內。塊區82及84可類似於上文在本發明之「先前技術」章節中所描述之區塊(或子區塊)。
在一些實施例中，SGS層44a下之通道材料54之區域可被視為通道材料之一下區域。沿通道材料之下區域之襯層材料34可被視為經組態為沿源極結構76之半導體材料之一上部分22之導電摻雜之半導體材料(例如矽) 28之一第一襯層區域90且經組態為沿源極結構76之半導體材料之一下部分18之導電摻雜之半導體材料(例如矽) 24之一第二襯層區域92。第一襯層區域90及第二襯層區域92藉由介入間隙94彼此垂直間隔。襯層區域90及92沿區域60內之單元材料(記憶體單元材料)。
圖21展示類似於圖20之記憶體裝置之一記憶體裝置10，但襯層區域90及92包括上文參考圖6B所描述之三個層(34、38及40)。在一些實施例中，此等三個層可一起被視為形成一層疊組態。沿圖21之線20A-20A之圖20A之俯視圖保持相同於沿圖20之線20A-20A。
上文所討論之總成及結構可用於積體電路內(其中術語「積體電路」意謂由一半導體基板支撐之一電子電路)，且可併入至電子系統中。此等電子系統可用於(例如)記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及專用模組中，且可包含多層、多晶片模組。電子系統可為各種系統之任何者，諸如(例如)相機、無線裝置、顯示器、晶片組、視訊轉換器、遊戲、照明、車輛、時鐘、電視、手機、個人電腦、汽車、工業控制系統、飛機等等。
除非另有說明，否則本文中所描述之各種材料、物質、組合物等等可由現在已知或尚待開發之任何適合方法(其包含(例如)原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)等等)形成。
術語「介電」及「絕緣」可用於描述具有絕緣電性質之材料。在本發明中，該等術語被視為同義詞。在一些例項中利用術語「介電」且在其他例項中利用術語「絕緣」(或「電絕緣」)可提供本發明內之語言變化以簡化以下申請專利範圍內之前置基礎，且不用於指示任何顯著化學或電性差異。
術語「電連接」及「電耦合」兩者可用於本發明中。該等術語被視為同義詞。在一些例項中利用一術語且在其他例項中利用另一術語可在本發明內提供語言變化以簡化以下申請專利範圍內之前置基礎。
圖式中各種實施例之特定定向僅供說明，且在一些應用中，實施例可相對於所展示之定向旋轉。本文中所提供之描述及以下申請專利範圍涉及具有各種特徵之間的描述關係之任何結構，不管結構是呈圖式之特定定向還是相對於此定向旋轉。
附圖之橫截面圖僅展示橫截面之平面內之特徵，且未展示橫截面之平面後之材料(除非另有指示)以簡化圖式。
當一結構在上文指稱「在另一結構上」、「相鄰於另一結構」或「抵靠另一結構」時，其可直接在該另一結構上或亦可存在介入結構。相比而言，當一結構指稱「直接在另一結構上」、「直接相鄰於另一結構」或「直接抵靠另一結構」時，不存在介入結構。術語「直接在其下」、「直接在其上」等等不指示直接實體接觸(除非另有明確說明)，而是指示直立對準。
結構(例如層、材料等等)可指稱「垂直延伸」以指示結構大體上自一下伏底板(例如基板)向上延伸。垂直延伸結構可相對於底板之一上表面實質上正交延伸，或不相對於底板之一上表面正交延伸。
一些實施例包含一種形成一積體總成之方法。在一導電結構上形成一第一堆疊。該第一堆疊包含一第一層、該第一層上之一第二層及該第二層上之一第三層。該第一層及該第三層係導電的。該第二層包括一第一犧牲材料。形成延伸穿過該第一堆疊之一第一開口。在該第一開口內形成一第二犧牲材料。在該第一堆疊上形成一第二堆疊。該第二堆疊具有交替第一層級及第二層級。形成穿過該第二堆疊而至該第二犧牲材料之一第二開口。使該第二開口延伸穿過該第二犧牲材料。在該經延伸第二開口內形成第一半導體材料。形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口。移除該第二層之該第一犧牲材料以形成一導管。在該導管內形成導電摻雜之第二半導體材料。使摻雜劑自該導電摻雜之第二半導體材料向外擴散至該第一半導體材料中。該向外擴散摻雜劑向上延伸至該等第一層級之至少一者。在該等第一層級內形成導電材料。在該第三開口內形成絕緣材料。
一些實施例包含一種形成一積體總成之方法。在一含金屬結構上形成一第一堆疊。該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層。形成延伸穿過該第一堆疊之一第一開口。用一保護性第一材料對該第一開口加內襯。用一第二材料填充該加內襯之第一開口。在填充該加內襯之第一開口之後，在該第一堆疊上形成一第二堆疊。該第二堆疊具有交替第一層級及第二層級。該等第一層級包括第三材料，且該等第二層級包括第四材料。該第四材料係絕緣的。形成穿過該第二堆疊而至該第一開口內之該第二材料之一第二開口。使該第二開口延伸穿過該第二材料而至該保護性第一材料。在該經延伸第二開口內形成通道材料。形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口。用保護性第五材料對該第三開口之側壁表面加內襯。相對於該第一層及該第三層選擇性移除該第二層，且相對於該保護性第五材料選擇性移除該第二層。該第二層之該移除形成一導管。在該導管內形成導電摻雜之半導體材料。使摻雜劑自該導電摻雜之半導體材料向外擴散至該通道材料中。該向外擴散摻雜劑向上遷移至該第二堆疊之至少一最下第一層級。用導電材料替換至少一些該第三材料以使該等第一層級形成為導電層級。
一些實施例包含一種形成一積體總成之方法。在一含金屬結構上形成一第一堆疊。該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層。該第一層及該第三層包括導電摻雜矽。該第二層包括二氧化矽。形成延伸穿過該第一堆疊之一第一開口。在該第一開口內形成一襯層以對該第一開口加內襯。在該加內襯之第一開口內形成鎢。在該第一堆疊上形成一第二堆疊。該第二堆疊具有交替第一層級及第二層級。形成穿過該第二堆疊而至該鎢之一第二開口。使該第二開口延伸穿過該鎢。在該經延伸第二開口內形成第一半導體材料。形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口。用保護性材料對該第三開口之側壁表面加內襯。移除該第二層之該二氧化矽以形成一導管。在該導管內形成導電摻雜之第二半導體材料。使摻雜劑自該導電摻雜之第二半導體材料向外擴散至該第一半導體材料中。該向外擴散摻雜劑向上延伸至該等第一層級之至少一者。在該等第一層級內形成導電材料。在該第三開口內形成絕緣材料。
一些實施例包含一種積體結構，其包括一源極結構，該源極結構包括導電摻雜之半導體材料。垂直堆疊之導電層級在該源極結構上。該等垂直堆疊之導電層級之上導電層級係記憶體單元層級，且該等垂直堆疊之導電層級之一下導電層級係一選擇裝置層級。通道材料沿該等記憶體單元層級及該選擇裝置層級垂直延伸。該選擇裝置層級下之該通道材料之一區域係該通道材料之一下區域。一或多個記憶體單元材料在該通道材料與該等垂直堆疊之導電層級之間。該一或多個記憶體單元材料沿該通道材料之該下區域。一第一襯層區域在該等記憶體單元材料與該源極結構之該半導體材料之一上部分之該導電摻雜之半導體材料之間。一第二襯層區域在該等記憶體單元材料與該源極結構之該半導體材料之一下部分之該導電摻雜之半導體材料之間。一間隙在該第一襯層區域與該第二襯層區域之間。
按照法規，已用或多或少專用於結構及方法特徵之語言描述本文中所揭示之標的。然而，應瞭解，申請專利範圍不受限於所展示及描述之特定特徵，因為本文中所揭示之構件包括實例實施例。因此，申請專利範圍應被給予如字面措詞之全範疇且應根據均等論適當解譯。
10:積體總成/記憶體裝置 12:底板 14:導電結構 16:堆疊 18:第一層/下部分 20:第二層 22:第三層/上部分 24:第一材料 26:第二材料/犧牲材料 28:第三材料 30:開口 32:襯層 34:襯層材料/第一材料 36:犧牲材料/第二材料 38:第二襯層材料 40:材料 41:平坦化表面 42:第二堆疊 44:第一層級/導電層級 44a:導電層級/源極側選擇閘極(SGS)層 46:第二層級/絕緣層級 48:材料 50:材料 52:開口 54:半導體材料 56:通道材料柱 58:絕緣材料/介電材料 60:介入區域 62:開口 63:側壁表面 64:保護性材料 66:導管 67:側壁表面 68:導電摻雜之半導體材料 70:導電材料 72:絕緣材料 74:重摻雜區域 76:源極結構 78:選擇裝置/SGS裝置 80:記憶體單元 82:第一塊區 84:第二塊區 90:第一襯層區域 92:第二襯層區域 94:介入間隙 200:三維(3D) NAND記憶體裝置/記憶體陣列 202:字線 2021 至202N :字線 206:NAND串 2061 至206M :NAND串 208:電荷儲存電晶體 2081 至208N :電荷儲存電晶體 210:源極選擇裝置 2101 :源極選擇裝置 212:汲極選擇裝置 2121 :汲極選擇裝置 214:源極選擇線 215:汲極選擇線 216:共同源極線/源極結構 228:位元線 2281 至228M :位元線 230:源極 232:汲極 234:電荷儲存區域 236:控制閘極 300:記憶體區塊 310:子集 312:子串驅動器 314:子串驅動器 316:子串驅動器 320:子集 322:子SGS驅動器 324:子SGS驅動器 326:子SGS驅動器 330:子集 332:子汲極側選擇閘極(SGD)驅動器 334:子SGD驅動器 336:子SGD驅動器 340:全域SGD線 342:子SGD線 344:子SGD線 346:子SGD線 350:全域存取線/全域控制閘極(CG)線 352:子存取線 354:子存取線 356:子存取線 360:全域SGS線 362:子SGS線 364:子SGS線 366:子SGS線 372:子源極 374:子源極 376:子源極 1000:先前技術裝置 1002:記憶體陣列 1003:記憶體單元 1004:存取線 1005:輸入/輸出(I/O)線 1006:第一資料線 1007:列解碼器 1008:行解碼器 1009:位址線 1013:第二資料線 1015:感測放大器電路 1017:I/O電路 1018:記憶體控制單元 1020:控制線 1030:第一供應線 1032:第二供應線 1040:選擇電路 A0至AX:位址信號 BL0至BLn:位元線 CSEL1至CSELn:信號 DQ0至DQN:信號 Vcc:供應電壓信號 Vss:供應電壓信號 WL0至WLm:字線
圖1展示具有含記憶體單元之一記憶體陣列之一先前技術記憶體裝置之一方塊圖。
圖2展示呈一3D NAND記憶體裝置之形式之圖1之先前技術記憶體裝置之一示意圖。
圖3展示一X-X'方向上之圖2之先前技術3D NAND記憶體裝置之一橫截面圖。
圖4係一先前技術NAND記憶體陣列之一示意圖。
圖5及圖6係用於製造一實例記憶體裝置之一實例實施例方法之實例順序程序階段中之一實例積體總成之一區域之示意性橫截面側視圖。
圖6A及圖6B係可替代圖6之程序階段之程序階段中之積體總成之示意性橫截面側視圖。
圖7至圖20係圖6之程序階段之後的順序程序階段中之實例積體總成之示意性橫截面側視圖。圖20中繪示實例記憶體裝置。
圖20A係沿圖20之線20A-20A之一示意性俯視圖。圖20之橫截面側視圖係沿圖20A之線20-20。
圖21係另一實例記憶體裝置之一示意性橫截面側視圖。
10:積體總成/記憶體裝置
14:導電結構
18:第一層/下部分
22:第三層/上部分
24:第一材料
28:第三材料
34:襯層材料/第一材料
42:第二堆疊
44:第一層級/導電層級
46:第二層級/絕緣層級
48:材料
50:材料
54:半導體材料
56:通道材料柱
58:絕緣材料/介電材料
60:介入區域
62:開口
64:保護性材料
68:導電摻雜之半導體材料

Claims (46)

  1. 一種形成一積體總成之方法，其包括： 在一導電結構上形成一第一堆疊；該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層；該第一層及該第三層係導電的；該第二層包括一第一犧牲材料； 形成延伸穿過該第一堆疊之一第一開口； 在該第一開口內形成一第二犧牲材料； 在該第一堆疊上形成一第二堆疊；該第二堆疊具有交替第一層級及第二層級； 形成穿過該第二堆疊而至該第二犧牲材料之一第二開口； 使該第二開口延伸穿過該第二犧牲材料； 在該經延伸第二開口內形成第一半導體材料； 形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口； 移除該第二層之該第一犧牲材料以形成一導管； 在該導管內形成導電摻雜之第二半導體材料； 使摻雜劑自該導電摻雜之第二半導體材料向外擴散至該第一半導體材料中，該向外擴散摻雜劑向上延伸至該等第一層級之至少一者； 在該等第一層級內形成導電材料；及 在該第三開口內形成絕緣材料。
  2. 如請求項1之方法，其包括沿該等第一層級形成記憶體單元，其中該等記憶體單元包括該第一半導體材料之區域；其中該積體總成包含一記憶體裝置，該記憶體裝置包括該等記憶體單元；且其中該導電結構、該第一層、該第三層及該導電摻雜之第二半導體材料一起形成該記憶體裝置之一源極結構。
  3. 如請求項2之方法，其進一步包括形成一源極選擇裝置以包括該等第一層級之該至少一者。
  4. 如請求項1之方法，其中該第二犧牲材料包括二氧化矽及磷、氟及硼之一或多者。
  5. 如請求項1之方法，其中該第二犧牲材料包括硼磷矽酸鹽玻璃。
  6. 如請求項1之方法，其中該第二犧牲材料包括鎢。
  7. 如請求項1之方法，其中該第一層及該第三層包括摻雜半導體材料。
  8. 如請求項1之方法，其中該第一層及該第三層包括摻雜矽。
  9. 如請求項8之方法，其中該第一犧牲材料包括二氧化矽。
  10. 如請求項9之方法，其進一步包括在移除該第一犧牲材料之前用保護性材料對該第三開口之側壁表面加內襯；且其中該保護性材料基本上由矽組成。
  11. 如請求項1之方法，其中該第三開口延伸至該第二層中。
  12. 一種形成一積體總成之方法，其包括： 在一含金屬結構上形成一第一堆疊；該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層； 形成延伸穿過該第一堆疊之一第一開口； 用一保護性第一材料對該第一開口加內襯，且接著用一第二材料填充該加內襯之第一開口； 在填充該加內襯之第一開口之後，在該第一堆疊上形成一第二堆疊；該第二堆疊具有交替第一層級及第二層級；該等第一層級包括第三材料且該等第二層級包括第四材料；該第四材料係絕緣的； 形成穿過該第二堆疊而至該第一開口內之該第二材料之一第二開口； 使該第二開口延伸穿過該第二材料而至該保護性第一材料； 在該經延伸第二開口內形成通道材料； 形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口； 用保護性第五材料對該第三開口之側壁表面加內襯； 相對於該第一層及該第三層選擇性移除該第二層，且相對於該保護性第五材料選擇性移除該第二層；該第二層之該移除形成一導管； 在該導管內形成導電摻雜之半導體材料； 使摻雜劑自該導電摻雜之半導體材料向外擴散至該通道材料中，該向外擴散摻雜劑向上遷移至該第二堆疊之至少一最下第一層級；及 用導電材料替換至少一些該第三材料以使該等第一層級形成為導電層級。
  13. 如請求項12之方法，其中該保護性第一材料包括氮化矽，且其中該第二材料包括二氧化矽及硼、磷及氟之一或多者。
  14. 如請求項12之方法，其中該保護性第一材料包括氮化矽，且其中該第二材料包括硼磷矽酸鹽玻璃。
  15. 如請求項12之方法，其中該保護性第一材料基本上由矽組成，且其中該第二材料包括鎢。
  16. 如請求項12之方法，其中該保護性第五材料基本上由矽組成。
  17. 如請求項12之方法，其進一步包括在形成該通道材料之前在該經延伸第二開口內形成一或多個單元材料。
  18. 如請求項17之方法，其中該一或多個單元材料包含穿隧材料、電荷儲存材料及電荷阻擋材料。
  19. 如請求項17之方法，其進一步包括使該導管延伸穿過該一或多個單元材料而至該通道材料之一側壁表面。
  20. 如請求項12之方法，其中該第二開口係若干實質上相同開口之一者，其中該通道材料經組態為一通道材料柱；其中該通道材料柱係若干實質上相同通道材料柱之一者；且其中該第三開口係延伸穿過該等通道材料柱之一矩陣之一狹縫。
  21. 如請求項20之方法，其中該狹縫之一第一側上之該等通道材料柱係在一第一塊區內，且其中該狹縫之一對置第二側上之該等通道材料柱係在一第二塊區內。
  22. 如請求項21之方法，其包括沿該等導電層級形成記憶體單元，其中該等記憶體單元包括該等通道材料柱之區域；其中該積體總成包含一記憶體裝置，該記憶體裝置包括該等記憶體單元；且其中該含金屬結構、該第一層、該第三層及該導電摻雜之半導體材料一起形成該記憶體裝置之一源極結構。
  23. 如請求項22之方法，其進一步包括形成一源極選擇裝置以包括該最下第一層級。
  24. 如請求項12之方法，其中該第一層及該第三層係彼此相同之一組合物。
  25. 如請求項24之方法，其中該相同組合物係導電摻雜之半導體材料。
  26. 如請求項25之方法，其中該導電摻雜之半導體材料係導電摻雜矽。
  27. 一種形成一積體總成之方法，其包括： 在一含金屬結構上形成一第一堆疊；該第一堆疊包括一第一層、該第一層上之一第二層及該第二層上之一第三層；該第一層及該第三層包括導電摻雜矽；該第二層包括二氧化矽； 形成延伸穿過該第一堆疊之一第一開口； 在該第一開口內形成一襯層以對該第一開口加內襯； 在該加內襯之第一開口內形成鎢； 在該第一堆疊上形成一第二堆疊；該第二堆疊具有交替第一層級及第二層級； 形成穿過該第二堆疊而至該鎢之一第二開口； 使該第二開口延伸穿過該鎢； 在該經延伸第二開口內形成第一半導體材料； 形成穿過該第二堆疊、穿過該第三層而至該第二層之一第三開口； 用保護性材料對該第三開口之側壁表面加內襯； 移除該第二層之該二氧化矽以形成一導管； 在該導管內形成導電摻雜之第二半導體材料； 使摻雜劑自該導電摻雜之第二半導體材料向外擴散至該第一半導體材料中，該向外擴散摻雜劑向上延伸至該等第一層級之至少一者； 在該等第一層級內形成導電材料；及 在該第三開口內形成絕緣材料。
  28. 如請求項27之方法，其中在該第一堆疊上形成該襯層及該鎢，且該方法進一步包括利用平坦化自該第一堆疊上移除該鎢。
  29. 如請求項28之方法，其中該平坦化亦自該第一堆疊上移除該襯層。
  30. 如請求項27之方法，其中該保護性材料基本上由矽組成。
  31. 如請求項27之方法，其中該襯層包括基本上由矽組成之一區域。
  32. 如請求項31之方法，其中該襯層包括基本上由矽組成之該區域上之二氧化矽。
  33. 如請求項32之方法，其中該襯層包括該二氧化矽上之氮化鈦。
  34. 如請求項27之方法，其進一步包括在形成該第一半導體材料之前在該經延伸第二開口內形成一或多個單元材料。
  35. 如請求項34之方法，其中該一或多個單元材料包含穿隧材料、電荷儲存材料及電荷阻擋材料。
  36. 如請求項34之方法，其進一步包括使該導管延伸穿過該一或多個單元材料而至該第一半導體材料之一側壁表面。
  37. 如請求項36之方法，其中該第二開口係若干實質上相同開口之一者，其中該第一半導體材料經組態為一通道材料柱；其中該通道材料柱係若干實質上相同通道材料柱之一者；且其中該第三開口係延伸穿過該等通道材料柱之一矩陣之一狹縫。
  38. 如請求項37之方法，其中該狹縫之一第一側上之該等通道材料柱係在一第一塊區內，且其中該狹縫之一對置第二側上之該等通道材料柱係在一第二塊區內。
  39. 如請求項37之方法，其包括沿該等第一層級形成記憶體單元，其中該等記憶體單元包括該等通道材料柱之區域及該等單元材料之區域；其中該積體總成包含一記憶體裝置，該記憶體裝置包括該等記憶體單元；且其中該含金屬結構、該第一層、該第三層及該導電摻雜之第二半導體材料一起形成該記憶體裝置之一源極結構。
  40. 如請求項39之方法，其進一步包括形成一源極選擇裝置以包括該等第一層級之該至少一者。
  41. 一種積體結構，其包括： 一源極結構，其包括導電摻雜之半導體材料； 垂直堆疊之導電層級，其等在該源極結構上；該等垂直堆疊之導電層級之上導電層級係記憶體單元層級，且該等垂直堆疊之導電層級之一下導電層級係一選擇裝置層級； 通道材料，其沿該等記憶體單元層級及該選擇裝置層級垂直延伸；該選擇裝置層級下之該通道材料之一區域係該通道材料之一下區域； 一或多個記憶體單元材料，其等在該通道材料與該等垂直堆疊之導電層級之間； 該一或多個記憶體單元材料沿該通道材料之該下區域； 一第一襯層區域，其在該等記憶體單元材料與該源極結構之該導電摻雜半導體材料之一上部分之該導電摻雜半導體材料之間； 一第二襯層區域，其在該等記憶體單元材料與該源極結構之該導電摻雜半導體材料之一下部分之該導電摻雜半導體材料之間；及 一間隙，其在該第一襯層區域與該第二襯層區域之間。
  42. 如請求項41之積體結構，其中該第一襯層區域及該第二襯層區域包括金屬氮化物。
  43. 如請求項41之積體結構，其中該第一襯層區域及該第二襯層區域包括氮化鈦。
  44. 如請求項41之積體結構，其中該導電摻雜之半導體材料包括導電摻雜矽。
  45. 如請求項41之積體結構，其中該導電層級包括金屬。
  46. 如請求項41之積體結構，其中該等導電層級藉由二氧化矽之介入層級來彼此間隔。
TW109126287A 2019-08-26 2020-08-04 積體總成及形成積體總成之方法 TWI749679B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/550,638 2019-08-26
US16/550,638 US10985252B2 (en) 2019-08-26 2019-08-26 Integrated assemblies, and methods of forming integrated assemblies

Publications (2)

Publication Number Publication Date
TW202123434A true TW202123434A (zh) 2021-06-16
TWI749679B TWI749679B (zh) 2021-12-11

Family

ID=74682690

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109126287A TWI749679B (zh) 2019-08-26 2020-08-04 積體總成及形成積體總成之方法

Country Status (7)

Country Link
US (2) US10985252B2 (zh)
EP (1) EP4022679A4 (zh)
JP (1) JP7333464B2 (zh)
KR (1) KR102672033B1 (zh)
CN (1) CN114072910A (zh)
TW (1) TWI749679B (zh)
WO (1) WO2021040922A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022534308A (ja) 2019-10-22 2022-07-28 長江存儲科技有限責任公司 メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法
US11088165B2 (en) 2019-12-06 2021-08-10 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11348939B2 (en) 2019-12-20 2022-05-31 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11380705B2 (en) 2020-02-07 2022-07-05 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11737275B2 (en) * 2021-04-16 2023-08-22 Micron Technology, Inc. Microelectronic devices including filled slits and memory cell pillars, and related memory devices and electronic systems
US20220367560A1 (en) * 2021-05-17 2022-11-17 Applied Materials, Inc. Poly-silicon based word line for 3d memory
GB2622981A (en) * 2021-06-17 2024-04-03 Apple Inc Beacon and probe-response frame type information for out-of-band discovery
US20230055422A1 (en) * 2021-08-23 2023-02-23 Micron Technology, Inc. Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11903203B2 (en) * 2021-08-30 2024-02-13 Macronix International Co., Ltd. 3D and flash memory device and method of fabricating the same
US20230343394A1 (en) * 2022-04-22 2023-10-26 Micron Technology, Inc. Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8488365B2 (en) * 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
KR102549452B1 (ko) 2016-03-31 2023-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9741737B1 (en) 2016-04-15 2017-08-22 Micron Technology, Inc. Integrated structures comprising vertical channel material and having conductively-doped semiconductor material directly against lower sidewalls of the channel material
US10020363B2 (en) 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US10361218B2 (en) 2017-02-28 2019-07-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018142654A (ja) 2017-02-28 2018-09-13 東芝メモリ株式会社 半導体装置及びその製造方法
KR20180137272A (ko) 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP6842386B2 (ja) 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
JP2019050268A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10236301B1 (en) 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
DE102018121219B4 (de) 2018-08-30 2022-09-08 Vibracoustic Se Lagerbuchse für ein Sackloch und Lenkgetriebeaufhängung für ein Fahrzeug
US10784273B2 (en) 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array

Also Published As

Publication number Publication date
EP4022679A4 (en) 2023-02-08
WO2021040922A1 (en) 2021-03-04
JP2022545251A (ja) 2022-10-26
JP7333464B2 (ja) 2023-08-24
US20210151574A1 (en) 2021-05-20
US10985252B2 (en) 2021-04-20
CN114072910A (zh) 2022-02-18
US20210066460A1 (en) 2021-03-04
EP4022679A1 (en) 2022-07-06
TWI749679B (zh) 2021-12-11
KR20220049571A (ko) 2022-04-21
US11489049B2 (en) 2022-11-01
KR102672033B1 (ko) 2024-06-04

Similar Documents

Publication Publication Date Title
TWI749679B (zh) 積體總成及形成積體總成之方法
US10614862B2 (en) Assemblies comprising memory cells and select gates
US11690226B2 (en) Integrated assemblies, and methods of forming integrated assemblies
US11894269B2 (en) Integrated assemblies and methods of forming integrated assemblies
US11800711B2 (en) Integrated assemblies, and methods of forming integrated assemblies
US20230413561A1 (en) Integrated Assemblies, and Methods of Forming Integrated Assemblies
US20240251555A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
TW202042236A (zh) 包含具有至少部分環繞第二含金屬材料且具有不同於第二含金屬材料之結晶度之第一含金屬材料之字元線之組件
US20220319985A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
TW202143436A (zh) 記憶體裝置及形成記憶體裝置之方法
US20240164093A1 (en) Integrated Assemblies and Methods of Forming Integrated Assemblies
US11923415B2 (en) Integrated assemblies, and methods of forming integrated assemblies
US20220037358A1 (en) Conductive Structures, Assemblies Having Vertically-Stacked Memory Cells Over Conductive Structures, and Methods of Forming Conductive Structures