CN112928118B - 集成式组合件以及形成集成式组合件的方法 - Google Patents

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Abstract

本申请案涉及集成组合件，以及形成集成组合件的方法。一些实施例包含一种方法，其中将第一堆叠形成为包含含金属第一层、所述第一层之上的第二层，以及所述第二层之上的含金属第三层。将第一开口形成为延伸穿过所述第二和第三层。将牺牲材料形成于所述第一开口内。将第二堆叠形成于所述第一堆叠之上。将第二开口穿过形成所述第二堆叠，且延伸穿过所述牺牲材料。将第一半导体材料形成于所述第二开口内。将第三开口形成穿过所述第二堆叠且到达所述第二层。去除所述第二层以形成导管。将经导电掺杂的第二半导体材料形成于所述导管内。掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中。一些实施例包含集成组合件。

Description

集成式组合件以及形成集成式组合件的方法
技术领域
形成集成式组合件(例如，集成存储器装置)的方法。集成式组合件。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是快闪存储器的基本架构，且可经配置以包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般地描述集成式布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于将信息传送到存储器单元1003且从所述存储器单元传送信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定要存取存储器单元1003中的哪些存储器单元。感测放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到所述存储器单元中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制将在存储器单元1003上执行的存储器操作，并利用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应，以选择第一数据线1006和第二数据线1013上的可表示待从存储器单元1003读取或待编程到所述存储器单元中的信息的值的信号。列解码器1008可基于地址线1009上的A0到AX地址信号来选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号，以在读取和编程操作期间，提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每串电荷存储装置可包括例如堆叠在彼此上方的三十二个电荷存储装置，其中每个电荷存储装置对应于例如三十二层级(例如，层级0到层级31)中的一者。相应串的电荷存储装置可共享共用沟道区，例如形成在相应半导体材料(例如，多晶硅)柱中的共用沟道区，所述串电荷存储装置围绕所述半导体材料柱形成。在第二方向(X-X')上，多串中的每一第一群组，例如十六个第一群组可包括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，也被称为字线WL)的八个串。存取线中的每一者可耦合层级内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线耦合(且因此对应于同一层级)的电荷存储装置可被逻辑分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，多个串中的每一第二群组，例如八个第二群组可包括由八个数据线中的对应一个耦合的十六个串。存储器块的大小可包括1,024页，且总共约16MB(例如，16个字线x32个层级*2个位＝1,024页/块，块大小＝1,024页x16KB/页＝16MB)。串、层级、存取线、数据线、第一群组、第二群组和/或页的数目可比图2中所示出的那些数目大或小。
图3示出在X-X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，所述存储器块包含相对于图2描述的串的十六个第一群组中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列I、拼片列j和拼片列K，其中每个子集(例如，拼片列)包括存储器块300的“局部块”(子块)。全局漏极侧选择栅极(SGD)线340可耦合到所述多串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每一者可独立于其它局部块的串的SGD而同时耦合或切断对应局部块(例如拼片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它局部块的串的SGS而同时耦合或切断对应局部块(例如，拼片列)的串的SGS。全局存取线(例如全局CG线)350可耦合对应于多个串中的每一个的相应层级的电荷存储装置。每一全局CG线(例如全局CG线350)可经由多个子串驱动器312、314和316中的对应一个耦合到多个子存取线(例如子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块和/或其它层级的电荷存储装置而同时耦合或切断对应于相应局部块和/或层级的电荷存储装置。对应于相应子集(例如局部块)和相应层级的电荷存储装置可包括电荷存储装置的“局部层级”(例如单个“拼片”)。对应于相应子集(例如局部块)的串可耦合到子源372、374和376(例如“拼片源”)中的对应一个，其中每一子源耦合到相应电源。
替代地，参考图4的示意性图示来描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷俘获材料(例如氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间进行源极到漏极串联连接。每一源极选择装置210位于串206与源极选择线214的相交处，而每一漏极选择装置212位于串206与漏极选择线215的相交处。选择装置210和212可以是任何合适的存取装置，且大体上通过图4中的方框予以说明。
每一源极选择装置210的源极连接到共用源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的上一电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
可通过在其下面产生空穴载流子，且接着利用电场来沿存储器单元向上扫掠所述空穴载流子，来对三维NAND架构的竖直堆叠的存储器单元进行块擦除。
可利用晶体管的门控结构来提供栅致漏极泄漏(GIDL)，其产生用于存储器单元的块擦除的空穴。晶体管可为上文所述的源侧选择(SGS)装置。与一串存储器单元相关联的沟道材料可配置为沟道材料柱，且此类柱的区可以选通方式与SGS装置耦合。沟道材料柱的以选通方式耦合的部分是与SGS装置的栅极重叠的部分。
可希望重掺杂沟道材料的以选通方式耦合部分中的至少一些。在一些应用中，可希望所述以选通方式耦合的部分包含经重掺杂的下部区和轻掺杂的上部区两者；其中两者区与SGS装置的栅极重叠。具体地说，与经轻掺杂的区重叠为SGS装置提供非漏“关”特性，且与经重掺杂的区重叠为SGS装置提供漏GIDL特性。相对于彼此而不是相对于特定常规含义来利用术语“经重掺杂”和“经轻掺杂”。因此，“经重掺杂”区比邻近的“经轻掺杂”区掺杂得重，且可或可不包括常规意义上的重掺杂。类似地，“经轻掺杂”区比邻近的“经重掺杂”区掺杂得轻，且可或可不包括常规意义上的轻掺杂。在一些应用中，术语“经轻掺杂”是指具有小于或等于约1018个原子/cm3的掺杂剂的半导体材料，且术语“经重掺杂”是指具有大于或等于约1022个原子/cm3的掺杂剂的半导体材料。
可最初将沟道材料掺杂到轻掺杂水平，且接着可通过从底层经掺杂半导体材料向外扩散来形成经重掺杂区。
希望开发改进的方法来实现沟道材料柱的所要经重掺杂区。还希望开发改进的存储器装置。
发明内容
在一方面，本公开涉及一种形成集成组合件的方法，其包括：形成第一堆叠，其包括含金属第一层、在所述第一层之上的第二层，以及在所述第二层之上的含金属第三层；所述第二层包括第一牺牲材料；形成第一开口以延伸穿过所述第一堆叠的所述第二和第三层；在所述第一开口内形成第二牺牲材料；在所述第一堆叠之上形成第二堆叠；所述第二堆叠具有交替的第一和第二级；形成第二开口以穿过所述第二堆叠且到达所述第二牺牲材料；使所述第二开口延伸穿过所述第二牺牲材料；在所述经延伸的第二开口内形成第一半导体材料；形成第三开口以穿过所述第二堆叠，穿过所述第三层，且到达所述第二层的所述第一牺牲材料；去除所述第二层的所述第一牺牲材料以形成导管；在所述导管内形成经导电掺杂的第二半导体材料；使掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中，所述经向外扩散的掺杂剂向上延伸到所述第一级中的至少一者；以及在所述第一级内形成导电材料。
在另一方面，本公开涉及一种形成集成组合件的方法，所述方法包括：形成第一堆叠，其包括第一层、在所述第一层之上的第二层，以及在所述第二层之上的第三层；所述第一和第三层包括WSi，其中化学式指示基本组分而不是特定化学计量；所述第二层包括TiN，其中化学式指示基本组分而不是特定化学计量；形成第一开口以延伸穿过所述第一堆叠的第二和第三层；在所述第一开口内形成衬层来为所述第一开口加衬；所述衬层包括在第一材料之上含有第二材料的层压体配置，所述第一材料包括二氧化硅，且所述第二材料包括氮化钛；在所述经加衬的第一开口内形成含钨插塞；在所述第一堆叠之上形成第二堆叠；所述第二堆叠具有交替的第一和第二级；形成第二开口以穿过所述第二堆叠且到达所述含钨插塞；去除所述含钨插塞以延伸所述第二开口；在所述经延伸的第二开口内形成第一半导体材料；形成第三开口以穿过所述第二堆叠，穿过所述第三层，且到达所述第二层；用保护材料为所述第三开口的侧壁表面的上部部分加衬，且接着去除所述第二层以形成导管；在所述导管内形成经导电掺杂的第二半导体材料；使掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中，所述经向外扩散的掺杂剂向上延伸到所述第一级中的至少一者；在所述第一级内形成导电材料；以及在所述第三开口内形成绝缘材料。
在另一方面，本公开涉及一种集成结构，所述集成结构包括：源极结构，其包括垂直包夹在上部含金属材料与下部含金属材料之间的经导电掺杂的半导体材料；所述源极结构之上的经垂直堆叠的导电级；所述经垂直堆叠的导电级的上部导电级是存储器单元级，且所述经垂直堆叠的导电级的下部导电级是选择装置级；沟道材料，其沿所述存储器单元级和所述选择装置级垂直延伸；所述选择装置级下方的所述沟道材料的区是所述沟道材料的下部区；一或多个存储器单元材料，其位于所述沟道材料与所述经垂直堆叠的导电级之间；所述一或多个存储器单元材料是沿所述沟道材料的所述下部区的若干部分；第一衬层区，其位于所述存储器单元材料与所述源极结构的所述上部含金属材料之间；第二衬层区，其位于所述存储器单元材料与所述源极结构的所述下部含金属材料之间；以及间隙，其位于所述第一与第二衬层区之间。
附图说明
图1示出具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2示出呈3D NAND存储器装置的形式的图1的现有技术存储器装置的示意图。
图3示出X-X'方向上的图2的现有技术3D NAND存储器装置的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5到19是处于用于形成实例存储器装置的实例实施例方法的实例循序工艺阶段的实例集成组合件的示意性横截面侧视图。图19中示出实例存储器装置。
图19A是沿着图19的线19A-19A的图解性俯视图。图19的横截面侧视图是沿图19A的线19-19。
具体实施方式
一些实施例包含经由导电源极结构形成具有竖直堆叠的存储器单元级的存储器装置的新方法。存储器装置包含所述存储器单元级与所述导电源极结构之间的至少一个选择装置级(例如至少一个SGS装置级)。沟道材料沿存储器单元级和选择装置级垂直延伸。最初在导电源极结构的区中提供牺牲材料。用经导电掺杂的半导体材料来代替牺牲材料，且掺杂剂从经导电掺杂的半导体材料向外扩散到沟道材料的下部区中。可将沟道材料的下部区内的掺杂剂提供到所要位置和浓度，以形成选择装置级的掺杂区。下文参考图5到19描述实例实施例。
参考图5，集成组合件10包含基底12之上的绝缘材料14。
基底12可包括半导体材料；且可例如包括单晶硅(Si)、基本上由单晶硅组成或由单晶硅组成。基底12可被称为半导体衬底。术语“半导体衬底”表示任何包括半导电材料的构造，包含但不限于块体半导电材料，例如(单独或在包括其它材料的组合件中的)半导电晶片，以及(单独或在包括其它材料的组合件中的)半导电材料层。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
在基底12与绝缘材料14之间提供间隙，以指示基底12与绝缘材料14之间可存在其它材料、装置等。
绝缘材料14可包括任何合适的成分；例如二氧化硅、氮化硅、氧化铝等中的一或多者。
堆叠16形成于绝缘材料14之上。堆叠16包括第一层18。第二层20和第三层22。第一、第二和第三层分别包括第一、第二和第三材料24、26和28。
在一些实施例中，第一材料24和第三材料28可为含金属材料，且第一层18和第三层22可被称为含金属层。在此类实施例中，第一和第三材料可包括任何合适的含金属成分；例如各种金属(例如钛、钨、钴、镍、铂、钌等)和/或含金属成分(例如金属硅化物、金属氮化物、金属碳化物等)中的一或多者。第一材料24和第三材料28可包括彼此相同的成分，或可包括相对于彼此不同的成分。在一些实施例中，第一材料24和第三材料28可包括WSi、基本上由WSi组成或由WSi组成，其中化学式指示基本组分而不是特定化学计量。WSi可替代地被称作WSix，其中x是大于零的数字。
第一层18和第三层22可具有任何合适的厚度；且可具有彼此相同的厚度，或具有相对于彼此不同的厚度。在一些实施例中，第一层18将比第三层22厚。在一些实施例中，第一层18的厚度可在从约500埃到约/>的范围内。在一些实施例中，第三层22的厚度可在从约/>到约/>的范围内。
第二材料26可为牺牲材料，并且具体地说可为可相对于第一材料24和第三材料28选择性地去除的材料。出于解读本公开和所附权利要求书的目的，如果材料可比其它材料蚀刻得快，那么可将所述材料视为相对于另一种材料可选择性去除。
在一些实施例中，第二材料26可包括一或多种金属氮化物(例如氮化钛、氮化钽、氮化钨等)、基本上由一或多种金属氮化物组成，由一或多种金属氮化物组成。举例来说，第二材料26可包括TiN，其中化学式指示基本组分，而不是特定化学计量。
在一些实施例中，堆叠16可被称为第一堆叠，以将其与在后续工艺阶段形成的另一堆叠区分开。在一些实施例中，牺牲材料26可被称为第一牺牲材料，以将其与在后续工艺阶段形成的另一牺牲材料区分开。
参考图6，形成开口30以延伸穿过堆叠16的第二层20和第三层22。在所示出的实施例中，开口30仅部分地穿透到第一层18中。在其它实施例中，开口可延伸到绝缘材料14。
形成衬层32以跨堆叠16的上表面且在开口30内延伸。衬层32包括层压体配置，其在第一衬层材料34之上具有第二衬层材料36。衬层材料34和36可替代地被称作保护材料。
第一衬垫材料34可包括任何合适的成分；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
第二衬层材料36可包括任何合适的成分；且在一些实施例中可包括一或多种金属氮化物(例如氮化钨、氮化钛、氮化钽等中的一或多者)、基本上由一或多种金属氮化物组成，或由一或多种金属氮化物组成。举例来说，在一些实施例中，第二衬层材料36可包括TiN，其中化学式指示基本组分，而不是特定化学计量。
在一些实施例中，衬层材料34和36可分别被称为第一和第二衬层。
衬层材料34和36可具有任何合适的厚度。在一些实施例中，衬层材料34可包括二氧化硅，且厚度可在从约到约/>的范围内，且衬层材料36可包括氮化钛，且厚度可在从约/>到约/>的范围内。
将牺牲材料38形成为跨堆叠16且在加衬开口30内延伸。在示出的实施例中，牺牲材料38直接抵靠上部衬层材料36。
在一些实施例中，牺牲材料26和38可分别被称为第一和第二牺牲材料。
材料38可包括可相对于衬层材料36选择性地去除的任何合适的成分。在一些实施例中，衬层材料36包括氮化钛，且牺牲材料38包括钨、基本上由钨组成，或由钨组成。在此类实施例中，材料38可被称为含钨材料。
参考图7，可利用平坦化(例如化学-机械抛光，CMP)来将牺牲材料38和衬层材料34/36从堆叠16的上表面之上去除。平坦化形成跨材料28、34、36和38延伸的平坦化表面41。表面41可或可不具有所示出的平面表面形态，且在一些实施例中可具有延伸到材料38中的凹坑(凹部)。
图7的工艺阶段处的剩余材料38可被认为配置为插塞40；且在一些实施例中，此类插塞可被称为含钨插塞。
参考图8，第二堆叠42形成于第一堆叠16之上。第二堆叠42具有交替的第一级44和第二级46。第一级44包括材料48，且第二级46包括材料50。材料48和50可包括任何合适的成分。在一些实施例中，材料48可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成；且材料50可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
为了简化图式，图8(以及图8之后的图式)中未示出基底12(图7)。然而，将理解，基底仍将存在。
参考图9，将开口52形成为延伸穿过第二堆叠42且延伸到牺牲材料38。开口52可被称为第二开口，以将其与图6的第一开口30区分开。
参考图10，开口52延伸穿过牺牲材料38(图9)，且延伸到保护材料36。
参考图11，半导体材料(沟道材料)54形成于开口52内。半导体材料54可称为第一半导体材料，以将其与在后续工艺阶段形成的其它半导体材料区分开。第一半导体材料(沟道材料)54形成沟道材料柱56。
半导体材料54可包括任何合适的成分；且在一些实施例中可包括硅、锗、Ⅲ/Ⅴ半导体材料(例如磷化镓)、半导体氧化物等中的一或多者、基本上由其组成，或由其构成；其中术语Ⅲ/Ⅴ半导体材料是指包括选自周期表的第Ⅲ和第Ⅴ族的元素的半导体材料(其中第Ⅲ和第Ⅴ族是旧命名法，且现在被称作第13和第15族)。在一些实施例中，半导体材料54可包括经适当掺杂的硅，基本上由经适当掺杂的硅组成，或由经适当掺杂的硅组成。
在所示出的实施例中，沟道材料柱56是环形环(如图19A的俯视图中所示)，其中此类环形环围绕绝缘材料58。沟道材料柱的此类配置可被视为对应于“中空”沟道配置，其中绝缘材料58提供在沟道材料柱的中空部分内。在其它实施例中，可将沟道材料配置为实心柱。
沟道材料柱56通过介入区60与堆叠42的材料48和50间隔开。区60包括一或多个单元材料(存储器单元材料)，其中此类单元材料在沟道材料54之前形成于开口52内。区60的单元材料可包括隧穿材料、电荷储存材料、电荷阻挡材料和电介质-势垒材料。隧穿材料(也被称作栅极电介质材料)可包括任何合适的成分；且在一些实施例中可包括二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多者。电荷储存材料可包括任何合适的成分；且在一些实施例中，可包括浮动栅极材料(例如多晶硅)或电荷捕获材料(例如氮化硅、氮氧化硅、导电纳米点等中的一或多者)。电荷阻挡材料可包括任何合适的成分；且在一些实施例中可包括二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多者。电介质-势垒材料可包括任何合适的成分；且在一些实施例中可包括氧化铝、二氧化铪、氧化锆等中的一或多者。
参考图12，形成开口62以穿过第二堆叠42、穿过第三层22，且到达第二层26。开口62可或可不穿透第二层26。开口62可被称为第三开口，以与图6的第一开口30和图9的第二开口52区分开。在一些实施例中，开口52是圆柱形开口(如参考图19A的俯视图可理解)，且开口62是相对于图12的横截面延伸入页面且延伸出来的沟槽(如也可参考图19A的俯视图理解)。
开口62具有沿堆叠42的材料48和50延伸的侧壁表面63。在示出的实施例中，侧壁表面63是渐细的。在其它实施例中，侧壁表面63可为大体上垂直笔直的；其中术语“大体上垂直笔直”表示在制造和测量的合理容差内垂直笔直。
参考图13，沿开口62的侧壁表面63形成保护材料64。在一些实施例中，保护材料64可被视为为侧壁表面63加衬。
保护材料64可包括任何合适的成分。在一些实施例中，保护材料64可包括硅、基本上由所述硅组成，或由硅构成；且具体地说可包括经有效掺杂(例如包括本征掺杂剂浓度，且在一些实施例中包括小于或等于约1016个原子/cm3的掺杂剂浓度)的硅。
在示出的实施例中，保护材料64为侧壁表面63的上部区(部分)加衬，且并不为侧壁表面63的下部区加衬。具体地说，示出开口62延伸穿过第三层22，并进入第二层20中，且保护材料64是沿第三层22的上部部分，而不是沿上部层22的下部部分或沿层20。
参考图14，相对于第一层18和第三层22的材料24和28，且相对于保护材料64，选择性地去除第二层20(图13)的牺牲材料26。这形成第一层18与第三层22之间的导管66。
参考图15，导管66延伸穿过保护材料34和36，且穿过区60内的单元材料，以使半导体材料(沟道材料)54的侧壁表面67暴露。
参考图16，经导电掺杂的半导体材料68形成于导管66(图15)内。半导体材料68可被称为第二半导体材料，以将其与第一半导体材料54区分开。
半导体材料68可包括任何合适的成分；且在一些实施例中可包括硅、锗、III/V半导体材料(例如磷化镓)、半导体氧化物等中的一或多者、基本上由其组成，或由其组成。在一些实施例中，半导体材料68可包括用n型掺杂剂(例如磷)重掺杂(例如掺杂到至少约1022个原子/cm3的浓度)的硅。
参考图17，将材料64和68从开口(狭缝)62内去除。可将材料64和68去除到狭缝62内的任何合适的水平。在所示出的实施例中，将材料64和68从狭缝内完全去除，但应理解，在其它实施例中材料64和62中的一者或两者可留在狭缝62的一部分内。
掺杂剂是从经导电掺杂的半导体材料68向外扩散到半导体材料(沟道材料)54中，以在沟道材料柱56的下部部分内形成重掺杂区74。利用点刻法来指示重掺杂区74内的掺杂剂。
可使用任何合适的处理，包含例如合适的热处理(例如在超过约300℃的温度下的热处理，持续至少约两分钟的持续时间)，来实现从经掺杂的材料68到半导体材料54中的向外扩散。
参考图18，去除第一级44的材料48(图16)，并用导电材料70来代替。尽管示出导电材料70完全填充第一级44，但在其它实施例中，在第一级44内提供的材料中的至少一些可为绝缘材料(例如电介质阻挡材料)。导电材料70可包括任何合适的成分；且在一些实施例中可包括至少部分地被氮化钛环绕的钨核心。
图18的第一级44是导电级，且堆叠42可被视为包括交替的绝缘级46和导电级44。
参考图19，绝缘材料72形成于狭缝62内。绝缘材料72可包括任何合适的成分；且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。
将图19的组合件10示出为包括存储器单元80和选择装置(SGS装置)78的存储器装置。导电级44中的最低级标记为44a，且掺杂区74延伸到导电级44a。导电级44a包括SGS装置78。在示出的实施例中，掺杂剂部分跨级44a延伸，以实现SGS装置的非漏“关”特性与SGS装置的漏GIDL特性之间的所要平衡。尽管示出导电级中的仅一个并入到源极选择装置中，但在其它实施例中，多个导电级可并入到源极选择装置中。导电级可彼此电耦合(联动)，以一起并入到长沟道源极选择装置中。如果多个导电级并入到源极选择装置中，那么向外扩散的掺杂剂可向上跨导电级44中的并入到源极选择装置中的两个或更多个延伸。
存储器单元80(例如NAND存储器单元)彼此上下竖直堆叠。存储器单元80是沿第一级44。存储器单元中的每一者包括半导体材料(沟道材料)54的区，且包括导电级44的区(控制栅极区)。存储器单元80不包括的导电级的区可被认为是字线区(或布线区)，其将控制栅极区与驱动器电路和/或与其它合适的电路耦合。存储器单元80还包括区60内的单元材料(例如隧穿材料、电荷储存材料、电介质势垒材料和电荷阻挡材料)。
在一些实施例中，与存储器单元80相关联的导电级44可被称为字线/控制栅极级(或存储器单元级)，因为它们包含与NAND串的竖直堆叠的存储器单元相关联的字线和控制栅极。NAND串可包括任何合适数目个存储器单元级。举例来说，NAND串可具有8个存储器单元级、16个存储器单元级、32个存储器单元级、64个存储器单元级、512个存储器单元级、1024个存储器单元级等。
导电材料24、68和28一起形成存储器装置10的源极结构76。源极结构可类似于“背景”章节中描述的源极结构216。将源极结构示出为与控制电路(例如CMOS)耦合。控制电路可在源极结构76之下(例如可与图5的基底12相关联，且在源极结构76正下方的位置中)或可处于任何其它合适的位置。源极结构76的导电材料可在任何合适的处理阶段与控制电路(例如CMOS)耦合。源极结构76可仅包括材料24、68和28(如图所示)，或可包括额外材料。在一些实施例中，源极结构76的经导电掺杂的半导体材料68可被认为垂直包夹在上部含金属层18与下部含金属层22之间。
在一些实施例中，沟道材料柱56可被认为表示跨存储器装置10延伸的大量大体上相同的沟道材料柱；其中术语“大体上相同”表示在制造和测量的合理容差内相同。图19A的俯视图示出排列在矩阵内的柱56(其中柱56在所示的实施例中是六边形封装的)，且示出延伸穿过沟道材料柱的矩阵的狭缝62。在一些实施例中，狭缝62可分隔第一块区82与第二块区84之间的导柱。因此，狭缝62的一侧上的存储器单元80可被认为在第一块区82内，且狭缝62的另一侧上的存储器单元80可被认为在第二块区84内。块区82和84可类似于上文在本公开的“背景”章节中所述的块(或子块)。
在一些实施例中，图19的SGS层44a下面的沟道材料54的区可被认为沟道材料的下部区。沿沟道材料的下部区的衬层材料34和36可被认为配置为沿源极结构76的上部层22的含金属材料28的第一衬层区90，且配置为沿源极结构76的下部层18的含金属材料24的第二衬层区92。第一衬层区90和第二衬层区92通过介入间隙94彼此垂直间隔开。衬层区90和92是沿区60内的单元材料(存储器单元材料)。
上文所论述的组合件和结构可在集成电路内使用(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则本文中所描述的各种材料、物质、组成物等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本公开中视为同义的。在一些情况下术语“电介质”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在此公开内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
术语“电连接”和“电耦合”均可用于本公开中。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可能是为了在本公开内提供语言变化以简化所附权利要求书内的前提基础。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所展示的定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅示出横截面平面内的特征而不示出横截面平面后方的材料，以便简化图式。
当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中介结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在介入结构。术语“正下方”、“正上方”等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
结构(例如，层、材料等)可被称为“垂直延伸”，以指示结构通常从底层基底(例如，衬底)向上延伸。垂直延伸的结构可相对于或可不相对于基底的上表面大体上正交延伸。
一些实施例包含一种形成集成组合件的方法。第一堆叠形成为包含含金属第一层、所述第一层之上的第二层，以及所述第二层之上的含金属第三层。所述第二层包含第一牺牲材料。第一开口形成为延伸穿过所述第一堆叠的所述第二和第三层。第二牺牲材料形成于所述第一开口内。第二堆叠形成于所述第一堆叠之上。第二堆叠具有交替的第一和第二级。第二开口形成为穿过所述第二堆叠且到达所述第二牺牲材料。所述第二开口延伸穿过所述第二牺牲材料。第一半导体材料形成于所述经延伸的第二开口内。第三开口形成为穿过所述第二堆叠、穿过所述第三层，且到达所述第二层的所述第一牺牲材料。去除所述第二层的所述第一牺牲材料以形成导管。经导电掺杂的第二半导体材料形成于所述导管内。掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中。所述经向外扩散的掺杂剂向上延伸到所述第一级中的至少一者。导电材料形成于所述第一级内。
一些实施例包含一种形成集成组合件的方法。第一堆叠形成为包含第一层、所述第一层之上的第二层，以及所述第二层之上的第三层。所述第一和第三层包括WSi，其中化学式指示基本组分，而不是特定化学计量。所述第二层包括TiN，其中所述化学式指示基本组分，而不是特定化学计量。第一开口形成为延伸穿过所述第一堆叠的第二和第三层。衬层形成于所述第一开口内，来为所述第一开口加衬。衬层包括层压体配置，其在第一材料之上的第二材料。所述第一材料包括二氧化硅。所述第二材料包括氮化钛。含钨插塞形成于加衬的第一开口内。第二堆叠形成于所述第一堆叠之上。第二堆叠具有交替的第一和第二级。第二开口形成为穿过所述第二堆叠且到达所述含钨插塞。去除所述含钨插塞以延伸所述第二开口。第一半导体材料形成于所述经延伸的第二开口内。第三开口形成为穿过所述第二堆叠、穿过所述第三层，且到达所述第二层。所述第三开口的所述侧壁表面的上部部分用保护材料来加衬。在形成所述保护材料之后，去除所述第二层以形成导管。经导电掺杂的第二半导体材料形成于所述导管内。掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中。所述经向外扩散的掺杂剂向上延伸到所述第一级中的至少一者。导电材料形成于所述第一级内。绝缘材料形成于所述第三开口内。
一些实施例包含一种包括源极结构的集成结构，所述源极结构包含垂直包夹在上部含金属材料与下部含金属材料之间的经导电掺杂的半导体材料。经垂直堆叠的导电级在所述源极结构之上。经垂直堆叠的导电级的上部导电级是存储器单元级，且所述经垂直堆叠的导电级是选择装置级。沟道材料沿所述存储器单元级和所述选择装置级垂直延伸。所述选择装置级之下的所述沟道材料的区是所述沟道材料的下部区。一或多个存储器单元材料位于所述沟道材料与所述经垂直堆叠的导电级之间。所述一或多个存储器单元材料是沿所述沟道材料的所述下部区的若干部分。第一衬层区位于所述存储器单元材料与所述源极结构的所述上部含金属材料之间。第二衬层区位于所述存储器单元材料与所述源极结构的所述下部含金属材料之间。间隙位于所述第一和第二衬层区之间。
根据规定，已经就结构和方法特征来说以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，所附权利要求书不限于所展示和描述的特定特征，因为本文中所公开的装置包括实例实施例。因此，所附权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。

Claims (33)

1.一种形成集成组合件的方法，其包括：
形成第一堆叠，其包括含金属第一层、在所述第一层之上的第二层，以及在所述第二层之上的含金属第三层；所述第二层包括第一牺牲材料；
形成第一开口以延伸穿过所述第一堆叠的所述第二和第三层，并且仅部分地穿透到所述第一堆叠的所述第一层中；
用包括二氧化硅的第一衬层且用包括金属氮化物的第二衬层为所述第一开口加衬；
在所述第一开口内形成第二牺牲材料；
在所述第一堆叠之上形成第二堆叠；所述第二堆叠具有交替的第一和第二级；
形成第二开口以穿过所述第二堆叠且到达所述第二牺牲材料；
使所述第二开口延伸穿过所述第二牺牲材料；
在所述经延伸的第二开口内形成第一半导体材料；
形成第三开口以穿过所述第二堆叠，穿过所述第三层，且到达所述第二层的所述第一牺牲材料；
去除所述第二层的所述第一牺牲材料以形成导管；
在所述导管内形成经导电掺杂的第二半导体材料；
使掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中，所述经向外扩散的掺杂剂向上延伸到所述第一级中的至少一者；以及
在所述第一级内形成导电材料。
2.根据权利要求1所述的方法，其包含沿所述第一级形成存储器单元，其中所述存储器单元包括所述第一半导体材料的区；其中所述集成组合件包含包括所述存储器单元的存储器装置；且其中所述第一层、所述第三层和所述经导电掺杂的第二半导体材料一起形成所述存储器装置的源极结构的至少一部分。
3.根据权利要求2所述的方法，其进一步包括将源极选择装置形成为包括所述第一层级中的所述至少一者。
4.根据权利要求1所述的方法，其中所述第二牺牲材料包括钨。
5.根据权利要求4所述的方法，其中所述钨形成为直接抵靠所述第二衬层的所述金属氮化物。
6.根据权利要求5所述的方法，其中所述金属氮化物包括氮化钛。
7.根据权利要求1所述的方法，其中所述第一和第三层包括相对于彼此不同的成分。
8.根据权利要求1所述的方法，其中所述第一和第三层包括相同的成分。
9.根据权利要求1所述的方法，其中所述第一和第三层包括WSi，其中化学式指示基本组分而不是特定化学计量。
10.根据权利要求9所述的方法，其中所述第一牺牲材料包括金属氮化物。
11.根据权利要求9所述的方法，其中所述第一牺牲材料包括氮化钛。
12.根据权利要求11所述的方法，其进一步包括在去除所述第一牺牲材料之前，用保护材料为所述第三开口的侧壁表面加衬；且其中所述保护材料基本上由硅组成。
13.根据权利要求12所述的方法，其中所述第三开口延伸到所述第二层中。
14.根据权利要求13所述的方法，其中所述保护材料是沿所述第三层而不是沿所述第二层。
15.一种形成集成组合件的方法，其包括：
形成第一堆叠，其包括第一层、在所述第一层之上的第二层，以及在所述第二层之上的第三层；所述第一和第三层包括WSi，其中化学式指示基本组分而不是特定化学计量；所述第二层包括TiN，其中化学式指示基本组分而不是特定化学计量；
形成第一开口以延伸穿过所述第一堆叠的第二和第三层；
在所述第一开口内形成衬层来为所述第一开口加衬；所述衬层包括在第一材料之上含有第二材料的层压体配置，所述第一材料包括二氧化硅，且所述第二材料包括氮化钛；
在所述经加衬的第一开口内形成含钨插塞；
在所述第一堆叠之上形成第二堆叠；所述第二堆叠具有交替的第一和第二级；
形成第二开口以穿过所述第二堆叠且到达所述含钨插塞；
去除所述含钨插塞以延伸所述第二开口；
在所述经延伸的第二开口内形成第一半导体材料；
形成第三开口以穿过所述第二堆叠，穿过所述第三层，且到达所述第二层；
用保护材料为所述第三开口的侧壁表面的上部部分加衬，且接着去除所述第二层以形成导管；
在所述导管内形成经导电掺杂的第二半导体材料；
使掺杂剂从所述经导电掺杂的第二半导体材料向外扩散到所述第一半导体材料中，所述经向外扩散的掺杂剂向上延伸到所述第一级中的至少一者；
在所述第一级内形成导电材料；以及
在所述第三开口内形成绝缘材料。
16.根据权利要求15所述的方法，其中所述含钨插塞的钨形成于所述第一堆叠之上，且所述方法进一步包括利用平坦化来将所述含钨插塞的所述钨从所述第一堆叠之上去除。
17.根据权利要求15所述的方法，其中所述保护材料基本上由硅组成。
18.根据权利要求15所述的方法，其进一步包括在形成所述第一半导体材料之前，在所述经延伸的第二开口内形成一或多个单元材料。
19.根据权利要求18所述的方法，其中所述一或多个单元材料包含隧穿材料、电荷储存材料和电荷阻挡材料。
20.根据权利要求18所述的方法，其进一步包括使所述导管延伸穿过所述一或多个单元材料，且到达所述第一半导体材料的侧壁表面。
21.根据权利要求20所述的方法，其中所述第二开口是若干大体上相同的开口中的一者，其中所述第一半导体材料配置为沟道材料柱；其中所述沟道材料柱是若干大体上相同的沟道材料柱中的一者；且其中所述第三开口是延伸穿过所述沟道材料柱的矩阵的狭缝。
22.根据权利要求21所述的方法，其中所述狭缝的第一侧上的所述沟道材料柱在第一块区内，且其中所述狭缝的相对第二侧上的所述沟道材料柱在第二块区内。
23.根据权利要求21所述的方法，其包括沿所述第一级形成存储器单元，其中所述存储器单元包括所述沟道材料柱的区和所述单元材料的区；其中所述集成组合件包含包括所述存储器单元的存储器装置；且其中所述第一层、所述第三层和所述经导电掺杂的第二半导体材料一起形成所述存储器装置的源极结构的至少一部分。
24.根据权利要求23所述的方法，其进一步包括将源极选择装置形成为包括所述第一级中的所述至少一者。
25.一种集成结构，其包括：
源极结构，其包括垂直包夹在上部含金属材料与下部含金属材料之间的经导电掺杂的半导体材料；
所述源极结构之上的经垂直堆叠的导电级；所述经垂直堆叠的导电级的上部导电级是存储器单元级，且所述经垂直堆叠的导电级的下部导电级是选择装置级；
沟道材料，其沿所述存储器单元级和所述选择装置级垂直延伸；所述选择装置级下方的所述沟道材料的区是所述沟道材料的下部区，其中所述下部区仅部分地穿透到所述源极结构的所述下部含金属材料中；
一或多个存储器单元材料，其位于所述沟道材料与所述经垂直堆叠的导电级之间；
所述一或多个存储器单元材料是沿所述沟道材料的所述下部区的若干部分；
第一衬层区，其位于所述存储器单元材料与所述源极结构的所述上部含金属材料之间，其中所述第一衬层区包括具有二氧化硅的第一衬层以及具有金属氮化物的第二衬层；
第二衬层区，其位于所述存储器单元材料与所述源极结构的所述下部含金属材料之间，其中所述第二衬层区包括具有二氧化硅的第一衬层以及具有金属氮化物的第二衬层；以及
间隙，其位于所述第一与第二衬层区之间。
26.根据权利要求25所述的集成结构，其中所述上部和下部含金属材料相对于彼此具有不同的成分。
27.根据权利要求25所述的集成结构，其中所述上部和下部含金属材料彼此具有相同的成分。
28.根据权利要求27所述的集成结构，其中所述上部和下部含金属材料包括WSi，其中化学式指示基本组分而不是特定化学计量。
29.根据权利要求25所述的集成结构，其中所述第一和第二衬层区包括金属氮化物。
30.根据权利要求25所述的集成结构，其中所述第一和第二衬层区包括层压体配置，其在二氧化硅之上包含氮化钛。
31.根据权利要求25所述的集成结构，其中所述经导电掺杂的半导体材料包括经导电掺杂的硅。
32.根据权利要求25所述的集成结构，其中所述导电级包括金属。
33.根据权利要求32所述的集成结构，其中所述导电级通过包括二氧化硅的介入级彼此间隔开。
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